drivers/gpu/drm/i915/intel_guc_fw.c

   1 /*
   2  * Copyright © 2014 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice (including the next
  12  * paragraph) shall be included in all copies or substantial portions of the
  13  * Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  17  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  18  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  19  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  20  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS
  21  * IN THE SOFTWARE.
  22  *
  23  * Authors:
  24  *    Vinit Azad <vinit.azad@intel.com>
  25  *    Ben Widawsky <ben@bwidawsk.net>
  26  *    Dave Gordon <david.s.gordon@intel.com>
  27  *    Alex Dai <yu.dai@intel.com>
  28  */
  29
  30 #include "intel_guc_fw.h"
  31 #include "i915_drv.h"
  32
  33 #define SKL_FW_MAJOR 9
  34 #define SKL_FW_MINOR 33
  35
  36 #define BXT_FW_MAJOR 9
  37 #define BXT_FW_MINOR 29
  38
  39 #define KBL_FW_MAJOR 9
  40 #define KBL_FW_MINOR 39
  41
  42 #define GLK_FW_MAJOR 10
  43 #define GLK_FW_MINOR 56
  44
  45 #define GUC_FW_PATH(platform, major, minor) \
  46        "i915/" __stringify(platform) "_guc_ver" __stringify(major) "_" __stringify(minor) ".bin"
  47
  48 #define I915_SKL_GUC_UCODE GUC_FW_PATH(skl, SKL_FW_MAJOR, SKL_FW_MINOR)
  49 MODULE_FIRMWARE(I915_SKL_GUC_UCODE);
  50
  51 #define I915_BXT_GUC_UCODE GUC_FW_PATH(bxt, BXT_FW_MAJOR, BXT_FW_MINOR)
  52 MODULE_FIRMWARE(I915_BXT_GUC_UCODE);
  53
  54 #define I915_KBL_GUC_UCODE GUC_FW_PATH(kbl, KBL_FW_MAJOR, KBL_FW_MINOR)
  55 MODULE_FIRMWARE(I915_KBL_GUC_UCODE);
  56
  57 #define I915_GLK_GUC_UCODE GUC_FW_PATH(glk, GLK_FW_MAJOR, GLK_FW_MINOR)
  58
  59 static void guc_fw_select(struct intel_uc_fw *guc_fw)
  60 {
  61         struct intel_guc *guc = container_of(guc_fw, struct intel_guc, fw);
  62         struct drm_i915_private *dev_priv = guc_to_i915(guc);
  63
  64         GEM_BUG_ON(guc_fw->type != INTEL_UC_FW_TYPE_GUC);
  65
  66         if (!HAS_GUC(dev_priv))
  67                 return;
  68
  69         if (i915_modparams.guc_firmware_path) {
  70                 guc_fw->path = i915_modparams.guc_firmware_path;
  71                 guc_fw->major_ver_wanted = 0;
  72                 guc_fw->minor_ver_wanted = 0;
  73         } else if (IS_SKYLAKE(dev_priv)) {
  74                 guc_fw->path = I915_SKL_GUC_UCODE;
  75                 guc_fw->major_ver_wanted = SKL_FW_MAJOR;
  76                 guc_fw->minor_ver_wanted = SKL_FW_MINOR;
  77         } else if (IS_BROXTON(dev_priv)) {
  78                 guc_fw->path = I915_BXT_GUC_UCODE;
  79                 guc_fw->major_ver_wanted = BXT_FW_MAJOR;
  80                 guc_fw->minor_ver_wanted = BXT_FW_MINOR;
  81         } else if (IS_KABYLAKE(dev_priv) || IS_COFFEELAKE(dev_priv)) {
  82                 guc_fw->path = I915_KBL_GUC_UCODE;
  83                 guc_fw->major_ver_wanted = KBL_FW_MAJOR;
  84                 guc_fw->minor_ver_wanted = KBL_FW_MINOR;
  85         } else if (IS_GEMINILAKE(dev_priv)) {
  86                 guc_fw->path = I915_GLK_GUC_UCODE;
  87                 guc_fw->major_ver_wanted = GLK_FW_MAJOR;
  88                 guc_fw->minor_ver_wanted = GLK_FW_MINOR;
  89         } else {
  90                 DRM_WARN("%s: No firmware known for this platform!\n",
  91                          intel_uc_fw_type_repr(guc_fw->type));
  92         }
  93 }
  94
  95 /**
  96  * intel_guc_fw_init_early() - initializes GuC firmware struct
  97  * @guc: intel_guc struct
  98  *
  99  * On platforms with GuC selects firmware for uploading
 100  */
 101 void intel_guc_fw_init_early(struct intel_guc *guc)
 102 {
 103         struct intel_uc_fw *guc_fw = &guc->fw;
 104
 105         intel_uc_fw_init(guc_fw, INTEL_UC_FW_TYPE_GUC);
 106         guc_fw_select(guc_fw);
 107 }
 108
 109 static void guc_prepare_xfer(struct intel_guc *guc)
 110 {
 111         struct drm_i915_private *dev_priv = guc_to_i915(guc);
 112
 113         /* Must program this register before loading the ucode with DMA */
 114         I915_WRITE(GUC_SHIM_CONTROL, GUC_DISABLE_SRAM_INIT_TO_ZEROES |
 115                                      GUC_ENABLE_READ_CACHE_LOGIC |
 116                                      GUC_ENABLE_MIA_CACHING |
 117                                      GUC_ENABLE_READ_CACHE_FOR_SRAM_DATA |
 118                                      GUC_ENABLE_READ_CACHE_FOR_WOPCM_DATA |
 119                                      GUC_ENABLE_MIA_CLOCK_GATING);
 120
 121         if (IS_GEN9_LP(dev_priv))
 122                 I915_WRITE(GEN9LP_GT_PM_CONFIG, GT_DOORBELL_ENABLE);
 123         else
 124                 I915_WRITE(GEN9_GT_PM_CONFIG, GT_DOORBELL_ENABLE);
 125
 126         if (IS_GEN9(dev_priv)) {
 127                 /* DOP Clock Gating Enable for GuC clocks */
 128                 I915_WRITE(GEN7_MISCCPCTL, (GEN8_DOP_CLOCK_GATE_GUC_ENABLE |
 129                                             I915_READ(GEN7_MISCCPCTL)));
 130
 131                 /* allows for 5us (in 10ns units) before GT can go to RC6 */
 132                 I915_WRITE(GUC_ARAT_C6DIS, 0x1FF);
 133         }
 134 }
 135
 136 /* Copy RSA signature from the fw image to HW for verification */
 137 static int guc_xfer_rsa(struct intel_guc *guc, struct i915_vma *vma)
 138 {
 139         struct drm_i915_private *dev_priv = guc_to_i915(guc);
 140         struct intel_uc_fw *guc_fw = &guc->fw;
 141         struct sg_table *sg = vma->pages;
 142         u32 rsa[UOS_RSA_SCRATCH_COUNT];
 143         int i;
 144
 145         if (sg_pcopy_to_buffer(sg->sgl, sg->nents, rsa, sizeof(rsa),
 146                                guc_fw->rsa_offset) != sizeof(rsa))
 147                 return -EINVAL;
 148
 149         for (i = 0; i < UOS_RSA_SCRATCH_COUNT; i++)
 150                 I915_WRITE(UOS_RSA_SCRATCH(i), rsa[i]);
 151
 152         return 0;
 153 }
 154
 155 /*
 156  * Transfer the firmware image to RAM for execution by the microcontroller.
 157  *
 158  * Architecturally, the DMA engine is bidirectional, and can potentially even
 159  * transfer between GTT locations. This functionality is left out of the API
 160  * for now as there is no need for it.
 161  */
 162 static int guc_xfer_ucode(struct intel_guc *guc, struct i915_vma *vma)
 163 {
 164         struct drm_i915_private *dev_priv = guc_to_i915(guc);
 165         struct intel_uc_fw *guc_fw = &guc->fw;
 166         unsigned long offset;
 167         u32 status;
 168         int ret;
 169
 170         /*
 171          * The header plus uCode will be copied to WOPCM via DMA, excluding any
 172          * other components
 173          */
 174         I915_WRITE(DMA_COPY_SIZE, guc_fw->header_size + guc_fw->ucode_size);
 175
 176         /* Set the source address for the new blob */
 177         offset = guc_ggtt_offset(vma) + guc_fw->header_offset;
 178         I915_WRITE(DMA_ADDR_0_LOW, lower_32_bits(offset));
 179         I915_WRITE(DMA_ADDR_0_HIGH, upper_32_bits(offset) & 0xFFFF);
 180
 181         /*
 182          * Set the DMA destination. Current uCode expects the code to be
 183          * loaded at 8k; locations below this are used for the stack.
 184          */
 185         I915_WRITE(DMA_ADDR_1_LOW, 0x2000);
 186         I915_WRITE(DMA_ADDR_1_HIGH, DMA_ADDRESS_SPACE_WOPCM);
 187
 188         /* Finally start the DMA */
 189         I915_WRITE(DMA_CTRL, _MASKED_BIT_ENABLE(UOS_MOVE | START_DMA));
 190
 191         /* Wait for DMA to finish */
 192         ret = __intel_wait_for_register_fw(dev_priv, DMA_CTRL, START_DMA, 0,
 193                                            2, 100, &status);
 194         DRM_DEBUG_DRIVER("GuC DMA status %#x\n", status);
 195
 196         return ret;
 197 }
 198
 199 /*
 200  * Read the GuC status register (GUC_STATUS) and store it in the
 201  * specified location; then return a boolean indicating whether
 202  * the value matches either of two values representing completion
 203  * of the GuC boot process.
 204  *
 205  * This is used for polling the GuC status in a wait_for()
 206  * loop below.
 207  */
 208 static inline bool guc_ready(struct intel_guc *guc, u32 *status)
 209 {
 210         struct drm_i915_private *dev_priv = guc_to_i915(guc);
 211         u32 val = I915_READ(GUC_STATUS);
 212         u32 uk_val = val & GS_UKERNEL_MASK;
 213
 214         *status = val;
 215         return (uk_val == GS_UKERNEL_READY) ||
 216                 ((val & GS_MIA_CORE_STATE) && (uk_val == GS_UKERNEL_LAPIC_DONE));
 217 }
 218
 219 static int guc_wait_ucode(struct intel_guc *guc)
 220 {
 221         u32 status;
 222         int ret;
 223
 224         /*
 225          * Wait for the GuC to start up.
 226          * NB: Docs recommend not using the interrupt for completion.
 227          * Measurements indicate this should take no more than 20ms, so a
 228          * timeout here indicates that the GuC has failed and is unusable.
 229          * (Higher levels of the driver will attempt to fall back to
 230          * execlist mode if this happens.)
 231          */
 232         ret = wait_for(guc_ready(guc, &status), 100);
 233         DRM_DEBUG_DRIVER("GuC status %#x\n", status);
 234
 235         if ((status & GS_BOOTROM_MASK) == GS_BOOTROM_RSA_FAILED) {
 236                 DRM_ERROR("GuC firmware signature verification failed\n");
 237                 ret = -ENOEXEC;
 238         }
 239
 240         return ret;
 241 }
 242
 243 /*
 244  * Load the GuC firmware blob into the MinuteIA.
 245  */
 246 static int guc_fw_xfer(struct intel_uc_fw *guc_fw, struct i915_vma *vma)
 247 {
 248         struct intel_guc *guc = container_of(guc_fw, struct intel_guc, fw);
 249         struct drm_i915_private *dev_priv = guc_to_i915(guc);
 250         int ret;
 251
 252         GEM_BUG_ON(guc_fw->type != INTEL_UC_FW_TYPE_GUC);
 253
 254         intel_uncore_forcewake_get(dev_priv, FORCEWAKE_ALL);
 255
 256         guc_prepare_xfer(guc);
 257
 258         /*
 259          * Note that GuC needs the CSS header plus uKernel code to be copied
 260          * by the DMA engine in one operation, whereas the RSA signature is
 261          * loaded via MMIO.
 262          */
 263         ret = guc_xfer_rsa(guc, vma);
 264         if (ret)
 265                 DRM_WARN("GuC firmware signature xfer error %d\n", ret);
 266
 267         ret = guc_xfer_ucode(guc, vma);
 268         if (ret)
 269                 DRM_WARN("GuC firmware code xfer error %d\n", ret);
 270
 271         ret = guc_wait_ucode(guc);
 272         if (ret)
 273                 DRM_ERROR("GuC firmware xfer error %d\n", ret);
 274
 275         intel_uncore_forcewake_put(dev_priv, FORCEWAKE_ALL);
 276
 277         return ret;
 278 }
 279
 280 /**
 281  * intel_guc_fw_upload() - finish preparing the GuC for activity
 282  * @guc: intel_guc structure
 283  *
 284  * Called during driver loading and also after a GPU reset.
 285  *
 286  * The main action required here it to load the GuC uCode into the device.
 287  * The firmware image should have already been fetched into memory by the
 288  * earlier call to intel_guc_init(), so here we need only check that
 289  * worked, and then transfer the image to the h/w.
 290  *
 291  * Return:      non-zero code on error
 292  */
 293 int intel_guc_fw_upload(struct intel_guc *guc)
 294 {
 295         return intel_uc_fw_upload(&guc->fw, guc_fw_xfer);
 296 }