a64deeb4e517b616a16ec3844f4ba29a440b43c9
[sfrench/cifs-2.6.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 /**
29  * DOC: The i915 register macro definition style guide
30  *
31  * Follow the style described here for new macros, and while changing existing
32  * macros. Do **not** mass change existing definitions just to update the style.
33  *
34  * Layout
35  * ''''''
36  *
37  * Keep helper macros near the top. For example, _PIPE() and friends.
38  *
39  * Prefix macros that generally should not be used outside of this file with
40  * underscore '_'. For example, _PIPE() and friends, single instances of
41  * registers that are defined solely for the use by function-like macros.
42  *
43  * Avoid using the underscore prefixed macros outside of this file. There are
44  * exceptions, but keep them to a minimum.
45  *
46  * There are two basic types of register definitions: Single registers and
47  * register groups. Register groups are registers which have two or more
48  * instances, for example one per pipe, port, transcoder, etc. Register groups
49  * should be defined using function-like macros.
50  *
51  * For single registers, define the register offset first, followed by register
52  * contents.
53  *
54  * For register groups, define the register instance offsets first, prefixed
55  * with underscore, followed by a function-like macro choosing the right
56  * instance based on the parameter, followed by register contents.
57  *
58  * Define the register contents (i.e. bit and bit field macros) from most
59  * significant to least significant bit. Indent the register content macros
60  * using two extra spaces between ``#define`` and the macro name.
61  *
62  * For bit fields, define a ``_MASK`` and a ``_SHIFT`` macro. Define bit field
63  * contents so that they are already shifted in place, and can be directly
64  * OR'd. For convenience, function-like macros may be used to define bit fields,
65  * but do note that the macros may be needed to read as well as write the
66  * register contents.
67  *
68  * Define bits using ``(1 << N)`` instead of ``BIT(N)``. We may change this in
69  * the future, but this is the prevailing style. Do **not** add ``_BIT`` suffix
70  * to the name.
71  *
72  * Group the register and its contents together without blank lines, separate
73  * from other registers and their contents with one blank line.
74  *
75  * Indent macro values from macro names using TABs. Align values vertically. Use
76  * braces in macro values as needed to avoid unintended precedence after macro
77  * substitution. Use spaces in macro values according to kernel coding
78  * style. Use lower case in hexadecimal values.
79  *
80  * Naming
81  * ''''''
82  *
83  * Try to name registers according to the specs. If the register name changes in
84  * the specs from platform to another, stick to the original name.
85  *
86  * Try to re-use existing register macro definitions. Only add new macros for
87  * new register offsets, or when the register contents have changed enough to
88  * warrant a full redefinition.
89  *
90  * When a register macro changes for a new platform, prefix the new macro using
91  * the platform acronym or generation. For example, ``SKL_`` or ``GEN8_``. The
92  * prefix signifies the start platform/generation using the register.
93  *
94  * When a bit (field) macro changes or gets added for a new platform, while
95  * retaining the existing register macro, add a platform acronym or generation
96  * suffix to the name. For example, ``_SKL`` or ``_GEN8``.
97  *
98  * Examples
99  * ''''''''
100  *
101  * (Note that the values in the example are indented using spaces instead of
102  * TABs to avoid misalignment in generated documentation. Use TABs in the
103  * definitions.)::
104  *
105  *  #define _FOO_A                      0xf000
106  *  #define _FOO_B                      0xf001
107  *  #define FOO(pipe)                   _MMIO_PIPE(pipe, _FOO_A, _FOO_B)
108  *  #define   FOO_ENABLE                (1 << 31)
109  *  #define   FOO_MODE_MASK             (0xf << 16)
110  *  #define   FOO_MODE_SHIFT            16
111  *  #define   FOO_MODE_BAR              (0 << 16)
112  *  #define   FOO_MODE_BAZ              (1 << 16)
113  *  #define   FOO_MODE_QUX_SNB          (2 << 16)
114  *
115  *  #define BAR                         _MMIO(0xb000)
116  *  #define GEN8_BAR                    _MMIO(0xb888)
117  */
118
119 typedef struct {
120         u32 reg;
121 } i915_reg_t;
122
123 #define _MMIO(r) ((const i915_reg_t){ .reg = (r) })
124
125 #define INVALID_MMIO_REG _MMIO(0)
126
127 static inline u32 i915_mmio_reg_offset(i915_reg_t reg)
128 {
129         return reg.reg;
130 }
131
132 static inline bool i915_mmio_reg_equal(i915_reg_t a, i915_reg_t b)
133 {
134         return i915_mmio_reg_offset(a) == i915_mmio_reg_offset(b);
135 }
136
137 static inline bool i915_mmio_reg_valid(i915_reg_t reg)
138 {
139         return !i915_mmio_reg_equal(reg, INVALID_MMIO_REG);
140 }
141
142 #define VLV_DISPLAY_BASE                0x180000
143 #define VLV_MIPI_BASE                   VLV_DISPLAY_BASE
144 #define BXT_MIPI_BASE                   0x60000
145
146 #define DISPLAY_MMIO_BASE(dev_priv)     (INTEL_INFO(dev_priv)->display_mmio_offset)
147
148 /*
149  * Given the first two numbers __a and __b of arbitrarily many evenly spaced
150  * numbers, pick the 0-based __index'th value.
151  *
152  * Always prefer this over _PICK() if the numbers are evenly spaced.
153  */
154 #define _PICK_EVEN(__index, __a, __b) ((__a) + (__index) * ((__b) - (__a)))
155
156 /*
157  * Given the arbitrary numbers in varargs, pick the 0-based __index'th number.
158  *
159  * Always prefer _PICK_EVEN() over this if the numbers are evenly spaced.
160  */
161 #define _PICK(__index, ...) (((const u32 []){ __VA_ARGS__ })[__index])
162
163 /*
164  * Named helper wrappers around _PICK_EVEN() and _PICK().
165  */
166 #define _PIPE(pipe, a, b)               _PICK_EVEN(pipe, a, b)
167 #define _PLANE(plane, a, b)             _PICK_EVEN(plane, a, b)
168 #define _TRANS(tran, a, b)              _PICK_EVEN(tran, a, b)
169 #define _PORT(port, a, b)               _PICK_EVEN(port, a, b)
170 #define _PLL(pll, a, b)                 _PICK_EVEN(pll, a, b)
171
172 #define _MMIO_PIPE(pipe, a, b)          _MMIO(_PIPE(pipe, a, b))
173 #define _MMIO_PLANE(plane, a, b)        _MMIO(_PLANE(plane, a, b))
174 #define _MMIO_TRANS(tran, a, b)         _MMIO(_TRANS(tran, a, b))
175 #define _MMIO_PORT(port, a, b)          _MMIO(_PORT(port, a, b))
176 #define _MMIO_PLL(pll, a, b)            _MMIO(_PLL(pll, a, b))
177
178 #define _PHY3(phy, ...)                 _PICK(phy, __VA_ARGS__)
179
180 #define _MMIO_PIPE3(pipe, a, b, c)      _MMIO(_PICK(pipe, a, b, c))
181 #define _MMIO_PORT3(pipe, a, b, c)      _MMIO(_PICK(pipe, a, b, c))
182 #define _MMIO_PHY3(phy, a, b, c)        _MMIO(_PHY3(phy, a, b, c))
183
184 /*
185  * Device info offset array based helpers for groups of registers with unevenly
186  * spaced base offsets.
187  */
188 #define _MMIO_PIPE2(pipe, reg)          _MMIO(INTEL_INFO(dev_priv)->pipe_offsets[pipe] - \
189                                               INTEL_INFO(dev_priv)->pipe_offsets[PIPE_A] + (reg) + \
190                                               DISPLAY_MMIO_BASE(dev_priv))
191 #define _MMIO_TRANS2(pipe, reg)         _MMIO(INTEL_INFO(dev_priv)->trans_offsets[(pipe)] - \
192                                               INTEL_INFO(dev_priv)->trans_offsets[TRANSCODER_A] + (reg) + \
193                                               DISPLAY_MMIO_BASE(dev_priv))
194 #define _CURSOR2(pipe, reg)             _MMIO(INTEL_INFO(dev_priv)->cursor_offsets[(pipe)] - \
195                                               INTEL_INFO(dev_priv)->cursor_offsets[PIPE_A] + (reg) + \
196                                               DISPLAY_MMIO_BASE(dev_priv))
197
198 #define __MASKED_FIELD(mask, value) ((mask) << 16 | (value))
199 #define _MASKED_FIELD(mask, value) ({                                      \
200         if (__builtin_constant_p(mask))                                    \
201                 BUILD_BUG_ON_MSG(((mask) & 0xffff0000), "Incorrect mask"); \
202         if (__builtin_constant_p(value))                                   \
203                 BUILD_BUG_ON_MSG((value) & 0xffff0000, "Incorrect value"); \
204         if (__builtin_constant_p(mask) && __builtin_constant_p(value))     \
205                 BUILD_BUG_ON_MSG((value) & ~(mask),                        \
206                                  "Incorrect value for mask");              \
207         __MASKED_FIELD(mask, value); })
208 #define _MASKED_BIT_ENABLE(a)   ({ typeof(a) _a = (a); _MASKED_FIELD(_a, _a); })
209 #define _MASKED_BIT_DISABLE(a)  (_MASKED_FIELD((a), 0))
210
211 /* Engine ID */
212
213 #define RCS_HW          0
214 #define VCS_HW          1
215 #define BCS_HW          2
216 #define VECS_HW         3
217 #define VCS2_HW         4
218 #define VCS3_HW         6
219 #define VCS4_HW         7
220 #define VECS2_HW        12
221
222 /* Engine class */
223
224 #define RENDER_CLASS            0
225 #define VIDEO_DECODE_CLASS      1
226 #define VIDEO_ENHANCEMENT_CLASS 2
227 #define COPY_ENGINE_CLASS       3
228 #define OTHER_CLASS             4
229 #define MAX_ENGINE_CLASS        4
230
231 #define OTHER_GTPM_INSTANCE     1
232 #define MAX_ENGINE_INSTANCE    3
233
234 /* PCI config space */
235
236 #define MCHBAR_I915 0x44
237 #define MCHBAR_I965 0x48
238 #define MCHBAR_SIZE (4 * 4096)
239
240 #define DEVEN 0x54
241 #define   DEVEN_MCHBAR_EN (1 << 28)
242
243 /* BSM in include/drm/i915_drm.h */
244
245 #define HPLLCC  0xc0 /* 85x only */
246 #define   GC_CLOCK_CONTROL_MASK         (0x7 << 0)
247 #define   GC_CLOCK_133_200              (0 << 0)
248 #define   GC_CLOCK_100_200              (1 << 0)
249 #define   GC_CLOCK_100_133              (2 << 0)
250 #define   GC_CLOCK_133_266              (3 << 0)
251 #define   GC_CLOCK_133_200_2            (4 << 0)
252 #define   GC_CLOCK_133_266_2            (5 << 0)
253 #define   GC_CLOCK_166_266              (6 << 0)
254 #define   GC_CLOCK_166_250              (7 << 0)
255
256 #define I915_GDRST 0xc0 /* PCI config register */
257 #define   GRDOM_FULL            (0 << 2)
258 #define   GRDOM_RENDER          (1 << 2)
259 #define   GRDOM_MEDIA           (3 << 2)
260 #define   GRDOM_MASK            (3 << 2)
261 #define   GRDOM_RESET_STATUS    (1 << 1)
262 #define   GRDOM_RESET_ENABLE    (1 << 0)
263
264 /* BSpec only has register offset, PCI device and bit found empirically */
265 #define I830_CLOCK_GATE 0xc8 /* device 0 */
266 #define   I830_L2_CACHE_CLOCK_GATE_DISABLE      (1 << 2)
267
268 #define GCDGMBUS 0xcc
269
270 #define GCFGC2  0xda
271 #define GCFGC   0xf0 /* 915+ only */
272 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
273 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
274 #define   GC_DISPLAY_CLOCK_333_320_MHZ  (4 << 4)
275 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
276 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
277 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
278 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
279 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
280 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
281 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
282 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
283 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
284 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
285 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
286 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
287 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
288 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
289 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
290 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
291 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
292 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
293 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
294 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
295 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
296 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
297 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
298 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
299 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
300 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
301
302 #define ASLE    0xe4
303 #define ASLS    0xfc
304
305 #define SWSCI   0xe8
306 #define   SWSCI_SCISEL  (1 << 15)
307 #define   SWSCI_GSSCIE  (1 << 0)
308
309 #define LBPC 0xf4 /* legacy/combination backlight modes, also called LBB */
310
311
312 #define ILK_GDSR _MMIO(MCHBAR_MIRROR_BASE + 0x2ca4)
313 #define  ILK_GRDOM_FULL         (0 << 1)
314 #define  ILK_GRDOM_RENDER       (1 << 1)
315 #define  ILK_GRDOM_MEDIA        (3 << 1)
316 #define  ILK_GRDOM_MASK         (3 << 1)
317 #define  ILK_GRDOM_RESET_ENABLE (1 << 0)
318
319 #define GEN6_MBCUNIT_SNPCR      _MMIO(0x900c) /* for LLC config */
320 #define   GEN6_MBC_SNPCR_SHIFT  21
321 #define   GEN6_MBC_SNPCR_MASK   (3 << 21)
322 #define   GEN6_MBC_SNPCR_MAX    (0 << 21)
323 #define   GEN6_MBC_SNPCR_MED    (1 << 21)
324 #define   GEN6_MBC_SNPCR_LOW    (2 << 21)
325 #define   GEN6_MBC_SNPCR_MIN    (3 << 21) /* only 1/16th of the cache is shared */
326
327 #define VLV_G3DCTL              _MMIO(0x9024)
328 #define VLV_GSCKGCTL            _MMIO(0x9028)
329
330 #define GEN6_MBCTL              _MMIO(0x0907c)
331 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
332 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
333 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
334 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
335 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
336
337 #define GEN6_GDRST      _MMIO(0x941c)
338 #define  GEN6_GRDOM_FULL                (1 << 0)
339 #define  GEN6_GRDOM_RENDER              (1 << 1)
340 #define  GEN6_GRDOM_MEDIA               (1 << 2)
341 #define  GEN6_GRDOM_BLT                 (1 << 3)
342 #define  GEN6_GRDOM_VECS                (1 << 4)
343 #define  GEN9_GRDOM_GUC                 (1 << 5)
344 #define  GEN8_GRDOM_MEDIA2              (1 << 7)
345 /* GEN11 changed all bit defs except for FULL & RENDER */
346 #define  GEN11_GRDOM_FULL               GEN6_GRDOM_FULL
347 #define  GEN11_GRDOM_RENDER             GEN6_GRDOM_RENDER
348 #define  GEN11_GRDOM_BLT                (1 << 2)
349 #define  GEN11_GRDOM_GUC                (1 << 3)
350 #define  GEN11_GRDOM_MEDIA              (1 << 5)
351 #define  GEN11_GRDOM_MEDIA2             (1 << 6)
352 #define  GEN11_GRDOM_MEDIA3             (1 << 7)
353 #define  GEN11_GRDOM_MEDIA4             (1 << 8)
354 #define  GEN11_GRDOM_VECS               (1 << 13)
355 #define  GEN11_GRDOM_VECS2              (1 << 14)
356 #define  GEN11_GRDOM_SFC0               (1 << 17)
357 #define  GEN11_GRDOM_SFC1               (1 << 18)
358
359 #define  GEN11_VCS_SFC_RESET_BIT(instance)      (GEN11_GRDOM_SFC0 << ((instance) >> 1))
360 #define  GEN11_VECS_SFC_RESET_BIT(instance)     (GEN11_GRDOM_SFC0 << (instance))
361
362 #define GEN11_VCS_SFC_FORCED_LOCK(engine)       _MMIO((engine)->mmio_base + 0x88C)
363 #define   GEN11_VCS_SFC_FORCED_LOCK_BIT         (1 << 0)
364 #define GEN11_VCS_SFC_LOCK_STATUS(engine)       _MMIO((engine)->mmio_base + 0x890)
365 #define   GEN11_VCS_SFC_USAGE_BIT               (1 << 0)
366 #define   GEN11_VCS_SFC_LOCK_ACK_BIT            (1 << 1)
367
368 #define GEN11_VECS_SFC_FORCED_LOCK(engine)      _MMIO((engine)->mmio_base + 0x201C)
369 #define   GEN11_VECS_SFC_FORCED_LOCK_BIT        (1 << 0)
370 #define GEN11_VECS_SFC_LOCK_ACK(engine)         _MMIO((engine)->mmio_base + 0x2018)
371 #define   GEN11_VECS_SFC_LOCK_ACK_BIT           (1 << 0)
372 #define GEN11_VECS_SFC_USAGE(engine)            _MMIO((engine)->mmio_base + 0x2014)
373 #define   GEN11_VECS_SFC_USAGE_BIT              (1 << 0)
374
375 #define RING_PP_DIR_BASE(engine)        _MMIO((engine)->mmio_base + 0x228)
376 #define RING_PP_DIR_BASE_READ(engine)   _MMIO((engine)->mmio_base + 0x518)
377 #define RING_PP_DIR_DCLV(engine)        _MMIO((engine)->mmio_base + 0x220)
378 #define   PP_DIR_DCLV_2G                0xffffffff
379
380 #define GEN8_RING_PDP_UDW(engine, n)    _MMIO((engine)->mmio_base + 0x270 + (n) * 8 + 4)
381 #define GEN8_RING_PDP_LDW(engine, n)    _MMIO((engine)->mmio_base + 0x270 + (n) * 8)
382
383 #define GEN8_R_PWR_CLK_STATE            _MMIO(0x20C8)
384 #define   GEN8_RPCS_ENABLE              (1 << 31)
385 #define   GEN8_RPCS_S_CNT_ENABLE        (1 << 18)
386 #define   GEN8_RPCS_S_CNT_SHIFT         15
387 #define   GEN8_RPCS_S_CNT_MASK          (0x7 << GEN8_RPCS_S_CNT_SHIFT)
388 #define   GEN11_RPCS_S_CNT_SHIFT        12
389 #define   GEN11_RPCS_S_CNT_MASK         (0x3f << GEN11_RPCS_S_CNT_SHIFT)
390 #define   GEN8_RPCS_SS_CNT_ENABLE       (1 << 11)
391 #define   GEN8_RPCS_SS_CNT_SHIFT        8
392 #define   GEN8_RPCS_SS_CNT_MASK         (0x7 << GEN8_RPCS_SS_CNT_SHIFT)
393 #define   GEN8_RPCS_EU_MAX_SHIFT        4
394 #define   GEN8_RPCS_EU_MAX_MASK         (0xf << GEN8_RPCS_EU_MAX_SHIFT)
395 #define   GEN8_RPCS_EU_MIN_SHIFT        0
396 #define   GEN8_RPCS_EU_MIN_MASK         (0xf << GEN8_RPCS_EU_MIN_SHIFT)
397
398 #define WAIT_FOR_RC6_EXIT               _MMIO(0x20CC)
399 /* HSW only */
400 #define   HSW_SELECTIVE_READ_ADDRESSING_SHIFT           2
401 #define   HSW_SELECTIVE_READ_ADDRESSING_MASK            (0x3 << HSW_SLECTIVE_READ_ADDRESSING_SHIFT)
402 #define   HSW_SELECTIVE_WRITE_ADDRESS_SHIFT             4
403 #define   HSW_SELECTIVE_WRITE_ADDRESS_MASK              (0x7 << HSW_SELECTIVE_WRITE_ADDRESS_SHIFT)
404 /* HSW+ */
405 #define   HSW_WAIT_FOR_RC6_EXIT_ENABLE                  (1 << 0)
406 #define   HSW_RCS_CONTEXT_ENABLE                        (1 << 7)
407 #define   HSW_RCS_INHIBIT                               (1 << 8)
408 /* Gen8 */
409 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
410 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
411 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
412 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
413 #define   GEN8_SELECTIVE_WRITE_ADDRESSING_ENABLE        (1 << 6)
414 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT     9
415 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_MASK      (0x3 << GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT)
416 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT        11
417 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_MASK         (0x3 << GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT)
418 #define   GEN8_SELECTIVE_READ_ADDRESSING_ENABLE         (1 << 13)
419
420 #define GAM_ECOCHK                      _MMIO(0x4090)
421 #define   BDW_DISABLE_HDC_INVALIDATION  (1 << 25)
422 #define   ECOCHK_SNB_BIT                (1 << 10)
423 #define   ECOCHK_DIS_TLB                (1 << 8)
424 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1 << 6)
425 #define   ECOCHK_PPGTT_CACHE64B         (0x3 << 3)
426 #define   ECOCHK_PPGTT_CACHE4B          (0x0 << 3)
427 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1 << 4)
428 #define   ECOCHK_PPGTT_LLC_IVB          (0x1 << 3)
429 #define   ECOCHK_PPGTT_UC_HSW           (0x1 << 3)
430 #define   ECOCHK_PPGTT_WT_HSW           (0x2 << 3)
431 #define   ECOCHK_PPGTT_WB_HSW           (0x3 << 3)
432
433 #define GAC_ECO_BITS                    _MMIO(0x14090)
434 #define   ECOBITS_SNB_BIT               (1 << 13)
435 #define   ECOBITS_PPGTT_CACHE64B        (3 << 8)
436 #define   ECOBITS_PPGTT_CACHE4B         (0 << 8)
437
438 #define GAB_CTL                         _MMIO(0x24000)
439 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1 << 8)
440
441 #define GEN6_STOLEN_RESERVED            _MMIO(0x1082C0)
442 #define GEN6_STOLEN_RESERVED_ADDR_MASK  (0xFFF << 20)
443 #define GEN7_STOLEN_RESERVED_ADDR_MASK  (0x3FFF << 18)
444 #define GEN6_STOLEN_RESERVED_SIZE_MASK  (3 << 4)
445 #define GEN6_STOLEN_RESERVED_1M         (0 << 4)
446 #define GEN6_STOLEN_RESERVED_512K       (1 << 4)
447 #define GEN6_STOLEN_RESERVED_256K       (2 << 4)
448 #define GEN6_STOLEN_RESERVED_128K       (3 << 4)
449 #define GEN7_STOLEN_RESERVED_SIZE_MASK  (1 << 5)
450 #define GEN7_STOLEN_RESERVED_1M         (0 << 5)
451 #define GEN7_STOLEN_RESERVED_256K       (1 << 5)
452 #define GEN8_STOLEN_RESERVED_SIZE_MASK  (3 << 7)
453 #define GEN8_STOLEN_RESERVED_1M         (0 << 7)
454 #define GEN8_STOLEN_RESERVED_2M         (1 << 7)
455 #define GEN8_STOLEN_RESERVED_4M         (2 << 7)
456 #define GEN8_STOLEN_RESERVED_8M         (3 << 7)
457 #define GEN6_STOLEN_RESERVED_ENABLE     (1 << 0)
458 #define GEN11_STOLEN_RESERVED_ADDR_MASK (0xFFFFFFFFFFFULL << 20)
459
460 /* VGA stuff */
461
462 #define VGA_ST01_MDA 0x3ba
463 #define VGA_ST01_CGA 0x3da
464
465 #define _VGA_MSR_WRITE _MMIO(0x3c2)
466 #define VGA_MSR_WRITE 0x3c2
467 #define VGA_MSR_READ 0x3cc
468 #define   VGA_MSR_MEM_EN (1 << 1)
469 #define   VGA_MSR_CGA_MODE (1 << 0)
470
471 #define VGA_SR_INDEX 0x3c4
472 #define SR01                    1
473 #define VGA_SR_DATA 0x3c5
474
475 #define VGA_AR_INDEX 0x3c0
476 #define   VGA_AR_VID_EN (1 << 5)
477 #define VGA_AR_DATA_WRITE 0x3c0
478 #define VGA_AR_DATA_READ 0x3c1
479
480 #define VGA_GR_INDEX 0x3ce
481 #define VGA_GR_DATA 0x3cf
482 /* GR05 */
483 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
484 #define     VGA_GR_MEM_READ_MODE_PLANE 1
485 /* GR06 */
486 #define   VGA_GR_MEM_MODE_MASK 0xc
487 #define   VGA_GR_MEM_MODE_SHIFT 2
488 #define   VGA_GR_MEM_A0000_AFFFF 0
489 #define   VGA_GR_MEM_A0000_BFFFF 1
490 #define   VGA_GR_MEM_B0000_B7FFF 2
491 #define   VGA_GR_MEM_B0000_BFFFF 3
492
493 #define VGA_DACMASK 0x3c6
494 #define VGA_DACRX 0x3c7
495 #define VGA_DACWX 0x3c8
496 #define VGA_DACDATA 0x3c9
497
498 #define VGA_CR_INDEX_MDA 0x3b4
499 #define VGA_CR_DATA_MDA 0x3b5
500 #define VGA_CR_INDEX_CGA 0x3d4
501 #define VGA_CR_DATA_CGA 0x3d5
502
503 #define MI_PREDICATE_SRC0       _MMIO(0x2400)
504 #define MI_PREDICATE_SRC0_UDW   _MMIO(0x2400 + 4)
505 #define MI_PREDICATE_SRC1       _MMIO(0x2408)
506 #define MI_PREDICATE_SRC1_UDW   _MMIO(0x2408 + 4)
507
508 #define MI_PREDICATE_RESULT_2   _MMIO(0x2214)
509 #define  LOWER_SLICE_ENABLED    (1 << 0)
510 #define  LOWER_SLICE_DISABLED   (0 << 0)
511
512 /*
513  * Registers used only by the command parser
514  */
515 #define BCS_SWCTRL _MMIO(0x22200)
516
517 #define GPGPU_THREADS_DISPATCHED        _MMIO(0x2290)
518 #define GPGPU_THREADS_DISPATCHED_UDW    _MMIO(0x2290 + 4)
519 #define HS_INVOCATION_COUNT             _MMIO(0x2300)
520 #define HS_INVOCATION_COUNT_UDW         _MMIO(0x2300 + 4)
521 #define DS_INVOCATION_COUNT             _MMIO(0x2308)
522 #define DS_INVOCATION_COUNT_UDW         _MMIO(0x2308 + 4)
523 #define IA_VERTICES_COUNT               _MMIO(0x2310)
524 #define IA_VERTICES_COUNT_UDW           _MMIO(0x2310 + 4)
525 #define IA_PRIMITIVES_COUNT             _MMIO(0x2318)
526 #define IA_PRIMITIVES_COUNT_UDW         _MMIO(0x2318 + 4)
527 #define VS_INVOCATION_COUNT             _MMIO(0x2320)
528 #define VS_INVOCATION_COUNT_UDW         _MMIO(0x2320 + 4)
529 #define GS_INVOCATION_COUNT             _MMIO(0x2328)
530 #define GS_INVOCATION_COUNT_UDW         _MMIO(0x2328 + 4)
531 #define GS_PRIMITIVES_COUNT             _MMIO(0x2330)
532 #define GS_PRIMITIVES_COUNT_UDW         _MMIO(0x2330 + 4)
533 #define CL_INVOCATION_COUNT             _MMIO(0x2338)
534 #define CL_INVOCATION_COUNT_UDW         _MMIO(0x2338 + 4)
535 #define CL_PRIMITIVES_COUNT             _MMIO(0x2340)
536 #define CL_PRIMITIVES_COUNT_UDW         _MMIO(0x2340 + 4)
537 #define PS_INVOCATION_COUNT             _MMIO(0x2348)
538 #define PS_INVOCATION_COUNT_UDW         _MMIO(0x2348 + 4)
539 #define PS_DEPTH_COUNT                  _MMIO(0x2350)
540 #define PS_DEPTH_COUNT_UDW              _MMIO(0x2350 + 4)
541
542 /* There are the 4 64-bit counter registers, one for each stream output */
543 #define GEN7_SO_NUM_PRIMS_WRITTEN(n)            _MMIO(0x5200 + (n) * 8)
544 #define GEN7_SO_NUM_PRIMS_WRITTEN_UDW(n)        _MMIO(0x5200 + (n) * 8 + 4)
545
546 #define GEN7_SO_PRIM_STORAGE_NEEDED(n)          _MMIO(0x5240 + (n) * 8)
547 #define GEN7_SO_PRIM_STORAGE_NEEDED_UDW(n)      _MMIO(0x5240 + (n) * 8 + 4)
548
549 #define GEN7_3DPRIM_END_OFFSET          _MMIO(0x2420)
550 #define GEN7_3DPRIM_START_VERTEX        _MMIO(0x2430)
551 #define GEN7_3DPRIM_VERTEX_COUNT        _MMIO(0x2434)
552 #define GEN7_3DPRIM_INSTANCE_COUNT      _MMIO(0x2438)
553 #define GEN7_3DPRIM_START_INSTANCE      _MMIO(0x243C)
554 #define GEN7_3DPRIM_BASE_VERTEX         _MMIO(0x2440)
555
556 #define GEN7_GPGPU_DISPATCHDIMX         _MMIO(0x2500)
557 #define GEN7_GPGPU_DISPATCHDIMY         _MMIO(0x2504)
558 #define GEN7_GPGPU_DISPATCHDIMZ         _MMIO(0x2508)
559
560 /* There are the 16 64-bit CS General Purpose Registers */
561 #define HSW_CS_GPR(n)                   _MMIO(0x2600 + (n) * 8)
562 #define HSW_CS_GPR_UDW(n)               _MMIO(0x2600 + (n) * 8 + 4)
563
564 #define GEN7_OACONTROL _MMIO(0x2360)
565 #define  GEN7_OACONTROL_CTX_MASK            0xFFFFF000
566 #define  GEN7_OACONTROL_TIMER_PERIOD_MASK   0x3F
567 #define  GEN7_OACONTROL_TIMER_PERIOD_SHIFT  6
568 #define  GEN7_OACONTROL_TIMER_ENABLE        (1 << 5)
569 #define  GEN7_OACONTROL_FORMAT_A13          (0 << 2)
570 #define  GEN7_OACONTROL_FORMAT_A29          (1 << 2)
571 #define  GEN7_OACONTROL_FORMAT_A13_B8_C8    (2 << 2)
572 #define  GEN7_OACONTROL_FORMAT_A29_B8_C8    (3 << 2)
573 #define  GEN7_OACONTROL_FORMAT_B4_C8        (4 << 2)
574 #define  GEN7_OACONTROL_FORMAT_A45_B8_C8    (5 << 2)
575 #define  GEN7_OACONTROL_FORMAT_B4_C8_A16    (6 << 2)
576 #define  GEN7_OACONTROL_FORMAT_C4_B8        (7 << 2)
577 #define  GEN7_OACONTROL_FORMAT_SHIFT        2
578 #define  GEN7_OACONTROL_PER_CTX_ENABLE      (1 << 1)
579 #define  GEN7_OACONTROL_ENABLE              (1 << 0)
580
581 #define GEN8_OACTXID _MMIO(0x2364)
582
583 #define GEN8_OA_DEBUG _MMIO(0x2B04)
584 #define  GEN9_OA_DEBUG_DISABLE_CLK_RATIO_REPORTS    (1 << 5)
585 #define  GEN9_OA_DEBUG_INCLUDE_CLK_RATIO            (1 << 6)
586 #define  GEN9_OA_DEBUG_DISABLE_GO_1_0_REPORTS       (1 << 2)
587 #define  GEN9_OA_DEBUG_DISABLE_CTX_SWITCH_REPORTS   (1 << 1)
588
589 #define GEN8_OACONTROL _MMIO(0x2B00)
590 #define  GEN8_OA_REPORT_FORMAT_A12          (0 << 2)
591 #define  GEN8_OA_REPORT_FORMAT_A12_B8_C8    (2 << 2)
592 #define  GEN8_OA_REPORT_FORMAT_A36_B8_C8    (5 << 2)
593 #define  GEN8_OA_REPORT_FORMAT_C4_B8        (7 << 2)
594 #define  GEN8_OA_REPORT_FORMAT_SHIFT        2
595 #define  GEN8_OA_SPECIFIC_CONTEXT_ENABLE    (1 << 1)
596 #define  GEN8_OA_COUNTER_ENABLE             (1 << 0)
597
598 #define GEN8_OACTXCONTROL _MMIO(0x2360)
599 #define  GEN8_OA_TIMER_PERIOD_MASK          0x3F
600 #define  GEN8_OA_TIMER_PERIOD_SHIFT         2
601 #define  GEN8_OA_TIMER_ENABLE               (1 << 1)
602 #define  GEN8_OA_COUNTER_RESUME             (1 << 0)
603
604 #define GEN7_OABUFFER _MMIO(0x23B0) /* R/W */
605 #define  GEN7_OABUFFER_OVERRUN_DISABLE      (1 << 3)
606 #define  GEN7_OABUFFER_EDGE_TRIGGER         (1 << 2)
607 #define  GEN7_OABUFFER_STOP_RESUME_ENABLE   (1 << 1)
608 #define  GEN7_OABUFFER_RESUME               (1 << 0)
609
610 #define GEN8_OABUFFER_UDW _MMIO(0x23b4)
611 #define GEN8_OABUFFER _MMIO(0x2b14)
612 #define  GEN8_OABUFFER_MEM_SELECT_GGTT      (1 << 0)  /* 0: PPGTT, 1: GGTT */
613
614 #define GEN7_OASTATUS1 _MMIO(0x2364)
615 #define  GEN7_OASTATUS1_TAIL_MASK           0xffffffc0
616 #define  GEN7_OASTATUS1_COUNTER_OVERFLOW    (1 << 2)
617 #define  GEN7_OASTATUS1_OABUFFER_OVERFLOW   (1 << 1)
618 #define  GEN7_OASTATUS1_REPORT_LOST         (1 << 0)
619
620 #define GEN7_OASTATUS2 _MMIO(0x2368)
621 #define  GEN7_OASTATUS2_HEAD_MASK           0xffffffc0
622 #define  GEN7_OASTATUS2_MEM_SELECT_GGTT     (1 << 0) /* 0: PPGTT, 1: GGTT */
623
624 #define GEN8_OASTATUS _MMIO(0x2b08)
625 #define  GEN8_OASTATUS_OVERRUN_STATUS       (1 << 3)
626 #define  GEN8_OASTATUS_COUNTER_OVERFLOW     (1 << 2)
627 #define  GEN8_OASTATUS_OABUFFER_OVERFLOW    (1 << 1)
628 #define  GEN8_OASTATUS_REPORT_LOST          (1 << 0)
629
630 #define GEN8_OAHEADPTR _MMIO(0x2B0C)
631 #define GEN8_OAHEADPTR_MASK    0xffffffc0
632 #define GEN8_OATAILPTR _MMIO(0x2B10)
633 #define GEN8_OATAILPTR_MASK    0xffffffc0
634
635 #define OABUFFER_SIZE_128K  (0 << 3)
636 #define OABUFFER_SIZE_256K  (1 << 3)
637 #define OABUFFER_SIZE_512K  (2 << 3)
638 #define OABUFFER_SIZE_1M    (3 << 3)
639 #define OABUFFER_SIZE_2M    (4 << 3)
640 #define OABUFFER_SIZE_4M    (5 << 3)
641 #define OABUFFER_SIZE_8M    (6 << 3)
642 #define OABUFFER_SIZE_16M   (7 << 3)
643
644 /*
645  * Flexible, Aggregate EU Counter Registers.
646  * Note: these aren't contiguous
647  */
648 #define EU_PERF_CNTL0       _MMIO(0xe458)
649 #define EU_PERF_CNTL1       _MMIO(0xe558)
650 #define EU_PERF_CNTL2       _MMIO(0xe658)
651 #define EU_PERF_CNTL3       _MMIO(0xe758)
652 #define EU_PERF_CNTL4       _MMIO(0xe45c)
653 #define EU_PERF_CNTL5       _MMIO(0xe55c)
654 #define EU_PERF_CNTL6       _MMIO(0xe65c)
655
656 /*
657  * OA Boolean state
658  */
659
660 #define OASTARTTRIG1 _MMIO(0x2710)
661 #define OASTARTTRIG1_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
662 #define OASTARTTRIG1_THRESHOLD_MASK           0xffff
663
664 #define OASTARTTRIG2 _MMIO(0x2714)
665 #define OASTARTTRIG2_INVERT_A_0 (1 << 0)
666 #define OASTARTTRIG2_INVERT_A_1 (1 << 1)
667 #define OASTARTTRIG2_INVERT_A_2 (1 << 2)
668 #define OASTARTTRIG2_INVERT_A_3 (1 << 3)
669 #define OASTARTTRIG2_INVERT_A_4 (1 << 4)
670 #define OASTARTTRIG2_INVERT_A_5 (1 << 5)
671 #define OASTARTTRIG2_INVERT_A_6 (1 << 6)
672 #define OASTARTTRIG2_INVERT_A_7 (1 << 7)
673 #define OASTARTTRIG2_INVERT_A_8 (1 << 8)
674 #define OASTARTTRIG2_INVERT_A_9 (1 << 9)
675 #define OASTARTTRIG2_INVERT_A_10 (1 << 10)
676 #define OASTARTTRIG2_INVERT_A_11 (1 << 11)
677 #define OASTARTTRIG2_INVERT_A_12 (1 << 12)
678 #define OASTARTTRIG2_INVERT_A_13 (1 << 13)
679 #define OASTARTTRIG2_INVERT_A_14 (1 << 14)
680 #define OASTARTTRIG2_INVERT_A_15 (1 << 15)
681 #define OASTARTTRIG2_INVERT_B_0 (1 << 16)
682 #define OASTARTTRIG2_INVERT_B_1 (1 << 17)
683 #define OASTARTTRIG2_INVERT_B_2 (1 << 18)
684 #define OASTARTTRIG2_INVERT_B_3 (1 << 19)
685 #define OASTARTTRIG2_INVERT_C_0 (1 << 20)
686 #define OASTARTTRIG2_INVERT_C_1 (1 << 21)
687 #define OASTARTTRIG2_INVERT_D_0 (1 << 22)
688 #define OASTARTTRIG2_THRESHOLD_ENABLE       (1 << 23)
689 #define OASTARTTRIG2_START_TRIG_FLAG_MBZ    (1 << 24)
690 #define OASTARTTRIG2_EVENT_SELECT_0  (1 << 28)
691 #define OASTARTTRIG2_EVENT_SELECT_1  (1 << 29)
692 #define OASTARTTRIG2_EVENT_SELECT_2  (1 << 30)
693 #define OASTARTTRIG2_EVENT_SELECT_3  (1 << 31)
694
695 #define OASTARTTRIG3 _MMIO(0x2718)
696 #define OASTARTTRIG3_NOA_SELECT_MASK       0xf
697 #define OASTARTTRIG3_NOA_SELECT_8_SHIFT    0
698 #define OASTARTTRIG3_NOA_SELECT_9_SHIFT    4
699 #define OASTARTTRIG3_NOA_SELECT_10_SHIFT   8
700 #define OASTARTTRIG3_NOA_SELECT_11_SHIFT   12
701 #define OASTARTTRIG3_NOA_SELECT_12_SHIFT   16
702 #define OASTARTTRIG3_NOA_SELECT_13_SHIFT   20
703 #define OASTARTTRIG3_NOA_SELECT_14_SHIFT   24
704 #define OASTARTTRIG3_NOA_SELECT_15_SHIFT   28
705
706 #define OASTARTTRIG4 _MMIO(0x271c)
707 #define OASTARTTRIG4_NOA_SELECT_MASK        0xf
708 #define OASTARTTRIG4_NOA_SELECT_0_SHIFT    0
709 #define OASTARTTRIG4_NOA_SELECT_1_SHIFT    4
710 #define OASTARTTRIG4_NOA_SELECT_2_SHIFT    8
711 #define OASTARTTRIG4_NOA_SELECT_3_SHIFT    12
712 #define OASTARTTRIG4_NOA_SELECT_4_SHIFT    16
713 #define OASTARTTRIG4_NOA_SELECT_5_SHIFT    20
714 #define OASTARTTRIG4_NOA_SELECT_6_SHIFT    24
715 #define OASTARTTRIG4_NOA_SELECT_7_SHIFT    28
716
717 #define OASTARTTRIG5 _MMIO(0x2720)
718 #define OASTARTTRIG5_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
719 #define OASTARTTRIG5_THRESHOLD_MASK           0xffff
720
721 #define OASTARTTRIG6 _MMIO(0x2724)
722 #define OASTARTTRIG6_INVERT_A_0 (1 << 0)
723 #define OASTARTTRIG6_INVERT_A_1 (1 << 1)
724 #define OASTARTTRIG6_INVERT_A_2 (1 << 2)
725 #define OASTARTTRIG6_INVERT_A_3 (1 << 3)
726 #define OASTARTTRIG6_INVERT_A_4 (1 << 4)
727 #define OASTARTTRIG6_INVERT_A_5 (1 << 5)
728 #define OASTARTTRIG6_INVERT_A_6 (1 << 6)
729 #define OASTARTTRIG6_INVERT_A_7 (1 << 7)
730 #define OASTARTTRIG6_INVERT_A_8 (1 << 8)
731 #define OASTARTTRIG6_INVERT_A_9 (1 << 9)
732 #define OASTARTTRIG6_INVERT_A_10 (1 << 10)
733 #define OASTARTTRIG6_INVERT_A_11 (1 << 11)
734 #define OASTARTTRIG6_INVERT_A_12 (1 << 12)
735 #define OASTARTTRIG6_INVERT_A_13 (1 << 13)
736 #define OASTARTTRIG6_INVERT_A_14 (1 << 14)
737 #define OASTARTTRIG6_INVERT_A_15 (1 << 15)
738 #define OASTARTTRIG6_INVERT_B_0 (1 << 16)
739 #define OASTARTTRIG6_INVERT_B_1 (1 << 17)
740 #define OASTARTTRIG6_INVERT_B_2 (1 << 18)
741 #define OASTARTTRIG6_INVERT_B_3 (1 << 19)
742 #define OASTARTTRIG6_INVERT_C_0 (1 << 20)
743 #define OASTARTTRIG6_INVERT_C_1 (1 << 21)
744 #define OASTARTTRIG6_INVERT_D_0 (1 << 22)
745 #define OASTARTTRIG6_THRESHOLD_ENABLE       (1 << 23)
746 #define OASTARTTRIG6_START_TRIG_FLAG_MBZ    (1 << 24)
747 #define OASTARTTRIG6_EVENT_SELECT_4  (1 << 28)
748 #define OASTARTTRIG6_EVENT_SELECT_5  (1 << 29)
749 #define OASTARTTRIG6_EVENT_SELECT_6  (1 << 30)
750 #define OASTARTTRIG6_EVENT_SELECT_7  (1 << 31)
751
752 #define OASTARTTRIG7 _MMIO(0x2728)
753 #define OASTARTTRIG7_NOA_SELECT_MASK       0xf
754 #define OASTARTTRIG7_NOA_SELECT_8_SHIFT    0
755 #define OASTARTTRIG7_NOA_SELECT_9_SHIFT    4
756 #define OASTARTTRIG7_NOA_SELECT_10_SHIFT   8
757 #define OASTARTTRIG7_NOA_SELECT_11_SHIFT   12
758 #define OASTARTTRIG7_NOA_SELECT_12_SHIFT   16
759 #define OASTARTTRIG7_NOA_SELECT_13_SHIFT   20
760 #define OASTARTTRIG7_NOA_SELECT_14_SHIFT   24
761 #define OASTARTTRIG7_NOA_SELECT_15_SHIFT   28
762
763 #define OASTARTTRIG8 _MMIO(0x272c)
764 #define OASTARTTRIG8_NOA_SELECT_MASK       0xf
765 #define OASTARTTRIG8_NOA_SELECT_0_SHIFT    0
766 #define OASTARTTRIG8_NOA_SELECT_1_SHIFT    4
767 #define OASTARTTRIG8_NOA_SELECT_2_SHIFT    8
768 #define OASTARTTRIG8_NOA_SELECT_3_SHIFT    12
769 #define OASTARTTRIG8_NOA_SELECT_4_SHIFT    16
770 #define OASTARTTRIG8_NOA_SELECT_5_SHIFT    20
771 #define OASTARTTRIG8_NOA_SELECT_6_SHIFT    24
772 #define OASTARTTRIG8_NOA_SELECT_7_SHIFT    28
773
774 #define OAREPORTTRIG1 _MMIO(0x2740)
775 #define OAREPORTTRIG1_THRESHOLD_MASK 0xffff
776 #define OAREPORTTRIG1_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
777
778 #define OAREPORTTRIG2 _MMIO(0x2744)
779 #define OAREPORTTRIG2_INVERT_A_0  (1 << 0)
780 #define OAREPORTTRIG2_INVERT_A_1  (1 << 1)
781 #define OAREPORTTRIG2_INVERT_A_2  (1 << 2)
782 #define OAREPORTTRIG2_INVERT_A_3  (1 << 3)
783 #define OAREPORTTRIG2_INVERT_A_4  (1 << 4)
784 #define OAREPORTTRIG2_INVERT_A_5  (1 << 5)
785 #define OAREPORTTRIG2_INVERT_A_6  (1 << 6)
786 #define OAREPORTTRIG2_INVERT_A_7  (1 << 7)
787 #define OAREPORTTRIG2_INVERT_A_8  (1 << 8)
788 #define OAREPORTTRIG2_INVERT_A_9  (1 << 9)
789 #define OAREPORTTRIG2_INVERT_A_10 (1 << 10)
790 #define OAREPORTTRIG2_INVERT_A_11 (1 << 11)
791 #define OAREPORTTRIG2_INVERT_A_12 (1 << 12)
792 #define OAREPORTTRIG2_INVERT_A_13 (1 << 13)
793 #define OAREPORTTRIG2_INVERT_A_14 (1 << 14)
794 #define OAREPORTTRIG2_INVERT_A_15 (1 << 15)
795 #define OAREPORTTRIG2_INVERT_B_0  (1 << 16)
796 #define OAREPORTTRIG2_INVERT_B_1  (1 << 17)
797 #define OAREPORTTRIG2_INVERT_B_2  (1 << 18)
798 #define OAREPORTTRIG2_INVERT_B_3  (1 << 19)
799 #define OAREPORTTRIG2_INVERT_C_0  (1 << 20)
800 #define OAREPORTTRIG2_INVERT_C_1  (1 << 21)
801 #define OAREPORTTRIG2_INVERT_D_0  (1 << 22)
802 #define OAREPORTTRIG2_THRESHOLD_ENABLE      (1 << 23)
803 #define OAREPORTTRIG2_REPORT_TRIGGER_ENABLE (1 << 31)
804
805 #define OAREPORTTRIG3 _MMIO(0x2748)
806 #define OAREPORTTRIG3_NOA_SELECT_MASK       0xf
807 #define OAREPORTTRIG3_NOA_SELECT_8_SHIFT    0
808 #define OAREPORTTRIG3_NOA_SELECT_9_SHIFT    4
809 #define OAREPORTTRIG3_NOA_SELECT_10_SHIFT   8
810 #define OAREPORTTRIG3_NOA_SELECT_11_SHIFT   12
811 #define OAREPORTTRIG3_NOA_SELECT_12_SHIFT   16
812 #define OAREPORTTRIG3_NOA_SELECT_13_SHIFT   20
813 #define OAREPORTTRIG3_NOA_SELECT_14_SHIFT   24
814 #define OAREPORTTRIG3_NOA_SELECT_15_SHIFT   28
815
816 #define OAREPORTTRIG4 _MMIO(0x274c)
817 #define OAREPORTTRIG4_NOA_SELECT_MASK       0xf
818 #define OAREPORTTRIG4_NOA_SELECT_0_SHIFT    0
819 #define OAREPORTTRIG4_NOA_SELECT_1_SHIFT    4
820 #define OAREPORTTRIG4_NOA_SELECT_2_SHIFT    8
821 #define OAREPORTTRIG4_NOA_SELECT_3_SHIFT    12
822 #define OAREPORTTRIG4_NOA_SELECT_4_SHIFT    16
823 #define OAREPORTTRIG4_NOA_SELECT_5_SHIFT    20
824 #define OAREPORTTRIG4_NOA_SELECT_6_SHIFT    24
825 #define OAREPORTTRIG4_NOA_SELECT_7_SHIFT    28
826
827 #define OAREPORTTRIG5 _MMIO(0x2750)
828 #define OAREPORTTRIG5_THRESHOLD_MASK 0xffff
829 #define OAREPORTTRIG5_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
830
831 #define OAREPORTTRIG6 _MMIO(0x2754)
832 #define OAREPORTTRIG6_INVERT_A_0  (1 << 0)
833 #define OAREPORTTRIG6_INVERT_A_1  (1 << 1)
834 #define OAREPORTTRIG6_INVERT_A_2  (1 << 2)
835 #define OAREPORTTRIG6_INVERT_A_3  (1 << 3)
836 #define OAREPORTTRIG6_INVERT_A_4  (1 << 4)
837 #define OAREPORTTRIG6_INVERT_A_5  (1 << 5)
838 #define OAREPORTTRIG6_INVERT_A_6  (1 << 6)
839 #define OAREPORTTRIG6_INVERT_A_7  (1 << 7)
840 #define OAREPORTTRIG6_INVERT_A_8  (1 << 8)
841 #define OAREPORTTRIG6_INVERT_A_9  (1 << 9)
842 #define OAREPORTTRIG6_INVERT_A_10 (1 << 10)
843 #define OAREPORTTRIG6_INVERT_A_11 (1 << 11)
844 #define OAREPORTTRIG6_INVERT_A_12 (1 << 12)
845 #define OAREPORTTRIG6_INVERT_A_13 (1 << 13)
846 #define OAREPORTTRIG6_INVERT_A_14 (1 << 14)
847 #define OAREPORTTRIG6_INVERT_A_15 (1 << 15)
848 #define OAREPORTTRIG6_INVERT_B_0  (1 << 16)
849 #define OAREPORTTRIG6_INVERT_B_1  (1 << 17)
850 #define OAREPORTTRIG6_INVERT_B_2  (1 << 18)
851 #define OAREPORTTRIG6_INVERT_B_3  (1 << 19)
852 #define OAREPORTTRIG6_INVERT_C_0  (1 << 20)
853 #define OAREPORTTRIG6_INVERT_C_1  (1 << 21)
854 #define OAREPORTTRIG6_INVERT_D_0  (1 << 22)
855 #define OAREPORTTRIG6_THRESHOLD_ENABLE      (1 << 23)
856 #define OAREPORTTRIG6_REPORT_TRIGGER_ENABLE (1 << 31)
857
858 #define OAREPORTTRIG7 _MMIO(0x2758)
859 #define OAREPORTTRIG7_NOA_SELECT_MASK       0xf
860 #define OAREPORTTRIG7_NOA_SELECT_8_SHIFT    0
861 #define OAREPORTTRIG7_NOA_SELECT_9_SHIFT    4
862 #define OAREPORTTRIG7_NOA_SELECT_10_SHIFT   8
863 #define OAREPORTTRIG7_NOA_SELECT_11_SHIFT   12
864 #define OAREPORTTRIG7_NOA_SELECT_12_SHIFT   16
865 #define OAREPORTTRIG7_NOA_SELECT_13_SHIFT   20
866 #define OAREPORTTRIG7_NOA_SELECT_14_SHIFT   24
867 #define OAREPORTTRIG7_NOA_SELECT_15_SHIFT   28
868
869 #define OAREPORTTRIG8 _MMIO(0x275c)
870 #define OAREPORTTRIG8_NOA_SELECT_MASK       0xf
871 #define OAREPORTTRIG8_NOA_SELECT_0_SHIFT    0
872 #define OAREPORTTRIG8_NOA_SELECT_1_SHIFT    4
873 #define OAREPORTTRIG8_NOA_SELECT_2_SHIFT    8
874 #define OAREPORTTRIG8_NOA_SELECT_3_SHIFT    12
875 #define OAREPORTTRIG8_NOA_SELECT_4_SHIFT    16
876 #define OAREPORTTRIG8_NOA_SELECT_5_SHIFT    20
877 #define OAREPORTTRIG8_NOA_SELECT_6_SHIFT    24
878 #define OAREPORTTRIG8_NOA_SELECT_7_SHIFT    28
879
880 /* CECX_0 */
881 #define OACEC_COMPARE_LESS_OR_EQUAL     6
882 #define OACEC_COMPARE_NOT_EQUAL         5
883 #define OACEC_COMPARE_LESS_THAN         4
884 #define OACEC_COMPARE_GREATER_OR_EQUAL  3
885 #define OACEC_COMPARE_EQUAL             2
886 #define OACEC_COMPARE_GREATER_THAN      1
887 #define OACEC_COMPARE_ANY_EQUAL         0
888
889 #define OACEC_COMPARE_VALUE_MASK    0xffff
890 #define OACEC_COMPARE_VALUE_SHIFT   3
891
892 #define OACEC_SELECT_NOA        (0 << 19)
893 #define OACEC_SELECT_PREV       (1 << 19)
894 #define OACEC_SELECT_BOOLEAN    (2 << 19)
895
896 /* CECX_1 */
897 #define OACEC_MASK_MASK             0xffff
898 #define OACEC_CONSIDERATIONS_MASK   0xffff
899 #define OACEC_CONSIDERATIONS_SHIFT  16
900
901 #define OACEC0_0 _MMIO(0x2770)
902 #define OACEC0_1 _MMIO(0x2774)
903 #define OACEC1_0 _MMIO(0x2778)
904 #define OACEC1_1 _MMIO(0x277c)
905 #define OACEC2_0 _MMIO(0x2780)
906 #define OACEC2_1 _MMIO(0x2784)
907 #define OACEC3_0 _MMIO(0x2788)
908 #define OACEC3_1 _MMIO(0x278c)
909 #define OACEC4_0 _MMIO(0x2790)
910 #define OACEC4_1 _MMIO(0x2794)
911 #define OACEC5_0 _MMIO(0x2798)
912 #define OACEC5_1 _MMIO(0x279c)
913 #define OACEC6_0 _MMIO(0x27a0)
914 #define OACEC6_1 _MMIO(0x27a4)
915 #define OACEC7_0 _MMIO(0x27a8)
916 #define OACEC7_1 _MMIO(0x27ac)
917
918 /* OA perf counters */
919 #define OA_PERFCNT1_LO      _MMIO(0x91B8)
920 #define OA_PERFCNT1_HI      _MMIO(0x91BC)
921 #define OA_PERFCNT2_LO      _MMIO(0x91C0)
922 #define OA_PERFCNT2_HI      _MMIO(0x91C4)
923 #define OA_PERFCNT3_LO      _MMIO(0x91C8)
924 #define OA_PERFCNT3_HI      _MMIO(0x91CC)
925 #define OA_PERFCNT4_LO      _MMIO(0x91D8)
926 #define OA_PERFCNT4_HI      _MMIO(0x91DC)
927
928 #define OA_PERFMATRIX_LO    _MMIO(0x91C8)
929 #define OA_PERFMATRIX_HI    _MMIO(0x91CC)
930
931 /* RPM unit config (Gen8+) */
932 #define RPM_CONFIG0         _MMIO(0x0D00)
933 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT      3
934 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK       (1 << GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
935 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ   0
936 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ     1
937 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT     3
938 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK      (0x7 << GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
939 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ    0
940 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ  1
941 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_38_4_MHZ  2
942 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_25_MHZ    3
943 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT    1
944 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_MASK     (0x3 << GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT)
945
946 #define RPM_CONFIG1         _MMIO(0x0D04)
947 #define  GEN10_GT_NOA_ENABLE  (1 << 9)
948
949 /* GPM unit config (Gen9+) */
950 #define CTC_MODE                        _MMIO(0xA26C)
951 #define  CTC_SOURCE_PARAMETER_MASK 1
952 #define  CTC_SOURCE_CRYSTAL_CLOCK       0
953 #define  CTC_SOURCE_DIVIDE_LOGIC        1
954 #define  CTC_SHIFT_PARAMETER_SHIFT      1
955 #define  CTC_SHIFT_PARAMETER_MASK       (0x3 << CTC_SHIFT_PARAMETER_SHIFT)
956
957 /* RCP unit config (Gen8+) */
958 #define RCP_CONFIG          _MMIO(0x0D08)
959
960 /* NOA (HSW) */
961 #define HSW_MBVID2_NOA0         _MMIO(0x9E80)
962 #define HSW_MBVID2_NOA1         _MMIO(0x9E84)
963 #define HSW_MBVID2_NOA2         _MMIO(0x9E88)
964 #define HSW_MBVID2_NOA3         _MMIO(0x9E8C)
965 #define HSW_MBVID2_NOA4         _MMIO(0x9E90)
966 #define HSW_MBVID2_NOA5         _MMIO(0x9E94)
967 #define HSW_MBVID2_NOA6         _MMIO(0x9E98)
968 #define HSW_MBVID2_NOA7         _MMIO(0x9E9C)
969 #define HSW_MBVID2_NOA8         _MMIO(0x9EA0)
970 #define HSW_MBVID2_NOA9         _MMIO(0x9EA4)
971
972 #define HSW_MBVID2_MISR0        _MMIO(0x9EC0)
973
974 /* NOA (Gen8+) */
975 #define NOA_CONFIG(i)       _MMIO(0x0D0C + (i) * 4)
976
977 #define MICRO_BP0_0         _MMIO(0x9800)
978 #define MICRO_BP0_2         _MMIO(0x9804)
979 #define MICRO_BP0_1         _MMIO(0x9808)
980
981 #define MICRO_BP1_0         _MMIO(0x980C)
982 #define MICRO_BP1_2         _MMIO(0x9810)
983 #define MICRO_BP1_1         _MMIO(0x9814)
984
985 #define MICRO_BP2_0         _MMIO(0x9818)
986 #define MICRO_BP2_2         _MMIO(0x981C)
987 #define MICRO_BP2_1         _MMIO(0x9820)
988
989 #define MICRO_BP3_0         _MMIO(0x9824)
990 #define MICRO_BP3_2         _MMIO(0x9828)
991 #define MICRO_BP3_1         _MMIO(0x982C)
992
993 #define MICRO_BP_TRIGGER                _MMIO(0x9830)
994 #define MICRO_BP3_COUNT_STATUS01        _MMIO(0x9834)
995 #define MICRO_BP3_COUNT_STATUS23        _MMIO(0x9838)
996 #define MICRO_BP_FIRED_ARMED            _MMIO(0x983C)
997
998 #define GDT_CHICKEN_BITS    _MMIO(0x9840)
999 #define   GT_NOA_ENABLE     0x00000080
1000
1001 #define NOA_DATA            _MMIO(0x986C)
1002 #define NOA_WRITE           _MMIO(0x9888)
1003
1004 #define _GEN7_PIPEA_DE_LOAD_SL  0x70068
1005 #define _GEN7_PIPEB_DE_LOAD_SL  0x71068
1006 #define GEN7_PIPE_DE_LOAD_SL(pipe) _MMIO_PIPE(pipe, _GEN7_PIPEA_DE_LOAD_SL, _GEN7_PIPEB_DE_LOAD_SL)
1007
1008 /*
1009  * Reset registers
1010  */
1011 #define DEBUG_RESET_I830                _MMIO(0x6070)
1012 #define  DEBUG_RESET_FULL               (1 << 7)
1013 #define  DEBUG_RESET_RENDER             (1 << 8)
1014 #define  DEBUG_RESET_DISPLAY            (1 << 9)
1015
1016 /*
1017  * IOSF sideband
1018  */
1019 #define VLV_IOSF_DOORBELL_REQ                   _MMIO(VLV_DISPLAY_BASE + 0x2100)
1020 #define   IOSF_DEVFN_SHIFT                      24
1021 #define   IOSF_OPCODE_SHIFT                     16
1022 #define   IOSF_PORT_SHIFT                       8
1023 #define   IOSF_BYTE_ENABLES_SHIFT               4
1024 #define   IOSF_BAR_SHIFT                        1
1025 #define   IOSF_SB_BUSY                          (1 << 0)
1026 #define   IOSF_PORT_BUNIT                       0x03
1027 #define   IOSF_PORT_PUNIT                       0x04
1028 #define   IOSF_PORT_NC                          0x11
1029 #define   IOSF_PORT_DPIO                        0x12
1030 #define   IOSF_PORT_GPIO_NC                     0x13
1031 #define   IOSF_PORT_CCK                         0x14
1032 #define   IOSF_PORT_DPIO_2                      0x1a
1033 #define   IOSF_PORT_FLISDSI                     0x1b
1034 #define   IOSF_PORT_GPIO_SC                     0x48
1035 #define   IOSF_PORT_GPIO_SUS                    0xa8
1036 #define   IOSF_PORT_CCU                         0xa9
1037 #define   CHV_IOSF_PORT_GPIO_N                  0x13
1038 #define   CHV_IOSF_PORT_GPIO_SE                 0x48
1039 #define   CHV_IOSF_PORT_GPIO_E                  0xa8
1040 #define   CHV_IOSF_PORT_GPIO_SW                 0xb2
1041 #define VLV_IOSF_DATA                           _MMIO(VLV_DISPLAY_BASE + 0x2104)
1042 #define VLV_IOSF_ADDR                           _MMIO(VLV_DISPLAY_BASE + 0x2108)
1043
1044 /* See configdb bunit SB addr map */
1045 #define BUNIT_REG_BISOC                         0x11
1046
1047 #define PUNIT_REG_DSPFREQ                       0x36
1048 #define   DSPFREQSTAT_SHIFT_CHV                 24
1049 #define   DSPFREQSTAT_MASK_CHV                  (0x1f << DSPFREQSTAT_SHIFT_CHV)
1050 #define   DSPFREQGUAR_SHIFT_CHV                 8
1051 #define   DSPFREQGUAR_MASK_CHV                  (0x1f << DSPFREQGUAR_SHIFT_CHV)
1052 #define   DSPFREQSTAT_SHIFT                     30
1053 #define   DSPFREQSTAT_MASK                      (0x3 << DSPFREQSTAT_SHIFT)
1054 #define   DSPFREQGUAR_SHIFT                     14
1055 #define   DSPFREQGUAR_MASK                      (0x3 << DSPFREQGUAR_SHIFT)
1056 #define   DSP_MAXFIFO_PM5_STATUS                (1 << 22) /* chv */
1057 #define   DSP_AUTO_CDCLK_GATE_DISABLE           (1 << 7) /* chv */
1058 #define   DSP_MAXFIFO_PM5_ENABLE                (1 << 6) /* chv */
1059 #define   _DP_SSC(val, pipe)                    ((val) << (2 * (pipe)))
1060 #define   DP_SSC_MASK(pipe)                     _DP_SSC(0x3, (pipe))
1061 #define   DP_SSC_PWR_ON(pipe)                   _DP_SSC(0x0, (pipe))
1062 #define   DP_SSC_CLK_GATE(pipe)                 _DP_SSC(0x1, (pipe))
1063 #define   DP_SSC_RESET(pipe)                    _DP_SSC(0x2, (pipe))
1064 #define   DP_SSC_PWR_GATE(pipe)                 _DP_SSC(0x3, (pipe))
1065 #define   _DP_SSS(val, pipe)                    ((val) << (2 * (pipe) + 16))
1066 #define   DP_SSS_MASK(pipe)                     _DP_SSS(0x3, (pipe))
1067 #define   DP_SSS_PWR_ON(pipe)                   _DP_SSS(0x0, (pipe))
1068 #define   DP_SSS_CLK_GATE(pipe)                 _DP_SSS(0x1, (pipe))
1069 #define   DP_SSS_RESET(pipe)                    _DP_SSS(0x2, (pipe))
1070 #define   DP_SSS_PWR_GATE(pipe)                 _DP_SSS(0x3, (pipe))
1071
1072 /*
1073  * i915_power_well_id:
1074  *
1075  * IDs used to look up power wells. Power wells accessed directly bypassing
1076  * the power domains framework must be assigned a unique ID. The rest of power
1077  * wells must be assigned DISP_PW_ID_NONE.
1078  */
1079 enum i915_power_well_id {
1080         DISP_PW_ID_NONE,
1081
1082         VLV_DISP_PW_DISP2D,
1083         BXT_DISP_PW_DPIO_CMN_A,
1084         VLV_DISP_PW_DPIO_CMN_BC,
1085         GLK_DISP_PW_DPIO_CMN_C,
1086         CHV_DISP_PW_DPIO_CMN_D,
1087         HSW_DISP_PW_GLOBAL,
1088         SKL_DISP_PW_MISC_IO,
1089         SKL_DISP_PW_1,
1090         SKL_DISP_PW_2,
1091 };
1092
1093 #define PUNIT_REG_PWRGT_CTRL                    0x60
1094 #define PUNIT_REG_PWRGT_STATUS                  0x61
1095 #define   PUNIT_PWRGT_MASK(pw_idx)              (3 << ((pw_idx) * 2))
1096 #define   PUNIT_PWRGT_PWR_ON(pw_idx)            (0 << ((pw_idx) * 2))
1097 #define   PUNIT_PWRGT_CLK_GATE(pw_idx)          (1 << ((pw_idx) * 2))
1098 #define   PUNIT_PWRGT_RESET(pw_idx)             (2 << ((pw_idx) * 2))
1099 #define   PUNIT_PWRGT_PWR_GATE(pw_idx)          (3 << ((pw_idx) * 2))
1100
1101 #define PUNIT_PWGT_IDX_RENDER                   0
1102 #define PUNIT_PWGT_IDX_MEDIA                    1
1103 #define PUNIT_PWGT_IDX_DISP2D                   3
1104 #define PUNIT_PWGT_IDX_DPIO_CMN_BC              5
1105 #define PUNIT_PWGT_IDX_DPIO_TX_B_LANES_01       6
1106 #define PUNIT_PWGT_IDX_DPIO_TX_B_LANES_23       7
1107 #define PUNIT_PWGT_IDX_DPIO_TX_C_LANES_01       8
1108 #define PUNIT_PWGT_IDX_DPIO_TX_C_LANES_23       9
1109 #define PUNIT_PWGT_IDX_DPIO_RX0                 10
1110 #define PUNIT_PWGT_IDX_DPIO_RX1                 11
1111 #define PUNIT_PWGT_IDX_DPIO_CMN_D               12
1112
1113 #define PUNIT_REG_GPU_LFM                       0xd3
1114 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
1115 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
1116 #define   GPLLENABLE                            (1 << 4)
1117 #define   GENFREQSTATUS                         (1 << 0)
1118 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
1119 #define PUNIT_REG_CZ_TIMESTAMP                  0xce
1120
1121 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
1122 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
1123
1124 #define FB_GFX_FMAX_AT_VMAX_FUSE                0x136
1125 #define FB_GFX_FREQ_FUSE_MASK                   0xff
1126 #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT   24
1127 #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT   16
1128 #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT   8
1129
1130 #define FB_GFX_FMIN_AT_VMIN_FUSE                0x137
1131 #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT          8
1132
1133 #define PUNIT_REG_DDR_SETUP2                    0x139
1134 #define   FORCE_DDR_FREQ_REQ_ACK                (1 << 8)
1135 #define   FORCE_DDR_LOW_FREQ                    (1 << 1)
1136 #define   FORCE_DDR_HIGH_FREQ                   (1 << 0)
1137
1138 #define PUNIT_GPU_STATUS_REG                    0xdb
1139 #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT 16
1140 #define PUNIT_GPU_STATUS_MAX_FREQ_MASK          0xff
1141 #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT     8
1142 #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK      0xff
1143
1144 #define PUNIT_GPU_DUTYCYCLE_REG         0xdf
1145 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT      8
1146 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK       0xff
1147
1148 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
1149 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
1150 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
1151 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
1152 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
1153 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
1154 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
1155 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
1156 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
1157 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
1158
1159 #define VLV_TURBO_SOC_OVERRIDE          0x04
1160 #define   VLV_OVERRIDE_EN               1
1161 #define   VLV_SOC_TDP_EN                (1 << 1)
1162 #define   VLV_BIAS_CPU_125_SOC_875      (6 << 2)
1163 #define   CHV_BIAS_CPU_50_SOC_50        (3 << 2)
1164
1165 /* vlv2 north clock has */
1166 #define CCK_FUSE_REG                            0x8
1167 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
1168 #define CCK_REG_DSI_PLL_FUSE                    0x44
1169 #define CCK_REG_DSI_PLL_CONTROL                 0x48
1170 #define  DSI_PLL_VCO_EN                         (1 << 31)
1171 #define  DSI_PLL_LDO_GATE                       (1 << 30)
1172 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
1173 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
1174 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
1175 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
1176 #define  DSI_PLL_MUX_MASK                       (3 << 9)
1177 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
1178 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
1179 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
1180 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
1181 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
1182 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
1183 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
1184 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
1185 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
1186 #define  DSI_PLL_LOCK                           (1 << 0)
1187 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
1188 #define  DSI_PLL_LFSR                           (1 << 31)
1189 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
1190 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
1191 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
1192 #define  DSI_PLL_USYNC_CNT_SHIFT                18
1193 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
1194 #define  DSI_PLL_N1_DIV_SHIFT                   16
1195 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
1196 #define  DSI_PLL_M1_DIV_SHIFT                   0
1197 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
1198 #define CCK_CZ_CLOCK_CONTROL                    0x62
1199 #define CCK_GPLL_CLOCK_CONTROL                  0x67
1200 #define CCK_DISPLAY_CLOCK_CONTROL               0x6b
1201 #define CCK_DISPLAY_REF_CLOCK_CONTROL           0x6c
1202 #define  CCK_TRUNK_FORCE_ON                     (1 << 17)
1203 #define  CCK_TRUNK_FORCE_OFF                    (1 << 16)
1204 #define  CCK_FREQUENCY_STATUS                   (0x1f << 8)
1205 #define  CCK_FREQUENCY_STATUS_SHIFT             8
1206 #define  CCK_FREQUENCY_VALUES                   (0x1f << 0)
1207
1208 /* DPIO registers */
1209 #define DPIO_DEVFN                      0
1210
1211 #define DPIO_CTL                        _MMIO(VLV_DISPLAY_BASE + 0x2110)
1212 #define  DPIO_MODSEL1                   (1 << 3) /* if ref clk b == 27 */
1213 #define  DPIO_MODSEL0                   (1 << 2) /* if ref clk a == 27 */
1214 #define  DPIO_SFR_BYPASS                (1 << 1)
1215 #define  DPIO_CMNRST                    (1 << 0)
1216
1217 #define DPIO_PHY(pipe)                  ((pipe) >> 1)
1218 #define DPIO_PHY_IOSF_PORT(phy)         (dev_priv->dpio_phy_iosf_port[phy])
1219
1220 /*
1221  * Per pipe/PLL DPIO regs
1222  */
1223 #define _VLV_PLL_DW3_CH0                0x800c
1224 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
1225 #define   DPIO_POST_DIV_DAC             0
1226 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
1227 #define   DPIO_POST_DIV_LVDS1           2
1228 #define   DPIO_POST_DIV_LVDS2           3
1229 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
1230 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
1231 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
1232 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
1233 #define   DPIO_ENABLE_CALIBRATION       (1 << 11)
1234 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
1235 #define   DPIO_M2DIV_MASK               0xff
1236 #define _VLV_PLL_DW3_CH1                0x802c
1237 #define VLV_PLL_DW3(ch) _PIPE(ch, _VLV_PLL_DW3_CH0, _VLV_PLL_DW3_CH1)
1238
1239 #define _VLV_PLL_DW5_CH0                0x8014
1240 #define   DPIO_REFSEL_OVERRIDE          27
1241 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
1242 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
1243 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
1244 #define   DPIO_PLL_REFCLK_SEL_MASK      3
1245 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
1246 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
1247 #define _VLV_PLL_DW5_CH1                0x8034
1248 #define VLV_PLL_DW5(ch) _PIPE(ch, _VLV_PLL_DW5_CH0, _VLV_PLL_DW5_CH1)
1249
1250 #define _VLV_PLL_DW7_CH0                0x801c
1251 #define _VLV_PLL_DW7_CH1                0x803c
1252 #define VLV_PLL_DW7(ch) _PIPE(ch, _VLV_PLL_DW7_CH0, _VLV_PLL_DW7_CH1)
1253
1254 #define _VLV_PLL_DW8_CH0                0x8040
1255 #define _VLV_PLL_DW8_CH1                0x8060
1256 #define VLV_PLL_DW8(ch) _PIPE(ch, _VLV_PLL_DW8_CH0, _VLV_PLL_DW8_CH1)
1257
1258 #define VLV_PLL_DW9_BCAST               0xc044
1259 #define _VLV_PLL_DW9_CH0                0x8044
1260 #define _VLV_PLL_DW9_CH1                0x8064
1261 #define VLV_PLL_DW9(ch) _PIPE(ch, _VLV_PLL_DW9_CH0, _VLV_PLL_DW9_CH1)
1262
1263 #define _VLV_PLL_DW10_CH0               0x8048
1264 #define _VLV_PLL_DW10_CH1               0x8068
1265 #define VLV_PLL_DW10(ch) _PIPE(ch, _VLV_PLL_DW10_CH0, _VLV_PLL_DW10_CH1)
1266
1267 #define _VLV_PLL_DW11_CH0               0x804c
1268 #define _VLV_PLL_DW11_CH1               0x806c
1269 #define VLV_PLL_DW11(ch) _PIPE(ch, _VLV_PLL_DW11_CH0, _VLV_PLL_DW11_CH1)
1270
1271 /* Spec for ref block start counts at DW10 */
1272 #define VLV_REF_DW13                    0x80ac
1273
1274 #define VLV_CMN_DW0                     0x8100
1275
1276 /*
1277  * Per DDI channel DPIO regs
1278  */
1279
1280 #define _VLV_PCS_DW0_CH0                0x8200
1281 #define _VLV_PCS_DW0_CH1                0x8400
1282 #define   DPIO_PCS_TX_LANE2_RESET       (1 << 16)
1283 #define   DPIO_PCS_TX_LANE1_RESET       (1 << 7)
1284 #define   DPIO_LEFT_TXFIFO_RST_MASTER2  (1 << 4)
1285 #define   DPIO_RIGHT_TXFIFO_RST_MASTER2 (1 << 3)
1286 #define VLV_PCS_DW0(ch) _PORT(ch, _VLV_PCS_DW0_CH0, _VLV_PCS_DW0_CH1)
1287
1288 #define _VLV_PCS01_DW0_CH0              0x200
1289 #define _VLV_PCS23_DW0_CH0              0x400
1290 #define _VLV_PCS01_DW0_CH1              0x2600
1291 #define _VLV_PCS23_DW0_CH1              0x2800
1292 #define VLV_PCS01_DW0(ch) _PORT(ch, _VLV_PCS01_DW0_CH0, _VLV_PCS01_DW0_CH1)
1293 #define VLV_PCS23_DW0(ch) _PORT(ch, _VLV_PCS23_DW0_CH0, _VLV_PCS23_DW0_CH1)
1294
1295 #define _VLV_PCS_DW1_CH0                0x8204
1296 #define _VLV_PCS_DW1_CH1                0x8404
1297 #define   CHV_PCS_REQ_SOFTRESET_EN      (1 << 23)
1298 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1 << 22)
1299 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1 << 21)
1300 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
1301 #define   DPIO_PCS_CLK_SOFT_RESET       (1 << 5)
1302 #define VLV_PCS_DW1(ch) _PORT(ch, _VLV_PCS_DW1_CH0, _VLV_PCS_DW1_CH1)
1303
1304 #define _VLV_PCS01_DW1_CH0              0x204
1305 #define _VLV_PCS23_DW1_CH0              0x404
1306 #define _VLV_PCS01_DW1_CH1              0x2604
1307 #define _VLV_PCS23_DW1_CH1              0x2804
1308 #define VLV_PCS01_DW1(ch) _PORT(ch, _VLV_PCS01_DW1_CH0, _VLV_PCS01_DW1_CH1)
1309 #define VLV_PCS23_DW1(ch) _PORT(ch, _VLV_PCS23_DW1_CH0, _VLV_PCS23_DW1_CH1)
1310
1311 #define _VLV_PCS_DW8_CH0                0x8220
1312 #define _VLV_PCS_DW8_CH1                0x8420
1313 #define   CHV_PCS_USEDCLKCHANNEL_OVRRIDE        (1 << 20)
1314 #define   CHV_PCS_USEDCLKCHANNEL                (1 << 21)
1315 #define VLV_PCS_DW8(ch) _PORT(ch, _VLV_PCS_DW8_CH0, _VLV_PCS_DW8_CH1)
1316
1317 #define _VLV_PCS01_DW8_CH0              0x0220
1318 #define _VLV_PCS23_DW8_CH0              0x0420
1319 #define _VLV_PCS01_DW8_CH1              0x2620
1320 #define _VLV_PCS23_DW8_CH1              0x2820
1321 #define VLV_PCS01_DW8(port) _PORT(port, _VLV_PCS01_DW8_CH0, _VLV_PCS01_DW8_CH1)
1322 #define VLV_PCS23_DW8(port) _PORT(port, _VLV_PCS23_DW8_CH0, _VLV_PCS23_DW8_CH1)
1323
1324 #define _VLV_PCS_DW9_CH0                0x8224
1325 #define _VLV_PCS_DW9_CH1                0x8424
1326 #define   DPIO_PCS_TX2MARGIN_MASK       (0x7 << 13)
1327 #define   DPIO_PCS_TX2MARGIN_000        (0 << 13)
1328 #define   DPIO_PCS_TX2MARGIN_101        (1 << 13)
1329 #define   DPIO_PCS_TX1MARGIN_MASK       (0x7 << 10)
1330 #define   DPIO_PCS_TX1MARGIN_000        (0 << 10)
1331 #define   DPIO_PCS_TX1MARGIN_101        (1 << 10)
1332 #define VLV_PCS_DW9(ch) _PORT(ch, _VLV_PCS_DW9_CH0, _VLV_PCS_DW9_CH1)
1333
1334 #define _VLV_PCS01_DW9_CH0              0x224
1335 #define _VLV_PCS23_DW9_CH0              0x424
1336 #define _VLV_PCS01_DW9_CH1              0x2624
1337 #define _VLV_PCS23_DW9_CH1              0x2824
1338 #define VLV_PCS01_DW9(ch) _PORT(ch, _VLV_PCS01_DW9_CH0, _VLV_PCS01_DW9_CH1)
1339 #define VLV_PCS23_DW9(ch) _PORT(ch, _VLV_PCS23_DW9_CH0, _VLV_PCS23_DW9_CH1)
1340
1341 #define _CHV_PCS_DW10_CH0               0x8228
1342 #define _CHV_PCS_DW10_CH1               0x8428
1343 #define   DPIO_PCS_SWING_CALC_TX0_TX2   (1 << 30)
1344 #define   DPIO_PCS_SWING_CALC_TX1_TX3   (1 << 31)
1345 #define   DPIO_PCS_TX2DEEMP_MASK        (0xf << 24)
1346 #define   DPIO_PCS_TX2DEEMP_9P5         (0 << 24)
1347 #define   DPIO_PCS_TX2DEEMP_6P0         (2 << 24)
1348 #define   DPIO_PCS_TX1DEEMP_MASK        (0xf << 16)
1349 #define   DPIO_PCS_TX1DEEMP_9P5         (0 << 16)
1350 #define   DPIO_PCS_TX1DEEMP_6P0         (2 << 16)
1351 #define CHV_PCS_DW10(ch) _PORT(ch, _CHV_PCS_DW10_CH0, _CHV_PCS_DW10_CH1)
1352
1353 #define _VLV_PCS01_DW10_CH0             0x0228
1354 #define _VLV_PCS23_DW10_CH0             0x0428
1355 #define _VLV_PCS01_DW10_CH1             0x2628
1356 #define _VLV_PCS23_DW10_CH1             0x2828
1357 #define VLV_PCS01_DW10(port) _PORT(port, _VLV_PCS01_DW10_CH0, _VLV_PCS01_DW10_CH1)
1358 #define VLV_PCS23_DW10(port) _PORT(port, _VLV_PCS23_DW10_CH0, _VLV_PCS23_DW10_CH1)
1359
1360 #define _VLV_PCS_DW11_CH0               0x822c
1361 #define _VLV_PCS_DW11_CH1               0x842c
1362 #define   DPIO_TX2_STAGGER_MASK(x)      ((x) << 24)
1363 #define   DPIO_LANEDESKEW_STRAP_OVRD    (1 << 3)
1364 #define   DPIO_LEFT_TXFIFO_RST_MASTER   (1 << 1)
1365 #define   DPIO_RIGHT_TXFIFO_RST_MASTER  (1 << 0)
1366 #define VLV_PCS_DW11(ch) _PORT(ch, _VLV_PCS_DW11_CH0, _VLV_PCS_DW11_CH1)
1367
1368 #define _VLV_PCS01_DW11_CH0             0x022c
1369 #define _VLV_PCS23_DW11_CH0             0x042c
1370 #define _VLV_PCS01_DW11_CH1             0x262c
1371 #define _VLV_PCS23_DW11_CH1             0x282c
1372 #define VLV_PCS01_DW11(ch) _PORT(ch, _VLV_PCS01_DW11_CH0, _VLV_PCS01_DW11_CH1)
1373 #define VLV_PCS23_DW11(ch) _PORT(ch, _VLV_PCS23_DW11_CH0, _VLV_PCS23_DW11_CH1)
1374
1375 #define _VLV_PCS01_DW12_CH0             0x0230
1376 #define _VLV_PCS23_DW12_CH0             0x0430
1377 #define _VLV_PCS01_DW12_CH1             0x2630
1378 #define _VLV_PCS23_DW12_CH1             0x2830
1379 #define VLV_PCS01_DW12(ch) _PORT(ch, _VLV_PCS01_DW12_CH0, _VLV_PCS01_DW12_CH1)
1380 #define VLV_PCS23_DW12(ch) _PORT(ch, _VLV_PCS23_DW12_CH0, _VLV_PCS23_DW12_CH1)
1381
1382 #define _VLV_PCS_DW12_CH0               0x8230
1383 #define _VLV_PCS_DW12_CH1               0x8430
1384 #define   DPIO_TX2_STAGGER_MULT(x)      ((x) << 20)
1385 #define   DPIO_TX1_STAGGER_MULT(x)      ((x) << 16)
1386 #define   DPIO_TX1_STAGGER_MASK(x)      ((x) << 8)
1387 #define   DPIO_LANESTAGGER_STRAP_OVRD   (1 << 6)
1388 #define   DPIO_LANESTAGGER_STRAP(x)     ((x) << 0)
1389 #define VLV_PCS_DW12(ch) _PORT(ch, _VLV_PCS_DW12_CH0, _VLV_PCS_DW12_CH1)
1390
1391 #define _VLV_PCS_DW14_CH0               0x8238
1392 #define _VLV_PCS_DW14_CH1               0x8438
1393 #define VLV_PCS_DW14(ch) _PORT(ch, _VLV_PCS_DW14_CH0, _VLV_PCS_DW14_CH1)
1394
1395 #define _VLV_PCS_DW23_CH0               0x825c
1396 #define _VLV_PCS_DW23_CH1               0x845c
1397 #define VLV_PCS_DW23(ch) _PORT(ch, _VLV_PCS_DW23_CH0, _VLV_PCS_DW23_CH1)
1398
1399 #define _VLV_TX_DW2_CH0                 0x8288
1400 #define _VLV_TX_DW2_CH1                 0x8488
1401 #define   DPIO_SWING_MARGIN000_SHIFT    16
1402 #define   DPIO_SWING_MARGIN000_MASK     (0xff << DPIO_SWING_MARGIN000_SHIFT)
1403 #define   DPIO_UNIQ_TRANS_SCALE_SHIFT   8
1404 #define VLV_TX_DW2(ch) _PORT(ch, _VLV_TX_DW2_CH0, _VLV_TX_DW2_CH1)
1405
1406 #define _VLV_TX_DW3_CH0                 0x828c
1407 #define _VLV_TX_DW3_CH1                 0x848c
1408 /* The following bit for CHV phy */
1409 #define   DPIO_TX_UNIQ_TRANS_SCALE_EN   (1 << 27)
1410 #define   DPIO_SWING_MARGIN101_SHIFT    16
1411 #define   DPIO_SWING_MARGIN101_MASK     (0xff << DPIO_SWING_MARGIN101_SHIFT)
1412 #define VLV_TX_DW3(ch) _PORT(ch, _VLV_TX_DW3_CH0, _VLV_TX_DW3_CH1)
1413
1414 #define _VLV_TX_DW4_CH0                 0x8290
1415 #define _VLV_TX_DW4_CH1                 0x8490
1416 #define   DPIO_SWING_DEEMPH9P5_SHIFT    24
1417 #define   DPIO_SWING_DEEMPH9P5_MASK     (0xff << DPIO_SWING_DEEMPH9P5_SHIFT)
1418 #define   DPIO_SWING_DEEMPH6P0_SHIFT    16
1419 #define   DPIO_SWING_DEEMPH6P0_MASK     (0xff << DPIO_SWING_DEEMPH6P0_SHIFT)
1420 #define VLV_TX_DW4(ch) _PORT(ch, _VLV_TX_DW4_CH0, _VLV_TX_DW4_CH1)
1421
1422 #define _VLV_TX3_DW4_CH0                0x690
1423 #define _VLV_TX3_DW4_CH1                0x2a90
1424 #define VLV_TX3_DW4(ch) _PORT(ch, _VLV_TX3_DW4_CH0, _VLV_TX3_DW4_CH1)
1425
1426 #define _VLV_TX_DW5_CH0                 0x8294
1427 #define _VLV_TX_DW5_CH1                 0x8494
1428 #define   DPIO_TX_OCALINIT_EN           (1 << 31)
1429 #define VLV_TX_DW5(ch) _PORT(ch, _VLV_TX_DW5_CH0, _VLV_TX_DW5_CH1)
1430
1431 #define _VLV_TX_DW11_CH0                0x82ac
1432 #define _VLV_TX_DW11_CH1                0x84ac
1433 #define VLV_TX_DW11(ch) _PORT(ch, _VLV_TX_DW11_CH0, _VLV_TX_DW11_CH1)
1434
1435 #define _VLV_TX_DW14_CH0                0x82b8
1436 #define _VLV_TX_DW14_CH1                0x84b8
1437 #define VLV_TX_DW14(ch) _PORT(ch, _VLV_TX_DW14_CH0, _VLV_TX_DW14_CH1)
1438
1439 /* CHV dpPhy registers */
1440 #define _CHV_PLL_DW0_CH0                0x8000
1441 #define _CHV_PLL_DW0_CH1                0x8180
1442 #define CHV_PLL_DW0(ch) _PIPE(ch, _CHV_PLL_DW0_CH0, _CHV_PLL_DW0_CH1)
1443
1444 #define _CHV_PLL_DW1_CH0                0x8004
1445 #define _CHV_PLL_DW1_CH1                0x8184
1446 #define   DPIO_CHV_N_DIV_SHIFT          8
1447 #define   DPIO_CHV_M1_DIV_BY_2          (0 << 0)
1448 #define CHV_PLL_DW1(ch) _PIPE(ch, _CHV_PLL_DW1_CH0, _CHV_PLL_DW1_CH1)
1449
1450 #define _CHV_PLL_DW2_CH0                0x8008
1451 #define _CHV_PLL_DW2_CH1                0x8188
1452 #define CHV_PLL_DW2(ch) _PIPE(ch, _CHV_PLL_DW2_CH0, _CHV_PLL_DW2_CH1)
1453
1454 #define _CHV_PLL_DW3_CH0                0x800c
1455 #define _CHV_PLL_DW3_CH1                0x818c
1456 #define  DPIO_CHV_FRAC_DIV_EN           (1 << 16)
1457 #define  DPIO_CHV_FIRST_MOD             (0 << 8)
1458 #define  DPIO_CHV_SECOND_MOD            (1 << 8)
1459 #define  DPIO_CHV_FEEDFWD_GAIN_SHIFT    0
1460 #define  DPIO_CHV_FEEDFWD_GAIN_MASK             (0xF << 0)
1461 #define CHV_PLL_DW3(ch) _PIPE(ch, _CHV_PLL_DW3_CH0, _CHV_PLL_DW3_CH1)
1462
1463 #define _CHV_PLL_DW6_CH0                0x8018
1464 #define _CHV_PLL_DW6_CH1                0x8198
1465 #define   DPIO_CHV_GAIN_CTRL_SHIFT      16
1466 #define   DPIO_CHV_INT_COEFF_SHIFT      8
1467 #define   DPIO_CHV_PROP_COEFF_SHIFT     0
1468 #define CHV_PLL_DW6(ch) _PIPE(ch, _CHV_PLL_DW6_CH0, _CHV_PLL_DW6_CH1)
1469
1470 #define _CHV_PLL_DW8_CH0                0x8020
1471 #define _CHV_PLL_DW8_CH1                0x81A0
1472 #define   DPIO_CHV_TDC_TARGET_CNT_SHIFT 0
1473 #define   DPIO_CHV_TDC_TARGET_CNT_MASK  (0x3FF << 0)
1474 #define CHV_PLL_DW8(ch) _PIPE(ch, _CHV_PLL_DW8_CH0, _CHV_PLL_DW8_CH1)
1475
1476 #define _CHV_PLL_DW9_CH0                0x8024
1477 #define _CHV_PLL_DW9_CH1                0x81A4
1478 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SHIFT              1 /* 3 bits */
1479 #define  DPIO_CHV_INT_LOCK_THRESHOLD_MASK               (7 << 1)
1480 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE 1 /* 1: coarse & 0 : fine  */
1481 #define CHV_PLL_DW9(ch) _PIPE(ch, _CHV_PLL_DW9_CH0, _CHV_PLL_DW9_CH1)
1482
1483 #define _CHV_CMN_DW0_CH0               0x8100
1484 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH0        19
1485 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH0        18
1486 #define   DPIO_ALLDL_POWERDOWN                  (1 << 1)
1487 #define   DPIO_ANYDL_POWERDOWN                  (1 << 0)
1488
1489 #define _CHV_CMN_DW5_CH0               0x8114
1490 #define   CHV_BUFRIGHTENA1_DISABLE      (0 << 20)
1491 #define   CHV_BUFRIGHTENA1_NORMAL       (1 << 20)
1492 #define   CHV_BUFRIGHTENA1_FORCE        (3 << 20)
1493 #define   CHV_BUFRIGHTENA1_MASK         (3 << 20)
1494 #define   CHV_BUFLEFTENA1_DISABLE       (0 << 22)
1495 #define   CHV_BUFLEFTENA1_NORMAL        (1 << 22)
1496 #define   CHV_BUFLEFTENA1_FORCE         (3 << 22)
1497 #define   CHV_BUFLEFTENA1_MASK          (3 << 22)
1498
1499 #define _CHV_CMN_DW13_CH0               0x8134
1500 #define _CHV_CMN_DW0_CH1                0x8080
1501 #define   DPIO_CHV_S1_DIV_SHIFT         21
1502 #define   DPIO_CHV_P1_DIV_SHIFT         13 /* 3 bits */
1503 #define   DPIO_CHV_P2_DIV_SHIFT         8  /* 5 bits */
1504 #define   DPIO_CHV_K_DIV_SHIFT          4
1505 #define   DPIO_PLL_FREQLOCK             (1 << 1)
1506 #define   DPIO_PLL_LOCK                 (1 << 0)
1507 #define CHV_CMN_DW13(ch) _PIPE(ch, _CHV_CMN_DW13_CH0, _CHV_CMN_DW0_CH1)
1508
1509 #define _CHV_CMN_DW14_CH0               0x8138
1510 #define _CHV_CMN_DW1_CH1                0x8084
1511 #define   DPIO_AFC_RECAL                (1 << 14)
1512 #define   DPIO_DCLKP_EN                 (1 << 13)
1513 #define   CHV_BUFLEFTENA2_DISABLE       (0 << 17) /* CL2 DW1 only */
1514 #define   CHV_BUFLEFTENA2_NORMAL        (1 << 17) /* CL2 DW1 only */
1515 #define   CHV_BUFLEFTENA2_FORCE         (3 << 17) /* CL2 DW1 only */
1516 #define   CHV_BUFLEFTENA2_MASK          (3 << 17) /* CL2 DW1 only */
1517 #define   CHV_BUFRIGHTENA2_DISABLE      (0 << 19) /* CL2 DW1 only */
1518 #define   CHV_BUFRIGHTENA2_NORMAL       (1 << 19) /* CL2 DW1 only */
1519 #define   CHV_BUFRIGHTENA2_FORCE        (3 << 19) /* CL2 DW1 only */
1520 #define   CHV_BUFRIGHTENA2_MASK         (3 << 19) /* CL2 DW1 only */
1521 #define CHV_CMN_DW14(ch) _PIPE(ch, _CHV_CMN_DW14_CH0, _CHV_CMN_DW1_CH1)
1522
1523 #define _CHV_CMN_DW19_CH0               0x814c
1524 #define _CHV_CMN_DW6_CH1                0x8098
1525 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH1        30 /* CL2 DW6 only */
1526 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH1        29 /* CL2 DW6 only */
1527 #define   DPIO_DYNPWRDOWNEN_CH1         (1 << 28) /* CL2 DW6 only */
1528 #define   CHV_CMN_USEDCLKCHANNEL        (1 << 13)
1529
1530 #define CHV_CMN_DW19(ch) _PIPE(ch, _CHV_CMN_DW19_CH0, _CHV_CMN_DW6_CH1)
1531
1532 #define CHV_CMN_DW28                    0x8170
1533 #define   DPIO_CL1POWERDOWNEN           (1 << 23)
1534 #define   DPIO_DYNPWRDOWNEN_CH0         (1 << 22)
1535 #define   DPIO_SUS_CLK_CONFIG_ON                (0 << 0)
1536 #define   DPIO_SUS_CLK_CONFIG_CLKREQ            (1 << 0)
1537 #define   DPIO_SUS_CLK_CONFIG_GATE              (2 << 0)
1538 #define   DPIO_SUS_CLK_CONFIG_GATE_CLKREQ       (3 << 0)
1539
1540 #define CHV_CMN_DW30                    0x8178
1541 #define   DPIO_CL2_LDOFUSE_PWRENB       (1 << 6)
1542 #define   DPIO_LRC_BYPASS               (1 << 3)
1543
1544 #define _TXLANE(ch, lane, offset) ((ch ? 0x2400 : 0) + \
1545                                         (lane) * 0x200 + (offset))
1546
1547 #define CHV_TX_DW0(ch, lane) _TXLANE(ch, lane, 0x80)
1548 #define CHV_TX_DW1(ch, lane) _TXLANE(ch, lane, 0x84)
1549 #define CHV_TX_DW2(ch, lane) _TXLANE(ch, lane, 0x88)
1550 #define CHV_TX_DW3(ch, lane) _TXLANE(ch, lane, 0x8c)
1551 #define CHV_TX_DW4(ch, lane) _TXLANE(ch, lane, 0x90)
1552 #define CHV_TX_DW5(ch, lane) _TXLANE(ch, lane, 0x94)
1553 #define CHV_TX_DW6(ch, lane) _TXLANE(ch, lane, 0x98)
1554 #define CHV_TX_DW7(ch, lane) _TXLANE(ch, lane, 0x9c)
1555 #define CHV_TX_DW8(ch, lane) _TXLANE(ch, lane, 0xa0)
1556 #define CHV_TX_DW9(ch, lane) _TXLANE(ch, lane, 0xa4)
1557 #define CHV_TX_DW10(ch, lane) _TXLANE(ch, lane, 0xa8)
1558 #define CHV_TX_DW11(ch, lane) _TXLANE(ch, lane, 0xac)
1559 #define   DPIO_FRC_LATENCY_SHFIT        8
1560 #define CHV_TX_DW14(ch, lane) _TXLANE(ch, lane, 0xb8)
1561 #define   DPIO_UPAR_SHIFT               30
1562
1563 /* BXT PHY registers */
1564 #define _BXT_PHY0_BASE                  0x6C000
1565 #define _BXT_PHY1_BASE                  0x162000
1566 #define _BXT_PHY2_BASE                  0x163000
1567 #define BXT_PHY_BASE(phy)               _PHY3((phy), _BXT_PHY0_BASE, \
1568                                                      _BXT_PHY1_BASE, \
1569                                                      _BXT_PHY2_BASE)
1570
1571 #define _BXT_PHY(phy, reg)                                              \
1572         _MMIO(BXT_PHY_BASE(phy) - _BXT_PHY0_BASE + (reg))
1573
1574 #define _BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)          \
1575         (BXT_PHY_BASE(phy) + _PIPE((ch), (reg_ch0) - _BXT_PHY0_BASE,    \
1576                                          (reg_ch1) - _BXT_PHY0_BASE))
1577 #define _MMIO_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)             \
1578         _MMIO(_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1))
1579
1580 #define BXT_P_CR_GT_DISP_PWRON          _MMIO(0x138090)
1581 #define  MIPIO_RST_CTRL                         (1 << 2)
1582
1583 #define _BXT_PHY_CTL_DDI_A              0x64C00
1584 #define _BXT_PHY_CTL_DDI_B              0x64C10
1585 #define _BXT_PHY_CTL_DDI_C              0x64C20
1586 #define   BXT_PHY_CMNLANE_POWERDOWN_ACK (1 << 10)
1587 #define   BXT_PHY_LANE_POWERDOWN_ACK    (1 << 9)
1588 #define   BXT_PHY_LANE_ENABLED          (1 << 8)
1589 #define BXT_PHY_CTL(port)               _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
1590                                                          _BXT_PHY_CTL_DDI_B)
1591
1592 #define _PHY_CTL_FAMILY_EDP             0x64C80
1593 #define _PHY_CTL_FAMILY_DDI             0x64C90
1594 #define _PHY_CTL_FAMILY_DDI_C           0x64CA0
1595 #define   COMMON_RESET_DIS              (1 << 31)
1596 #define BXT_PHY_CTL_FAMILY(phy)         _MMIO_PHY3((phy), _PHY_CTL_FAMILY_DDI, \
1597                                                           _PHY_CTL_FAMILY_EDP, \
1598                                                           _PHY_CTL_FAMILY_DDI_C)
1599
1600 /* BXT PHY PLL registers */
1601 #define _PORT_PLL_A                     0x46074
1602 #define _PORT_PLL_B                     0x46078
1603 #define _PORT_PLL_C                     0x4607c
1604 #define   PORT_PLL_ENABLE               (1 << 31)
1605 #define   PORT_PLL_LOCK                 (1 << 30)
1606 #define   PORT_PLL_REF_SEL              (1 << 27)
1607 #define   PORT_PLL_POWER_ENABLE         (1 << 26)
1608 #define   PORT_PLL_POWER_STATE          (1 << 25)
1609 #define BXT_PORT_PLL_ENABLE(port)       _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1610
1611 #define _PORT_PLL_EBB_0_A               0x162034
1612 #define _PORT_PLL_EBB_0_B               0x6C034
1613 #define _PORT_PLL_EBB_0_C               0x6C340
1614 #define   PORT_PLL_P1_SHIFT             13
1615 #define   PORT_PLL_P1_MASK              (0x07 << PORT_PLL_P1_SHIFT)
1616 #define   PORT_PLL_P1(x)                ((x)  << PORT_PLL_P1_SHIFT)
1617 #define   PORT_PLL_P2_SHIFT             8
1618 #define   PORT_PLL_P2_MASK              (0x1f << PORT_PLL_P2_SHIFT)
1619 #define   PORT_PLL_P2(x)                ((x)  << PORT_PLL_P2_SHIFT)
1620 #define BXT_PORT_PLL_EBB_0(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1621                                                          _PORT_PLL_EBB_0_B, \
1622                                                          _PORT_PLL_EBB_0_C)
1623
1624 #define _PORT_PLL_EBB_4_A               0x162038
1625 #define _PORT_PLL_EBB_4_B               0x6C038
1626 #define _PORT_PLL_EBB_4_C               0x6C344
1627 #define   PORT_PLL_10BIT_CLK_ENABLE     (1 << 13)
1628 #define   PORT_PLL_RECALIBRATE          (1 << 14)
1629 #define BXT_PORT_PLL_EBB_4(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1630                                                          _PORT_PLL_EBB_4_B, \
1631                                                          _PORT_PLL_EBB_4_C)
1632
1633 #define _PORT_PLL_0_A                   0x162100
1634 #define _PORT_PLL_0_B                   0x6C100
1635 #define _PORT_PLL_0_C                   0x6C380
1636 /* PORT_PLL_0_A */
1637 #define   PORT_PLL_M2_MASK              0xFF
1638 /* PORT_PLL_1_A */
1639 #define   PORT_PLL_N_SHIFT              8
1640 #define   PORT_PLL_N_MASK               (0x0F << PORT_PLL_N_SHIFT)
1641 #define   PORT_PLL_N(x)                 ((x) << PORT_PLL_N_SHIFT)
1642 /* PORT_PLL_2_A */
1643 #define   PORT_PLL_M2_FRAC_MASK         0x3FFFFF
1644 /* PORT_PLL_3_A */
1645 #define   PORT_PLL_M2_FRAC_ENABLE       (1 << 16)
1646 /* PORT_PLL_6_A */
1647 #define   PORT_PLL_PROP_COEFF_MASK      0xF
1648 #define   PORT_PLL_INT_COEFF_MASK       (0x1F << 8)
1649 #define   PORT_PLL_INT_COEFF(x)         ((x)  << 8)
1650 #define   PORT_PLL_GAIN_CTL_MASK        (0x07 << 16)
1651 #define   PORT_PLL_GAIN_CTL(x)          ((x)  << 16)
1652 /* PORT_PLL_8_A */
1653 #define   PORT_PLL_TARGET_CNT_MASK      0x3FF
1654 /* PORT_PLL_9_A */
1655 #define  PORT_PLL_LOCK_THRESHOLD_SHIFT  1
1656 #define  PORT_PLL_LOCK_THRESHOLD_MASK   (0x7 << PORT_PLL_LOCK_THRESHOLD_SHIFT)
1657 /* PORT_PLL_10_A */
1658 #define  PORT_PLL_DCO_AMP_OVR_EN_H      (1 << 27)
1659 #define  PORT_PLL_DCO_AMP_DEFAULT       15
1660 #define  PORT_PLL_DCO_AMP_MASK          0x3c00
1661 #define  PORT_PLL_DCO_AMP(x)            ((x) << 10)
1662 #define _PORT_PLL_BASE(phy, ch)         _BXT_PHY_CH(phy, ch, \
1663                                                     _PORT_PLL_0_B, \
1664                                                     _PORT_PLL_0_C)
1665 #define BXT_PORT_PLL(phy, ch, idx)      _MMIO(_PORT_PLL_BASE(phy, ch) + \
1666                                               (idx) * 4)
1667
1668 /* BXT PHY common lane registers */
1669 #define _PORT_CL1CM_DW0_A               0x162000
1670 #define _PORT_CL1CM_DW0_BC              0x6C000
1671 #define   PHY_POWER_GOOD                (1 << 16)
1672 #define   PHY_RESERVED                  (1 << 7)
1673 #define BXT_PORT_CL1CM_DW0(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW0_BC)
1674
1675 #define _PORT_CL1CM_DW9_A               0x162024
1676 #define _PORT_CL1CM_DW9_BC              0x6C024
1677 #define   IREF0RC_OFFSET_SHIFT          8
1678 #define   IREF0RC_OFFSET_MASK           (0xFF << IREF0RC_OFFSET_SHIFT)
1679 #define BXT_PORT_CL1CM_DW9(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW9_BC)
1680
1681 #define _PORT_CL1CM_DW10_A              0x162028
1682 #define _PORT_CL1CM_DW10_BC             0x6C028
1683 #define   IREF1RC_OFFSET_SHIFT          8
1684 #define   IREF1RC_OFFSET_MASK           (0xFF << IREF1RC_OFFSET_SHIFT)
1685 #define BXT_PORT_CL1CM_DW10(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW10_BC)
1686
1687 #define _PORT_CL1CM_DW28_A              0x162070
1688 #define _PORT_CL1CM_DW28_BC             0x6C070
1689 #define   OCL1_POWER_DOWN_EN            (1 << 23)
1690 #define   DW28_OLDO_DYN_PWR_DOWN_EN     (1 << 22)
1691 #define   SUS_CLK_CONFIG                0x3
1692 #define BXT_PORT_CL1CM_DW28(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW28_BC)
1693
1694 #define _PORT_CL1CM_DW30_A              0x162078
1695 #define _PORT_CL1CM_DW30_BC             0x6C078
1696 #define   OCL2_LDOFUSE_PWR_DIS          (1 << 6)
1697 #define BXT_PORT_CL1CM_DW30(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW30_BC)
1698
1699 /*
1700  * CNL/ICL Port/COMBO-PHY Registers
1701  */
1702 #define _ICL_COMBOPHY_A                 0x162000
1703 #define _ICL_COMBOPHY_B                 0x6C000
1704 #define _ICL_COMBOPHY(port)             _PICK(port, _ICL_COMBOPHY_A, \
1705                                               _ICL_COMBOPHY_B)
1706
1707 /* CNL/ICL Port CL_DW registers */
1708 #define _ICL_PORT_CL_DW(dw, port)       (_ICL_COMBOPHY(port) + \
1709                                          4 * (dw))
1710
1711 #define CNL_PORT_CL1CM_DW5              _MMIO(0x162014)
1712 #define ICL_PORT_CL_DW5(port)           _MMIO(_ICL_PORT_CL_DW(5, port))
1713 #define   CL_POWER_DOWN_ENABLE          (1 << 4)
1714 #define   SUS_CLOCK_CONFIG              (3 << 0)
1715
1716 #define ICL_PORT_CL_DW10(port)          _MMIO(_ICL_PORT_CL_DW(10, port))
1717 #define  PG_SEQ_DELAY_OVERRIDE_MASK     (3 << 25)
1718 #define  PG_SEQ_DELAY_OVERRIDE_SHIFT    25
1719 #define  PG_SEQ_DELAY_OVERRIDE_ENABLE   (1 << 24)
1720 #define  PWR_UP_ALL_LANES               (0x0 << 4)
1721 #define  PWR_DOWN_LN_3_2_1              (0xe << 4)
1722 #define  PWR_DOWN_LN_3_2                (0xc << 4)
1723 #define  PWR_DOWN_LN_3                  (0x8 << 4)
1724 #define  PWR_DOWN_LN_2_1_0              (0x7 << 4)
1725 #define  PWR_DOWN_LN_1_0                (0x3 << 4)
1726 #define  PWR_DOWN_LN_1                  (0x2 << 4)
1727 #define  PWR_DOWN_LN_3_1                (0xa << 4)
1728 #define  PWR_DOWN_LN_3_1_0              (0xb << 4)
1729 #define  PWR_DOWN_LN_MASK               (0xf << 4)
1730 #define  PWR_DOWN_LN_SHIFT              4
1731
1732 #define ICL_PORT_CL_DW12(port)          _MMIO(_ICL_PORT_CL_DW(12, port))
1733 #define   ICL_LANE_ENABLE_AUX           (1 << 0)
1734
1735 /* CNL/ICL Port COMP_DW registers */
1736 #define _ICL_PORT_COMP                  0x100
1737 #define _ICL_PORT_COMP_DW(dw, port)     (_ICL_COMBOPHY(port) + \
1738                                          _ICL_PORT_COMP + 4 * (dw))
1739
1740 #define CNL_PORT_COMP_DW0               _MMIO(0x162100)
1741 #define ICL_PORT_COMP_DW0(port)         _MMIO(_ICL_PORT_COMP_DW(0, port))
1742 #define   COMP_INIT                     (1 << 31)
1743
1744 #define CNL_PORT_COMP_DW1               _MMIO(0x162104)
1745 #define ICL_PORT_COMP_DW1(port)         _MMIO(_ICL_PORT_COMP_DW(1, port))
1746
1747 #define CNL_PORT_COMP_DW3               _MMIO(0x16210c)
1748 #define ICL_PORT_COMP_DW3(port)         _MMIO(_ICL_PORT_COMP_DW(3, port))
1749 #define   PROCESS_INFO_DOT_0            (0 << 26)
1750 #define   PROCESS_INFO_DOT_1            (1 << 26)
1751 #define   PROCESS_INFO_DOT_4            (2 << 26)
1752 #define   PROCESS_INFO_MASK             (7 << 26)
1753 #define   PROCESS_INFO_SHIFT            26
1754 #define   VOLTAGE_INFO_0_85V            (0 << 24)
1755 #define   VOLTAGE_INFO_0_95V            (1 << 24)
1756 #define   VOLTAGE_INFO_1_05V            (2 << 24)
1757 #define   VOLTAGE_INFO_MASK             (3 << 24)
1758 #define   VOLTAGE_INFO_SHIFT            24
1759
1760 #define CNL_PORT_COMP_DW9               _MMIO(0x162124)
1761 #define ICL_PORT_COMP_DW9(port)         _MMIO(_ICL_PORT_COMP_DW(9, port))
1762
1763 #define CNL_PORT_COMP_DW10              _MMIO(0x162128)
1764 #define ICL_PORT_COMP_DW10(port)        _MMIO(_ICL_PORT_COMP_DW(10, port))
1765
1766 /* CNL/ICL Port PCS registers */
1767 #define _CNL_PORT_PCS_DW1_GRP_AE        0x162304
1768 #define _CNL_PORT_PCS_DW1_GRP_B         0x162384
1769 #define _CNL_PORT_PCS_DW1_GRP_C         0x162B04
1770 #define _CNL_PORT_PCS_DW1_GRP_D         0x162B84
1771 #define _CNL_PORT_PCS_DW1_GRP_F         0x162A04
1772 #define _CNL_PORT_PCS_DW1_LN0_AE        0x162404
1773 #define _CNL_PORT_PCS_DW1_LN0_B         0x162604
1774 #define _CNL_PORT_PCS_DW1_LN0_C         0x162C04
1775 #define _CNL_PORT_PCS_DW1_LN0_D         0x162E04
1776 #define _CNL_PORT_PCS_DW1_LN0_F         0x162804
1777 #define CNL_PORT_PCS_DW1_GRP(port)      _MMIO(_PICK(port, \
1778                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1779                                                     _CNL_PORT_PCS_DW1_GRP_B, \
1780                                                     _CNL_PORT_PCS_DW1_GRP_C, \
1781                                                     _CNL_PORT_PCS_DW1_GRP_D, \
1782                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1783                                                     _CNL_PORT_PCS_DW1_GRP_F))
1784 #define CNL_PORT_PCS_DW1_LN0(port)      _MMIO(_PICK(port, \
1785                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1786                                                     _CNL_PORT_PCS_DW1_LN0_B, \
1787                                                     _CNL_PORT_PCS_DW1_LN0_C, \
1788                                                     _CNL_PORT_PCS_DW1_LN0_D, \
1789                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1790                                                     _CNL_PORT_PCS_DW1_LN0_F))
1791
1792 #define _ICL_PORT_PCS_AUX               0x300
1793 #define _ICL_PORT_PCS_GRP               0x600
1794 #define _ICL_PORT_PCS_LN(ln)            (0x800 + (ln) * 0x100)
1795 #define _ICL_PORT_PCS_DW_AUX(dw, port)  (_ICL_COMBOPHY(port) + \
1796                                          _ICL_PORT_PCS_AUX + 4 * (dw))
1797 #define _ICL_PORT_PCS_DW_GRP(dw, port)  (_ICL_COMBOPHY(port) + \
1798                                          _ICL_PORT_PCS_GRP + 4 * (dw))
1799 #define _ICL_PORT_PCS_DW_LN(dw, ln, port) (_ICL_COMBOPHY(port) + \
1800                                           _ICL_PORT_PCS_LN(ln) + 4 * (dw))
1801 #define ICL_PORT_PCS_DW1_AUX(port)      _MMIO(_ICL_PORT_PCS_DW_AUX(1, port))
1802 #define ICL_PORT_PCS_DW1_GRP(port)      _MMIO(_ICL_PORT_PCS_DW_GRP(1, port))
1803 #define ICL_PORT_PCS_DW1_LN0(port)      _MMIO(_ICL_PORT_PCS_DW_LN(1, 0, port))
1804 #define   COMMON_KEEPER_EN              (1 << 26)
1805
1806 /* CNL/ICL Port TX registers */
1807 #define _CNL_PORT_TX_AE_GRP_OFFSET              0x162340
1808 #define _CNL_PORT_TX_B_GRP_OFFSET               0x1623C0
1809 #define _CNL_PORT_TX_C_GRP_OFFSET               0x162B40
1810 #define _CNL_PORT_TX_D_GRP_OFFSET               0x162BC0
1811 #define _CNL_PORT_TX_F_GRP_OFFSET               0x162A40
1812 #define _CNL_PORT_TX_AE_LN0_OFFSET              0x162440
1813 #define _CNL_PORT_TX_B_LN0_OFFSET               0x162640
1814 #define _CNL_PORT_TX_C_LN0_OFFSET               0x162C40
1815 #define _CNL_PORT_TX_D_LN0_OFFSET               0x162E40
1816 #define _CNL_PORT_TX_F_LN0_OFFSET               0x162840
1817 #define _CNL_PORT_TX_DW_GRP(dw, port)   (_PICK((port), \
1818                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1819                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1820                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1821                                                _CNL_PORT_TX_D_GRP_OFFSET, \
1822                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1823                                                _CNL_PORT_TX_F_GRP_OFFSET) + \
1824                                                4 * (dw))
1825 #define _CNL_PORT_TX_DW_LN0(dw, port)   (_PICK((port), \
1826                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1827                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1828                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1829                                                _CNL_PORT_TX_D_LN0_OFFSET, \
1830                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1831                                                _CNL_PORT_TX_F_LN0_OFFSET) + \
1832                                                4 * (dw))
1833
1834 #define _ICL_PORT_TX_AUX                0x380
1835 #define _ICL_PORT_TX_GRP                0x680
1836 #define _ICL_PORT_TX_LN(ln)             (0x880 + (ln) * 0x100)
1837
1838 #define _ICL_PORT_TX_DW_AUX(dw, port)   (_ICL_COMBOPHY(port) + \
1839                                          _ICL_PORT_TX_AUX + 4 * (dw))
1840 #define _ICL_PORT_TX_DW_GRP(dw, port)   (_ICL_COMBOPHY(port) + \
1841                                          _ICL_PORT_TX_GRP + 4 * (dw))
1842 #define _ICL_PORT_TX_DW_LN(dw, ln, port) (_ICL_COMBOPHY(port) + \
1843                                           _ICL_PORT_TX_LN(ln) + 4 * (dw))
1844
1845 #define CNL_PORT_TX_DW2_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(2, port))
1846 #define CNL_PORT_TX_DW2_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(2, port))
1847 #define ICL_PORT_TX_DW2_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(2, port))
1848 #define ICL_PORT_TX_DW2_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(2, port))
1849 #define ICL_PORT_TX_DW2_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(2, 0, port))
1850 #define   SWING_SEL_UPPER(x)            (((x) >> 3) << 15)
1851 #define   SWING_SEL_UPPER_MASK          (1 << 15)
1852 #define   SWING_SEL_LOWER(x)            (((x) & 0x7) << 11)
1853 #define   SWING_SEL_LOWER_MASK          (0x7 << 11)
1854 #define   FRC_LATENCY_OPTIM_MASK        (0x7 << 8)
1855 #define   FRC_LATENCY_OPTIM_VAL(x)      ((x) << 8)
1856 #define   RCOMP_SCALAR(x)               ((x) << 0)
1857 #define   RCOMP_SCALAR_MASK             (0xFF << 0)
1858
1859 #define _CNL_PORT_TX_DW4_LN0_AE         0x162450
1860 #define _CNL_PORT_TX_DW4_LN1_AE         0x1624D0
1861 #define CNL_PORT_TX_DW4_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(4, (port)))
1862 #define CNL_PORT_TX_DW4_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(4, (port)))
1863 #define CNL_PORT_TX_DW4_LN(port, ln)   _MMIO(_CNL_PORT_TX_DW_LN0(4, (port)) + \
1864                                            ((ln) * (_CNL_PORT_TX_DW4_LN1_AE - \
1865                                                     _CNL_PORT_TX_DW4_LN0_AE)))
1866 #define ICL_PORT_TX_DW4_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(4, port))
1867 #define ICL_PORT_TX_DW4_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(4, port))
1868 #define ICL_PORT_TX_DW4_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(4, 0, port))
1869 #define ICL_PORT_TX_DW4_LN(port, ln)    _MMIO(_ICL_PORT_TX_DW_LN(4, ln, port))
1870 #define   LOADGEN_SELECT                (1 << 31)
1871 #define   POST_CURSOR_1(x)              ((x) << 12)
1872 #define   POST_CURSOR_1_MASK            (0x3F << 12)
1873 #define   POST_CURSOR_2(x)              ((x) << 6)
1874 #define   POST_CURSOR_2_MASK            (0x3F << 6)
1875 #define   CURSOR_COEFF(x)               ((x) << 0)
1876 #define   CURSOR_COEFF_MASK             (0x3F << 0)
1877
1878 #define CNL_PORT_TX_DW5_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(5, port))
1879 #define CNL_PORT_TX_DW5_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(5, port))
1880 #define ICL_PORT_TX_DW5_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(5, port))
1881 #define ICL_PORT_TX_DW5_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(5, port))
1882 #define ICL_PORT_TX_DW5_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(5, 0, port))
1883 #define   TX_TRAINING_EN                (1 << 31)
1884 #define   TAP2_DISABLE                  (1 << 30)
1885 #define   TAP3_DISABLE                  (1 << 29)
1886 #define   SCALING_MODE_SEL(x)           ((x) << 18)
1887 #define   SCALING_MODE_SEL_MASK         (0x7 << 18)
1888 #define   RTERM_SELECT(x)               ((x) << 3)
1889 #define   RTERM_SELECT_MASK             (0x7 << 3)
1890
1891 #define CNL_PORT_TX_DW7_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(7, (port)))
1892 #define CNL_PORT_TX_DW7_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(7, (port)))
1893 #define ICL_PORT_TX_DW7_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(7, port))
1894 #define ICL_PORT_TX_DW7_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(7, port))
1895 #define ICL_PORT_TX_DW7_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(7, 0, port))
1896 #define ICL_PORT_TX_DW7_LN(port, ln)    _MMIO(_ICL_PORT_TX_DW_LN(7, ln, port))
1897 #define   N_SCALAR(x)                   ((x) << 24)
1898 #define   N_SCALAR_MASK                 (0x7F << 24)
1899
1900 #define MG_PHY_PORT_LN(port, ln, ln0p1, ln0p2, ln1p1) \
1901         _MMIO(_PORT((port) - PORT_C, ln0p1, ln0p2) + (ln) * ((ln1p1) - (ln0p1)))
1902
1903 #define MG_TX_LINK_PARAMS_TX1LN0_PORT1          0x16812C
1904 #define MG_TX_LINK_PARAMS_TX1LN1_PORT1          0x16852C
1905 #define MG_TX_LINK_PARAMS_TX1LN0_PORT2          0x16912C
1906 #define MG_TX_LINK_PARAMS_TX1LN1_PORT2          0x16952C
1907 #define MG_TX_LINK_PARAMS_TX1LN0_PORT3          0x16A12C
1908 #define MG_TX_LINK_PARAMS_TX1LN1_PORT3          0x16A52C
1909 #define MG_TX_LINK_PARAMS_TX1LN0_PORT4          0x16B12C
1910 #define MG_TX_LINK_PARAMS_TX1LN1_PORT4          0x16B52C
1911 #define MG_TX1_LINK_PARAMS(port, ln) \
1912         MG_PHY_PORT_LN(port, ln, MG_TX_LINK_PARAMS_TX1LN0_PORT1, \
1913                                  MG_TX_LINK_PARAMS_TX1LN0_PORT2, \
1914                                  MG_TX_LINK_PARAMS_TX1LN1_PORT1)
1915
1916 #define MG_TX_LINK_PARAMS_TX2LN0_PORT1          0x1680AC
1917 #define MG_TX_LINK_PARAMS_TX2LN1_PORT1          0x1684AC
1918 #define MG_TX_LINK_PARAMS_TX2LN0_PORT2          0x1690AC
1919 #define MG_TX_LINK_PARAMS_TX2LN1_PORT2          0x1694AC
1920 #define MG_TX_LINK_PARAMS_TX2LN0_PORT3          0x16A0AC
1921 #define MG_TX_LINK_PARAMS_TX2LN1_PORT3          0x16A4AC
1922 #define MG_TX_LINK_PARAMS_TX2LN0_PORT4          0x16B0AC
1923 #define MG_TX_LINK_PARAMS_TX2LN1_PORT4          0x16B4AC
1924 #define MG_TX2_LINK_PARAMS(port, ln) \
1925         MG_PHY_PORT_LN(port, ln, MG_TX_LINK_PARAMS_TX2LN0_PORT1, \
1926                                  MG_TX_LINK_PARAMS_TX2LN0_PORT2, \
1927                                  MG_TX_LINK_PARAMS_TX2LN1_PORT1)
1928 #define   CRI_USE_FS32                  (1 << 5)
1929
1930 #define MG_TX_PISO_READLOAD_TX1LN0_PORT1                0x16814C
1931 #define MG_TX_PISO_READLOAD_TX1LN1_PORT1                0x16854C
1932 #define MG_TX_PISO_READLOAD_TX1LN0_PORT2                0x16914C
1933 #define MG_TX_PISO_READLOAD_TX1LN1_PORT2                0x16954C
1934 #define MG_TX_PISO_READLOAD_TX1LN0_PORT3                0x16A14C
1935 #define MG_TX_PISO_READLOAD_TX1LN1_PORT3                0x16A54C
1936 #define MG_TX_PISO_READLOAD_TX1LN0_PORT4                0x16B14C
1937 #define MG_TX_PISO_READLOAD_TX1LN1_PORT4                0x16B54C
1938 #define MG_TX1_PISO_READLOAD(port, ln) \
1939         MG_PHY_PORT_LN(port, ln, MG_TX_PISO_READLOAD_TX1LN0_PORT1, \
1940                                  MG_TX_PISO_READLOAD_TX1LN0_PORT2, \
1941                                  MG_TX_PISO_READLOAD_TX1LN1_PORT1)
1942
1943 #define MG_TX_PISO_READLOAD_TX2LN0_PORT1                0x1680CC
1944 #define MG_TX_PISO_READLOAD_TX2LN1_PORT1                0x1684CC
1945 #define MG_TX_PISO_READLOAD_TX2LN0_PORT2                0x1690CC
1946 #define MG_TX_PISO_READLOAD_TX2LN1_PORT2                0x1694CC
1947 #define MG_TX_PISO_READLOAD_TX2LN0_PORT3                0x16A0CC
1948 #define MG_TX_PISO_READLOAD_TX2LN1_PORT3                0x16A4CC
1949 #define MG_TX_PISO_READLOAD_TX2LN0_PORT4                0x16B0CC
1950 #define MG_TX_PISO_READLOAD_TX2LN1_PORT4                0x16B4CC
1951 #define MG_TX2_PISO_READLOAD(port, ln) \
1952         MG_PHY_PORT_LN(port, ln, MG_TX_PISO_READLOAD_TX2LN0_PORT1, \
1953                                  MG_TX_PISO_READLOAD_TX2LN0_PORT2, \
1954                                  MG_TX_PISO_READLOAD_TX2LN1_PORT1)
1955 #define   CRI_CALCINIT                                  (1 << 1)
1956
1957 #define MG_TX_SWINGCTRL_TX1LN0_PORT1            0x168148
1958 #define MG_TX_SWINGCTRL_TX1LN1_PORT1            0x168548
1959 #define MG_TX_SWINGCTRL_TX1LN0_PORT2            0x169148
1960 #define MG_TX_SWINGCTRL_TX1LN1_PORT2            0x169548
1961 #define MG_TX_SWINGCTRL_TX1LN0_PORT3            0x16A148
1962 #define MG_TX_SWINGCTRL_TX1LN1_PORT3            0x16A548
1963 #define MG_TX_SWINGCTRL_TX1LN0_PORT4            0x16B148
1964 #define MG_TX_SWINGCTRL_TX1LN1_PORT4            0x16B548
1965 #define MG_TX1_SWINGCTRL(port, ln) \
1966         MG_PHY_PORT_LN(port, ln, MG_TX_SWINGCTRL_TX1LN0_PORT1, \
1967                                  MG_TX_SWINGCTRL_TX1LN0_PORT2, \
1968                                  MG_TX_SWINGCTRL_TX1LN1_PORT1)
1969
1970 #define MG_TX_SWINGCTRL_TX2LN0_PORT1            0x1680C8
1971 #define MG_TX_SWINGCTRL_TX2LN1_PORT1            0x1684C8
1972 #define MG_TX_SWINGCTRL_TX2LN0_PORT2            0x1690C8
1973 #define MG_TX_SWINGCTRL_TX2LN1_PORT2            0x1694C8
1974 #define MG_TX_SWINGCTRL_TX2LN0_PORT3            0x16A0C8
1975 #define MG_TX_SWINGCTRL_TX2LN1_PORT3            0x16A4C8
1976 #define MG_TX_SWINGCTRL_TX2LN0_PORT4            0x16B0C8
1977 #define MG_TX_SWINGCTRL_TX2LN1_PORT4            0x16B4C8
1978 #define MG_TX2_SWINGCTRL(port, ln) \
1979         MG_PHY_PORT_LN(port, ln, MG_TX_SWINGCTRL_TX2LN0_PORT1, \
1980                                  MG_TX_SWINGCTRL_TX2LN0_PORT2, \
1981                                  MG_TX_SWINGCTRL_TX2LN1_PORT1)
1982 #define   CRI_TXDEEMPH_OVERRIDE_17_12(x)                ((x) << 0)
1983 #define   CRI_TXDEEMPH_OVERRIDE_17_12_MASK              (0x3F << 0)
1984
1985 #define MG_TX_DRVCTRL_TX1LN0_TXPORT1                    0x168144
1986 #define MG_TX_DRVCTRL_TX1LN1_TXPORT1                    0x168544
1987 #define MG_TX_DRVCTRL_TX1LN0_TXPORT2                    0x169144
1988 #define MG_TX_DRVCTRL_TX1LN1_TXPORT2                    0x169544
1989 #define MG_TX_DRVCTRL_TX1LN0_TXPORT3                    0x16A144
1990 #define MG_TX_DRVCTRL_TX1LN1_TXPORT3                    0x16A544
1991 #define MG_TX_DRVCTRL_TX1LN0_TXPORT4                    0x16B144
1992 #define MG_TX_DRVCTRL_TX1LN1_TXPORT4                    0x16B544
1993 #define MG_TX1_DRVCTRL(port, ln) \
1994         MG_PHY_PORT_LN(port, ln, MG_TX_DRVCTRL_TX1LN0_TXPORT1, \
1995                                  MG_TX_DRVCTRL_TX1LN0_TXPORT2, \
1996                                  MG_TX_DRVCTRL_TX1LN1_TXPORT1)
1997
1998 #define MG_TX_DRVCTRL_TX2LN0_PORT1                      0x1680C4
1999 #define MG_TX_DRVCTRL_TX2LN1_PORT1                      0x1684C4
2000 #define MG_TX_DRVCTRL_TX2LN0_PORT2                      0x1690C4
2001 #define MG_TX_DRVCTRL_TX2LN1_PORT2                      0x1694C4
2002 #define MG_TX_DRVCTRL_TX2LN0_PORT3                      0x16A0C4
2003 #define MG_TX_DRVCTRL_TX2LN1_PORT3                      0x16A4C4
2004 #define MG_TX_DRVCTRL_TX2LN0_PORT4                      0x16B0C4
2005 #define MG_TX_DRVCTRL_TX2LN1_PORT4                      0x16B4C4
2006 #define MG_TX2_DRVCTRL(port, ln) \
2007         MG_PHY_PORT_LN(port, ln, MG_TX_DRVCTRL_TX2LN0_PORT1, \
2008                                  MG_TX_DRVCTRL_TX2LN0_PORT2, \
2009                                  MG_TX_DRVCTRL_TX2LN1_PORT1)
2010 #define   CRI_TXDEEMPH_OVERRIDE_11_6(x)                 ((x) << 24)
2011 #define   CRI_TXDEEMPH_OVERRIDE_11_6_MASK               (0x3F << 24)
2012 #define   CRI_TXDEEMPH_OVERRIDE_EN                      (1 << 22)
2013 #define   CRI_TXDEEMPH_OVERRIDE_5_0(x)                  ((x) << 16)
2014 #define   CRI_TXDEEMPH_OVERRIDE_5_0_MASK                (0x3F << 16)
2015 #define   CRI_LOADGEN_SEL(x)                            ((x) << 12)
2016 #define   CRI_LOADGEN_SEL_MASK                          (0x3 << 12)
2017
2018 #define MG_CLKHUB_LN0_PORT1                     0x16839C
2019 #define MG_CLKHUB_LN1_PORT1                     0x16879C
2020 #define MG_CLKHUB_LN0_PORT2                     0x16939C
2021 #define MG_CLKHUB_LN1_PORT2                     0x16979C
2022 #define MG_CLKHUB_LN0_PORT3                     0x16A39C
2023 #define MG_CLKHUB_LN1_PORT3                     0x16A79C
2024 #define MG_CLKHUB_LN0_PORT4                     0x16B39C
2025 #define MG_CLKHUB_LN1_PORT4                     0x16B79C
2026 #define MG_CLKHUB(port, ln) \
2027         MG_PHY_PORT_LN(port, ln, MG_CLKHUB_LN0_PORT1, \
2028                                  MG_CLKHUB_LN0_PORT2, \
2029                                  MG_CLKHUB_LN1_PORT1)
2030 #define   CFG_LOW_RATE_LKREN_EN                         (1 << 11)
2031
2032 #define MG_TX_DCC_TX1LN0_PORT1                  0x168110
2033 #define MG_TX_DCC_TX1LN1_PORT1                  0x168510
2034 #define MG_TX_DCC_TX1LN0_PORT2                  0x169110
2035 #define MG_TX_DCC_TX1LN1_PORT2                  0x169510
2036 #define MG_TX_DCC_TX1LN0_PORT3                  0x16A110
2037 #define MG_TX_DCC_TX1LN1_PORT3                  0x16A510
2038 #define MG_TX_DCC_TX1LN0_PORT4                  0x16B110
2039 #define MG_TX_DCC_TX1LN1_PORT4                  0x16B510
2040 #define MG_TX1_DCC(port, ln) \
2041         MG_PHY_PORT_LN(port, ln, MG_TX_DCC_TX1LN0_PORT1, \
2042                                  MG_TX_DCC_TX1LN0_PORT2, \
2043                                  MG_TX_DCC_TX1LN1_PORT1)
2044 #define MG_TX_DCC_TX2LN0_PORT1                  0x168090
2045 #define MG_TX_DCC_TX2LN1_PORT1                  0x168490
2046 #define MG_TX_DCC_TX2LN0_PORT2                  0x169090
2047 #define MG_TX_DCC_TX2LN1_PORT2                  0x169490
2048 #define MG_TX_DCC_TX2LN0_PORT3                  0x16A090
2049 #define MG_TX_DCC_TX2LN1_PORT3                  0x16A490
2050 #define MG_TX_DCC_TX2LN0_PORT4                  0x16B090
2051 #define MG_TX_DCC_TX2LN1_PORT4                  0x16B490
2052 #define MG_TX2_DCC(port, ln) \
2053         MG_PHY_PORT_LN(port, ln, MG_TX_DCC_TX2LN0_PORT1, \
2054                                  MG_TX_DCC_TX2LN0_PORT2, \
2055                                  MG_TX_DCC_TX2LN1_PORT1)
2056 #define   CFG_AMI_CK_DIV_OVERRIDE_VAL(x)        ((x) << 25)
2057 #define   CFG_AMI_CK_DIV_OVERRIDE_VAL_MASK      (0x3 << 25)
2058 #define   CFG_AMI_CK_DIV_OVERRIDE_EN            (1 << 24)
2059
2060 #define MG_DP_MODE_LN0_ACU_PORT1                        0x1683A0
2061 #define MG_DP_MODE_LN1_ACU_PORT1                        0x1687A0
2062 #define MG_DP_MODE_LN0_ACU_PORT2                        0x1693A0
2063 #define MG_DP_MODE_LN1_ACU_PORT2                        0x1697A0
2064 #define MG_DP_MODE_LN0_ACU_PORT3                        0x16A3A0
2065 #define MG_DP_MODE_LN1_ACU_PORT3                        0x16A7A0
2066 #define MG_DP_MODE_LN0_ACU_PORT4                        0x16B3A0
2067 #define MG_DP_MODE_LN1_ACU_PORT4                        0x16B7A0
2068 #define MG_DP_MODE(port, ln)    \
2069         MG_PHY_PORT_LN(port, ln, MG_DP_MODE_LN0_ACU_PORT1, \
2070                                  MG_DP_MODE_LN0_ACU_PORT2, \
2071                                  MG_DP_MODE_LN1_ACU_PORT1)
2072 #define   MG_DP_MODE_CFG_DP_X2_MODE                     (1 << 7)
2073 #define   MG_DP_MODE_CFG_DP_X1_MODE                     (1 << 6)
2074 #define   MG_DP_MODE_CFG_TR2PWR_GATING                  (1 << 5)
2075 #define   MG_DP_MODE_CFG_TRPWR_GATING                   (1 << 4)
2076 #define   MG_DP_MODE_CFG_CLNPWR_GATING                  (1 << 3)
2077 #define   MG_DP_MODE_CFG_DIGPWR_GATING                  (1 << 2)
2078 #define   MG_DP_MODE_CFG_GAONPWR_GATING                 (1 << 1)
2079
2080 #define MG_MISC_SUS0_PORT1                              0x168814
2081 #define MG_MISC_SUS0_PORT2                              0x169814
2082 #define MG_MISC_SUS0_PORT3                              0x16A814
2083 #define MG_MISC_SUS0_PORT4                              0x16B814
2084 #define MG_MISC_SUS0(tc_port) \
2085         _MMIO(_PORT(tc_port, MG_MISC_SUS0_PORT1, MG_MISC_SUS0_PORT2))
2086 #define   MG_MISC_SUS0_SUSCLK_DYNCLKGATE_MODE_MASK      (3 << 14)
2087 #define   MG_MISC_SUS0_SUSCLK_DYNCLKGATE_MODE(x)        ((x) << 14)
2088 #define   MG_MISC_SUS0_CFG_TR2PWR_GATING                (1 << 12)
2089 #define   MG_MISC_SUS0_CFG_CL2PWR_GATING                (1 << 11)
2090 #define   MG_MISC_SUS0_CFG_GAONPWR_GATING               (1 << 10)
2091 #define   MG_MISC_SUS0_CFG_TRPWR_GATING                 (1 << 7)
2092 #define   MG_MISC_SUS0_CFG_CL1PWR_GATING                (1 << 6)
2093 #define   MG_MISC_SUS0_CFG_DGPWR_GATING                 (1 << 5)
2094
2095 /* The spec defines this only for BXT PHY0, but lets assume that this
2096  * would exist for PHY1 too if it had a second channel.
2097  */
2098 #define _PORT_CL2CM_DW6_A               0x162358
2099 #define _PORT_CL2CM_DW6_BC              0x6C358
2100 #define BXT_PORT_CL2CM_DW6(phy)         _BXT_PHY((phy), _PORT_CL2CM_DW6_BC)
2101 #define   DW6_OLDO_DYN_PWR_DOWN_EN      (1 << 28)
2102
2103 #define FIA1_BASE                       0x163000
2104
2105 /* ICL PHY DFLEX registers */
2106 #define PORT_TX_DFLEXDPMLE1             _MMIO(FIA1_BASE + 0x008C0)
2107 #define   DFLEXDPMLE1_DPMLETC_MASK(tc_port)     (0xf << (4 * (tc_port)))
2108 #define   DFLEXDPMLE1_DPMLETC_ML0(tc_port)      (1 << (4 * (tc_port)))
2109 #define   DFLEXDPMLE1_DPMLETC_ML1_0(tc_port)    (3 << (4 * (tc_port)))
2110 #define   DFLEXDPMLE1_DPMLETC_ML3(tc_port)      (8 << (4 * (tc_port)))
2111 #define   DFLEXDPMLE1_DPMLETC_ML3_2(tc_port)    (12 << (4 * (tc_port)))
2112 #define   DFLEXDPMLE1_DPMLETC_ML3_0(tc_port)    (15 << (4 * (tc_port)))
2113
2114 /* BXT PHY Ref registers */
2115 #define _PORT_REF_DW3_A                 0x16218C
2116 #define _PORT_REF_DW3_BC                0x6C18C
2117 #define   GRC_DONE                      (1 << 22)
2118 #define BXT_PORT_REF_DW3(phy)           _BXT_PHY((phy), _PORT_REF_DW3_BC)
2119
2120 #define _PORT_REF_DW6_A                 0x162198
2121 #define _PORT_REF_DW6_BC                0x6C198
2122 #define   GRC_CODE_SHIFT                24
2123 #define   GRC_CODE_MASK                 (0xFF << GRC_CODE_SHIFT)
2124 #define   GRC_CODE_FAST_SHIFT           16
2125 #define   GRC_CODE_FAST_MASK            (0xFF << GRC_CODE_FAST_SHIFT)
2126 #define   GRC_CODE_SLOW_SHIFT           8
2127 #define   GRC_CODE_SLOW_MASK            (0xFF << GRC_CODE_SLOW_SHIFT)
2128 #define   GRC_CODE_NOM_MASK             0xFF
2129 #define BXT_PORT_REF_DW6(phy)           _BXT_PHY((phy), _PORT_REF_DW6_BC)
2130
2131 #define _PORT_REF_DW8_A                 0x1621A0
2132 #define _PORT_REF_DW8_BC                0x6C1A0
2133 #define   GRC_DIS                       (1 << 15)
2134 #define   GRC_RDY_OVRD                  (1 << 1)
2135 #define BXT_PORT_REF_DW8(phy)           _BXT_PHY((phy), _PORT_REF_DW8_BC)
2136
2137 /* BXT PHY PCS registers */
2138 #define _PORT_PCS_DW10_LN01_A           0x162428
2139 #define _PORT_PCS_DW10_LN01_B           0x6C428
2140 #define _PORT_PCS_DW10_LN01_C           0x6C828
2141 #define _PORT_PCS_DW10_GRP_A            0x162C28
2142 #define _PORT_PCS_DW10_GRP_B            0x6CC28
2143 #define _PORT_PCS_DW10_GRP_C            0x6CE28
2144 #define BXT_PORT_PCS_DW10_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2145                                                          _PORT_PCS_DW10_LN01_B, \
2146                                                          _PORT_PCS_DW10_LN01_C)
2147 #define BXT_PORT_PCS_DW10_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2148                                                          _PORT_PCS_DW10_GRP_B, \
2149                                                          _PORT_PCS_DW10_GRP_C)
2150
2151 #define   TX2_SWING_CALC_INIT           (1 << 31)
2152 #define   TX1_SWING_CALC_INIT           (1 << 30)
2153
2154 #define _PORT_PCS_DW12_LN01_A           0x162430
2155 #define _PORT_PCS_DW12_LN01_B           0x6C430
2156 #define _PORT_PCS_DW12_LN01_C           0x6C830
2157 #define _PORT_PCS_DW12_LN23_A           0x162630
2158 #define _PORT_PCS_DW12_LN23_B           0x6C630
2159 #define _PORT_PCS_DW12_LN23_C           0x6CA30
2160 #define _PORT_PCS_DW12_GRP_A            0x162c30
2161 #define _PORT_PCS_DW12_GRP_B            0x6CC30
2162 #define _PORT_PCS_DW12_GRP_C            0x6CE30
2163 #define   LANESTAGGER_STRAP_OVRD        (1 << 6)
2164 #define   LANE_STAGGER_MASK             0x1F
2165 #define BXT_PORT_PCS_DW12_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2166                                                          _PORT_PCS_DW12_LN01_B, \
2167                                                          _PORT_PCS_DW12_LN01_C)
2168 #define BXT_PORT_PCS_DW12_LN23(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2169                                                          _PORT_PCS_DW12_LN23_B, \
2170                                                          _PORT_PCS_DW12_LN23_C)
2171 #define BXT_PORT_PCS_DW12_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2172                                                          _PORT_PCS_DW12_GRP_B, \
2173                                                          _PORT_PCS_DW12_GRP_C)
2174
2175 /* BXT PHY TX registers */
2176 #define _BXT_LANE_OFFSET(lane)           (((lane) >> 1) * 0x200 +       \
2177                                           ((lane) & 1) * 0x80)
2178
2179 #define _PORT_TX_DW2_LN0_A              0x162508
2180 #define _PORT_TX_DW2_LN0_B              0x6C508
2181 #define _PORT_TX_DW2_LN0_C              0x6C908
2182 #define _PORT_TX_DW2_GRP_A              0x162D08
2183 #define _PORT_TX_DW2_GRP_B              0x6CD08
2184 #define _PORT_TX_DW2_GRP_C              0x6CF08
2185 #define BXT_PORT_TX_DW2_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2186                                                          _PORT_TX_DW2_LN0_B, \
2187                                                          _PORT_TX_DW2_LN0_C)
2188 #define BXT_PORT_TX_DW2_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2189                                                          _PORT_TX_DW2_GRP_B, \
2190                                                          _PORT_TX_DW2_GRP_C)
2191 #define   MARGIN_000_SHIFT              16
2192 #define   MARGIN_000                    (0xFF << MARGIN_000_SHIFT)
2193 #define   UNIQ_TRANS_SCALE_SHIFT        8
2194 #define   UNIQ_TRANS_SCALE              (0xFF << UNIQ_TRANS_SCALE_SHIFT)
2195
2196 #define _PORT_TX_DW3_LN0_A              0x16250C
2197 #define _PORT_TX_DW3_LN0_B              0x6C50C
2198 #define _PORT_TX_DW3_LN0_C              0x6C90C
2199 #define _PORT_TX_DW3_GRP_A              0x162D0C
2200 #define _PORT_TX_DW3_GRP_B              0x6CD0C
2201 #define _PORT_TX_DW3_GRP_C              0x6CF0C
2202 #define BXT_PORT_TX_DW3_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2203                                                          _PORT_TX_DW3_LN0_B, \
2204                                                          _PORT_TX_DW3_LN0_C)
2205 #define BXT_PORT_TX_DW3_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2206                                                          _PORT_TX_DW3_GRP_B, \
2207                                                          _PORT_TX_DW3_GRP_C)
2208 #define   SCALE_DCOMP_METHOD            (1 << 26)
2209 #define   UNIQUE_TRANGE_EN_METHOD       (1 << 27)
2210
2211 #define _PORT_TX_DW4_LN0_A              0x162510
2212 #define _PORT_TX_DW4_LN0_B              0x6C510
2213 #define _PORT_TX_DW4_LN0_C              0x6C910
2214 #define _PORT_TX_DW4_GRP_A              0x162D10
2215 #define _PORT_TX_DW4_GRP_B              0x6CD10
2216 #define _PORT_TX_DW4_GRP_C              0x6CF10
2217 #define BXT_PORT_TX_DW4_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2218                                                          _PORT_TX_DW4_LN0_B, \
2219                                                          _PORT_TX_DW4_LN0_C)
2220 #define BXT_PORT_TX_DW4_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2221                                                          _PORT_TX_DW4_GRP_B, \
2222                                                          _PORT_TX_DW4_GRP_C)
2223 #define   DEEMPH_SHIFT                  24
2224 #define   DE_EMPHASIS                   (0xFF << DEEMPH_SHIFT)
2225
2226 #define _PORT_TX_DW5_LN0_A              0x162514
2227 #define _PORT_TX_DW5_LN0_B              0x6C514
2228 #define _PORT_TX_DW5_LN0_C              0x6C914
2229 #define _PORT_TX_DW5_GRP_A              0x162D14
2230 #define _PORT_TX_DW5_GRP_B              0x6CD14
2231 #define _PORT_TX_DW5_GRP_C              0x6CF14
2232 #define BXT_PORT_TX_DW5_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2233                                                          _PORT_TX_DW5_LN0_B, \
2234                                                          _PORT_TX_DW5_LN0_C)
2235 #define BXT_PORT_TX_DW5_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2236                                                          _PORT_TX_DW5_GRP_B, \
2237                                                          _PORT_TX_DW5_GRP_C)
2238 #define   DCC_DELAY_RANGE_1             (1 << 9)
2239 #define   DCC_DELAY_RANGE_2             (1 << 8)
2240
2241 #define _PORT_TX_DW14_LN0_A             0x162538
2242 #define _PORT_TX_DW14_LN0_B             0x6C538
2243 #define _PORT_TX_DW14_LN0_C             0x6C938
2244 #define   LATENCY_OPTIM_SHIFT           30
2245 #define   LATENCY_OPTIM                 (1 << LATENCY_OPTIM_SHIFT)
2246 #define BXT_PORT_TX_DW14_LN(phy, ch, lane)                              \
2247         _MMIO(_BXT_PHY_CH(phy, ch, _PORT_TX_DW14_LN0_B,                 \
2248                                    _PORT_TX_DW14_LN0_C) +               \
2249               _BXT_LANE_OFFSET(lane))
2250
2251 /* UAIMI scratch pad register 1 */
2252 #define UAIMI_SPR1                      _MMIO(0x4F074)
2253 /* SKL VccIO mask */
2254 #define SKL_VCCIO_MASK                  0x1
2255 /* SKL balance leg register */
2256 #define DISPIO_CR_TX_BMU_CR0            _MMIO(0x6C00C)
2257 /* I_boost values */
2258 #define BALANCE_LEG_SHIFT(port)         (8 + 3 * (port))
2259 #define BALANCE_LEG_MASK(port)          (7 << (8 + 3 * (port)))
2260 /* Balance leg disable bits */
2261 #define BALANCE_LEG_DISABLE_SHIFT       23
2262 #define BALANCE_LEG_DISABLE(port)       (1 << (23 + (port)))
2263
2264 /*
2265  * Fence registers
2266  * [0-7]  @ 0x2000 gen2,gen3
2267  * [8-15] @ 0x3000 945,g33,pnv
2268  *
2269  * [0-15] @ 0x3000 gen4,gen5
2270  *
2271  * [0-15] @ 0x100000 gen6,vlv,chv
2272  * [0-31] @ 0x100000 gen7+
2273  */
2274 #define FENCE_REG(i)                    _MMIO(0x2000 + (((i) & 8) << 9) + ((i) & 7) * 4)
2275 #define   I830_FENCE_START_MASK         0x07f80000
2276 #define   I830_FENCE_TILING_Y_SHIFT     12
2277 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
2278 #define   I830_FENCE_PITCH_SHIFT        4
2279 #define   I830_FENCE_REG_VALID          (1 << 0)
2280 #define   I915_FENCE_MAX_PITCH_VAL      4
2281 #define   I830_FENCE_MAX_PITCH_VAL      6
2282 #define   I830_FENCE_MAX_SIZE_VAL       (1 << 8)
2283
2284 #define   I915_FENCE_START_MASK         0x0ff00000
2285 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
2286
2287 #define FENCE_REG_965_LO(i)             _MMIO(0x03000 + (i) * 8)
2288 #define FENCE_REG_965_HI(i)             _MMIO(0x03000 + (i) * 8 + 4)
2289 #define   I965_FENCE_PITCH_SHIFT        2
2290 #define   I965_FENCE_TILING_Y_SHIFT     1
2291 #define   I965_FENCE_REG_VALID          (1 << 0)
2292 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
2293
2294 #define FENCE_REG_GEN6_LO(i)            _MMIO(0x100000 + (i) * 8)
2295 #define FENCE_REG_GEN6_HI(i)            _MMIO(0x100000 + (i) * 8 + 4)
2296 #define   GEN6_FENCE_PITCH_SHIFT        32
2297 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
2298
2299
2300 /* control register for cpu gtt access */
2301 #define TILECTL                         _MMIO(0x101000)
2302 #define   TILECTL_SWZCTL                        (1 << 0)
2303 #define   TILECTL_TLBPF                 (1 << 1)
2304 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
2305 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
2306
2307 /*
2308  * Instruction and interrupt control regs
2309  */
2310 #define PGTBL_CTL       _MMIO(0x02020)
2311 #define   PGTBL_ADDRESS_LO_MASK 0xfffff000 /* bits [31:12] */
2312 #define   PGTBL_ADDRESS_HI_MASK 0x000000f0 /* bits [35:32] (gen4) */
2313 #define PGTBL_ER        _MMIO(0x02024)
2314 #define PRB0_BASE       (0x2030 - 0x30)
2315 #define PRB1_BASE       (0x2040 - 0x30) /* 830,gen3 */
2316 #define PRB2_BASE       (0x2050 - 0x30) /* gen3 */
2317 #define SRB0_BASE       (0x2100 - 0x30) /* gen2 */
2318 #define SRB1_BASE       (0x2110 - 0x30) /* gen2 */
2319 #define SRB2_BASE       (0x2120 - 0x30) /* 830 */
2320 #define SRB3_BASE       (0x2130 - 0x30) /* 830 */
2321 #define RENDER_RING_BASE        0x02000
2322 #define BSD_RING_BASE           0x04000
2323 #define GEN6_BSD_RING_BASE      0x12000
2324 #define GEN8_BSD2_RING_BASE     0x1c000
2325 #define GEN11_BSD_RING_BASE     0x1c0000
2326 #define GEN11_BSD2_RING_BASE    0x1c4000
2327 #define GEN11_BSD3_RING_BASE    0x1d0000
2328 #define GEN11_BSD4_RING_BASE    0x1d4000
2329 #define VEBOX_RING_BASE         0x1a000
2330 #define GEN11_VEBOX_RING_BASE           0x1c8000
2331 #define GEN11_VEBOX2_RING_BASE          0x1d8000
2332 #define BLT_RING_BASE           0x22000
2333 #define RING_TAIL(base)         _MMIO((base) + 0x30)
2334 #define RING_HEAD(base)         _MMIO((base) + 0x34)
2335 #define RING_START(base)        _MMIO((base) + 0x38)
2336 #define RING_CTL(base)          _MMIO((base) + 0x3c)
2337 #define   RING_CTL_SIZE(size)   ((size) - PAGE_SIZE) /* in bytes -> pages */
2338 #define RING_SYNC_0(base)       _MMIO((base) + 0x40)
2339 #define RING_SYNC_1(base)       _MMIO((base) + 0x44)
2340 #define RING_SYNC_2(base)       _MMIO((base) + 0x48)
2341 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
2342 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
2343 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
2344 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
2345 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
2346 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
2347 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
2348 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
2349 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
2350 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
2351 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
2352 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
2353 #define GEN6_NOSYNC     INVALID_MMIO_REG
2354 #define RING_PSMI_CTL(base)     _MMIO((base) + 0x50)
2355 #define RING_MAX_IDLE(base)     _MMIO((base) + 0x54)
2356 #define RING_HWS_PGA(base)      _MMIO((base) + 0x80)
2357 #define RING_HWS_PGA_GEN6(base) _MMIO((base) + 0x2080)
2358 #define RING_RESET_CTL(base)    _MMIO((base) + 0xd0)
2359 #define   RESET_CTL_REQUEST_RESET  (1 << 0)
2360 #define   RESET_CTL_READY_TO_RESET (1 << 1)
2361 #define RING_SEMA_WAIT_POLL(base) _MMIO((base) + 0x24c)
2362
2363 #define HSW_GTT_CACHE_EN        _MMIO(0x4024)
2364 #define   GTT_CACHE_EN_ALL      0xF0007FFF
2365 #define GEN7_WR_WATERMARK       _MMIO(0x4028)
2366 #define GEN7_GFX_PRIO_CTRL      _MMIO(0x402C)
2367 #define ARB_MODE                _MMIO(0x4030)
2368 #define   ARB_MODE_SWIZZLE_SNB  (1 << 4)
2369 #define   ARB_MODE_SWIZZLE_IVB  (1 << 5)
2370 #define GEN7_GFX_PEND_TLB0      _MMIO(0x4034)
2371 #define GEN7_GFX_PEND_TLB1      _MMIO(0x4038)
2372 /* L3, CVS, ZTLB, RCC, CASC LRA min, max values */
2373 #define GEN7_LRA_LIMITS(i)      _MMIO(0x403C + (i) * 4)
2374 #define GEN7_LRA_LIMITS_REG_NUM 13
2375 #define GEN7_MEDIA_MAX_REQ_COUNT        _MMIO(0x4070)
2376 #define GEN7_GFX_MAX_REQ_COUNT          _MMIO(0x4074)
2377
2378 #define GAMTARBMODE             _MMIO(0x04a08)
2379 #define   ARB_MODE_BWGTLB_DISABLE (1 << 9)
2380 #define   ARB_MODE_SWIZZLE_BDW  (1 << 1)
2381 #define RENDER_HWS_PGA_GEN7     _MMIO(0x04080)
2382 #define RING_FAULT_REG(engine)  _MMIO(0x4094 + 0x100 * (engine)->hw_id)
2383 #define GEN8_RING_FAULT_REG     _MMIO(0x4094)
2384 #define   GEN8_RING_FAULT_ENGINE_ID(x)  (((x) >> 12) & 0x7)
2385 #define   RING_FAULT_GTTSEL_MASK (1 << 11)
2386 #define   RING_FAULT_SRCID(x)   (((x) >> 3) & 0xff)
2387 #define   RING_FAULT_FAULT_TYPE(x) (((x) >> 1) & 0x3)
2388 #define   RING_FAULT_VALID      (1 << 0)
2389 #define DONE_REG                _MMIO(0x40b0)
2390 #define GEN8_PRIVATE_PAT_LO     _MMIO(0x40e0)
2391 #define GEN8_PRIVATE_PAT_HI     _MMIO(0x40e0 + 4)
2392 #define GEN10_PAT_INDEX(index)  _MMIO(0x40e0 + (index) * 4)
2393 #define BSD_HWS_PGA_GEN7        _MMIO(0x04180)
2394 #define BLT_HWS_PGA_GEN7        _MMIO(0x04280)
2395 #define VEBOX_HWS_PGA_GEN7      _MMIO(0x04380)
2396 #define RING_ACTHD(base)        _MMIO((base) + 0x74)
2397 #define RING_ACTHD_UDW(base)    _MMIO((base) + 0x5c)
2398 #define RING_NOPID(base)        _MMIO((base) + 0x94)
2399 #define RING_IMR(base)          _MMIO((base) + 0xa8)
2400 #define RING_HWSTAM(base)       _MMIO((base) + 0x98)
2401 #define RING_TIMESTAMP(base)            _MMIO((base) + 0x358)
2402 #define RING_TIMESTAMP_UDW(base)        _MMIO((base) + 0x358 + 4)
2403 #define   TAIL_ADDR             0x001FFFF8
2404 #define   HEAD_WRAP_COUNT       0xFFE00000
2405 #define   HEAD_WRAP_ONE         0x00200000
2406 #define   HEAD_ADDR             0x001FFFFC
2407 #define   RING_NR_PAGES         0x001FF000
2408 #define   RING_REPORT_MASK      0x00000006
2409 #define   RING_REPORT_64K       0x00000002
2410 #define   RING_REPORT_128K      0x00000004
2411 #define   RING_NO_REPORT        0x00000000
2412 #define   RING_VALID_MASK       0x00000001
2413 #define   RING_VALID            0x00000001
2414 #define   RING_INVALID          0x00000000
2415 #define   RING_WAIT_I8XX        (1 << 0) /* gen2, PRBx_HEAD */
2416 #define   RING_WAIT             (1 << 11) /* gen3+, PRBx_CTL */
2417 #define   RING_WAIT_SEMAPHORE   (1 << 10) /* gen6+ */
2418
2419 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base) + 0x4D0) + (i) * 4)
2420 #define   RING_MAX_NONPRIV_SLOTS  12
2421
2422 #define GEN7_TLB_RD_ADDR        _MMIO(0x4700)
2423
2424 #define GEN9_GAMT_ECO_REG_RW_IA _MMIO(0x4ab0)
2425 #define   GAMT_ECO_ENABLE_IN_PLACE_DECOMPRESS   (1 << 18)
2426
2427 #define GEN8_GAMW_ECO_DEV_RW_IA _MMIO(0x4080)
2428 #define   GAMW_ECO_ENABLE_64K_IPS_FIELD 0xF
2429 #define   GAMW_ECO_DEV_CTX_RELOAD_DISABLE       (1 << 7)
2430
2431 #define GAMT_CHKN_BIT_REG       _MMIO(0x4ab8)
2432 #define   GAMT_CHKN_DISABLE_L3_COH_PIPE                 (1 << 31)
2433 #define   GAMT_CHKN_DISABLE_DYNAMIC_CREDIT_SHARING      (1 << 28)
2434 #define   GAMT_CHKN_DISABLE_I2M_CYCLE_ON_WR_PORT        (1 << 24)
2435
2436 #if 0
2437 #define PRB0_TAIL       _MMIO(0x2030)
2438 #define PRB0_HEAD       _MMIO(0x2034)
2439 #define PRB0_START      _MMIO(0x2038)
2440 #define PRB0_CTL        _MMIO(0x203c)
2441 #define PRB1_TAIL       _MMIO(0x2040) /* 915+ only */
2442 #define PRB1_HEAD       _MMIO(0x2044) /* 915+ only */
2443 #define PRB1_START      _MMIO(0x2048) /* 915+ only */
2444 #define PRB1_CTL        _MMIO(0x204c) /* 915+ only */
2445 #endif
2446 #define IPEIR_I965      _MMIO(0x2064)
2447 #define IPEHR_I965      _MMIO(0x2068)
2448 #define GEN7_SC_INSTDONE        _MMIO(0x7100)
2449 #define GEN7_SAMPLER_INSTDONE   _MMIO(0xe160)
2450 #define GEN7_ROW_INSTDONE       _MMIO(0xe164)
2451 #define GEN8_MCR_SELECTOR               _MMIO(0xfdc)
2452 #define   GEN8_MCR_SLICE(slice)         (((slice) & 3) << 26)
2453 #define   GEN8_MCR_SLICE_MASK           GEN8_MCR_SLICE(3)
2454 #define   GEN8_MCR_SUBSLICE(subslice)   (((subslice) & 3) << 24)
2455 #define   GEN8_MCR_SUBSLICE_MASK        GEN8_MCR_SUBSLICE(3)
2456 #define   GEN11_MCR_SLICE(slice)        (((slice) & 0xf) << 27)
2457 #define   GEN11_MCR_SLICE_MASK          GEN11_MCR_SLICE(0xf)
2458 #define   GEN11_MCR_SUBSLICE(subslice)  (((subslice) & 0x7) << 24)
2459 #define   GEN11_MCR_SUBSLICE_MASK       GEN11_MCR_SUBSLICE(0x7)
2460 #define RING_IPEIR(base)        _MMIO((base) + 0x64)
2461 #define RING_IPEHR(base)        _MMIO((base) + 0x68)
2462 /*
2463  * On GEN4, only the render ring INSTDONE exists and has a different
2464  * layout than the GEN7+ version.
2465  * The GEN2 counterpart of this register is GEN2_INSTDONE.
2466  */
2467 #define RING_INSTDONE(base)     _MMIO((base) + 0x6c)
2468 #define RING_INSTPS(base)       _MMIO((base) + 0x70)
2469 #define RING_DMA_FADD(base)     _MMIO((base) + 0x78)
2470 #define RING_DMA_FADD_UDW(base) _MMIO((base) + 0x60) /* gen8+ */
2471 #define RING_INSTPM(base)       _MMIO((base) + 0xc0)
2472 #define RING_MI_MODE(base)      _MMIO((base) + 0x9c)
2473 #define INSTPS          _MMIO(0x2070) /* 965+ only */
2474 #define GEN4_INSTDONE1  _MMIO(0x207c) /* 965+ only, aka INSTDONE_2 on SNB */
2475 #define ACTHD_I965      _MMIO(0x2074)
2476 #define HWS_PGA         _MMIO(0x2080)
2477 #define HWS_ADDRESS_MASK        0xfffff000
2478 #define HWS_START_ADDRESS_SHIFT 4
2479 #define PWRCTXA         _MMIO(0x2088) /* 965GM+ only */
2480 #define   PWRCTX_EN     (1 << 0)
2481 #define IPEIR           _MMIO(0x2088)
2482 #define IPEHR           _MMIO(0x208c)
2483 #define GEN2_INSTDONE   _MMIO(0x2090)
2484 #define NOPID           _MMIO(0x2094)
2485 #define HWSTAM          _MMIO(0x2098)
2486 #define DMA_FADD_I8XX   _MMIO(0x20d0)
2487 #define RING_BBSTATE(base)      _MMIO((base) + 0x110)
2488 #define   RING_BB_PPGTT         (1 << 5)
2489 #define RING_SBBADDR(base)      _MMIO((base) + 0x114) /* hsw+ */
2490 #define RING_SBBSTATE(base)     _MMIO((base) + 0x118) /* hsw+ */
2491 #define RING_SBBADDR_UDW(base)  _MMIO((base) + 0x11c) /* gen8+ */
2492 #define RING_BBADDR(base)       _MMIO((base) + 0x140)
2493 #define RING_BBADDR_UDW(base)   _MMIO((base) + 0x168) /* gen8+ */
2494 #define RING_BB_PER_CTX_PTR(base)       _MMIO((base) + 0x1c0) /* gen8+ */
2495 #define RING_INDIRECT_CTX(base)         _MMIO((base) + 0x1c4) /* gen8+ */
2496 #define RING_INDIRECT_CTX_OFFSET(base)  _MMIO((base) + 0x1c8) /* gen8+ */
2497 #define RING_CTX_TIMESTAMP(base)        _MMIO((base) + 0x3a8) /* gen8+ */
2498
2499 #define ERROR_GEN6      _MMIO(0x40a0)
2500 #define GEN7_ERR_INT    _MMIO(0x44040)
2501 #define   ERR_INT_POISON                (1 << 31)
2502 #define   ERR_INT_MMIO_UNCLAIMED        (1 << 13)
2503 #define   ERR_INT_PIPE_CRC_DONE_C       (1 << 8)
2504 #define   ERR_INT_FIFO_UNDERRUN_C       (1 << 6)
2505 #define   ERR_INT_PIPE_CRC_DONE_B       (1 << 5)
2506 #define   ERR_INT_FIFO_UNDERRUN_B       (1 << 3)
2507 #define   ERR_INT_PIPE_CRC_DONE_A       (1 << 2)
2508 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1 << (2 + (pipe) * 3))
2509 #define   ERR_INT_FIFO_UNDERRUN_A       (1 << 0)
2510 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1 << ((pipe) * 3))
2511
2512 #define GEN8_FAULT_TLB_DATA0            _MMIO(0x4b10)
2513 #define GEN8_FAULT_TLB_DATA1            _MMIO(0x4b14)
2514 #define   FAULT_VA_HIGH_BITS            (0xf << 0)
2515 #define   FAULT_GTT_SEL                 (1 << 4)
2516
2517 #define FPGA_DBG                _MMIO(0x42300)
2518 #define   FPGA_DBG_RM_NOCLAIM   (1 << 31)
2519
2520 #define CLAIM_ER                _MMIO(VLV_DISPLAY_BASE + 0x2028)
2521 #define   CLAIM_ER_CLR          (1 << 31)
2522 #define   CLAIM_ER_OVERFLOW     (1 << 16)
2523 #define   CLAIM_ER_CTR_MASK     0xffff
2524
2525 #define DERRMR          _MMIO(0x44050)
2526 /* Note that HBLANK events are reserved on bdw+ */
2527 #define   DERRMR_PIPEA_SCANLINE         (1 << 0)
2528 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1 << 1)
2529 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1 << 2)
2530 #define   DERRMR_PIPEA_VBLANK           (1 << 3)
2531 #define   DERRMR_PIPEA_HBLANK           (1 << 5)
2532 #define   DERRMR_PIPEB_SCANLINE         (1 << 8)
2533 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1 << 9)
2534 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1 << 10)
2535 #define   DERRMR_PIPEB_VBLANK           (1 << 11)
2536 #define   DERRMR_PIPEB_HBLANK           (1 << 13)
2537 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
2538 #define   DERRMR_PIPEC_SCANLINE         (1 << 14)
2539 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1 << 15)
2540 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1 << 20)
2541 #define   DERRMR_PIPEC_VBLANK           (1 << 21)
2542 #define   DERRMR_PIPEC_HBLANK           (1 << 22)
2543
2544
2545 /* GM45+ chicken bits -- debug workaround bits that may be required
2546  * for various sorts of correct behavior.  The top 16 bits of each are
2547  * the enables for writing to the corresponding low bit.
2548  */
2549 #define _3D_CHICKEN     _MMIO(0x2084)
2550 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
2551 #define _3D_CHICKEN2    _MMIO(0x208c)
2552
2553 #define FF_SLICE_CHICKEN        _MMIO(0x2088)
2554 #define  FF_SLICE_CHICKEN_CL_PROVOKING_VERTEX_FIX       (1 << 1)
2555
2556 /* Disables pipelining of read flushes past the SF-WIZ interface.
2557  * Required on all Ironlake steppings according to the B-Spec, but the
2558  * particular danger of not doing so is not specified.
2559  */
2560 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
2561 #define _3D_CHICKEN3    _MMIO(0x2090)
2562 #define  _3D_CHICKEN_SF_PROVOKING_VERTEX_FIX            (1 << 12)
2563 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
2564 #define  _3D_CHICKEN3_AA_LINE_QUALITY_FIX_ENABLE        (1 << 5)
2565 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
2566 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x) << 1) /* gen8+ */
2567 #define  _3D_CHICKEN3_SF_DISABLE_PIPELINED_ATTR_FETCH   (1 << 1) /* gen6 */
2568
2569 #define MI_MODE         _MMIO(0x209c)
2570 # define VS_TIMER_DISPATCH                              (1 << 6)
2571 # define MI_FLUSH_ENABLE                                (1 << 12)
2572 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
2573 # define MODE_IDLE                                      (1 << 9)
2574 # define STOP_RING                                      (1 << 8)
2575
2576 #define GEN6_GT_MODE    _MMIO(0x20d0)
2577 #define GEN7_GT_MODE    _MMIO(0x7008)
2578 #define   GEN6_WIZ_HASHING(hi, lo)                      (((hi) << 9) | ((lo) << 7))
2579 #define   GEN6_WIZ_HASHING_8x8                          GEN6_WIZ_HASHING(0, 0)
2580 #define   GEN6_WIZ_HASHING_8x4                          GEN6_WIZ_HASHING(0, 1)
2581 #define   GEN6_WIZ_HASHING_16x4                         GEN6_WIZ_HASHING(1, 0)
2582 #define   GEN6_WIZ_HASHING_MASK                         GEN6_WIZ_HASHING(1, 1)
2583 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
2584 #define   GEN9_IZ_HASHING_MASK(slice)                   (0x3 << ((slice) * 2))
2585 #define   GEN9_IZ_HASHING(slice, val)                   ((val) << ((slice) * 2))
2586
2587 /* chicken reg for WaConextSwitchWithConcurrentTLBInvalidate */
2588 #define GEN9_CSFE_CHICKEN1_RCS _MMIO(0x20D4)
2589 #define   GEN9_PREEMPT_GPGPU_SYNC_SWITCH_DISABLE (1 << 2)
2590 #define   GEN11_ENABLE_32_PLANE_MODE (1 << 7)
2591
2592 /* WaClearTdlStateAckDirtyBits */
2593 #define GEN8_STATE_ACK          _MMIO(0x20F0)
2594 #define GEN9_STATE_ACK_SLICE1   _MMIO(0x20F8)
2595 #define GEN9_STATE_ACK_SLICE2   _MMIO(0x2100)
2596 #define   GEN9_STATE_ACK_TDL0 (1 << 12)
2597 #define   GEN9_STATE_ACK_TDL1 (1 << 13)
2598 #define   GEN9_STATE_ACK_TDL2 (1 << 14)
2599 #define   GEN9_STATE_ACK_TDL3 (1 << 15)
2600 #define   GEN9_SUBSLICE_TDL_ACK_BITS \
2601         (GEN9_STATE_ACK_TDL3 | GEN9_STATE_ACK_TDL2 | \
2602          GEN9_STATE_ACK_TDL1 | GEN9_STATE_ACK_TDL0)
2603
2604 #define GFX_MODE        _MMIO(0x2520)
2605 #define GFX_MODE_GEN7   _MMIO(0x229c)
2606 #define RING_MODE_GEN7(engine)  _MMIO((engine)->mmio_base + 0x29c)
2607 #define   GFX_RUN_LIST_ENABLE           (1 << 15)
2608 #define   GFX_INTERRUPT_STEERING        (1 << 14)
2609 #define   GFX_TLB_INVALIDATE_EXPLICIT   (1 << 13)
2610 #define   GFX_SURFACE_FAULT_ENABLE      (1 << 12)
2611 #define   GFX_REPLAY_MODE               (1 << 11)
2612 #define   GFX_PSMI_GRANULARITY          (1 << 10)
2613 #define   GFX_PPGTT_ENABLE              (1 << 9)
2614 #define   GEN8_GFX_PPGTT_48B            (1 << 7)
2615
2616 #define   GFX_FORWARD_VBLANK_MASK       (3 << 5)
2617 #define   GFX_FORWARD_VBLANK_NEVER      (0 << 5)
2618 #define   GFX_FORWARD_VBLANK_ALWAYS     (1 << 5)
2619 #define   GFX_FORWARD_VBLANK_COND       (2 << 5)
2620
2621 #define   GEN11_GFX_DISABLE_LEGACY_MODE (1 << 3)
2622
2623 #define VLV_GU_CTL0     _MMIO(VLV_DISPLAY_BASE + 0x2030)
2624 #define VLV_GU_CTL1     _MMIO(VLV_DISPLAY_BASE + 0x2034)
2625 #define SCPD0           _MMIO(0x209c) /* 915+ only */
2626 #define IER             _MMIO(0x20a0)
2627 #define IIR             _MMIO(0x20a4)
2628 #define IMR             _MMIO(0x20a8)
2629 #define ISR             _MMIO(0x20ac)
2630 #define VLV_GUNIT_CLOCK_GATE    _MMIO(VLV_DISPLAY_BASE + 0x2060)
2631 #define   GINT_DIS              (1 << 22)
2632 #define   GCFG_DIS              (1 << 8)
2633 #define VLV_GUNIT_CLOCK_GATE2   _MMIO(VLV_DISPLAY_BASE + 0x2064)
2634 #define VLV_IIR_RW      _MMIO(VLV_DISPLAY_BASE + 0x2084)
2635 #define VLV_IER         _MMIO(VLV_DISPLAY_BASE + 0x20a0)
2636 #define VLV_IIR         _MMIO(VLV_DISPLAY_BASE + 0x20a4)
2637 #define VLV_IMR         _MMIO(VLV_DISPLAY_BASE + 0x20a8)
2638 #define VLV_ISR         _MMIO(VLV_DISPLAY_BASE + 0x20ac)
2639 #define VLV_PCBR        _MMIO(VLV_DISPLAY_BASE + 0x2120)
2640 #define VLV_PCBR_ADDR_SHIFT     12
2641
2642 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1 << (11 - (plane))) /* A and B only */
2643 #define EIR             _MMIO(0x20b0)
2644 #define EMR             _MMIO(0x20b4)
2645 #define ESR             _MMIO(0x20b8)
2646 #define   GM45_ERROR_PAGE_TABLE                         (1 << 5)
2647 #define   GM45_ERROR_MEM_PRIV                           (1 << 4)
2648 #define   I915_ERROR_PAGE_TABLE                         (1 << 4)
2649 #define   GM45_ERROR_CP_PRIV                            (1 << 3)
2650 #define   I915_ERROR_MEMORY_REFRESH                     (1 << 1)
2651 #define   I915_ERROR_INSTRUCTION                        (1 << 0)
2652 #define INSTPM          _MMIO(0x20c0)
2653 #define   INSTPM_SELF_EN (1 << 12) /* 915GM only */
2654 #define   INSTPM_AGPBUSY_INT_EN (1 << 11) /* gen3: when disabled, pending interrupts
2655                                         will not assert AGPBUSY# and will only
2656                                         be delivered when out of C3. */
2657 #define   INSTPM_FORCE_ORDERING                         (1 << 7) /* GEN6+ */
2658 #define   INSTPM_TLB_INVALIDATE (1 << 9)
2659 #define   INSTPM_SYNC_FLUSH     (1 << 5)
2660 #define ACTHD           _MMIO(0x20c8)
2661 #define MEM_MODE        _MMIO(0x20cc)
2662 #define   MEM_DISPLAY_B_TRICKLE_FEED_DISABLE (1 << 3) /* 830 only */
2663 #define   MEM_DISPLAY_A_TRICKLE_FEED_DISABLE (1 << 2) /* 830/845 only */
2664 #define   MEM_DISPLAY_TRICKLE_FEED_DISABLE (1 << 2) /* 85x only */
2665 #define FW_BLC          _MMIO(0x20d8)
2666 #define FW_BLC2         _MMIO(0x20dc)
2667 #define FW_BLC_SELF     _MMIO(0x20e0) /* 915+ only */
2668 #define   FW_BLC_SELF_EN_MASK      (1 << 31)
2669 #define   FW_BLC_SELF_FIFO_MASK    (1 << 16) /* 945 only */
2670 #define   FW_BLC_SELF_EN           (1 << 15) /* 945 only */
2671 #define MM_BURST_LENGTH     0x00700000
2672 #define MM_FIFO_WATERMARK   0x0001F000
2673 #define LM_BURST_LENGTH     0x00000700
2674 #define LM_FIFO_WATERMARK   0x0000001F
2675 #define MI_ARB_STATE    _MMIO(0x20e4) /* 915+ only */
2676
2677 #define MBUS_ABOX_CTL                   _MMIO(0x45038)
2678 #define MBUS_ABOX_BW_CREDIT_MASK        (3 << 20)
2679 #define MBUS_ABOX_BW_CREDIT(x)          ((x) << 20)
2680 #define MBUS_ABOX_B_CREDIT_MASK         (0xF << 16)
2681 #define MBUS_ABOX_B_CREDIT(x)           ((x) << 16)
2682 #define MBUS_ABOX_BT_CREDIT_POOL2_MASK  (0x1F << 8)
2683 #define MBUS_ABOX_BT_CREDIT_POOL2(x)    ((x) << 8)
2684 #define MBUS_ABOX_BT_CREDIT_POOL1_MASK  (0x1F << 0)
2685 #define MBUS_ABOX_BT_CREDIT_POOL1(x)    ((x) << 0)
2686
2687 #define _PIPEA_MBUS_DBOX_CTL            0x7003C
2688 #define _PIPEB_MBUS_DBOX_CTL            0x7103C
2689 #define PIPE_MBUS_DBOX_CTL(pipe)        _MMIO_PIPE(pipe, _PIPEA_MBUS_DBOX_CTL, \
2690                                                    _PIPEB_MBUS_DBOX_CTL)
2691 #define MBUS_DBOX_BW_CREDIT_MASK        (3 << 14)
2692 #define MBUS_DBOX_BW_CREDIT(x)          ((x) << 14)
2693 #define MBUS_DBOX_B_CREDIT_MASK         (0x1F << 8)
2694 #define MBUS_DBOX_B_CREDIT(x)           ((x) << 8)
2695 #define MBUS_DBOX_A_CREDIT_MASK         (0xF << 0)
2696 #define MBUS_DBOX_A_CREDIT(x)           ((x) << 0)
2697
2698 #define MBUS_UBOX_CTL                   _MMIO(0x4503C)
2699 #define MBUS_BBOX_CTL_S1                _MMIO(0x45040)
2700 #define MBUS_BBOX_CTL_S2                _MMIO(0x45044)
2701
2702 /* Make render/texture TLB fetches lower priorty than associated data
2703  *   fetches. This is not turned on by default
2704  */
2705 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
2706
2707 /* Isoch request wait on GTT enable (Display A/B/C streams).
2708  * Make isoch requests stall on the TLB update. May cause
2709  * display underruns (test mode only)
2710  */
2711 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
2712
2713 /* Block grant count for isoch requests when block count is
2714  * set to a finite value.
2715  */
2716 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
2717 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
2718 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
2719 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
2720 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
2721
2722 /* Enable render writes to complete in C2/C3/C4 power states.
2723  * If this isn't enabled, render writes are prevented in low
2724  * power states. That seems bad to me.
2725  */
2726 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
2727
2728 /* This acknowledges an async flip immediately instead
2729  * of waiting for 2TLB fetches.
2730  */
2731 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
2732
2733 /* Enables non-sequential data reads through arbiter
2734  */
2735 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
2736
2737 /* Disable FSB snooping of cacheable write cycles from binner/render
2738  * command stream
2739  */
2740 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
2741
2742 /* Arbiter time slice for non-isoch streams */
2743 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
2744 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
2745 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
2746 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
2747 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
2748 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
2749 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
2750 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
2751 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
2752
2753 /* Low priority grace period page size */
2754 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
2755 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
2756
2757 /* Disable display A/B trickle feed */
2758 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
2759
2760 /* Set display plane priority */
2761 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
2762 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
2763
2764 #define MI_STATE        _MMIO(0x20e4) /* gen2 only */
2765 #define   MI_AGPBUSY_INT_EN                     (1 << 1) /* 85x only */
2766 #define   MI_AGPBUSY_830_MODE                   (1 << 0) /* 85x only */
2767
2768 #define CACHE_MODE_0    _MMIO(0x2120) /* 915+ only */
2769 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1 << 8)
2770 #define   CM0_IZ_OPT_DISABLE      (1 << 6)
2771 #define   CM0_ZR_OPT_DISABLE      (1 << 5)
2772 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1 << 5)
2773 #define   CM0_DEPTH_EVICT_DISABLE (1 << 4)
2774 #define   CM0_COLOR_EVICT_DISABLE (1 << 3)
2775 #define   CM0_DEPTH_WRITE_DISABLE (1 << 1)
2776 #define   CM0_RC_OP_FLUSH_DISABLE (1 << 0)
2777 #define GFX_FLSH_CNTL   _MMIO(0x2170) /* 915+ only */
2778 #define GFX_FLSH_CNTL_GEN6      _MMIO(0x101008)
2779 #define   GFX_FLSH_CNTL_EN      (1 << 0)
2780 #define ECOSKPD         _MMIO(0x21d0)
2781 #define   ECO_GATING_CX_ONLY    (1 << 3)
2782 #define   ECO_FLIP_DONE         (1 << 0)
2783
2784 #define CACHE_MODE_0_GEN7       _MMIO(0x7000) /* IVB+ */
2785 #define RC_OP_FLUSH_ENABLE (1 << 0)
2786 #define   HIZ_RAW_STALL_OPT_DISABLE (1 << 2)
2787 #define CACHE_MODE_1            _MMIO(0x7004) /* IVB+ */
2788 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE     (1 << 6)
2789 #define   GEN8_4x4_STC_OPTIMIZATION_DISABLE     (1 << 6)
2790 #define   GEN9_PARTIAL_RESOLVE_IN_VC_DISABLE    (1 << 1)
2791
2792 #define GEN6_BLITTER_ECOSKPD    _MMIO(0x221d0)
2793 #define   GEN6_BLITTER_LOCK_SHIFT                       16
2794 #define   GEN6_BLITTER_FBC_NOTIFY                       (1 << 3)
2795
2796 #define GEN6_RC_SLEEP_PSMI_CONTROL      _MMIO(0x2050)
2797 #define   GEN6_PSMI_SLEEP_MSG_DISABLE   (1 << 0)
2798 #define   GEN8_RC_SEMA_IDLE_MSG_DISABLE (1 << 12)
2799 #define   GEN8_FF_DOP_CLOCK_GATE_DISABLE        (1 << 10)
2800
2801 #define GEN6_RCS_PWR_FSM _MMIO(0x22ac)
2802 #define GEN9_RCS_FE_FSM2 _MMIO(0x22a4)
2803
2804 /* Fuse readout registers for GT */
2805 #define HSW_PAVP_FUSE1                  _MMIO(0x911C)
2806 #define   HSW_F1_EU_DIS_SHIFT           16
2807 #define   HSW_F1_EU_DIS_MASK            (0x3 << HSW_F1_EU_DIS_SHIFT)
2808 #define   HSW_F1_EU_DIS_10EUS           0
2809 #define   HSW_F1_EU_DIS_8EUS            1
2810 #define   HSW_F1_EU_DIS_6EUS            2
2811
2812 #define CHV_FUSE_GT                     _MMIO(VLV_DISPLAY_BASE + 0x2168)
2813 #define   CHV_FGT_DISABLE_SS0           (1 << 10)
2814 #define   CHV_FGT_DISABLE_SS1           (1 << 11)
2815 #define   CHV_FGT_EU_DIS_SS0_R0_SHIFT   16
2816 #define   CHV_FGT_EU_DIS_SS0_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R0_SHIFT)
2817 #define   CHV_FGT_EU_DIS_SS0_R1_SHIFT   20
2818 #define   CHV_FGT_EU_DIS_SS0_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R1_SHIFT)
2819 #define   CHV_FGT_EU_DIS_SS1_R0_SHIFT   24
2820 #define   CHV_FGT_EU_DIS_SS1_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R0_SHIFT)
2821 #define   CHV_FGT_EU_DIS_SS1_R1_SHIFT   28
2822 #define   CHV_FGT_EU_DIS_SS1_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R1_SHIFT)
2823
2824 #define GEN8_FUSE2                      _MMIO(0x9120)
2825 #define   GEN8_F2_SS_DIS_SHIFT          21
2826 #define   GEN8_F2_SS_DIS_MASK           (0x7 << GEN8_F2_SS_DIS_SHIFT)
2827 #define   GEN8_F2_S_ENA_SHIFT           25
2828 #define   GEN8_F2_S_ENA_MASK            (0x7 << GEN8_F2_S_ENA_SHIFT)
2829
2830 #define   GEN9_F2_SS_DIS_SHIFT          20
2831 #define   GEN9_F2_SS_DIS_MASK           (0xf << GEN9_F2_SS_DIS_SHIFT)
2832
2833 #define   GEN10_F2_S_ENA_SHIFT          22
2834 #define   GEN10_F2_S_ENA_MASK           (0x3f << GEN10_F2_S_ENA_SHIFT)
2835 #define   GEN10_F2_SS_DIS_SHIFT         18
2836 #define   GEN10_F2_SS_DIS_MASK          (0xf << GEN10_F2_SS_DIS_SHIFT)
2837
2838 #define GEN10_MIRROR_FUSE3              _MMIO(0x9118)
2839 #define GEN10_L3BANK_PAIR_COUNT     4
2840 #define GEN10_L3BANK_MASK   0x0F
2841
2842 #define GEN8_EU_DISABLE0                _MMIO(0x9134)
2843 #define   GEN8_EU_DIS0_S0_MASK          0xffffff
2844 #define   GEN8_EU_DIS0_S1_SHIFT         24
2845 #define   GEN8_EU_DIS0_S1_MASK          (0xff << GEN8_EU_DIS0_S1_SHIFT)
2846
2847 #define GEN8_EU_DISABLE1                _MMIO(0x9138)
2848 #define   GEN8_EU_DIS1_S1_MASK          0xffff
2849 #define   GEN8_EU_DIS1_S2_SHIFT         16
2850 #define   GEN8_EU_DIS1_S2_MASK          (0xffff << GEN8_EU_DIS1_S2_SHIFT)
2851
2852 #define GEN8_EU_DISABLE2                _MMIO(0x913c)
2853 #define   GEN8_EU_DIS2_S2_MASK          0xff
2854
2855 #define GEN9_EU_DISABLE(slice)          _MMIO(0x9134 + (slice) * 0x4)
2856
2857 #define GEN10_EU_DISABLE3               _MMIO(0x9140)
2858 #define   GEN10_EU_DIS_SS_MASK          0xff
2859
2860 #define GEN11_GT_VEBOX_VDBOX_DISABLE    _MMIO(0x9140)
2861 #define   GEN11_GT_VDBOX_DISABLE_MASK   0xff
2862 #define   GEN11_GT_VEBOX_DISABLE_SHIFT  16
2863 #define   GEN11_GT_VEBOX_DISABLE_MASK   (0xff << GEN11_GT_VEBOX_DISABLE_SHIFT)
2864
2865 #define GEN11_EU_DISABLE _MMIO(0x9134)
2866 #define GEN11_EU_DIS_MASK 0xFF
2867
2868 #define GEN11_GT_SLICE_ENABLE _MMIO(0x9138)
2869 #define GEN11_GT_S_ENA_MASK 0xFF
2870
2871 #define GEN11_GT_SUBSLICE_DISABLE _MMIO(0x913C)
2872
2873 #define GEN6_BSD_SLEEP_PSMI_CONTROL     _MMIO(0x12050)
2874 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
2875 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
2876 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
2877 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
2878
2879 /* On modern GEN architectures interrupt control consists of two sets
2880  * of registers. The first set pertains to the ring generating the
2881  * interrupt. The second control is for the functional block generating the
2882  * interrupt. These are PM, GT, DE, etc.
2883  *
2884  * Luckily *knocks on wood* all the ring interrupt bits match up with the
2885  * GT interrupt bits, so we don't need to duplicate the defines.
2886  *
2887  * These defines should cover us well from SNB->HSW with minor exceptions
2888  * it can also work on ILK.
2889  */
2890 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
2891 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
2892 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
2893 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
2894 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
2895 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
2896 #define GT_CONTEXT_SWITCH_INTERRUPT             (1 <<  8)
2897 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
2898 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
2899 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
2900 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
2901 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
2902 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
2903
2904 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
2905 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
2906
2907 #define GT_PARITY_ERROR(dev_priv) \
2908         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
2909          (IS_HASWELL(dev_priv) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
2910
2911 /* These are all the "old" interrupts */
2912 #define ILK_BSD_USER_INTERRUPT                          (1 << 5)
2913
2914 #define I915_PM_INTERRUPT                               (1 << 31)
2915 #define I915_ISP_INTERRUPT                              (1 << 22)
2916 #define I915_LPE_PIPE_B_INTERRUPT                       (1 << 21)
2917 #define I915_LPE_PIPE_A_INTERRUPT                       (1 << 20)
2918 #define I915_MIPIC_INTERRUPT                            (1 << 19)
2919 #define I915_MIPIA_INTERRUPT                            (1 << 18)
2920 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1 << 18)
2921 #define I915_DISPLAY_PORT_INTERRUPT                     (1 << 17)
2922 #define I915_DISPLAY_PIPE_C_HBLANK_INTERRUPT            (1 << 16)
2923 #define I915_MASTER_ERROR_INTERRUPT                     (1 << 15)
2924 #define I915_DISPLAY_PIPE_B_HBLANK_INTERRUPT            (1 << 14)
2925 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1 << 14) /* p-state */
2926 #define I915_DISPLAY_PIPE_A_HBLANK_INTERRUPT            (1 << 13)
2927 #define I915_HWB_OOM_INTERRUPT                          (1 << 13)
2928 #define I915_LPE_PIPE_C_INTERRUPT                       (1 << 12)
2929 #define I915_SYNC_STATUS_INTERRUPT                      (1 << 12)
2930 #define I915_MISC_INTERRUPT                             (1 << 11)
2931 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1 << 11)
2932 #define I915_DISPLAY_PIPE_C_VBLANK_INTERRUPT            (1 << 10)
2933 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1 << 10)
2934 #define I915_DISPLAY_PIPE_C_EVENT_INTERRUPT             (1 << 9)
2935 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1 << 9)
2936 #define I915_DISPLAY_PIPE_C_DPBM_INTERRUPT              (1 << 8)
2937 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1 << 8)
2938 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1 << 7)
2939 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1 << 6)
2940 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1 << 5)
2941 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1 << 4)
2942 #define I915_DISPLAY_PIPE_A_DPBM_INTERRUPT              (1 << 3)
2943 #define I915_DISPLAY_PIPE_B_DPBM_INTERRUPT              (1 << 2)
2944 #define I915_DEBUG_INTERRUPT                            (1 << 2)
2945 #define I915_WINVALID_INTERRUPT                         (1 << 1)
2946 #define I915_USER_INTERRUPT                             (1 << 1)
2947 #define I915_ASLE_INTERRUPT                             (1 << 0)
2948 #define I915_BSD_USER_INTERRUPT                         (1 << 25)
2949
2950 #define I915_HDMI_LPE_AUDIO_BASE        (VLV_DISPLAY_BASE + 0x65000)
2951 #define I915_HDMI_LPE_AUDIO_SIZE        0x1000
2952
2953 /* DisplayPort Audio w/ LPE */
2954 #define VLV_AUD_CHICKEN_BIT_REG         _MMIO(VLV_DISPLAY_BASE + 0x62F38)
2955 #define VLV_CHICKEN_BIT_DBG_ENABLE      (1 << 0)
2956
2957 #define _VLV_AUD_PORT_EN_B_DBG          (VLV_DISPLAY_BASE + 0x62F20)
2958 #define _VLV_AUD_PORT_EN_C_DBG          (VLV_DISPLAY_BASE + 0x62F30)
2959 #define _VLV_AUD_PORT_EN_D_DBG          (VLV_DISPLAY_BASE + 0x62F34)
2960 #define VLV_AUD_PORT_EN_DBG(port)       _MMIO_PORT3((port) - PORT_B,       \
2961                                                     _VLV_AUD_PORT_EN_B_DBG, \
2962                                                     _VLV_AUD_PORT_EN_C_DBG, \
2963                                                     _VLV_AUD_PORT_EN_D_DBG)
2964 #define VLV_AMP_MUTE                    (1 << 1)
2965
2966 #define GEN6_BSD_RNCID                  _MMIO(0x12198)
2967
2968 #define GEN7_FF_THREAD_MODE             _MMIO(0x20a0)
2969 #define   GEN7_FF_SCHED_MASK            0x0077070
2970 #define   GEN8_FF_DS_REF_CNT_FFME       (1 << 19)
2971 #define   GEN7_FF_TS_SCHED_HS1          (0x5 << 16)
2972 #define   GEN7_FF_TS_SCHED_HS0          (0x3 << 16)
2973 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1 << 16)
2974 #define   GEN7_FF_TS_SCHED_HW           (0x0 << 16) /* Default */
2975 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
2976 #define   GEN7_FF_VS_SCHED_HS1          (0x5 << 12)
2977 #define   GEN7_FF_VS_SCHED_HS0          (0x3 << 12)
2978 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1 << 12) /* Default */
2979 #define   GEN7_FF_VS_SCHED_HW           (0x0 << 12)
2980 #define   GEN7_FF_DS_SCHED_HS1          (0x5 << 4)
2981 #define   GEN7_FF_DS_SCHED_HS0          (0x3 << 4)
2982 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1 << 4)  /* Default */
2983 #define   GEN7_FF_DS_SCHED_HW           (0x0 << 4)
2984
2985 /*
2986  * Framebuffer compression (915+ only)
2987  */
2988
2989 #define FBC_CFB_BASE            _MMIO(0x3200) /* 4k page aligned */
2990 #define FBC_LL_BASE             _MMIO(0x3204) /* 4k page aligned */
2991 #define FBC_CONTROL             _MMIO(0x3208)
2992 #define   FBC_CTL_EN            (1 << 31)
2993 #define   FBC_CTL_PERIODIC      (1 << 30)
2994 #define   FBC_CTL_INTERVAL_SHIFT (16)
2995 #define   FBC_CTL_UNCOMPRESSIBLE (1 << 14)
2996 #define   FBC_CTL_C3_IDLE       (1 << 13)
2997 #define   FBC_CTL_STRIDE_SHIFT  (5)
2998 #define   FBC_CTL_FENCENO_SHIFT (0)
2999 #define FBC_COMMAND             _MMIO(0x320c)
3000 #define   FBC_CMD_COMPRESS      (1 << 0)
3001 #define FBC_STATUS              _MMIO(0x3210)
3002 #define   FBC_STAT_COMPRESSING  (1 << 31)
3003 #define   FBC_STAT_COMPRESSED   (1 << 30)
3004 #define   FBC_STAT_MODIFIED     (1 << 29)
3005 #define   FBC_STAT_CURRENT_LINE_SHIFT   (0)
3006 #define FBC_CONTROL2            _MMIO(0x3214)
3007 #define   FBC_CTL_FENCE_DBL     (0 << 4)
3008 #define   FBC_CTL_IDLE_IMM      (0 << 2)
3009 #define   FBC_CTL_IDLE_FULL     (1 << 2)
3010 #define   FBC_CTL_IDLE_LINE     (2 << 2)
3011 #define   FBC_CTL_IDLE_DEBUG    (3 << 2)
3012 #define   FBC_CTL_CPU_FENCE     (1 << 1)
3013 #define   FBC_CTL_PLANE(plane)  ((plane) << 0)
3014 #define FBC_FENCE_OFF           _MMIO(0x3218) /* BSpec typo has 321Bh */
3015 #define FBC_TAG(i)              _MMIO(0x3300 + (i) * 4)
3016
3017 #define FBC_LL_SIZE             (1536)
3018
3019 #define FBC_LLC_READ_CTRL       _MMIO(0x9044)
3020 #define   FBC_LLC_FULLY_OPEN    (1 << 30)
3021
3022 /* Framebuffer compression for GM45+ */
3023 #define DPFC_CB_BASE            _MMIO(0x3200)
3024 #define DPFC_CONTROL            _MMIO(0x3208)
3025 #define   DPFC_CTL_EN           (1 << 31)
3026 #define   DPFC_CTL_PLANE(plane) ((plane) << 30)
3027 #define   IVB_DPFC_CTL_PLANE(plane)     ((plane) << 29)
3028 #define   DPFC_CTL_FENCE_EN     (1 << 29)
3029 #define   IVB_DPFC_CTL_FENCE_EN (1 << 28)
3030 #define   DPFC_CTL_PERSISTENT_MODE      (1 << 25)
3031 #define   DPFC_SR_EN            (1 << 10)
3032 #define   DPFC_CTL_LIMIT_1X     (0 << 6)
3033 #define   DPFC_CTL_LIMIT_2X     (1 << 6)
3034 #define   DPFC_CTL_LIMIT_4X     (2 << 6)
3035 #define DPFC_RECOMP_CTL         _MMIO(0x320c)
3036 #define   DPFC_RECOMP_STALL_EN  (1 << 27)
3037 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
3038 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
3039 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
3040 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
3041 #define DPFC_STATUS             _MMIO(0x3210)
3042 #define   DPFC_INVAL_SEG_SHIFT  (16)
3043 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
3044 #define   DPFC_COMP_SEG_SHIFT   (0)
3045 #define   DPFC_COMP_SEG_MASK    (0x000007ff)
3046 #define DPFC_STATUS2            _MMIO(0x3214)
3047 #define DPFC_FENCE_YOFF         _MMIO(0x3218)
3048 #define DPFC_CHICKEN            _MMIO(0x3224)
3049 #define   DPFC_HT_MODIFY        (1 << 31)
3050
3051 /* Framebuffer compression for Ironlake */
3052 #define ILK_DPFC_CB_BASE        _MMIO(0x43200)
3053 #define ILK_DPFC_CONTROL        _MMIO(0x43208)
3054 #define   FBC_CTL_FALSE_COLOR   (1 << 10)
3055 /* The bit 28-8 is reserved */
3056 #define   DPFC_RESERVED         (0x1FFFFF00)
3057 #define ILK_DPFC_RECOMP_CTL     _MMIO(0x4320c)
3058 #define ILK_DPFC_STATUS         _MMIO(0x43210)
3059 #define  ILK_DPFC_COMP_SEG_MASK 0x7ff
3060 #define IVB_FBC_STATUS2         _MMIO(0x43214)
3061 #define  IVB_FBC_COMP_SEG_MASK  0x7ff
3062 #define  BDW_FBC_COMP_SEG_MASK  0xfff
3063 #define ILK_DPFC_FENCE_YOFF     _MMIO(0x43218)
3064 #define ILK_DPFC_CHICKEN        _MMIO(0x43224)
3065 #define   ILK_DPFC_DISABLE_DUMMY0 (1 << 8)
3066 #define   ILK_DPFC_NUKE_ON_ANY_MODIFICATION     (1 << 23)
3067 #define ILK_FBC_RT_BASE         _MMIO(0x2128)
3068 #define   ILK_FBC_RT_VALID      (1 << 0)
3069 #define   SNB_FBC_FRONT_BUFFER  (1 << 1)
3070
3071 #define ILK_DISPLAY_CHICKEN1    _MMIO(0x42000)
3072 #define   ILK_FBCQ_DIS          (1 << 22)
3073 #define   ILK_PABSTRETCH_DIS    (1 << 21)
3074
3075
3076 /*
3077  * Framebuffer compression for Sandybridge
3078  *
3079  * The following two registers are of type GTTMMADR
3080  */
3081 #define SNB_DPFC_CTL_SA         _MMIO(0x100100)
3082 #define   SNB_CPU_FENCE_ENABLE  (1 << 29)
3083 #define DPFC_CPU_FENCE_OFFSET   _MMIO(0x100104)
3084
3085 /* Framebuffer compression for Ivybridge */
3086 #define IVB_FBC_RT_BASE                 _MMIO(0x7020)
3087
3088 #define IPS_CTL         _MMIO(0x43408)
3089 #define   IPS_ENABLE    (1 << 31)
3090
3091 #define MSG_FBC_REND_STATE      _MMIO(0x50380)
3092 #define   FBC_REND_NUKE         (1 << 2)
3093 #define   FBC_REND_CACHE_CLEAN  (1 << 1)
3094
3095 /*
3096  * GPIO regs
3097  */
3098 #define GPIO(gpio)              _MMIO(dev_priv->gpio_mmio_base + 0x5010 + \
3099                                       4 * (gpio))
3100
3101 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
3102 # define GPIO_CLOCK_DIR_IN              (0 << 1)
3103 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
3104 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
3105 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
3106 # define GPIO_CLOCK_VAL_IN              (1 << 4)
3107 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
3108 # define GPIO_DATA_DIR_MASK             (1 << 8)
3109 # define GPIO_DATA_DIR_IN               (0 << 9)
3110 # define GPIO_DATA_DIR_OUT              (1 << 9)
3111 # define GPIO_DATA_VAL_MASK             (1 << 10)
3112 # define GPIO_DATA_VAL_OUT              (1 << 11)
3113 # define GPIO_DATA_VAL_IN               (1 << 12)
3114 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
3115
3116 #define GMBUS0                  _MMIO(dev_priv->gpio_mmio_base + 0x5100) /* clock/port select */
3117 #define   GMBUS_AKSV_SELECT     (1 << 11)
3118 #define   GMBUS_RATE_100KHZ     (0 << 8)
3119 #define   GMBUS_RATE_50KHZ      (1 << 8)
3120 #define   GMBUS_RATE_400KHZ     (2 << 8) /* reserved on Pineview */
3121 #define   GMBUS_RATE_1MHZ       (3 << 8) /* reserved on Pineview */
3122 #define   GMBUS_HOLD_EXT        (1 << 7) /* 300ns hold time, rsvd on Pineview */
3123 #define   GMBUS_BYTE_CNT_OVERRIDE (1 << 6)
3124 #define   GMBUS_PIN_DISABLED    0
3125 #define   GMBUS_PIN_SSC         1
3126 #define   GMBUS_PIN_VGADDC      2
3127 #define   GMBUS_PIN_PANEL       3
3128 #define   GMBUS_PIN_DPD_CHV     3 /* HDMID_CHV */
3129 #define   GMBUS_PIN_DPC         4 /* HDMIC */
3130 #define   GMBUS_PIN_DPB         5 /* SDVO, HDMIB */
3131 #define   GMBUS_PIN_DPD         6 /* HDMID */
3132 #define   GMBUS_PIN_RESERVED    7 /* 7 reserved */
3133 #define   GMBUS_PIN_1_BXT       1 /* BXT+ (atom) and CNP+ (big core) */
3134 #define   GMBUS_PIN_2_BXT       2
3135 #define   GMBUS_PIN_3_BXT       3
3136 #define   GMBUS_PIN_4_CNP       4
3137 #define   GMBUS_PIN_9_TC1_ICP   9
3138 #define   GMBUS_PIN_10_TC2_ICP  10
3139 #define   GMBUS_PIN_11_TC3_ICP  11
3140 #define   GMBUS_PIN_12_TC4_ICP  12
3141
3142 #define   GMBUS_NUM_PINS        13 /* including 0 */
3143 #define GMBUS1                  _MMIO(dev_priv->gpio_mmio_base + 0x5104) /* command/status */
3144 #define   GMBUS_SW_CLR_INT      (1 << 31)
3145 #define   GMBUS_SW_RDY          (1 << 30)
3146 #define   GMBUS_ENT             (1 << 29) /* enable timeout */
3147 #define   GMBUS_CYCLE_NONE      (0 << 25)
3148 #define   GMBUS_CYCLE_WAIT      (1 << 25)
3149 #define   GMBUS_CYCLE_INDEX     (2 << 25)
3150 #define   GMBUS_CYCLE_STOP      (4 << 25)
3151 #define   GMBUS_BYTE_COUNT_SHIFT 16
3152 #define   GMBUS_BYTE_COUNT_MAX   256U
3153 #define   GEN9_GMBUS_BYTE_COUNT_MAX 511U
3154 #define   GMBUS_SLAVE_INDEX_SHIFT 8
3155 #define   GMBUS_SLAVE_ADDR_SHIFT 1
3156 #define   GMBUS_SLAVE_READ      (1 << 0)
3157 #define   GMBUS_SLAVE_WRITE     (0 << 0)
3158 #define GMBUS2                  _MMIO(dev_priv->gpio_mmio_base + 0x5108) /* status */
3159 #define   GMBUS_INUSE           (1 << 15)
3160 #define   GMBUS_HW_WAIT_PHASE   (1 << 14)
3161 #define   GMBUS_STALL_TIMEOUT   (1 << 13)
3162 #define   GMBUS_INT             (1 << 12)
3163 #define   GMBUS_HW_RDY          (1 << 11)
3164 #define   GMBUS_SATOER          (1 << 10)
3165 #define   GMBUS_ACTIVE          (1 << 9)
3166 #define GMBUS3                  _MMIO(dev_priv->gpio_mmio_base + 0x510c) /* data buffer bytes 3-0 */
3167 #define GMBUS4                  _MMIO(dev_priv->gpio_mmio_base + 0x5110) /* interrupt mask (Pineview+) */
3168 #define   GMBUS_SLAVE_TIMEOUT_EN (1 << 4)
3169 #define   GMBUS_NAK_EN          (1 << 3)
3170 #define   GMBUS_IDLE_EN         (1 << 2)
3171 #define   GMBUS_HW_WAIT_EN      (1 << 1)
3172 #define   GMBUS_HW_RDY_EN       (1 << 0)
3173 #define GMBUS5                  _MMIO(dev_priv->gpio_mmio_base + 0x5120) /* byte index */
3174 #define   GMBUS_2BYTE_INDEX_EN  (1 << 31)
3175
3176 /*
3177  * Clock control & power management
3178  */
3179 #define _DPLL_A (DISPLAY_MMIO_BASE(dev_priv) + 0x6014)
3180 #define _DPLL_B (DISPLAY_MMIO_BASE(dev_priv) + 0x6018)
3181 #define _CHV_DPLL_C (DISPLAY_MMIO_BASE(dev_priv) + 0x6030)
3182 #define DPLL(pipe) _MMIO_PIPE3((pipe), _DPLL_A, _DPLL_B, _CHV_DPLL_C)
3183
3184 #define VGA0    _MMIO(0x6000)
3185 #define VGA1    _MMIO(0x6004)
3186 #define VGA_PD  _MMIO(0x6010)
3187 #define   VGA0_PD_P2_DIV_4      (1 << 7)
3188 #define   VGA0_PD_P1_DIV_2      (1 << 5)
3189 #define   VGA0_PD_P1_SHIFT      0
3190 #define   VGA0_PD_P1_MASK       (0x1f << 0)
3191 #define   VGA1_PD_P2_DIV_4      (1 << 15)
3192 #define   VGA1_PD_P1_DIV_2      (1 << 13)
3193 #define   VGA1_PD_P1_SHIFT      8
3194 #define   VGA1_PD_P1_MASK       (0x1f << 8)
3195 #define   DPLL_VCO_ENABLE               (1 << 31)
3196 #define   DPLL_SDVO_HIGH_SPEED          (1 << 30)
3197 #define   DPLL_DVO_2X_MODE              (1 << 30)
3198 #define   DPLL_EXT_BUFFER_ENABLE_VLV    (1 << 30)
3199 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
3200 #define   DPLL_REF_CLK_ENABLE_VLV       (1 << 29)
3201 #define   DPLL_VGA_MODE_DIS             (1 << 28)
3202 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
3203 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
3204 #define   DPLL_MODE_MASK                (3 << 26)
3205 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
3206 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
3207 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
3208 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
3209 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
3210 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
3211 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
3212 #define   DPLL_LOCK_VLV                 (1 << 15)
3213 #define   DPLL_INTEGRATED_CRI_CLK_VLV   (1 << 14)
3214 #define   DPLL_INTEGRATED_REF_CLK_VLV   (1 << 13)
3215 #define   DPLL_SSC_REF_CLK_CHV          (1 << 13)
3216 #define   DPLL_PORTC_READY_MASK         (0xf << 4)
3217 #define   DPLL_PORTB_READY_MASK         (0xf)
3218
3219 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
3220
3221 /* Additional CHV pll/phy registers */
3222 #define DPIO_PHY_STATUS                 _MMIO(VLV_DISPLAY_BASE + 0x6240)
3223 #define   DPLL_PORTD_READY_MASK         (0xf)
3224 #define DISPLAY_PHY_CONTROL _MMIO(VLV_DISPLAY_BASE + 0x60100)
3225 #define   PHY_CH_POWER_DOWN_OVRD_EN(phy, ch)    (1 << (2 * (phy) + (ch) + 27))
3226 #define   PHY_LDO_DELAY_0NS                     0x0
3227 #define   PHY_LDO_DELAY_200NS                   0x1
3228 #define   PHY_LDO_DELAY_600NS                   0x2
3229 #define   PHY_LDO_SEQ_DELAY(delay, phy)         ((delay) << (2 * (phy) + 23))
3230 #define   PHY_CH_POWER_DOWN_OVRD(mask, phy, ch) ((mask) << (8 * (phy) + 4 * (ch) + 11))
3231 #define   PHY_CH_SU_PSR                         0x1
3232 #define   PHY_CH_DEEP_PSR                       0x7
3233 #define   PHY_CH_POWER_MODE(mode, phy, ch)      ((mode) << (6 * (phy) + 3 * (ch) + 2))
3234 #define   PHY_COM_LANE_RESET_DEASSERT(phy)      (1 << (phy))
3235 #define DISPLAY_PHY_STATUS _MMIO(VLV_DISPLAY_BASE + 0x60104)
3236 #define   PHY_POWERGOOD(phy)    (((phy) == DPIO_PHY0) ? (1 << 31) : (1 << 30))
3237 #define   PHY_STATUS_CMN_LDO(phy, ch)                   (1 << (6 - (6 * (phy) + 3 * (ch))))
3238 #define   PHY_STATUS_SPLINE_LDO(phy, ch, spline)        (1 << (8 - (6 * (phy) + 3 * (ch) + (spline))))
3239
3240 /*
3241  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
3242  * this field (only one bit may be set).
3243  */
3244 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
3245 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
3246 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
3247 /* i830, required in DVO non-gang */
3248 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
3249 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
3250 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
3251 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
3252 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
3253 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
3254 #define   PLL_REF_INPUT_MASK            (3 << 13)
3255 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
3256 /* Ironlake */
3257 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
3258 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
3259 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x) - 1) << 9)
3260 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
3261 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
3262
3263 /*
3264  * Parallel to Serial Load Pulse phase selection.
3265  * Selects the phase for the 10X DPLL clock for the PCIe
3266  * digital display port. The range is 4 to 13; 10 or more
3267  * is just a flip delay. The default is 6
3268  */
3269 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
3270 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
3271 /*
3272  * SDVO multiplier for 945G/GM. Not used on 965.
3273  */
3274 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
3275 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
3276 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
3277
3278 #define _DPLL_A_MD (DISPLAY_MMIO_BASE(dev_priv) + 0x601c)
3279 #define _DPLL_B_MD (DISPLAY_MMIO_BASE(dev_priv) + 0x6020)
3280 #define _CHV_DPLL_C_MD (DISPLAY_MMIO_BASE(dev_priv) + 0x603c)
3281 #define DPLL_MD(pipe) _MMIO_PIPE3((pipe), _DPLL_A_MD, _DPLL_B_MD, _CHV_DPLL_C_MD)
3282
3283 /*
3284  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
3285  *
3286  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
3287  */
3288 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
3289 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
3290 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
3291 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
3292 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
3293 /*
3294  * SDVO/UDI pixel multiplier.
3295  *
3296  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
3297  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
3298  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
3299  * dummy bytes in the datastream at an increased clock rate, with both sides of
3300  * the link knowing how many bytes are fill.
3301  *
3302  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
3303  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
3304  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
3305  * through an SDVO command.
3306  *
3307  * This register field has values of multiplication factor minus 1, with
3308  * a maximum multiplier of 5 for SDVO.
3309  */
3310 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
3311 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
3312 /*
3313  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
3314  * This best be set to the default value (3) or the CRT won't work. No,
3315  * I don't entirely understand what this does...
3316  */
3317 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
3318 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
3319
3320 #define RAWCLK_FREQ_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6024)
3321
3322 #define _FPA0   0x6040
3323 #define _FPA1   0x6044
3324 #define _FPB0   0x6048
3325 #define _FPB1   0x604c
3326 #define FP0(pipe) _MMIO_PIPE(pipe, _FPA0, _FPB0)
3327 #define FP1(pipe) _MMIO_PIPE(pipe, _FPA1, _FPB1)
3328 #define   FP_N_DIV_MASK         0x003f0000
3329 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
3330 #define   FP_N_DIV_SHIFT                16
3331 #define   FP_M1_DIV_MASK        0x00003f00
3332 #define   FP_M1_DIV_SHIFT                8
3333 #define   FP_M2_DIV_MASK        0x0000003f
3334 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
3335 #define   FP_M2_DIV_SHIFT                0
3336 #define DPLL_TEST       _MMIO(0x606c)
3337 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
3338 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
3339 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
3340 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
3341 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
3342 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
3343 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
3344 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
3345 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
3346 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
3347 #define D_STATE         _MMIO(0x6104)
3348 #define  DSTATE_GFX_RESET_I830                  (1 << 6)
3349 #define  DSTATE_PLL_D3_OFF                      (1 << 3)
3350 #define  DSTATE_GFX_CLOCK_GATING                (1 << 1)
3351 #define  DSTATE_DOT_CLOCK_GATING                (1 << 0)
3352 #define DSPCLK_GATE_D   _MMIO(DISPLAY_MMIO_BASE(dev_priv) + 0x6200)
3353 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
3354 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
3355 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
3356 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
3357 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
3358 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
3359 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
3360 # define PNV_GMBUSUNIT_CLOCK_GATE_DISABLE       (1 << 24) /* pnv */
3361 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
3362 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
3363 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
3364 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
3365 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
3366 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
3367 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
3368 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
3369 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
3370 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
3371 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
3372 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
3373 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
3374 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
3375 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
3376 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
3377 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
3378 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
3379 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
3380 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
3381 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
3382 /*
3383  * This bit must be set on the 830 to prevent hangs when turning off the
3384  * overlay scaler.
3385  */
3386 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
3387 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
3388 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
3389 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
3390 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
3391
3392 #define RENCLK_GATE_D1          _MMIO(0x6204)
3393 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
3394 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
3395 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
3396 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
3397 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
3398 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
3399 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
3400 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
3401 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
3402 /* This bit must be unset on 855,865 */
3403 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
3404 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
3405 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
3406 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
3407 /* This bit must be set on 855,865. */
3408 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
3409 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
3410 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
3411 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
3412 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
3413 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
3414 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
3415 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
3416 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
3417 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
3418 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
3419 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
3420 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
3421 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
3422 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
3423 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
3424 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
3425 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
3426
3427 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
3428 /* This bit must always be set on 965G/965GM */
3429 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
3430 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
3431 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
3432 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
3433 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
3434 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
3435 /* This bit must always be set on 965G */
3436 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
3437 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
3438 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
3439 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
3440 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
3441 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
3442 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
3443 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
3444 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
3445 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
3446 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
3447 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
3448 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
3449 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
3450 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
3451 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
3452 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
3453 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
3454 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
3455
3456 #define RENCLK_GATE_D2          _MMIO(0x6208)
3457 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
3458 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
3459 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
3460
3461 #define VDECCLK_GATE_D          _MMIO(0x620C)           /* g4x only */
3462 #define  VCP_UNIT_CLOCK_GATE_DISABLE            (1 << 4)
3463
3464 #define RAMCLK_GATE_D           _MMIO(0x6210)           /* CRL only */
3465 #define DEUC                    _MMIO(0x6214)          /* CRL only */
3466
3467 #define FW_BLC_SELF_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6500)
3468 #define  FW_CSPWRDWNEN          (1 << 15)
3469
3470 #define MI_ARB_VLV              _MMIO(VLV_DISPLAY_BASE + 0x6504)
3471
3472 #define CZCLK_CDCLK_FREQ_RATIO  _MMIO(VLV_DISPLAY_BASE + 0x6508)
3473 #define   CDCLK_FREQ_SHIFT      4
3474 #define   CDCLK_FREQ_MASK       (0x1f << CDCLK_FREQ_SHIFT)
3475 #define   CZCLK_FREQ_MASK       0xf
3476
3477 #define GCI_CONTROL             _MMIO(VLV_DISPLAY_BASE + 0x650C)
3478 #define   PFI_CREDIT_63         (9 << 28)               /* chv only */
3479 #define   PFI_CREDIT_31         (8 << 28)               /* chv only */
3480 #define   PFI_CREDIT(x)         (((x) - 8) << 28)       /* 8-15 */