drm/i915: Whitelist SLICE_COMMON_ECO_CHICKEN1 on Geminilake.
[sfrench/cifs-2.6.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 /**
29  * DOC: The i915 register macro definition style guide
30  *
31  * Follow the style described here for new macros, and while changing existing
32  * macros. Do **not** mass change existing definitions just to update the style.
33  *
34  * Layout
35  * ''''''
36  *
37  * Keep helper macros near the top. For example, _PIPE() and friends.
38  *
39  * Prefix macros that generally should not be used outside of this file with
40  * underscore '_'. For example, _PIPE() and friends, single instances of
41  * registers that are defined solely for the use by function-like macros.
42  *
43  * Avoid using the underscore prefixed macros outside of this file. There are
44  * exceptions, but keep them to a minimum.
45  *
46  * There are two basic types of register definitions: Single registers and
47  * register groups. Register groups are registers which have two or more
48  * instances, for example one per pipe, port, transcoder, etc. Register groups
49  * should be defined using function-like macros.
50  *
51  * For single registers, define the register offset first, followed by register
52  * contents.
53  *
54  * For register groups, define the register instance offsets first, prefixed
55  * with underscore, followed by a function-like macro choosing the right
56  * instance based on the parameter, followed by register contents.
57  *
58  * Define the register contents (i.e. bit and bit field macros) from most
59  * significant to least significant bit. Indent the register content macros
60  * using two extra spaces between ``#define`` and the macro name.
61  *
62  * For bit fields, define a ``_MASK`` and a ``_SHIFT`` macro. Define bit field
63  * contents so that they are already shifted in place, and can be directly
64  * OR'd. For convenience, function-like macros may be used to define bit fields,
65  * but do note that the macros may be needed to read as well as write the
66  * register contents.
67  *
68  * Define bits using ``(1 << N)`` instead of ``BIT(N)``. We may change this in
69  * the future, but this is the prevailing style. Do **not** add ``_BIT`` suffix
70  * to the name.
71  *
72  * Group the register and its contents together without blank lines, separate
73  * from other registers and their contents with one blank line.
74  *
75  * Indent macro values from macro names using TABs. Align values vertically. Use
76  * braces in macro values as needed to avoid unintended precedence after macro
77  * substitution. Use spaces in macro values according to kernel coding
78  * style. Use lower case in hexadecimal values.
79  *
80  * Naming
81  * ''''''
82  *
83  * Try to name registers according to the specs. If the register name changes in
84  * the specs from platform to another, stick to the original name.
85  *
86  * Try to re-use existing register macro definitions. Only add new macros for
87  * new register offsets, or when the register contents have changed enough to
88  * warrant a full redefinition.
89  *
90  * When a register macro changes for a new platform, prefix the new macro using
91  * the platform acronym or generation. For example, ``SKL_`` or ``GEN8_``. The
92  * prefix signifies the start platform/generation using the register.
93  *
94  * When a bit (field) macro changes or gets added for a new platform, while
95  * retaining the existing register macro, add a platform acronym or generation
96  * suffix to the name. For example, ``_SKL`` or ``_GEN8``.
97  *
98  * Examples
99  * ''''''''
100  *
101  * (Note that the values in the example are indented using spaces instead of
102  * TABs to avoid misalignment in generated documentation. Use TABs in the
103  * definitions.)::
104  *
105  *  #define _FOO_A                      0xf000
106  *  #define _FOO_B                      0xf001
107  *  #define FOO(pipe)                   _MMIO_PIPE(pipe, _FOO_A, _FOO_B)
108  *  #define   FOO_ENABLE                (1 << 31)
109  *  #define   FOO_MODE_MASK             (0xf << 16)
110  *  #define   FOO_MODE_SHIFT            16
111  *  #define   FOO_MODE_BAR              (0 << 16)
112  *  #define   FOO_MODE_BAZ              (1 << 16)
113  *  #define   FOO_MODE_QUX_SNB          (2 << 16)
114  *
115  *  #define BAR                         _MMIO(0xb000)
116  *  #define GEN8_BAR                    _MMIO(0xb888)
117  */
118
119 typedef struct {
120         uint32_t reg;
121 } i915_reg_t;
122
123 #define _MMIO(r) ((const i915_reg_t){ .reg = (r) })
124
125 #define INVALID_MMIO_REG _MMIO(0)
126
127 static inline uint32_t i915_mmio_reg_offset(i915_reg_t reg)
128 {
129         return reg.reg;
130 }
131
132 static inline bool i915_mmio_reg_equal(i915_reg_t a, i915_reg_t b)
133 {
134         return i915_mmio_reg_offset(a) == i915_mmio_reg_offset(b);
135 }
136
137 static inline bool i915_mmio_reg_valid(i915_reg_t reg)
138 {
139         return !i915_mmio_reg_equal(reg, INVALID_MMIO_REG);
140 }
141
142 #define _PICK(__index, ...) (((const u32 []){ __VA_ARGS__ })[__index])
143
144 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
145 #define _MMIO_PIPE(pipe, a, b) _MMIO(_PIPE(pipe, a, b))
146 #define _PLANE(plane, a, b) _PIPE(plane, a, b)
147 #define _MMIO_PLANE(plane, a, b) _MMIO_PIPE(plane, a, b)
148 #define _TRANS(tran, a, b) ((a) + (tran)*((b)-(a)))
149 #define _MMIO_TRANS(tran, a, b) _MMIO(_TRANS(tran, a, b))
150 #define _PORT(port, a, b) ((a) + (port)*((b)-(a)))
151 #define _MMIO_PORT(port, a, b) _MMIO(_PORT(port, a, b))
152 #define _MMIO_PIPE3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
153 #define _MMIO_PORT3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
154 #define _PLL(pll, a, b) ((a) + (pll)*((b)-(a)))
155 #define _MMIO_PLL(pll, a, b) _MMIO(_PLL(pll, a, b))
156 #define _MMIO_PORT6(port, a, b, c, d, e, f) _MMIO(_PICK(port, a, b, c, d, e, f))
157 #define _MMIO_PORT6_LN(port, ln, a0, a1, b, c, d, e, f)                 \
158         _MMIO(_PICK(port, a0, b, c, d, e, f) + (ln * (a1 - a0)))
159 #define _PHY3(phy, ...) _PICK(phy, __VA_ARGS__)
160 #define _MMIO_PHY3(phy, a, b, c) _MMIO(_PHY3(phy, a, b, c))
161
162 #define _MASKED_FIELD(mask, value) ({                                      \
163         if (__builtin_constant_p(mask))                                    \
164                 BUILD_BUG_ON_MSG(((mask) & 0xffff0000), "Incorrect mask"); \
165         if (__builtin_constant_p(value))                                   \
166                 BUILD_BUG_ON_MSG((value) & 0xffff0000, "Incorrect value"); \
167         if (__builtin_constant_p(mask) && __builtin_constant_p(value))     \
168                 BUILD_BUG_ON_MSG((value) & ~(mask),                        \
169                                  "Incorrect value for mask");              \
170         (mask) << 16 | (value); })
171 #define _MASKED_BIT_ENABLE(a)   ({ typeof(a) _a = (a); _MASKED_FIELD(_a, _a); })
172 #define _MASKED_BIT_DISABLE(a)  (_MASKED_FIELD((a), 0))
173
174 /* Engine ID */
175
176 #define RCS_HW          0
177 #define VCS_HW          1
178 #define BCS_HW          2
179 #define VECS_HW         3
180 #define VCS2_HW         4
181
182 /* Engine class */
183
184 #define RENDER_CLASS            0
185 #define VIDEO_DECODE_CLASS      1
186 #define VIDEO_ENHANCEMENT_CLASS 2
187 #define COPY_ENGINE_CLASS       3
188 #define OTHER_CLASS             4
189
190 /* PCI config space */
191
192 #define MCHBAR_I915 0x44
193 #define MCHBAR_I965 0x48
194 #define MCHBAR_SIZE (4 * 4096)
195
196 #define DEVEN 0x54
197 #define   DEVEN_MCHBAR_EN (1 << 28)
198
199 /* BSM in include/drm/i915_drm.h */
200
201 #define HPLLCC  0xc0 /* 85x only */
202 #define   GC_CLOCK_CONTROL_MASK         (0x7 << 0)
203 #define   GC_CLOCK_133_200              (0 << 0)
204 #define   GC_CLOCK_100_200              (1 << 0)
205 #define   GC_CLOCK_100_133              (2 << 0)
206 #define   GC_CLOCK_133_266              (3 << 0)
207 #define   GC_CLOCK_133_200_2            (4 << 0)
208 #define   GC_CLOCK_133_266_2            (5 << 0)
209 #define   GC_CLOCK_166_266              (6 << 0)
210 #define   GC_CLOCK_166_250              (7 << 0)
211
212 #define I915_GDRST 0xc0 /* PCI config register */
213 #define   GRDOM_FULL            (0 << 2)
214 #define   GRDOM_RENDER          (1 << 2)
215 #define   GRDOM_MEDIA           (3 << 2)
216 #define   GRDOM_MASK            (3 << 2)
217 #define   GRDOM_RESET_STATUS    (1 << 1)
218 #define   GRDOM_RESET_ENABLE    (1 << 0)
219
220 /* BSpec only has register offset, PCI device and bit found empirically */
221 #define I830_CLOCK_GATE 0xc8 /* device 0 */
222 #define   I830_L2_CACHE_CLOCK_GATE_DISABLE      (1 << 2)
223
224 #define GCDGMBUS 0xcc
225
226 #define GCFGC2  0xda
227 #define GCFGC   0xf0 /* 915+ only */
228 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
229 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
230 #define   GC_DISPLAY_CLOCK_333_320_MHZ  (4 << 4)
231 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
232 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
233 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
234 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
235 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
236 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
237 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
238 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
239 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
240 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
241 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
242 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
243 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
244 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
245 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
246 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
247 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
248 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
249 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
250 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
251 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
252 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
253 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
254 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
255 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
256 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
257
258 #define ASLE    0xe4
259 #define ASLS    0xfc
260
261 #define SWSCI   0xe8
262 #define   SWSCI_SCISEL  (1 << 15)
263 #define   SWSCI_GSSCIE  (1 << 0)
264
265 #define LBPC 0xf4 /* legacy/combination backlight modes, also called LBB */
266
267
268 #define ILK_GDSR _MMIO(MCHBAR_MIRROR_BASE + 0x2ca4)
269 #define  ILK_GRDOM_FULL         (0<<1)
270 #define  ILK_GRDOM_RENDER       (1<<1)
271 #define  ILK_GRDOM_MEDIA        (3<<1)
272 #define  ILK_GRDOM_MASK         (3<<1)
273 #define  ILK_GRDOM_RESET_ENABLE (1<<0)
274
275 #define GEN6_MBCUNIT_SNPCR      _MMIO(0x900c) /* for LLC config */
276 #define   GEN6_MBC_SNPCR_SHIFT  21
277 #define   GEN6_MBC_SNPCR_MASK   (3<<21)
278 #define   GEN6_MBC_SNPCR_MAX    (0<<21)
279 #define   GEN6_MBC_SNPCR_MED    (1<<21)
280 #define   GEN6_MBC_SNPCR_LOW    (2<<21)
281 #define   GEN6_MBC_SNPCR_MIN    (3<<21) /* only 1/16th of the cache is shared */
282
283 #define VLV_G3DCTL              _MMIO(0x9024)
284 #define VLV_GSCKGCTL            _MMIO(0x9028)
285
286 #define GEN6_MBCTL              _MMIO(0x0907c)
287 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
288 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
289 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
290 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
291 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
292
293 #define GEN6_GDRST      _MMIO(0x941c)
294 #define  GEN6_GRDOM_FULL                (1 << 0)
295 #define  GEN6_GRDOM_RENDER              (1 << 1)
296 #define  GEN6_GRDOM_MEDIA               (1 << 2)
297 #define  GEN6_GRDOM_BLT                 (1 << 3)
298 #define  GEN6_GRDOM_VECS                (1 << 4)
299 #define  GEN9_GRDOM_GUC                 (1 << 5)
300 #define  GEN8_GRDOM_MEDIA2              (1 << 7)
301
302 #define RING_PP_DIR_BASE(engine)        _MMIO((engine)->mmio_base+0x228)
303 #define RING_PP_DIR_BASE_READ(engine)   _MMIO((engine)->mmio_base+0x518)
304 #define RING_PP_DIR_DCLV(engine)        _MMIO((engine)->mmio_base+0x220)
305 #define   PP_DIR_DCLV_2G                0xffffffff
306
307 #define GEN8_RING_PDP_UDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8 + 4)
308 #define GEN8_RING_PDP_LDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8)
309
310 #define GEN8_R_PWR_CLK_STATE            _MMIO(0x20C8)
311 #define   GEN8_RPCS_ENABLE              (1 << 31)
312 #define   GEN8_RPCS_S_CNT_ENABLE        (1 << 18)
313 #define   GEN8_RPCS_S_CNT_SHIFT         15
314 #define   GEN8_RPCS_S_CNT_MASK          (0x7 << GEN8_RPCS_S_CNT_SHIFT)
315 #define   GEN8_RPCS_SS_CNT_ENABLE       (1 << 11)
316 #define   GEN8_RPCS_SS_CNT_SHIFT        8
317 #define   GEN8_RPCS_SS_CNT_MASK         (0x7 << GEN8_RPCS_SS_CNT_SHIFT)
318 #define   GEN8_RPCS_EU_MAX_SHIFT        4
319 #define   GEN8_RPCS_EU_MAX_MASK         (0xf << GEN8_RPCS_EU_MAX_SHIFT)
320 #define   GEN8_RPCS_EU_MIN_SHIFT        0
321 #define   GEN8_RPCS_EU_MIN_MASK         (0xf << GEN8_RPCS_EU_MIN_SHIFT)
322
323 #define WAIT_FOR_RC6_EXIT               _MMIO(0x20CC)
324 /* HSW only */
325 #define   HSW_SELECTIVE_READ_ADDRESSING_SHIFT           2
326 #define   HSW_SELECTIVE_READ_ADDRESSING_MASK            (0x3 << HSW_SLECTIVE_READ_ADDRESSING_SHIFT)
327 #define   HSW_SELECTIVE_WRITE_ADDRESS_SHIFT             4
328 #define   HSW_SELECTIVE_WRITE_ADDRESS_MASK              (0x7 << HSW_SELECTIVE_WRITE_ADDRESS_SHIFT)
329 /* HSW+ */
330 #define   HSW_WAIT_FOR_RC6_EXIT_ENABLE                  (1 << 0)
331 #define   HSW_RCS_CONTEXT_ENABLE                        (1 << 7)
332 #define   HSW_RCS_INHIBIT                               (1 << 8)
333 /* Gen8 */
334 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
335 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
336 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
337 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
338 #define   GEN8_SELECTIVE_WRITE_ADDRESSING_ENABLE        (1 << 6)
339 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT     9
340 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_MASK      (0x3 << GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT)
341 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT        11
342 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_MASK         (0x3 << GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT)
343 #define   GEN8_SELECTIVE_READ_ADDRESSING_ENABLE         (1 << 13)
344
345 #define GAM_ECOCHK                      _MMIO(0x4090)
346 #define   BDW_DISABLE_HDC_INVALIDATION  (1<<25)
347 #define   ECOCHK_SNB_BIT                (1<<10)
348 #define   ECOCHK_DIS_TLB                (1<<8)
349 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1<<6)
350 #define   ECOCHK_PPGTT_CACHE64B         (0x3<<3)
351 #define   ECOCHK_PPGTT_CACHE4B          (0x0<<3)
352 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1<<4)
353 #define   ECOCHK_PPGTT_LLC_IVB          (0x1<<3)
354 #define   ECOCHK_PPGTT_UC_HSW           (0x1<<3)
355 #define   ECOCHK_PPGTT_WT_HSW           (0x2<<3)
356 #define   ECOCHK_PPGTT_WB_HSW           (0x3<<3)
357
358 #define GEN8_CONFIG0                    _MMIO(0xD00)
359 #define  GEN9_DEFAULT_FIXES             (1 << 3 | 1 << 2 | 1 << 1)
360
361 #define GAC_ECO_BITS                    _MMIO(0x14090)
362 #define   ECOBITS_SNB_BIT               (1<<13)
363 #define   ECOBITS_PPGTT_CACHE64B        (3<<8)
364 #define   ECOBITS_PPGTT_CACHE4B         (0<<8)
365
366 #define GAB_CTL                         _MMIO(0x24000)
367 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1<<8)
368
369 #define GEN6_STOLEN_RESERVED            _MMIO(0x1082C0)
370 #define GEN6_STOLEN_RESERVED_ADDR_MASK  (0xFFF << 20)
371 #define GEN7_STOLEN_RESERVED_ADDR_MASK  (0x3FFF << 18)
372 #define GEN6_STOLEN_RESERVED_SIZE_MASK  (3 << 4)
373 #define GEN6_STOLEN_RESERVED_1M         (0 << 4)
374 #define GEN6_STOLEN_RESERVED_512K       (1 << 4)
375 #define GEN6_STOLEN_RESERVED_256K       (2 << 4)
376 #define GEN6_STOLEN_RESERVED_128K       (3 << 4)
377 #define GEN7_STOLEN_RESERVED_SIZE_MASK  (1 << 5)
378 #define GEN7_STOLEN_RESERVED_1M         (0 << 5)
379 #define GEN7_STOLEN_RESERVED_256K       (1 << 5)
380 #define GEN8_STOLEN_RESERVED_SIZE_MASK  (3 << 7)
381 #define GEN8_STOLEN_RESERVED_1M         (0 << 7)
382 #define GEN8_STOLEN_RESERVED_2M         (1 << 7)
383 #define GEN8_STOLEN_RESERVED_4M         (2 << 7)
384 #define GEN8_STOLEN_RESERVED_8M         (3 << 7)
385
386 /* VGA stuff */
387
388 #define VGA_ST01_MDA 0x3ba
389 #define VGA_ST01_CGA 0x3da
390
391 #define _VGA_MSR_WRITE _MMIO(0x3c2)
392 #define VGA_MSR_WRITE 0x3c2
393 #define VGA_MSR_READ 0x3cc
394 #define   VGA_MSR_MEM_EN (1<<1)
395 #define   VGA_MSR_CGA_MODE (1<<0)
396
397 #define VGA_SR_INDEX 0x3c4
398 #define SR01                    1
399 #define VGA_SR_DATA 0x3c5
400
401 #define VGA_AR_INDEX 0x3c0
402 #define   VGA_AR_VID_EN (1<<5)
403 #define VGA_AR_DATA_WRITE 0x3c0
404 #define VGA_AR_DATA_READ 0x3c1
405
406 #define VGA_GR_INDEX 0x3ce
407 #define VGA_GR_DATA 0x3cf
408 /* GR05 */
409 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
410 #define     VGA_GR_MEM_READ_MODE_PLANE 1
411 /* GR06 */
412 #define   VGA_GR_MEM_MODE_MASK 0xc
413 #define   VGA_GR_MEM_MODE_SHIFT 2
414 #define   VGA_GR_MEM_A0000_AFFFF 0
415 #define   VGA_GR_MEM_A0000_BFFFF 1
416 #define   VGA_GR_MEM_B0000_B7FFF 2
417 #define   VGA_GR_MEM_B0000_BFFFF 3
418
419 #define VGA_DACMASK 0x3c6
420 #define VGA_DACRX 0x3c7
421 #define VGA_DACWX 0x3c8
422 #define VGA_DACDATA 0x3c9
423
424 #define VGA_CR_INDEX_MDA 0x3b4
425 #define VGA_CR_DATA_MDA 0x3b5
426 #define VGA_CR_INDEX_CGA 0x3d4
427 #define VGA_CR_DATA_CGA 0x3d5
428
429 /*
430  * Instruction field definitions used by the command parser
431  */
432 #define INSTR_CLIENT_SHIFT      29
433 #define   INSTR_MI_CLIENT       0x0
434 #define   INSTR_BC_CLIENT       0x2
435 #define   INSTR_RC_CLIENT       0x3
436 #define INSTR_SUBCLIENT_SHIFT   27
437 #define INSTR_SUBCLIENT_MASK    0x18000000
438 #define   INSTR_MEDIA_SUBCLIENT 0x2
439 #define INSTR_26_TO_24_MASK     0x7000000
440 #define   INSTR_26_TO_24_SHIFT  24
441
442 /*
443  * Memory interface instructions used by the kernel
444  */
445 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
446 /* Many MI commands use bit 22 of the header dword for GGTT vs PPGTT */
447 #define  MI_GLOBAL_GTT    (1<<22)
448
449 #define MI_NOOP                 MI_INSTR(0, 0)
450 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
451 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
452 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
453 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
454 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
455 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
456 #define MI_FLUSH                MI_INSTR(0x04, 0)
457 #define   MI_READ_FLUSH         (1 << 0)
458 #define   MI_EXE_FLUSH          (1 << 1)
459 #define   MI_NO_WRITE_FLUSH     (1 << 2)
460 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
461 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
462 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
463 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
464 #define MI_ARB_ON_OFF           MI_INSTR(0x08, 0)
465 #define   MI_ARB_ENABLE                 (1<<0)
466 #define   MI_ARB_DISABLE                (0<<0)
467 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
468 #define MI_SUSPEND_FLUSH        MI_INSTR(0x0b, 0)
469 #define   MI_SUSPEND_FLUSH_EN   (1<<0)
470 #define MI_SET_APPID            MI_INSTR(0x0e, 0)
471 #define MI_OVERLAY_FLIP         MI_INSTR(0x11, 0)
472 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
473 #define   MI_OVERLAY_ON         (0x1<<21)
474 #define   MI_OVERLAY_OFF        (0x2<<21)
475 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
476 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
477 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
478 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
479 /* IVB has funny definitions for which plane to flip. */
480 #define   MI_DISPLAY_FLIP_IVB_PLANE_A  (0 << 19)
481 #define   MI_DISPLAY_FLIP_IVB_PLANE_B  (1 << 19)
482 #define   MI_DISPLAY_FLIP_IVB_SPRITE_A (2 << 19)
483 #define   MI_DISPLAY_FLIP_IVB_SPRITE_B (3 << 19)
484 #define   MI_DISPLAY_FLIP_IVB_PLANE_C  (4 << 19)
485 #define   MI_DISPLAY_FLIP_IVB_SPRITE_C (5 << 19)
486 /* SKL ones */
487 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_A (0 << 8)
488 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_B (1 << 8)
489 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_C (2 << 8)
490 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_A (4 << 8)
491 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_B (5 << 8)
492 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_C (6 << 8)
493 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_A (7 << 8)
494 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_B (8 << 8)
495 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_C (9 << 8)
496 #define MI_SEMAPHORE_MBOX       MI_INSTR(0x16, 1) /* gen6, gen7 */
497 #define   MI_SEMAPHORE_GLOBAL_GTT    (1<<22)
498 #define   MI_SEMAPHORE_UPDATE       (1<<21)
499 #define   MI_SEMAPHORE_COMPARE      (1<<20)
500 #define   MI_SEMAPHORE_REGISTER     (1<<18)
501 #define   MI_SEMAPHORE_SYNC_VR      (0<<16) /* RCS  wait for VCS  (RVSYNC) */
502 #define   MI_SEMAPHORE_SYNC_VER     (1<<16) /* RCS  wait for VECS (RVESYNC) */
503 #define   MI_SEMAPHORE_SYNC_BR      (2<<16) /* RCS  wait for BCS  (RBSYNC) */
504 #define   MI_SEMAPHORE_SYNC_BV      (0<<16) /* VCS  wait for BCS  (VBSYNC) */
505 #define   MI_SEMAPHORE_SYNC_VEV     (1<<16) /* VCS  wait for VECS (VVESYNC) */
506 #define   MI_SEMAPHORE_SYNC_RV      (2<<16) /* VCS  wait for RCS  (VRSYNC) */
507 #define   MI_SEMAPHORE_SYNC_RB      (0<<16) /* BCS  wait for RCS  (BRSYNC) */
508 #define   MI_SEMAPHORE_SYNC_VEB     (1<<16) /* BCS  wait for VECS (BVESYNC) */
509 #define   MI_SEMAPHORE_SYNC_VB      (2<<16) /* BCS  wait for VCS  (BVSYNC) */
510 #define   MI_SEMAPHORE_SYNC_BVE     (0<<16) /* VECS wait for BCS  (VEBSYNC) */
511 #define   MI_SEMAPHORE_SYNC_VVE     (1<<16) /* VECS wait for VCS  (VEVSYNC) */
512 #define   MI_SEMAPHORE_SYNC_RVE     (2<<16) /* VECS wait for RCS  (VERSYNC) */
513 #define   MI_SEMAPHORE_SYNC_INVALID (3<<16)
514 #define   MI_SEMAPHORE_SYNC_MASK    (3<<16)
515 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
516 #define   MI_MM_SPACE_GTT               (1<<8)
517 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
518 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
519 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
520 #define   MI_FORCE_RESTORE              (1<<1)
521 #define   MI_RESTORE_INHIBIT            (1<<0)
522 #define   HSW_MI_RS_SAVE_STATE_EN       (1<<3)
523 #define   HSW_MI_RS_RESTORE_STATE_EN    (1<<2)
524 #define MI_SEMAPHORE_SIGNAL     MI_INSTR(0x1b, 0) /* GEN8+ */
525 #define   MI_SEMAPHORE_TARGET(engine)   ((engine)<<15)
526 #define MI_SEMAPHORE_WAIT       MI_INSTR(0x1c, 2) /* GEN8+ */
527 #define   MI_SEMAPHORE_POLL             (1<<15)
528 #define   MI_SEMAPHORE_SAD_GTE_SDD      (1<<12)
529 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
530 #define MI_STORE_DWORD_IMM_GEN4 MI_INSTR(0x20, 2)
531 #define   MI_MEM_VIRTUAL        (1 << 22) /* 945,g33,965 */
532 #define   MI_USE_GGTT           (1 << 22) /* g4x+ */
533 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
534 #define   MI_STORE_DWORD_INDEX_SHIFT 2
535 /* Official intel docs are somewhat sloppy concerning MI_LOAD_REGISTER_IMM:
536  * - Always issue a MI_NOOP _before_ the MI_LOAD_REGISTER_IMM - otherwise hw
537  *   simply ignores the register load under certain conditions.
538  * - One can actually load arbitrary many arbitrary registers: Simply issue x
539  *   address/value pairs. Don't overdue it, though, x <= 2^4 must hold!
540  */
541 #define MI_LOAD_REGISTER_IMM(x) MI_INSTR(0x22, 2*(x)-1)
542 #define   MI_LRI_FORCE_POSTED           (1<<12)
543 #define MI_STORE_REGISTER_MEM        MI_INSTR(0x24, 1)
544 #define MI_STORE_REGISTER_MEM_GEN8   MI_INSTR(0x24, 2)
545 #define   MI_SRM_LRM_GLOBAL_GTT         (1<<22)
546 #define MI_FLUSH_DW             MI_INSTR(0x26, 1) /* for GEN6 */
547 #define   MI_FLUSH_DW_STORE_INDEX       (1<<21)
548 #define   MI_INVALIDATE_TLB             (1<<18)
549 #define   MI_FLUSH_DW_OP_STOREDW        (1<<14)
550 #define   MI_FLUSH_DW_OP_MASK           (3<<14)
551 #define   MI_FLUSH_DW_NOTIFY            (1<<8)
552 #define   MI_INVALIDATE_BSD             (1<<7)
553 #define   MI_FLUSH_DW_USE_GTT           (1<<2)
554 #define   MI_FLUSH_DW_USE_PPGTT         (0<<2)
555 #define MI_LOAD_REGISTER_MEM       MI_INSTR(0x29, 1)
556 #define MI_LOAD_REGISTER_MEM_GEN8  MI_INSTR(0x29, 2)
557 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
558 #define   MI_BATCH_NON_SECURE           (1)
559 /* for snb/ivb/vlv this also means "batch in ppgtt" when ppgtt is enabled. */
560 #define   MI_BATCH_NON_SECURE_I965      (1<<8)
561 #define   MI_BATCH_PPGTT_HSW            (1<<8)
562 #define   MI_BATCH_NON_SECURE_HSW       (1<<13)
563 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
564 #define   MI_BATCH_GTT              (2<<6) /* aliased with (1<<7) on gen4 */
565 #define MI_BATCH_BUFFER_START_GEN8      MI_INSTR(0x31, 1)
566 #define   MI_BATCH_RESOURCE_STREAMER (1<<10)
567
568 #define MI_PREDICATE_SRC0       _MMIO(0x2400)
569 #define MI_PREDICATE_SRC0_UDW   _MMIO(0x2400 + 4)
570 #define MI_PREDICATE_SRC1       _MMIO(0x2408)
571 #define MI_PREDICATE_SRC1_UDW   _MMIO(0x2408 + 4)
572
573 #define MI_PREDICATE_RESULT_2   _MMIO(0x2214)
574 #define  LOWER_SLICE_ENABLED    (1<<0)
575 #define  LOWER_SLICE_DISABLED   (0<<0)
576
577 /*
578  * 3D instructions used by the kernel
579  */
580 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
581
582 #define GEN9_MEDIA_POOL_STATE     ((0x3 << 29) | (0x2 << 27) | (0x5 << 16) | 4)
583 #define   GEN9_MEDIA_POOL_ENABLE  (1 << 31)
584 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
585 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
586 #define   SC_UPDATE_SCISSOR       (0x1<<1)
587 #define   SC_ENABLE_MASK          (0x1<<0)
588 #define   SC_ENABLE               (0x1<<0)
589 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
590 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
591 #define   SCI_YMIN_MASK      (0xffff<<16)
592 #define   SCI_XMIN_MASK      (0xffff<<0)
593 #define   SCI_YMAX_MASK      (0xffff<<16)
594 #define   SCI_XMAX_MASK      (0xffff<<0)
595 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
596 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
597 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
598 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
599 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
600 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
601 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
602 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
603 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
604
605 #define COLOR_BLT_CMD                   (2<<29 | 0x40<<22 | (5-2))
606 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
607 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
608 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
609 #define   BLT_WRITE_A                   (2<<20)
610 #define   BLT_WRITE_RGB                 (1<<20)
611 #define   BLT_WRITE_RGBA                (BLT_WRITE_RGB | BLT_WRITE_A)
612 #define   BLT_DEPTH_8                   (0<<24)
613 #define   BLT_DEPTH_16_565              (1<<24)
614 #define   BLT_DEPTH_16_1555             (2<<24)
615 #define   BLT_DEPTH_32                  (3<<24)
616 #define   BLT_ROP_SRC_COPY              (0xcc<<16)
617 #define   BLT_ROP_COLOR_COPY            (0xf0<<16)
618 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
619 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
620 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
621 #define   ASYNC_FLIP                (1<<22)
622 #define   DISPLAY_PLANE_A           (0<<20)
623 #define   DISPLAY_PLANE_B           (1<<20)
624 #define GFX_OP_PIPE_CONTROL(len)        ((0x3<<29)|(0x3<<27)|(0x2<<24)|((len)-2))
625 #define   PIPE_CONTROL_FLUSH_L3                         (1<<27)
626 #define   PIPE_CONTROL_GLOBAL_GTT_IVB                   (1<<24) /* gen7+ */
627 #define   PIPE_CONTROL_MMIO_WRITE                       (1<<23)
628 #define   PIPE_CONTROL_STORE_DATA_INDEX                 (1<<21)
629 #define   PIPE_CONTROL_CS_STALL                         (1<<20)
630 #define   PIPE_CONTROL_TLB_INVALIDATE                   (1<<18)
631 #define   PIPE_CONTROL_MEDIA_STATE_CLEAR                (1<<16)
632 #define   PIPE_CONTROL_QW_WRITE                         (1<<14)
633 #define   PIPE_CONTROL_POST_SYNC_OP_MASK                (3<<14)
634 #define   PIPE_CONTROL_DEPTH_STALL                      (1<<13)
635 #define   PIPE_CONTROL_WRITE_FLUSH                      (1<<12)
636 #define   PIPE_CONTROL_RENDER_TARGET_CACHE_FLUSH        (1<<12) /* gen6+ */
637 #define   PIPE_CONTROL_INSTRUCTION_CACHE_INVALIDATE     (1<<11) /* MBZ on Ironlake */
638 #define   PIPE_CONTROL_TEXTURE_CACHE_INVALIDATE         (1<<10) /* GM45+ only */
639 #define   PIPE_CONTROL_INDIRECT_STATE_DISABLE           (1<<9)
640 #define   PIPE_CONTROL_NOTIFY                           (1<<8)
641 #define   PIPE_CONTROL_FLUSH_ENABLE                     (1<<7) /* gen7+ */
642 #define   PIPE_CONTROL_DC_FLUSH_ENABLE                  (1<<5)
643 #define   PIPE_CONTROL_VF_CACHE_INVALIDATE              (1<<4)
644 #define   PIPE_CONTROL_CONST_CACHE_INVALIDATE           (1<<3)
645 #define   PIPE_CONTROL_STATE_CACHE_INVALIDATE           (1<<2)
646 #define   PIPE_CONTROL_STALL_AT_SCOREBOARD              (1<<1)
647 #define   PIPE_CONTROL_DEPTH_CACHE_FLUSH                (1<<0)
648 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
649
650 /*
651  * Commands used only by the command parser
652  */
653 #define MI_SET_PREDICATE        MI_INSTR(0x01, 0)
654 #define MI_ARB_CHECK            MI_INSTR(0x05, 0)
655 #define MI_RS_CONTROL           MI_INSTR(0x06, 0)
656 #define MI_URB_ATOMIC_ALLOC     MI_INSTR(0x09, 0)
657 #define MI_PREDICATE            MI_INSTR(0x0C, 0)
658 #define MI_RS_CONTEXT           MI_INSTR(0x0F, 0)
659 #define MI_TOPOLOGY_FILTER      MI_INSTR(0x0D, 0)
660 #define MI_LOAD_SCAN_LINES_EXCL MI_INSTR(0x13, 0)
661 #define MI_URB_CLEAR            MI_INSTR(0x19, 0)
662 #define MI_UPDATE_GTT           MI_INSTR(0x23, 0)
663 #define MI_CLFLUSH              MI_INSTR(0x27, 0)
664 #define MI_REPORT_PERF_COUNT    MI_INSTR(0x28, 0)
665 #define   MI_REPORT_PERF_COUNT_GGTT (1<<0)
666 #define MI_LOAD_REGISTER_REG    MI_INSTR(0x2A, 0)
667 #define MI_RS_STORE_DATA_IMM    MI_INSTR(0x2B, 0)
668 #define MI_LOAD_URB_MEM         MI_INSTR(0x2C, 0)
669 #define MI_STORE_URB_MEM        MI_INSTR(0x2D, 0)
670 #define MI_CONDITIONAL_BATCH_BUFFER_END MI_INSTR(0x36, 0)
671
672 #define PIPELINE_SELECT                ((0x3<<29)|(0x1<<27)|(0x1<<24)|(0x4<<16))
673 #define GFX_OP_3DSTATE_VF_STATISTICS   ((0x3<<29)|(0x1<<27)|(0x0<<24)|(0xB<<16))
674 #define MEDIA_VFE_STATE                ((0x3<<29)|(0x2<<27)|(0x0<<24)|(0x0<<16))
675 #define  MEDIA_VFE_STATE_MMIO_ACCESS_MASK (0x18)
676 #define GPGPU_OBJECT                   ((0x3<<29)|(0x2<<27)|(0x1<<24)|(0x4<<16))
677 #define GPGPU_WALKER                   ((0x3<<29)|(0x2<<27)|(0x1<<24)|(0x5<<16))
678 #define GFX_OP_3DSTATE_DX9_CONSTANTF_VS \
679         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x39<<16))
680 #define GFX_OP_3DSTATE_DX9_CONSTANTF_PS \
681         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x3A<<16))
682 #define GFX_OP_3DSTATE_SO_DECL_LIST \
683         ((0x3<<29)|(0x3<<27)|(0x1<<24)|(0x17<<16))
684
685 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_VS \
686         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x43<<16))
687 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_GS \
688         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x44<<16))
689 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_HS \
690         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x45<<16))
691 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_DS \
692         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x46<<16))
693 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_PS \
694         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x47<<16))
695
696 #define MFX_WAIT  ((0x3<<29)|(0x1<<27)|(0x0<<16))
697
698 #define COLOR_BLT     ((0x2<<29)|(0x40<<22))
699 #define SRC_COPY_BLT  ((0x2<<29)|(0x43<<22))
700
701 /*
702  * Registers used only by the command parser
703  */
704 #define BCS_SWCTRL _MMIO(0x22200)
705
706 #define GPGPU_THREADS_DISPATCHED        _MMIO(0x2290)
707 #define GPGPU_THREADS_DISPATCHED_UDW    _MMIO(0x2290 + 4)
708 #define HS_INVOCATION_COUNT             _MMIO(0x2300)
709 #define HS_INVOCATION_COUNT_UDW         _MMIO(0x2300 + 4)
710 #define DS_INVOCATION_COUNT             _MMIO(0x2308)
711 #define DS_INVOCATION_COUNT_UDW         _MMIO(0x2308 + 4)
712 #define IA_VERTICES_COUNT               _MMIO(0x2310)
713 #define IA_VERTICES_COUNT_UDW           _MMIO(0x2310 + 4)
714 #define IA_PRIMITIVES_COUNT             _MMIO(0x2318)
715 #define IA_PRIMITIVES_COUNT_UDW         _MMIO(0x2318 + 4)
716 #define VS_INVOCATION_COUNT             _MMIO(0x2320)
717 #define VS_INVOCATION_COUNT_UDW         _MMIO(0x2320 + 4)
718 #define GS_INVOCATION_COUNT             _MMIO(0x2328)
719 #define GS_INVOCATION_COUNT_UDW         _MMIO(0x2328 + 4)
720 #define GS_PRIMITIVES_COUNT             _MMIO(0x2330)
721 #define GS_PRIMITIVES_COUNT_UDW         _MMIO(0x2330 + 4)
722 #define CL_INVOCATION_COUNT             _MMIO(0x2338)
723 #define CL_INVOCATION_COUNT_UDW         _MMIO(0x2338 + 4)
724 #define CL_PRIMITIVES_COUNT             _MMIO(0x2340)
725 #define CL_PRIMITIVES_COUNT_UDW         _MMIO(0x2340 + 4)
726 #define PS_INVOCATION_COUNT             _MMIO(0x2348)
727 #define PS_INVOCATION_COUNT_UDW         _MMIO(0x2348 + 4)
728 #define PS_DEPTH_COUNT                  _MMIO(0x2350)
729 #define PS_DEPTH_COUNT_UDW              _MMIO(0x2350 + 4)
730
731 /* There are the 4 64-bit counter registers, one for each stream output */
732 #define GEN7_SO_NUM_PRIMS_WRITTEN(n)            _MMIO(0x5200 + (n) * 8)
733 #define GEN7_SO_NUM_PRIMS_WRITTEN_UDW(n)        _MMIO(0x5200 + (n) * 8 + 4)
734
735 #define GEN7_SO_PRIM_STORAGE_NEEDED(n)          _MMIO(0x5240 + (n) * 8)
736 #define GEN7_SO_PRIM_STORAGE_NEEDED_UDW(n)      _MMIO(0x5240 + (n) * 8 + 4)
737
738 #define GEN7_3DPRIM_END_OFFSET          _MMIO(0x2420)
739 #define GEN7_3DPRIM_START_VERTEX        _MMIO(0x2430)
740 #define GEN7_3DPRIM_VERTEX_COUNT        _MMIO(0x2434)
741 #define GEN7_3DPRIM_INSTANCE_COUNT      _MMIO(0x2438)
742 #define GEN7_3DPRIM_START_INSTANCE      _MMIO(0x243C)
743 #define GEN7_3DPRIM_BASE_VERTEX         _MMIO(0x2440)
744
745 #define GEN7_GPGPU_DISPATCHDIMX         _MMIO(0x2500)
746 #define GEN7_GPGPU_DISPATCHDIMY         _MMIO(0x2504)
747 #define GEN7_GPGPU_DISPATCHDIMZ         _MMIO(0x2508)
748
749 /* There are the 16 64-bit CS General Purpose Registers */
750 #define HSW_CS_GPR(n)                   _MMIO(0x2600 + (n) * 8)
751 #define HSW_CS_GPR_UDW(n)               _MMIO(0x2600 + (n) * 8 + 4)
752
753 #define GEN7_OACONTROL _MMIO(0x2360)
754 #define  GEN7_OACONTROL_CTX_MASK            0xFFFFF000
755 #define  GEN7_OACONTROL_TIMER_PERIOD_MASK   0x3F
756 #define  GEN7_OACONTROL_TIMER_PERIOD_SHIFT  6
757 #define  GEN7_OACONTROL_TIMER_ENABLE        (1<<5)
758 #define  GEN7_OACONTROL_FORMAT_A13          (0<<2)
759 #define  GEN7_OACONTROL_FORMAT_A29          (1<<2)
760 #define  GEN7_OACONTROL_FORMAT_A13_B8_C8    (2<<2)
761 #define  GEN7_OACONTROL_FORMAT_A29_B8_C8    (3<<2)
762 #define  GEN7_OACONTROL_FORMAT_B4_C8        (4<<2)
763 #define  GEN7_OACONTROL_FORMAT_A45_B8_C8    (5<<2)
764 #define  GEN7_OACONTROL_FORMAT_B4_C8_A16    (6<<2)
765 #define  GEN7_OACONTROL_FORMAT_C4_B8        (7<<2)
766 #define  GEN7_OACONTROL_FORMAT_SHIFT        2
767 #define  GEN7_OACONTROL_PER_CTX_ENABLE      (1<<1)
768 #define  GEN7_OACONTROL_ENABLE              (1<<0)
769
770 #define GEN8_OACTXID _MMIO(0x2364)
771
772 #define GEN8_OA_DEBUG _MMIO(0x2B04)
773 #define  GEN9_OA_DEBUG_DISABLE_CLK_RATIO_REPORTS    (1<<5)
774 #define  GEN9_OA_DEBUG_INCLUDE_CLK_RATIO            (1<<6)
775 #define  GEN9_OA_DEBUG_DISABLE_GO_1_0_REPORTS       (1<<2)
776 #define  GEN9_OA_DEBUG_DISABLE_CTX_SWITCH_REPORTS   (1<<1)
777
778 #define GEN8_OACONTROL _MMIO(0x2B00)
779 #define  GEN8_OA_REPORT_FORMAT_A12          (0<<2)
780 #define  GEN8_OA_REPORT_FORMAT_A12_B8_C8    (2<<2)
781 #define  GEN8_OA_REPORT_FORMAT_A36_B8_C8    (5<<2)
782 #define  GEN8_OA_REPORT_FORMAT_C4_B8        (7<<2)
783 #define  GEN8_OA_REPORT_FORMAT_SHIFT        2
784 #define  GEN8_OA_SPECIFIC_CONTEXT_ENABLE    (1<<1)
785 #define  GEN8_OA_COUNTER_ENABLE             (1<<0)
786
787 #define GEN8_OACTXCONTROL _MMIO(0x2360)
788 #define  GEN8_OA_TIMER_PERIOD_MASK          0x3F
789 #define  GEN8_OA_TIMER_PERIOD_SHIFT         2
790 #define  GEN8_OA_TIMER_ENABLE               (1<<1)
791 #define  GEN8_OA_COUNTER_RESUME             (1<<0)
792
793 #define GEN7_OABUFFER _MMIO(0x23B0) /* R/W */
794 #define  GEN7_OABUFFER_OVERRUN_DISABLE      (1<<3)
795 #define  GEN7_OABUFFER_EDGE_TRIGGER         (1<<2)
796 #define  GEN7_OABUFFER_STOP_RESUME_ENABLE   (1<<1)
797 #define  GEN7_OABUFFER_RESUME               (1<<0)
798
799 #define GEN8_OABUFFER_UDW _MMIO(0x23b4)
800 #define GEN8_OABUFFER _MMIO(0x2b14)
801
802 #define GEN7_OASTATUS1 _MMIO(0x2364)
803 #define  GEN7_OASTATUS1_TAIL_MASK           0xffffffc0
804 #define  GEN7_OASTATUS1_COUNTER_OVERFLOW    (1<<2)
805 #define  GEN7_OASTATUS1_OABUFFER_OVERFLOW   (1<<1)
806 #define  GEN7_OASTATUS1_REPORT_LOST         (1<<0)
807
808 #define GEN7_OASTATUS2 _MMIO(0x2368)
809 #define GEN7_OASTATUS2_HEAD_MASK    0xffffffc0
810
811 #define GEN8_OASTATUS _MMIO(0x2b08)
812 #define  GEN8_OASTATUS_OVERRUN_STATUS       (1<<3)
813 #define  GEN8_OASTATUS_COUNTER_OVERFLOW     (1<<2)
814 #define  GEN8_OASTATUS_OABUFFER_OVERFLOW    (1<<1)
815 #define  GEN8_OASTATUS_REPORT_LOST          (1<<0)
816
817 #define GEN8_OAHEADPTR _MMIO(0x2B0C)
818 #define GEN8_OAHEADPTR_MASK    0xffffffc0
819 #define GEN8_OATAILPTR _MMIO(0x2B10)
820 #define GEN8_OATAILPTR_MASK    0xffffffc0
821
822 #define OABUFFER_SIZE_128K  (0<<3)
823 #define OABUFFER_SIZE_256K  (1<<3)
824 #define OABUFFER_SIZE_512K  (2<<3)
825 #define OABUFFER_SIZE_1M    (3<<3)
826 #define OABUFFER_SIZE_2M    (4<<3)
827 #define OABUFFER_SIZE_4M    (5<<3)
828 #define OABUFFER_SIZE_8M    (6<<3)
829 #define OABUFFER_SIZE_16M   (7<<3)
830
831 #define OA_MEM_SELECT_GGTT  (1<<0)
832
833 /*
834  * Flexible, Aggregate EU Counter Registers.
835  * Note: these aren't contiguous
836  */
837 #define EU_PERF_CNTL0       _MMIO(0xe458)
838 #define EU_PERF_CNTL1       _MMIO(0xe558)
839 #define EU_PERF_CNTL2       _MMIO(0xe658)
840 #define EU_PERF_CNTL3       _MMIO(0xe758)
841 #define EU_PERF_CNTL4       _MMIO(0xe45c)
842 #define EU_PERF_CNTL5       _MMIO(0xe55c)
843 #define EU_PERF_CNTL6       _MMIO(0xe65c)
844
845 /*
846  * OA Boolean state
847  */
848
849 #define OASTARTTRIG1 _MMIO(0x2710)
850 #define OASTARTTRIG1_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
851 #define OASTARTTRIG1_THRESHOLD_MASK           0xffff
852
853 #define OASTARTTRIG2 _MMIO(0x2714)
854 #define OASTARTTRIG2_INVERT_A_0 (1<<0)
855 #define OASTARTTRIG2_INVERT_A_1 (1<<1)
856 #define OASTARTTRIG2_INVERT_A_2 (1<<2)
857 #define OASTARTTRIG2_INVERT_A_3 (1<<3)
858 #define OASTARTTRIG2_INVERT_A_4 (1<<4)
859 #define OASTARTTRIG2_INVERT_A_5 (1<<5)
860 #define OASTARTTRIG2_INVERT_A_6 (1<<6)
861 #define OASTARTTRIG2_INVERT_A_7 (1<<7)
862 #define OASTARTTRIG2_INVERT_A_8 (1<<8)
863 #define OASTARTTRIG2_INVERT_A_9 (1<<9)
864 #define OASTARTTRIG2_INVERT_A_10 (1<<10)
865 #define OASTARTTRIG2_INVERT_A_11 (1<<11)
866 #define OASTARTTRIG2_INVERT_A_12 (1<<12)
867 #define OASTARTTRIG2_INVERT_A_13 (1<<13)
868 #define OASTARTTRIG2_INVERT_A_14 (1<<14)
869 #define OASTARTTRIG2_INVERT_A_15 (1<<15)
870 #define OASTARTTRIG2_INVERT_B_0 (1<<16)
871 #define OASTARTTRIG2_INVERT_B_1 (1<<17)
872 #define OASTARTTRIG2_INVERT_B_2 (1<<18)
873 #define OASTARTTRIG2_INVERT_B_3 (1<<19)
874 #define OASTARTTRIG2_INVERT_C_0 (1<<20)
875 #define OASTARTTRIG2_INVERT_C_1 (1<<21)
876 #define OASTARTTRIG2_INVERT_D_0 (1<<22)
877 #define OASTARTTRIG2_THRESHOLD_ENABLE       (1<<23)
878 #define OASTARTTRIG2_START_TRIG_FLAG_MBZ    (1<<24)
879 #define OASTARTTRIG2_EVENT_SELECT_0  (1<<28)
880 #define OASTARTTRIG2_EVENT_SELECT_1  (1<<29)
881 #define OASTARTTRIG2_EVENT_SELECT_2  (1<<30)
882 #define OASTARTTRIG2_EVENT_SELECT_3  (1<<31)
883
884 #define OASTARTTRIG3 _MMIO(0x2718)
885 #define OASTARTTRIG3_NOA_SELECT_MASK       0xf
886 #define OASTARTTRIG3_NOA_SELECT_8_SHIFT    0
887 #define OASTARTTRIG3_NOA_SELECT_9_SHIFT    4
888 #define OASTARTTRIG3_NOA_SELECT_10_SHIFT   8
889 #define OASTARTTRIG3_NOA_SELECT_11_SHIFT   12
890 #define OASTARTTRIG3_NOA_SELECT_12_SHIFT   16
891 #define OASTARTTRIG3_NOA_SELECT_13_SHIFT   20
892 #define OASTARTTRIG3_NOA_SELECT_14_SHIFT   24
893 #define OASTARTTRIG3_NOA_SELECT_15_SHIFT   28
894
895 #define OASTARTTRIG4 _MMIO(0x271c)
896 #define OASTARTTRIG4_NOA_SELECT_MASK        0xf
897 #define OASTARTTRIG4_NOA_SELECT_0_SHIFT    0
898 #define OASTARTTRIG4_NOA_SELECT_1_SHIFT    4
899 #define OASTARTTRIG4_NOA_SELECT_2_SHIFT    8
900 #define OASTARTTRIG4_NOA_SELECT_3_SHIFT    12
901 #define OASTARTTRIG4_NOA_SELECT_4_SHIFT    16
902 #define OASTARTTRIG4_NOA_SELECT_5_SHIFT    20
903 #define OASTARTTRIG4_NOA_SELECT_6_SHIFT    24
904 #define OASTARTTRIG4_NOA_SELECT_7_SHIFT    28
905
906 #define OASTARTTRIG5 _MMIO(0x2720)
907 #define OASTARTTRIG5_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
908 #define OASTARTTRIG5_THRESHOLD_MASK           0xffff
909
910 #define OASTARTTRIG6 _MMIO(0x2724)
911 #define OASTARTTRIG6_INVERT_A_0 (1<<0)
912 #define OASTARTTRIG6_INVERT_A_1 (1<<1)
913 #define OASTARTTRIG6_INVERT_A_2 (1<<2)
914 #define OASTARTTRIG6_INVERT_A_3 (1<<3)
915 #define OASTARTTRIG6_INVERT_A_4 (1<<4)
916 #define OASTARTTRIG6_INVERT_A_5 (1<<5)
917 #define OASTARTTRIG6_INVERT_A_6 (1<<6)
918 #define OASTARTTRIG6_INVERT_A_7 (1<<7)
919 #define OASTARTTRIG6_INVERT_A_8 (1<<8)
920 #define OASTARTTRIG6_INVERT_A_9 (1<<9)
921 #define OASTARTTRIG6_INVERT_A_10 (1<<10)
922 #define OASTARTTRIG6_INVERT_A_11 (1<<11)
923 #define OASTARTTRIG6_INVERT_A_12 (1<<12)
924 #define OASTARTTRIG6_INVERT_A_13 (1<<13)
925 #define OASTARTTRIG6_INVERT_A_14 (1<<14)
926 #define OASTARTTRIG6_INVERT_A_15 (1<<15)
927 #define OASTARTTRIG6_INVERT_B_0 (1<<16)
928 #define OASTARTTRIG6_INVERT_B_1 (1<<17)
929 #define OASTARTTRIG6_INVERT_B_2 (1<<18)
930 #define OASTARTTRIG6_INVERT_B_3 (1<<19)
931 #define OASTARTTRIG6_INVERT_C_0 (1<<20)
932 #define OASTARTTRIG6_INVERT_C_1 (1<<21)
933 #define OASTARTTRIG6_INVERT_D_0 (1<<22)
934 #define OASTARTTRIG6_THRESHOLD_ENABLE       (1<<23)
935 #define OASTARTTRIG6_START_TRIG_FLAG_MBZ    (1<<24)
936 #define OASTARTTRIG6_EVENT_SELECT_4  (1<<28)
937 #define OASTARTTRIG6_EVENT_SELECT_5  (1<<29)
938 #define OASTARTTRIG6_EVENT_SELECT_6  (1<<30)
939 #define OASTARTTRIG6_EVENT_SELECT_7  (1<<31)
940
941 #define OASTARTTRIG7 _MMIO(0x2728)
942 #define OASTARTTRIG7_NOA_SELECT_MASK       0xf
943 #define OASTARTTRIG7_NOA_SELECT_8_SHIFT    0
944 #define OASTARTTRIG7_NOA_SELECT_9_SHIFT    4
945 #define OASTARTTRIG7_NOA_SELECT_10_SHIFT   8
946 #define OASTARTTRIG7_NOA_SELECT_11_SHIFT   12
947 #define OASTARTTRIG7_NOA_SELECT_12_SHIFT   16
948 #define OASTARTTRIG7_NOA_SELECT_13_SHIFT   20
949 #define OASTARTTRIG7_NOA_SELECT_14_SHIFT   24
950 #define OASTARTTRIG7_NOA_SELECT_15_SHIFT   28
951
952 #define OASTARTTRIG8 _MMIO(0x272c)
953 #define OASTARTTRIG8_NOA_SELECT_MASK       0xf
954 #define OASTARTTRIG8_NOA_SELECT_0_SHIFT    0
955 #define OASTARTTRIG8_NOA_SELECT_1_SHIFT    4
956 #define OASTARTTRIG8_NOA_SELECT_2_SHIFT    8
957 #define OASTARTTRIG8_NOA_SELECT_3_SHIFT    12
958 #define OASTARTTRIG8_NOA_SELECT_4_SHIFT    16
959 #define OASTARTTRIG8_NOA_SELECT_5_SHIFT    20
960 #define OASTARTTRIG8_NOA_SELECT_6_SHIFT    24
961 #define OASTARTTRIG8_NOA_SELECT_7_SHIFT    28
962
963 #define OAREPORTTRIG1 _MMIO(0x2740)
964 #define OAREPORTTRIG1_THRESHOLD_MASK 0xffff
965 #define OAREPORTTRIG1_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
966
967 #define OAREPORTTRIG2 _MMIO(0x2744)
968 #define OAREPORTTRIG2_INVERT_A_0  (1<<0)
969 #define OAREPORTTRIG2_INVERT_A_1  (1<<1)
970 #define OAREPORTTRIG2_INVERT_A_2  (1<<2)
971 #define OAREPORTTRIG2_INVERT_A_3  (1<<3)
972 #define OAREPORTTRIG2_INVERT_A_4  (1<<4)
973 #define OAREPORTTRIG2_INVERT_A_5  (1<<5)
974 #define OAREPORTTRIG2_INVERT_A_6  (1<<6)
975 #define OAREPORTTRIG2_INVERT_A_7  (1<<7)
976 #define OAREPORTTRIG2_INVERT_A_8  (1<<8)
977 #define OAREPORTTRIG2_INVERT_A_9  (1<<9)
978 #define OAREPORTTRIG2_INVERT_A_10 (1<<10)
979 #define OAREPORTTRIG2_INVERT_A_11 (1<<11)
980 #define OAREPORTTRIG2_INVERT_A_12 (1<<12)
981 #define OAREPORTTRIG2_INVERT_A_13 (1<<13)
982 #define OAREPORTTRIG2_INVERT_A_14 (1<<14)
983 #define OAREPORTTRIG2_INVERT_A_15 (1<<15)
984 #define OAREPORTTRIG2_INVERT_B_0  (1<<16)
985 #define OAREPORTTRIG2_INVERT_B_1  (1<<17)
986 #define OAREPORTTRIG2_INVERT_B_2  (1<<18)
987 #define OAREPORTTRIG2_INVERT_B_3  (1<<19)
988 #define OAREPORTTRIG2_INVERT_C_0  (1<<20)
989 #define OAREPORTTRIG2_INVERT_C_1  (1<<21)
990 #define OAREPORTTRIG2_INVERT_D_0  (1<<22)
991 #define OAREPORTTRIG2_THRESHOLD_ENABLE      (1<<23)
992 #define OAREPORTTRIG2_REPORT_TRIGGER_ENABLE (1<<31)
993
994 #define OAREPORTTRIG3 _MMIO(0x2748)
995 #define OAREPORTTRIG3_NOA_SELECT_MASK       0xf
996 #define OAREPORTTRIG3_NOA_SELECT_8_SHIFT    0
997 #define OAREPORTTRIG3_NOA_SELECT_9_SHIFT    4
998 #define OAREPORTTRIG3_NOA_SELECT_10_SHIFT   8
999 #define OAREPORTTRIG3_NOA_SELECT_11_SHIFT   12
1000 #define OAREPORTTRIG3_NOA_SELECT_12_SHIFT   16
1001 #define OAREPORTTRIG3_NOA_SELECT_13_SHIFT   20
1002 #define OAREPORTTRIG3_NOA_SELECT_14_SHIFT   24
1003 #define OAREPORTTRIG3_NOA_SELECT_15_SHIFT   28
1004
1005 #define OAREPORTTRIG4 _MMIO(0x274c)
1006 #define OAREPORTTRIG4_NOA_SELECT_MASK       0xf
1007 #define OAREPORTTRIG4_NOA_SELECT_0_SHIFT    0
1008 #define OAREPORTTRIG4_NOA_SELECT_1_SHIFT    4
1009 #define OAREPORTTRIG4_NOA_SELECT_2_SHIFT    8
1010 #define OAREPORTTRIG4_NOA_SELECT_3_SHIFT    12
1011 #define OAREPORTTRIG4_NOA_SELECT_4_SHIFT    16
1012 #define OAREPORTTRIG4_NOA_SELECT_5_SHIFT    20
1013 #define OAREPORTTRIG4_NOA_SELECT_6_SHIFT    24
1014 #define OAREPORTTRIG4_NOA_SELECT_7_SHIFT    28
1015
1016 #define OAREPORTTRIG5 _MMIO(0x2750)
1017 #define OAREPORTTRIG5_THRESHOLD_MASK 0xffff
1018 #define OAREPORTTRIG5_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
1019
1020 #define OAREPORTTRIG6 _MMIO(0x2754)
1021 #define OAREPORTTRIG6_INVERT_A_0  (1<<0)
1022 #define OAREPORTTRIG6_INVERT_A_1  (1<<1)
1023 #define OAREPORTTRIG6_INVERT_A_2  (1<<2)
1024 #define OAREPORTTRIG6_INVERT_A_3  (1<<3)
1025 #define OAREPORTTRIG6_INVERT_A_4  (1<<4)
1026 #define OAREPORTTRIG6_INVERT_A_5  (1<<5)
1027 #define OAREPORTTRIG6_INVERT_A_6  (1<<6)
1028 #define OAREPORTTRIG6_INVERT_A_7  (1<<7)
1029 #define OAREPORTTRIG6_INVERT_A_8  (1<<8)
1030 #define OAREPORTTRIG6_INVERT_A_9  (1<<9)
1031 #define OAREPORTTRIG6_INVERT_A_10 (1<<10)
1032 #define OAREPORTTRIG6_INVERT_A_11 (1<<11)
1033 #define OAREPORTTRIG6_INVERT_A_12 (1<<12)
1034 #define OAREPORTTRIG6_INVERT_A_13 (1<<13)
1035 #define OAREPORTTRIG6_INVERT_A_14 (1<<14)
1036 #define OAREPORTTRIG6_INVERT_A_15 (1<<15)
1037 #define OAREPORTTRIG6_INVERT_B_0  (1<<16)
1038 #define OAREPORTTRIG6_INVERT_B_1  (1<<17)
1039 #define OAREPORTTRIG6_INVERT_B_2  (1<<18)
1040 #define OAREPORTTRIG6_INVERT_B_3  (1<<19)
1041 #define OAREPORTTRIG6_INVERT_C_0  (1<<20)
1042 #define OAREPORTTRIG6_INVERT_C_1  (1<<21)
1043 #define OAREPORTTRIG6_INVERT_D_0  (1<<22)
1044 #define OAREPORTTRIG6_THRESHOLD_ENABLE      (1<<23)
1045 #define OAREPORTTRIG6_REPORT_TRIGGER_ENABLE (1<<31)
1046
1047 #define OAREPORTTRIG7 _MMIO(0x2758)
1048 #define OAREPORTTRIG7_NOA_SELECT_MASK       0xf
1049 #define OAREPORTTRIG7_NOA_SELECT_8_SHIFT    0
1050 #define OAREPORTTRIG7_NOA_SELECT_9_SHIFT    4
1051 #define OAREPORTTRIG7_NOA_SELECT_10_SHIFT   8
1052 #define OAREPORTTRIG7_NOA_SELECT_11_SHIFT   12
1053 #define OAREPORTTRIG7_NOA_SELECT_12_SHIFT   16
1054 #define OAREPORTTRIG7_NOA_SELECT_13_SHIFT   20
1055 #define OAREPORTTRIG7_NOA_SELECT_14_SHIFT   24
1056 #define OAREPORTTRIG7_NOA_SELECT_15_SHIFT   28
1057
1058 #define OAREPORTTRIG8 _MMIO(0x275c)
1059 #define OAREPORTTRIG8_NOA_SELECT_MASK       0xf
1060 #define OAREPORTTRIG8_NOA_SELECT_0_SHIFT    0
1061 #define OAREPORTTRIG8_NOA_SELECT_1_SHIFT    4
1062 #define OAREPORTTRIG8_NOA_SELECT_2_SHIFT    8
1063 #define OAREPORTTRIG8_NOA_SELECT_3_SHIFT    12
1064 #define OAREPORTTRIG8_NOA_SELECT_4_SHIFT    16
1065 #define OAREPORTTRIG8_NOA_SELECT_5_SHIFT    20
1066 #define OAREPORTTRIG8_NOA_SELECT_6_SHIFT    24
1067 #define OAREPORTTRIG8_NOA_SELECT_7_SHIFT    28
1068
1069 /* CECX_0 */
1070 #define OACEC_COMPARE_LESS_OR_EQUAL     6
1071 #define OACEC_COMPARE_NOT_EQUAL         5
1072 #define OACEC_COMPARE_LESS_THAN         4
1073 #define OACEC_COMPARE_GREATER_OR_EQUAL  3
1074 #define OACEC_COMPARE_EQUAL             2
1075 #define OACEC_COMPARE_GREATER_THAN      1
1076 #define OACEC_COMPARE_ANY_EQUAL         0
1077
1078 #define OACEC_COMPARE_VALUE_MASK    0xffff
1079 #define OACEC_COMPARE_VALUE_SHIFT   3
1080
1081 #define OACEC_SELECT_NOA        (0<<19)
1082 #define OACEC_SELECT_PREV       (1<<19)
1083 #define OACEC_SELECT_BOOLEAN    (2<<19)
1084
1085 /* CECX_1 */
1086 #define OACEC_MASK_MASK             0xffff
1087 #define OACEC_CONSIDERATIONS_MASK   0xffff
1088 #define OACEC_CONSIDERATIONS_SHIFT  16
1089
1090 #define OACEC0_0 _MMIO(0x2770)
1091 #define OACEC0_1 _MMIO(0x2774)
1092 #define OACEC1_0 _MMIO(0x2778)
1093 #define OACEC1_1 _MMIO(0x277c)
1094 #define OACEC2_0 _MMIO(0x2780)
1095 #define OACEC2_1 _MMIO(0x2784)
1096 #define OACEC3_0 _MMIO(0x2788)
1097 #define OACEC3_1 _MMIO(0x278c)
1098 #define OACEC4_0 _MMIO(0x2790)
1099 #define OACEC4_1 _MMIO(0x2794)
1100 #define OACEC5_0 _MMIO(0x2798)
1101 #define OACEC5_1 _MMIO(0x279c)
1102 #define OACEC6_0 _MMIO(0x27a0)
1103 #define OACEC6_1 _MMIO(0x27a4)
1104 #define OACEC7_0 _MMIO(0x27a8)
1105 #define OACEC7_1 _MMIO(0x27ac)
1106
1107 /* OA perf counters */
1108 #define OA_PERFCNT1_LO      _MMIO(0x91B8)
1109 #define OA_PERFCNT1_HI      _MMIO(0x91BC)
1110 #define OA_PERFCNT2_LO      _MMIO(0x91C0)
1111 #define OA_PERFCNT2_HI      _MMIO(0x91C4)
1112
1113 #define OA_PERFMATRIX_LO    _MMIO(0x91C8)
1114 #define OA_PERFMATRIX_HI    _MMIO(0x91CC)
1115
1116 /* RPM unit config (Gen8+) */
1117 #define RPM_CONFIG0         _MMIO(0x0D00)
1118 #define RPM_CONFIG1         _MMIO(0x0D04)
1119
1120 /* RPC unit config (Gen8+) */
1121 #define RPM_CONFIG          _MMIO(0x0D08)
1122
1123 /* NOA (Gen8+) */
1124 #define NOA_CONFIG(i)       _MMIO(0x0D0C + (i) * 4)
1125
1126 #define MICRO_BP0_0         _MMIO(0x9800)
1127 #define MICRO_BP0_2         _MMIO(0x9804)
1128 #define MICRO_BP0_1         _MMIO(0x9808)
1129
1130 #define MICRO_BP1_0         _MMIO(0x980C)
1131 #define MICRO_BP1_2         _MMIO(0x9810)
1132 #define MICRO_BP1_1         _MMIO(0x9814)
1133
1134 #define MICRO_BP2_0         _MMIO(0x9818)
1135 #define MICRO_BP2_2         _MMIO(0x981C)
1136 #define MICRO_BP2_1         _MMIO(0x9820)
1137
1138 #define MICRO_BP3_0         _MMIO(0x9824)
1139 #define MICRO_BP3_2         _MMIO(0x9828)
1140 #define MICRO_BP3_1         _MMIO(0x982C)
1141
1142 #define MICRO_BP_TRIGGER                _MMIO(0x9830)
1143 #define MICRO_BP3_COUNT_STATUS01        _MMIO(0x9834)
1144 #define MICRO_BP3_COUNT_STATUS23        _MMIO(0x9838)
1145 #define MICRO_BP_FIRED_ARMED            _MMIO(0x983C)
1146
1147 #define GDT_CHICKEN_BITS    _MMIO(0x9840)
1148 #define   GT_NOA_ENABLE     0x00000080
1149
1150 #define NOA_DATA            _MMIO(0x986C)
1151 #define NOA_WRITE           _MMIO(0x9888)
1152
1153 #define _GEN7_PIPEA_DE_LOAD_SL  0x70068
1154 #define _GEN7_PIPEB_DE_LOAD_SL  0x71068
1155 #define GEN7_PIPE_DE_LOAD_SL(pipe) _MMIO_PIPE(pipe, _GEN7_PIPEA_DE_LOAD_SL, _GEN7_PIPEB_DE_LOAD_SL)
1156
1157 /*
1158  * Reset registers
1159  */
1160 #define DEBUG_RESET_I830                _MMIO(0x6070)
1161 #define  DEBUG_RESET_FULL               (1<<7)
1162 #define  DEBUG_RESET_RENDER             (1<<8)
1163 #define  DEBUG_RESET_DISPLAY            (1<<9)
1164
1165 /*
1166  * IOSF sideband
1167  */
1168 #define VLV_IOSF_DOORBELL_REQ                   _MMIO(VLV_DISPLAY_BASE + 0x2100)
1169 #define   IOSF_DEVFN_SHIFT                      24
1170 #define   IOSF_OPCODE_SHIFT                     16
1171 #define   IOSF_PORT_SHIFT                       8
1172 #define   IOSF_BYTE_ENABLES_SHIFT               4
1173 #define   IOSF_BAR_SHIFT                        1
1174 #define   IOSF_SB_BUSY                          (1<<0)
1175 #define   IOSF_PORT_BUNIT                       0x03
1176 #define   IOSF_PORT_PUNIT                       0x04
1177 #define   IOSF_PORT_NC                          0x11
1178 #define   IOSF_PORT_DPIO                        0x12
1179 #define   IOSF_PORT_GPIO_NC                     0x13
1180 #define   IOSF_PORT_CCK                         0x14
1181 #define   IOSF_PORT_DPIO_2                      0x1a
1182 #define   IOSF_PORT_FLISDSI                     0x1b
1183 #define   IOSF_PORT_GPIO_SC                     0x48
1184 #define   IOSF_PORT_GPIO_SUS                    0xa8
1185 #define   IOSF_PORT_CCU                         0xa9
1186 #define   CHV_IOSF_PORT_GPIO_N                  0x13
1187 #define   CHV_IOSF_PORT_GPIO_SE                 0x48
1188 #define   CHV_IOSF_PORT_GPIO_E                  0xa8
1189 #define   CHV_IOSF_PORT_GPIO_SW                 0xb2
1190 #define VLV_IOSF_DATA                           _MMIO(VLV_DISPLAY_BASE + 0x2104)
1191 #define VLV_IOSF_ADDR                           _MMIO(VLV_DISPLAY_BASE + 0x2108)
1192
1193 /* See configdb bunit SB addr map */
1194 #define BUNIT_REG_BISOC                         0x11
1195
1196 #define PUNIT_REG_DSPFREQ                       0x36
1197 #define   DSPFREQSTAT_SHIFT_CHV                 24
1198 #define   DSPFREQSTAT_MASK_CHV                  (0x1f << DSPFREQSTAT_SHIFT_CHV)
1199 #define   DSPFREQGUAR_SHIFT_CHV                 8
1200 #define   DSPFREQGUAR_MASK_CHV                  (0x1f << DSPFREQGUAR_SHIFT_CHV)
1201 #define   DSPFREQSTAT_SHIFT                     30
1202 #define   DSPFREQSTAT_MASK                      (0x3 << DSPFREQSTAT_SHIFT)
1203 #define   DSPFREQGUAR_SHIFT                     14
1204 #define   DSPFREQGUAR_MASK                      (0x3 << DSPFREQGUAR_SHIFT)
1205 #define   DSP_MAXFIFO_PM5_STATUS                (1 << 22) /* chv */
1206 #define   DSP_AUTO_CDCLK_GATE_DISABLE           (1 << 7) /* chv */
1207 #define   DSP_MAXFIFO_PM5_ENABLE                (1 << 6) /* chv */
1208 #define   _DP_SSC(val, pipe)                    ((val) << (2 * (pipe)))
1209 #define   DP_SSC_MASK(pipe)                     _DP_SSC(0x3, (pipe))
1210 #define   DP_SSC_PWR_ON(pipe)                   _DP_SSC(0x0, (pipe))
1211 #define   DP_SSC_CLK_GATE(pipe)                 _DP_SSC(0x1, (pipe))
1212 #define   DP_SSC_RESET(pipe)                    _DP_SSC(0x2, (pipe))
1213 #define   DP_SSC_PWR_GATE(pipe)                 _DP_SSC(0x3, (pipe))
1214 #define   _DP_SSS(val, pipe)                    ((val) << (2 * (pipe) + 16))
1215 #define   DP_SSS_MASK(pipe)                     _DP_SSS(0x3, (pipe))
1216 #define   DP_SSS_PWR_ON(pipe)                   _DP_SSS(0x0, (pipe))
1217 #define   DP_SSS_CLK_GATE(pipe)                 _DP_SSS(0x1, (pipe))
1218 #define   DP_SSS_RESET(pipe)                    _DP_SSS(0x2, (pipe))
1219 #define   DP_SSS_PWR_GATE(pipe)                 _DP_SSS(0x3, (pipe))
1220
1221 /*
1222  * i915_power_well_id:
1223  *
1224  * Platform specific IDs used to look up power wells and - except for custom
1225  * power wells - to define request/status register flag bit positions. As such
1226  * the set of IDs on a given platform must be unique and except for custom
1227  * power wells their value must stay fixed.
1228  */
1229 enum i915_power_well_id {
1230         /*
1231          * I830
1232          *  - custom power well
1233          */
1234         I830_DISP_PW_PIPES = 0,
1235
1236         /*
1237          * VLV/CHV
1238          *  - PUNIT_REG_PWRGT_CTRL (bit: id*2),
1239          *    PUNIT_REG_PWRGT_STATUS (bit: id*2) (PUNIT HAS v0.8)
1240          */
1241         PUNIT_POWER_WELL_RENDER                 = 0,
1242         PUNIT_POWER_WELL_MEDIA                  = 1,
1243         PUNIT_POWER_WELL_DISP2D                 = 3,
1244         PUNIT_POWER_WELL_DPIO_CMN_BC            = 5,
1245         PUNIT_POWER_WELL_DPIO_TX_B_LANES_01     = 6,
1246         PUNIT_POWER_WELL_DPIO_TX_B_LANES_23     = 7,
1247         PUNIT_POWER_WELL_DPIO_TX_C_LANES_01     = 8,
1248         PUNIT_POWER_WELL_DPIO_TX_C_LANES_23     = 9,
1249         PUNIT_POWER_WELL_DPIO_RX0               = 10,
1250         PUNIT_POWER_WELL_DPIO_RX1               = 11,
1251         PUNIT_POWER_WELL_DPIO_CMN_D             = 12,
1252         /*  - custom power well */
1253         CHV_DISP_PW_PIPE_A,                     /* 13 */
1254
1255         /*
1256          * HSW/BDW
1257          *  - HSW_PWR_WELL_CTL_DRIVER(0) (status bit: id*2, req bit: id*2+1)
1258          */
1259         HSW_DISP_PW_GLOBAL = 15,
1260
1261         /*
1262          * GEN9+
1263          *  - HSW_PWR_WELL_CTL_DRIVER(0) (status bit: id*2, req bit: id*2+1)
1264          */
1265         SKL_DISP_PW_MISC_IO = 0,
1266         SKL_DISP_PW_DDI_A_E,
1267         GLK_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1268         CNL_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1269         SKL_DISP_PW_DDI_B,
1270         SKL_DISP_PW_DDI_C,
1271         SKL_DISP_PW_DDI_D,
1272
1273         GLK_DISP_PW_AUX_A = 8,
1274         GLK_DISP_PW_AUX_B,
1275         GLK_DISP_PW_AUX_C,
1276         CNL_DISP_PW_AUX_A = GLK_DISP_PW_AUX_A,
1277         CNL_DISP_PW_AUX_B = GLK_DISP_PW_AUX_B,
1278         CNL_DISP_PW_AUX_C = GLK_DISP_PW_AUX_C,
1279         CNL_DISP_PW_AUX_D,
1280
1281         SKL_DISP_PW_1 = 14,
1282         SKL_DISP_PW_2,
1283
1284         /* - custom power wells */
1285         SKL_DISP_PW_DC_OFF,
1286         BXT_DPIO_CMN_A,
1287         BXT_DPIO_CMN_BC,
1288         GLK_DPIO_CMN_C,                 /* 19 */
1289
1290         /*
1291          * Multiple platforms.
1292          * Must start following the highest ID of any platform.
1293          * - custom power wells
1294          */
1295         I915_DISP_PW_ALWAYS_ON = 20,
1296 };
1297
1298 #define PUNIT_REG_PWRGT_CTRL                    0x60
1299 #define PUNIT_REG_PWRGT_STATUS                  0x61
1300 #define   PUNIT_PWRGT_MASK(power_well)          (3 << ((power_well) * 2))
1301 #define   PUNIT_PWRGT_PWR_ON(power_well)        (0 << ((power_well) * 2))
1302 #define   PUNIT_PWRGT_CLK_GATE(power_well)      (1 << ((power_well) * 2))
1303 #define   PUNIT_PWRGT_RESET(power_well)         (2 << ((power_well) * 2))
1304 #define   PUNIT_PWRGT_PWR_GATE(power_well)      (3 << ((power_well) * 2))
1305
1306 #define PUNIT_REG_GPU_LFM                       0xd3
1307 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
1308 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
1309 #define   GPLLENABLE                            (1<<4)
1310 #define   GENFREQSTATUS                         (1<<0)
1311 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
1312 #define PUNIT_REG_CZ_TIMESTAMP                  0xce
1313
1314 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
1315 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
1316
1317 #define FB_GFX_FMAX_AT_VMAX_FUSE                0x136
1318 #define FB_GFX_FREQ_FUSE_MASK                   0xff
1319 #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT   24
1320 #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT   16
1321 #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT   8
1322
1323 #define FB_GFX_FMIN_AT_VMIN_FUSE                0x137
1324 #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT          8
1325
1326 #define PUNIT_REG_DDR_SETUP2                    0x139
1327 #define   FORCE_DDR_FREQ_REQ_ACK                (1 << 8)
1328 #define   FORCE_DDR_LOW_FREQ                    (1 << 1)
1329 #define   FORCE_DDR_HIGH_FREQ                   (1 << 0)
1330
1331 #define PUNIT_GPU_STATUS_REG                    0xdb
1332 #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT 16
1333 #define PUNIT_GPU_STATUS_MAX_FREQ_MASK          0xff
1334 #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT     8
1335 #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK      0xff
1336
1337 #define PUNIT_GPU_DUTYCYCLE_REG         0xdf
1338 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT      8
1339 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK       0xff
1340
1341 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
1342 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
1343 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
1344 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
1345 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
1346 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
1347 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
1348 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
1349 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
1350 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
1351
1352 #define VLV_TURBO_SOC_OVERRIDE  0x04
1353 #define         VLV_OVERRIDE_EN 1
1354 #define         VLV_SOC_TDP_EN  (1 << 1)
1355 #define         VLV_BIAS_CPU_125_SOC_875 (6 << 2)
1356 #define         CHV_BIAS_CPU_50_SOC_50 (3 << 2)
1357
1358 /* vlv2 north clock has */
1359 #define CCK_FUSE_REG                            0x8
1360 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
1361 #define CCK_REG_DSI_PLL_FUSE                    0x44
1362 #define CCK_REG_DSI_PLL_CONTROL                 0x48
1363 #define  DSI_PLL_VCO_EN                         (1 << 31)
1364 #define  DSI_PLL_LDO_GATE                       (1 << 30)
1365 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
1366 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
1367 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
1368 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
1369 #define  DSI_PLL_MUX_MASK                       (3 << 9)
1370 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
1371 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
1372 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
1373 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
1374 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
1375 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
1376 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
1377 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
1378 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
1379 #define  DSI_PLL_LOCK                           (1 << 0)
1380 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
1381 #define  DSI_PLL_LFSR                           (1 << 31)
1382 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
1383 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
1384 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
1385 #define  DSI_PLL_USYNC_CNT_SHIFT                18
1386 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
1387 #define  DSI_PLL_N1_DIV_SHIFT                   16
1388 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
1389 #define  DSI_PLL_M1_DIV_SHIFT                   0
1390 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
1391 #define CCK_CZ_CLOCK_CONTROL                    0x62
1392 #define CCK_GPLL_CLOCK_CONTROL                  0x67
1393 #define CCK_DISPLAY_CLOCK_CONTROL               0x6b
1394 #define CCK_DISPLAY_REF_CLOCK_CONTROL           0x6c
1395 #define  CCK_TRUNK_FORCE_ON                     (1 << 17)
1396 #define  CCK_TRUNK_FORCE_OFF                    (1 << 16)
1397 #define  CCK_FREQUENCY_STATUS                   (0x1f << 8)
1398 #define  CCK_FREQUENCY_STATUS_SHIFT             8
1399 #define  CCK_FREQUENCY_VALUES                   (0x1f << 0)
1400
1401 /* DPIO registers */
1402 #define DPIO_DEVFN                      0
1403
1404 #define DPIO_CTL                        _MMIO(VLV_DISPLAY_BASE + 0x2110)
1405 #define  DPIO_MODSEL1                   (1<<3) /* if ref clk b == 27 */
1406 #define  DPIO_MODSEL0                   (1<<2) /* if ref clk a == 27 */
1407 #define  DPIO_SFR_BYPASS                (1<<1)
1408 #define  DPIO_CMNRST                    (1<<0)
1409
1410 #define DPIO_PHY(pipe)                  ((pipe) >> 1)
1411 #define DPIO_PHY_IOSF_PORT(phy)         (dev_priv->dpio_phy_iosf_port[phy])
1412
1413 /*
1414  * Per pipe/PLL DPIO regs
1415  */
1416 #define _VLV_PLL_DW3_CH0                0x800c
1417 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
1418 #define   DPIO_POST_DIV_DAC             0
1419 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
1420 #define   DPIO_POST_DIV_LVDS1           2
1421 #define   DPIO_POST_DIV_LVDS2           3
1422 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
1423 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
1424 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
1425 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
1426 #define   DPIO_ENABLE_CALIBRATION       (1<<11)
1427 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
1428 #define   DPIO_M2DIV_MASK               0xff
1429 #define _VLV_PLL_DW3_CH1                0x802c
1430 #define VLV_PLL_DW3(ch) _PIPE(ch, _VLV_PLL_DW3_CH0, _VLV_PLL_DW3_CH1)
1431
1432 #define _VLV_PLL_DW5_CH0                0x8014
1433 #define   DPIO_REFSEL_OVERRIDE          27
1434 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
1435 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
1436 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
1437 #define   DPIO_PLL_REFCLK_SEL_MASK      3
1438 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
1439 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
1440 #define _VLV_PLL_DW5_CH1                0x8034
1441 #define VLV_PLL_DW5(ch) _PIPE(ch, _VLV_PLL_DW5_CH0, _VLV_PLL_DW5_CH1)
1442
1443 #define _VLV_PLL_DW7_CH0                0x801c
1444 #define _VLV_PLL_DW7_CH1                0x803c
1445 #define VLV_PLL_DW7(ch) _PIPE(ch, _VLV_PLL_DW7_CH0, _VLV_PLL_DW7_CH1)
1446
1447 #define _VLV_PLL_DW8_CH0                0x8040
1448 #define _VLV_PLL_DW8_CH1                0x8060
1449 #define VLV_PLL_DW8(ch) _PIPE(ch, _VLV_PLL_DW8_CH0, _VLV_PLL_DW8_CH1)
1450
1451 #define VLV_PLL_DW9_BCAST               0xc044
1452 #define _VLV_PLL_DW9_CH0                0x8044
1453 #define _VLV_PLL_DW9_CH1                0x8064
1454 #define VLV_PLL_DW9(ch) _PIPE(ch, _VLV_PLL_DW9_CH0, _VLV_PLL_DW9_CH1)
1455
1456 #define _VLV_PLL_DW10_CH0               0x8048
1457 #define _VLV_PLL_DW10_CH1               0x8068
1458 #define VLV_PLL_DW10(ch) _PIPE(ch, _VLV_PLL_DW10_CH0, _VLV_PLL_DW10_CH1)
1459
1460 #define _VLV_PLL_DW11_CH0               0x804c
1461 #define _VLV_PLL_DW11_CH1               0x806c
1462 #define VLV_PLL_DW11(ch) _PIPE(ch, _VLV_PLL_DW11_CH0, _VLV_PLL_DW11_CH1)
1463
1464 /* Spec for ref block start counts at DW10 */
1465 #define VLV_REF_DW13                    0x80ac
1466
1467 #define VLV_CMN_DW0                     0x8100
1468
1469 /*
1470  * Per DDI channel DPIO regs
1471  */
1472
1473 #define _VLV_PCS_DW0_CH0                0x8200
1474 #define _VLV_PCS_DW0_CH1                0x8400
1475 #define   DPIO_PCS_TX_LANE2_RESET       (1<<16)
1476 #define   DPIO_PCS_TX_LANE1_RESET       (1<<7)
1477 #define   DPIO_LEFT_TXFIFO_RST_MASTER2  (1<<4)
1478 #define   DPIO_RIGHT_TXFIFO_RST_MASTER2 (1<<3)
1479 #define VLV_PCS_DW0(ch) _PORT(ch, _VLV_PCS_DW0_CH0, _VLV_PCS_DW0_CH1)
1480
1481 #define _VLV_PCS01_DW0_CH0              0x200
1482 #define _VLV_PCS23_DW0_CH0              0x400
1483 #define _VLV_PCS01_DW0_CH1              0x2600
1484 #define _VLV_PCS23_DW0_CH1              0x2800
1485 #define VLV_PCS01_DW0(ch) _PORT(ch, _VLV_PCS01_DW0_CH0, _VLV_PCS01_DW0_CH1)
1486 #define VLV_PCS23_DW0(ch) _PORT(ch, _VLV_PCS23_DW0_CH0, _VLV_PCS23_DW0_CH1)
1487
1488 #define _VLV_PCS_DW1_CH0                0x8204
1489 #define _VLV_PCS_DW1_CH1                0x8404
1490 #define   CHV_PCS_REQ_SOFTRESET_EN      (1<<23)
1491 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1<<22)
1492 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1<<21)
1493 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
1494 #define   DPIO_PCS_CLK_SOFT_RESET       (1<<5)
1495 #define VLV_PCS_DW1(ch) _PORT(ch, _VLV_PCS_DW1_CH0, _VLV_PCS_DW1_CH1)
1496
1497 #define _VLV_PCS01_DW1_CH0              0x204
1498 #define _VLV_PCS23_DW1_CH0              0x404
1499 #define _VLV_PCS01_DW1_CH1              0x2604
1500 #define _VLV_PCS23_DW1_CH1              0x2804
1501 #define VLV_PCS01_DW1(ch) _PORT(ch, _VLV_PCS01_DW1_CH0, _VLV_PCS01_DW1_CH1)
1502 #define VLV_PCS23_DW1(ch) _PORT(ch, _VLV_PCS23_DW1_CH0, _VLV_PCS23_DW1_CH1)
1503
1504 #define _VLV_PCS_DW8_CH0                0x8220
1505 #define _VLV_PCS_DW8_CH1                0x8420
1506 #define   CHV_PCS_USEDCLKCHANNEL_OVRRIDE        (1 << 20)
1507 #define   CHV_PCS_USEDCLKCHANNEL                (1 << 21)
1508 #define VLV_PCS_DW8(ch) _PORT(ch, _VLV_PCS_DW8_CH0, _VLV_PCS_DW8_CH1)
1509
1510 #define _VLV_PCS01_DW8_CH0              0x0220
1511 #define _VLV_PCS23_DW8_CH0              0x0420
1512 #define _VLV_PCS01_DW8_CH1              0x2620
1513 #define _VLV_PCS23_DW8_CH1              0x2820
1514 #define VLV_PCS01_DW8(port) _PORT(port, _VLV_PCS01_DW8_CH0, _VLV_PCS01_DW8_CH1)
1515 #define VLV_PCS23_DW8(port) _PORT(port, _VLV_PCS23_DW8_CH0, _VLV_PCS23_DW8_CH1)
1516
1517 #define _VLV_PCS_DW9_CH0                0x8224
1518 #define _VLV_PCS_DW9_CH1                0x8424
1519 #define   DPIO_PCS_TX2MARGIN_MASK       (0x7<<13)
1520 #define   DPIO_PCS_TX2MARGIN_000        (0<<13)
1521 #define   DPIO_PCS_TX2MARGIN_101        (1<<13)
1522 #define   DPIO_PCS_TX1MARGIN_MASK       (0x7<<10)
1523 #define   DPIO_PCS_TX1MARGIN_000        (0<<10)
1524 #define   DPIO_PCS_TX1MARGIN_101        (1<<10)
1525 #define VLV_PCS_DW9(ch) _PORT(ch, _VLV_PCS_DW9_CH0, _VLV_PCS_DW9_CH1)
1526
1527 #define _VLV_PCS01_DW9_CH0              0x224
1528 #define _VLV_PCS23_DW9_CH0              0x424
1529 #define _VLV_PCS01_DW9_CH1              0x2624
1530 #define _VLV_PCS23_DW9_CH1              0x2824
1531 #define VLV_PCS01_DW9(ch) _PORT(ch, _VLV_PCS01_DW9_CH0, _VLV_PCS01_DW9_CH1)
1532 #define VLV_PCS23_DW9(ch) _PORT(ch, _VLV_PCS23_DW9_CH0, _VLV_PCS23_DW9_CH1)
1533
1534 #define _CHV_PCS_DW10_CH0               0x8228
1535 #define _CHV_PCS_DW10_CH1               0x8428
1536 #define   DPIO_PCS_SWING_CALC_TX0_TX2   (1<<30)
1537 #define   DPIO_PCS_SWING_CALC_TX1_TX3   (1<<31)
1538 #define   DPIO_PCS_TX2DEEMP_MASK        (0xf<<24)
1539 #define   DPIO_PCS_TX2DEEMP_9P5         (0<<24)
1540 #define   DPIO_PCS_TX2DEEMP_6P0         (2<<24)
1541 #define   DPIO_PCS_TX1DEEMP_MASK        (0xf<<16)
1542 #define   DPIO_PCS_TX1DEEMP_9P5         (0<<16)
1543 #define   DPIO_PCS_TX1DEEMP_6P0         (2<<16)
1544 #define CHV_PCS_DW10(ch) _PORT(ch, _CHV_PCS_DW10_CH0, _CHV_PCS_DW10_CH1)
1545
1546 #define _VLV_PCS01_DW10_CH0             0x0228
1547 #define _VLV_PCS23_DW10_CH0             0x0428
1548 #define _VLV_PCS01_DW10_CH1             0x2628
1549 #define _VLV_PCS23_DW10_CH1             0x2828
1550 #define VLV_PCS01_DW10(port) _PORT(port, _VLV_PCS01_DW10_CH0, _VLV_PCS01_DW10_CH1)
1551 #define VLV_PCS23_DW10(port) _PORT(port, _VLV_PCS23_DW10_CH0, _VLV_PCS23_DW10_CH1)
1552
1553 #define _VLV_PCS_DW11_CH0               0x822c
1554 #define _VLV_PCS_DW11_CH1               0x842c
1555 #define   DPIO_TX2_STAGGER_MASK(x)      ((x)<<24)
1556 #define   DPIO_LANEDESKEW_STRAP_OVRD    (1<<3)
1557 #define   DPIO_LEFT_TXFIFO_RST_MASTER   (1<<1)
1558 #define   DPIO_RIGHT_TXFIFO_RST_MASTER  (1<<0)
1559 #define VLV_PCS_DW11(ch) _PORT(ch, _VLV_PCS_DW11_CH0, _VLV_PCS_DW11_CH1)
1560
1561 #define _VLV_PCS01_DW11_CH0             0x022c
1562 #define _VLV_PCS23_DW11_CH0             0x042c
1563 #define _VLV_PCS01_DW11_CH1             0x262c
1564 #define _VLV_PCS23_DW11_CH1             0x282c
1565 #define VLV_PCS01_DW11(ch) _PORT(ch, _VLV_PCS01_DW11_CH0, _VLV_PCS01_DW11_CH1)
1566 #define VLV_PCS23_DW11(ch) _PORT(ch, _VLV_PCS23_DW11_CH0, _VLV_PCS23_DW11_CH1)
1567
1568 #define _VLV_PCS01_DW12_CH0             0x0230
1569 #define _VLV_PCS23_DW12_CH0             0x0430
1570 #define _VLV_PCS01_DW12_CH1             0x2630
1571 #define _VLV_PCS23_DW12_CH1             0x2830
1572 #define VLV_PCS01_DW12(ch) _PORT(ch, _VLV_PCS01_DW12_CH0, _VLV_PCS01_DW12_CH1)
1573 #define VLV_PCS23_DW12(ch) _PORT(ch, _VLV_PCS23_DW12_CH0, _VLV_PCS23_DW12_CH1)
1574
1575 #define _VLV_PCS_DW12_CH0               0x8230
1576 #define _VLV_PCS_DW12_CH1               0x8430
1577 #define   DPIO_TX2_STAGGER_MULT(x)      ((x)<<20)
1578 #define   DPIO_TX1_STAGGER_MULT(x)      ((x)<<16)
1579 #define   DPIO_TX1_STAGGER_MASK(x)      ((x)<<8)
1580 #define   DPIO_LANESTAGGER_STRAP_OVRD   (1<<6)
1581 #define   DPIO_LANESTAGGER_STRAP(x)     ((x)<<0)
1582 #define VLV_PCS_DW12(ch) _PORT(ch, _VLV_PCS_DW12_CH0, _VLV_PCS_DW12_CH1)
1583
1584 #define _VLV_PCS_DW14_CH0               0x8238
1585 #define _VLV_PCS_DW14_CH1               0x8438
1586 #define VLV_PCS_DW14(ch) _PORT(ch, _VLV_PCS_DW14_CH0, _VLV_PCS_DW14_CH1)
1587
1588 #define _VLV_PCS_DW23_CH0               0x825c
1589 #define _VLV_PCS_DW23_CH1               0x845c
1590 #define VLV_PCS_DW23(ch) _PORT(ch, _VLV_PCS_DW23_CH0, _VLV_PCS_DW23_CH1)
1591
1592 #define _VLV_TX_DW2_CH0                 0x8288
1593 #define _VLV_TX_DW2_CH1                 0x8488
1594 #define   DPIO_SWING_MARGIN000_SHIFT    16
1595 #define   DPIO_SWING_MARGIN000_MASK     (0xff << DPIO_SWING_MARGIN000_SHIFT)
1596 #define   DPIO_UNIQ_TRANS_SCALE_SHIFT   8
1597 #define VLV_TX_DW2(ch) _PORT(ch, _VLV_TX_DW2_CH0, _VLV_TX_DW2_CH1)
1598
1599 #define _VLV_TX_DW3_CH0                 0x828c
1600 #define _VLV_TX_DW3_CH1                 0x848c
1601 /* The following bit for CHV phy */
1602 #define   DPIO_TX_UNIQ_TRANS_SCALE_EN   (1<<27)
1603 #define   DPIO_SWING_MARGIN101_SHIFT    16
1604 #define   DPIO_SWING_MARGIN101_MASK     (0xff << DPIO_SWING_MARGIN101_SHIFT)
1605 #define VLV_TX_DW3(ch) _PORT(ch, _VLV_TX_DW3_CH0, _VLV_TX_DW3_CH1)
1606
1607 #define _VLV_TX_DW4_CH0                 0x8290
1608 #define _VLV_TX_DW4_CH1                 0x8490
1609 #define   DPIO_SWING_DEEMPH9P5_SHIFT    24
1610 #define   DPIO_SWING_DEEMPH9P5_MASK     (0xff << DPIO_SWING_DEEMPH9P5_SHIFT)
1611 #define   DPIO_SWING_DEEMPH6P0_SHIFT    16
1612 #define   DPIO_SWING_DEEMPH6P0_MASK     (0xff << DPIO_SWING_DEEMPH6P0_SHIFT)
1613 #define VLV_TX_DW4(ch) _PORT(ch, _VLV_TX_DW4_CH0, _VLV_TX_DW4_CH1)
1614
1615 #define _VLV_TX3_DW4_CH0                0x690
1616 #define _VLV_TX3_DW4_CH1                0x2a90
1617 #define VLV_TX3_DW4(ch) _PORT(ch, _VLV_TX3_DW4_CH0, _VLV_TX3_DW4_CH1)
1618
1619 #define _VLV_TX_DW5_CH0                 0x8294
1620 #define _VLV_TX_DW5_CH1                 0x8494
1621 #define   DPIO_TX_OCALINIT_EN           (1<<31)
1622 #define VLV_TX_DW5(ch) _PORT(ch, _VLV_TX_DW5_CH0, _VLV_TX_DW5_CH1)
1623
1624 #define _VLV_TX_DW11_CH0                0x82ac
1625 #define _VLV_TX_DW11_CH1                0x84ac
1626 #define VLV_TX_DW11(ch) _PORT(ch, _VLV_TX_DW11_CH0, _VLV_TX_DW11_CH1)
1627
1628 #define _VLV_TX_DW14_CH0                0x82b8
1629 #define _VLV_TX_DW14_CH1                0x84b8
1630 #define VLV_TX_DW14(ch) _PORT(ch, _VLV_TX_DW14_CH0, _VLV_TX_DW14_CH1)
1631
1632 /* CHV dpPhy registers */
1633 #define _CHV_PLL_DW0_CH0                0x8000
1634 #define _CHV_PLL_DW0_CH1                0x8180
1635 #define CHV_PLL_DW0(ch) _PIPE(ch, _CHV_PLL_DW0_CH0, _CHV_PLL_DW0_CH1)
1636
1637 #define _CHV_PLL_DW1_CH0                0x8004
1638 #define _CHV_PLL_DW1_CH1                0x8184
1639 #define   DPIO_CHV_N_DIV_SHIFT          8
1640 #define   DPIO_CHV_M1_DIV_BY_2          (0 << 0)
1641 #define CHV_PLL_DW1(ch) _PIPE(ch, _CHV_PLL_DW1_CH0, _CHV_PLL_DW1_CH1)
1642
1643 #define _CHV_PLL_DW2_CH0                0x8008
1644 #define _CHV_PLL_DW2_CH1                0x8188
1645 #define CHV_PLL_DW2(ch) _PIPE(ch, _CHV_PLL_DW2_CH0, _CHV_PLL_DW2_CH1)
1646
1647 #define _CHV_PLL_DW3_CH0                0x800c
1648 #define _CHV_PLL_DW3_CH1                0x818c
1649 #define  DPIO_CHV_FRAC_DIV_EN           (1 << 16)
1650 #define  DPIO_CHV_FIRST_MOD             (0 << 8)
1651 #define  DPIO_CHV_SECOND_MOD            (1 << 8)
1652 #define  DPIO_CHV_FEEDFWD_GAIN_SHIFT    0
1653 #define  DPIO_CHV_FEEDFWD_GAIN_MASK             (0xF << 0)
1654 #define CHV_PLL_DW3(ch) _PIPE(ch, _CHV_PLL_DW3_CH0, _CHV_PLL_DW3_CH1)
1655
1656 #define _CHV_PLL_DW6_CH0                0x8018
1657 #define _CHV_PLL_DW6_CH1                0x8198
1658 #define   DPIO_CHV_GAIN_CTRL_SHIFT      16
1659 #define   DPIO_CHV_INT_COEFF_SHIFT      8
1660 #define   DPIO_CHV_PROP_COEFF_SHIFT     0
1661 #define CHV_PLL_DW6(ch) _PIPE(ch, _CHV_PLL_DW6_CH0, _CHV_PLL_DW6_CH1)
1662
1663 #define _CHV_PLL_DW8_CH0                0x8020
1664 #define _CHV_PLL_DW8_CH1                0x81A0
1665 #define   DPIO_CHV_TDC_TARGET_CNT_SHIFT 0
1666 #define   DPIO_CHV_TDC_TARGET_CNT_MASK  (0x3FF << 0)
1667 #define CHV_PLL_DW8(ch) _PIPE(ch, _CHV_PLL_DW8_CH0, _CHV_PLL_DW8_CH1)
1668
1669 #define _CHV_PLL_DW9_CH0                0x8024
1670 #define _CHV_PLL_DW9_CH1                0x81A4
1671 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SHIFT              1 /* 3 bits */
1672 #define  DPIO_CHV_INT_LOCK_THRESHOLD_MASK               (7 << 1)
1673 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE 1 /* 1: coarse & 0 : fine  */
1674 #define CHV_PLL_DW9(ch) _PIPE(ch, _CHV_PLL_DW9_CH0, _CHV_PLL_DW9_CH1)
1675
1676 #define _CHV_CMN_DW0_CH0               0x8100
1677 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH0        19
1678 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH0        18
1679 #define   DPIO_ALLDL_POWERDOWN                  (1 << 1)
1680 #define   DPIO_ANYDL_POWERDOWN                  (1 << 0)
1681
1682 #define _CHV_CMN_DW5_CH0               0x8114
1683 #define   CHV_BUFRIGHTENA1_DISABLE      (0 << 20)
1684 #define   CHV_BUFRIGHTENA1_NORMAL       (1 << 20)
1685 #define   CHV_BUFRIGHTENA1_FORCE        (3 << 20)
1686 #define   CHV_BUFRIGHTENA1_MASK         (3 << 20)
1687 #define   CHV_BUFLEFTENA1_DISABLE       (0 << 22)
1688 #define   CHV_BUFLEFTENA1_NORMAL        (1 << 22)
1689 #define   CHV_BUFLEFTENA1_FORCE         (3 << 22)
1690 #define   CHV_BUFLEFTENA1_MASK          (3 << 22)
1691
1692 #define _CHV_CMN_DW13_CH0               0x8134
1693 #define _CHV_CMN_DW0_CH1                0x8080
1694 #define   DPIO_CHV_S1_DIV_SHIFT         21
1695 #define   DPIO_CHV_P1_DIV_SHIFT         13 /* 3 bits */
1696 #define   DPIO_CHV_P2_DIV_SHIFT         8  /* 5 bits */
1697 #define   DPIO_CHV_K_DIV_SHIFT          4
1698 #define   DPIO_PLL_FREQLOCK             (1 << 1)
1699 #define   DPIO_PLL_LOCK                 (1 << 0)
1700 #define CHV_CMN_DW13(ch) _PIPE(ch, _CHV_CMN_DW13_CH0, _CHV_CMN_DW0_CH1)
1701
1702 #define _CHV_CMN_DW14_CH0               0x8138
1703 #define _CHV_CMN_DW1_CH1                0x8084
1704 #define   DPIO_AFC_RECAL                (1 << 14)
1705 #define   DPIO_DCLKP_EN                 (1 << 13)
1706 #define   CHV_BUFLEFTENA2_DISABLE       (0 << 17) /* CL2 DW1 only */
1707 #define   CHV_BUFLEFTENA2_NORMAL        (1 << 17) /* CL2 DW1 only */
1708 #define   CHV_BUFLEFTENA2_FORCE         (3 << 17) /* CL2 DW1 only */
1709 #define   CHV_BUFLEFTENA2_MASK          (3 << 17) /* CL2 DW1 only */
1710 #define   CHV_BUFRIGHTENA2_DISABLE      (0 << 19) /* CL2 DW1 only */
1711 #define   CHV_BUFRIGHTENA2_NORMAL       (1 << 19) /* CL2 DW1 only */
1712 #define   CHV_BUFRIGHTENA2_FORCE        (3 << 19) /* CL2 DW1 only */
1713 #define   CHV_BUFRIGHTENA2_MASK         (3 << 19) /* CL2 DW1 only */
1714 #define CHV_CMN_DW14(ch) _PIPE(ch, _CHV_CMN_DW14_CH0, _CHV_CMN_DW1_CH1)
1715
1716 #define _CHV_CMN_DW19_CH0               0x814c
1717 #define _CHV_CMN_DW6_CH1                0x8098
1718 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH1        30 /* CL2 DW6 only */
1719 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH1        29 /* CL2 DW6 only */
1720 #define   DPIO_DYNPWRDOWNEN_CH1         (1 << 28) /* CL2 DW6 only */
1721 #define   CHV_CMN_USEDCLKCHANNEL        (1 << 13)
1722
1723 #define CHV_CMN_DW19(ch) _PIPE(ch, _CHV_CMN_DW19_CH0, _CHV_CMN_DW6_CH1)
1724
1725 #define CHV_CMN_DW28                    0x8170
1726 #define   DPIO_CL1POWERDOWNEN           (1 << 23)
1727 #define   DPIO_DYNPWRDOWNEN_CH0         (1 << 22)
1728 #define   DPIO_SUS_CLK_CONFIG_ON                (0 << 0)
1729 #define   DPIO_SUS_CLK_CONFIG_CLKREQ            (1 << 0)
1730 #define   DPIO_SUS_CLK_CONFIG_GATE              (2 << 0)
1731 #define   DPIO_SUS_CLK_CONFIG_GATE_CLKREQ       (3 << 0)
1732
1733 #define CHV_CMN_DW30                    0x8178
1734 #define   DPIO_CL2_LDOFUSE_PWRENB       (1 << 6)
1735 #define   DPIO_LRC_BYPASS               (1 << 3)
1736
1737 #define _TXLANE(ch, lane, offset) ((ch ? 0x2400 : 0) + \
1738                                         (lane) * 0x200 + (offset))
1739
1740 #define CHV_TX_DW0(ch, lane) _TXLANE(ch, lane, 0x80)
1741 #define CHV_TX_DW1(ch, lane) _TXLANE(ch, lane, 0x84)
1742 #define CHV_TX_DW2(ch, lane) _TXLANE(ch, lane, 0x88)
1743 #define CHV_TX_DW3(ch, lane) _TXLANE(ch, lane, 0x8c)
1744 #define CHV_TX_DW4(ch, lane) _TXLANE(ch, lane, 0x90)
1745 #define CHV_TX_DW5(ch, lane) _TXLANE(ch, lane, 0x94)
1746 #define CHV_TX_DW6(ch, lane) _TXLANE(ch, lane, 0x98)
1747 #define CHV_TX_DW7(ch, lane) _TXLANE(ch, lane, 0x9c)
1748 #define CHV_TX_DW8(ch, lane) _TXLANE(ch, lane, 0xa0)
1749 #define CHV_TX_DW9(ch, lane) _TXLANE(ch, lane, 0xa4)
1750 #define CHV_TX_DW10(ch, lane) _TXLANE(ch, lane, 0xa8)
1751 #define CHV_TX_DW11(ch, lane) _TXLANE(ch, lane, 0xac)
1752 #define   DPIO_FRC_LATENCY_SHFIT        8
1753 #define CHV_TX_DW14(ch, lane) _TXLANE(ch, lane, 0xb8)
1754 #define   DPIO_UPAR_SHIFT               30
1755
1756 /* BXT PHY registers */
1757 #define _BXT_PHY0_BASE                  0x6C000
1758 #define _BXT_PHY1_BASE                  0x162000
1759 #define _BXT_PHY2_BASE                  0x163000
1760 #define BXT_PHY_BASE(phy)               _PHY3((phy), _BXT_PHY0_BASE, \
1761                                                      _BXT_PHY1_BASE, \
1762                                                      _BXT_PHY2_BASE)
1763
1764 #define _BXT_PHY(phy, reg)                                              \
1765         _MMIO(BXT_PHY_BASE(phy) - _BXT_PHY0_BASE + (reg))
1766
1767 #define _BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)          \
1768         (BXT_PHY_BASE(phy) + _PIPE((ch), (reg_ch0) - _BXT_PHY0_BASE,    \
1769                                          (reg_ch1) - _BXT_PHY0_BASE))
1770 #define _MMIO_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)             \
1771         _MMIO(_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1))
1772
1773 #define BXT_P_CR_GT_DISP_PWRON          _MMIO(0x138090)
1774 #define  MIPIO_RST_CTRL                         (1 << 2)
1775
1776 #define _BXT_PHY_CTL_DDI_A              0x64C00
1777 #define _BXT_PHY_CTL_DDI_B              0x64C10
1778 #define _BXT_PHY_CTL_DDI_C              0x64C20
1779 #define   BXT_PHY_CMNLANE_POWERDOWN_ACK (1 << 10)
1780 #define   BXT_PHY_LANE_POWERDOWN_ACK    (1 << 9)
1781 #define   BXT_PHY_LANE_ENABLED          (1 << 8)
1782 #define BXT_PHY_CTL(port)               _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
1783                                                          _BXT_PHY_CTL_DDI_B)
1784
1785 #define _PHY_CTL_FAMILY_EDP             0x64C80
1786 #define _PHY_CTL_FAMILY_DDI             0x64C90
1787 #define _PHY_CTL_FAMILY_DDI_C           0x64CA0
1788 #define   COMMON_RESET_DIS              (1 << 31)
1789 #define BXT_PHY_CTL_FAMILY(phy)         _MMIO_PHY3((phy), _PHY_CTL_FAMILY_DDI, \
1790                                                           _PHY_CTL_FAMILY_EDP, \
1791                                                           _PHY_CTL_FAMILY_DDI_C)
1792
1793 /* BXT PHY PLL registers */
1794 #define _PORT_PLL_A                     0x46074
1795 #define _PORT_PLL_B                     0x46078
1796 #define _PORT_PLL_C                     0x4607c
1797 #define   PORT_PLL_ENABLE               (1 << 31)
1798 #define   PORT_PLL_LOCK                 (1 << 30)
1799 #define   PORT_PLL_REF_SEL              (1 << 27)
1800 #define   PORT_PLL_POWER_ENABLE         (1 << 26)
1801 #define   PORT_PLL_POWER_STATE          (1 << 25)
1802 #define BXT_PORT_PLL_ENABLE(port)       _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1803
1804 #define _PORT_PLL_EBB_0_A               0x162034
1805 #define _PORT_PLL_EBB_0_B               0x6C034
1806 #define _PORT_PLL_EBB_0_C               0x6C340
1807 #define   PORT_PLL_P1_SHIFT             13
1808 #define   PORT_PLL_P1_MASK              (0x07 << PORT_PLL_P1_SHIFT)
1809 #define   PORT_PLL_P1(x)                ((x)  << PORT_PLL_P1_SHIFT)
1810 #define   PORT_PLL_P2_SHIFT             8
1811 #define   PORT_PLL_P2_MASK              (0x1f << PORT_PLL_P2_SHIFT)
1812 #define   PORT_PLL_P2(x)                ((x)  << PORT_PLL_P2_SHIFT)
1813 #define BXT_PORT_PLL_EBB_0(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1814                                                          _PORT_PLL_EBB_0_B, \
1815                                                          _PORT_PLL_EBB_0_C)
1816
1817 #define _PORT_PLL_EBB_4_A               0x162038
1818 #define _PORT_PLL_EBB_4_B               0x6C038
1819 #define _PORT_PLL_EBB_4_C               0x6C344
1820 #define   PORT_PLL_10BIT_CLK_ENABLE     (1 << 13)
1821 #define   PORT_PLL_RECALIBRATE          (1 << 14)
1822 #define BXT_PORT_PLL_EBB_4(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1823                                                          _PORT_PLL_EBB_4_B, \
1824                                                          _PORT_PLL_EBB_4_C)
1825
1826 #define _PORT_PLL_0_A                   0x162100
1827 #define _PORT_PLL_0_B                   0x6C100
1828 #define _PORT_PLL_0_C                   0x6C380
1829 /* PORT_PLL_0_A */
1830 #define   PORT_PLL_M2_MASK              0xFF
1831 /* PORT_PLL_1_A */
1832 #define   PORT_PLL_N_SHIFT              8
1833 #define   PORT_PLL_N_MASK               (0x0F << PORT_PLL_N_SHIFT)
1834 #define   PORT_PLL_N(x)                 ((x) << PORT_PLL_N_SHIFT)
1835 /* PORT_PLL_2_A */
1836 #define   PORT_PLL_M2_FRAC_MASK         0x3FFFFF
1837 /* PORT_PLL_3_A */
1838 #define   PORT_PLL_M2_FRAC_ENABLE       (1 << 16)
1839 /* PORT_PLL_6_A */
1840 #define   PORT_PLL_PROP_COEFF_MASK      0xF
1841 #define   PORT_PLL_INT_COEFF_MASK       (0x1F << 8)
1842 #define   PORT_PLL_INT_COEFF(x)         ((x)  << 8)
1843 #define   PORT_PLL_GAIN_CTL_MASK        (0x07 << 16)
1844 #define   PORT_PLL_GAIN_CTL(x)          ((x)  << 16)
1845 /* PORT_PLL_8_A */
1846 #define   PORT_PLL_TARGET_CNT_MASK      0x3FF
1847 /* PORT_PLL_9_A */
1848 #define  PORT_PLL_LOCK_THRESHOLD_SHIFT  1
1849 #define  PORT_PLL_LOCK_THRESHOLD_MASK   (0x7 << PORT_PLL_LOCK_THRESHOLD_SHIFT)
1850 /* PORT_PLL_10_A */
1851 #define  PORT_PLL_DCO_AMP_OVR_EN_H      (1<<27)
1852 #define  PORT_PLL_DCO_AMP_DEFAULT       15
1853 #define  PORT_PLL_DCO_AMP_MASK          0x3c00
1854 #define  PORT_PLL_DCO_AMP(x)            ((x)<<10)
1855 #define _PORT_PLL_BASE(phy, ch)         _BXT_PHY_CH(phy, ch, \
1856                                                     _PORT_PLL_0_B, \
1857                                                     _PORT_PLL_0_C)
1858 #define BXT_PORT_PLL(phy, ch, idx)      _MMIO(_PORT_PLL_BASE(phy, ch) + \
1859                                               (idx) * 4)
1860
1861 /* BXT PHY common lane registers */
1862 #define _PORT_CL1CM_DW0_A               0x162000
1863 #define _PORT_CL1CM_DW0_BC              0x6C000
1864 #define   PHY_POWER_GOOD                (1 << 16)
1865 #define   PHY_RESERVED                  (1 << 7)
1866 #define BXT_PORT_CL1CM_DW0(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW0_BC)
1867
1868 #define CNL_PORT_CL1CM_DW5              _MMIO(0x162014)
1869 #define   CL_POWER_DOWN_ENABLE          (1 << 4)
1870 #define   SUS_CLOCK_CONFIG              (3 << 0)
1871
1872 #define _PORT_CL1CM_DW9_A               0x162024
1873 #define _PORT_CL1CM_DW9_BC              0x6C024
1874 #define   IREF0RC_OFFSET_SHIFT          8
1875 #define   IREF0RC_OFFSET_MASK           (0xFF << IREF0RC_OFFSET_SHIFT)
1876 #define BXT_PORT_CL1CM_DW9(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW9_BC)
1877
1878 #define _PORT_CL1CM_DW10_A              0x162028
1879 #define _PORT_CL1CM_DW10_BC             0x6C028
1880 #define   IREF1RC_OFFSET_SHIFT          8
1881 #define   IREF1RC_OFFSET_MASK           (0xFF << IREF1RC_OFFSET_SHIFT)
1882 #define BXT_PORT_CL1CM_DW10(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW10_BC)
1883
1884 #define _PORT_CL1CM_DW28_A              0x162070
1885 #define _PORT_CL1CM_DW28_BC             0x6C070
1886 #define   OCL1_POWER_DOWN_EN            (1 << 23)
1887 #define   DW28_OLDO_DYN_PWR_DOWN_EN     (1 << 22)
1888 #define   SUS_CLK_CONFIG                0x3
1889 #define BXT_PORT_CL1CM_DW28(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW28_BC)
1890
1891 #define _PORT_CL1CM_DW30_A              0x162078
1892 #define _PORT_CL1CM_DW30_BC             0x6C078
1893 #define   OCL2_LDOFUSE_PWR_DIS          (1 << 6)
1894 #define BXT_PORT_CL1CM_DW30(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW30_BC)
1895
1896 #define _CNL_PORT_PCS_DW1_GRP_AE        0x162304
1897 #define _CNL_PORT_PCS_DW1_GRP_B         0x162384
1898 #define _CNL_PORT_PCS_DW1_GRP_C         0x162B04
1899 #define _CNL_PORT_PCS_DW1_GRP_D         0x162B84
1900 #define _CNL_PORT_PCS_DW1_GRP_F         0x162A04
1901 #define _CNL_PORT_PCS_DW1_LN0_AE        0x162404
1902 #define _CNL_PORT_PCS_DW1_LN0_B         0x162604
1903 #define _CNL_PORT_PCS_DW1_LN0_C         0x162C04
1904 #define _CNL_PORT_PCS_DW1_LN0_D         0x162E04
1905 #define _CNL_PORT_PCS_DW1_LN0_F         0x162804
1906 #define CNL_PORT_PCS_DW1_GRP(port)      _MMIO_PORT6(port, \
1907                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1908                                                     _CNL_PORT_PCS_DW1_GRP_B, \
1909                                                     _CNL_PORT_PCS_DW1_GRP_C, \
1910                                                     _CNL_PORT_PCS_DW1_GRP_D, \
1911                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1912                                                     _CNL_PORT_PCS_DW1_GRP_F)
1913 #define CNL_PORT_PCS_DW1_LN0(port)      _MMIO_PORT6(port, \
1914                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1915                                                     _CNL_PORT_PCS_DW1_LN0_B, \
1916                                                     _CNL_PORT_PCS_DW1_LN0_C, \
1917                                                     _CNL_PORT_PCS_DW1_LN0_D, \
1918                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1919                                                     _CNL_PORT_PCS_DW1_LN0_F)
1920 #define   COMMON_KEEPER_EN              (1 << 26)
1921
1922 #define _CNL_PORT_TX_DW2_GRP_AE         0x162348
1923 #define _CNL_PORT_TX_DW2_GRP_B          0x1623C8
1924 #define _CNL_PORT_TX_DW2_GRP_C          0x162B48
1925 #define _CNL_PORT_TX_DW2_GRP_D          0x162BC8
1926 #define _CNL_PORT_TX_DW2_GRP_F          0x162A48
1927 #define _CNL_PORT_TX_DW2_LN0_AE         0x162448
1928 #define _CNL_PORT_TX_DW2_LN0_B          0x162648
1929 #define _CNL_PORT_TX_DW2_LN0_C          0x162C48
1930 #define _CNL_PORT_TX_DW2_LN0_D          0x162E48
1931 #define _CNL_PORT_TX_DW2_LN0_F          0x162A48
1932 #define CNL_PORT_TX_DW2_GRP(port)       _MMIO_PORT6(port, \
1933                                                     _CNL_PORT_TX_DW2_GRP_AE, \
1934                                                     _CNL_PORT_TX_DW2_GRP_B, \
1935                                                     _CNL_PORT_TX_DW2_GRP_C, \
1936                                                     _CNL_PORT_TX_DW2_GRP_D, \
1937                                                     _CNL_PORT_TX_DW2_GRP_AE, \
1938                                                     _CNL_PORT_TX_DW2_GRP_F)
1939 #define CNL_PORT_TX_DW2_LN0(port)       _MMIO_PORT6(port, \
1940                                                     _CNL_PORT_TX_DW2_LN0_AE, \
1941                                                     _CNL_PORT_TX_DW2_LN0_B, \
1942                                                     _CNL_PORT_TX_DW2_LN0_C, \
1943                                                     _CNL_PORT_TX_DW2_LN0_D, \
1944                                                     _CNL_PORT_TX_DW2_LN0_AE, \
1945                                                     _CNL_PORT_TX_DW2_LN0_F)
1946 #define   SWING_SEL_UPPER(x)            ((x >> 3) << 15)
1947 #define   SWING_SEL_UPPER_MASK          (1 << 15)
1948 #define   SWING_SEL_LOWER(x)            ((x & 0x7) << 11)
1949 #define   SWING_SEL_LOWER_MASK          (0x7 << 11)
1950 #define   RCOMP_SCALAR(x)               ((x) << 0)
1951 #define   RCOMP_SCALAR_MASK             (0xFF << 0)
1952
1953 #define _CNL_PORT_TX_DW4_GRP_AE         0x162350
1954 #define _CNL_PORT_TX_DW4_GRP_B          0x1623D0
1955 #define _CNL_PORT_TX_DW4_GRP_C          0x162B50
1956 #define _CNL_PORT_TX_DW4_GRP_D          0x162BD0
1957 #define _CNL_PORT_TX_DW4_GRP_F          0x162A50
1958 #define _CNL_PORT_TX_DW4_LN0_AE         0x162450
1959 #define _CNL_PORT_TX_DW4_LN1_AE         0x1624D0
1960 #define _CNL_PORT_TX_DW4_LN0_B          0x162650
1961 #define _CNL_PORT_TX_DW4_LN0_C          0x162C50
1962 #define _CNL_PORT_TX_DW4_LN0_D          0x162E50
1963 #define _CNL_PORT_TX_DW4_LN0_F          0x162850
1964 #define CNL_PORT_TX_DW4_GRP(port)       _MMIO_PORT6(port, \
1965                                                     _CNL_PORT_TX_DW4_GRP_AE, \
1966                                                     _CNL_PORT_TX_DW4_GRP_B, \
1967                                                     _CNL_PORT_TX_DW4_GRP_C, \
1968                                                     _CNL_PORT_TX_DW4_GRP_D, \
1969                                                     _CNL_PORT_TX_DW4_GRP_AE, \
1970                                                     _CNL_PORT_TX_DW4_GRP_F)
1971 #define CNL_PORT_TX_DW4_LN(port, ln)       _MMIO_PORT6_LN(port, ln,     \
1972                                                     _CNL_PORT_TX_DW4_LN0_AE, \
1973                                                     _CNL_PORT_TX_DW4_LN1_AE, \
1974                                                     _CNL_PORT_TX_DW4_LN0_B, \
1975                                                     _CNL_PORT_TX_DW4_LN0_C, \
1976                                                     _CNL_PORT_TX_DW4_LN0_D, \
1977                                                     _CNL_PORT_TX_DW4_LN0_AE, \
1978                                                     _CNL_PORT_TX_DW4_LN0_F)
1979 #define   LOADGEN_SELECT                (1 << 31)
1980 #define   POST_CURSOR_1(x)              ((x) << 12)
1981 #define   POST_CURSOR_1_MASK            (0x3F << 12)
1982 #define   POST_CURSOR_2(x)              ((x) << 6)
1983 #define   POST_CURSOR_2_MASK            (0x3F << 6)
1984 #define   CURSOR_COEFF(x)               ((x) << 0)
1985 #define   CURSOR_COEFF_MASK             (0x3F << 0)
1986
1987 #define _CNL_PORT_TX_DW5_GRP_AE         0x162354
1988 #define _CNL_PORT_TX_DW5_GRP_B          0x1623D4
1989 #define _CNL_PORT_TX_DW5_GRP_C          0x162B54
1990 #define _CNL_PORT_TX_DW5_GRP_D          0x162BD4
1991 #define _CNL_PORT_TX_DW5_GRP_F          0x162A54
1992 #define _CNL_PORT_TX_DW5_LN0_AE         0x162454
1993 #define _CNL_PORT_TX_DW5_LN0_B          0x162654
1994 #define _CNL_PORT_TX_DW5_LN0_C          0x162C54
1995 #define _CNL_PORT_TX_DW5_LN0_D          0x162ED4
1996 #define _CNL_PORT_TX_DW5_LN0_F          0x162854
1997 #define CNL_PORT_TX_DW5_GRP(port)       _MMIO_PORT6(port, \
1998                                                     _CNL_PORT_TX_DW5_GRP_AE, \
1999                                                     _CNL_PORT_TX_DW5_GRP_B, \
2000                                                     _CNL_PORT_TX_DW5_GRP_C, \
2001                                                     _CNL_PORT_TX_DW5_GRP_D, \
2002                                                     _CNL_PORT_TX_DW5_GRP_AE, \
2003                                                     _CNL_PORT_TX_DW5_GRP_F)
2004 #define CNL_PORT_TX_DW5_LN0(port)       _MMIO_PORT6(port, \
2005                                                     _CNL_PORT_TX_DW5_LN0_AE, \
2006                                                     _CNL_PORT_TX_DW5_LN0_B, \
2007                                                     _CNL_PORT_TX_DW5_LN0_C, \
2008                                                     _CNL_PORT_TX_DW5_LN0_D, \
2009                                                     _CNL_PORT_TX_DW5_LN0_AE, \
2010                                                     _CNL_PORT_TX_DW5_LN0_F)
2011 #define   TX_TRAINING_EN                (1 << 31)
2012 #define   TAP3_DISABLE                  (1 << 29)
2013 #define   SCALING_MODE_SEL(x)           ((x) << 18)
2014 #define   SCALING_MODE_SEL_MASK         (0x7 << 18)
2015 #define   RTERM_SELECT(x)               ((x) << 3)
2016 #define   RTERM_SELECT_MASK             (0x7 << 3)
2017
2018 #define _CNL_PORT_TX_DW7_GRP_AE         0x16235C
2019 #define _CNL_PORT_TX_DW7_GRP_B          0x1623DC
2020 #define _CNL_PORT_TX_DW7_GRP_C          0x162B5C
2021 #define _CNL_PORT_TX_DW7_GRP_D          0x162BDC
2022 #define _CNL_PORT_TX_DW7_GRP_F          0x162A5C
2023 #define _CNL_PORT_TX_DW7_LN0_AE         0x16245C
2024 #define _CNL_PORT_TX_DW7_LN0_B          0x16265C
2025 #define _CNL_PORT_TX_DW7_LN0_C          0x162C5C
2026 #define _CNL_PORT_TX_DW7_LN0_D          0x162EDC
2027 #define _CNL_PORT_TX_DW7_LN0_F          0x16285C
2028 #define CNL_PORT_TX_DW7_GRP(port)       _MMIO_PORT6(port, \
2029                                                     _CNL_PORT_TX_DW7_GRP_AE, \
2030                                                     _CNL_PORT_TX_DW7_GRP_B, \
2031                                                     _CNL_PORT_TX_DW7_GRP_C, \
2032                                                     _CNL_PORT_TX_DW7_GRP_D, \
2033                                                     _CNL_PORT_TX_DW7_GRP_AE, \
2034                                                     _CNL_PORT_TX_DW7_GRP_F)
2035 #define CNL_PORT_TX_DW7_LN0(port)       _MMIO_PORT6(port, \
2036                                                     _CNL_PORT_TX_DW7_LN0_AE, \
2037                                                     _CNL_PORT_TX_DW7_LN0_B, \
2038                                                     _CNL_PORT_TX_DW7_LN0_C, \
2039                                                     _CNL_PORT_TX_DW7_LN0_D, \
2040                                                     _CNL_PORT_TX_DW7_LN0_AE, \
2041                                                     _CNL_PORT_TX_DW7_LN0_F)
2042 #define   N_SCALAR(x)                   ((x) << 24)
2043 #define   N_SCALAR_MASK                 (0x7F << 24)
2044
2045 /* The spec defines this only for BXT PHY0, but lets assume that this
2046  * would exist for PHY1 too if it had a second channel.
2047  */
2048 #define _PORT_CL2CM_DW6_A               0x162358
2049 #define _PORT_CL2CM_DW6_BC              0x6C358
2050 #define BXT_PORT_CL2CM_DW6(phy)         _BXT_PHY((phy), _PORT_CL2CM_DW6_BC)
2051 #define   DW6_OLDO_DYN_PWR_DOWN_EN      (1 << 28)
2052
2053 #define CNL_PORT_COMP_DW0               _MMIO(0x162100)
2054 #define   COMP_INIT                     (1 << 31)
2055 #define CNL_PORT_COMP_DW1               _MMIO(0x162104)
2056 #define CNL_PORT_COMP_DW3               _MMIO(0x16210c)
2057 #define   PROCESS_INFO_DOT_0            (0 << 26)
2058 #define   PROCESS_INFO_DOT_1            (1 << 26)
2059 #define   PROCESS_INFO_DOT_4            (2 << 26)
2060 #define   PROCESS_INFO_MASK             (7 << 26)
2061 #define   PROCESS_INFO_SHIFT            26
2062 #define   VOLTAGE_INFO_0_85V            (0 << 24)
2063 #define   VOLTAGE_INFO_0_95V            (1 << 24)
2064 #define   VOLTAGE_INFO_1_05V            (2 << 24)
2065 #define   VOLTAGE_INFO_MASK             (3 << 24)
2066 #define   VOLTAGE_INFO_SHIFT            24
2067 #define CNL_PORT_COMP_DW9               _MMIO(0x162124)
2068 #define CNL_PORT_COMP_DW10              _MMIO(0x162128)
2069
2070 /* BXT PHY Ref registers */
2071 #define _PORT_REF_DW3_A                 0x16218C
2072 #define _PORT_REF_DW3_BC                0x6C18C
2073 #define   GRC_DONE                      (1 << 22)
2074 #define BXT_PORT_REF_DW3(phy)           _BXT_PHY((phy), _PORT_REF_DW3_BC)
2075
2076 #define _PORT_REF_DW6_A                 0x162198
2077 #define _PORT_REF_DW6_BC                0x6C198
2078 #define   GRC_CODE_SHIFT                24
2079 #define   GRC_CODE_MASK                 (0xFF << GRC_CODE_SHIFT)
2080 #define   GRC_CODE_FAST_SHIFT           16
2081 #define   GRC_CODE_FAST_MASK            (0xFF << GRC_CODE_FAST_SHIFT)
2082 #define   GRC_CODE_SLOW_SHIFT           8
2083 #define   GRC_CODE_SLOW_MASK            (0xFF << GRC_CODE_SLOW_SHIFT)
2084 #define   GRC_CODE_NOM_MASK             0xFF
2085 #define BXT_PORT_REF_DW6(phy)           _BXT_PHY((phy), _PORT_REF_DW6_BC)
2086
2087 #define _PORT_REF_DW8_A                 0x1621A0
2088 #define _PORT_REF_DW8_BC                0x6C1A0
2089 #define   GRC_DIS                       (1 << 15)
2090 #define   GRC_RDY_OVRD                  (1 << 1)
2091 #define BXT_PORT_REF_DW8(phy)           _BXT_PHY((phy), _PORT_REF_DW8_BC)
2092
2093 /* BXT PHY PCS registers */
2094 #define _PORT_PCS_DW10_LN01_A           0x162428
2095 #define _PORT_PCS_DW10_LN01_B           0x6C428
2096 #define _PORT_PCS_DW10_LN01_C           0x6C828
2097 #define _PORT_PCS_DW10_GRP_A            0x162C28
2098 #define _PORT_PCS_DW10_GRP_B            0x6CC28
2099 #define _PORT_PCS_DW10_GRP_C            0x6CE28
2100 #define BXT_PORT_PCS_DW10_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2101                                                          _PORT_PCS_DW10_LN01_B, \
2102                                                          _PORT_PCS_DW10_LN01_C)
2103 #define BXT_PORT_PCS_DW10_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2104                                                          _PORT_PCS_DW10_GRP_B, \
2105                                                          _PORT_PCS_DW10_GRP_C)
2106
2107 #define   TX2_SWING_CALC_INIT           (1 << 31)
2108 #define   TX1_SWING_CALC_INIT           (1 << 30)
2109
2110 #define _PORT_PCS_DW12_LN01_A           0x162430
2111 #define _PORT_PCS_DW12_LN01_B           0x6C430
2112 #define _PORT_PCS_DW12_LN01_C           0x6C830
2113 #define _PORT_PCS_DW12_LN23_A           0x162630
2114 #define _PORT_PCS_DW12_LN23_B           0x6C630
2115 #define _PORT_PCS_DW12_LN23_C           0x6CA30
2116 #define _PORT_PCS_DW12_GRP_A            0x162c30
2117 #define _PORT_PCS_DW12_GRP_B            0x6CC30
2118 #define _PORT_PCS_DW12_GRP_C            0x6CE30
2119 #define   LANESTAGGER_STRAP_OVRD        (1 << 6)
2120 #define   LANE_STAGGER_MASK             0x1F
2121 #define BXT_PORT_PCS_DW12_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2122                                                          _PORT_PCS_DW12_LN01_B, \
2123                                                          _PORT_PCS_DW12_LN01_C)
2124 #define BXT_PORT_PCS_DW12_LN23(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2125                                                          _PORT_PCS_DW12_LN23_B, \
2126                                                          _PORT_PCS_DW12_LN23_C)
2127 #define BXT_PORT_PCS_DW12_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2128                                                          _PORT_PCS_DW12_GRP_B, \
2129                                                          _PORT_PCS_DW12_GRP_C)
2130
2131 /* BXT PHY TX registers */
2132 #define _BXT_LANE_OFFSET(lane)           (((lane) >> 1) * 0x200 +       \
2133                                           ((lane) & 1) * 0x80)
2134
2135 #define _PORT_TX_DW2_LN0_A              0x162508
2136 #define _PORT_TX_DW2_LN0_B              0x6C508
2137 #define _PORT_TX_DW2_LN0_C              0x6C908
2138 #define _PORT_TX_DW2_GRP_A              0x162D08
2139 #define _PORT_TX_DW2_GRP_B              0x6CD08
2140 #define _PORT_TX_DW2_GRP_C              0x6CF08
2141 #define BXT_PORT_TX_DW2_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2142                                                          _PORT_TX_DW2_LN0_B, \
2143                                                          _PORT_TX_DW2_LN0_C)
2144 #define BXT_PORT_TX_DW2_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2145                                                          _PORT_TX_DW2_GRP_B, \
2146                                                          _PORT_TX_DW2_GRP_C)
2147 #define   MARGIN_000_SHIFT              16
2148 #define   MARGIN_000                    (0xFF << MARGIN_000_SHIFT)
2149 #define   UNIQ_TRANS_SCALE_SHIFT        8
2150 #define   UNIQ_TRANS_SCALE              (0xFF << UNIQ_TRANS_SCALE_SHIFT)
2151
2152 #define _PORT_TX_DW3_LN0_A              0x16250C
2153 #define _PORT_TX_DW3_LN0_B              0x6C50C
2154 #define _PORT_TX_DW3_LN0_C              0x6C90C
2155 #define _PORT_TX_DW3_GRP_A              0x162D0C
2156 #define _PORT_TX_DW3_GRP_B              0x6CD0C
2157 #define _PORT_TX_DW3_GRP_C              0x6CF0C
2158 #define BXT_PORT_TX_DW3_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2159                                                          _PORT_TX_DW3_LN0_B, \
2160                                                          _PORT_TX_DW3_LN0_C)
2161 #define BXT_PORT_TX_DW3_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2162                                                          _PORT_TX_DW3_GRP_B, \
2163                                                          _PORT_TX_DW3_GRP_C)
2164 #define   SCALE_DCOMP_METHOD            (1 << 26)
2165 #define   UNIQUE_TRANGE_EN_METHOD       (1 << 27)
2166
2167 #define _PORT_TX_DW4_LN0_A              0x162510
2168 #define _PORT_TX_DW4_LN0_B              0x6C510
2169 #define _PORT_TX_DW4_LN0_C              0x6C910
2170 #define _PORT_TX_DW4_GRP_A              0x162D10
2171 #define _PORT_TX_DW4_GRP_B              0x6CD10
2172 #define _PORT_TX_DW4_GRP_C              0x6CF10
2173 #define BXT_PORT_TX_DW4_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2174                                                          _PORT_TX_DW4_LN0_B, \
2175                                                          _PORT_TX_DW4_LN0_C)
2176 #define BXT_PORT_TX_DW4_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2177                                                          _PORT_TX_DW4_GRP_B, \
2178                                                          _PORT_TX_DW4_GRP_C)
2179 #define   DEEMPH_SHIFT                  24
2180 #define   DE_EMPHASIS                   (0xFF << DEEMPH_SHIFT)
2181
2182 #define _PORT_TX_DW5_LN0_A              0x162514
2183 #define _PORT_TX_DW5_LN0_B              0x6C514
2184 #define _PORT_TX_DW5_LN0_C              0x6C914
2185 #define _PORT_TX_DW5_GRP_A              0x162D14
2186 #define _PORT_TX_DW5_GRP_B              0x6CD14
2187 #define _PORT_TX_DW5_GRP_C              0x6CF14
2188 #define BXT_PORT_TX_DW5_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2189                                                          _PORT_TX_DW5_LN0_B, \
2190                                                          _PORT_TX_DW5_LN0_C)
2191 #define BXT_PORT_TX_DW5_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2192                                                          _PORT_TX_DW5_GRP_B, \
2193                                                          _PORT_TX_DW5_GRP_C)
2194 #define   DCC_DELAY_RANGE_1             (1 << 9)
2195 #define   DCC_DELAY_RANGE_2             (1 << 8)
2196
2197 #define _PORT_TX_DW14_LN0_A             0x162538
2198 #define _PORT_TX_DW14_LN0_B             0x6C538
2199 #define _PORT_TX_DW14_LN0_C             0x6C938
2200 #define   LATENCY_OPTIM_SHIFT           30
2201 #define   LATENCY_OPTIM                 (1 << LATENCY_OPTIM_SHIFT)
2202 #define BXT_PORT_TX_DW14_LN(phy, ch, lane)                              \
2203         _MMIO(_BXT_PHY_CH(phy, ch, _PORT_TX_DW14_LN0_B,                 \
2204                                    _PORT_TX_DW14_LN0_C) +               \
2205               _BXT_LANE_OFFSET(lane))
2206
2207 /* UAIMI scratch pad register 1 */
2208 #define UAIMI_SPR1                      _MMIO(0x4F074)
2209 /* SKL VccIO mask */
2210 #define SKL_VCCIO_MASK                  0x1
2211 /* SKL balance leg register */
2212 #define DISPIO_CR_TX_BMU_CR0            _MMIO(0x6C00C)
2213 /* I_boost values */
2214 #define BALANCE_LEG_SHIFT(port)         (8+3*(port))
2215 #define BALANCE_LEG_MASK(port)          (7<<(8+3*(port)))
2216 /* Balance leg disable bits */
2217 #define BALANCE_LEG_DISABLE_SHIFT       23
2218 #define BALANCE_LEG_DISABLE(port)       (1 << (23 + (port)))
2219
2220 /*
2221  * Fence registers
2222  * [0-7]  @ 0x2000 gen2,gen3
2223  * [8-15] @ 0x3000 945,g33,pnv
2224  *
2225  * [0-15] @ 0x3000 gen4,gen5
2226  *
2227  * [0-15] @ 0x100000 gen6,vlv,chv
2228  * [0-31] @ 0x100000 gen7+
2229  */
2230 #define FENCE_REG(i)                    _MMIO(0x2000 + (((i) & 8) << 9) + ((i) & 7) * 4)
2231 #define   I830_FENCE_START_MASK         0x07f80000
2232 #define   I830_FENCE_TILING_Y_SHIFT     12
2233 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
2234 #define   I830_FENCE_PITCH_SHIFT        4
2235 #define   I830_FENCE_REG_VALID          (1<<0)
2236 #define   I915_FENCE_MAX_PITCH_VAL      4
2237 #define   I830_FENCE_MAX_PITCH_VAL      6
2238 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
2239
2240 #define   I915_FENCE_START_MASK         0x0ff00000
2241 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
2242
2243 #define FENCE_REG_965_LO(i)             _MMIO(0x03000 + (i) * 8)
2244 #define FENCE_REG_965_HI(i)             _MMIO(0x03000 + (i) * 8 + 4)
2245 #define   I965_FENCE_PITCH_SHIFT        2
2246 #define   I965_FENCE_TILING_Y_SHIFT     1
2247 #define   I965_FENCE_REG_VALID          (1<<0)
2248 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
2249
2250 #define FENCE_REG_GEN6_LO(i)            _MMIO(0x100000 + (i) * 8)
2251 #define FENCE_REG_GEN6_HI(i)            _MMIO(0x100000 + (i) * 8 + 4)
2252 #define   GEN6_FENCE_PITCH_SHIFT        32
2253 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
2254
2255
2256 /* control register for cpu gtt access */
2257 #define TILECTL                         _MMIO(0x101000)
2258 #define   TILECTL_SWZCTL                        (1 << 0)
2259 #define   TILECTL_TLBPF                 (1 << 1)
2260 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
2261 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
2262
2263 /*
2264  * Instruction and interrupt control regs
2265  */
2266 #define PGTBL_CTL       _MMIO(0x02020)
2267 #define   PGTBL_ADDRESS_LO_MASK 0xfffff000 /* bits [31:12] */
2268 #define   PGTBL_ADDRESS_HI_MASK 0x000000f0 /* bits [35:32] (gen4) */
2269 #define PGTBL_ER        _MMIO(0x02024)
2270 #define PRB0_BASE       (0x2030-0x30)
2271 #define PRB1_BASE       (0x2040-0x30) /* 830,gen3 */
2272 #define PRB2_BASE       (0x2050-0x30) /* gen3 */
2273 #define SRB0_BASE       (0x2100-0x30) /* gen2 */
2274 #define SRB1_BASE       (0x2110-0x30) /* gen2 */
2275 #define SRB2_BASE       (0x2120-0x30) /* 830 */
2276 #define SRB3_BASE       (0x2130-0x30) /* 830 */
2277 #define RENDER_RING_BASE        0x02000
2278 #define BSD_RING_BASE           0x04000
2279 #define GEN6_BSD_RING_BASE      0x12000
2280 #define GEN8_BSD2_RING_BASE     0x1c000
2281 #define VEBOX_RING_BASE         0x1a000
2282 #define BLT_RING_BASE           0x22000
2283 #define RING_TAIL(base)         _MMIO((base)+0x30)
2284 #define RING_HEAD(base)         _MMIO((base)+0x34)
2285 #define RING_START(base)        _MMIO((base)+0x38)
2286 #define RING_CTL(base)          _MMIO((base)+0x3c)
2287 #define   RING_CTL_SIZE(size)   ((size) - PAGE_SIZE) /* in bytes -> pages */
2288 #define RING_SYNC_0(base)       _MMIO((base)+0x40)
2289 #define RING_SYNC_1(base)       _MMIO((base)+0x44)
2290 #define RING_SYNC_2(base)       _MMIO((base)+0x48)
2291 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
2292 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
2293 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
2294 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
2295 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
2296 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
2297 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
2298 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
2299 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
2300 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
2301 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
2302 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
2303 #define GEN6_NOSYNC     INVALID_MMIO_REG
2304 #define RING_PSMI_CTL(base)     _MMIO((base)+0x50)
2305 #define RING_MAX_IDLE(base)     _MMIO((base)+0x54)
2306 #define RING_HWS_PGA(base)      _MMIO((base)+0x80)
2307 #define RING_HWS_PGA_GEN6(base) _MMIO((base)+0x2080)
2308 #define RING_RESET_CTL(base)    _MMIO((base)+0xd0)
2309 #define   RESET_CTL_REQUEST_RESET  (1 << 0)
2310 #define   RESET_CTL_READY_TO_RESET (1 << 1)
2311
2312 #define HSW_GTT_CACHE_EN        _MMIO(0x4024)
2313 #define   GTT_CACHE_EN_ALL      0xF0007FFF
2314 #define GEN7_WR_WATERMARK       _MMIO(0x4028)
2315 #define GEN7_GFX_PRIO_CTRL      _MMIO(0x402C)
2316 #define ARB_MODE                _MMIO(0x4030)
2317 #define   ARB_MODE_SWIZZLE_SNB  (1<<4)
2318 #define   ARB_MODE_SWIZZLE_IVB  (1<<5)
2319 #define GEN7_GFX_PEND_TLB0      _MMIO(0x4034)
2320 #define GEN7_GFX_PEND_TLB1      _MMIO(0x4038)
2321 /* L3, CVS, ZTLB, RCC, CASC LRA min, max values */
2322 #define GEN7_LRA_LIMITS(i)      _MMIO(0x403C + (i) * 4)
2323 #define GEN7_LRA_LIMITS_REG_NUM 13
2324 #define GEN7_MEDIA_MAX_REQ_COUNT        _MMIO(0x4070)
2325 #define GEN7_GFX_MAX_REQ_COUNT          _MMIO(0x4074)
2326
2327 #define GAMTARBMODE             _MMIO(0x04a08)
2328 #define   ARB_MODE_BWGTLB_DISABLE (1<<9)
2329 #define   ARB_MODE_SWIZZLE_BDW  (1<<1)
2330 #define RENDER_HWS_PGA_GEN7     _MMIO(0x04080)
2331 #define RING_FAULT_REG(engine)  _MMIO(0x4094 + 0x100*(engine)->hw_id)
2332 #define   RING_FAULT_GTTSEL_MASK (1<<11)
2333 #define   RING_FAULT_SRCID(x)   (((x) >> 3) & 0xff)
2334 #define   RING_FAULT_FAULT_TYPE(x) (((x) >> 1) & 0x3)
2335 #define   RING_FAULT_VALID      (1<<0)
2336 #define DONE_REG                _MMIO(0x40b0)
2337 #define GEN8_PRIVATE_PAT_LO     _MMIO(0x40e0)
2338 #define GEN8_PRIVATE_PAT_HI     _MMIO(0x40e0 + 4)
2339 #define GEN10_PAT_INDEX(index)  _MMIO(0x40e0 + (index)*4)
2340 #define BSD_HWS_PGA_GEN7        _MMIO(0x04180)
2341 #define BLT_HWS_PGA_GEN7        _MMIO(0x04280)
2342 #define VEBOX_HWS_PGA_GEN7      _MMIO(0x04380)
2343 #define RING_ACTHD(base)        _MMIO((base)+0x74)
2344 #define RING_ACTHD_UDW(base)    _MMIO((base)+0x5c)
2345 #define RING_NOPID(base)        _MMIO((base)+0x94)
2346 #define RING_IMR(base)          _MMIO((base)+0xa8)
2347 #define RING_HWSTAM(base)       _MMIO((base)+0x98)
2348 #define RING_TIMESTAMP(base)            _MMIO((base)+0x358)
2349 #define RING_TIMESTAMP_UDW(base)        _MMIO((base)+0x358 + 4)
2350 #define   TAIL_ADDR             0x001FFFF8
2351 #define   HEAD_WRAP_COUNT       0xFFE00000
2352 #define   HEAD_WRAP_ONE         0x00200000
2353 #define   HEAD_ADDR             0x001FFFFC
2354 #define   RING_NR_PAGES         0x001FF000
2355 #define   RING_REPORT_MASK      0x00000006
2356 #define   RING_REPORT_64K       0x00000002
2357 #define   RING_REPORT_128K      0x00000004
2358 #define   RING_NO_REPORT        0x00000000
2359 #define   RING_VALID_MASK       0x00000001
2360 #define   RING_VALID            0x00000001
2361 #define   RING_INVALID          0x00000000
2362 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
2363 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
2364 #define   RING_WAIT_SEMAPHORE   (1<<10) /* gen6+ */
2365
2366 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base)+0x4D0) + (i)*4)
2367 #define   RING_MAX_NONPRIV_SLOTS  12
2368
2369 #define GEN7_TLB_RD_ADDR        _MMIO(0x4700)
2370
2371 #define GEN9_GAMT_ECO_REG_RW_IA _MMIO(0x4ab0)
2372 #define   GAMT_ECO_ENABLE_IN_PLACE_DECOMPRESS   (1<<18)
2373
2374 #define GEN8_GAMW_ECO_DEV_RW_IA _MMIO(0x4080)
2375 #define   GAMW_ECO_ENABLE_64K_IPS_FIELD 0xF
2376
2377 #define GAMT_CHKN_BIT_REG       _MMIO(0x4ab8)
2378 #define   GAMT_CHKN_DISABLE_DYNAMIC_CREDIT_SHARING      (1<<28)
2379 #define   GAMT_CHKN_DISABLE_I2M_CYCLE_ON_WR_PORT        (1<<24)
2380
2381 #if 0
2382 #define PRB0_TAIL       _MMIO(0x2030)
2383 #define PRB0_HEAD       _MMIO(0x2034)
2384 #define PRB0_START      _MMIO(0x2038)
2385 #define PRB0_CTL        _MMIO(0x203c)
2386 #define PRB1_TAIL       _MMIO(0x2040) /* 915+ only */
2387 #define PRB1_HEAD       _MMIO(0x2044) /* 915+ only */
2388 #define PRB1_START      _MMIO(0x2048) /* 915+ only */
2389 #define PRB1_CTL        _MMIO(0x204c) /* 915+ only */
2390 #endif
2391 #define IPEIR_I965      _MMIO(0x2064)
2392 #define IPEHR_I965      _MMIO(0x2068)
2393 #define GEN7_SC_INSTDONE        _MMIO(0x7100)
2394 #define GEN7_SAMPLER_INSTDONE   _MMIO(0xe160)
2395 #define GEN7_ROW_INSTDONE       _MMIO(0xe164)
2396 #define GEN8_MCR_SELECTOR               _MMIO(0xfdc)
2397 #define   GEN8_MCR_SLICE(slice)         (((slice) & 3) << 26)
2398 #define   GEN8_MCR_SLICE_MASK           GEN8_MCR_SLICE(3)
2399 #define   GEN8_MCR_SUBSLICE(subslice)   (((subslice) & 3) << 24)
2400 #define   GEN8_MCR_SUBSLICE_MASK        GEN8_MCR_SUBSLICE(3)
2401 #define RING_IPEIR(base)        _MMIO((base)+0x64)
2402 #define RING_IPEHR(base)        _MMIO((base)+0x68)
2403 /*
2404  * On GEN4, only the render ring INSTDONE exists and has a different
2405  * layout than the GEN7+ version.
2406  * The GEN2 counterpart of this register is GEN2_INSTDONE.
2407  */
2408 #define RING_INSTDONE(base)     _MMIO((base)+0x6c)
2409 #define RING_INSTPS(base)       _MMIO((base)+0x70)
2410 #define RING_DMA_FADD(base)     _MMIO((base)+0x78)
2411 #define RING_DMA_FADD_UDW(base) _MMIO((base)+0x60) /* gen8+ */
2412 #define RING_INSTPM(base)       _MMIO((base)+0xc0)
2413 #define RING_MI_MODE(base)      _MMIO((base)+0x9c)
2414 #define INSTPS          _MMIO(0x2070) /* 965+ only */
2415 #define GEN4_INSTDONE1  _MMIO(0x207c) /* 965+ only, aka INSTDONE_2 on SNB */
2416 #define ACTHD_I965      _MMIO(0x2074)
2417 #define HWS_PGA         _MMIO(0x2080)
2418 #define HWS_ADDRESS_MASK        0xfffff000
2419 #define HWS_START_ADDRESS_SHIFT 4
2420 #define PWRCTXA         _MMIO(0x2088) /* 965GM+ only */
2421 #define   PWRCTX_EN     (1<<0)
2422 #define IPEIR           _MMIO(0x2088)
2423 #define IPEHR           _MMIO(0x208c)
2424 #define GEN2_INSTDONE   _MMIO(0x2090)
2425 #define NOPID           _MMIO(0x2094)
2426 #define HWSTAM          _MMIO(0x2098)
2427 #define DMA_FADD_I8XX   _MMIO(0x20d0)
2428 #define RING_BBSTATE(base)      _MMIO((base)+0x110)
2429 #define   RING_BB_PPGTT         (1 << 5)
2430 #define RING_SBBADDR(base)      _MMIO((base)+0x114) /* hsw+ */
2431 #define RING_SBBSTATE(base)     _MMIO((base)+0x118) /* hsw+ */
2432 #define RING_SBBADDR_UDW(base)  _MMIO((base)+0x11c) /* gen8+ */
2433 #define RING_BBADDR(base)       _MMIO((base)+0x140)
2434 #define RING_BBADDR_UDW(base)   _MMIO((base)+0x168) /* gen8+ */
2435 #define RING_BB_PER_CTX_PTR(base)       _MMIO((base)+0x1c0) /* gen8+ */
2436 #define RING_INDIRECT_CTX(base)         _MMIO((base)+0x1c4) /* gen8+ */
2437 #define RING_INDIRECT_CTX_OFFSET(base)  _MMIO((base)+0x1c8) /* gen8+ */
2438 #define RING_CTX_TIMESTAMP(base)        _MMIO((base)+0x3a8) /* gen8+ */
2439
2440 #define ERROR_GEN6      _MMIO(0x40a0)
2441 #define GEN7_ERR_INT    _MMIO(0x44040)
2442 #define   ERR_INT_POISON                (1<<31)
2443 #define   ERR_INT_MMIO_UNCLAIMED        (1<<13)
2444 #define   ERR_INT_PIPE_CRC_DONE_C       (1<<8)
2445 #define   ERR_INT_FIFO_UNDERRUN_C       (1<<6)
2446 #define   ERR_INT_PIPE_CRC_DONE_B       (1<<5)
2447 #define   ERR_INT_FIFO_UNDERRUN_B       (1<<3)
2448 #define   ERR_INT_PIPE_CRC_DONE_A       (1<<2)
2449 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1<<(2 + (pipe)*3))
2450 #define   ERR_INT_FIFO_UNDERRUN_A       (1<<0)
2451 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1<<((pipe)*3))
2452
2453 #define GEN8_FAULT_TLB_DATA0            _MMIO(0x4b10)
2454 #define GEN8_FAULT_TLB_DATA1            _MMIO(0x4b14)
2455
2456 #define FPGA_DBG                _MMIO(0x42300)
2457 #define   FPGA_DBG_RM_NOCLAIM   (1<<31)
2458
2459 #define CLAIM_ER                _MMIO(VLV_DISPLAY_BASE + 0x2028)
2460 #define   CLAIM_ER_CLR          (1 << 31)
2461 #define   CLAIM_ER_OVERFLOW     (1 << 16)
2462 #define   CLAIM_ER_CTR_MASK     0xffff
2463
2464 #define DERRMR          _MMIO(0x44050)
2465 /* Note that HBLANK events are reserved on bdw+ */
2466 #define   DERRMR_PIPEA_SCANLINE         (1<<0)
2467 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1<<1)
2468 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1<<2)
2469 #define   DERRMR_PIPEA_VBLANK           (1<<3)
2470 #define   DERRMR_PIPEA_HBLANK           (1<<5)
2471 #define   DERRMR_PIPEB_SCANLINE         (1<<8)
2472 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1<<9)
2473 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1<<10)
2474 #define   DERRMR_PIPEB_VBLANK           (1<<11)
2475 #define   DERRMR_PIPEB_HBLANK           (1<<13)
2476 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
2477 #define   DERRMR_PIPEC_SCANLINE         (1<<14)
2478 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1<<15)
2479 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1<<20)
2480 #define   DERRMR_PIPEC_VBLANK           (1<<21)
2481 #define   DERRMR_PIPEC_HBLANK           (1<<22)
2482
2483
2484 /* GM45+ chicken bits -- debug workaround bits that may be required
2485  * for various sorts of correct behavior.  The top 16 bits of each are
2486  * the enables for writing to the corresponding low bit.
2487  */
2488 #define _3D_CHICKEN     _MMIO(0x2084)
2489 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
2490 #define _3D_CHICKEN2    _MMIO(0x208c)
2491 /* Disables pipelining of read flushes past the SF-WIZ interface.
2492  * Required on all Ironlake steppings according to the B-Spec, but the
2493  * particular danger of not doing so is not specified.
2494  */
2495 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
2496 #define _3D_CHICKEN3    _MMIO(0x2090)
2497 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
2498 #define  _3D_CHICKEN3_AA_LINE_QUALITY_FIX_ENABLE        (1 << 5)
2499 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
2500 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x)<<1) /* gen8+ */
2501 #define  _3D_CHICKEN3_SF_DISABLE_PIPELINED_ATTR_FETCH   (1 << 1) /* gen6 */
2502
2503 #define MI_MODE         _MMIO(0x209c)
2504 # define VS_TIMER_DISPATCH                              (1 << 6)
2505 # define MI_FLUSH_ENABLE                                (1 << 12)
2506 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
2507 # define MODE_IDLE                                      (1 << 9)
2508 # define STOP_RING                                      (1 << 8)
2509
2510 #define GEN6_GT_MODE    _MMIO(0x20d0)
2511 #define GEN7_GT_MODE    _MMIO(0x7008)
2512 #define   GEN6_WIZ_HASHING(hi, lo)                      (((hi) << 9) | ((lo) << 7))
2513 #define   GEN6_WIZ_HASHING_8x8                          GEN6_WIZ_HASHING(0, 0)
2514 #define   GEN6_WIZ_HASHING_8x4                          GEN6_WIZ_HASHING(0, 1)
2515 #define   GEN6_WIZ_HASHING_16x4                         GEN6_WIZ_HASHING(1, 0)
2516 #define   GEN6_WIZ_HASHING_MASK                         GEN6_WIZ_HASHING(1, 1)
2517 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
2518 #define   GEN9_IZ_HASHING_MASK(slice)                   (0x3 << ((slice) * 2))
2519 #define   GEN9_IZ_HASHING(slice, val)                   ((val) << ((slice) * 2))
2520
2521 /* chicken reg for WaConextSwitchWithConcurrentTLBInvalidate */
2522 #define GEN9_CSFE_CHICKEN1_RCS _MMIO(0x20D4)
2523 #define   GEN9_PREEMPT_GPGPU_SYNC_SWITCH_DISABLE (1 << 2)
2524
2525 /* WaClearTdlStateAckDirtyBits */
2526 #define GEN8_STATE_ACK          _MMIO(0x20F0)
2527 #define GEN9_STATE_ACK_SLICE1   _MMIO(0x20F8)
2528 #define GEN9_STATE_ACK_SLICE2   _MMIO(0x2100)
2529 #define   GEN9_STATE_ACK_TDL0 (1 << 12)
2530 #define   GEN9_STATE_ACK_TDL1 (1 << 13)
2531 #define   GEN9_STATE_ACK_TDL2 (1 << 14)
2532 #define   GEN9_STATE_ACK_TDL3 (1 << 15)
2533 #define   GEN9_SUBSLICE_TDL_ACK_BITS \
2534         (GEN9_STATE_ACK_TDL3 | GEN9_STATE_ACK_TDL2 | \
2535          GEN9_STATE_ACK_TDL1 | GEN9_STATE_ACK_TDL0)
2536
2537 #define GFX_MODE        _MMIO(0x2520)
2538 #define GFX_MODE_GEN7   _MMIO(0x229c)
2539 #define RING_MODE_GEN7(engine)  _MMIO((engine)->mmio_base+0x29c)
2540 #define   GFX_RUN_LIST_ENABLE           (1<<15)
2541 #define   GFX_INTERRUPT_STEERING        (1<<14)
2542 #define   GFX_TLB_INVALIDATE_EXPLICIT   (1<<13)
2543 #define   GFX_SURFACE_FAULT_ENABLE      (1<<12)
2544 #define   GFX_REPLAY_MODE               (1<<11)
2545 #define   GFX_PSMI_GRANULARITY          (1<<10)
2546 #define   GFX_PPGTT_ENABLE              (1<<9)
2547 #define   GEN8_GFX_PPGTT_48B            (1<<7)
2548
2549 #define   GFX_FORWARD_VBLANK_MASK       (3<<5)
2550 #define   GFX_FORWARD_VBLANK_NEVER      (0<<5)
2551 #define   GFX_FORWARD_VBLANK_ALWAYS     (1<<5)
2552 #define   GFX_FORWARD_VBLANK_COND       (2<<5)
2553
2554 #define VLV_DISPLAY_BASE 0x180000
2555 #define VLV_MIPI_BASE VLV_DISPLAY_BASE
2556 #define BXT_MIPI_BASE 0x60000
2557
2558 #define VLV_GU_CTL0     _MMIO(VLV_DISPLAY_BASE + 0x2030)
2559 #define VLV_GU_CTL1     _MMIO(VLV_DISPLAY_BASE + 0x2034)
2560 #define SCPD0           _MMIO(0x209c) /* 915+ only */
2561 #define IER             _MMIO(0x20a0)
2562 #define IIR             _MMIO(0x20a4)
2563 #define IMR             _MMIO(0x20a8)
2564 #define ISR             _MMIO(0x20ac)
2565 #define VLV_GUNIT_CLOCK_GATE    _MMIO(VLV_DISPLAY_BASE + 0x2060)
2566 #define   GINT_DIS              (1<<22)
2567 #define   GCFG_DIS              (1<<8)
2568 #define VLV_GUNIT_CLOCK_GATE2   _MMIO(VLV_DISPLAY_BASE + 0x2064)
2569 #define VLV_IIR_RW      _MMIO(VLV_DISPLAY_BASE + 0x2084)
2570 #define VLV_IER         _MMIO(VLV_DISPLAY_BASE + 0x20a0)
2571 #define VLV_IIR         _MMIO(VLV_DISPLAY_BASE + 0x20a4)
2572 #define VLV_IMR         _MMIO(VLV_DISPLAY_BASE + 0x20a8)
2573 #define VLV_ISR         _MMIO(VLV_DISPLAY_BASE + 0x20ac)
2574 #define VLV_PCBR        _MMIO(VLV_DISPLAY_BASE + 0x2120)
2575 #define VLV_PCBR_ADDR_SHIFT     12
2576
2577 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1<<(11-(plane))) /* A and B only */
2578 #define EIR             _MMIO(0x20b0)
2579 #define EMR             _MMIO(0x20b4)
2580 #define ESR             _MMIO(0x20b8)
2581 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
2582 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
2583 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
2584 #define   GM45_ERROR_CP_PRIV                            (1<<3)
2585 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
2586 #define   I915_ERROR_INSTRUCTION                        (1<<0)
2587 #define INSTPM          _MMIO(0x20c0)
2588 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
2589 #define   INSTPM_AGPBUSY_INT_EN (1<<11) /* gen3: when disabled, pending interrupts
2590                                         will not assert AGPBUSY# and will only
2591                                         be delivered when out of C3. */
2592 #define   INSTPM_FORCE_ORDERING                         (1<<7) /* GEN6+ */
2593 #define   INSTPM_TLB_INVALIDATE (1<<9)
2594 #define   INSTPM_SYNC_FLUSH     (1<<5)
2595 #define ACTHD           _MMIO(0x20c8)
2596 #define MEM_MODE        _MMIO(0x20cc)
2597 #define   MEM_DISPLAY_B_TRICKLE_FEED_DISABLE (1<<3) /* 830 only */
2598 #define   MEM_DISPLAY_A_TRICKLE_FEED_DISABLE (1<<2) /* 830/845 only */
2599 #define   MEM_DISPLAY_TRICKLE_FEED_DISABLE (1<<2) /* 85x only */
2600 #define FW_BLC          _MMIO(0x20d8)
2601 #define FW_BLC2         _MMIO(0x20dc)
2602 #define FW_BLC_SELF     _MMIO(0x20e0) /* 915+ only */
2603 #define   FW_BLC_SELF_EN_MASK      (1<<31)
2604 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
2605 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
2606 #define MM_BURST_LENGTH     0x00700000
2607 #define MM_FIFO_WATERMARK   0x0001F000
2608 #define LM_BURST_LENGTH     0x00000700
2609 #define LM_FIFO_WATERMARK   0x0000001F
2610 #define MI_ARB_STATE    _MMIO(0x20e4) /* 915+ only */
2611
2612 /* Make render/texture TLB fetches lower priorty than associated data
2613  *   fetches. This is not turned on by default
2614  */
2615 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
2616
2617 /* Isoch request wait on GTT enable (Display A/B/C streams).
2618  * Make isoch requests stall on the TLB update. May cause
2619  * display underruns (test mode only)
2620  */
2621 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
2622
2623 /* Block grant count for isoch requests when block count is
2624  * set to a finite value.
2625  */
2626 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
2627 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
2628 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
2629 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
2630 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
2631
2632 /* Enable render writes to complete in C2/C3/C4 power states.
2633  * If this isn't enabled, render writes are prevented in low
2634  * power states. That seems bad to me.
2635  */
2636 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
2637
2638 /* This acknowledges an async flip immediately instead
2639  * of waiting for 2TLB fetches.
2640  */
2641 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
2642
2643 /* Enables non-sequential data reads through arbiter
2644  */
2645 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
2646
2647 /* Disable FSB snooping of cacheable write cycles from binner/render
2648  * command stream
2649  */
2650 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
2651
2652 /* Arbiter time slice for non-isoch streams */
2653 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
2654 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
2655 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
2656 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
2657 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
2658 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
2659 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
2660 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
2661 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
2662
2663 /* Low priority grace period page size */
2664 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
2665 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
2666
2667 /* Disable display A/B trickle feed */
2668 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
2669
2670 /* Set display plane priority */
2671 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
2672 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
2673
2674 #define MI_STATE        _MMIO(0x20e4) /* gen2 only */
2675 #define   MI_AGPBUSY_INT_EN                     (1 << 1) /* 85x only */
2676 #define   MI_AGPBUSY_830_MODE                   (1 << 0) /* 85x only */
2677
2678 #define CACHE_MODE_0    _MMIO(0x2120) /* 915+ only */
2679 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1<<8)
2680 #define   CM0_IZ_OPT_DISABLE      (1<<6)
2681 #define   CM0_ZR_OPT_DISABLE      (1<<5)
2682 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1<<5)
2683 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
2684 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
2685 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
2686 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
2687 #define GFX_FLSH_CNTL   _MMIO(0x2170) /* 915+ only */
2688 #define GFX_FLSH_CNTL_GEN6      _MMIO(0x101008)
2689 #define   GFX_FLSH_CNTL_EN      (1<<0)
2690 #define ECOSKPD         _MMIO(0x21d0)
2691 #define   ECO_GATING_CX_ONLY    (1<<3)
2692 #define   ECO_FLIP_DONE         (1<<0)
2693
2694 #define CACHE_MODE_0_GEN7       _MMIO(0x7000) /* IVB+ */
2695 #define RC_OP_FLUSH_ENABLE (1<<0)
2696 #define   HIZ_RAW_STALL_OPT_DISABLE (1<<2)
2697 #define CACHE_MODE_1            _MMIO(0x7004) /* IVB+ */
2698 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE     (1<<6)
2699 #define   GEN8_4x4_STC_OPTIMIZATION_DISABLE     (1<<6)
2700 #define   GEN9_PARTIAL_RESOLVE_IN_VC_DISABLE    (1<<1)
2701
2702 #define GEN6_BLITTER_ECOSKPD    _MMIO(0x221d0)
2703 #define   GEN6_BLITTER_LOCK_SHIFT                       16
2704 #define   GEN6_BLITTER_FBC_NOTIFY                       (1<<3)
2705
2706 #define GEN6_RC_SLEEP_PSMI_CONTROL      _MMIO(0x2050)
2707 #define   GEN6_PSMI_SLEEP_MSG_DISABLE   (1 << 0)
2708 #define   GEN8_RC_SEMA_IDLE_MSG_DISABLE (1 << 12)
2709 #define   GEN8_FF_DOP_CLOCK_GATE_DISABLE        (1<<10)
2710
2711 #define GEN6_RCS_PWR_FSM _MMIO(0x22ac)
2712 #define GEN9_RCS_FE_FSM2 _MMIO(0x22a4)
2713
2714 /* Fuse readout registers for GT */
2715 #define CHV_FUSE_GT                     _MMIO(VLV_DISPLAY_BASE + 0x2168)
2716 #define   CHV_FGT_DISABLE_SS0           (1 << 10)
2717 #define   CHV_FGT_DISABLE_SS1           (1 << 11)
2718 #define   CHV_FGT_EU_DIS_SS0_R0_SHIFT   16
2719 #define   CHV_FGT_EU_DIS_SS0_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R0_SHIFT)
2720 #define   CHV_FGT_EU_DIS_SS0_R1_SHIFT   20
2721 #define   CHV_FGT_EU_DIS_SS0_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R1_SHIFT)
2722 #define   CHV_FGT_EU_DIS_SS1_R0_SHIFT   24
2723 #define   CHV_FGT_EU_DIS_SS1_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R0_SHIFT)
2724 #define   CHV_FGT_EU_DIS_SS1_R1_SHIFT   28
2725 #define   CHV_FGT_EU_DIS_SS1_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R1_SHIFT)
2726
2727 #define GEN8_FUSE2                      _MMIO(0x9120)
2728 #define   GEN8_F2_SS_DIS_SHIFT          21
2729 #define   GEN8_F2_SS_DIS_MASK           (0x7 << GEN8_F2_SS_DIS_SHIFT)
2730 #define   GEN8_F2_S_ENA_SHIFT           25
2731 #define   GEN8_F2_S_ENA_MASK            (0x7 << GEN8_F2_S_ENA_SHIFT)
2732
2733 #define   GEN9_F2_SS_DIS_SHIFT          20
2734 #define   GEN9_F2_SS_DIS_MASK           (0xf << GEN9_F2_SS_DIS_SHIFT)
2735
2736 #define   GEN10_F2_S_ENA_SHIFT          22
2737 #define   GEN10_F2_S_ENA_MASK           (0x3f << GEN10_F2_S_ENA_SHIFT)
2738 #define   GEN10_F2_SS_DIS_SHIFT         18
2739 #define   GEN10_F2_SS_DIS_MASK          (0xf << GEN10_F2_SS_DIS_SHIFT)
2740
2741 #define GEN8_EU_DISABLE0                _MMIO(0x9134)
2742 #define   GEN8_EU_DIS0_S0_MASK          0xffffff
2743 #define   GEN8_EU_DIS0_S1_SHIFT         24
2744 #define   GEN8_EU_DIS0_S1_MASK          (0xff << GEN8_EU_DIS0_S1_SHIFT)
2745
2746 #define GEN8_EU_DISABLE1                _MMIO(0x9138)
2747 #define   GEN8_EU_DIS1_S1_MASK          0xffff
2748 #define   GEN8_EU_DIS1_S2_SHIFT         16
2749 #define   GEN8_EU_DIS1_S2_MASK          (0xffff << GEN8_EU_DIS1_S2_SHIFT)
2750
2751 #define GEN8_EU_DISABLE2                _MMIO(0x913c)
2752 #define   GEN8_EU_DIS2_S2_MASK          0xff
2753
2754 #define GEN9_EU_DISABLE(slice)          _MMIO(0x9134 + (slice)*0x4)
2755
2756 #define GEN10_EU_DISABLE3               _MMIO(0x9140)
2757 #define   GEN10_EU_DIS_SS_MASK          0xff
2758
2759 #define GEN6_BSD_SLEEP_PSMI_CONTROL     _MMIO(0x12050)
2760 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
2761 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
2762 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
2763 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
2764
2765 /* On modern GEN architectures interrupt control consists of two sets
2766  * of registers. The first set pertains to the ring generating the
2767  * interrupt. The second control is for the functional block generating the
2768  * interrupt. These are PM, GT, DE, etc.
2769  *
2770  * Luckily *knocks on wood* all the ring interrupt bits match up with the
2771  * GT interrupt bits, so we don't need to duplicate the defines.
2772  *
2773  * These defines should cover us well from SNB->HSW with minor exceptions
2774  * it can also work on ILK.
2775  */
2776 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
2777 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
2778 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
2779 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
2780 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
2781 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
2782 #define GT_CONTEXT_SWITCH_INTERRUPT             (1 <<  8)
2783 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
2784 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
2785 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
2786 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
2787 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
2788 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
2789
2790 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
2791 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
2792
2793 #define GT_PARITY_ERROR(dev_priv) \
2794         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
2795          (IS_HASWELL(dev_priv) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
2796
2797 /* These are all the "old" interrupts */
2798 #define ILK_BSD_USER_INTERRUPT                          (1<<5)
2799
2800 #define I915_PM_INTERRUPT                               (1<<31)
2801 #define I915_ISP_INTERRUPT                              (1<<22)
2802 #define I915_LPE_PIPE_B_INTERRUPT                       (1<<21)
2803 #define I915_LPE_PIPE_A_INTERRUPT                       (1<<20)
2804 #define I915_MIPIC_INTERRUPT                            (1<<19)
2805 #define I915_MIPIA_INTERRUPT                            (1<<18)
2806 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1<<18)
2807 #define I915_DISPLAY_PORT_INTERRUPT                     (1<<17)
2808 #define I915_DISPLAY_PIPE_C_HBLANK_INTERRUPT            (1<<16)
2809 #define I915_MASTER_ERROR_INTERRUPT                     (1<<15)
2810 #define I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT      (1<<15)
2811 #define I915_DISPLAY_PIPE_B_HBLANK_INTERRUPT            (1<<14)
2812 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1<<14) /* p-state */
2813 #define I915_DISPLAY_PIPE_A_HBLANK_INTERRUPT            (1<<13)
2814 #define I915_HWB_OOM_INTERRUPT                          (1<<13)
2815 #define I915_LPE_PIPE_C_INTERRUPT                       (1<<12)
2816 #define I915_SYNC_STATUS_INTERRUPT                      (1<<12)
2817 #define I915_MISC_INTERRUPT                             (1<<11)
2818 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1<<11)
2819 #define I915_DISPLAY_PIPE_C_VBLANK_INTERRUPT            (1<<10)
2820 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1<<10)
2821 #define I915_DISPLAY_PIPE_C_EVENT_INTERRUPT             (1<<9)
2822 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1<<9)
2823 #define I915_DISPLAY_PIPE_C_DPBM_INTERRUPT              (1<<8)
2824 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1<<8)
2825 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1<<7)
2826 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1<<6)
2827 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1<<5)
2828 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1<<4)
2829 #define I915_DISPLAY_PIPE_A_DPBM_INTERRUPT              (1<<3)
2830 #define I915_DISPLAY_PIPE_B_DPBM_INTERRUPT              (1<<2)
2831 #define I915_DEBUG_INTERRUPT                            (1<<2)
2832 #define I915_WINVALID_INTERRUPT                         (1<<1)
2833 #define I915_USER_INTERRUPT                             (1<<1)
2834 #define I915_ASLE_INTERRUPT                             (1<<0)
2835 #define I915_BSD_USER_INTERRUPT                         (1<<25)
2836
2837 #define I915_HDMI_LPE_AUDIO_BASE        (VLV_DISPLAY_BASE + 0x65000)
2838 #define I915_HDMI_LPE_AUDIO_SIZE        0x1000
2839
2840 /* DisplayPort Audio w/ LPE */
2841 #define VLV_AUD_CHICKEN_BIT_REG         _MMIO(VLV_DISPLAY_BASE + 0x62F38)
2842 #define VLV_CHICKEN_BIT_DBG_ENABLE      (1 << 0)
2843
2844 #define _VLV_AUD_PORT_EN_B_DBG          (VLV_DISPLAY_BASE + 0x62F20)
2845 #define _VLV_AUD_PORT_EN_C_DBG          (VLV_DISPLAY_BASE + 0x62F30)
2846 #define _VLV_AUD_PORT_EN_D_DBG          (VLV_DISPLAY_BASE + 0x62F34)
2847 #define VLV_AUD_PORT_EN_DBG(port)       _MMIO_PORT3((port) - PORT_B,       \
2848                                                     _VLV_AUD_PORT_EN_B_DBG, \
2849                                                     _VLV_AUD_PORT_EN_C_DBG, \
2850                                                     _VLV_AUD_PORT_EN_D_DBG)
2851 #define VLV_AMP_MUTE                    (1 << 1)
2852
2853 #define GEN6_BSD_RNCID                  _MMIO(0x12198)
2854
2855 #define GEN7_FF_THREAD_MODE             _MMIO(0x20a0)
2856 #define   GEN7_FF_SCHED_MASK            0x0077070
2857 #define   GEN8_FF_DS_REF_CNT_FFME       (1 << 19)
2858 #define   GEN7_FF_TS_SCHED_HS1          (0x5<<16)
2859 #define   GEN7_FF_TS_SCHED_HS0          (0x3<<16)
2860 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1<<16)
2861 #define   GEN7_FF_TS_SCHED_HW           (0x0<<16) /* Default */
2862 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
2863 #define   GEN7_FF_VS_SCHED_HS1          (0x5<<12)
2864 #define   GEN7_FF_VS_SCHED_HS0          (0x3<<12)
2865 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1<<12) /* Default */
2866 #define   GEN7_FF_VS_SCHED_HW           (0x0<<12)
2867 #define   GEN7_FF_DS_SCHED_HS1          (0x5<<4)
2868 #define   GEN7_FF_DS_SCHED_HS0          (0x3<<4)
2869 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1<<4)  /* Default */
2870 #define   GEN7_FF_DS_SCHED_HW           (0x0<<4)
2871
2872 /*
2873  * Framebuffer compression (915+ only)
2874  */
2875
2876 #define FBC_CFB_BASE            _MMIO(0x3200) /* 4k page aligned */
2877 #define FBC_LL_BASE             _MMIO(0x3204) /* 4k page aligned */
2878 #define FBC_CONTROL             _MMIO(0x3208)
2879 #define   FBC_CTL_EN            (1<<31)
2880 #define   FBC_CTL_PERIODIC      (1<<30)
2881 #define   FBC_CTL_INTERVAL_SHIFT (16)
2882 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
2883 #define   FBC_CTL_C3_IDLE       (1<<13)
2884 #define   FBC_CTL_STRIDE_SHIFT  (5)
2885 #define   FBC_CTL_FENCENO_SHIFT (0)
2886 #define FBC_COMMAND             _MMIO(0x320c)
2887 #define   FBC_CMD_COMPRESS      (1<<0)
2888 #define FBC_STATUS              _MMIO(0x3210)
2889 #define   FBC_STAT_COMPRESSING  (1<<31)
2890 #define   FBC_STAT_COMPRESSED   (1<<30)
2891 #define   FBC_STAT_MODIFIED     (1<<29)
2892 #define   FBC_STAT_CURRENT_LINE_SHIFT   (0)
2893 #define FBC_CONTROL2            _MMIO(0x3214)
2894 #define   FBC_CTL_FENCE_DBL     (0<<4)
2895 #define   FBC_CTL_IDLE_IMM      (0<<2)
2896 #define   FBC_CTL_IDLE_FULL     (1<<2)
2897 #define   FBC_CTL_IDLE_LINE     (2<<2)
2898 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
2899 #define   FBC_CTL_CPU_FENCE     (1<<1)
2900 #define   FBC_CTL_PLANE(plane)  ((plane)<<0)
2901 #define FBC_FENCE_OFF           _MMIO(0x3218) /* BSpec typo has 321Bh */
2902 #define FBC_TAG(i)              _MMIO(0x3300 + (i) * 4)
2903
2904 #define FBC_LL_SIZE             (1536)
2905
2906 #define FBC_LLC_READ_CTRL       _MMIO(0x9044)
2907 #define   FBC_LLC_FULLY_OPEN    (1<<30)
2908
2909 /* Framebuffer compression for GM45+ */
2910 #define DPFC_CB_BASE            _MMIO(0x3200)
2911 #define DPFC_CONTROL            _MMIO(0x3208)
2912 #define   DPFC_CTL_EN           (1<<31)
2913 #define   DPFC_CTL_PLANE(plane) ((plane)<<30)
2914 #define   IVB_DPFC_CTL_PLANE(plane)     ((plane)<<29)
2915 #define   DPFC_CTL_FENCE_EN     (1<<29)
2916 #define   IVB_DPFC_CTL_FENCE_EN (1<<28)
2917 #define   DPFC_CTL_PERSISTENT_MODE      (1<<25)
2918 #define   DPFC_SR_EN            (1<<10)
2919 #define   DPFC_CTL_LIMIT_1X     (0<<6)
2920 #define   DPFC_CTL_LIMIT_2X     (1<<6)
2921 #define   DPFC_CTL_LIMIT_4X     (2<<6)
2922 #define DPFC_RECOMP_CTL         _MMIO(0x320c)
2923 #define   DPFC_RECOMP_STALL_EN  (1<<27)
2924 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
2925 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
2926 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
2927 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
2928 #define DPFC_STATUS             _MMIO(0x3210)
2929 #define   DPFC_INVAL_SEG_SHIFT  (16)
2930 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
2931 #define   DPFC_COMP_SEG_SHIFT   (0)
2932 #define   DPFC_COMP_SEG_MASK    (0x000007ff)
2933 #define DPFC_STATUS2            _MMIO(0x3214)
2934 #define DPFC_FENCE_YOFF         _MMIO(0x3218)
2935 #define DPFC_CHICKEN            _MMIO(0x3224)
2936 #define   DPFC_HT_MODIFY        (1<<31)
2937
2938 /* Framebuffer compression for Ironlake */
2939 #define ILK_DPFC_CB_BASE        _MMIO(0x43200)
2940 #define ILK_DPFC_CONTROL        _MMIO(0x43208)
2941 #define   FBC_CTL_FALSE_COLOR   (1<<10)
2942 /* The bit 28-8 is reserved */
2943 #define   DPFC_RESERVED         (0x1FFFFF00)
2944 #define ILK_DPFC_RECOMP_CTL     _MMIO(0x4320c)
2945 #define ILK_DPFC_STATUS         _MMIO(0x43210)
2946 #define  ILK_DPFC_COMP_SEG_MASK 0x7ff
2947 #define IVB_FBC_STATUS2         _MMIO(0x43214)
2948 #define  IVB_FBC_COMP_SEG_MASK  0x7ff
2949 #define  BDW_FBC_COMP_SEG_MASK  0xfff
2950 #define ILK_DPFC_FENCE_YOFF     _MMIO(0x43218)
2951 #define ILK_DPFC_CHICKEN        _MMIO(0x43224)
2952 #define   ILK_DPFC_DISABLE_DUMMY0 (1<<8)
2953 #define   ILK_DPFC_NUKE_ON_ANY_MODIFICATION     (1<<23)
2954 #define ILK_FBC_RT_BASE         _MMIO(0x2128)
2955 #define   ILK_FBC_RT_VALID      (1<<0)
2956 #define   SNB_FBC_FRONT_BUFFER  (1<<1)
2957
2958 #define ILK_DISPLAY_CHICKEN1    _MMIO(0x42000)
2959 #define   ILK_FBCQ_DIS          (1<<22)
2960 #define   ILK_PABSTRETCH_DIS    (1<<21)
2961
2962
2963 /*
2964  * Framebuffer compression for Sandybridge
2965  *
2966  * The following two registers are of type GTTMMADR
2967  */
2968 #define SNB_DPFC_CTL_SA         _MMIO(0x100100)
2969 #define   SNB_CPU_FENCE_ENABLE  (1<<29)
2970 #define DPFC_CPU_FENCE_OFFSET   _MMIO(0x100104)
2971
2972 /* Framebuffer compression for Ivybridge */
2973 #define IVB_FBC_RT_BASE                 _MMIO(0x7020)
2974
2975 #define IPS_CTL         _MMIO(0x43408)
2976 #define   IPS_ENABLE    (1 << 31)
2977
2978 #define MSG_FBC_REND_STATE      _MMIO(0x50380)
2979 #define   FBC_REND_NUKE         (1<<2)
2980 #define   FBC_REND_CACHE_CLEAN  (1<<1)
2981
2982 /*
2983  * GPIO regs
2984  */
2985 #define GPIOA                   _MMIO(0x5010)
2986 #define GPIOB                   _MMIO(0x5014)
2987 #define GPIOC                   _MMIO(0x5018)
2988 #define GPIOD                   _MMIO(0x501c)
2989 #define GPIOE                   _MMIO(0x5020)
2990 #define GPIOF                   _MMIO(0x5024)
2991 #define GPIOG                   _MMIO(0x5028)
2992 #define GPIOH                   _MMIO(0x502c)
2993 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
2994 # define GPIO_CLOCK_DIR_IN              (0 << 1)
2995 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
2996 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
2997 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
2998 # define GPIO_CLOCK_VAL_IN              (1 << 4)
2999 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
3000 # define GPIO_DATA_DIR_MASK             (1 << 8)
3001 # define GPIO_DATA_DIR_IN               (0 << 9)
3002 # define GPIO_DATA_DIR_OUT              (1 << 9)
3003 # define GPIO_DATA_VAL_MASK             (1 << 10)
3004 # define GPIO_DATA_VAL_OUT              (1 << 11)
3005 # define GPIO_DATA_VAL_IN               (1 << 12)
3006 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
3007
3008 #define GMBUS0                  _MMIO(dev_priv->gpio_mmio_base + 0x5100) /* clock/port select */
3009 #define   GMBUS_RATE_100KHZ     (0<<8)
3010 #define   GMBUS_RATE_50KHZ      (1<<8)
3011 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
3012 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
3013 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
3014 #define   GMBUS_PIN_DISABLED    0
3015 #define   GMBUS_PIN_SSC         1
3016 #define   GMBUS_PIN_VGADDC      2
3017 #define   GMBUS_PIN_PANEL       3
3018 #define   GMBUS_PIN_DPD_CHV     3 /* HDMID_CHV */
3019 #define   GMBUS_PIN_DPC         4 /* HDMIC */
3020 #define   GMBUS_PIN_DPB         5 /* SDVO, HDMIB */
3021 #define   GMBUS_PIN_DPD         6 /* HDMID */
3022 #define   GMBUS_PIN_RESERVED    7 /* 7 reserved */
3023 #define   GMBUS_PIN_1_BXT       1 /* BXT+ (atom) and CNP+ (big core) */
3024 #define   GMBUS_PIN_2_BXT       2
3025 #define   GMBUS_PIN_3_BXT       3
3026 #define   GMBUS_PIN_4_CNP       4
3027 #define   GMBUS_NUM_PINS        7 /* including 0 */
3028 #define GMBUS1                  _MMIO(dev_priv->gpio_mmio_base + 0x5104) /* command/status */
3029 #define   GMBUS_SW_CLR_INT      (1<<31)
3030 #define   GMBUS_SW_RDY          (1<<30)
3031 #define   GMBUS_ENT             (1<<29) /* enable timeout */
3032 #define   GMBUS_CYCLE_NONE      (0<<25)
3033 #define   GMBUS_CYCLE_WAIT      (1<<25)
3034 #define   GMBUS_CYCLE_INDEX     (2<<25)
3035 #define   GMBUS_CYCLE_STOP      (4<<25)
3036 #define   GMBUS_BYTE_COUNT_SHIFT 16
3037 #define   GMBUS_BYTE_COUNT_MAX   256U
3038 #define   GMBUS_SLAVE_INDEX_SHIFT 8
3039 #define   GMBUS_SLAVE_ADDR_SHIFT 1
3040 #define   GMBUS_SLAVE_READ      (1<<0)
3041 #define   GMBUS_SLAVE_WRITE     (0<<0)
3042 #define GMBUS2                  _MMIO(dev_priv->gpio_mmio_base + 0x5108) /* status */
3043 #define   GMBUS_INUSE           (1<<15)
3044 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
3045 #define   GMBUS_STALL_TIMEOUT   (1<<13)
3046 #define   GMBUS_INT             (1<<12)
3047 #define   GMBUS_HW_RDY          (1<<11)
3048 #define   GMBUS_SATOER          (1<<10)
3049 #define   GMBUS_ACTIVE          (1<<9)
3050 #define GMBUS3                  _MMIO(dev_priv->gpio_mmio_base + 0x510c) /* data buffer bytes 3-0 */
3051 #define GMBUS4                  _MMIO(dev_priv->gpio_mmio_base + 0x5110) /* interrupt mask (Pineview+) */
3052 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
3053 #define   GMBUS_NAK_EN          (1<<3)
3054 #define   GMBUS_IDLE_EN         (1<<2)
3055 #define   GMBUS_HW_WAIT_EN      (1<<1)
3056 #define   GMBUS_HW_RDY_EN       (1<<0)
3057 #define GMBUS5                  _MMIO(dev_priv->gpio_mmio_base + 0x5120) /* byte index */
3058 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
3059