5898f59e3dd7aa35799bdc51ec981e1e913855ab
[sfrench/cifs-2.6.git] / drivers / gpu / drm / i915 / i915_reg.h
1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
2  * All Rights Reserved.
3  *
4  * Permission is hereby granted, free of charge, to any person obtaining a
5  * copy of this software and associated documentation files (the
6  * "Software"), to deal in the Software without restriction, including
7  * without limitation the rights to use, copy, modify, merge, publish,
8  * distribute, sub license, and/or sell copies of the Software, and to
9  * permit persons to whom the Software is furnished to do so, subject to
10  * the following conditions:
11  *
12  * The above copyright notice and this permission notice (including the
13  * next paragraph) shall be included in all copies or substantial portions
14  * of the Software.
15  *
16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
23  */
24
25 #ifndef _I915_REG_H_
26 #define _I915_REG_H_
27
28 #include <linux/bitfield.h>
29 #include <linux/bits.h>
30
31 /**
32  * DOC: The i915 register macro definition style guide
33  *
34  * Follow the style described here for new macros, and while changing existing
35  * macros. Do **not** mass change existing definitions just to update the style.
36  *
37  * Layout
38  * ~~~~~~
39  *
40  * Keep helper macros near the top. For example, _PIPE() and friends.
41  *
42  * Prefix macros that generally should not be used outside of this file with
43  * underscore '_'. For example, _PIPE() and friends, single instances of
44  * registers that are defined solely for the use by function-like macros.
45  *
46  * Avoid using the underscore prefixed macros outside of this file. There are
47  * exceptions, but keep them to a minimum.
48  *
49  * There are two basic types of register definitions: Single registers and
50  * register groups. Register groups are registers which have two or more
51  * instances, for example one per pipe, port, transcoder, etc. Register groups
52  * should be defined using function-like macros.
53  *
54  * For single registers, define the register offset first, followed by register
55  * contents.
56  *
57  * For register groups, define the register instance offsets first, prefixed
58  * with underscore, followed by a function-like macro choosing the right
59  * instance based on the parameter, followed by register contents.
60  *
61  * Define the register contents (i.e. bit and bit field macros) from most
62  * significant to least significant bit. Indent the register content macros
63  * using two extra spaces between ``#define`` and the macro name.
64  *
65  * Define bit fields using ``REG_GENMASK(h, l)``. Define bit field contents
66  * using ``REG_FIELD_PREP(mask, value)``. This will define the values already
67  * shifted in place, so they can be directly OR'd together. For convenience,
68  * function-like macros may be used to define bit fields, but do note that the
69  * macros may be needed to read as well as write the register contents.
70  *
71  * Define bits using ``REG_BIT(N)``. Do **not** add ``_BIT`` suffix to the name.
72  *
73  * Group the register and its contents together without blank lines, separate
74  * from other registers and their contents with one blank line.
75  *
76  * Indent macro values from macro names using TABs. Align values vertically. Use
77  * braces in macro values as needed to avoid unintended precedence after macro
78  * substitution. Use spaces in macro values according to kernel coding
79  * style. Use lower case in hexadecimal values.
80  *
81  * Naming
82  * ~~~~~~
83  *
84  * Try to name registers according to the specs. If the register name changes in
85  * the specs from platform to another, stick to the original name.
86  *
87  * Try to re-use existing register macro definitions. Only add new macros for
88  * new register offsets, or when the register contents have changed enough to
89  * warrant a full redefinition.
90  *
91  * When a register macro changes for a new platform, prefix the new macro using
92  * the platform acronym or generation. For example, ``SKL_`` or ``GEN8_``. The
93  * prefix signifies the start platform/generation using the register.
94  *
95  * When a bit (field) macro changes or gets added for a new platform, while
96  * retaining the existing register macro, add a platform acronym or generation
97  * suffix to the name. For example, ``_SKL`` or ``_GEN8``.
98  *
99  * Examples
100  * ~~~~~~~~
101  *
102  * (Note that the values in the example are indented using spaces instead of
103  * TABs to avoid misalignment in generated documentation. Use TABs in the
104  * definitions.)::
105  *
106  *  #define _FOO_A                      0xf000
107  *  #define _FOO_B                      0xf001
108  *  #define FOO(pipe)                   _MMIO_PIPE(pipe, _FOO_A, _FOO_B)
109  *  #define   FOO_ENABLE                REG_BIT(31)
110  *  #define   FOO_MODE_MASK             REG_GENMASK(19, 16)
111  *  #define   FOO_MODE_BAR              REG_FIELD_PREP(FOO_MODE_MASK, 0)
112  *  #define   FOO_MODE_BAZ              REG_FIELD_PREP(FOO_MODE_MASK, 1)
113  *  #define   FOO_MODE_QUX_SNB          REG_FIELD_PREP(FOO_MODE_MASK, 2)
114  *
115  *  #define BAR                         _MMIO(0xb000)
116  *  #define GEN8_BAR                    _MMIO(0xb888)
117  */
118
119 /**
120  * REG_BIT() - Prepare a u32 bit value
121  * @__n: 0-based bit number
122  *
123  * Local wrapper for BIT() to force u32, with compile time checks.
124  *
125  * @return: Value with bit @__n set.
126  */
127 #define REG_BIT(__n)                                                    \
128         ((u32)(BIT(__n) +                                               \
129                BUILD_BUG_ON_ZERO(__is_constexpr(__n) &&         \
130                                  ((__n) < 0 || (__n) > 31))))
131
132 /**
133  * REG_GENMASK() - Prepare a continuous u32 bitmask
134  * @__high: 0-based high bit
135  * @__low: 0-based low bit
136  *
137  * Local wrapper for GENMASK() to force u32, with compile time checks.
138  *
139  * @return: Continuous bitmask from @__high to @__low, inclusive.
140  */
141 #define REG_GENMASK(__high, __low)                                      \
142         ((u32)(GENMASK(__high, __low) +                                 \
143                BUILD_BUG_ON_ZERO(__is_constexpr(__high) &&      \
144                                  __is_constexpr(__low) &&               \
145                                  ((__low) < 0 || (__high) > 31 || (__low) > (__high)))))
146
147 /*
148  * Local integer constant expression version of is_power_of_2().
149  */
150 #define IS_POWER_OF_2(__x)              ((__x) && (((__x) & ((__x) - 1)) == 0))
151
152 /**
153  * REG_FIELD_PREP() - Prepare a u32 bitfield value
154  * @__mask: shifted mask defining the field's length and position
155  * @__val: value to put in the field
156  *
157  * Local copy of FIELD_PREP() to generate an integer constant expression, force
158  * u32 and for consistency with REG_FIELD_GET(), REG_BIT() and REG_GENMASK().
159  *
160  * @return: @__val masked and shifted into the field defined by @__mask.
161  */
162 #define REG_FIELD_PREP(__mask, __val)                                           \
163         ((u32)((((typeof(__mask))(__val) << __bf_shf(__mask)) & (__mask)) +     \
164                BUILD_BUG_ON_ZERO(!__is_constexpr(__mask)) +             \
165                BUILD_BUG_ON_ZERO((__mask) == 0 || (__mask) > U32_MAX) +         \
166                BUILD_BUG_ON_ZERO(!IS_POWER_OF_2((__mask) + (1ULL << __bf_shf(__mask)))) + \
167                BUILD_BUG_ON_ZERO(__builtin_choose_expr(__is_constexpr(__val), (~((__mask) >> __bf_shf(__mask)) & (__val)), 0))))
168
169 /**
170  * REG_FIELD_GET() - Extract a u32 bitfield value
171  * @__mask: shifted mask defining the field's length and position
172  * @__val: value to extract the bitfield value from
173  *
174  * Local wrapper for FIELD_GET() to force u32 and for consistency with
175  * REG_FIELD_PREP(), REG_BIT() and REG_GENMASK().
176  *
177  * @return: Masked and shifted value of the field defined by @__mask in @__val.
178  */
179 #define REG_FIELD_GET(__mask, __val)    ((u32)FIELD_GET(__mask, __val))
180
181 typedef struct {
182         u32 reg;
183 } i915_reg_t;
184
185 #define _MMIO(r) ((const i915_reg_t){ .reg = (r) })
186
187 #define INVALID_MMIO_REG _MMIO(0)
188
189 static inline u32 i915_mmio_reg_offset(i915_reg_t reg)
190 {
191         return reg.reg;
192 }
193
194 static inline bool i915_mmio_reg_equal(i915_reg_t a, i915_reg_t b)
195 {
196         return i915_mmio_reg_offset(a) == i915_mmio_reg_offset(b);
197 }
198
199 static inline bool i915_mmio_reg_valid(i915_reg_t reg)
200 {
201         return !i915_mmio_reg_equal(reg, INVALID_MMIO_REG);
202 }
203
204 #define VLV_DISPLAY_BASE                0x180000
205 #define VLV_MIPI_BASE                   VLV_DISPLAY_BASE
206 #define BXT_MIPI_BASE                   0x60000
207
208 #define DISPLAY_MMIO_BASE(dev_priv)     (INTEL_INFO(dev_priv)->display_mmio_offset)
209
210 /*
211  * Given the first two numbers __a and __b of arbitrarily many evenly spaced
212  * numbers, pick the 0-based __index'th value.
213  *
214  * Always prefer this over _PICK() if the numbers are evenly spaced.
215  */
216 #define _PICK_EVEN(__index, __a, __b) ((__a) + (__index) * ((__b) - (__a)))
217
218 /*
219  * Given the arbitrary numbers in varargs, pick the 0-based __index'th number.
220  *
221  * Always prefer _PICK_EVEN() over this if the numbers are evenly spaced.
222  */
223 #define _PICK(__index, ...) (((const u32 []){ __VA_ARGS__ })[__index])
224
225 /*
226  * Named helper wrappers around _PICK_EVEN() and _PICK().
227  */
228 #define _PIPE(pipe, a, b)               _PICK_EVEN(pipe, a, b)
229 #define _PLANE(plane, a, b)             _PICK_EVEN(plane, a, b)
230 #define _TRANS(tran, a, b)              _PICK_EVEN(tran, a, b)
231 #define _PORT(port, a, b)               _PICK_EVEN(port, a, b)
232 #define _PLL(pll, a, b)                 _PICK_EVEN(pll, a, b)
233
234 #define _MMIO_PIPE(pipe, a, b)          _MMIO(_PIPE(pipe, a, b))
235 #define _MMIO_PLANE(plane, a, b)        _MMIO(_PLANE(plane, a, b))
236 #define _MMIO_TRANS(tran, a, b)         _MMIO(_TRANS(tran, a, b))
237 #define _MMIO_PORT(port, a, b)          _MMIO(_PORT(port, a, b))
238 #define _MMIO_PLL(pll, a, b)            _MMIO(_PLL(pll, a, b))
239
240 #define _PHY3(phy, ...)                 _PICK(phy, __VA_ARGS__)
241
242 #define _MMIO_PIPE3(pipe, a, b, c)      _MMIO(_PICK(pipe, a, b, c))
243 #define _MMIO_PORT3(pipe, a, b, c)      _MMIO(_PICK(pipe, a, b, c))
244 #define _MMIO_PHY3(phy, a, b, c)        _MMIO(_PHY3(phy, a, b, c))
245
246 /*
247  * Device info offset array based helpers for groups of registers with unevenly
248  * spaced base offsets.
249  */
250 #define _MMIO_PIPE2(pipe, reg)          _MMIO(INTEL_INFO(dev_priv)->pipe_offsets[pipe] - \
251                                               INTEL_INFO(dev_priv)->pipe_offsets[PIPE_A] + (reg) + \
252                                               DISPLAY_MMIO_BASE(dev_priv))
253 #define _MMIO_TRANS2(pipe, reg)         _MMIO(INTEL_INFO(dev_priv)->trans_offsets[(pipe)] - \
254                                               INTEL_INFO(dev_priv)->trans_offsets[TRANSCODER_A] + (reg) + \
255                                               DISPLAY_MMIO_BASE(dev_priv))
256 #define _CURSOR2(pipe, reg)             _MMIO(INTEL_INFO(dev_priv)->cursor_offsets[(pipe)] - \
257                                               INTEL_INFO(dev_priv)->cursor_offsets[PIPE_A] + (reg) + \
258                                               DISPLAY_MMIO_BASE(dev_priv))
259
260 #define __MASKED_FIELD(mask, value) ((mask) << 16 | (value))
261 #define _MASKED_FIELD(mask, value) ({                                      \
262         if (__builtin_constant_p(mask))                                    \
263                 BUILD_BUG_ON_MSG(((mask) & 0xffff0000), "Incorrect mask"); \
264         if (__builtin_constant_p(value))                                   \
265                 BUILD_BUG_ON_MSG((value) & 0xffff0000, "Incorrect value"); \
266         if (__builtin_constant_p(mask) && __builtin_constant_p(value))     \
267                 BUILD_BUG_ON_MSG((value) & ~(mask),                        \
268                                  "Incorrect value for mask");              \
269         __MASKED_FIELD(mask, value); })
270 #define _MASKED_BIT_ENABLE(a)   ({ typeof(a) _a = (a); _MASKED_FIELD(_a, _a); })
271 #define _MASKED_BIT_DISABLE(a)  (_MASKED_FIELD((a), 0))
272
273 /* Engine ID */
274
275 #define RCS0_HW         0
276 #define VCS0_HW         1
277 #define BCS0_HW         2
278 #define VECS0_HW        3
279 #define VCS1_HW         4
280 #define VCS2_HW         6
281 #define VCS3_HW         7
282 #define VECS1_HW        12
283
284 /* Engine class */
285
286 #define RENDER_CLASS            0
287 #define VIDEO_DECODE_CLASS      1
288 #define VIDEO_ENHANCEMENT_CLASS 2
289 #define COPY_ENGINE_CLASS       3
290 #define OTHER_CLASS             4
291 #define MAX_ENGINE_CLASS        4
292
293 #define OTHER_GUC_INSTANCE      0
294 #define OTHER_GTPM_INSTANCE     1
295 #define MAX_ENGINE_INSTANCE    3
296
297 /* PCI config space */
298
299 #define MCHBAR_I915 0x44
300 #define MCHBAR_I965 0x48
301 #define MCHBAR_SIZE (4 * 4096)
302
303 #define DEVEN 0x54
304 #define   DEVEN_MCHBAR_EN (1 << 28)
305
306 /* BSM in include/drm/i915_drm.h */
307
308 #define HPLLCC  0xc0 /* 85x only */
309 #define   GC_CLOCK_CONTROL_MASK         (0x7 << 0)
310 #define   GC_CLOCK_133_200              (0 << 0)
311 #define   GC_CLOCK_100_200              (1 << 0)
312 #define   GC_CLOCK_100_133              (2 << 0)
313 #define   GC_CLOCK_133_266              (3 << 0)
314 #define   GC_CLOCK_133_200_2            (4 << 0)
315 #define   GC_CLOCK_133_266_2            (5 << 0)
316 #define   GC_CLOCK_166_266              (6 << 0)
317 #define   GC_CLOCK_166_250              (7 << 0)
318
319 #define I915_GDRST 0xc0 /* PCI config register */
320 #define   GRDOM_FULL            (0 << 2)
321 #define   GRDOM_RENDER          (1 << 2)
322 #define   GRDOM_MEDIA           (3 << 2)
323 #define   GRDOM_MASK            (3 << 2)
324 #define   GRDOM_RESET_STATUS    (1 << 1)
325 #define   GRDOM_RESET_ENABLE    (1 << 0)
326
327 /* BSpec only has register offset, PCI device and bit found empirically */
328 #define I830_CLOCK_GATE 0xc8 /* device 0 */
329 #define   I830_L2_CACHE_CLOCK_GATE_DISABLE      (1 << 2)
330
331 #define GCDGMBUS 0xcc
332
333 #define GCFGC2  0xda
334 #define GCFGC   0xf0 /* 915+ only */
335 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
336 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
337 #define   GC_DISPLAY_CLOCK_333_320_MHZ  (4 << 4)
338 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
339 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
340 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
341 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
342 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
343 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
344 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
345 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
346 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
347 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
348 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
349 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
350 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
351 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
352 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
353 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
354 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
355 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
356 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
357 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
358 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
359 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
360 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
361 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
362 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
363 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
364
365 #define ASLE    0xe4
366 #define ASLS    0xfc
367
368 #define SWSCI   0xe8
369 #define   SWSCI_SCISEL  (1 << 15)
370 #define   SWSCI_GSSCIE  (1 << 0)
371
372 #define LBPC 0xf4 /* legacy/combination backlight modes, also called LBB */
373
374
375 #define ILK_GDSR _MMIO(MCHBAR_MIRROR_BASE + 0x2ca4)
376 #define  ILK_GRDOM_FULL         (0 << 1)
377 #define  ILK_GRDOM_RENDER       (1 << 1)
378 #define  ILK_GRDOM_MEDIA        (3 << 1)
379 #define  ILK_GRDOM_MASK         (3 << 1)
380 #define  ILK_GRDOM_RESET_ENABLE (1 << 0)
381
382 #define GEN6_MBCUNIT_SNPCR      _MMIO(0x900c) /* for LLC config */
383 #define   GEN6_MBC_SNPCR_SHIFT  21
384 #define   GEN6_MBC_SNPCR_MASK   (3 << 21)
385 #define   GEN6_MBC_SNPCR_MAX    (0 << 21)
386 #define   GEN6_MBC_SNPCR_MED    (1 << 21)
387 #define   GEN6_MBC_SNPCR_LOW    (2 << 21)
388 #define   GEN6_MBC_SNPCR_MIN    (3 << 21) /* only 1/16th of the cache is shared */
389
390 #define VLV_G3DCTL              _MMIO(0x9024)
391 #define VLV_GSCKGCTL            _MMIO(0x9028)
392
393 #define GEN6_MBCTL              _MMIO(0x0907c)
394 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
395 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
396 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
397 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
398 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
399
400 #define GEN6_GDRST      _MMIO(0x941c)
401 #define  GEN6_GRDOM_FULL                (1 << 0)
402 #define  GEN6_GRDOM_RENDER              (1 << 1)
403 #define  GEN6_GRDOM_MEDIA               (1 << 2)
404 #define  GEN6_GRDOM_BLT                 (1 << 3)
405 #define  GEN6_GRDOM_VECS                (1 << 4)
406 #define  GEN9_GRDOM_GUC                 (1 << 5)
407 #define  GEN8_GRDOM_MEDIA2              (1 << 7)
408 /* GEN11 changed all bit defs except for FULL & RENDER */
409 #define  GEN11_GRDOM_FULL               GEN6_GRDOM_FULL
410 #define  GEN11_GRDOM_RENDER             GEN6_GRDOM_RENDER
411 #define  GEN11_GRDOM_BLT                (1 << 2)
412 #define  GEN11_GRDOM_GUC                (1 << 3)
413 #define  GEN11_GRDOM_MEDIA              (1 << 5)
414 #define  GEN11_GRDOM_MEDIA2             (1 << 6)
415 #define  GEN11_GRDOM_MEDIA3             (1 << 7)
416 #define  GEN11_GRDOM_MEDIA4             (1 << 8)
417 #define  GEN11_GRDOM_VECS               (1 << 13)
418 #define  GEN11_GRDOM_VECS2              (1 << 14)
419 #define  GEN11_GRDOM_SFC0               (1 << 17)
420 #define  GEN11_GRDOM_SFC1               (1 << 18)
421
422 #define  GEN11_VCS_SFC_RESET_BIT(instance)      (GEN11_GRDOM_SFC0 << ((instance) >> 1))
423 #define  GEN11_VECS_SFC_RESET_BIT(instance)     (GEN11_GRDOM_SFC0 << (instance))
424
425 #define GEN11_VCS_SFC_FORCED_LOCK(engine)       _MMIO((engine)->mmio_base + 0x88C)
426 #define   GEN11_VCS_SFC_FORCED_LOCK_BIT         (1 << 0)
427 #define GEN11_VCS_SFC_LOCK_STATUS(engine)       _MMIO((engine)->mmio_base + 0x890)
428 #define   GEN11_VCS_SFC_USAGE_BIT               (1 << 0)
429 #define   GEN11_VCS_SFC_LOCK_ACK_BIT            (1 << 1)
430
431 #define GEN11_VECS_SFC_FORCED_LOCK(engine)      _MMIO((engine)->mmio_base + 0x201C)
432 #define   GEN11_VECS_SFC_FORCED_LOCK_BIT        (1 << 0)
433 #define GEN11_VECS_SFC_LOCK_ACK(engine)         _MMIO((engine)->mmio_base + 0x2018)
434 #define   GEN11_VECS_SFC_LOCK_ACK_BIT           (1 << 0)
435 #define GEN11_VECS_SFC_USAGE(engine)            _MMIO((engine)->mmio_base + 0x2014)
436 #define   GEN11_VECS_SFC_USAGE_BIT              (1 << 0)
437
438 #define RING_PP_DIR_BASE(base)          _MMIO((base) + 0x228)
439 #define RING_PP_DIR_BASE_READ(base)     _MMIO((base) + 0x518)
440 #define RING_PP_DIR_DCLV(base)          _MMIO((base) + 0x220)
441 #define   PP_DIR_DCLV_2G                0xffffffff
442
443 #define GEN8_RING_PDP_UDW(base, n)      _MMIO((base) + 0x270 + (n) * 8 + 4)
444 #define GEN8_RING_PDP_LDW(base, n)      _MMIO((base) + 0x270 + (n) * 8)
445
446 #define GEN8_R_PWR_CLK_STATE            _MMIO(0x20C8)
447 #define   GEN8_RPCS_ENABLE              (1 << 31)
448 #define   GEN8_RPCS_S_CNT_ENABLE        (1 << 18)
449 #define   GEN8_RPCS_S_CNT_SHIFT         15
450 #define   GEN8_RPCS_S_CNT_MASK          (0x7 << GEN8_RPCS_S_CNT_SHIFT)
451 #define   GEN11_RPCS_S_CNT_SHIFT        12
452 #define   GEN11_RPCS_S_CNT_MASK         (0x3f << GEN11_RPCS_S_CNT_SHIFT)
453 #define   GEN8_RPCS_SS_CNT_ENABLE       (1 << 11)
454 #define   GEN8_RPCS_SS_CNT_SHIFT        8
455 #define   GEN8_RPCS_SS_CNT_MASK         (0x7 << GEN8_RPCS_SS_CNT_SHIFT)
456 #define   GEN8_RPCS_EU_MAX_SHIFT        4
457 #define   GEN8_RPCS_EU_MAX_MASK         (0xf << GEN8_RPCS_EU_MAX_SHIFT)
458 #define   GEN8_RPCS_EU_MIN_SHIFT        0
459 #define   GEN8_RPCS_EU_MIN_MASK         (0xf << GEN8_RPCS_EU_MIN_SHIFT)
460
461 #define WAIT_FOR_RC6_EXIT               _MMIO(0x20CC)
462 /* HSW only */
463 #define   HSW_SELECTIVE_READ_ADDRESSING_SHIFT           2
464 #define   HSW_SELECTIVE_READ_ADDRESSING_MASK            (0x3 << HSW_SLECTIVE_READ_ADDRESSING_SHIFT)
465 #define   HSW_SELECTIVE_WRITE_ADDRESS_SHIFT             4
466 #define   HSW_SELECTIVE_WRITE_ADDRESS_MASK              (0x7 << HSW_SELECTIVE_WRITE_ADDRESS_SHIFT)
467 /* HSW+ */
468 #define   HSW_WAIT_FOR_RC6_EXIT_ENABLE                  (1 << 0)
469 #define   HSW_RCS_CONTEXT_ENABLE                        (1 << 7)
470 #define   HSW_RCS_INHIBIT                               (1 << 8)
471 /* Gen8 */
472 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
473 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
474 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
475 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
476 #define   GEN8_SELECTIVE_WRITE_ADDRESSING_ENABLE        (1 << 6)
477 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT     9
478 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_MASK      (0x3 << GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT)
479 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT        11
480 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_MASK         (0x3 << GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT)
481 #define   GEN8_SELECTIVE_READ_ADDRESSING_ENABLE         (1 << 13)
482
483 #define GAM_ECOCHK                      _MMIO(0x4090)
484 #define   BDW_DISABLE_HDC_INVALIDATION  (1 << 25)
485 #define   ECOCHK_SNB_BIT                (1 << 10)
486 #define   ECOCHK_DIS_TLB                (1 << 8)
487 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1 << 6)
488 #define   ECOCHK_PPGTT_CACHE64B         (0x3 << 3)
489 #define   ECOCHK_PPGTT_CACHE4B          (0x0 << 3)
490 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1 << 4)
491 #define   ECOCHK_PPGTT_LLC_IVB          (0x1 << 3)
492 #define   ECOCHK_PPGTT_UC_HSW           (0x1 << 3)
493 #define   ECOCHK_PPGTT_WT_HSW           (0x2 << 3)
494 #define   ECOCHK_PPGTT_WB_HSW           (0x3 << 3)
495
496 #define GAC_ECO_BITS                    _MMIO(0x14090)
497 #define   ECOBITS_SNB_BIT               (1 << 13)
498 #define   ECOBITS_PPGTT_CACHE64B        (3 << 8)
499 #define   ECOBITS_PPGTT_CACHE4B         (0 << 8)
500
501 #define GAB_CTL                         _MMIO(0x24000)
502 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1 << 8)
503
504 #define GEN6_STOLEN_RESERVED            _MMIO(0x1082C0)
505 #define GEN6_STOLEN_RESERVED_ADDR_MASK  (0xFFF << 20)
506 #define GEN7_STOLEN_RESERVED_ADDR_MASK  (0x3FFF << 18)
507 #define GEN6_STOLEN_RESERVED_SIZE_MASK  (3 << 4)
508 #define GEN6_STOLEN_RESERVED_1M         (0 << 4)
509 #define GEN6_STOLEN_RESERVED_512K       (1 << 4)
510 #define GEN6_STOLEN_RESERVED_256K       (2 << 4)
511 #define GEN6_STOLEN_RESERVED_128K       (3 << 4)
512 #define GEN7_STOLEN_RESERVED_SIZE_MASK  (1 << 5)
513 #define GEN7_STOLEN_RESERVED_1M         (0 << 5)
514 #define GEN7_STOLEN_RESERVED_256K       (1 << 5)
515 #define GEN8_STOLEN_RESERVED_SIZE_MASK  (3 << 7)
516 #define GEN8_STOLEN_RESERVED_1M         (0 << 7)
517 #define GEN8_STOLEN_RESERVED_2M         (1 << 7)
518 #define GEN8_STOLEN_RESERVED_4M         (2 << 7)
519 #define GEN8_STOLEN_RESERVED_8M         (3 << 7)
520 #define GEN6_STOLEN_RESERVED_ENABLE     (1 << 0)
521 #define GEN11_STOLEN_RESERVED_ADDR_MASK (0xFFFFFFFFFFFULL << 20)
522
523 /* VGA stuff */
524
525 #define VGA_ST01_MDA 0x3ba
526 #define VGA_ST01_CGA 0x3da
527
528 #define _VGA_MSR_WRITE _MMIO(0x3c2)
529 #define VGA_MSR_WRITE 0x3c2
530 #define VGA_MSR_READ 0x3cc
531 #define   VGA_MSR_MEM_EN (1 << 1)
532 #define   VGA_MSR_CGA_MODE (1 << 0)
533
534 #define VGA_SR_INDEX 0x3c4
535 #define SR01                    1
536 #define VGA_SR_DATA 0x3c5
537
538 #define VGA_AR_INDEX 0x3c0
539 #define   VGA_AR_VID_EN (1 << 5)
540 #define VGA_AR_DATA_WRITE 0x3c0
541 #define VGA_AR_DATA_READ 0x3c1
542
543 #define VGA_GR_INDEX 0x3ce
544 #define VGA_GR_DATA 0x3cf
545 /* GR05 */
546 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
547 #define     VGA_GR_MEM_READ_MODE_PLANE 1
548 /* GR06 */
549 #define   VGA_GR_MEM_MODE_MASK 0xc
550 #define   VGA_GR_MEM_MODE_SHIFT 2
551 #define   VGA_GR_MEM_A0000_AFFFF 0
552 #define   VGA_GR_MEM_A0000_BFFFF 1
553 #define   VGA_GR_MEM_B0000_B7FFF 2
554 #define   VGA_GR_MEM_B0000_BFFFF 3
555
556 #define VGA_DACMASK 0x3c6
557 #define VGA_DACRX 0x3c7
558 #define VGA_DACWX 0x3c8
559 #define VGA_DACDATA 0x3c9
560
561 #define VGA_CR_INDEX_MDA 0x3b4
562 #define VGA_CR_DATA_MDA 0x3b5
563 #define VGA_CR_INDEX_CGA 0x3d4
564 #define VGA_CR_DATA_CGA 0x3d5
565
566 #define MI_PREDICATE_SRC0       _MMIO(0x2400)
567 #define MI_PREDICATE_SRC0_UDW   _MMIO(0x2400 + 4)
568 #define MI_PREDICATE_SRC1       _MMIO(0x2408)
569 #define MI_PREDICATE_SRC1_UDW   _MMIO(0x2408 + 4)
570
571 #define MI_PREDICATE_RESULT_2   _MMIO(0x2214)
572 #define  LOWER_SLICE_ENABLED    (1 << 0)
573 #define  LOWER_SLICE_DISABLED   (0 << 0)
574
575 /*
576  * Registers used only by the command parser
577  */
578 #define BCS_SWCTRL _MMIO(0x22200)
579
580 #define GPGPU_THREADS_DISPATCHED        _MMIO(0x2290)
581 #define GPGPU_THREADS_DISPATCHED_UDW    _MMIO(0x2290 + 4)
582 #define HS_INVOCATION_COUNT             _MMIO(0x2300)
583 #define HS_INVOCATION_COUNT_UDW         _MMIO(0x2300 + 4)
584 #define DS_INVOCATION_COUNT             _MMIO(0x2308)
585 #define DS_INVOCATION_COUNT_UDW         _MMIO(0x2308 + 4)
586 #define IA_VERTICES_COUNT               _MMIO(0x2310)
587 #define IA_VERTICES_COUNT_UDW           _MMIO(0x2310 + 4)
588 #define IA_PRIMITIVES_COUNT             _MMIO(0x2318)
589 #define IA_PRIMITIVES_COUNT_UDW         _MMIO(0x2318 + 4)
590 #define VS_INVOCATION_COUNT             _MMIO(0x2320)
591 #define VS_INVOCATION_COUNT_UDW         _MMIO(0x2320 + 4)
592 #define GS_INVOCATION_COUNT             _MMIO(0x2328)
593 #define GS_INVOCATION_COUNT_UDW         _MMIO(0x2328 + 4)
594 #define GS_PRIMITIVES_COUNT             _MMIO(0x2330)
595 #define GS_PRIMITIVES_COUNT_UDW         _MMIO(0x2330 + 4)
596 #define CL_INVOCATION_COUNT             _MMIO(0x2338)
597 #define CL_INVOCATION_COUNT_UDW         _MMIO(0x2338 + 4)
598 #define CL_PRIMITIVES_COUNT             _MMIO(0x2340)
599 #define CL_PRIMITIVES_COUNT_UDW         _MMIO(0x2340 + 4)
600 #define PS_INVOCATION_COUNT             _MMIO(0x2348)
601 #define PS_INVOCATION_COUNT_UDW         _MMIO(0x2348 + 4)
602 #define PS_DEPTH_COUNT                  _MMIO(0x2350)
603 #define PS_DEPTH_COUNT_UDW              _MMIO(0x2350 + 4)
604
605 /* There are the 4 64-bit counter registers, one for each stream output */
606 #define GEN7_SO_NUM_PRIMS_WRITTEN(n)            _MMIO(0x5200 + (n) * 8)
607 #define GEN7_SO_NUM_PRIMS_WRITTEN_UDW(n)        _MMIO(0x5200 + (n) * 8 + 4)
608
609 #define GEN7_SO_PRIM_STORAGE_NEEDED(n)          _MMIO(0x5240 + (n) * 8)
610 #define GEN7_SO_PRIM_STORAGE_NEEDED_UDW(n)      _MMIO(0x5240 + (n) * 8 + 4)
611
612 #define GEN7_3DPRIM_END_OFFSET          _MMIO(0x2420)
613 #define GEN7_3DPRIM_START_VERTEX        _MMIO(0x2430)
614 #define GEN7_3DPRIM_VERTEX_COUNT        _MMIO(0x2434)
615 #define GEN7_3DPRIM_INSTANCE_COUNT      _MMIO(0x2438)
616 #define GEN7_3DPRIM_START_INSTANCE      _MMIO(0x243C)
617 #define GEN7_3DPRIM_BASE_VERTEX         _MMIO(0x2440)
618
619 #define GEN7_GPGPU_DISPATCHDIMX         _MMIO(0x2500)
620 #define GEN7_GPGPU_DISPATCHDIMY         _MMIO(0x2504)
621 #define GEN7_GPGPU_DISPATCHDIMZ         _MMIO(0x2508)
622
623 /* There are the 16 64-bit CS General Purpose Registers */
624 #define HSW_CS_GPR(n)                   _MMIO(0x2600 + (n) * 8)
625 #define HSW_CS_GPR_UDW(n)               _MMIO(0x2600 + (n) * 8 + 4)
626
627 #define GEN7_OACONTROL _MMIO(0x2360)
628 #define  GEN7_OACONTROL_CTX_MASK            0xFFFFF000
629 #define  GEN7_OACONTROL_TIMER_PERIOD_MASK   0x3F
630 #define  GEN7_OACONTROL_TIMER_PERIOD_SHIFT  6
631 #define  GEN7_OACONTROL_TIMER_ENABLE        (1 << 5)
632 #define  GEN7_OACONTROL_FORMAT_A13          (0 << 2)
633 #define  GEN7_OACONTROL_FORMAT_A29          (1 << 2)
634 #define  GEN7_OACONTROL_FORMAT_A13_B8_C8    (2 << 2)
635 #define  GEN7_OACONTROL_FORMAT_A29_B8_C8    (3 << 2)
636 #define  GEN7_OACONTROL_FORMAT_B4_C8        (4 << 2)
637 #define  GEN7_OACONTROL_FORMAT_A45_B8_C8    (5 << 2)
638 #define  GEN7_OACONTROL_FORMAT_B4_C8_A16    (6 << 2)
639 #define  GEN7_OACONTROL_FORMAT_C4_B8        (7 << 2)
640 #define  GEN7_OACONTROL_FORMAT_SHIFT        2
641 #define  GEN7_OACONTROL_PER_CTX_ENABLE      (1 << 1)
642 #define  GEN7_OACONTROL_ENABLE              (1 << 0)
643
644 #define GEN8_OACTXID _MMIO(0x2364)
645
646 #define GEN8_OA_DEBUG _MMIO(0x2B04)
647 #define  GEN9_OA_DEBUG_DISABLE_CLK_RATIO_REPORTS    (1 << 5)
648 #define  GEN9_OA_DEBUG_INCLUDE_CLK_RATIO            (1 << 6)
649 #define  GEN9_OA_DEBUG_DISABLE_GO_1_0_REPORTS       (1 << 2)
650 #define  GEN9_OA_DEBUG_DISABLE_CTX_SWITCH_REPORTS   (1 << 1)
651
652 #define GEN8_OACONTROL _MMIO(0x2B00)
653 #define  GEN8_OA_REPORT_FORMAT_A12          (0 << 2)
654 #define  GEN8_OA_REPORT_FORMAT_A12_B8_C8    (2 << 2)
655 #define  GEN8_OA_REPORT_FORMAT_A36_B8_C8    (5 << 2)
656 #define  GEN8_OA_REPORT_FORMAT_C4_B8        (7 << 2)
657 #define  GEN8_OA_REPORT_FORMAT_SHIFT        2
658 #define  GEN8_OA_SPECIFIC_CONTEXT_ENABLE    (1 << 1)
659 #define  GEN8_OA_COUNTER_ENABLE             (1 << 0)
660
661 #define GEN8_OACTXCONTROL _MMIO(0x2360)
662 #define  GEN8_OA_TIMER_PERIOD_MASK          0x3F
663 #define  GEN8_OA_TIMER_PERIOD_SHIFT         2
664 #define  GEN8_OA_TIMER_ENABLE               (1 << 1)
665 #define  GEN8_OA_COUNTER_RESUME             (1 << 0)
666
667 #define GEN7_OABUFFER _MMIO(0x23B0) /* R/W */
668 #define  GEN7_OABUFFER_OVERRUN_DISABLE      (1 << 3)
669 #define  GEN7_OABUFFER_EDGE_TRIGGER         (1 << 2)
670 #define  GEN7_OABUFFER_STOP_RESUME_ENABLE   (1 << 1)
671 #define  GEN7_OABUFFER_RESUME               (1 << 0)
672
673 #define GEN8_OABUFFER_UDW _MMIO(0x23b4)
674 #define GEN8_OABUFFER _MMIO(0x2b14)
675 #define  GEN8_OABUFFER_MEM_SELECT_GGTT      (1 << 0)  /* 0: PPGTT, 1: GGTT */
676
677 #define GEN7_OASTATUS1 _MMIO(0x2364)
678 #define  GEN7_OASTATUS1_TAIL_MASK           0xffffffc0
679 #define  GEN7_OASTATUS1_COUNTER_OVERFLOW    (1 << 2)
680 #define  GEN7_OASTATUS1_OABUFFER_OVERFLOW   (1 << 1)
681 #define  GEN7_OASTATUS1_REPORT_LOST         (1 << 0)
682
683 #define GEN7_OASTATUS2 _MMIO(0x2368)
684 #define  GEN7_OASTATUS2_HEAD_MASK           0xffffffc0
685 #define  GEN7_OASTATUS2_MEM_SELECT_GGTT     (1 << 0) /* 0: PPGTT, 1: GGTT */
686
687 #define GEN8_OASTATUS _MMIO(0x2b08)
688 #define  GEN8_OASTATUS_OVERRUN_STATUS       (1 << 3)
689 #define  GEN8_OASTATUS_COUNTER_OVERFLOW     (1 << 2)
690 #define  GEN8_OASTATUS_OABUFFER_OVERFLOW    (1 << 1)
691 #define  GEN8_OASTATUS_REPORT_LOST          (1 << 0)
692
693 #define GEN8_OAHEADPTR _MMIO(0x2B0C)
694 #define GEN8_OAHEADPTR_MASK    0xffffffc0
695 #define GEN8_OATAILPTR _MMIO(0x2B10)
696 #define GEN8_OATAILPTR_MASK    0xffffffc0
697
698 #define OABUFFER_SIZE_128K  (0 << 3)
699 #define OABUFFER_SIZE_256K  (1 << 3)
700 #define OABUFFER_SIZE_512K  (2 << 3)
701 #define OABUFFER_SIZE_1M    (3 << 3)
702 #define OABUFFER_SIZE_2M    (4 << 3)
703 #define OABUFFER_SIZE_4M    (5 << 3)
704 #define OABUFFER_SIZE_8M    (6 << 3)
705 #define OABUFFER_SIZE_16M   (7 << 3)
706
707 /*
708  * Flexible, Aggregate EU Counter Registers.
709  * Note: these aren't contiguous
710  */
711 #define EU_PERF_CNTL0       _MMIO(0xe458)
712 #define EU_PERF_CNTL1       _MMIO(0xe558)
713 #define EU_PERF_CNTL2       _MMIO(0xe658)
714 #define EU_PERF_CNTL3       _MMIO(0xe758)
715 #define EU_PERF_CNTL4       _MMIO(0xe45c)
716 #define EU_PERF_CNTL5       _MMIO(0xe55c)
717 #define EU_PERF_CNTL6       _MMIO(0xe65c)
718
719 /*
720  * OA Boolean state
721  */
722
723 #define OASTARTTRIG1 _MMIO(0x2710)
724 #define OASTARTTRIG1_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
725 #define OASTARTTRIG1_THRESHOLD_MASK           0xffff
726
727 #define OASTARTTRIG2 _MMIO(0x2714)
728 #define OASTARTTRIG2_INVERT_A_0 (1 << 0)
729 #define OASTARTTRIG2_INVERT_A_1 (1 << 1)
730 #define OASTARTTRIG2_INVERT_A_2 (1 << 2)
731 #define OASTARTTRIG2_INVERT_A_3 (1 << 3)
732 #define OASTARTTRIG2_INVERT_A_4 (1 << 4)
733 #define OASTARTTRIG2_INVERT_A_5 (1 << 5)
734 #define OASTARTTRIG2_INVERT_A_6 (1 << 6)
735 #define OASTARTTRIG2_INVERT_A_7 (1 << 7)
736 #define OASTARTTRIG2_INVERT_A_8 (1 << 8)
737 #define OASTARTTRIG2_INVERT_A_9 (1 << 9)
738 #define OASTARTTRIG2_INVERT_A_10 (1 << 10)
739 #define OASTARTTRIG2_INVERT_A_11 (1 << 11)
740 #define OASTARTTRIG2_INVERT_A_12 (1 << 12)
741 #define OASTARTTRIG2_INVERT_A_13 (1 << 13)
742 #define OASTARTTRIG2_INVERT_A_14 (1 << 14)
743 #define OASTARTTRIG2_INVERT_A_15 (1 << 15)
744 #define OASTARTTRIG2_INVERT_B_0 (1 << 16)
745 #define OASTARTTRIG2_INVERT_B_1 (1 << 17)
746 #define OASTARTTRIG2_INVERT_B_2 (1 << 18)
747 #define OASTARTTRIG2_INVERT_B_3 (1 << 19)
748 #define OASTARTTRIG2_INVERT_C_0 (1 << 20)
749 #define OASTARTTRIG2_INVERT_C_1 (1 << 21)
750 #define OASTARTTRIG2_INVERT_D_0 (1 << 22)
751 #define OASTARTTRIG2_THRESHOLD_ENABLE       (1 << 23)
752 #define OASTARTTRIG2_START_TRIG_FLAG_MBZ    (1 << 24)
753 #define OASTARTTRIG2_EVENT_SELECT_0  (1 << 28)
754 #define OASTARTTRIG2_EVENT_SELECT_1  (1 << 29)
755 #define OASTARTTRIG2_EVENT_SELECT_2  (1 << 30)
756 #define OASTARTTRIG2_EVENT_SELECT_3  (1 << 31)
757
758 #define OASTARTTRIG3 _MMIO(0x2718)
759 #define OASTARTTRIG3_NOA_SELECT_MASK       0xf
760 #define OASTARTTRIG3_NOA_SELECT_8_SHIFT    0
761 #define OASTARTTRIG3_NOA_SELECT_9_SHIFT    4
762 #define OASTARTTRIG3_NOA_SELECT_10_SHIFT   8
763 #define OASTARTTRIG3_NOA_SELECT_11_SHIFT   12
764 #define OASTARTTRIG3_NOA_SELECT_12_SHIFT   16
765 #define OASTARTTRIG3_NOA_SELECT_13_SHIFT   20
766 #define OASTARTTRIG3_NOA_SELECT_14_SHIFT   24
767 #define OASTARTTRIG3_NOA_SELECT_15_SHIFT   28
768
769 #define OASTARTTRIG4 _MMIO(0x271c)
770 #define OASTARTTRIG4_NOA_SELECT_MASK        0xf
771 #define OASTARTTRIG4_NOA_SELECT_0_SHIFT    0
772 #define OASTARTTRIG4_NOA_SELECT_1_SHIFT    4
773 #define OASTARTTRIG4_NOA_SELECT_2_SHIFT    8
774 #define OASTARTTRIG4_NOA_SELECT_3_SHIFT    12
775 #define OASTARTTRIG4_NOA_SELECT_4_SHIFT    16
776 #define OASTARTTRIG4_NOA_SELECT_5_SHIFT    20
777 #define OASTARTTRIG4_NOA_SELECT_6_SHIFT    24
778 #define OASTARTTRIG4_NOA_SELECT_7_SHIFT    28
779
780 #define OASTARTTRIG5 _MMIO(0x2720)
781 #define OASTARTTRIG5_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
782 #define OASTARTTRIG5_THRESHOLD_MASK           0xffff
783
784 #define OASTARTTRIG6 _MMIO(0x2724)
785 #define OASTARTTRIG6_INVERT_A_0 (1 << 0)
786 #define OASTARTTRIG6_INVERT_A_1 (1 << 1)
787 #define OASTARTTRIG6_INVERT_A_2 (1 << 2)
788 #define OASTARTTRIG6_INVERT_A_3 (1 << 3)
789 #define OASTARTTRIG6_INVERT_A_4 (1 << 4)
790 #define OASTARTTRIG6_INVERT_A_5 (1 << 5)
791 #define OASTARTTRIG6_INVERT_A_6 (1 << 6)
792 #define OASTARTTRIG6_INVERT_A_7 (1 << 7)
793 #define OASTARTTRIG6_INVERT_A_8 (1 << 8)
794 #define OASTARTTRIG6_INVERT_A_9 (1 << 9)
795 #define OASTARTTRIG6_INVERT_A_10 (1 << 10)
796 #define OASTARTTRIG6_INVERT_A_11 (1 << 11)
797 #define OASTARTTRIG6_INVERT_A_12 (1 << 12)
798 #define OASTARTTRIG6_INVERT_A_13 (1 << 13)
799 #define OASTARTTRIG6_INVERT_A_14 (1 << 14)
800 #define OASTARTTRIG6_INVERT_A_15 (1 << 15)
801 #define OASTARTTRIG6_INVERT_B_0 (1 << 16)
802 #define OASTARTTRIG6_INVERT_B_1 (1 << 17)
803 #define OASTARTTRIG6_INVERT_B_2 (1 << 18)
804 #define OASTARTTRIG6_INVERT_B_3 (1 << 19)
805 #define OASTARTTRIG6_INVERT_C_0 (1 << 20)
806 #define OASTARTTRIG6_INVERT_C_1 (1 << 21)
807 #define OASTARTTRIG6_INVERT_D_0 (1 << 22)
808 #define OASTARTTRIG6_THRESHOLD_ENABLE       (1 << 23)
809 #define OASTARTTRIG6_START_TRIG_FLAG_MBZ    (1 << 24)
810 #define OASTARTTRIG6_EVENT_SELECT_4  (1 << 28)
811 #define OASTARTTRIG6_EVENT_SELECT_5  (1 << 29)
812 #define OASTARTTRIG6_EVENT_SELECT_6  (1 << 30)
813 #define OASTARTTRIG6_EVENT_SELECT_7  (1 << 31)
814
815 #define OASTARTTRIG7 _MMIO(0x2728)
816 #define OASTARTTRIG7_NOA_SELECT_MASK       0xf
817 #define OASTARTTRIG7_NOA_SELECT_8_SHIFT    0
818 #define OASTARTTRIG7_NOA_SELECT_9_SHIFT    4
819 #define OASTARTTRIG7_NOA_SELECT_10_SHIFT   8
820 #define OASTARTTRIG7_NOA_SELECT_11_SHIFT   12
821 #define OASTARTTRIG7_NOA_SELECT_12_SHIFT   16
822 #define OASTARTTRIG7_NOA_SELECT_13_SHIFT   20
823 #define OASTARTTRIG7_NOA_SELECT_14_SHIFT   24
824 #define OASTARTTRIG7_NOA_SELECT_15_SHIFT   28
825
826 #define OASTARTTRIG8 _MMIO(0x272c)
827 #define OASTARTTRIG8_NOA_SELECT_MASK       0xf
828 #define OASTARTTRIG8_NOA_SELECT_0_SHIFT    0
829 #define OASTARTTRIG8_NOA_SELECT_1_SHIFT    4
830 #define OASTARTTRIG8_NOA_SELECT_2_SHIFT    8
831 #define OASTARTTRIG8_NOA_SELECT_3_SHIFT    12
832 #define OASTARTTRIG8_NOA_SELECT_4_SHIFT    16
833 #define OASTARTTRIG8_NOA_SELECT_5_SHIFT    20
834 #define OASTARTTRIG8_NOA_SELECT_6_SHIFT    24
835 #define OASTARTTRIG8_NOA_SELECT_7_SHIFT    28
836
837 #define OAREPORTTRIG1 _MMIO(0x2740)
838 #define OAREPORTTRIG1_THRESHOLD_MASK 0xffff
839 #define OAREPORTTRIG1_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
840
841 #define OAREPORTTRIG2 _MMIO(0x2744)
842 #define OAREPORTTRIG2_INVERT_A_0  (1 << 0)
843 #define OAREPORTTRIG2_INVERT_A_1  (1 << 1)
844 #define OAREPORTTRIG2_INVERT_A_2  (1 << 2)
845 #define OAREPORTTRIG2_INVERT_A_3  (1 << 3)
846 #define OAREPORTTRIG2_INVERT_A_4  (1 << 4)
847 #define OAREPORTTRIG2_INVERT_A_5  (1 << 5)
848 #define OAREPORTTRIG2_INVERT_A_6  (1 << 6)
849 #define OAREPORTTRIG2_INVERT_A_7  (1 << 7)
850 #define OAREPORTTRIG2_INVERT_A_8  (1 << 8)
851 #define OAREPORTTRIG2_INVERT_A_9  (1 << 9)
852 #define OAREPORTTRIG2_INVERT_A_10 (1 << 10)
853 #define OAREPORTTRIG2_INVERT_A_11 (1 << 11)
854 #define OAREPORTTRIG2_INVERT_A_12 (1 << 12)
855 #define OAREPORTTRIG2_INVERT_A_13 (1 << 13)
856 #define OAREPORTTRIG2_INVERT_A_14 (1 << 14)
857 #define OAREPORTTRIG2_INVERT_A_15 (1 << 15)
858 #define OAREPORTTRIG2_INVERT_B_0  (1 << 16)
859 #define OAREPORTTRIG2_INVERT_B_1  (1 << 17)
860 #define OAREPORTTRIG2_INVERT_B_2  (1 << 18)
861 #define OAREPORTTRIG2_INVERT_B_3  (1 << 19)
862 #define OAREPORTTRIG2_INVERT_C_0  (1 << 20)
863 #define OAREPORTTRIG2_INVERT_C_1  (1 << 21)
864 #define OAREPORTTRIG2_INVERT_D_0  (1 << 22)
865 #define OAREPORTTRIG2_THRESHOLD_ENABLE      (1 << 23)
866 #define OAREPORTTRIG2_REPORT_TRIGGER_ENABLE (1 << 31)
867
868 #define OAREPORTTRIG3 _MMIO(0x2748)
869 #define OAREPORTTRIG3_NOA_SELECT_MASK       0xf
870 #define OAREPORTTRIG3_NOA_SELECT_8_SHIFT    0
871 #define OAREPORTTRIG3_NOA_SELECT_9_SHIFT    4
872 #define OAREPORTTRIG3_NOA_SELECT_10_SHIFT   8
873 #define OAREPORTTRIG3_NOA_SELECT_11_SHIFT   12
874 #define OAREPORTTRIG3_NOA_SELECT_12_SHIFT   16
875 #define OAREPORTTRIG3_NOA_SELECT_13_SHIFT   20
876 #define OAREPORTTRIG3_NOA_SELECT_14_SHIFT   24
877 #define OAREPORTTRIG3_NOA_SELECT_15_SHIFT   28
878
879 #define OAREPORTTRIG4 _MMIO(0x274c)
880 #define OAREPORTTRIG4_NOA_SELECT_MASK       0xf
881 #define OAREPORTTRIG4_NOA_SELECT_0_SHIFT    0
882 #define OAREPORTTRIG4_NOA_SELECT_1_SHIFT    4
883 #define OAREPORTTRIG4_NOA_SELECT_2_SHIFT    8
884 #define OAREPORTTRIG4_NOA_SELECT_3_SHIFT    12
885 #define OAREPORTTRIG4_NOA_SELECT_4_SHIFT    16
886 #define OAREPORTTRIG4_NOA_SELECT_5_SHIFT    20
887 #define OAREPORTTRIG4_NOA_SELECT_6_SHIFT    24
888 #define OAREPORTTRIG4_NOA_SELECT_7_SHIFT    28
889
890 #define OAREPORTTRIG5 _MMIO(0x2750)
891 #define OAREPORTTRIG5_THRESHOLD_MASK 0xffff
892 #define OAREPORTTRIG5_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
893
894 #define OAREPORTTRIG6 _MMIO(0x2754)
895 #define OAREPORTTRIG6_INVERT_A_0  (1 << 0)
896 #define OAREPORTTRIG6_INVERT_A_1  (1 << 1)
897 #define OAREPORTTRIG6_INVERT_A_2  (1 << 2)
898 #define OAREPORTTRIG6_INVERT_A_3  (1 << 3)
899 #define OAREPORTTRIG6_INVERT_A_4  (1 << 4)
900 #define OAREPORTTRIG6_INVERT_A_5  (1 << 5)
901 #define OAREPORTTRIG6_INVERT_A_6  (1 << 6)
902 #define OAREPORTTRIG6_INVERT_A_7  (1 << 7)
903 #define OAREPORTTRIG6_INVERT_A_8  (1 << 8)
904 #define OAREPORTTRIG6_INVERT_A_9  (1 << 9)
905 #define OAREPORTTRIG6_INVERT_A_10 (1 << 10)
906 #define OAREPORTTRIG6_INVERT_A_11 (1 << 11)
907 #define OAREPORTTRIG6_INVERT_A_12 (1 << 12)
908 #define OAREPORTTRIG6_INVERT_A_13 (1 << 13)
909 #define OAREPORTTRIG6_INVERT_A_14 (1 << 14)
910 #define OAREPORTTRIG6_INVERT_A_15 (1 << 15)
911 #define OAREPORTTRIG6_INVERT_B_0  (1 << 16)
912 #define OAREPORTTRIG6_INVERT_B_1  (1 << 17)
913 #define OAREPORTTRIG6_INVERT_B_2  (1 << 18)
914 #define OAREPORTTRIG6_INVERT_B_3  (1 << 19)
915 #define OAREPORTTRIG6_INVERT_C_0  (1 << 20)
916 #define OAREPORTTRIG6_INVERT_C_1  (1 << 21)
917 #define OAREPORTTRIG6_INVERT_D_0  (1 << 22)
918 #define OAREPORTTRIG6_THRESHOLD_ENABLE      (1 << 23)
919 #define OAREPORTTRIG6_REPORT_TRIGGER_ENABLE (1 << 31)
920
921 #define OAREPORTTRIG7 _MMIO(0x2758)
922 #define OAREPORTTRIG7_NOA_SELECT_MASK       0xf
923 #define OAREPORTTRIG7_NOA_SELECT_8_SHIFT    0
924 #define OAREPORTTRIG7_NOA_SELECT_9_SHIFT    4
925 #define OAREPORTTRIG7_NOA_SELECT_10_SHIFT   8
926 #define OAREPORTTRIG7_NOA_SELECT_11_SHIFT   12
927 #define OAREPORTTRIG7_NOA_SELECT_12_SHIFT   16
928 #define OAREPORTTRIG7_NOA_SELECT_13_SHIFT   20
929 #define OAREPORTTRIG7_NOA_SELECT_14_SHIFT   24
930 #define OAREPORTTRIG7_NOA_SELECT_15_SHIFT   28
931
932 #define OAREPORTTRIG8 _MMIO(0x275c)
933 #define OAREPORTTRIG8_NOA_SELECT_MASK       0xf
934 #define OAREPORTTRIG8_NOA_SELECT_0_SHIFT    0
935 #define OAREPORTTRIG8_NOA_SELECT_1_SHIFT    4
936 #define OAREPORTTRIG8_NOA_SELECT_2_SHIFT    8
937 #define OAREPORTTRIG8_NOA_SELECT_3_SHIFT    12
938 #define OAREPORTTRIG8_NOA_SELECT_4_SHIFT    16
939 #define OAREPORTTRIG8_NOA_SELECT_5_SHIFT    20
940 #define OAREPORTTRIG8_NOA_SELECT_6_SHIFT    24
941 #define OAREPORTTRIG8_NOA_SELECT_7_SHIFT    28
942
943 /* CECX_0 */
944 #define OACEC_COMPARE_LESS_OR_EQUAL     6
945 #define OACEC_COMPARE_NOT_EQUAL         5
946 #define OACEC_COMPARE_LESS_THAN         4
947 #define OACEC_COMPARE_GREATER_OR_EQUAL  3
948 #define OACEC_COMPARE_EQUAL             2
949 #define OACEC_COMPARE_GREATER_THAN      1
950 #define OACEC_COMPARE_ANY_EQUAL         0
951
952 #define OACEC_COMPARE_VALUE_MASK    0xffff
953 #define OACEC_COMPARE_VALUE_SHIFT   3
954
955 #define OACEC_SELECT_NOA        (0 << 19)
956 #define OACEC_SELECT_PREV       (1 << 19)
957 #define OACEC_SELECT_BOOLEAN    (2 << 19)
958
959 /* CECX_1 */
960 #define OACEC_MASK_MASK             0xffff
961 #define OACEC_CONSIDERATIONS_MASK   0xffff
962 #define OACEC_CONSIDERATIONS_SHIFT  16
963
964 #define OACEC0_0 _MMIO(0x2770)
965 #define OACEC0_1 _MMIO(0x2774)
966 #define OACEC1_0 _MMIO(0x2778)
967 #define OACEC1_1 _MMIO(0x277c)
968 #define OACEC2_0 _MMIO(0x2780)
969 #define OACEC2_1 _MMIO(0x2784)
970 #define OACEC3_0 _MMIO(0x2788)
971 #define OACEC3_1 _MMIO(0x278c)
972 #define OACEC4_0 _MMIO(0x2790)
973 #define OACEC4_1 _MMIO(0x2794)
974 #define OACEC5_0 _MMIO(0x2798)
975 #define OACEC5_1 _MMIO(0x279c)
976 #define OACEC6_0 _MMIO(0x27a0)
977 #define OACEC6_1 _MMIO(0x27a4)
978 #define OACEC7_0 _MMIO(0x27a8)
979 #define OACEC7_1 _MMIO(0x27ac)
980
981 /* OA perf counters */
982 #define OA_PERFCNT1_LO      _MMIO(0x91B8)
983 #define OA_PERFCNT1_HI      _MMIO(0x91BC)
984 #define OA_PERFCNT2_LO      _MMIO(0x91C0)
985 #define OA_PERFCNT2_HI      _MMIO(0x91C4)
986 #define OA_PERFCNT3_LO      _MMIO(0x91C8)
987 #define OA_PERFCNT3_HI      _MMIO(0x91CC)
988 #define OA_PERFCNT4_LO      _MMIO(0x91D8)
989 #define OA_PERFCNT4_HI      _MMIO(0x91DC)
990
991 #define OA_PERFMATRIX_LO    _MMIO(0x91C8)
992 #define OA_PERFMATRIX_HI    _MMIO(0x91CC)
993
994 /* RPM unit config (Gen8+) */
995 #define RPM_CONFIG0         _MMIO(0x0D00)
996 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT      3
997 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK       (1 << GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
998 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ   0
999 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ     1
1000 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT     3
1001 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK      (0x7 << GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
1002 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ    0
1003 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ  1
1004 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_38_4_MHZ  2
1005 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_25_MHZ    3
1006 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT    1
1007 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_MASK     (0x3 << GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT)
1008
1009 #define RPM_CONFIG1         _MMIO(0x0D04)
1010 #define  GEN10_GT_NOA_ENABLE  (1 << 9)
1011
1012 /* GPM unit config (Gen9+) */
1013 #define CTC_MODE                        _MMIO(0xA26C)
1014 #define  CTC_SOURCE_PARAMETER_MASK 1
1015 #define  CTC_SOURCE_CRYSTAL_CLOCK       0
1016 #define  CTC_SOURCE_DIVIDE_LOGIC        1
1017 #define  CTC_SHIFT_PARAMETER_SHIFT      1
1018 #define  CTC_SHIFT_PARAMETER_MASK       (0x3 << CTC_SHIFT_PARAMETER_SHIFT)
1019
1020 /* RCP unit config (Gen8+) */
1021 #define RCP_CONFIG          _MMIO(0x0D08)
1022
1023 /* NOA (HSW) */
1024 #define HSW_MBVID2_NOA0         _MMIO(0x9E80)
1025 #define HSW_MBVID2_NOA1         _MMIO(0x9E84)
1026 #define HSW_MBVID2_NOA2         _MMIO(0x9E88)
1027 #define HSW_MBVID2_NOA3         _MMIO(0x9E8C)
1028 #define HSW_MBVID2_NOA4         _MMIO(0x9E90)
1029 #define HSW_MBVID2_NOA5         _MMIO(0x9E94)
1030 #define HSW_MBVID2_NOA6         _MMIO(0x9E98)
1031 #define HSW_MBVID2_NOA7         _MMIO(0x9E9C)
1032 #define HSW_MBVID2_NOA8         _MMIO(0x9EA0)
1033 #define HSW_MBVID2_NOA9         _MMIO(0x9EA4)
1034
1035 #define HSW_MBVID2_MISR0        _MMIO(0x9EC0)
1036
1037 /* NOA (Gen8+) */
1038 #define NOA_CONFIG(i)       _MMIO(0x0D0C + (i) * 4)
1039
1040 #define MICRO_BP0_0         _MMIO(0x9800)
1041 #define MICRO_BP0_2         _MMIO(0x9804)
1042 #define MICRO_BP0_1         _MMIO(0x9808)
1043
1044 #define MICRO_BP1_0         _MMIO(0x980C)
1045 #define MICRO_BP1_2         _MMIO(0x9810)
1046 #define MICRO_BP1_1         _MMIO(0x9814)
1047
1048 #define MICRO_BP2_0         _MMIO(0x9818)
1049 #define MICRO_BP2_2         _MMIO(0x981C)
1050 #define MICRO_BP2_1         _MMIO(0x9820)
1051
1052 #define MICRO_BP3_0         _MMIO(0x9824)
1053 #define MICRO_BP3_2         _MMIO(0x9828)
1054 #define MICRO_BP3_1         _MMIO(0x982C)
1055
1056 #define MICRO_BP_TRIGGER                _MMIO(0x9830)
1057 #define MICRO_BP3_COUNT_STATUS01        _MMIO(0x9834)
1058 #define MICRO_BP3_COUNT_STATUS23        _MMIO(0x9838)
1059 #define MICRO_BP_FIRED_ARMED            _MMIO(0x983C)
1060
1061 #define GDT_CHICKEN_BITS    _MMIO(0x9840)
1062 #define   GT_NOA_ENABLE     0x00000080
1063
1064 #define NOA_DATA            _MMIO(0x986C)
1065 #define NOA_WRITE           _MMIO(0x9888)
1066 #define GEN10_NOA_WRITE_HIGH _MMIO(0x9884)
1067
1068 #define _GEN7_PIPEA_DE_LOAD_SL  0x70068
1069 #define _GEN7_PIPEB_DE_LOAD_SL  0x71068
1070 #define GEN7_PIPE_DE_LOAD_SL(pipe) _MMIO_PIPE(pipe, _GEN7_PIPEA_DE_LOAD_SL, _GEN7_PIPEB_DE_LOAD_SL)
1071
1072 /*
1073  * Reset registers
1074  */
1075 #define DEBUG_RESET_I830                _MMIO(0x6070)
1076 #define  DEBUG_RESET_FULL               (1 << 7)
1077 #define  DEBUG_RESET_RENDER             (1 << 8)
1078 #define  DEBUG_RESET_DISPLAY            (1 << 9)
1079
1080 /*
1081  * IOSF sideband
1082  */
1083 #define VLV_IOSF_DOORBELL_REQ                   _MMIO(VLV_DISPLAY_BASE + 0x2100)
1084 #define   IOSF_DEVFN_SHIFT                      24
1085 #define   IOSF_OPCODE_SHIFT                     16
1086 #define   IOSF_PORT_SHIFT                       8
1087 #define   IOSF_BYTE_ENABLES_SHIFT               4
1088 #define   IOSF_BAR_SHIFT                        1
1089 #define   IOSF_SB_BUSY                          (1 << 0)
1090 #define   IOSF_PORT_BUNIT                       0x03
1091 #define   IOSF_PORT_PUNIT                       0x04
1092 #define   IOSF_PORT_NC                          0x11
1093 #define   IOSF_PORT_DPIO                        0x12
1094 #define   IOSF_PORT_GPIO_NC                     0x13
1095 #define   IOSF_PORT_CCK                         0x14
1096 #define   IOSF_PORT_DPIO_2                      0x1a
1097 #define   IOSF_PORT_FLISDSI                     0x1b
1098 #define   IOSF_PORT_GPIO_SC                     0x48
1099 #define   IOSF_PORT_GPIO_SUS                    0xa8
1100 #define   IOSF_PORT_CCU                         0xa9
1101 #define   CHV_IOSF_PORT_GPIO_N                  0x13
1102 #define   CHV_IOSF_PORT_GPIO_SE                 0x48
1103 #define   CHV_IOSF_PORT_GPIO_E                  0xa8
1104 #define   CHV_IOSF_PORT_GPIO_SW                 0xb2
1105 #define VLV_IOSF_DATA                           _MMIO(VLV_DISPLAY_BASE + 0x2104)
1106 #define VLV_IOSF_ADDR                           _MMIO(VLV_DISPLAY_BASE + 0x2108)
1107
1108 /* See configdb bunit SB addr map */
1109 #define BUNIT_REG_BISOC                         0x11
1110
1111 /* PUNIT_REG_*SSPM0 */
1112 #define   _SSPM0_SSC(val)                       ((val) << 0)
1113 #define   SSPM0_SSC_MASK                        _SSPM0_SSC(0x3)
1114 #define   SSPM0_SSC_PWR_ON                      _SSPM0_SSC(0x0)
1115 #define   SSPM0_SSC_CLK_GATE                    _SSPM0_SSC(0x1)
1116 #define   SSPM0_SSC_RESET                       _SSPM0_SSC(0x2)
1117 #define   SSPM0_SSC_PWR_GATE                    _SSPM0_SSC(0x3)
1118 #define   _SSPM0_SSS(val)                       ((val) << 24)
1119 #define   SSPM0_SSS_MASK                        _SSPM0_SSS(0x3)
1120 #define   SSPM0_SSS_PWR_ON                      _SSPM0_SSS(0x0)
1121 #define   SSPM0_SSS_CLK_GATE                    _SSPM0_SSS(0x1)
1122 #define   SSPM0_SSS_RESET                       _SSPM0_SSS(0x2)
1123 #define   SSPM0_SSS_PWR_GATE                    _SSPM0_SSS(0x3)
1124
1125 /* PUNIT_REG_*SSPM1 */
1126 #define   SSPM1_FREQSTAT_SHIFT                  24
1127 #define   SSPM1_FREQSTAT_MASK                   (0x1f << SSPM1_FREQSTAT_SHIFT)
1128 #define   SSPM1_FREQGUAR_SHIFT                  8
1129 #define   SSPM1_FREQGUAR_MASK                   (0x1f << SSPM1_FREQGUAR_SHIFT)
1130 #define   SSPM1_FREQ_SHIFT                      0
1131 #define   SSPM1_FREQ_MASK                       (0x1f << SSPM1_FREQ_SHIFT)
1132
1133 #define PUNIT_REG_VEDSSPM0                      0x32
1134 #define PUNIT_REG_VEDSSPM1                      0x33
1135
1136 #define PUNIT_REG_DSPSSPM                       0x36
1137 #define   DSPFREQSTAT_SHIFT_CHV                 24
1138 #define   DSPFREQSTAT_MASK_CHV                  (0x1f << DSPFREQSTAT_SHIFT_CHV)
1139 #define   DSPFREQGUAR_SHIFT_CHV                 8
1140 #define   DSPFREQGUAR_MASK_CHV                  (0x1f << DSPFREQGUAR_SHIFT_CHV)
1141 #define   DSPFREQSTAT_SHIFT                     30
1142 #define   DSPFREQSTAT_MASK                      (0x3 << DSPFREQSTAT_SHIFT)
1143 #define   DSPFREQGUAR_SHIFT                     14
1144 #define   DSPFREQGUAR_MASK                      (0x3 << DSPFREQGUAR_SHIFT)
1145 #define   DSP_MAXFIFO_PM5_STATUS                (1 << 22) /* chv */
1146 #define   DSP_AUTO_CDCLK_GATE_DISABLE           (1 << 7) /* chv */
1147 #define   DSP_MAXFIFO_PM5_ENABLE                (1 << 6) /* chv */
1148 #define   _DP_SSC(val, pipe)                    ((val) << (2 * (pipe)))
1149 #define   DP_SSC_MASK(pipe)                     _DP_SSC(0x3, (pipe))
1150 #define   DP_SSC_PWR_ON(pipe)                   _DP_SSC(0x0, (pipe))
1151 #define   DP_SSC_CLK_GATE(pipe)                 _DP_SSC(0x1, (pipe))
1152 #define   DP_SSC_RESET(pipe)                    _DP_SSC(0x2, (pipe))
1153 #define   DP_SSC_PWR_GATE(pipe)                 _DP_SSC(0x3, (pipe))
1154 #define   _DP_SSS(val, pipe)                    ((val) << (2 * (pipe) + 16))
1155 #define   DP_SSS_MASK(pipe)                     _DP_SSS(0x3, (pipe))
1156 #define   DP_SSS_PWR_ON(pipe)                   _DP_SSS(0x0, (pipe))
1157 #define   DP_SSS_CLK_GATE(pipe)                 _DP_SSS(0x1, (pipe))
1158 #define   DP_SSS_RESET(pipe)                    _DP_SSS(0x2, (pipe))
1159 #define   DP_SSS_PWR_GATE(pipe)                 _DP_SSS(0x3, (pipe))
1160
1161 #define PUNIT_REG_ISPSSPM0                      0x39
1162 #define PUNIT_REG_ISPSSPM1                      0x3a
1163
1164 /*
1165  * i915_power_well_id:
1166  *
1167  * IDs used to look up power wells. Power wells accessed directly bypassing
1168  * the power domains framework must be assigned a unique ID. The rest of power
1169  * wells must be assigned DISP_PW_ID_NONE.
1170  */
1171 enum i915_power_well_id {
1172         DISP_PW_ID_NONE,
1173
1174         VLV_DISP_PW_DISP2D,
1175         BXT_DISP_PW_DPIO_CMN_A,
1176         VLV_DISP_PW_DPIO_CMN_BC,
1177         GLK_DISP_PW_DPIO_CMN_C,
1178         CHV_DISP_PW_DPIO_CMN_D,
1179         HSW_DISP_PW_GLOBAL,
1180         SKL_DISP_PW_MISC_IO,
1181         SKL_DISP_PW_1,
1182         SKL_DISP_PW_2,
1183 };
1184
1185 #define PUNIT_REG_PWRGT_CTRL                    0x60
1186 #define PUNIT_REG_PWRGT_STATUS                  0x61
1187 #define   PUNIT_PWRGT_MASK(pw_idx)              (3 << ((pw_idx) * 2))
1188 #define   PUNIT_PWRGT_PWR_ON(pw_idx)            (0 << ((pw_idx) * 2))
1189 #define   PUNIT_PWRGT_CLK_GATE(pw_idx)          (1 << ((pw_idx) * 2))
1190 #define   PUNIT_PWRGT_RESET(pw_idx)             (2 << ((pw_idx) * 2))
1191 #define   PUNIT_PWRGT_PWR_GATE(pw_idx)          (3 << ((pw_idx) * 2))
1192
1193 #define PUNIT_PWGT_IDX_RENDER                   0
1194 #define PUNIT_PWGT_IDX_MEDIA                    1
1195 #define PUNIT_PWGT_IDX_DISP2D                   3
1196 #define PUNIT_PWGT_IDX_DPIO_CMN_BC              5
1197 #define PUNIT_PWGT_IDX_DPIO_TX_B_LANES_01       6
1198 #define PUNIT_PWGT_IDX_DPIO_TX_B_LANES_23       7
1199 #define PUNIT_PWGT_IDX_DPIO_TX_C_LANES_01       8
1200 #define PUNIT_PWGT_IDX_DPIO_TX_C_LANES_23       9
1201 #define PUNIT_PWGT_IDX_DPIO_RX0                 10
1202 #define PUNIT_PWGT_IDX_DPIO_RX1                 11
1203 #define PUNIT_PWGT_IDX_DPIO_CMN_D               12
1204
1205 #define PUNIT_REG_GPU_LFM                       0xd3
1206 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
1207 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
1208 #define   GPLLENABLE                            (1 << 4)
1209 #define   GENFREQSTATUS                         (1 << 0)
1210 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
1211 #define PUNIT_REG_CZ_TIMESTAMP                  0xce
1212
1213 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
1214 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
1215
1216 #define FB_GFX_FMAX_AT_VMAX_FUSE                0x136
1217 #define FB_GFX_FREQ_FUSE_MASK                   0xff
1218 #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT   24
1219 #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT   16
1220 #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT   8
1221
1222 #define FB_GFX_FMIN_AT_VMIN_FUSE                0x137
1223 #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT          8
1224
1225 #define PUNIT_REG_DDR_SETUP2                    0x139
1226 #define   FORCE_DDR_FREQ_REQ_ACK                (1 << 8)
1227 #define   FORCE_DDR_LOW_FREQ                    (1 << 1)
1228 #define   FORCE_DDR_HIGH_FREQ                   (1 << 0)
1229
1230 #define PUNIT_GPU_STATUS_REG                    0xdb
1231 #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT 16
1232 #define PUNIT_GPU_STATUS_MAX_FREQ_MASK          0xff
1233 #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT     8
1234 #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK      0xff
1235
1236 #define PUNIT_GPU_DUTYCYCLE_REG         0xdf
1237 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT      8
1238 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK       0xff
1239
1240 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
1241 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
1242 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
1243 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
1244 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
1245 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
1246 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
1247 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
1248 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
1249 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
1250
1251 #define VLV_TURBO_SOC_OVERRIDE          0x04
1252 #define   VLV_OVERRIDE_EN               1
1253 #define   VLV_SOC_TDP_EN                (1 << 1)
1254 #define   VLV_BIAS_CPU_125_SOC_875      (6 << 2)
1255 #define   CHV_BIAS_CPU_50_SOC_50        (3 << 2)
1256
1257 /* vlv2 north clock has */
1258 #define CCK_FUSE_REG                            0x8
1259 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
1260 #define CCK_REG_DSI_PLL_FUSE                    0x44
1261 #define CCK_REG_DSI_PLL_CONTROL                 0x48
1262 #define  DSI_PLL_VCO_EN                         (1 << 31)
1263 #define  DSI_PLL_LDO_GATE                       (1 << 30)
1264 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
1265 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
1266 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
1267 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
1268 #define  DSI_PLL_MUX_MASK                       (3 << 9)
1269 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
1270 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
1271 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
1272 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
1273 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
1274 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
1275 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
1276 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
1277 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
1278 #define  DSI_PLL_LOCK                           (1 << 0)
1279 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
1280 #define  DSI_PLL_LFSR                           (1 << 31)
1281 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
1282 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
1283 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
1284 #define  DSI_PLL_USYNC_CNT_SHIFT                18
1285 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
1286 #define  DSI_PLL_N1_DIV_SHIFT                   16
1287 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
1288 #define  DSI_PLL_M1_DIV_SHIFT                   0
1289 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
1290 #define CCK_CZ_CLOCK_CONTROL                    0x62
1291 #define CCK_GPLL_CLOCK_CONTROL                  0x67
1292 #define CCK_DISPLAY_CLOCK_CONTROL               0x6b
1293 #define CCK_DISPLAY_REF_CLOCK_CONTROL           0x6c
1294 #define  CCK_TRUNK_FORCE_ON                     (1 << 17)
1295 #define  CCK_TRUNK_FORCE_OFF                    (1 << 16)
1296 #define  CCK_FREQUENCY_STATUS                   (0x1f << 8)
1297 #define  CCK_FREQUENCY_STATUS_SHIFT             8
1298 #define  CCK_FREQUENCY_VALUES                   (0x1f << 0)
1299
1300 /* DPIO registers */
1301 #define DPIO_DEVFN                      0
1302
1303 #define DPIO_CTL                        _MMIO(VLV_DISPLAY_BASE + 0x2110)
1304 #define  DPIO_MODSEL1                   (1 << 3) /* if ref clk b == 27 */
1305 #define  DPIO_MODSEL0                   (1 << 2) /* if ref clk a == 27 */
1306 #define  DPIO_SFR_BYPASS                (1 << 1)
1307 #define  DPIO_CMNRST                    (1 << 0)
1308
1309 #define DPIO_PHY(pipe)                  ((pipe) >> 1)
1310 #define DPIO_PHY_IOSF_PORT(phy)         (dev_priv->dpio_phy_iosf_port[phy])
1311
1312 /*
1313  * Per pipe/PLL DPIO regs
1314  */
1315 #define _VLV_PLL_DW3_CH0                0x800c
1316 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
1317 #define   DPIO_POST_DIV_DAC             0
1318 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
1319 #define   DPIO_POST_DIV_LVDS1           2
1320 #define   DPIO_POST_DIV_LVDS2           3
1321 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
1322 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
1323 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
1324 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
1325 #define   DPIO_ENABLE_CALIBRATION       (1 << 11)
1326 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
1327 #define   DPIO_M2DIV_MASK               0xff
1328 #define _VLV_PLL_DW3_CH1                0x802c
1329 #define VLV_PLL_DW3(ch) _PIPE(ch, _VLV_PLL_DW3_CH0, _VLV_PLL_DW3_CH1)
1330
1331 #define _VLV_PLL_DW5_CH0                0x8014
1332 #define   DPIO_REFSEL_OVERRIDE          27
1333 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
1334 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
1335 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
1336 #define   DPIO_PLL_REFCLK_SEL_MASK      3
1337 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
1338 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
1339 #define _VLV_PLL_DW5_CH1                0x8034
1340 #define VLV_PLL_DW5(ch) _PIPE(ch, _VLV_PLL_DW5_CH0, _VLV_PLL_DW5_CH1)
1341
1342 #define _VLV_PLL_DW7_CH0                0x801c
1343 #define _VLV_PLL_DW7_CH1                0x803c
1344 #define VLV_PLL_DW7(ch) _PIPE(ch, _VLV_PLL_DW7_CH0, _VLV_PLL_DW7_CH1)
1345
1346 #define _VLV_PLL_DW8_CH0                0x8040
1347 #define _VLV_PLL_DW8_CH1                0x8060
1348 #define VLV_PLL_DW8(ch) _PIPE(ch, _VLV_PLL_DW8_CH0, _VLV_PLL_DW8_CH1)
1349
1350 #define VLV_PLL_DW9_BCAST               0xc044
1351 #define _VLV_PLL_DW9_CH0                0x8044
1352 #define _VLV_PLL_DW9_CH1                0x8064
1353 #define VLV_PLL_DW9(ch) _PIPE(ch, _VLV_PLL_DW9_CH0, _VLV_PLL_DW9_CH1)
1354
1355 #define _VLV_PLL_DW10_CH0               0x8048
1356 #define _VLV_PLL_DW10_CH1               0x8068
1357 #define VLV_PLL_DW10(ch) _PIPE(ch, _VLV_PLL_DW10_CH0, _VLV_PLL_DW10_CH1)
1358
1359 #define _VLV_PLL_DW11_CH0               0x804c
1360 #define _VLV_PLL_DW11_CH1               0x806c
1361 #define VLV_PLL_DW11(ch) _PIPE(ch, _VLV_PLL_DW11_CH0, _VLV_PLL_DW11_CH1)
1362
1363 /* Spec for ref block start counts at DW10 */
1364 #define VLV_REF_DW13                    0x80ac
1365
1366 #define VLV_CMN_DW0                     0x8100
1367
1368 /*
1369  * Per DDI channel DPIO regs
1370  */
1371
1372 #define _VLV_PCS_DW0_CH0                0x8200
1373 #define _VLV_PCS_DW0_CH1                0x8400
1374 #define   DPIO_PCS_TX_LANE2_RESET       (1 << 16)
1375 #define   DPIO_PCS_TX_LANE1_RESET       (1 << 7)
1376 #define   DPIO_LEFT_TXFIFO_RST_MASTER2  (1 << 4)
1377 #define   DPIO_RIGHT_TXFIFO_RST_MASTER2 (1 << 3)
1378 #define VLV_PCS_DW0(ch) _PORT(ch, _VLV_PCS_DW0_CH0, _VLV_PCS_DW0_CH1)
1379
1380 #define _VLV_PCS01_DW0_CH0              0x200
1381 #define _VLV_PCS23_DW0_CH0              0x400
1382 #define _VLV_PCS01_DW0_CH1              0x2600
1383 #define _VLV_PCS23_DW0_CH1              0x2800
1384 #define VLV_PCS01_DW0(ch) _PORT(ch, _VLV_PCS01_DW0_CH0, _VLV_PCS01_DW0_CH1)
1385 #define VLV_PCS23_DW0(ch) _PORT(ch, _VLV_PCS23_DW0_CH0, _VLV_PCS23_DW0_CH1)
1386
1387 #define _VLV_PCS_DW1_CH0                0x8204
1388 #define _VLV_PCS_DW1_CH1                0x8404
1389 #define   CHV_PCS_REQ_SOFTRESET_EN      (1 << 23)
1390 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1 << 22)
1391 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1 << 21)
1392 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
1393 #define   DPIO_PCS_CLK_SOFT_RESET       (1 << 5)
1394 #define VLV_PCS_DW1(ch) _PORT(ch, _VLV_PCS_DW1_CH0, _VLV_PCS_DW1_CH1)
1395
1396 #define _VLV_PCS01_DW1_CH0              0x204
1397 #define _VLV_PCS23_DW1_CH0              0x404
1398 #define _VLV_PCS01_DW1_CH1              0x2604
1399 #define _VLV_PCS23_DW1_CH1              0x2804
1400 #define VLV_PCS01_DW1(ch) _PORT(ch, _VLV_PCS01_DW1_CH0, _VLV_PCS01_DW1_CH1)
1401 #define VLV_PCS23_DW1(ch) _PORT(ch, _VLV_PCS23_DW1_CH0, _VLV_PCS23_DW1_CH1)
1402
1403 #define _VLV_PCS_DW8_CH0                0x8220
1404 #define _VLV_PCS_DW8_CH1                0x8420
1405 #define   CHV_PCS_USEDCLKCHANNEL_OVRRIDE        (1 << 20)
1406 #define   CHV_PCS_USEDCLKCHANNEL                (1 << 21)
1407 #define VLV_PCS_DW8(ch) _PORT(ch, _VLV_PCS_DW8_CH0, _VLV_PCS_DW8_CH1)
1408
1409 #define _VLV_PCS01_DW8_CH0              0x0220
1410 #define _VLV_PCS23_DW8_CH0              0x0420
1411 #define _VLV_PCS01_DW8_CH1              0x2620
1412 #define _VLV_PCS23_DW8_CH1              0x2820
1413 #define VLV_PCS01_DW8(port) _PORT(port, _VLV_PCS01_DW8_CH0, _VLV_PCS01_DW8_CH1)
1414 #define VLV_PCS23_DW8(port) _PORT(port, _VLV_PCS23_DW8_CH0, _VLV_PCS23_DW8_CH1)
1415
1416 #define _VLV_PCS_DW9_CH0                0x8224
1417 #define _VLV_PCS_DW9_CH1                0x8424
1418 #define   DPIO_PCS_TX2MARGIN_MASK       (0x7 << 13)
1419 #define   DPIO_PCS_TX2MARGIN_000        (0 << 13)
1420 #define   DPIO_PCS_TX2MARGIN_101        (1 << 13)
1421 #define   DPIO_PCS_TX1MARGIN_MASK       (0x7 << 10)
1422 #define   DPIO_PCS_TX1MARGIN_000        (0 << 10)
1423 #define   DPIO_PCS_TX1MARGIN_101        (1 << 10)
1424 #define VLV_PCS_DW9(ch) _PORT(ch, _VLV_PCS_DW9_CH0, _VLV_PCS_DW9_CH1)
1425
1426 #define _VLV_PCS01_DW9_CH0              0x224
1427 #define _VLV_PCS23_DW9_CH0              0x424
1428 #define _VLV_PCS01_DW9_CH1              0x2624
1429 #define _VLV_PCS23_DW9_CH1              0x2824
1430 #define VLV_PCS01_DW9(ch) _PORT(ch, _VLV_PCS01_DW9_CH0, _VLV_PCS01_DW9_CH1)
1431 #define VLV_PCS23_DW9(ch) _PORT(ch, _VLV_PCS23_DW9_CH0, _VLV_PCS23_DW9_CH1)
1432
1433 #define _CHV_PCS_DW10_CH0               0x8228
1434 #define _CHV_PCS_DW10_CH1               0x8428
1435 #define   DPIO_PCS_SWING_CALC_TX0_TX2   (1 << 30)
1436 #define   DPIO_PCS_SWING_CALC_TX1_TX3   (1 << 31)
1437 #define   DPIO_PCS_TX2DEEMP_MASK        (0xf << 24)
1438 #define   DPIO_PCS_TX2DEEMP_9P5         (0 << 24)
1439 #define   DPIO_PCS_TX2DEEMP_6P0         (2 << 24)
1440 #define   DPIO_PCS_TX1DEEMP_MASK        (0xf << 16)
1441 #define   DPIO_PCS_TX1DEEMP_9P5         (0 << 16)
1442 #define   DPIO_PCS_TX1DEEMP_6P0         (2 << 16)
1443 #define CHV_PCS_DW10(ch) _PORT(ch, _CHV_PCS_DW10_CH0, _CHV_PCS_DW10_CH1)
1444
1445 #define _VLV_PCS01_DW10_CH0             0x0228
1446 #define _VLV_PCS23_DW10_CH0             0x0428
1447 #define _VLV_PCS01_DW10_CH1             0x2628
1448 #define _VLV_PCS23_DW10_CH1             0x2828
1449 #define VLV_PCS01_DW10(port) _PORT(port, _VLV_PCS01_DW10_CH0, _VLV_PCS01_DW10_CH1)
1450 #define VLV_PCS23_DW10(port) _PORT(port, _VLV_PCS23_DW10_CH0, _VLV_PCS23_DW10_CH1)
1451
1452 #define _VLV_PCS_DW11_CH0               0x822c
1453 #define _VLV_PCS_DW11_CH1               0x842c
1454 #define   DPIO_TX2_STAGGER_MASK(x)      ((x) << 24)
1455 #define   DPIO_LANEDESKEW_STRAP_OVRD    (1 << 3)
1456 #define   DPIO_LEFT_TXFIFO_RST_MASTER   (1 << 1)
1457 #define   DPIO_RIGHT_TXFIFO_RST_MASTER  (1 << 0)
1458 #define VLV_PCS_DW11(ch) _PORT(ch, _VLV_PCS_DW11_CH0, _VLV_PCS_DW11_CH1)
1459
1460 #define _VLV_PCS01_DW11_CH0             0x022c
1461 #define _VLV_PCS23_DW11_CH0             0x042c
1462 #define _VLV_PCS01_DW11_CH1             0x262c
1463 #define _VLV_PCS23_DW11_CH1             0x282c
1464 #define VLV_PCS01_DW11(ch) _PORT(ch, _VLV_PCS01_DW11_CH0, _VLV_PCS01_DW11_CH1)
1465 #define VLV_PCS23_DW11(ch) _PORT(ch, _VLV_PCS23_DW11_CH0, _VLV_PCS23_DW11_CH1)
1466
1467 #define _VLV_PCS01_DW12_CH0             0x0230
1468 #define _VLV_PCS23_DW12_CH0             0x0430
1469 #define _VLV_PCS01_DW12_CH1             0x2630
1470 #define _VLV_PCS23_DW12_CH1             0x2830
1471 #define VLV_PCS01_DW12(ch) _PORT(ch, _VLV_PCS01_DW12_CH0, _VLV_PCS01_DW12_CH1)
1472 #define VLV_PCS23_DW12(ch) _PORT(ch, _VLV_PCS23_DW12_CH0, _VLV_PCS23_DW12_CH1)
1473
1474 #define _VLV_PCS_DW12_CH0               0x8230
1475 #define _VLV_PCS_DW12_CH1               0x8430
1476 #define   DPIO_TX2_STAGGER_MULT(x)      ((x) << 20)
1477 #define   DPIO_TX1_STAGGER_MULT(x)      ((x) << 16)
1478 #define   DPIO_TX1_STAGGER_MASK(x)      ((x) << 8)
1479 #define   DPIO_LANESTAGGER_STRAP_OVRD   (1 << 6)
1480 #define   DPIO_LANESTAGGER_STRAP(x)     ((x) << 0)
1481 #define VLV_PCS_DW12(ch) _PORT(ch, _VLV_PCS_DW12_CH0, _VLV_PCS_DW12_CH1)
1482
1483 #define _VLV_PCS_DW14_CH0               0x8238
1484 #define _VLV_PCS_DW14_CH1               0x8438
1485 #define VLV_PCS_DW14(ch) _PORT(ch, _VLV_PCS_DW14_CH0, _VLV_PCS_DW14_CH1)
1486
1487 #define _VLV_PCS_DW23_CH0               0x825c
1488 #define _VLV_PCS_DW23_CH1               0x845c
1489 #define VLV_PCS_DW23(ch) _PORT(ch, _VLV_PCS_DW23_CH0, _VLV_PCS_DW23_CH1)
1490
1491 #define _VLV_TX_DW2_CH0                 0x8288
1492 #define _VLV_TX_DW2_CH1                 0x8488
1493 #define   DPIO_SWING_MARGIN000_SHIFT    16
1494 #define   DPIO_SWING_MARGIN000_MASK     (0xff << DPIO_SWING_MARGIN000_SHIFT)
1495 #define   DPIO_UNIQ_TRANS_SCALE_SHIFT   8
1496 #define VLV_TX_DW2(ch) _PORT(ch, _VLV_TX_DW2_CH0, _VLV_TX_DW2_CH1)
1497
1498 #define _VLV_TX_DW3_CH0                 0x828c
1499 #define _VLV_TX_DW3_CH1                 0x848c
1500 /* The following bit for CHV phy */
1501 #define   DPIO_TX_UNIQ_TRANS_SCALE_EN   (1 << 27)
1502 #define   DPIO_SWING_MARGIN101_SHIFT    16
1503 #define   DPIO_SWING_MARGIN101_MASK     (0xff << DPIO_SWING_MARGIN101_SHIFT)
1504 #define VLV_TX_DW3(ch) _PORT(ch, _VLV_TX_DW3_CH0, _VLV_TX_DW3_CH1)
1505
1506 #define _VLV_TX_DW4_CH0                 0x8290
1507 #define _VLV_TX_DW4_CH1                 0x8490
1508 #define   DPIO_SWING_DEEMPH9P5_SHIFT    24
1509 #define   DPIO_SWING_DEEMPH9P5_MASK     (0xff << DPIO_SWING_DEEMPH9P5_SHIFT)
1510 #define   DPIO_SWING_DEEMPH6P0_SHIFT    16
1511 #define   DPIO_SWING_DEEMPH6P0_MASK     (0xff << DPIO_SWING_DEEMPH6P0_SHIFT)
1512 #define VLV_TX_DW4(ch) _PORT(ch, _VLV_TX_DW4_CH0, _VLV_TX_DW4_CH1)
1513
1514 #define _VLV_TX3_DW4_CH0                0x690
1515 #define _VLV_TX3_DW4_CH1                0x2a90
1516 #define VLV_TX3_DW4(ch) _PORT(ch, _VLV_TX3_DW4_CH0, _VLV_TX3_DW4_CH1)
1517
1518 #define _VLV_TX_DW5_CH0                 0x8294
1519 #define _VLV_TX_DW5_CH1                 0x8494
1520 #define   DPIO_TX_OCALINIT_EN           (1 << 31)
1521 #define VLV_TX_DW5(ch) _PORT(ch, _VLV_TX_DW5_CH0, _VLV_TX_DW5_CH1)
1522
1523 #define _VLV_TX_DW11_CH0                0x82ac
1524 #define _VLV_TX_DW11_CH1                0x84ac
1525 #define VLV_TX_DW11(ch) _PORT(ch, _VLV_TX_DW11_CH0, _VLV_TX_DW11_CH1)
1526
1527 #define _VLV_TX_DW14_CH0                0x82b8
1528 #define _VLV_TX_DW14_CH1                0x84b8
1529 #define VLV_TX_DW14(ch) _PORT(ch, _VLV_TX_DW14_CH0, _VLV_TX_DW14_CH1)
1530
1531 /* CHV dpPhy registers */
1532 #define _CHV_PLL_DW0_CH0                0x8000
1533 #define _CHV_PLL_DW0_CH1                0x8180
1534 #define CHV_PLL_DW0(ch) _PIPE(ch, _CHV_PLL_DW0_CH0, _CHV_PLL_DW0_CH1)
1535
1536 #define _CHV_PLL_DW1_CH0                0x8004
1537 #define _CHV_PLL_DW1_CH1                0x8184
1538 #define   DPIO_CHV_N_DIV_SHIFT          8
1539 #define   DPIO_CHV_M1_DIV_BY_2          (0 << 0)
1540 #define CHV_PLL_DW1(ch) _PIPE(ch, _CHV_PLL_DW1_CH0, _CHV_PLL_DW1_CH1)
1541
1542 #define _CHV_PLL_DW2_CH0                0x8008
1543 #define _CHV_PLL_DW2_CH1                0x8188
1544 #define CHV_PLL_DW2(ch) _PIPE(ch, _CHV_PLL_DW2_CH0, _CHV_PLL_DW2_CH1)
1545
1546 #define _CHV_PLL_DW3_CH0                0x800c
1547 #define _CHV_PLL_DW3_CH1                0x818c
1548 #define  DPIO_CHV_FRAC_DIV_EN           (1 << 16)
1549 #define  DPIO_CHV_FIRST_MOD             (0 << 8)
1550 #define  DPIO_CHV_SECOND_MOD            (1 << 8)
1551 #define  DPIO_CHV_FEEDFWD_GAIN_SHIFT    0
1552 #define  DPIO_CHV_FEEDFWD_GAIN_MASK             (0xF << 0)
1553 #define CHV_PLL_DW3(ch) _PIPE(ch, _CHV_PLL_DW3_CH0, _CHV_PLL_DW3_CH1)
1554
1555 #define _CHV_PLL_DW6_CH0                0x8018
1556 #define _CHV_PLL_DW6_CH1                0x8198
1557 #define   DPIO_CHV_GAIN_CTRL_SHIFT      16
1558 #define   DPIO_CHV_INT_COEFF_SHIFT      8
1559 #define   DPIO_CHV_PROP_COEFF_SHIFT     0
1560 #define CHV_PLL_DW6(ch) _PIPE(ch, _CHV_PLL_DW6_CH0, _CHV_PLL_DW6_CH1)
1561
1562 #define _CHV_PLL_DW8_CH0                0x8020
1563 #define _CHV_PLL_DW8_CH1                0x81A0
1564 #define   DPIO_CHV_TDC_TARGET_CNT_SHIFT 0
1565 #define   DPIO_CHV_TDC_TARGET_CNT_MASK  (0x3FF << 0)
1566 #define CHV_PLL_DW8(ch) _PIPE(ch, _CHV_PLL_DW8_CH0, _CHV_PLL_DW8_CH1)
1567
1568 #define _CHV_PLL_DW9_CH0                0x8024
1569 #define _CHV_PLL_DW9_CH1                0x81A4
1570 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SHIFT              1 /* 3 bits */
1571 #define  DPIO_CHV_INT_LOCK_THRESHOLD_MASK               (7 << 1)
1572 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE 1 /* 1: coarse & 0 : fine  */
1573 #define CHV_PLL_DW9(ch) _PIPE(ch, _CHV_PLL_DW9_CH0, _CHV_PLL_DW9_CH1)
1574
1575 #define _CHV_CMN_DW0_CH0               0x8100
1576 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH0        19
1577 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH0        18
1578 #define   DPIO_ALLDL_POWERDOWN                  (1 << 1)
1579 #define   DPIO_ANYDL_POWERDOWN                  (1 << 0)
1580
1581 #define _CHV_CMN_DW5_CH0               0x8114
1582 #define   CHV_BUFRIGHTENA1_DISABLE      (0 << 20)
1583 #define   CHV_BUFRIGHTENA1_NORMAL       (1 << 20)
1584 #define   CHV_BUFRIGHTENA1_FORCE        (3 << 20)
1585 #define   CHV_BUFRIGHTENA1_MASK         (3 << 20)
1586 #define   CHV_BUFLEFTENA1_DISABLE       (0 << 22)
1587 #define   CHV_BUFLEFTENA1_NORMAL        (1 << 22)
1588 #define   CHV_BUFLEFTENA1_FORCE         (3 << 22)
1589 #define   CHV_BUFLEFTENA1_MASK          (3 << 22)
1590
1591 #define _CHV_CMN_DW13_CH0               0x8134
1592 #define _CHV_CMN_DW0_CH1                0x8080
1593 #define   DPIO_CHV_S1_DIV_SHIFT         21
1594 #define   DPIO_CHV_P1_DIV_SHIFT         13 /* 3 bits */
1595 #define   DPIO_CHV_P2_DIV_SHIFT         8  /* 5 bits */
1596 #define   DPIO_CHV_K_DIV_SHIFT          4
1597 #define   DPIO_PLL_FREQLOCK             (1 << 1)
1598 #define   DPIO_PLL_LOCK                 (1 << 0)
1599 #define CHV_CMN_DW13(ch) _PIPE(ch, _CHV_CMN_DW13_CH0, _CHV_CMN_DW0_CH1)
1600
1601 #define _CHV_CMN_DW14_CH0               0x8138
1602 #define _CHV_CMN_DW1_CH1                0x8084
1603 #define   DPIO_AFC_RECAL                (1 << 14)
1604 #define   DPIO_DCLKP_EN                 (1 << 13)
1605 #define   CHV_BUFLEFTENA2_DISABLE       (0 << 17) /* CL2 DW1 only */
1606 #define   CHV_BUFLEFTENA2_NORMAL        (1 << 17) /* CL2 DW1 only */
1607 #define   CHV_BUFLEFTENA2_FORCE         (3 << 17) /* CL2 DW1 only */
1608 #define   CHV_BUFLEFTENA2_MASK          (3 << 17) /* CL2 DW1 only */
1609 #define   CHV_BUFRIGHTENA2_DISABLE      (0 << 19) /* CL2 DW1 only */
1610 #define   CHV_BUFRIGHTENA2_NORMAL       (1 << 19) /* CL2 DW1 only */
1611 #define   CHV_BUFRIGHTENA2_FORCE        (3 << 19) /* CL2 DW1 only */
1612 #define   CHV_BUFRIGHTENA2_MASK         (3 << 19) /* CL2 DW1 only */
1613 #define CHV_CMN_DW14(ch) _PIPE(ch, _CHV_CMN_DW14_CH0, _CHV_CMN_DW1_CH1)
1614
1615 #define _CHV_CMN_DW19_CH0               0x814c
1616 #define _CHV_CMN_DW6_CH1                0x8098
1617 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH1        30 /* CL2 DW6 only */
1618 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH1        29 /* CL2 DW6 only */
1619 #define   DPIO_DYNPWRDOWNEN_CH1         (1 << 28) /* CL2 DW6 only */
1620 #define   CHV_CMN_USEDCLKCHANNEL        (1 << 13)
1621
1622 #define CHV_CMN_DW19(ch) _PIPE(ch, _CHV_CMN_DW19_CH0, _CHV_CMN_DW6_CH1)
1623
1624 #define CHV_CMN_DW28                    0x8170
1625 #define   DPIO_CL1POWERDOWNEN           (1 << 23)
1626 #define   DPIO_DYNPWRDOWNEN_CH0         (1 << 22)
1627 #define   DPIO_SUS_CLK_CONFIG_ON                (0 << 0)
1628 #define   DPIO_SUS_CLK_CONFIG_CLKREQ            (1 << 0)
1629 #define   DPIO_SUS_CLK_CONFIG_GATE              (2 << 0)
1630 #define   DPIO_SUS_CLK_CONFIG_GATE_CLKREQ       (3 << 0)
1631
1632 #define CHV_CMN_DW30                    0x8178
1633 #define   DPIO_CL2_LDOFUSE_PWRENB       (1 << 6)
1634 #define   DPIO_LRC_BYPASS               (1 << 3)
1635
1636 #define _TXLANE(ch, lane, offset) ((ch ? 0x2400 : 0) + \
1637                                         (lane) * 0x200 + (offset))
1638
1639 #define CHV_TX_DW0(ch, lane) _TXLANE(ch, lane, 0x80)
1640 #define CHV_TX_DW1(ch, lane) _TXLANE(ch, lane, 0x84)
1641 #define CHV_TX_DW2(ch, lane) _TXLANE(ch, lane, 0x88)
1642 #define CHV_TX_DW3(ch, lane) _TXLANE(ch, lane, 0x8c)
1643 #define CHV_TX_DW4(ch, lane) _TXLANE(ch, lane, 0x90)
1644 #define CHV_TX_DW5(ch, lane) _TXLANE(ch, lane, 0x94)
1645 #define CHV_TX_DW6(ch, lane) _TXLANE(ch, lane, 0x98)
1646 #define CHV_TX_DW7(ch, lane) _TXLANE(ch, lane, 0x9c)
1647 #define CHV_TX_DW8(ch, lane) _TXLANE(ch, lane, 0xa0)
1648 #define CHV_TX_DW9(ch, lane) _TXLANE(ch, lane, 0xa4)
1649 #define CHV_TX_DW10(ch, lane) _TXLANE(ch, lane, 0xa8)
1650 #define CHV_TX_DW11(ch, lane) _TXLANE(ch, lane, 0xac)
1651 #define   DPIO_FRC_LATENCY_SHFIT        8
1652 #define CHV_TX_DW14(ch, lane) _TXLANE(ch, lane, 0xb8)
1653 #define   DPIO_UPAR_SHIFT               30
1654
1655 /* BXT PHY registers */
1656 #define _BXT_PHY0_BASE                  0x6C000
1657 #define _BXT_PHY1_BASE                  0x162000
1658 #define _BXT_PHY2_BASE                  0x163000
1659 #define BXT_PHY_BASE(phy)               _PHY3((phy), _BXT_PHY0_BASE, \
1660                                                      _BXT_PHY1_BASE, \
1661                                                      _BXT_PHY2_BASE)
1662
1663 #define _BXT_PHY(phy, reg)                                              \
1664         _MMIO(BXT_PHY_BASE(phy) - _BXT_PHY0_BASE + (reg))
1665
1666 #define _BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)          \
1667         (BXT_PHY_BASE(phy) + _PIPE((ch), (reg_ch0) - _BXT_PHY0_BASE,    \
1668                                          (reg_ch1) - _BXT_PHY0_BASE))
1669 #define _MMIO_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)             \
1670         _MMIO(_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1))
1671
1672 #define BXT_P_CR_GT_DISP_PWRON          _MMIO(0x138090)
1673 #define  MIPIO_RST_CTRL                         (1 << 2)
1674
1675 #define _BXT_PHY_CTL_DDI_A              0x64C00
1676 #define _BXT_PHY_CTL_DDI_B              0x64C10
1677 #define _BXT_PHY_CTL_DDI_C              0x64C20
1678 #define   BXT_PHY_CMNLANE_POWERDOWN_ACK (1 << 10)
1679 #define   BXT_PHY_LANE_POWERDOWN_ACK    (1 << 9)
1680 #define   BXT_PHY_LANE_ENABLED          (1 << 8)
1681 #define BXT_PHY_CTL(port)               _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
1682                                                          _BXT_PHY_CTL_DDI_B)
1683
1684 #define _PHY_CTL_FAMILY_EDP             0x64C80
1685 #define _PHY_CTL_FAMILY_DDI             0x64C90
1686 #define _PHY_CTL_FAMILY_DDI_C           0x64CA0
1687 #define   COMMON_RESET_DIS              (1 << 31)
1688 #define BXT_PHY_CTL_FAMILY(phy)         _MMIO_PHY3((phy), _PHY_CTL_FAMILY_DDI, \
1689                                                           _PHY_CTL_FAMILY_EDP, \
1690                                                           _PHY_CTL_FAMILY_DDI_C)
1691
1692 /* BXT PHY PLL registers */
1693 #define _PORT_PLL_A                     0x46074
1694 #define _PORT_PLL_B                     0x46078
1695 #define _PORT_PLL_C                     0x4607c
1696 #define   PORT_PLL_ENABLE               (1 << 31)
1697 #define   PORT_PLL_LOCK                 (1 << 30)
1698 #define   PORT_PLL_REF_SEL              (1 << 27)
1699 #define   PORT_PLL_POWER_ENABLE         (1 << 26)
1700 #define   PORT_PLL_POWER_STATE          (1 << 25)
1701 #define BXT_PORT_PLL_ENABLE(port)       _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1702
1703 #define _PORT_PLL_EBB_0_A               0x162034
1704 #define _PORT_PLL_EBB_0_B               0x6C034
1705 #define _PORT_PLL_EBB_0_C               0x6C340
1706 #define   PORT_PLL_P1_SHIFT             13
1707 #define   PORT_PLL_P1_MASK              (0x07 << PORT_PLL_P1_SHIFT)
1708 #define   PORT_PLL_P1(x)                ((x)  << PORT_PLL_P1_SHIFT)
1709 #define   PORT_PLL_P2_SHIFT             8
1710 #define   PORT_PLL_P2_MASK              (0x1f << PORT_PLL_P2_SHIFT)
1711 #define   PORT_PLL_P2(x)                ((x)  << PORT_PLL_P2_SHIFT)
1712 #define BXT_PORT_PLL_EBB_0(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1713                                                          _PORT_PLL_EBB_0_B, \
1714                                                          _PORT_PLL_EBB_0_C)
1715
1716 #define _PORT_PLL_EBB_4_A               0x162038
1717 #define _PORT_PLL_EBB_4_B               0x6C038
1718 #define _PORT_PLL_EBB_4_C               0x6C344
1719 #define   PORT_PLL_10BIT_CLK_ENABLE     (1 << 13)
1720 #define   PORT_PLL_RECALIBRATE          (1 << 14)
1721 #define BXT_PORT_PLL_EBB_4(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1722                                                          _PORT_PLL_EBB_4_B, \
1723                                                          _PORT_PLL_EBB_4_C)
1724
1725 #define _PORT_PLL_0_A                   0x162100
1726 #define _PORT_PLL_0_B                   0x6C100
1727 #define _PORT_PLL_0_C                   0x6C380
1728 /* PORT_PLL_0_A */
1729 #define   PORT_PLL_M2_MASK              0xFF
1730 /* PORT_PLL_1_A */
1731 #define   PORT_PLL_N_SHIFT              8
1732 #define   PORT_PLL_N_MASK               (0x0F << PORT_PLL_N_SHIFT)
1733 #define   PORT_PLL_N(x)                 ((x) << PORT_PLL_N_SHIFT)
1734 /* PORT_PLL_2_A */
1735 #define   PORT_PLL_M2_FRAC_MASK         0x3FFFFF
1736 /* PORT_PLL_3_A */
1737 #define   PORT_PLL_M2_FRAC_ENABLE       (1 << 16)
1738 /* PORT_PLL_6_A */
1739 #define   PORT_PLL_PROP_COEFF_MASK      0xF
1740 #define   PORT_PLL_INT_COEFF_MASK       (0x1F << 8)
1741 #define   PORT_PLL_INT_COEFF(x)         ((x)  << 8)
1742 #define   PORT_PLL_GAIN_CTL_MASK        (0x07 << 16)
1743 #define   PORT_PLL_GAIN_CTL(x)          ((x)  << 16)
1744 /* PORT_PLL_8_A */
1745 #define   PORT_PLL_TARGET_CNT_MASK      0x3FF
1746 /* PORT_PLL_9_A */
1747 #define  PORT_PLL_LOCK_THRESHOLD_SHIFT  1
1748 #define  PORT_PLL_LOCK_THRESHOLD_MASK   (0x7 << PORT_PLL_LOCK_THRESHOLD_SHIFT)
1749 /* PORT_PLL_10_A */
1750 #define  PORT_PLL_DCO_AMP_OVR_EN_H      (1 << 27)
1751 #define  PORT_PLL_DCO_AMP_DEFAULT       15
1752 #define  PORT_PLL_DCO_AMP_MASK          0x3c00
1753 #define  PORT_PLL_DCO_AMP(x)            ((x) << 10)
1754 #define _PORT_PLL_BASE(phy, ch)         _BXT_PHY_CH(phy, ch, \
1755                                                     _PORT_PLL_0_B, \
1756                                                     _PORT_PLL_0_C)
1757 #define BXT_PORT_PLL(phy, ch, idx)      _MMIO(_PORT_PLL_BASE(phy, ch) + \
1758                                               (idx) * 4)
1759
1760 /* BXT PHY common lane registers */
1761 #define _PORT_CL1CM_DW0_A               0x162000
1762 #define _PORT_CL1CM_DW0_BC              0x6C000
1763 #define   PHY_POWER_GOOD                (1 << 16)
1764 #define   PHY_RESERVED                  (1 << 7)
1765 #define BXT_PORT_CL1CM_DW0(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW0_BC)
1766
1767 #define _PORT_CL1CM_DW9_A               0x162024
1768 #define _PORT_CL1CM_DW9_BC              0x6C024
1769 #define   IREF0RC_OFFSET_SHIFT          8
1770 #define   IREF0RC_OFFSET_MASK           (0xFF << IREF0RC_OFFSET_SHIFT)
1771 #define BXT_PORT_CL1CM_DW9(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW9_BC)
1772
1773 #define _PORT_CL1CM_DW10_A              0x162028
1774 #define _PORT_CL1CM_DW10_BC             0x6C028
1775 #define   IREF1RC_OFFSET_SHIFT          8
1776 #define   IREF1RC_OFFSET_MASK           (0xFF << IREF1RC_OFFSET_SHIFT)
1777 #define BXT_PORT_CL1CM_DW10(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW10_BC)
1778
1779 #define _PORT_CL1CM_DW28_A              0x162070
1780 #define _PORT_CL1CM_DW28_BC             0x6C070
1781 #define   OCL1_POWER_DOWN_EN            (1 << 23)
1782 #define   DW28_OLDO_DYN_PWR_DOWN_EN     (1 << 22)
1783 #define   SUS_CLK_CONFIG                0x3
1784 #define BXT_PORT_CL1CM_DW28(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW28_BC)
1785
1786 #define _PORT_CL1CM_DW30_A              0x162078
1787 #define _PORT_CL1CM_DW30_BC             0x6C078
1788 #define   OCL2_LDOFUSE_PWR_DIS          (1 << 6)
1789 #define BXT_PORT_CL1CM_DW30(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW30_BC)
1790
1791 /*
1792  * CNL/ICL Port/COMBO-PHY Registers
1793  */
1794 #define _ICL_COMBOPHY_A                 0x162000
1795 #define _ICL_COMBOPHY_B                 0x6C000
1796 #define _EHL_COMBOPHY_C                 0x160000
1797 #define _ICL_COMBOPHY(port)             _PICK(port, _ICL_COMBOPHY_A, \
1798                                               _ICL_COMBOPHY_B, \
1799                                               _EHL_COMBOPHY_C)
1800
1801 /* CNL/ICL Port CL_DW registers */
1802 #define _ICL_PORT_CL_DW(dw, port)       (_ICL_COMBOPHY(port) + \
1803                                          4 * (dw))
1804
1805 #define CNL_PORT_CL1CM_DW5              _MMIO(0x162014)
1806 #define ICL_PORT_CL_DW5(port)           _MMIO(_ICL_PORT_CL_DW(5, port))
1807 #define   CL_POWER_DOWN_ENABLE          (1 << 4)
1808 #define   SUS_CLOCK_CONFIG              (3 << 0)
1809
1810 #define ICL_PORT_CL_DW10(port)          _MMIO(_ICL_PORT_CL_DW(10, port))
1811 #define  PG_SEQ_DELAY_OVERRIDE_MASK     (3 << 25)
1812 #define  PG_SEQ_DELAY_OVERRIDE_SHIFT    25
1813 #define  PG_SEQ_DELAY_OVERRIDE_ENABLE   (1 << 24)
1814 #define  PWR_UP_ALL_LANES               (0x0 << 4)
1815 #define  PWR_DOWN_LN_3_2_1              (0xe << 4)
1816 #define  PWR_DOWN_LN_3_2                (0xc << 4)
1817 #define  PWR_DOWN_LN_3                  (0x8 << 4)
1818 #define  PWR_DOWN_LN_2_1_0              (0x7 << 4)
1819 #define  PWR_DOWN_LN_1_0                (0x3 << 4)
1820 #define  PWR_DOWN_LN_3_1                (0xa << 4)
1821 #define  PWR_DOWN_LN_3_1_0              (0xb << 4)
1822 #define  PWR_DOWN_LN_MASK               (0xf << 4)
1823 #define  PWR_DOWN_LN_SHIFT              4
1824
1825 #define ICL_PORT_CL_DW12(port)          _MMIO(_ICL_PORT_CL_DW(12, port))
1826 #define   ICL_LANE_ENABLE_AUX           (1 << 0)
1827
1828 /* CNL/ICL Port COMP_DW registers */
1829 #define _ICL_PORT_COMP                  0x100
1830 #define _ICL_PORT_COMP_DW(dw, port)     (_ICL_COMBOPHY(port) + \
1831                                          _ICL_PORT_COMP + 4 * (dw))
1832
1833 #define CNL_PORT_COMP_DW0               _MMIO(0x162100)
1834 #define ICL_PORT_COMP_DW0(port)         _MMIO(_ICL_PORT_COMP_DW(0, port))
1835 #define   COMP_INIT                     (1 << 31)
1836
1837 #define CNL_PORT_COMP_DW1               _MMIO(0x162104)
1838 #define ICL_PORT_COMP_DW1(port)         _MMIO(_ICL_PORT_COMP_DW(1, port))
1839
1840 #define CNL_PORT_COMP_DW3               _MMIO(0x16210c)
1841 #define ICL_PORT_COMP_DW3(port)         _MMIO(_ICL_PORT_COMP_DW(3, port))
1842 #define   PROCESS_INFO_DOT_0            (0 << 26)
1843 #define   PROCESS_INFO_DOT_1            (1 << 26)
1844 #define   PROCESS_INFO_DOT_4            (2 << 26)
1845 #define   PROCESS_INFO_MASK             (7 << 26)
1846 #define   PROCESS_INFO_SHIFT            26
1847 #define   VOLTAGE_INFO_0_85V            (0 << 24)
1848 #define   VOLTAGE_INFO_0_95V            (1 << 24)
1849 #define   VOLTAGE_INFO_1_05V            (2 << 24)
1850 #define   VOLTAGE_INFO_MASK             (3 << 24)
1851 #define   VOLTAGE_INFO_SHIFT            24
1852
1853 #define ICL_PORT_COMP_DW8(port)         _MMIO(_ICL_PORT_COMP_DW(8, port))
1854 #define   IREFGEN                       (1 << 24)
1855
1856 #define CNL_PORT_COMP_DW9               _MMIO(0x162124)
1857 #define ICL_PORT_COMP_DW9(port)         _MMIO(_ICL_PORT_COMP_DW(9, port))
1858
1859 #define CNL_PORT_COMP_DW10              _MMIO(0x162128)
1860 #define ICL_PORT_COMP_DW10(port)        _MMIO(_ICL_PORT_COMP_DW(10, port))
1861
1862 /* CNL/ICL Port PCS registers */
1863 #define _CNL_PORT_PCS_DW1_GRP_AE        0x162304
1864 #define _CNL_PORT_PCS_DW1_GRP_B         0x162384
1865 #define _CNL_PORT_PCS_DW1_GRP_C         0x162B04
1866 #define _CNL_PORT_PCS_DW1_GRP_D         0x162B84
1867 #define _CNL_PORT_PCS_DW1_GRP_F         0x162A04
1868 #define _CNL_PORT_PCS_DW1_LN0_AE        0x162404
1869 #define _CNL_PORT_PCS_DW1_LN0_B         0x162604
1870 #define _CNL_PORT_PCS_DW1_LN0_C         0x162C04
1871 #define _CNL_PORT_PCS_DW1_LN0_D         0x162E04
1872 #define _CNL_PORT_PCS_DW1_LN0_F         0x162804
1873 #define CNL_PORT_PCS_DW1_GRP(port)      _MMIO(_PICK(port, \
1874                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1875                                                     _CNL_PORT_PCS_DW1_GRP_B, \
1876                                                     _CNL_PORT_PCS_DW1_GRP_C, \
1877                                                     _CNL_PORT_PCS_DW1_GRP_D, \
1878                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1879                                                     _CNL_PORT_PCS_DW1_GRP_F))
1880 #define CNL_PORT_PCS_DW1_LN0(port)      _MMIO(_PICK(port, \
1881                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1882                                                     _CNL_PORT_PCS_DW1_LN0_B, \
1883                                                     _CNL_PORT_PCS_DW1_LN0_C, \
1884                                                     _CNL_PORT_PCS_DW1_LN0_D, \
1885                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1886                                                     _CNL_PORT_PCS_DW1_LN0_F))
1887
1888 #define _ICL_PORT_PCS_AUX               0x300
1889 #define _ICL_PORT_PCS_GRP               0x600
1890 #define _ICL_PORT_PCS_LN(ln)            (0x800 + (ln) * 0x100)
1891 #define _ICL_PORT_PCS_DW_AUX(dw, port)  (_ICL_COMBOPHY(port) + \
1892                                          _ICL_PORT_PCS_AUX + 4 * (dw))
1893 #define _ICL_PORT_PCS_DW_GRP(dw, port)  (_ICL_COMBOPHY(port) + \
1894                                          _ICL_PORT_PCS_GRP + 4 * (dw))
1895 #define _ICL_PORT_PCS_DW_LN(dw, ln, port) (_ICL_COMBOPHY(port) + \
1896                                           _ICL_PORT_PCS_LN(ln) + 4 * (dw))
1897 #define ICL_PORT_PCS_DW1_AUX(port)      _MMIO(_ICL_PORT_PCS_DW_AUX(1, port))
1898 #define ICL_PORT_PCS_DW1_GRP(port)      _MMIO(_ICL_PORT_PCS_DW_GRP(1, port))
1899 #define ICL_PORT_PCS_DW1_LN0(port)      _MMIO(_ICL_PORT_PCS_DW_LN(1, 0, port))
1900 #define   COMMON_KEEPER_EN              (1 << 26)
1901 #define   LATENCY_OPTIM_MASK            (0x3 << 2)
1902 #define   LATENCY_OPTIM_VAL(x)          ((x) << 2)
1903
1904 /* CNL/ICL Port TX registers */
1905 #define _CNL_PORT_TX_AE_GRP_OFFSET              0x162340
1906 #define _CNL_PORT_TX_B_GRP_OFFSET               0x1623C0
1907 #define _CNL_PORT_TX_C_GRP_OFFSET               0x162B40
1908 #define _CNL_PORT_TX_D_GRP_OFFSET               0x162BC0
1909 #define _CNL_PORT_TX_F_GRP_OFFSET               0x162A40
1910 #define _CNL_PORT_TX_AE_LN0_OFFSET              0x162440
1911 #define _CNL_PORT_TX_B_LN0_OFFSET               0x162640
1912 #define _CNL_PORT_TX_C_LN0_OFFSET               0x162C40
1913 #define _CNL_PORT_TX_D_LN0_OFFSET               0x162E40
1914 #define _CNL_PORT_TX_F_LN0_OFFSET               0x162840
1915 #define _CNL_PORT_TX_DW_GRP(dw, port)   (_PICK((port), \
1916                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1917                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1918                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1919                                                _CNL_PORT_TX_D_GRP_OFFSET, \
1920                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1921                                                _CNL_PORT_TX_F_GRP_OFFSET) + \
1922                                                4 * (dw))
1923 #define _CNL_PORT_TX_DW_LN0(dw, port)   (_PICK((port), \
1924                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1925                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1926                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1927                                                _CNL_PORT_TX_D_LN0_OFFSET, \
1928                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1929                                                _CNL_PORT_TX_F_LN0_OFFSET) + \
1930                                                4 * (dw))
1931
1932 #define _ICL_PORT_TX_AUX                0x380
1933 #define _ICL_PORT_TX_GRP                0x680
1934 #define _ICL_PORT_TX_LN(ln)             (0x880 + (ln) * 0x100)
1935
1936 #define _ICL_PORT_TX_DW_AUX(dw, port)   (_ICL_COMBOPHY(port) + \
1937                                          _ICL_PORT_TX_AUX + 4 * (dw))
1938 #define _ICL_PORT_TX_DW_GRP(dw, port)   (_ICL_COMBOPHY(port) + \
1939                                          _ICL_PORT_TX_GRP + 4 * (dw))
1940 #define _ICL_PORT_TX_DW_LN(dw, ln, port) (_ICL_COMBOPHY(port) + \
1941                                           _ICL_PORT_TX_LN(ln) + 4 * (dw))
1942
1943 #define CNL_PORT_TX_DW2_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(2, port))
1944 #define CNL_PORT_TX_DW2_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(2, port))
1945 #define ICL_PORT_TX_DW2_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(2, port))
1946 #define ICL_PORT_TX_DW2_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(2, port))
1947 #define ICL_PORT_TX_DW2_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(2, 0, port))
1948 #define   SWING_SEL_UPPER(x)            (((x) >> 3) << 15)
1949 #define   SWING_SEL_UPPER_MASK          (1 << 15)
1950 #define   SWING_SEL_LOWER(x)            (((x) & 0x7) << 11)
1951 #define   SWING_SEL_LOWER_MASK          (0x7 << 11)
1952 #define   FRC_LATENCY_OPTIM_MASK        (0x7 << 8)
1953 #define   FRC_LATENCY_OPTIM_VAL(x)      ((x) << 8)
1954 #define   RCOMP_SCALAR(x)               ((x) << 0)
1955 #define   RCOMP_SCALAR_MASK             (0xFF << 0)
1956
1957 #define _CNL_PORT_TX_DW4_LN0_AE         0x162450
1958 #define _CNL_PORT_TX_DW4_LN1_AE         0x1624D0
1959 #define CNL_PORT_TX_DW4_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(4, (port)))
1960 #define CNL_PORT_TX_DW4_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(4, (port)))
1961 #define CNL_PORT_TX_DW4_LN(ln, port)   _MMIO(_CNL_PORT_TX_DW_LN0(4, (port)) + \
1962                                            ((ln) * (_CNL_PORT_TX_DW4_LN1_AE - \
1963                                                     _CNL_PORT_TX_DW4_LN0_AE)))
1964 #define ICL_PORT_TX_DW4_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(4, port))
1965 #define ICL_PORT_TX_DW4_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(4, port))
1966 #define ICL_PORT_TX_DW4_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(4, 0, port))
1967 #define ICL_PORT_TX_DW4_LN(ln, port)    _MMIO(_ICL_PORT_TX_DW_LN(4, ln, port))
1968 #define   LOADGEN_SELECT                (1 << 31)
1969 #define   POST_CURSOR_1(x)              ((x) << 12)
1970 #define   POST_CURSOR_1_MASK            (0x3F << 12)
1971 #define   POST_CURSOR_2(x)              ((x) << 6)
1972 #define   POST_CURSOR_2_MASK            (0x3F << 6)
1973 #define   CURSOR_COEFF(x)               ((x) << 0)
1974 #define   CURSOR_COEFF_MASK             (0x3F << 0)
1975
1976 #define CNL_PORT_TX_DW5_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(5, port))
1977 #define CNL_PORT_TX_DW5_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(5, port))
1978 #define ICL_PORT_TX_DW5_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(5, port))
1979 #define ICL_PORT_TX_DW5_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(5, port))
1980 #define ICL_PORT_TX_DW5_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(5, 0, port))
1981 #define   TX_TRAINING_EN                (1 << 31)
1982 #define   TAP2_DISABLE                  (1 << 30)
1983 #define   TAP3_DISABLE                  (1 << 29)
1984 #define   SCALING_MODE_SEL(x)           ((x) << 18)
1985 #define   SCALING_MODE_SEL_MASK         (0x7 << 18)
1986 #define   RTERM_SELECT(x)               ((x) << 3)
1987 #define   RTERM_SELECT_MASK             (0x7 << 3)
1988
1989 #define CNL_PORT_TX_DW7_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP(7, (port)))
1990 #define CNL_PORT_TX_DW7_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0(7, (port)))
1991 #define ICL_PORT_TX_DW7_AUX(port)       _MMIO(_ICL_PORT_TX_DW_AUX(7, port))
1992 #define ICL_PORT_TX_DW7_GRP(port)       _MMIO(_ICL_PORT_TX_DW_GRP(7, port))
1993 #define ICL_PORT_TX_DW7_LN0(port)       _MMIO(_ICL_PORT_TX_DW_LN(7, 0, port))
1994 #define ICL_PORT_TX_DW7_LN(ln, port)    _MMIO(_ICL_PORT_TX_DW_LN(7, ln, port))
1995 #define   N_SCALAR(x)                   ((x) << 24)
1996 #define   N_SCALAR_MASK                 (0x7F << 24)
1997
1998 #define _ICL_DPHY_CHKN_REG                      0x194
1999 #define ICL_DPHY_CHKN(port)                     _MMIO(_ICL_COMBOPHY(port) + _ICL_DPHY_CHKN_REG)
2000 #define   ICL_DPHY_CHKN_AFE_OVER_PPI_STRAP      REG_BIT(7)
2001
2002 #define MG_PHY_PORT_LN(ln, port, ln0p1, ln0p2, ln1p1) \
2003         _MMIO(_PORT((port) - PORT_C, ln0p1, ln0p2) + (ln) * ((ln1p1) - (ln0p1)))
2004
2005 #define MG_TX_LINK_PARAMS_TX1LN0_PORT1          0x16812C
2006 #define MG_TX_LINK_PARAMS_TX1LN1_PORT1          0x16852C
2007 #define MG_TX_LINK_PARAMS_TX1LN0_PORT2          0x16912C
2008 #define MG_TX_LINK_PARAMS_TX1LN1_PORT2          0x16952C
2009 #define MG_TX_LINK_PARAMS_TX1LN0_PORT3          0x16A12C
2010 #define MG_TX_LINK_PARAMS_TX1LN1_PORT3          0x16A52C
2011 #define MG_TX_LINK_PARAMS_TX1LN0_PORT4          0x16B12C
2012 #define MG_TX_LINK_PARAMS_TX1LN1_PORT4          0x16B52C
2013 #define MG_TX1_LINK_PARAMS(ln, port) \
2014         MG_PHY_PORT_LN(ln, port, MG_TX_LINK_PARAMS_TX1LN0_PORT1, \
2015                                  MG_TX_LINK_PARAMS_TX1LN0_PORT2, \
2016                                  MG_TX_LINK_PARAMS_TX1LN1_PORT1)
2017
2018 #define MG_TX_LINK_PARAMS_TX2LN0_PORT1          0x1680AC
2019 #define MG_TX_LINK_PARAMS_TX2LN1_PORT1          0x1684AC
2020 #define MG_TX_LINK_PARAMS_TX2LN0_PORT2          0x1690AC
2021 #define MG_TX_LINK_PARAMS_TX2LN1_PORT2          0x1694AC
2022 #define MG_TX_LINK_PARAMS_TX2LN0_PORT3          0x16A0AC
2023 #define MG_TX_LINK_PARAMS_TX2LN1_PORT3          0x16A4AC
2024 #define MG_TX_LINK_PARAMS_TX2LN0_PORT4          0x16B0AC
2025 #define MG_TX_LINK_PARAMS_TX2LN1_PORT4          0x16B4AC
2026 #define MG_TX2_LINK_PARAMS(ln, port) \
2027         MG_PHY_PORT_LN(ln, port, MG_TX_LINK_PARAMS_TX2LN0_PORT1, \
2028                                  MG_TX_LINK_PARAMS_TX2LN0_PORT2, \
2029                                  MG_TX_LINK_PARAMS_TX2LN1_PORT1)
2030 #define   CRI_USE_FS32                  (1 << 5)
2031
2032 #define MG_TX_PISO_READLOAD_TX1LN0_PORT1                0x16814C
2033 #define MG_TX_PISO_READLOAD_TX1LN1_PORT1                0x16854C
2034 #define MG_TX_PISO_READLOAD_TX1LN0_PORT2                0x16914C
2035 #define MG_TX_PISO_READLOAD_TX1LN1_PORT2                0x16954C
2036 #define MG_TX_PISO_READLOAD_TX1LN0_PORT3                0x16A14C
2037 #define MG_TX_PISO_READLOAD_TX1LN1_PORT3                0x16A54C
2038 #define MG_TX_PISO_READLOAD_TX1LN0_PORT4                0x16B14C
2039 #define MG_TX_PISO_READLOAD_TX1LN1_PORT4                0x16B54C
2040 #define MG_TX1_PISO_READLOAD(ln, port) \
2041         MG_PHY_PORT_LN(ln, port, MG_TX_PISO_READLOAD_TX1LN0_PORT1, \
2042                                  MG_TX_PISO_READLOAD_TX1LN0_PORT2, \
2043                                  MG_TX_PISO_READLOAD_TX1LN1_PORT1)
2044
2045 #define MG_TX_PISO_READLOAD_TX2LN0_PORT1                0x1680CC
2046 #define MG_TX_PISO_READLOAD_TX2LN1_PORT1                0x1684CC
2047 #define MG_TX_PISO_READLOAD_TX2LN0_PORT2                0x1690CC
2048 #define MG_TX_PISO_READLOAD_TX2LN1_PORT2                0x1694CC
2049 #define MG_TX_PISO_READLOAD_TX2LN0_PORT3                0x16A0CC
2050 #define MG_TX_PISO_READLOAD_TX2LN1_PORT3                0x16A4CC
2051 #define MG_TX_PISO_READLOAD_TX2LN0_PORT4                0x16B0CC
2052 #define MG_TX_PISO_READLOAD_TX2LN1_PORT4                0x16B4CC
2053 #define MG_TX2_PISO_READLOAD(ln, port) \
2054         MG_PHY_PORT_LN(ln, port, MG_TX_PISO_READLOAD_TX2LN0_PORT1, \
2055                                  MG_TX_PISO_READLOAD_TX2LN0_PORT2, \
2056                                  MG_TX_PISO_READLOAD_TX2LN1_PORT1)
2057 #define   CRI_CALCINIT                                  (1 << 1)
2058
2059 #define MG_TX_SWINGCTRL_TX1LN0_PORT1            0x168148
2060 #define MG_TX_SWINGCTRL_TX1LN1_PORT1            0x168548
2061 #define MG_TX_SWINGCTRL_TX1LN0_PORT2            0x169148
2062 #define MG_TX_SWINGCTRL_TX1LN1_PORT2            0x169548
2063 #define MG_TX_SWINGCTRL_TX1LN0_PORT3            0x16A148
2064 #define MG_TX_SWINGCTRL_TX1LN1_PORT3            0x16A548
2065 #define MG_TX_SWINGCTRL_TX1LN0_PORT4            0x16B148
2066 #define MG_TX_SWINGCTRL_TX1LN1_PORT4            0x16B548
2067 #define MG_TX1_SWINGCTRL(ln, port) \
2068         MG_PHY_PORT_LN(ln, port, MG_TX_SWINGCTRL_TX1LN0_PORT1, \
2069                                  MG_TX_SWINGCTRL_TX1LN0_PORT2, \
2070                                  MG_TX_SWINGCTRL_TX1LN1_PORT1)
2071
2072 #define MG_TX_SWINGCTRL_TX2LN0_PORT1            0x1680C8
2073 #define MG_TX_SWINGCTRL_TX2LN1_PORT1            0x1684C8
2074 #define MG_TX_SWINGCTRL_TX2LN0_PORT2            0x1690C8
2075 #define MG_TX_SWINGCTRL_TX2LN1_PORT2            0x1694C8
2076 #define MG_TX_SWINGCTRL_TX2LN0_PORT3            0x16A0C8
2077 #define MG_TX_SWINGCTRL_TX2LN1_PORT3            0x16A4C8
2078 #define MG_TX_SWINGCTRL_TX2LN0_PORT4            0x16B0C8
2079 #define MG_TX_SWINGCTRL_TX2LN1_PORT4            0x16B4C8
2080 #define MG_TX2_SWINGCTRL(ln, port) \
2081         MG_PHY_PORT_LN(ln, port, MG_TX_SWINGCTRL_TX2LN0_PORT1, \
2082                                  MG_TX_SWINGCTRL_TX2LN0_PORT2, \
2083                                  MG_TX_SWINGCTRL_TX2LN1_PORT1)
2084 #define   CRI_TXDEEMPH_OVERRIDE_17_12(x)                ((x) << 0)
2085 #define   CRI_TXDEEMPH_OVERRIDE_17_12_MASK              (0x3F << 0)
2086
2087 #define MG_TX_DRVCTRL_TX1LN0_TXPORT1                    0x168144
2088 #define MG_TX_DRVCTRL_TX1LN1_TXPORT1                    0x168544
2089 #define MG_TX_DRVCTRL_TX1LN0_TXPORT2                    0x169144
2090 #define MG_TX_DRVCTRL_TX1LN1_TXPORT2                    0x169544
2091 #define MG_TX_DRVCTRL_TX1LN0_TXPORT3                    0x16A144
2092 #define MG_TX_DRVCTRL_TX1LN1_TXPORT3                    0x16A544
2093 #define MG_TX_DRVCTRL_TX1LN0_TXPORT4                    0x16B144
2094 #define MG_TX_DRVCTRL_TX1LN1_TXPORT4                    0x16B544
2095 #define MG_TX1_DRVCTRL(ln, port) \
2096         MG_PHY_PORT_LN(ln, port, MG_TX_DRVCTRL_TX1LN0_TXPORT1, \
2097                                  MG_TX_DRVCTRL_TX1LN0_TXPORT2, \
2098                                  MG_TX_DRVCTRL_TX1LN1_TXPORT1)
2099
2100 #define MG_TX_DRVCTRL_TX2LN0_PORT1                      0x1680C4
2101 #define MG_TX_DRVCTRL_TX2LN1_PORT1                      0x1684C4
2102 #define MG_TX_DRVCTRL_TX2LN0_PORT2                      0x1690C4
2103 #define MG_TX_DRVCTRL_TX2LN1_PORT2                      0x1694C4
2104 #define MG_TX_DRVCTRL_TX2LN0_PORT3                      0x16A0C4
2105 #define MG_TX_DRVCTRL_TX2LN1_PORT3                      0x16A4C4
2106 #define MG_TX_DRVCTRL_TX2LN0_PORT4                      0x16B0C4
2107 #define MG_TX_DRVCTRL_TX2LN1_PORT4                      0x16B4C4
2108 #define MG_TX2_DRVCTRL(ln, port) \
2109         MG_PHY_PORT_LN(ln, port, MG_TX_DRVCTRL_TX2LN0_PORT1, \
2110                                  MG_TX_DRVCTRL_TX2LN0_PORT2, \
2111                                  MG_TX_DRVCTRL_TX2LN1_PORT1)
2112 #define   CRI_TXDEEMPH_OVERRIDE_11_6(x)                 ((x) << 24)
2113 #define   CRI_TXDEEMPH_OVERRIDE_11_6_MASK               (0x3F << 24)
2114 #define   CRI_TXDEEMPH_OVERRIDE_EN                      (1 << 22)
2115 #define   CRI_TXDEEMPH_OVERRIDE_5_0(x)                  ((x) << 16)
2116 #define   CRI_TXDEEMPH_OVERRIDE_5_0_MASK                (0x3F << 16)
2117 #define   CRI_LOADGEN_SEL(x)                            ((x) << 12)
2118 #define   CRI_LOADGEN_SEL_MASK                          (0x3 << 12)
2119
2120 #define MG_CLKHUB_LN0_PORT1                     0x16839C
2121 #define MG_CLKHUB_LN1_PORT1                     0x16879C
2122 #define MG_CLKHUB_LN0_PORT2                     0x16939C
2123 #define MG_CLKHUB_LN1_PORT2                     0x16979C
2124 #define MG_CLKHUB_LN0_PORT3                     0x16A39C
2125 #define MG_CLKHUB_LN1_PORT3                     0x16A79C
2126 #define MG_CLKHUB_LN0_PORT4                     0x16B39C
2127 #define MG_CLKHUB_LN1_PORT4                     0x16B79C
2128 #define MG_CLKHUB(ln, port) \
2129         MG_PHY_PORT_LN(ln, port, MG_CLKHUB_LN0_PORT1, \
2130                                  MG_CLKHUB_LN0_PORT2, \
2131                                  MG_CLKHUB_LN1_PORT1)
2132 #define   CFG_LOW_RATE_LKREN_EN                         (1 << 11)
2133
2134 #define MG_TX_DCC_TX1LN0_PORT1                  0x168110
2135 #define MG_TX_DCC_TX1LN1_PORT1                  0x168510
2136 #define MG_TX_DCC_TX1LN0_PORT2                  0x169110
2137 #define MG_TX_DCC_TX1LN1_PORT2                  0x169510
2138 #define MG_TX_DCC_TX1LN0_PORT3                  0x16A110
2139 #define MG_TX_DCC_TX1LN1_PORT3                  0x16A510
2140 #define MG_TX_DCC_TX1LN0_PORT4                  0x16B110
2141 #define MG_TX_DCC_TX1LN1_PORT4                  0x16B510
2142 #define MG_TX1_DCC(ln, port) \
2143         MG_PHY_PORT_LN(ln, port, MG_TX_DCC_TX1LN0_PORT1, \
2144                                  MG_TX_DCC_TX1LN0_PORT2, \
2145                                  MG_TX_DCC_TX1LN1_PORT1)
2146 #define MG_TX_DCC_TX2LN0_PORT1                  0x168090
2147 #define MG_TX_DCC_TX2LN1_PORT1                  0x168490
2148 #define MG_TX_DCC_TX2LN0_PORT2                  0x169090
2149 #define MG_TX_DCC_TX2LN1_PORT2                  0x169490
2150 #define MG_TX_DCC_TX2LN0_PORT3                  0x16A090
2151 #define MG_TX_DCC_TX2LN1_PORT3                  0x16A490
2152 #define MG_TX_DCC_TX2LN0_PORT4                  0x16B090
2153 #define MG_TX_DCC_TX2LN1_PORT4                  0x16B490
2154 #define MG_TX2_DCC(ln, port) \
2155         MG_PHY_PORT_LN(ln, port, MG_TX_DCC_TX2LN0_PORT1, \
2156                                  MG_TX_DCC_TX2LN0_PORT2, \
2157                                  MG_TX_DCC_TX2LN1_PORT1)
2158 #define   CFG_AMI_CK_DIV_OVERRIDE_VAL(x)        ((x) << 25)
2159 #define   CFG_AMI_CK_DIV_OVERRIDE_VAL_MASK      (0x3 << 25)
2160 #define   CFG_AMI_CK_DIV_OVERRIDE_EN            (1 << 24)
2161
2162 #define MG_DP_MODE_LN0_ACU_PORT1                        0x1683A0
2163 #define MG_DP_MODE_LN1_ACU_PORT1                        0x1687A0
2164 #define MG_DP_MODE_LN0_ACU_PORT2                        0x1693A0
2165 #define MG_DP_MODE_LN1_ACU_PORT2                        0x1697A0
2166 #define MG_DP_MODE_LN0_ACU_PORT3                        0x16A3A0
2167 #define MG_DP_MODE_LN1_ACU_PORT3                        0x16A7A0
2168 #define MG_DP_MODE_LN0_ACU_PORT4                        0x16B3A0
2169 #define MG_DP_MODE_LN1_ACU_PORT4                        0x16B7A0
2170 #define MG_DP_MODE(ln, port)    \
2171         MG_PHY_PORT_LN(ln, port, MG_DP_MODE_LN0_ACU_PORT1, \
2172                                  MG_DP_MODE_LN0_ACU_PORT2, \
2173                                  MG_DP_MODE_LN1_ACU_PORT1)
2174 #define   MG_DP_MODE_CFG_DP_X2_MODE                     (1 << 7)
2175 #define   MG_DP_MODE_CFG_DP_X1_MODE                     (1 << 6)
2176 #define   MG_DP_MODE_CFG_TR2PWR_GATING                  (1 << 5)
2177 #define   MG_DP_MODE_CFG_TRPWR_GATING                   (1 << 4)
2178 #define   MG_DP_MODE_CFG_CLNPWR_GATING                  (1 << 3)
2179 #define   MG_DP_MODE_CFG_DIGPWR_GATING                  (1 << 2)
2180 #define   MG_DP_MODE_CFG_GAONPWR_GATING                 (1 << 1)
2181
2182 #define MG_MISC_SUS0_PORT1                              0x168814
2183 #define MG_MISC_SUS0_PORT2                              0x169814
2184 #define MG_MISC_SUS0_PORT3                              0x16A814
2185 #define MG_MISC_SUS0_PORT4                              0x16B814
2186 #define MG_MISC_SUS0(tc_port) \
2187         _MMIO(_PORT(tc_port, MG_MISC_SUS0_PORT1, MG_MISC_SUS0_PORT2))
2188 #define   MG_MISC_SUS0_SUSCLK_DYNCLKGATE_MODE_MASK      (3 << 14)
2189 #define   MG_MISC_SUS0_SUSCLK_DYNCLKGATE_MODE(x)        ((x) << 14)
2190 #define   MG_MISC_SUS0_CFG_TR2PWR_GATING                (1 << 12)
2191 #define   MG_MISC_SUS0_CFG_CL2PWR_GATING                (1 << 11)
2192 #define   MG_MISC_SUS0_CFG_GAONPWR_GATING               (1 << 10)
2193 #define   MG_MISC_SUS0_CFG_TRPWR_GATING                 (1 << 7)
2194 #define   MG_MISC_SUS0_CFG_CL1PWR_GATING                (1 << 6)
2195 #define   MG_MISC_SUS0_CFG_DGPWR_GATING                 (1 << 5)
2196
2197 /* The spec defines this only for BXT PHY0, but lets assume that this
2198  * would exist for PHY1 too if it had a second channel.
2199  */
2200 #define _PORT_CL2CM_DW6_A               0x162358
2201 #define _PORT_CL2CM_DW6_BC              0x6C358
2202 #define BXT_PORT_CL2CM_DW6(phy)         _BXT_PHY((phy), _PORT_CL2CM_DW6_BC)
2203 #define   DW6_OLDO_DYN_PWR_DOWN_EN      (1 << 28)
2204
2205 #define FIA1_BASE                       0x163000
2206
2207 /* ICL PHY DFLEX registers */
2208 #define PORT_TX_DFLEXDPMLE1             _MMIO(FIA1_BASE + 0x008C0)
2209 #define   DFLEXDPMLE1_DPMLETC_MASK(tc_port)     (0xf << (4 * (tc_port)))
2210 #define   DFLEXDPMLE1_DPMLETC_ML0(tc_port)      (1 << (4 * (tc_port)))
2211 #define   DFLEXDPMLE1_DPMLETC_ML1_0(tc_port)    (3 << (4 * (tc_port)))
2212 #define   DFLEXDPMLE1_DPMLETC_ML3(tc_port)      (8 << (4 * (tc_port)))
2213 #define   DFLEXDPMLE1_DPMLETC_ML3_2(tc_port)    (12 << (4 * (tc_port)))
2214 #define   DFLEXDPMLE1_DPMLETC_ML3_0(tc_port)    (15 << (4 * (tc_port)))
2215
2216 /* BXT PHY Ref registers */
2217 #define _PORT_REF_DW3_A                 0x16218C
2218 #define _PORT_REF_DW3_BC                0x6C18C
2219 #define   GRC_DONE                      (1 << 22)
2220 #define BXT_PORT_REF_DW3(phy)           _BXT_PHY((phy), _PORT_REF_DW3_BC)
2221
2222 #define _PORT_REF_DW6_A                 0x162198
2223 #define _PORT_REF_DW6_BC                0x6C198
2224 #define   GRC_CODE_SHIFT                24
2225 #define   GRC_CODE_MASK                 (0xFF << GRC_CODE_SHIFT)
2226 #define   GRC_CODE_FAST_SHIFT           16
2227 #define   GRC_CODE_FAST_MASK            (0xFF << GRC_CODE_FAST_SHIFT)
2228 #define   GRC_CODE_SLOW_SHIFT           8
2229 #define   GRC_CODE_SLOW_MASK            (0xFF << GRC_CODE_SLOW_SHIFT)
2230 #define   GRC_CODE_NOM_MASK             0xFF
2231 #define BXT_PORT_REF_DW6(phy)           _BXT_PHY((phy), _PORT_REF_DW6_BC)
2232
2233 #define _PORT_REF_DW8_A                 0x1621A0
2234 #define _PORT_REF_DW8_BC                0x6C1A0
2235 #define   GRC_DIS                       (1 << 15)
2236 #define   GRC_RDY_OVRD                  (1 << 1)
2237 #define BXT_PORT_REF_DW8(phy)           _BXT_PHY((phy), _PORT_REF_DW8_BC)
2238
2239 /* BXT PHY PCS registers */
2240 #define _PORT_PCS_DW10_LN01_A           0x162428
2241 #define _PORT_PCS_DW10_LN01_B           0x6C428
2242 #define _PORT_PCS_DW10_LN01_C           0x6C828
2243 #define _PORT_PCS_DW10_GRP_A            0x162C28
2244 #define _PORT_PCS_DW10_GRP_B            0x6CC28
2245 #define _PORT_PCS_DW10_GRP_C            0x6CE28
2246 #define BXT_PORT_PCS_DW10_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2247                                                          _PORT_PCS_DW10_LN01_B, \
2248                                                          _PORT_PCS_DW10_LN01_C)
2249 #define BXT_PORT_PCS_DW10_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2250                                                          _PORT_PCS_DW10_GRP_B, \
2251                                                          _PORT_PCS_DW10_GRP_C)
2252
2253 #define   TX2_SWING_CALC_INIT           (1 << 31)
2254 #define   TX1_SWING_CALC_INIT           (1 << 30)
2255
2256 #define _PORT_PCS_DW12_LN01_A           0x162430
2257 #define _PORT_PCS_DW12_LN01_B           0x6C430
2258 #define _PORT_PCS_DW12_LN01_C           0x6C830
2259 #define _PORT_PCS_DW12_LN23_A           0x162630
2260 #define _PORT_PCS_DW12_LN23_B           0x6C630
2261 #define _PORT_PCS_DW12_LN23_C           0x6CA30
2262 #define _PORT_PCS_DW12_GRP_A            0x162c30
2263 #define _PORT_PCS_DW12_GRP_B            0x6CC30
2264 #define _PORT_PCS_DW12_GRP_C            0x6CE30
2265 #define   LANESTAGGER_STRAP_OVRD        (1 << 6)
2266 #define   LANE_STAGGER_MASK             0x1F
2267 #define BXT_PORT_PCS_DW12_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2268                                                          _PORT_PCS_DW12_LN01_B, \
2269                                                          _PORT_PCS_DW12_LN01_C)
2270 #define BXT_PORT_PCS_DW12_LN23(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2271                                                          _PORT_PCS_DW12_LN23_B, \
2272                                                          _PORT_PCS_DW12_LN23_C)
2273 #define BXT_PORT_PCS_DW12_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2274                                                          _PORT_PCS_DW12_GRP_B, \
2275                                                          _PORT_PCS_DW12_GRP_C)
2276
2277 /* BXT PHY TX registers */
2278 #define _BXT_LANE_OFFSET(lane)           (((lane) >> 1) * 0x200 +       \
2279                                           ((lane) & 1) * 0x80)
2280
2281 #define _PORT_TX_DW2_LN0_A              0x162508
2282 #define _PORT_TX_DW2_LN0_B              0x6C508
2283 #define _PORT_TX_DW2_LN0_C              0x6C908
2284 #define _PORT_TX_DW2_GRP_A              0x162D08
2285 #define _PORT_TX_DW2_GRP_B              0x6CD08
2286 #define _PORT_TX_DW2_GRP_C              0x6CF08
2287 #define BXT_PORT_TX_DW2_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2288                                                          _PORT_TX_DW2_LN0_B, \
2289                                                          _PORT_TX_DW2_LN0_C)
2290 #define BXT_PORT_TX_DW2_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2291                                                          _PORT_TX_DW2_GRP_B, \
2292                                                          _PORT_TX_DW2_GRP_C)
2293 #define   MARGIN_000_SHIFT              16
2294 #define   MARGIN_000                    (0xFF << MARGIN_000_SHIFT)
2295 #define   UNIQ_TRANS_SCALE_SHIFT        8
2296 #define   UNIQ_TRANS_SCALE              (0xFF << UNIQ_TRANS_SCALE_SHIFT)
2297
2298 #define _PORT_TX_DW3_LN0_A              0x16250C
2299 #define _PORT_TX_DW3_LN0_B              0x6C50C
2300 #define _PORT_TX_DW3_LN0_C              0x6C90C
2301 #define _PORT_TX_DW3_GRP_A              0x162D0C
2302 #define _PORT_TX_DW3_GRP_B              0x6CD0C
2303 #define _PORT_TX_DW3_GRP_C              0x6CF0C
2304 #define BXT_PORT_TX_DW3_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2305                                                          _PORT_TX_DW3_LN0_B, \
2306                                                          _PORT_TX_DW3_LN0_C)
2307 #define BXT_PORT_TX_DW3_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2308                                                          _PORT_TX_DW3_GRP_B, \
2309                                                          _PORT_TX_DW3_GRP_C)
2310 #define   SCALE_DCOMP_METHOD            (1 << 26)
2311 #define   UNIQUE_TRANGE_EN_METHOD       (1 << 27)
2312
2313 #define _PORT_TX_DW4_LN0_A              0x162510
2314 #define _PORT_TX_DW4_LN0_B              0x6C510
2315 #define _PORT_TX_DW4_LN0_C              0x6C910
2316 #define _PORT_TX_DW4_GRP_A              0x162D10
2317 #define _PORT_TX_DW4_GRP_B              0x6CD10
2318 #define _PORT_TX_DW4_GRP_C              0x6CF10
2319 #define BXT_PORT_TX_DW4_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2320                                                          _PORT_TX_DW4_LN0_B, \
2321                                                          _PORT_TX_DW4_LN0_C)
2322 #define BXT_PORT_TX_DW4_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2323                                                          _PORT_TX_DW4_GRP_B, \
2324                                                          _PORT_TX_DW4_GRP_C)
2325 #define   DEEMPH_SHIFT                  24
2326 #define   DE_EMPHASIS                   (0xFF << DEEMPH_SHIFT)
2327
2328 #define _PORT_TX_DW5_LN0_A              0x162514
2329 #define _PORT_TX_DW5_LN0_B              0x6C514
2330 #define _PORT_TX_DW5_LN0_C              0x6C914
2331 #define _PORT_TX_DW5_GRP_A              0x162D14
2332 #define _PORT_TX_DW5_GRP_B              0x6CD14
2333 #define _PORT_TX_DW5_GRP_C              0x6CF14
2334 #define BXT_PORT_TX_DW5_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2335                                                          _PORT_TX_DW5_LN0_B, \
2336                                                          _PORT_TX_DW5_LN0_C)
2337 #define BXT_PORT_TX_DW5_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2338                                                          _PORT_TX_DW5_GRP_B, \
2339                                                          _PORT_TX_DW5_GRP_C)
2340 #define   DCC_DELAY_RANGE_1             (1 << 9)
2341 #define   DCC_DELAY_RANGE_2             (1 << 8)
2342
2343 #define _PORT_TX_DW14_LN0_A             0x162538
2344 #define _PORT_TX_DW14_LN0_B             0x6C538
2345 #define _PORT_TX_DW14_LN0_C             0x6C938
2346 #define   LATENCY_OPTIM_SHIFT           30
2347 #define   LATENCY_OPTIM                 (1 << LATENCY_OPTIM_SHIFT)
2348 #define BXT_PORT_TX_DW14_LN(phy, ch, lane)                              \
2349         _MMIO(_BXT_PHY_CH(phy, ch, _PORT_TX_DW14_LN0_B,                 \
2350                                    _PORT_TX_DW14_LN0_C) +               \
2351               _BXT_LANE_OFFSET(lane))
2352
2353 /* UAIMI scratch pad register 1 */
2354 #define UAIMI_SPR1                      _MMIO(0x4F074)
2355 /* SKL VccIO mask */
2356 #define SKL_VCCIO_MASK                  0x1
2357 /* SKL balance leg register */
2358 #define DISPIO_CR_TX_BMU_CR0            _MMIO(0x6C00C)
2359 /* I_boost values */
2360 #define BALANCE_LEG_SHIFT(port)         (8 + 3 * (port))
2361 #define BALANCE_LEG_MASK(port)          (7 << (8 + 3 * (port)))
2362 /* Balance leg disable bits */
2363 #define BALANCE_LEG_DISABLE_SHIFT       23
2364 #define BALANCE_LEG_DISABLE(port)       (1 << (23 + (port)))
2365
2366 /*
2367  * Fence registers
2368  * [0-7]  @ 0x2000 gen2,gen3
2369  * [8-15] @ 0x3000 945,g33,pnv
2370  *
2371  * [0-15] @ 0x3000 gen4,gen5
2372  *
2373  * [0-15] @ 0x100000 gen6,vlv,chv
2374  * [0-31] @ 0x100000 gen7+
2375  */
2376 #define FENCE_REG(i)                    _MMIO(0x2000 + (((i) & 8) << 9) + ((i) & 7) * 4)
2377 #define   I830_FENCE_START_MASK         0x07f80000
2378 #define   I830_FENCE_TILING_Y_SHIFT     12
2379 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
2380 #define   I830_FENCE_PITCH_SHIFT        4
2381 #define   I830_FENCE_REG_VALID          (1 << 0)
2382 #define   I915_FENCE_MAX_PITCH_VAL      4
2383 #define   I830_FENCE_MAX_PITCH_VAL      6
2384 #define   I830_FENCE_MAX_SIZE_VAL       (1 << 8)
2385
2386 #define   I915_FENCE_START_MASK         0x0ff00000
2387 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
2388
2389 #define FENCE_REG_965_LO(i)             _MMIO(0x03000 + (i) * 8)
2390 #define FENCE_REG_965_HI(i)             _MMIO(0x03000 + (i) * 8 + 4)
2391 #define   I965_FENCE_PITCH_SHIFT        2
2392 #define   I965_FENCE_TILING_Y_SHIFT     1
2393 #define   I965_FENCE_REG_VALID          (1 << 0)
2394 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
2395
2396 #define FENCE_REG_GEN6_LO(i)            _MMIO(0x100000 + (i) * 8)
2397 #define FENCE_REG_GEN6_HI(i)            _MMIO(0x100000 + (i) * 8 + 4)
2398 #define   GEN6_FENCE_PITCH_SHIFT        32
2399 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
2400
2401
2402 /* control register for cpu gtt access */
2403 #define TILECTL                         _MMIO(0x101000)
2404 #define   TILECTL_SWZCTL                        (1 << 0)
2405 #define   TILECTL_TLBPF                 (1 << 1)
2406 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
2407 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
2408
2409 /*
2410  * Instruction and interrupt control regs
2411  */
2412 #define PGTBL_CTL       _MMIO(0x02020)
2413 #define   PGTBL_ADDRESS_LO_MASK 0xfffff000 /* bits [31:12] */
2414 #define   PGTBL_ADDRESS_HI_MASK 0x000000f0 /* bits [35:32] (gen4) */
2415 #define PGTBL_ER        _MMIO(0x02024)
2416 #define PRB0_BASE       (0x2030 - 0x30)
2417 #define PRB1_BASE       (0x2040 - 0x30) /* 830,gen3 */
2418 #define PRB2_BASE       (0x2050 - 0x30) /* gen3 */
2419 #define SRB0_BASE       (0x2100 - 0x30) /* gen2 */
2420 #define SRB1_BASE       (0x2110 - 0x30) /* gen2 */
2421 #define SRB2_BASE       (0x2120 - 0x30) /* 830 */
2422 #define SRB3_BASE       (0x2130 - 0x30) /* 830 */
2423 #define RENDER_RING_BASE        0x02000
2424 #define BSD_RING_BASE           0x04000
2425 #define GEN6_BSD_RING_BASE      0x12000
2426 #define GEN8_BSD2_RING_BASE     0x1c000
2427 #define GEN11_BSD_RING_BASE     0x1c0000
2428 #define GEN11_BSD2_RING_BASE    0x1c4000
2429 #define GEN11_BSD3_RING_BASE    0x1d0000
2430 #define GEN11_BSD4_RING_BASE    0x1d4000
2431 #define VEBOX_RING_BASE         0x1a000
2432 #define GEN11_VEBOX_RING_BASE           0x1c8000
2433 #define GEN11_VEBOX2_RING_BASE          0x1d8000
2434 #define BLT_RING_BASE           0x22000
2435 #define RING_TAIL(base)         _MMIO((base) + 0x30)
2436 #define RING_HEAD(base)         _MMIO((base) + 0x34)
2437 #define RING_START(base)        _MMIO((base) + 0x38)
2438 #define RING_CTL(base)          _MMIO((base) + 0x3c)
2439 #define   RING_CTL_SIZE(size)   ((size) - PAGE_SIZE) /* in bytes -> pages */
2440 #define RING_SYNC_0(base)       _MMIO((base) + 0x40)
2441 #define RING_SYNC_1(base)       _MMIO((base) + 0x44)
2442 #define RING_SYNC_2(base)       _MMIO((base) + 0x48)
2443 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
2444 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
2445 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
2446 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
2447 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
2448 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
2449 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
2450 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
2451 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
2452 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
2453 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
2454 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
2455 #define GEN6_NOSYNC     INVALID_MMIO_REG
2456 #define RING_PSMI_CTL(base)     _MMIO((base) + 0x50)
2457 #define RING_MAX_IDLE(base)     _MMIO((base) + 0x54)
2458 #define RING_HWS_PGA(base)      _MMIO((base) + 0x80)
2459 #define RING_HWS_PGA_GEN6(base) _MMIO((base) + 0x2080)
2460 #define RING_RESET_CTL(base)    _MMIO((base) + 0xd0)
2461 #define   RESET_CTL_CAT_ERROR      REG_BIT(2)
2462 #define   RESET_CTL_READY_TO_RESET REG_BIT(1)
2463 #define   RESET_CTL_REQUEST_RESET  REG_BIT(0)
2464
2465 #define RING_SEMA_WAIT_POLL(base) _MMIO((base) + 0x24c)
2466
2467 #define HSW_GTT_CACHE_EN        _MMIO(0x4024)
2468 #define   GTT_CACHE_EN_ALL      0xF0007FFF
2469 #define GEN7_WR_WATERMARK       _MMIO(0x4028)
2470 #define GEN7_GFX_PRIO_CTRL      _MMIO(0x402C)
2471 #define ARB_MODE                _MMIO(0x4030)
2472 #define   ARB_MODE_SWIZZLE_SNB  (1 << 4)
2473 #define   ARB_MODE_SWIZZLE_IVB  (1 << 5)
2474 #define GEN7_GFX_PEND_TLB0      _MMIO(0x4034)
2475 #define GEN7_GFX_PEND_TLB1      _MMIO(0x4038)
2476 /* L3, CVS, ZTLB, RCC, CASC LRA min, max values */
2477 #define GEN7_LRA_LIMITS(i)      _MMIO(0x403C + (i) * 4)
2478 #define GEN7_LRA_LIMITS_REG_NUM 13
2479 #define GEN7_MEDIA_MAX_REQ_COUNT        _MMIO(0x4070)
2480 #define GEN7_GFX_MAX_REQ_COUNT          _MMIO(0x4074)
2481
2482 #define GAMTARBMODE             _MMIO(0x04a08)
2483 #define   ARB_MODE_BWGTLB_DISABLE (1 << 9)
2484 #define   ARB_MODE_SWIZZLE_BDW  (1 << 1)
2485 #define RENDER_HWS_PGA_GEN7     _MMIO(0x04080)
2486 #define RING_FAULT_REG(engine)  _MMIO(0x4094 + 0x100 * (engine)->hw_id)
2487 #define GEN8_RING_FAULT_REG     _MMIO(0x4094)
2488 #define   GEN8_RING_FAULT_ENGINE_ID(x)  (((x) >> 12) & 0x7)
2489 #define   RING_FAULT_GTTSEL_MASK (1 << 11)
2490 #define   RING_FAULT_SRCID(x)   (((x) >> 3) & 0xff)
2491 #define   RING_FAULT_FAULT_TYPE(x) (((x) >> 1) & 0x3)
2492 #define   RING_FAULT_VALID      (1 << 0)
2493 #define DONE_REG                _MMIO(0x40b0)
2494 #define GEN8_PRIVATE_PAT_LO     _MMIO(0x40e0)
2495 #define GEN8_PRIVATE_PAT_HI     _MMIO(0x40e0 + 4)
2496 #define GEN10_PAT_INDEX(index)  _MMIO(0x40e0 + (index) * 4)
2497 #define BSD_HWS_PGA_GEN7        _MMIO(0x04180)
2498 #define BLT_HWS_PGA_GEN7        _MMIO(0x04280)
2499 #define VEBOX_HWS_PGA_GEN7      _MMIO(0x04380)
2500 #define RING_ACTHD(base)        _MMIO((base) + 0x74)
2501 #define RING_ACTHD_UDW(base)    _MMIO((base) + 0x5c)
2502 #define RING_NOPID(base)        _MMIO((base) + 0x94)
2503 #define RING_IMR(base)          _MMIO((base) + 0xa8)
2504 #define RING_HWSTAM(base)       _MMIO((base) + 0x98)
2505 #define RING_TIMESTAMP(base)            _MMIO((base) + 0x358)
2506 #define RING_TIMESTAMP_UDW(base)        _MMIO((base) + 0x358 + 4)
2507 #define   TAIL_ADDR             0x001FFFF8
2508 #define   HEAD_WRAP_COUNT       0xFFE00000
2509 #define   HEAD_WRAP_ONE         0x00200000
2510 #define   HEAD_ADDR             0x001FFFFC
2511 #define   RING_NR_PAGES         0x001FF000
2512 #define   RING_REPORT_MASK      0x00000006
2513 #define   RING_REPORT_64K       0x00000002
2514 #define   RING_REPORT_128K      0x00000004
2515 #define   RING_NO_REPORT        0x00000000
2516 #define   RING_VALID_MASK       0x00000001
2517 #define   RING_VALID            0x00000001
2518 #define   RING_INVALID          0x00000000
2519 #define   RING_WAIT_I8XX        (1 << 0) /* gen2, PRBx_HEAD */
2520 #define   RING_WAIT             (1 << 11) /* gen3+, PRBx_CTL */
2521 #define   RING_WAIT_SEMAPHORE   (1 << 10) /* gen6+ */
2522
2523 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base) + 0x4D0) + (i) * 4)
2524 #define   RING_FORCE_TO_NONPRIV_RW              (0 << 28)    /* CFL+ & Gen11+ */
2525 #define   RING_FORCE_TO_NONPRIV_RD              (1 << 28)
2526 #define   RING_FORCE_TO_NONPRIV_WR              (2 << 28)
2527 #define   RING_FORCE_TO_NONPRIV_RANGE_1         (0 << 0)     /* CFL+ & Gen11+ */
2528 #define   RING_FORCE_TO_NONPRIV_RANGE_4         (1 << 0)
2529 #define   RING_FORCE_TO_NONPRIV_RANGE_16        (2 << 0)
2530 #define   RING_FORCE_TO_NONPRIV_RANGE_64        (3 << 0)
2531 #define   RING_MAX_NONPRIV_SLOTS  12
2532
2533 #define GEN7_TLB_RD_ADDR        _MMIO(0x4700)
2534
2535 #define GEN9_GAMT_ECO_REG_RW_IA _MMIO(0x4ab0)
2536 #define   GAMT_ECO_ENABLE_IN_PLACE_DECOMPRESS   (1 << 18)
2537
2538 #define GEN8_GAMW_ECO_DEV_RW_IA _MMIO(0x4080)
2539 #define   GAMW_ECO_ENABLE_64K_IPS_FIELD 0xF
2540 #define   GAMW_ECO_DEV_CTX_RELOAD_DISABLE       (1 << 7)
2541
2542 #define GAMT_CHKN_BIT_REG       _MMIO(0x4ab8)
2543 #define   GAMT_CHKN_DISABLE_L3_COH_PIPE                 (1 << 31)
2544 #define   GAMT_CHKN_DISABLE_DYNAMIC_CREDIT_SHARING      (1 << 28)
2545 #define   GAMT_CHKN_DISABLE_I2M_CYCLE_ON_WR_PORT        (1 << 24)
2546
2547 #if 0
2548 #define PRB0_TAIL       _MMIO(0x2030)
2549 #define PRB0_HEAD       _MMIO(0x2034)
2550 #define PRB0_START      _MMIO(0x2038)
2551 #define PRB0_CTL        _MMIO(0x203c)
2552 #define PRB1_TAIL       _MMIO(0x2040) /* 915+ only */
2553 #define PRB1_HEAD       _MMIO(0x2044) /* 915+ only */
2554 #define PRB1_START      _MMIO(0x2048) /* 915+ only */
2555 #define PRB1_CTL        _MMIO(0x204c) /* 915+ only */
2556 #endif
2557 #define IPEIR_I965      _MMIO(0x2064)
2558 #define IPEHR_I965      _MMIO(0x2068)
2559 #define GEN7_SC_INSTDONE        _MMIO(0x7100)
2560 #define GEN7_SAMPLER_INSTDONE   _MMIO(0xe160)
2561 #define GEN7_ROW_INSTDONE       _MMIO(0xe164)
2562 #define GEN8_MCR_SELECTOR               _MMIO(0xfdc)
2563 #define   GEN8_MCR_SLICE(slice)         (((slice) & 3) << 26)
2564 #define   GEN8_MCR_SLICE_MASK           GEN8_MCR_SLICE(3)
2565 #define   GEN8_MCR_SUBSLICE(subslice)   (((subslice) & 3) << 24)
2566 #define   GEN8_MCR_SUBSLICE_MASK        GEN8_MCR_SUBSLICE(3)
2567 #define   GEN11_MCR_SLICE(slice)        (((slice) & 0xf) << 27)
2568 #define   GEN11_MCR_SLICE_MASK          GEN11_MCR_SLICE(0xf)
2569 #define   GEN11_MCR_SUBSLICE(subslice)  (((subslice) & 0x7) << 24)
2570 #define   GEN11_MCR_SUBSLICE_MASK       GEN11_MCR_SUBSLICE(0x7)
2571 #define RING_IPEIR(base)        _MMIO((base) + 0x64)
2572 #define RING_IPEHR(base)        _MMIO((base) + 0x68)
2573 /*
2574  * On GEN4, only the render ring INSTDONE exists and has a different
2575  * layout than the GEN7+ version.
2576  * The GEN2 counterpart of this register is GEN2_INSTDONE.
2577  */
2578 #define RING_INSTDONE(base)     _MMIO((base) + 0x6c)
2579 #define RING_INSTPS(base)       _MMIO((base) + 0x70)
2580 #define RING_DMA_FADD(base)     _MMIO((base) + 0x78)
2581 #define RING_DMA_FADD_UDW(base) _MMIO((base) + 0x60) /* gen8+ */
2582 #define RING_INSTPM(base)       _MMIO((base) + 0xc0)
2583 #define RING_MI_MODE(base)      _MMIO((base) + 0x9c)
2584 #define INSTPS          _MMIO(0x2070) /* 965+ only */
2585 #define GEN4_INSTDONE1  _MMIO(0x207c) /* 965+ only, aka INSTDONE_2 on SNB */
2586 #define ACTHD_I965      _MMIO(0x2074)
2587 #define HWS_PGA         _MMIO(0x2080)
2588 #define HWS_ADDRESS_MASK        0xfffff000
2589 #define HWS_START_ADDRESS_SHIFT 4
2590 #define PWRCTXA         _MMIO(0x2088) /* 965GM+ only */
2591 #define   PWRCTX_EN     (1 << 0)
2592 #define IPEIR(base)     _MMIO((base) + 0x88)
2593 #define IPEHR(base)     _MMIO((base) + 0x8c)
2594 #define GEN2_INSTDONE   _MMIO(0x2090)
2595 #define NOPID           _MMIO(0x2094)
2596 #define HWSTAM          _MMIO(0x2098)
2597 #define DMA_FADD_I8XX(base)     _MMIO((base) + 0xd0)
2598 #define RING_BBSTATE(base)      _MMIO((base) + 0x110)
2599 #define   RING_BB_PPGTT         (1 << 5)
2600 #define RING_SBBADDR(base)      _MMIO((base) + 0x114) /* hsw+ */
2601 #define RING_SBBSTATE(base)     _MMIO((base) + 0x118) /* hsw+ */
2602 #define RING_SBBADDR_UDW(base)  _MMIO((base) + 0x11c) /* gen8+ */
2603 #define RING_BBADDR(base)       _MMIO((base) + 0x140)
2604 #define RING_BBADDR_UDW(base)   _MMIO((base) + 0x168) /* gen8+ */
2605 #define RING_BB_PER_CTX_PTR(base)       _MMIO((base) + 0x1c0) /* gen8+ */
2606 #define RING_INDIRECT_CTX(base)         _MMIO((base) + 0x1c4) /* gen8+ */
2607 #define RING_INDIRECT_CTX_OFFSET(base)  _MMIO((base) + 0x1c8) /* gen8+ */
2608 #define RING_CTX_TIMESTAMP(base)        _MMIO((base) + 0x3a8) /* gen8+ */
2609
2610 #define ERROR_GEN6      _MMIO(0x40a0)
2611 #define GEN7_ERR_INT    _MMIO(0x44040)
2612 #define   ERR_INT_POISON                (1 << 31)
2613 #define   ERR_INT_MMIO_UNCLAIMED        (1 << 13)
2614 #define   ERR_INT_PIPE_CRC_DONE_C       (1 << 8)
2615 #define   ERR_INT_FIFO_UNDERRUN_C       (1 << 6)
2616 #define   ERR_INT_PIPE_CRC_DONE_B       (1 << 5)
2617 #define   ERR_INT_FIFO_UNDERRUN_B       (1 << 3)
2618 #define   ERR_INT_PIPE_CRC_DONE_A       (1 << 2)
2619 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1 << (2 + (pipe) * 3))
2620 #define   ERR_INT_FIFO_UNDERRUN_A       (1 << 0)
2621 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1 << ((pipe) * 3))
2622
2623 #define GEN8_FAULT_TLB_DATA0            _MMIO(0x4b10)
2624 #define GEN8_FAULT_TLB_DATA1            _MMIO(0x4b14)
2625 #define   FAULT_VA_HIGH_BITS            (0xf << 0)
2626 #define   FAULT_GTT_SEL                 (1 << 4)
2627
2628 #define FPGA_DBG                _MMIO(0x42300)
2629 #define   FPGA_DBG_RM_NOCLAIM   (1 << 31)
2630
2631 #define CLAIM_ER                _MMIO(VLV_DISPLAY_BASE + 0x2028)
2632 #define   CLAIM_ER_CLR          (1 << 31)
2633 #define   CLAIM_ER_OVERFLOW     (1 << 16)
2634 #define   CLAIM_ER_CTR_MASK     0xffff
2635
2636 #define DERRMR          _MMIO(0x44050)
2637 /* Note that HBLANK events are reserved on bdw+ */
2638 #define   DERRMR_PIPEA_SCANLINE         (1 << 0)
2639 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1 << 1)
2640 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1 << 2)
2641 #define   DERRMR_PIPEA_VBLANK           (1 << 3)
2642 #define   DERRMR_PIPEA_HBLANK           (1 << 5)
2643 #define   DERRMR_PIPEB_SCANLINE         (1 << 8)
2644 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1 << 9)
2645 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1 << 10)
2646 #define   DERRMR_PIPEB_VBLANK           (1 << 11)
2647 #define   DERRMR_PIPEB_HBLANK           (1 << 13)
2648 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
2649 #define   DERRMR_PIPEC_SCANLINE         (1 << 14)
2650 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1 << 15)
2651 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1 << 20)
2652 #define   DERRMR_PIPEC_VBLANK           (1 << 21)
2653 #define   DERRMR_PIPEC_HBLANK           (1 << 22)
2654
2655
2656 /* GM45+ chicken bits -- debug workaround bits that may be required
2657  * for various sorts of correct behavior.  The top 16 bits of each are
2658  * the enables for writing to the corresponding low bit.
2659  */
2660 #define _3D_CHICKEN     _MMIO(0x2084)
2661 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
2662 #define _3D_CHICKEN2    _MMIO(0x208c)
2663
2664 #define FF_SLICE_CHICKEN        _MMIO(0x2088)
2665 #define  FF_SLICE_CHICKEN_CL_PROVOKING_VERTEX_FIX       (1 << 1)
2666
2667 /* Disables pipelining of read flushes past the SF-WIZ interface.
2668  * Required on all Ironlake steppings according to the B-Spec, but the
2669  * particular danger of not doing so is not specified.
2670  */
2671 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
2672 #define _3D_CHICKEN3    _MMIO(0x2090)
2673 #define  _3D_CHICKEN_SF_PROVOKING_VERTEX_FIX            (1 << 12)
2674 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
2675 #define  _3D_CHICKEN3_AA_LINE_QUALITY_FIX_ENABLE        (1 << 5)
2676 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
2677 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x) << 1) /* gen8+ */
2678 #define  _3D_CHICKEN3_SF_DISABLE_PIPELINED_ATTR_FETCH   (1 << 1) /* gen6 */
2679
2680 #define MI_MODE         _MMIO(0x209c)
2681 # define VS_TIMER_DISPATCH                              (1 << 6)
2682 # define MI_FLUSH_ENABLE                                (1 << 12)
2683 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
2684 # define MODE_IDLE                                      (1 << 9)
2685 # define STOP_RING                                      (1 << 8)
2686
2687 #define GEN6_GT_MODE    _MMIO(0x20d0)
2688 #define GEN7_GT_MODE    _MMIO(0x7008)
2689 #define   GEN6_WIZ_HASHING(hi, lo)                      (((hi) << 9) | ((lo) << 7))
2690 #define   GEN6_WIZ_HASHING_8x8                          GEN6_WIZ_HASHING(0, 0)
2691 #define   GEN6_WIZ_HASHING_8x4                          GEN6_WIZ_HASHING(0, 1)
2692 #define   GEN6_WIZ_HASHING_16x4                         GEN6_WIZ_HASHING(1, 0)
2693 #define   GEN6_WIZ_HASHING_MASK                         GEN6_WIZ_HASHING(1, 1)
2694 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
2695 #define   GEN9_IZ_HASHING_MASK(slice)                   (0x3 << ((slice) * 2))
2696 #define   GEN9_IZ_HASHING(slice, val)                   ((val) << ((slice) * 2))
2697
2698 /* chicken reg for WaConextSwitchWithConcurrentTLBInvalidate */
2699 #define GEN9_CSFE_CHICKEN1_RCS _MMIO(0x20D4)
2700 #define   GEN9_PREEMPT_GPGPU_SYNC_SWITCH_DISABLE (1 << 2)
2701 #define   GEN11_ENABLE_32_PLANE_MODE (1 << 7)
2702
2703 /* WaClearTdlStateAckDirtyBits */
2704 #define GEN8_STATE_ACK          _MMIO(0x20F0)
2705 #define GEN9_STATE_ACK_SLICE1   _MMIO(0x20F8)
2706 #define GEN9_STATE_ACK_SLICE2   _MMIO(0x2100)
2707 #define   GEN9_STATE_ACK_TDL0 (1 << 12)
2708 #define   GEN9_STATE_ACK_TDL1 (1 << 13)
2709 #define   GEN9_STATE_ACK_TDL2 (1 << 14)
2710 #define   GEN9_STATE_ACK_TDL3 (1 << 15)
2711 #define   GEN9_SUBSLICE_TDL_ACK_BITS \
2712         (GEN9_STATE_ACK_TDL3 | GEN9_STATE_ACK_TDL2 | \
2713          GEN9_STATE_ACK_TDL1 | GEN9_STATE_ACK_TDL0)
2714
2715 #define GFX_MODE        _MMIO(0x2520)
2716 #define GFX_MODE_GEN7   _MMIO(0x229c)
2717 #define RING_MODE_GEN7(base)    _MMIO((base) + 0x29c)
2718 #define   GFX_RUN_LIST_ENABLE           (1 << 15)
2719 #define   GFX_INTERRUPT_STEERING        (1 << 14)
2720 #define   GFX_TLB_INVALIDATE_EXPLICIT   (1 << 13)
2721 #define   GFX_SURFACE_FAULT_ENABLE      (1 << 12)
2722 #define   GFX_REPLAY_MODE               (1 << 11)
2723 #define   GFX_PSMI_GRANULARITY          (1 << 10)
2724 #define   GFX_PPGTT_ENABLE              (1 << 9)
2725 #define   GEN8_GFX_PPGTT_48B            (1 << 7)
2726
2727 #define   GFX_FORWARD_VBLANK_MASK       (3 << 5)
2728 #define   GFX_FORWARD_VBLANK_NEVER      (0 << 5)
2729 #define   GFX_FORWARD_VBLANK_ALWAYS     (1 << 5)
2730 #define   GFX_FORWARD_VBLANK_COND       (2 << 5)
2731
2732 #define   GEN11_GFX_DISABLE_LEGACY_MODE (1 << 3)
2733
2734 #define VLV_GU_CTL0     _MMIO(VLV_DISPLAY_BASE + 0x2030)
2735 #define VLV_GU_CTL1     _MMIO(VLV_DISPLAY_BASE + 0x2034)
2736 #define SCPD0           _MMIO(0x209c) /* 915+ only */
2737 #define GEN2_IER        _MMIO(0x20a0)
2738 #define GEN2_IIR        _MMIO(0x20a4)
2739 #define GEN2_IMR        _MMIO(0x20a8)
2740 #define GEN2_ISR        _MMIO(0x20ac)
2741 #define VLV_GUNIT_CLOCK_GATE    _MMIO(VLV_DISPLAY_BASE + 0x2060)
2742 #define   GINT_DIS              (1 << 22)
2743 #define   GCFG_DIS              (1 << 8)
2744 #define VLV_GUNIT_CLOCK_GATE2   _MMIO(VLV_DISPLAY_BASE + 0x2064)
2745 #define VLV_IIR_RW      _MMIO(VLV_DISPLAY_BASE + 0x2084)
2746 #define VLV_IER         _MMIO(VLV_DISPLAY_BASE + 0x20a0)
2747 #define VLV_IIR         _MMIO(VLV_DISPLAY_BASE + 0x20a4)
2748 #define VLV_IMR         _MMIO(VLV_DISPLAY_BASE + 0x20a8)
2749 #define VLV_ISR         _MMIO(VLV_DISPLAY_BASE + 0x20ac)
2750 #define VLV_PCBR        _MMIO(VLV_DISPLAY_BASE + 0x2120)
2751 #define VLV_PCBR_ADDR_SHIFT     12
2752
2753 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1 << (11 - (plane))) /* A and B only */
2754 #define EIR             _MMIO(0x20b0)
2755 #define EMR             _MMIO(0x20b4)
2756 #define ESR             _MMIO(0x20b8)
2757 #define   GM45_ERROR_PAGE_TABLE                         (1 << 5)
2758 #define   GM45_ERROR_MEM_PRIV                           (1 << 4)
2759 #define   I915_ERROR_PAGE_TABLE                         (1 << 4)
2760 #define   GM45_ERROR_CP_PRIV                            (1 << 3)
2761 #define   I915_ERROR_MEMORY_REFRESH                     (1 << 1)
2762 #define   I915_ERROR_INSTRUCTION                        (1 << 0)
2763 #define INSTPM          _MMIO(0x20c0)
2764 #define   INSTPM_SELF_EN (1 << 12) /* 915GM only */
2765 #define   INSTPM_AGPBUSY_INT_EN (1 << 11) /* gen3: when disabled, pending interrupts
2766                                         will not assert AGPBUSY# and will only
2767                                         be delivered when out of C3. */
2768 #define   INSTPM_FORCE_ORDERING                         (1 << 7) /* GEN6+ */
2769 #define   INSTPM_TLB_INVALIDATE (1 << 9)
2770 #define   INSTPM_SYNC_FLUSH     (1 << 5)
2771 #define ACTHD(base)     _MMIO((base) + 0xc8)
2772 #define MEM_MODE        _MMIO(0x20cc)
2773 #define   MEM_DISPLAY_B_TRICKLE_FEED_DISABLE (1 << 3) /* 830 only */
2774 #define   MEM_DISPLAY_A_TRICKLE_FEED_DISABLE (1 << 2) /* 830/845 only */
2775 #define   MEM_DISPLAY_TRICKLE_FEED_DISABLE (1 << 2) /* 85x only */
2776 #define FW_BLC          _MMIO(0x20d8)
2777 #define FW_BLC2         _MMIO(0x20dc)
2778 #define FW_BLC_SELF     _MMIO(0x20e0) /* 915+ only */
2779 #define   FW_BLC_SELF_EN_MASK      (1 << 31)
2780 #define   FW_BLC_SELF_FIFO_MASK    (1 << 16) /* 945 only */
2781 #define   FW_BLC_SELF_EN           (1 << 15) /* 945 only */
2782 #define MM_BURST_LENGTH     0x00700000
2783 #define MM_FIFO_WATERMARK   0x0001F000
2784 #define LM_BURST_LENGTH     0x00000700
2785 #define LM_FIFO_WATERMARK   0x0000001F
2786 #define MI_ARB_STATE    _MMIO(0x20e4) /* 915+ only */
2787
2788 #define MBUS_ABOX_CTL                   _MMIO(0x45038)
2789 #define MBUS_ABOX_BW_CREDIT_MASK        (3 << 20)
2790 #define MBUS_ABOX_BW_CREDIT(x)          ((x) << 20)
2791 #define MBUS_ABOX_B_CREDIT_MASK         (0xF << 16)
2792 #define MBUS_ABOX_B_CREDIT(x)           ((x) << 16)
2793 #define MBUS_ABOX_BT_CREDIT_POOL2_MASK  (0x1F << 8)
2794 #define MBUS_ABOX_BT_CREDIT_POOL2(x)    ((x) << 8)
2795 #define MBUS_ABOX_BT_CREDIT_POOL1_MASK  (0x1F << 0)
2796 #define MBUS_ABOX_BT_CREDIT_POOL1(x)    ((x) << 0)
2797
2798 #define _PIPEA_MBUS_DBOX_CTL            0x7003C
2799 #define _PIPEB_MBUS_DBOX_CTL            0x7103C
2800 #define PIPE_MBUS_DBOX_CTL(pipe)        _MMIO_PIPE(pipe, _PIPEA_MBUS_DBOX_CTL, \
2801                                                    _PIPEB_MBUS_DBOX_CTL)
2802 #define MBUS_DBOX_BW_CREDIT_MASK        (3 << 14)
2803 #define MBUS_DBOX_BW_CREDIT(x)          ((x) << 14)
2804 #define MBUS_DBOX_B_CREDIT_MASK         (0x1F << 8)
2805 #define MBUS_DBOX_B_CREDIT(x)           ((x) << 8)
2806 #define MBUS_DBOX_A_CREDIT_MASK         (0xF << 0)
2807 #define MBUS_DBOX_A_CREDIT(x)           ((x) << 0)
2808
2809 #define MBUS_UBOX_CTL                   _MMIO(0x4503C)
2810 #define MBUS_BBOX_CTL_S1                _MMIO(0x45040)
2811 #define MBUS_BBOX_CTL_S2                _MMIO(0x45044)
2812
2813 /* Make render/texture TLB fetches lower priorty than associated data
2814  *   fetches. This is not turned on by default
2815  */
2816 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
2817
2818 /* Isoch request wait on GTT enable (Display A/B/C streams).
2819  * Make isoch requests stall on the TLB update. May cause
2820  * display underruns (test mode only)
2821  */
2822 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
2823
2824 /* Block grant count for isoch requests when block count is
2825  * set to a finite value.
2826  */
2827 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
2828 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
2829 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
2830 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
2831 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
2832
2833 /* Enable render writes to complete in C2/C3/C4 power states.
2834  * If this isn't enabled, render writes are prevented in low
2835  * power states. That seems bad to me.
2836  */
2837 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
2838
2839 /* This acknowledges an async flip immediately instead
2840  * of waiting for 2TLB fetches.
2841  */
2842 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
2843
2844 /* Enables non-sequential data reads through arbiter
2845  */
2846 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
2847
2848 /* Disable FSB snooping of cacheable write cycles from binner/render
2849  * command stream
2850  */
2851 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
2852
2853 /* Arbiter time slice for non-isoch streams */
2854 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
2855 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
2856 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
2857 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
2858 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
2859 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
2860 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
2861 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
2862 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
2863
2864 /* Low priority grace period page size */
2865 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
2866 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
2867
2868 /* Disable display A/B trickle feed */
2869 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
2870
2871 /* Set display plane priority */
2872 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
2873 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
2874
2875 #define MI_STATE        _MMIO(0x20e4) /* gen2 only */
2876 #define   MI_AGPBUSY_INT_EN                     (1 << 1) /* 85x only */
2877 #define   MI_AGPBUSY_830_MODE                   (1 << 0) /* 85x only */
2878
2879 #define CACHE_MODE_0    _MMIO(0x2120) /* 915+ only */
2880 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1 << 8)
2881 #define   CM0_IZ_OPT_DISABLE      (1 << 6)
2882 #define   CM0_ZR_OPT_DISABLE      (1 << 5)
2883 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1 << 5)
2884 #define   CM0_DEPTH_EVICT_DISABLE (1 << 4)
2885 #define   CM0_COLOR_EVICT_DISABLE (1 << 3)
2886 #define   CM0_DEPTH_WRITE_DISABLE (1 << 1)
2887 #define   CM0_RC_OP_FLUSH_DISABLE (1 << 0)
2888 #define GFX_FLSH_CNTL   _MMIO(0x2170) /* 915+ only */
2889 #define GFX_FLSH_CNTL_GEN6      _MMIO(0x101008)
2890 #define   GFX_FLSH_CNTL_EN      (1 << 0)
2891 #define ECOSKPD         _MMIO(0x21d0)
2892 #define   ECO_CONSTANT_BUFFER_SR_DISABLE REG_BIT(4)
2893 #define   ECO_GATING_CX_ONLY    (1 << 3)
2894 #define   ECO_FLIP_DONE         (1 << 0)
2895
2896 #define CACHE_MODE_0_GEN7       _MMIO(0x7000) /* IVB+ */
2897 #define RC_OP_FLUSH_ENABLE (1 << 0)
2898 #define   HIZ_RAW_STALL_OPT_DISABLE (1 << 2)
2899 #define CACHE_MODE_1            _MMIO(0x7004) /* IVB+ */
2900 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE     (1 << 6)
2901 #define   GEN8_4x4_STC_OPTIMIZATION_DISABLE     (1 << 6)
2902 #define   GEN9_PARTIAL_RESOLVE_IN_VC_DISABLE    (1 << 1)
2903
2904 #define GEN6_BLITTER_ECOSKPD    _MMIO(0x221d0)
2905 #define   GEN6_BLITTER_LOCK_SHIFT                       16
2906 #define   GEN6_BLITTER_FBC_NOTIFY                       (1 << 3)
2907
2908 #define GEN6_RC_SLEEP_PSMI_CONTROL      _MMIO(0x2050)
2909 #define   GEN6_PSMI_SLEEP_MSG_DISABLE   (1 << 0)
2910 #define   GEN8_RC_SEMA_IDLE_MSG_DISABLE (1 << 12)
2911 #define   GEN8_FF_DOP_CLOCK_GATE_DISABLE        (1 << 10)
2912
2913 #define GEN6_RCS_PWR_FSM _MMIO(0x22ac)
2914 #define GEN9_RCS_FE_FSM2 _MMIO(0x22a4)
2915
2916 #define GEN10_CACHE_MODE_SS                     _MMIO(0xe420)
2917 #define   FLOAT_BLEND_OPTIMIZATION_ENABLE       (1 << 4)
2918
2919 /* Fuse readout registers for GT */
2920 #define HSW_PAVP_FUSE1                  _MMIO(0x911C)
2921 #define   HSW_F1_EU_DIS_SHIFT           16
2922 #define   HSW_F1_EU_DIS_MASK            (0x3 << HSW_F1_EU_DIS_SHIFT)
2923 #define   HSW_F1_EU_DIS_10EUS           0
2924 #define   HSW_F1_EU_DIS_8EUS            1
2925 #define   HSW_F1_EU_DIS_6EUS            2
2926
2927 #define CHV_FUSE_GT                     _MMIO(VLV_DISPLAY_BASE + 0x2168)
2928 #define   CHV_FGT_DISABLE_SS0           (1 << 10)
2929 #define   CHV_FGT_DISABLE_SS1           (1 << 11)
2930 #define   CHV_FGT_EU_DIS_SS0_R0_SHIFT   16
2931 #define   CHV_FGT_EU_DIS_SS0_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R0_SHIFT)
2932 #define   CHV_FGT_EU_DIS_SS0_R1_SHIFT   20
2933 #define   CHV_FGT_EU_DIS_SS0_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R1_SHIFT)
2934 #define   CHV_FGT_EU_DIS_SS1_R0_SHIFT   24
2935 #define   CHV_FGT_EU_DIS_SS1_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R0_SHIFT)
2936 #define   CHV_FGT_EU_DIS_SS1_R1_SHIFT   28
2937 #define   CHV_FGT_EU_DIS_SS1_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R1_SHIFT)
2938
2939 #define GEN8_FUSE2                      _MMIO(0x9120)
2940 #define   GEN8_F2_SS_DIS_SHIFT          21
2941 #define   GEN8_F2_SS_DIS_MASK           (0x7 << GEN8_F2_SS_DIS_SHIFT)
2942 #define   GEN8_F2_S_ENA_SHIFT           25
2943 #define   GEN8_F2_S_ENA_MASK            (0x7 << GEN8_F2_S_ENA_SHIFT)
2944
2945 #define   GEN9_F2_SS_DIS_SHIFT          20
2946 #define   GEN9_F2_SS_DIS_MASK           (0xf << GEN9_F2_SS_DIS_SHIFT)
2947
2948 #define   GEN10_F2_S_ENA_SHIFT          22
2949 #define   GEN10_F2_S_ENA_MASK           (0x3f << GEN10_F2_S_ENA_SHIFT)
2950 #define   GEN10_F2_SS_DIS_SHIFT         18
2951 #define   GEN10_F2_SS_DIS_MASK          (0xf << GEN10_F2_SS_DIS_SHIFT)
2952
2953 #define GEN10_MIRROR_FUSE3              _MMIO(0x9118)
2954 #define GEN10_L3BANK_PAIR_COUNT     4
2955 #define GEN10_L3BANK_MASK   0x0F
2956
2957 #define GEN8_EU_DISABLE0                _MMIO(0x9134)
2958 #define   GEN8_EU_DIS0_S0_MASK          0xffffff
2959 #define   GEN8_EU_DIS0_S1_SHIFT         24
2960 #define   GEN8_EU_DIS0_S1_MASK          (0xff << GEN8_EU_DIS0_S1_SHIFT)
2961
2962 #define GEN8_EU_DISABLE1                _MMIO(0x9138)
2963 #define   GEN8_EU_DIS1_S1_MASK          0xffff
2964 #define   GEN8_EU_DIS1_S2_SHIFT         16
2965 #define   GEN8_EU_DIS1_S2_MASK          (0xffff << GEN8_EU_DIS1_S2_SHIFT)
2966
2967 #define GEN8_EU_DISABLE2                _MMIO(0x913c)
2968 #define   GEN8_EU_DIS2_S2_MASK          0xff
2969
2970 #define GEN9_EU_DISABLE(slice)          _MMIO(0x9134 + (slice) * 0x4)
2971
2972 #define GEN10_EU_DISABLE3               _MMIO(0x9140)
2973 #define   GEN10_EU_DIS_SS_MASK          0xff
2974
2975 #define GEN11_GT_VEBOX_VDBOX_DISABLE    _MMIO(0x9140)
2976 #define   GEN11_GT_VDBOX_DISABLE_MASK   0xff
2977 #define   GEN11_GT_VEBOX_DISABLE_SHIFT  16
2978 #define   GEN11_GT_VEBOX_DISABLE_MASK   (0x0f << GEN11_GT_VEBOX_DISABLE_SHIFT)
2979
2980 #define GEN11_EU_DISABLE _MMIO(0x9134)
2981 #define GEN11_EU_DIS_MASK 0xFF
2982
2983 #define GEN11_GT_SLICE_ENABLE _MMIO(0x9138)
2984 #define GEN11_GT_S_ENA_MASK 0xFF
2985
2986 #define GEN11_GT_SUBSLICE_DISABLE _MMIO(0x913C)
2987
2988 #define GEN6_BSD_SLEEP_PSMI_CONTROL     _MMIO(0x12050)
2989 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
2990 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
2991 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
2992 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
2993
2994 /* On modern GEN architectures interrupt control consists of two sets
2995  * of registers. The first set pertains to the ring generating the
2996  * interrupt. The second control is for the functional block generating the
2997  * interrupt. These are PM, GT, DE, etc.
2998  *
2999  * Luckily *knocks on wood* all the ring interrupt bits match up with the
3000  * GT interrupt bits, so we don't need to duplicate the defines.
3001  *
3002  * These defines should cover us well from SNB->HSW with minor exceptions
3003  * it can also work on ILK.
3004  */
3005 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
3006 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
3007 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
3008 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
3009 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
3010 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
3011 #define GT_CONTEXT_SWITCH_INTERRUPT             (1 <<  8)
3012 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
3013 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
3014 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
3015 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
3016 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
3017 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
3018
3019 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
3020 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
3021
3022 #define GT_PARITY_ERROR(dev_priv) \
3023         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
3024          (IS_HASWELL(dev_priv) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
3025
3026 /* These are all the "old" interrupts */
3027 #define ILK_BSD_USER_INTERRUPT                          (1 << 5)
3028
3029 #define I915_PM_INTERRUPT                               (1 << 31)
3030 #define I915_ISP_INTERRUPT                              (1 << 22)
3031 #define I915_LPE_PIPE_B_INTERRUPT                       (1 << 21)
3032 #define I915_LPE_PIPE_A_INTERRUPT                       (1 << 20)
3033 #define I915_MIPIC_INTERRUPT                            (1 << 19)
3034 #define I915_MIPIA_INTERRUPT                            (1 << 18)
3035 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1 << 18)
3036 #define I915_DISPLAY_PORT_INTERRUPT                     (1 << 17)
3037 #define I915_DISPLAY_PIPE_C_HBLANK_INTERRUPT            (1 << 16)
3038 #define I915_MASTER_ERROR_INTERRUPT                     (1 << 15)
3039 #define I915_DISPLAY_PIPE_B_HBLANK_INTERRUPT    &n