drivers/gpu/drm/i915/i915_reg.h

   1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   2  * All Rights Reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sub license, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the
  13  * next paragraph) shall be included in all copies or substantial portions
  14  * of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef _I915_REG_H_
  26 #define _I915_REG_H_
  27
  28 /**
  29  * DOC: The i915 register macro definition style guide
  30  *
  31  * Follow the style described here for new macros, and while changing existing
  32  * macros. Do **not** mass change existing definitions just to update the style.
  33  *
  34  * Layout
  35  * ''''''
  36  *
  37  * Keep helper macros near the top. For example, _PIPE() and friends.
  38  *
  39  * Prefix macros that generally should not be used outside of this file with
  40  * underscore '_'. For example, _PIPE() and friends, single instances of
  41  * registers that are defined solely for the use by function-like macros.
  42  *
  43  * Avoid using the underscore prefixed macros outside of this file. There are
  44  * exceptions, but keep them to a minimum.
  45  *
  46  * There are two basic types of register definitions: Single registers and
  47  * register groups. Register groups are registers which have two or more
  48  * instances, for example one per pipe, port, transcoder, etc. Register groups
  49  * should be defined using function-like macros.
  50  *
  51  * For single registers, define the register offset first, followed by register
  52  * contents.
  53  *
  54  * For register groups, define the register instance offsets first, prefixed
  55  * with underscore, followed by a function-like macro choosing the right
  56  * instance based on the parameter, followed by register contents.
  57  *
  58  * Define the register contents (i.e. bit and bit field macros) from most
  59  * significant to least significant bit. Indent the register content macros
  60  * using two extra spaces between ``#define`` and the macro name.
  61  *
  62  * For bit fields, define a ``_MASK`` and a ``_SHIFT`` macro. Define bit field
  63  * contents so that they are already shifted in place, and can be directly
  64  * OR'd. For convenience, function-like macros may be used to define bit fields,
  65  * but do note that the macros may be needed to read as well as write the
  66  * register contents.
  67  *
  68  * Define bits using ``(1 << N)`` instead of ``BIT(N)``. We may change this in
  69  * the future, but this is the prevailing style. Do **not** add ``_BIT`` suffix
  70  * to the name.
  71  *
  72  * Group the register and its contents together without blank lines, separate
  73  * from other registers and their contents with one blank line.
  74  *
  75  * Indent macro values from macro names using TABs. Align values vertically. Use
  76  * braces in macro values as needed to avoid unintended precedence after macro
  77  * substitution. Use spaces in macro values according to kernel coding
  78  * style. Use lower case in hexadecimal values.
  79  *
  80  * Naming
  81  * ''''''
  82  *
  83  * Try to name registers according to the specs. If the register name changes in
  84  * the specs from platform to another, stick to the original name.
  85  *
  86  * Try to re-use existing register macro definitions. Only add new macros for
  87  * new register offsets, or when the register contents have changed enough to
  88  * warrant a full redefinition.
  89  *
  90  * When a register macro changes for a new platform, prefix the new macro using
  91  * the platform acronym or generation. For example, ``SKL_`` or ``GEN8_``. The
  92  * prefix signifies the start platform/generation using the register.
  93  *
  94  * When a bit (field) macro changes or gets added for a new platform, while
  95  * retaining the existing register macro, add a platform acronym or generation
  96  * suffix to the name. For example, ``_SKL`` or ``_GEN8``.
  97  *
  98  * Examples
  99  * ''''''''
 100  *
 101  * (Note that the values in the example are indented using spaces instead of
 102  * TABs to avoid misalignment in generated documentation. Use TABs in the
 103  * definitions.)::
 104  *
 105  *  #define _FOO_A                      0xf000
 106  *  #define _FOO_B                      0xf001
 107  *  #define FOO(pipe)                   _MMIO_PIPE(pipe, _FOO_A, _FOO_B)
 108  *  #define   FOO_ENABLE                (1 << 31)
 109  *  #define   FOO_MODE_MASK             (0xf << 16)
 110  *  #define   FOO_MODE_SHIFT            16
 111  *  #define   FOO_MODE_BAR              (0 << 16)
 112  *  #define   FOO_MODE_BAZ              (1 << 16)
 113  *  #define   FOO_MODE_QUX_SNB          (2 << 16)
 114  *
 115  *  #define BAR                         _MMIO(0xb000)
 116  *  #define GEN8_BAR                    _MMIO(0xb888)
 117  */
 118
 119 typedef struct {
 120         uint32_t reg;
 121 } i915_reg_t;
 122
 123 #define _MMIO(r) ((const i915_reg_t){ .reg = (r) })
 124
 125 #define INVALID_MMIO_REG _MMIO(0)
 126
 127 static inline uint32_t i915_mmio_reg_offset(i915_reg_t reg)
 128 {
 129         return reg.reg;
 130 }
 131
 132 static inline bool i915_mmio_reg_equal(i915_reg_t a, i915_reg_t b)
 133 {
 134         return i915_mmio_reg_offset(a) == i915_mmio_reg_offset(b);
 135 }
 136
 137 static inline bool i915_mmio_reg_valid(i915_reg_t reg)
 138 {
 139         return !i915_mmio_reg_equal(reg, INVALID_MMIO_REG);
 140 }
 141
 142 #define _PICK(__index, ...) (((const u32 []){ __VA_ARGS__ })[__index])
 143
 144 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
 145 #define _MMIO_PIPE(pipe, a, b) _MMIO(_PIPE(pipe, a, b))
 146 #define _PLANE(plane, a, b) _PIPE(plane, a, b)
 147 #define _MMIO_PLANE(plane, a, b) _MMIO_PIPE(plane, a, b)
 148 #define _TRANS(tran, a, b) ((a) + (tran)*((b)-(a)))
 149 #define _MMIO_TRANS(tran, a, b) _MMIO(_TRANS(tran, a, b))
 150 #define _PORT(port, a, b) ((a) + (port)*((b)-(a)))
 151 #define _MMIO_PORT(port, a, b) _MMIO(_PORT(port, a, b))
 152 #define _MMIO_PIPE3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
 153 #define _MMIO_PORT3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
 154 #define _PLL(pll, a, b) ((a) + (pll)*((b)-(a)))
 155 #define _MMIO_PLL(pll, a, b) _MMIO(_PLL(pll, a, b))
 156 #define _PHY3(phy, ...) _PICK(phy, __VA_ARGS__)
 157 #define _MMIO_PHY3(phy, a, b, c) _MMIO(_PHY3(phy, a, b, c))
 158
 159 #define _MASKED_FIELD(mask, value) ({                                      \
 160         if (__builtin_constant_p(mask))                                    \
 161                 BUILD_BUG_ON_MSG(((mask) & 0xffff0000), "Incorrect mask"); \
 162         if (__builtin_constant_p(value))                                   \
 163                 BUILD_BUG_ON_MSG((value) & 0xffff0000, "Incorrect value"); \
 164         if (__builtin_constant_p(mask) && __builtin_constant_p(value))     \
 165                 BUILD_BUG_ON_MSG((value) & ~(mask),                        \
 166                                  "Incorrect value for mask");              \
 167         (mask) << 16 | (value); })
 168 #define _MASKED_BIT_ENABLE(a)   ({ typeof(a) _a = (a); _MASKED_FIELD(_a, _a); })
 169 #define _MASKED_BIT_DISABLE(a)  (_MASKED_FIELD((a), 0))
 170
 171 /* Engine ID */
 172
 173 #define RCS_HW          0
 174 #define VCS_HW          1
 175 #define BCS_HW          2
 176 #define VECS_HW         3
 177 #define VCS2_HW         4
 178 #define VCS3_HW         6
 179 #define VCS4_HW         7
 180 #define VECS2_HW        12
 181
 182 /* Engine class */
 183
 184 #define RENDER_CLASS            0
 185 #define VIDEO_DECODE_CLASS      1
 186 #define VIDEO_ENHANCEMENT_CLASS 2
 187 #define COPY_ENGINE_CLASS       3
 188 #define OTHER_CLASS             4
 189 #define MAX_ENGINE_CLASS        4
 190
 191 #define OTHER_GTPM_INSTANCE     1
 192 #define MAX_ENGINE_INSTANCE    3
 193
 194 /* PCI config space */
 195
 196 #define MCHBAR_I915 0x44
 197 #define MCHBAR_I965 0x48
 198 #define MCHBAR_SIZE (4 * 4096)
 199
 200 #define DEVEN 0x54
 201 #define   DEVEN_MCHBAR_EN (1 << 28)
 202
 203 /* BSM in include/drm/i915_drm.h */
 204
 205 #define HPLLCC  0xc0 /* 85x only */
 206 #define   GC_CLOCK_CONTROL_MASK         (0x7 << 0)
 207 #define   GC_CLOCK_133_200              (0 << 0)
 208 #define   GC_CLOCK_100_200              (1 << 0)
 209 #define   GC_CLOCK_100_133              (2 << 0)
 210 #define   GC_CLOCK_133_266              (3 << 0)
 211 #define   GC_CLOCK_133_200_2            (4 << 0)
 212 #define   GC_CLOCK_133_266_2            (5 << 0)
 213 #define   GC_CLOCK_166_266              (6 << 0)
 214 #define   GC_CLOCK_166_250              (7 << 0)
 215
 216 #define I915_GDRST 0xc0 /* PCI config register */
 217 #define   GRDOM_FULL            (0 << 2)
 218 #define   GRDOM_RENDER          (1 << 2)
 219 #define   GRDOM_MEDIA           (3 << 2)
 220 #define   GRDOM_MASK            (3 << 2)
 221 #define   GRDOM_RESET_STATUS    (1 << 1)
 222 #define   GRDOM_RESET_ENABLE    (1 << 0)
 223
 224 /* BSpec only has register offset, PCI device and bit found empirically */
 225 #define I830_CLOCK_GATE 0xc8 /* device 0 */
 226 #define   I830_L2_CACHE_CLOCK_GATE_DISABLE      (1 << 2)
 227
 228 #define GCDGMBUS 0xcc
 229
 230 #define GCFGC2  0xda
 231 #define GCFGC   0xf0 /* 915+ only */
 232 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
 233 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
 234 #define   GC_DISPLAY_CLOCK_333_320_MHZ  (4 << 4)
 235 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
 236 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
 237 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
 238 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
 239 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
 240 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
 241 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
 242 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
 243 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
 244 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
 245 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
 246 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
 247 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
 248 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
 249 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
 250 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
 251 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
 252 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
 253 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 254 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 255 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
 256 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
 257 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
 258 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 259 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 260 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
 261
 262 #define ASLE    0xe4
 263 #define ASLS    0xfc
 264
 265 #define SWSCI   0xe8
 266 #define   SWSCI_SCISEL  (1 << 15)
 267 #define   SWSCI_GSSCIE  (1 << 0)
 268
 269 #define LBPC 0xf4 /* legacy/combination backlight modes, also called LBB */
 270
 271
 272 #define ILK_GDSR _MMIO(MCHBAR_MIRROR_BASE + 0x2ca4)
 273 #define  ILK_GRDOM_FULL         (0<<1)
 274 #define  ILK_GRDOM_RENDER       (1<<1)
 275 #define  ILK_GRDOM_MEDIA        (3<<1)
 276 #define  ILK_GRDOM_MASK         (3<<1)
 277 #define  ILK_GRDOM_RESET_ENABLE (1<<0)
 278
 279 #define GEN6_MBCUNIT_SNPCR      _MMIO(0x900c) /* for LLC config */
 280 #define   GEN6_MBC_SNPCR_SHIFT  21
 281 #define   GEN6_MBC_SNPCR_MASK   (3<<21)
 282 #define   GEN6_MBC_SNPCR_MAX    (0<<21)
 283 #define   GEN6_MBC_SNPCR_MED    (1<<21)
 284 #define   GEN6_MBC_SNPCR_LOW    (2<<21)
 285 #define   GEN6_MBC_SNPCR_MIN    (3<<21) /* only 1/16th of the cache is shared */
 286
 287 #define VLV_G3DCTL              _MMIO(0x9024)
 288 #define VLV_GSCKGCTL            _MMIO(0x9028)
 289
 290 #define GEN6_MBCTL              _MMIO(0x0907c)
 291 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
 292 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
 293 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
 294 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
 295 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
 296
 297 #define GEN6_GDRST      _MMIO(0x941c)
 298 #define  GEN6_GRDOM_FULL                (1 << 0)
 299 #define  GEN6_GRDOM_RENDER              (1 << 1)
 300 #define  GEN6_GRDOM_MEDIA               (1 << 2)
 301 #define  GEN6_GRDOM_BLT                 (1 << 3)
 302 #define  GEN6_GRDOM_VECS                (1 << 4)
 303 #define  GEN9_GRDOM_GUC                 (1 << 5)
 304 #define  GEN8_GRDOM_MEDIA2              (1 << 7)
 305 /* GEN11 changed all bit defs except for FULL & RENDER */
 306 #define  GEN11_GRDOM_FULL               GEN6_GRDOM_FULL
 307 #define  GEN11_GRDOM_RENDER             GEN6_GRDOM_RENDER
 308 #define  GEN11_GRDOM_BLT                (1 << 2)
 309 #define  GEN11_GRDOM_GUC                (1 << 3)
 310 #define  GEN11_GRDOM_MEDIA              (1 << 5)
 311 #define  GEN11_GRDOM_MEDIA2             (1 << 6)
 312 #define  GEN11_GRDOM_MEDIA3             (1 << 7)
 313 #define  GEN11_GRDOM_MEDIA4             (1 << 8)
 314 #define  GEN11_GRDOM_VECS               (1 << 13)
 315 #define  GEN11_GRDOM_VECS2              (1 << 14)
 316
 317 #define RING_PP_DIR_BASE(engine)        _MMIO((engine)->mmio_base+0x228)
 318 #define RING_PP_DIR_BASE_READ(engine)   _MMIO((engine)->mmio_base+0x518)
 319 #define RING_PP_DIR_DCLV(engine)        _MMIO((engine)->mmio_base+0x220)
 320 #define   PP_DIR_DCLV_2G                0xffffffff
 321
 322 #define GEN8_RING_PDP_UDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8 + 4)
 323 #define GEN8_RING_PDP_LDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8)
 324
 325 #define GEN8_R_PWR_CLK_STATE            _MMIO(0x20C8)
 326 #define   GEN8_RPCS_ENABLE              (1 << 31)
 327 #define   GEN8_RPCS_S_CNT_ENABLE        (1 << 18)
 328 #define   GEN8_RPCS_S_CNT_SHIFT         15
 329 #define   GEN8_RPCS_S_CNT_MASK          (0x7 << GEN8_RPCS_S_CNT_SHIFT)
 330 #define   GEN8_RPCS_SS_CNT_ENABLE       (1 << 11)
 331 #define   GEN8_RPCS_SS_CNT_SHIFT        8
 332 #define   GEN8_RPCS_SS_CNT_MASK         (0x7 << GEN8_RPCS_SS_CNT_SHIFT)
 333 #define   GEN8_RPCS_EU_MAX_SHIFT        4
 334 #define   GEN8_RPCS_EU_MAX_MASK         (0xf << GEN8_RPCS_EU_MAX_SHIFT)
 335 #define   GEN8_RPCS_EU_MIN_SHIFT        0
 336 #define   GEN8_RPCS_EU_MIN_MASK         (0xf << GEN8_RPCS_EU_MIN_SHIFT)
 337
 338 #define WAIT_FOR_RC6_EXIT               _MMIO(0x20CC)
 339 /* HSW only */
 340 #define   HSW_SELECTIVE_READ_ADDRESSING_SHIFT           2
 341 #define   HSW_SELECTIVE_READ_ADDRESSING_MASK            (0x3 << HSW_SLECTIVE_READ_ADDRESSING_SHIFT)
 342 #define   HSW_SELECTIVE_WRITE_ADDRESS_SHIFT             4
 343 #define   HSW_SELECTIVE_WRITE_ADDRESS_MASK              (0x7 << HSW_SELECTIVE_WRITE_ADDRESS_SHIFT)
 344 /* HSW+ */
 345 #define   HSW_WAIT_FOR_RC6_EXIT_ENABLE                  (1 << 0)
 346 #define   HSW_RCS_CONTEXT_ENABLE                        (1 << 7)
 347 #define   HSW_RCS_INHIBIT                               (1 << 8)
 348 /* Gen8 */
 349 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
 350 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
 351 #define   GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT            4
 352 #define   GEN8_SELECTIVE_WRITE_ADDRESS_MASK             (0x3 << GEN8_SELECTIVE_WRITE_ADDRESS_SHIFT)
 353 #define   GEN8_SELECTIVE_WRITE_ADDRESSING_ENABLE        (1 << 6)
 354 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT     9
 355 #define   GEN8_SELECTIVE_READ_SUBSLICE_SELECT_MASK      (0x3 << GEN8_SELECTIVE_READ_SUBSLICE_SELECT_SHIFT)
 356 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT        11
 357 #define   GEN8_SELECTIVE_READ_SLICE_SELECT_MASK         (0x3 << GEN8_SELECTIVE_READ_SLICE_SELECT_SHIFT)
 358 #define   GEN8_SELECTIVE_READ_ADDRESSING_ENABLE         (1 << 13)
 359
 360 #define GAM_ECOCHK                      _MMIO(0x4090)
 361 #define   BDW_DISABLE_HDC_INVALIDATION  (1<<25)
 362 #define   ECOCHK_SNB_BIT                (1<<10)
 363 #define   ECOCHK_DIS_TLB                (1<<8)
 364 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1<<6)
 365 #define   ECOCHK_PPGTT_CACHE64B         (0x3<<3)
 366 #define   ECOCHK_PPGTT_CACHE4B          (0x0<<3)
 367 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1<<4)
 368 #define   ECOCHK_PPGTT_LLC_IVB          (0x1<<3)
 369 #define   ECOCHK_PPGTT_UC_HSW           (0x1<<3)
 370 #define   ECOCHK_PPGTT_WT_HSW           (0x2<<3)
 371 #define   ECOCHK_PPGTT_WB_HSW           (0x3<<3)
 372
 373 #define GAC_ECO_BITS                    _MMIO(0x14090)
 374 #define   ECOBITS_SNB_BIT               (1<<13)
 375 #define   ECOBITS_PPGTT_CACHE64B        (3<<8)
 376 #define   ECOBITS_PPGTT_CACHE4B         (0<<8)
 377
 378 #define GAB_CTL                         _MMIO(0x24000)
 379 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1<<8)
 380
 381 #define GEN6_STOLEN_RESERVED            _MMIO(0x1082C0)
 382 #define GEN6_STOLEN_RESERVED_ADDR_MASK  (0xFFF << 20)
 383 #define GEN7_STOLEN_RESERVED_ADDR_MASK  (0x3FFF << 18)
 384 #define GEN6_STOLEN_RESERVED_SIZE_MASK  (3 << 4)
 385 #define GEN6_STOLEN_RESERVED_1M         (0 << 4)
 386 #define GEN6_STOLEN_RESERVED_512K       (1 << 4)
 387 #define GEN6_STOLEN_RESERVED_256K       (2 << 4)
 388 #define GEN6_STOLEN_RESERVED_128K       (3 << 4)
 389 #define GEN7_STOLEN_RESERVED_SIZE_MASK  (1 << 5)
 390 #define GEN7_STOLEN_RESERVED_1M         (0 << 5)
 391 #define GEN7_STOLEN_RESERVED_256K       (1 << 5)
 392 #define GEN8_STOLEN_RESERVED_SIZE_MASK  (3 << 7)
 393 #define GEN8_STOLEN_RESERVED_1M         (0 << 7)
 394 #define GEN8_STOLEN_RESERVED_2M         (1 << 7)
 395 #define GEN8_STOLEN_RESERVED_4M         (2 << 7)
 396 #define GEN8_STOLEN_RESERVED_8M         (3 << 7)
 397 #define GEN6_STOLEN_RESERVED_ENABLE     (1 << 0)
 398
 399 /* VGA stuff */
 400
 401 #define VGA_ST01_MDA 0x3ba
 402 #define VGA_ST01_CGA 0x3da
 403
 404 #define _VGA_MSR_WRITE _MMIO(0x3c2)
 405 #define VGA_MSR_WRITE 0x3c2
 406 #define VGA_MSR_READ 0x3cc
 407 #define   VGA_MSR_MEM_EN (1<<1)
 408 #define   VGA_MSR_CGA_MODE (1<<0)
 409
 410 #define VGA_SR_INDEX 0x3c4
 411 #define SR01                    1
 412 #define VGA_SR_DATA 0x3c5
 413
 414 #define VGA_AR_INDEX 0x3c0
 415 #define   VGA_AR_VID_EN (1<<5)
 416 #define VGA_AR_DATA_WRITE 0x3c0
 417 #define VGA_AR_DATA_READ 0x3c1
 418
 419 #define VGA_GR_INDEX 0x3ce
 420 #define VGA_GR_DATA 0x3cf
 421 /* GR05 */
 422 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 423 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 424 /* GR06 */
 425 #define   VGA_GR_MEM_MODE_MASK 0xc
 426 #define   VGA_GR_MEM_MODE_SHIFT 2
 427 #define   VGA_GR_MEM_A0000_AFFFF 0
 428 #define   VGA_GR_MEM_A0000_BFFFF 1
 429 #define   VGA_GR_MEM_B0000_B7FFF 2
 430 #define   VGA_GR_MEM_B0000_BFFFF 3
 431
 432 #define VGA_DACMASK 0x3c6
 433 #define VGA_DACRX 0x3c7
 434 #define VGA_DACWX 0x3c8
 435 #define VGA_DACDATA 0x3c9
 436
 437 #define VGA_CR_INDEX_MDA 0x3b4
 438 #define VGA_CR_DATA_MDA 0x3b5
 439 #define VGA_CR_INDEX_CGA 0x3d4
 440 #define VGA_CR_DATA_CGA 0x3d5
 441
 442 #define MI_PREDICATE_SRC0       _MMIO(0x2400)
 443 #define MI_PREDICATE_SRC0_UDW   _MMIO(0x2400 + 4)
 444 #define MI_PREDICATE_SRC1       _MMIO(0x2408)
 445 #define MI_PREDICATE_SRC1_UDW   _MMIO(0x2408 + 4)
 446
 447 #define MI_PREDICATE_RESULT_2   _MMIO(0x2214)
 448 #define  LOWER_SLICE_ENABLED    (1<<0)
 449 #define  LOWER_SLICE_DISABLED   (0<<0)
 450
 451 /*
 452  * Registers used only by the command parser
 453  */
 454 #define BCS_SWCTRL _MMIO(0x22200)
 455
 456 #define GPGPU_THREADS_DISPATCHED        _MMIO(0x2290)
 457 #define GPGPU_THREADS_DISPATCHED_UDW    _MMIO(0x2290 + 4)
 458 #define HS_INVOCATION_COUNT             _MMIO(0x2300)
 459 #define HS_INVOCATION_COUNT_UDW         _MMIO(0x2300 + 4)
 460 #define DS_INVOCATION_COUNT             _MMIO(0x2308)
 461 #define DS_INVOCATION_COUNT_UDW         _MMIO(0x2308 + 4)
 462 #define IA_VERTICES_COUNT               _MMIO(0x2310)
 463 #define IA_VERTICES_COUNT_UDW           _MMIO(0x2310 + 4)
 464 #define IA_PRIMITIVES_COUNT             _MMIO(0x2318)
 465 #define IA_PRIMITIVES_COUNT_UDW         _MMIO(0x2318 + 4)
 466 #define VS_INVOCATION_COUNT             _MMIO(0x2320)
 467 #define VS_INVOCATION_COUNT_UDW         _MMIO(0x2320 + 4)
 468 #define GS_INVOCATION_COUNT             _MMIO(0x2328)
 469 #define GS_INVOCATION_COUNT_UDW         _MMIO(0x2328 + 4)
 470 #define GS_PRIMITIVES_COUNT             _MMIO(0x2330)
 471 #define GS_PRIMITIVES_COUNT_UDW         _MMIO(0x2330 + 4)
 472 #define CL_INVOCATION_COUNT             _MMIO(0x2338)
 473 #define CL_INVOCATION_COUNT_UDW         _MMIO(0x2338 + 4)
 474 #define CL_PRIMITIVES_COUNT             _MMIO(0x2340)
 475 #define CL_PRIMITIVES_COUNT_UDW         _MMIO(0x2340 + 4)
 476 #define PS_INVOCATION_COUNT             _MMIO(0x2348)
 477 #define PS_INVOCATION_COUNT_UDW         _MMIO(0x2348 + 4)
 478 #define PS_DEPTH_COUNT                  _MMIO(0x2350)
 479 #define PS_DEPTH_COUNT_UDW              _MMIO(0x2350 + 4)
 480
 481 /* There are the 4 64-bit counter registers, one for each stream output */
 482 #define GEN7_SO_NUM_PRIMS_WRITTEN(n)            _MMIO(0x5200 + (n) * 8)
 483 #define GEN7_SO_NUM_PRIMS_WRITTEN_UDW(n)        _MMIO(0x5200 + (n) * 8 + 4)
 484
 485 #define GEN7_SO_PRIM_STORAGE_NEEDED(n)          _MMIO(0x5240 + (n) * 8)
 486 #define GEN7_SO_PRIM_STORAGE_NEEDED_UDW(n)      _MMIO(0x5240 + (n) * 8 + 4)
 487
 488 #define GEN7_3DPRIM_END_OFFSET          _MMIO(0x2420)
 489 #define GEN7_3DPRIM_START_VERTEX        _MMIO(0x2430)
 490 #define GEN7_3DPRIM_VERTEX_COUNT        _MMIO(0x2434)
 491 #define GEN7_3DPRIM_INSTANCE_COUNT      _MMIO(0x2438)
 492 #define GEN7_3DPRIM_START_INSTANCE      _MMIO(0x243C)
 493 #define GEN7_3DPRIM_BASE_VERTEX         _MMIO(0x2440)
 494
 495 #define GEN7_GPGPU_DISPATCHDIMX         _MMIO(0x2500)
 496 #define GEN7_GPGPU_DISPATCHDIMY         _MMIO(0x2504)
 497 #define GEN7_GPGPU_DISPATCHDIMZ         _MMIO(0x2508)
 498
 499 /* There are the 16 64-bit CS General Purpose Registers */
 500 #define HSW_CS_GPR(n)                   _MMIO(0x2600 + (n) * 8)
 501 #define HSW_CS_GPR_UDW(n)               _MMIO(0x2600 + (n) * 8 + 4)
 502
 503 #define GEN7_OACONTROL _MMIO(0x2360)
 504 #define  GEN7_OACONTROL_CTX_MASK            0xFFFFF000
 505 #define  GEN7_OACONTROL_TIMER_PERIOD_MASK   0x3F
 506 #define  GEN7_OACONTROL_TIMER_PERIOD_SHIFT  6
 507 #define  GEN7_OACONTROL_TIMER_ENABLE        (1<<5)
 508 #define  GEN7_OACONTROL_FORMAT_A13          (0<<2)
 509 #define  GEN7_OACONTROL_FORMAT_A29          (1<<2)
 510 #define  GEN7_OACONTROL_FORMAT_A13_B8_C8    (2<<2)
 511 #define  GEN7_OACONTROL_FORMAT_A29_B8_C8    (3<<2)
 512 #define  GEN7_OACONTROL_FORMAT_B4_C8        (4<<2)
 513 #define  GEN7_OACONTROL_FORMAT_A45_B8_C8    (5<<2)
 514 #define  GEN7_OACONTROL_FORMAT_B4_C8_A16    (6<<2)
 515 #define  GEN7_OACONTROL_FORMAT_C4_B8        (7<<2)
 516 #define  GEN7_OACONTROL_FORMAT_SHIFT        2
 517 #define  GEN7_OACONTROL_PER_CTX_ENABLE      (1<<1)
 518 #define  GEN7_OACONTROL_ENABLE              (1<<0)
 519
 520 #define GEN8_OACTXID _MMIO(0x2364)
 521
 522 #define GEN8_OA_DEBUG _MMIO(0x2B04)
 523 #define  GEN9_OA_DEBUG_DISABLE_CLK_RATIO_REPORTS    (1<<5)
 524 #define  GEN9_OA_DEBUG_INCLUDE_CLK_RATIO            (1<<6)
 525 #define  GEN9_OA_DEBUG_DISABLE_GO_1_0_REPORTS       (1<<2)
 526 #define  GEN9_OA_DEBUG_DISABLE_CTX_SWITCH_REPORTS   (1<<1)
 527
 528 #define GEN8_OACONTROL _MMIO(0x2B00)
 529 #define  GEN8_OA_REPORT_FORMAT_A12          (0<<2)
 530 #define  GEN8_OA_REPORT_FORMAT_A12_B8_C8    (2<<2)
 531 #define  GEN8_OA_REPORT_FORMAT_A36_B8_C8    (5<<2)
 532 #define  GEN8_OA_REPORT_FORMAT_C4_B8        (7<<2)
 533 #define  GEN8_OA_REPORT_FORMAT_SHIFT        2
 534 #define  GEN8_OA_SPECIFIC_CONTEXT_ENABLE    (1<<1)
 535 #define  GEN8_OA_COUNTER_ENABLE             (1<<0)
 536
 537 #define GEN8_OACTXCONTROL _MMIO(0x2360)
 538 #define  GEN8_OA_TIMER_PERIOD_MASK          0x3F
 539 #define  GEN8_OA_TIMER_PERIOD_SHIFT         2
 540 #define  GEN8_OA_TIMER_ENABLE               (1<<1)
 541 #define  GEN8_OA_COUNTER_RESUME             (1<<0)
 542
 543 #define GEN7_OABUFFER _MMIO(0x23B0) /* R/W */
 544 #define  GEN7_OABUFFER_OVERRUN_DISABLE      (1<<3)
 545 #define  GEN7_OABUFFER_EDGE_TRIGGER         (1<<2)
 546 #define  GEN7_OABUFFER_STOP_RESUME_ENABLE   (1<<1)
 547 #define  GEN7_OABUFFER_RESUME               (1<<0)
 548
 549 #define GEN8_OABUFFER_UDW _MMIO(0x23b4)
 550 #define GEN8_OABUFFER _MMIO(0x2b14)
 551 #define  GEN8_OABUFFER_MEM_SELECT_GGTT      (1 << 0)  /* 0: PPGTT, 1: GGTT */
 552
 553 #define GEN7_OASTATUS1 _MMIO(0x2364)
 554 #define  GEN7_OASTATUS1_TAIL_MASK           0xffffffc0
 555 #define  GEN7_OASTATUS1_COUNTER_OVERFLOW    (1<<2)
 556 #define  GEN7_OASTATUS1_OABUFFER_OVERFLOW   (1<<1)
 557 #define  GEN7_OASTATUS1_REPORT_LOST         (1<<0)
 558
 559 #define GEN7_OASTATUS2 _MMIO(0x2368)
 560 #define  GEN7_OASTATUS2_HEAD_MASK           0xffffffc0
 561 #define  GEN7_OASTATUS2_MEM_SELECT_GGTT     (1 << 0) /* 0: PPGTT, 1: GGTT */
 562
 563 #define GEN8_OASTATUS _MMIO(0x2b08)
 564 #define  GEN8_OASTATUS_OVERRUN_STATUS       (1<<3)
 565 #define  GEN8_OASTATUS_COUNTER_OVERFLOW     (1<<2)
 566 #define  GEN8_OASTATUS_OABUFFER_OVERFLOW    (1<<1)
 567 #define  GEN8_OASTATUS_REPORT_LOST          (1<<0)
 568
 569 #define GEN8_OAHEADPTR _MMIO(0x2B0C)
 570 #define GEN8_OAHEADPTR_MASK    0xffffffc0
 571 #define GEN8_OATAILPTR _MMIO(0x2B10)
 572 #define GEN8_OATAILPTR_MASK    0xffffffc0
 573
 574 #define OABUFFER_SIZE_128K  (0<<3)
 575 #define OABUFFER_SIZE_256K  (1<<3)
 576 #define OABUFFER_SIZE_512K  (2<<3)
 577 #define OABUFFER_SIZE_1M    (3<<3)
 578 #define OABUFFER_SIZE_2M    (4<<3)
 579 #define OABUFFER_SIZE_4M    (5<<3)
 580 #define OABUFFER_SIZE_8M    (6<<3)
 581 #define OABUFFER_SIZE_16M   (7<<3)
 582
 583 /*
 584  * Flexible, Aggregate EU Counter Registers.
 585  * Note: these aren't contiguous
 586  */
 587 #define EU_PERF_CNTL0       _MMIO(0xe458)
 588 #define EU_PERF_CNTL1       _MMIO(0xe558)
 589 #define EU_PERF_CNTL2       _MMIO(0xe658)
 590 #define EU_PERF_CNTL3       _MMIO(0xe758)
 591 #define EU_PERF_CNTL4       _MMIO(0xe45c)
 592 #define EU_PERF_CNTL5       _MMIO(0xe55c)
 593 #define EU_PERF_CNTL6       _MMIO(0xe65c)
 594
 595 /*
 596  * OA Boolean state
 597  */
 598
 599 #define OASTARTTRIG1 _MMIO(0x2710)
 600 #define OASTARTTRIG1_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
 601 #define OASTARTTRIG1_THRESHOLD_MASK           0xffff
 602
 603 #define OASTARTTRIG2 _MMIO(0x2714)
 604 #define OASTARTTRIG2_INVERT_A_0 (1<<0)
 605 #define OASTARTTRIG2_INVERT_A_1 (1<<1)
 606 #define OASTARTTRIG2_INVERT_A_2 (1<<2)
 607 #define OASTARTTRIG2_INVERT_A_3 (1<<3)
 608 #define OASTARTTRIG2_INVERT_A_4 (1<<4)
 609 #define OASTARTTRIG2_INVERT_A_5 (1<<5)
 610 #define OASTARTTRIG2_INVERT_A_6 (1<<6)
 611 #define OASTARTTRIG2_INVERT_A_7 (1<<7)
 612 #define OASTARTTRIG2_INVERT_A_8 (1<<8)
 613 #define OASTARTTRIG2_INVERT_A_9 (1<<9)
 614 #define OASTARTTRIG2_INVERT_A_10 (1<<10)
 615 #define OASTARTTRIG2_INVERT_A_11 (1<<11)
 616 #define OASTARTTRIG2_INVERT_A_12 (1<<12)
 617 #define OASTARTTRIG2_INVERT_A_13 (1<<13)
 618 #define OASTARTTRIG2_INVERT_A_14 (1<<14)
 619 #define OASTARTTRIG2_INVERT_A_15 (1<<15)
 620 #define OASTARTTRIG2_INVERT_B_0 (1<<16)
 621 #define OASTARTTRIG2_INVERT_B_1 (1<<17)
 622 #define OASTARTTRIG2_INVERT_B_2 (1<<18)
 623 #define OASTARTTRIG2_INVERT_B_3 (1<<19)
 624 #define OASTARTTRIG2_INVERT_C_0 (1<<20)
 625 #define OASTARTTRIG2_INVERT_C_1 (1<<21)
 626 #define OASTARTTRIG2_INVERT_D_0 (1<<22)
 627 #define OASTARTTRIG2_THRESHOLD_ENABLE       (1<<23)
 628 #define OASTARTTRIG2_START_TRIG_FLAG_MBZ    (1<<24)
 629 #define OASTARTTRIG2_EVENT_SELECT_0  (1<<28)
 630 #define OASTARTTRIG2_EVENT_SELECT_1  (1<<29)
 631 #define OASTARTTRIG2_EVENT_SELECT_2  (1<<30)
 632 #define OASTARTTRIG2_EVENT_SELECT_3  (1<<31)
 633
 634 #define OASTARTTRIG3 _MMIO(0x2718)
 635 #define OASTARTTRIG3_NOA_SELECT_MASK       0xf
 636 #define OASTARTTRIG3_NOA_SELECT_8_SHIFT    0
 637 #define OASTARTTRIG3_NOA_SELECT_9_SHIFT    4
 638 #define OASTARTTRIG3_NOA_SELECT_10_SHIFT   8
 639 #define OASTARTTRIG3_NOA_SELECT_11_SHIFT   12
 640 #define OASTARTTRIG3_NOA_SELECT_12_SHIFT   16
 641 #define OASTARTTRIG3_NOA_SELECT_13_SHIFT   20
 642 #define OASTARTTRIG3_NOA_SELECT_14_SHIFT   24
 643 #define OASTARTTRIG3_NOA_SELECT_15_SHIFT   28
 644
 645 #define OASTARTTRIG4 _MMIO(0x271c)
 646 #define OASTARTTRIG4_NOA_SELECT_MASK        0xf
 647 #define OASTARTTRIG4_NOA_SELECT_0_SHIFT    0
 648 #define OASTARTTRIG4_NOA_SELECT_1_SHIFT    4
 649 #define OASTARTTRIG4_NOA_SELECT_2_SHIFT    8
 650 #define OASTARTTRIG4_NOA_SELECT_3_SHIFT    12
 651 #define OASTARTTRIG4_NOA_SELECT_4_SHIFT    16
 652 #define OASTARTTRIG4_NOA_SELECT_5_SHIFT    20
 653 #define OASTARTTRIG4_NOA_SELECT_6_SHIFT    24
 654 #define OASTARTTRIG4_NOA_SELECT_7_SHIFT    28
 655
 656 #define OASTARTTRIG5 _MMIO(0x2720)
 657 #define OASTARTTRIG5_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
 658 #define OASTARTTRIG5_THRESHOLD_MASK           0xffff
 659
 660 #define OASTARTTRIG6 _MMIO(0x2724)
 661 #define OASTARTTRIG6_INVERT_A_0 (1<<0)
 662 #define OASTARTTRIG6_INVERT_A_1 (1<<1)
 663 #define OASTARTTRIG6_INVERT_A_2 (1<<2)
 664 #define OASTARTTRIG6_INVERT_A_3 (1<<3)
 665 #define OASTARTTRIG6_INVERT_A_4 (1<<4)
 666 #define OASTARTTRIG6_INVERT_A_5 (1<<5)
 667 #define OASTARTTRIG6_INVERT_A_6 (1<<6)
 668 #define OASTARTTRIG6_INVERT_A_7 (1<<7)
 669 #define OASTARTTRIG6_INVERT_A_8 (1<<8)
 670 #define OASTARTTRIG6_INVERT_A_9 (1<<9)
 671 #define OASTARTTRIG6_INVERT_A_10 (1<<10)
 672 #define OASTARTTRIG6_INVERT_A_11 (1<<11)
 673 #define OASTARTTRIG6_INVERT_A_12 (1<<12)
 674 #define OASTARTTRIG6_INVERT_A_13 (1<<13)
 675 #define OASTARTTRIG6_INVERT_A_14 (1<<14)
 676 #define OASTARTTRIG6_INVERT_A_15 (1<<15)
 677 #define OASTARTTRIG6_INVERT_B_0 (1<<16)
 678 #define OASTARTTRIG6_INVERT_B_1 (1<<17)
 679 #define OASTARTTRIG6_INVERT_B_2 (1<<18)
 680 #define OASTARTTRIG6_INVERT_B_3 (1<<19)
 681 #define OASTARTTRIG6_INVERT_C_0 (1<<20)
 682 #define OASTARTTRIG6_INVERT_C_1 (1<<21)
 683 #define OASTARTTRIG6_INVERT_D_0 (1<<22)
 684 #define OASTARTTRIG6_THRESHOLD_ENABLE       (1<<23)
 685 #define OASTARTTRIG6_START_TRIG_FLAG_MBZ    (1<<24)
 686 #define OASTARTTRIG6_EVENT_SELECT_4  (1<<28)
 687 #define OASTARTTRIG6_EVENT_SELECT_5  (1<<29)
 688 #define OASTARTTRIG6_EVENT_SELECT_6  (1<<30)
 689 #define OASTARTTRIG6_EVENT_SELECT_7  (1<<31)
 690
 691 #define OASTARTTRIG7 _MMIO(0x2728)
 692 #define OASTARTTRIG7_NOA_SELECT_MASK       0xf
 693 #define OASTARTTRIG7_NOA_SELECT_8_SHIFT    0
 694 #define OASTARTTRIG7_NOA_SELECT_9_SHIFT    4
 695 #define OASTARTTRIG7_NOA_SELECT_10_SHIFT   8
 696 #define OASTARTTRIG7_NOA_SELECT_11_SHIFT   12
 697 #define OASTARTTRIG7_NOA_SELECT_12_SHIFT   16
 698 #define OASTARTTRIG7_NOA_SELECT_13_SHIFT   20
 699 #define OASTARTTRIG7_NOA_SELECT_14_SHIFT   24
 700 #define OASTARTTRIG7_NOA_SELECT_15_SHIFT   28
 701
 702 #define OASTARTTRIG8 _MMIO(0x272c)
 703 #define OASTARTTRIG8_NOA_SELECT_MASK       0xf
 704 #define OASTARTTRIG8_NOA_SELECT_0_SHIFT    0
 705 #define OASTARTTRIG8_NOA_SELECT_1_SHIFT    4
 706 #define OASTARTTRIG8_NOA_SELECT_2_SHIFT    8
 707 #define OASTARTTRIG8_NOA_SELECT_3_SHIFT    12
 708 #define OASTARTTRIG8_NOA_SELECT_4_SHIFT    16
 709 #define OASTARTTRIG8_NOA_SELECT_5_SHIFT    20
 710 #define OASTARTTRIG8_NOA_SELECT_6_SHIFT    24
 711 #define OASTARTTRIG8_NOA_SELECT_7_SHIFT    28
 712
 713 #define OAREPORTTRIG1 _MMIO(0x2740)
 714 #define OAREPORTTRIG1_THRESHOLD_MASK 0xffff
 715 #define OAREPORTTRIG1_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
 716
 717 #define OAREPORTTRIG2 _MMIO(0x2744)
 718 #define OAREPORTTRIG2_INVERT_A_0  (1<<0)
 719 #define OAREPORTTRIG2_INVERT_A_1  (1<<1)
 720 #define OAREPORTTRIG2_INVERT_A_2  (1<<2)
 721 #define OAREPORTTRIG2_INVERT_A_3  (1<<3)
 722 #define OAREPORTTRIG2_INVERT_A_4  (1<<4)
 723 #define OAREPORTTRIG2_INVERT_A_5  (1<<5)
 724 #define OAREPORTTRIG2_INVERT_A_6  (1<<6)
 725 #define OAREPORTTRIG2_INVERT_A_7  (1<<7)
 726 #define OAREPORTTRIG2_INVERT_A_8  (1<<8)
 727 #define OAREPORTTRIG2_INVERT_A_9  (1<<9)
 728 #define OAREPORTTRIG2_INVERT_A_10 (1<<10)
 729 #define OAREPORTTRIG2_INVERT_A_11 (1<<11)
 730 #define OAREPORTTRIG2_INVERT_A_12 (1<<12)
 731 #define OAREPORTTRIG2_INVERT_A_13 (1<<13)
 732 #define OAREPORTTRIG2_INVERT_A_14 (1<<14)
 733 #define OAREPORTTRIG2_INVERT_A_15 (1<<15)
 734 #define OAREPORTTRIG2_INVERT_B_0  (1<<16)
 735 #define OAREPORTTRIG2_INVERT_B_1  (1<<17)
 736 #define OAREPORTTRIG2_INVERT_B_2  (1<<18)
 737 #define OAREPORTTRIG2_INVERT_B_3  (1<<19)
 738 #define OAREPORTTRIG2_INVERT_C_0  (1<<20)
 739 #define OAREPORTTRIG2_INVERT_C_1  (1<<21)
 740 #define OAREPORTTRIG2_INVERT_D_0  (1<<22)
 741 #define OAREPORTTRIG2_THRESHOLD_ENABLE      (1<<23)
 742 #define OAREPORTTRIG2_REPORT_TRIGGER_ENABLE (1<<31)
 743
 744 #define OAREPORTTRIG3 _MMIO(0x2748)
 745 #define OAREPORTTRIG3_NOA_SELECT_MASK       0xf
 746 #define OAREPORTTRIG3_NOA_SELECT_8_SHIFT    0
 747 #define OAREPORTTRIG3_NOA_SELECT_9_SHIFT    4
 748 #define OAREPORTTRIG3_NOA_SELECT_10_SHIFT   8
 749 #define OAREPORTTRIG3_NOA_SELECT_11_SHIFT   12
 750 #define OAREPORTTRIG3_NOA_SELECT_12_SHIFT   16
 751 #define OAREPORTTRIG3_NOA_SELECT_13_SHIFT   20
 752 #define OAREPORTTRIG3_NOA_SELECT_14_SHIFT   24
 753 #define OAREPORTTRIG3_NOA_SELECT_15_SHIFT   28
 754
 755 #define OAREPORTTRIG4 _MMIO(0x274c)
 756 #define OAREPORTTRIG4_NOA_SELECT_MASK       0xf
 757 #define OAREPORTTRIG4_NOA_SELECT_0_SHIFT    0
 758 #define OAREPORTTRIG4_NOA_SELECT_1_SHIFT    4
 759 #define OAREPORTTRIG4_NOA_SELECT_2_SHIFT    8
 760 #define OAREPORTTRIG4_NOA_SELECT_3_SHIFT    12
 761 #define OAREPORTTRIG4_NOA_SELECT_4_SHIFT    16
 762 #define OAREPORTTRIG4_NOA_SELECT_5_SHIFT    20
 763 #define OAREPORTTRIG4_NOA_SELECT_6_SHIFT    24
 764 #define OAREPORTTRIG4_NOA_SELECT_7_SHIFT    28
 765
 766 #define OAREPORTTRIG5 _MMIO(0x2750)
 767 #define OAREPORTTRIG5_THRESHOLD_MASK 0xffff
 768 #define OAREPORTTRIG5_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
 769
 770 #define OAREPORTTRIG6 _MMIO(0x2754)
 771 #define OAREPORTTRIG6_INVERT_A_0  (1<<0)
 772 #define OAREPORTTRIG6_INVERT_A_1  (1<<1)
 773 #define OAREPORTTRIG6_INVERT_A_2  (1<<2)
 774 #define OAREPORTTRIG6_INVERT_A_3  (1<<3)
 775 #define OAREPORTTRIG6_INVERT_A_4  (1<<4)
 776 #define OAREPORTTRIG6_INVERT_A_5  (1<<5)
 777 #define OAREPORTTRIG6_INVERT_A_6  (1<<6)
 778 #define OAREPORTTRIG6_INVERT_A_7  (1<<7)
 779 #define OAREPORTTRIG6_INVERT_A_8  (1<<8)
 780 #define OAREPORTTRIG6_INVERT_A_9  (1<<9)
 781 #define OAREPORTTRIG6_INVERT_A_10 (1<<10)
 782 #define OAREPORTTRIG6_INVERT_A_11 (1<<11)
 783 #define OAREPORTTRIG6_INVERT_A_12 (1<<12)
 784 #define OAREPORTTRIG6_INVERT_A_13 (1<<13)
 785 #define OAREPORTTRIG6_INVERT_A_14 (1<<14)
 786 #define OAREPORTTRIG6_INVERT_A_15 (1<<15)
 787 #define OAREPORTTRIG6_INVERT_B_0  (1<<16)
 788 #define OAREPORTTRIG6_INVERT_B_1  (1<<17)
 789 #define OAREPORTTRIG6_INVERT_B_2  (1<<18)
 790 #define OAREPORTTRIG6_INVERT_B_3  (1<<19)
 791 #define OAREPORTTRIG6_INVERT_C_0  (1<<20)
 792 #define OAREPORTTRIG6_INVERT_C_1  (1<<21)
 793 #define OAREPORTTRIG6_INVERT_D_0  (1<<22)
 794 #define OAREPORTTRIG6_THRESHOLD_ENABLE      (1<<23)
 795 #define OAREPORTTRIG6_REPORT_TRIGGER_ENABLE (1<<31)
 796
 797 #define OAREPORTTRIG7 _MMIO(0x2758)
 798 #define OAREPORTTRIG7_NOA_SELECT_MASK       0xf
 799 #define OAREPORTTRIG7_NOA_SELECT_8_SHIFT    0
 800 #define OAREPORTTRIG7_NOA_SELECT_9_SHIFT    4
 801 #define OAREPORTTRIG7_NOA_SELECT_10_SHIFT   8
 802 #define OAREPORTTRIG7_NOA_SELECT_11_SHIFT   12
 803 #define OAREPORTTRIG7_NOA_SELECT_12_SHIFT   16
 804 #define OAREPORTTRIG7_NOA_SELECT_13_SHIFT   20
 805 #define OAREPORTTRIG7_NOA_SELECT_14_SHIFT   24
 806 #define OAREPORTTRIG7_NOA_SELECT_15_SHIFT   28
 807
 808 #define OAREPORTTRIG8 _MMIO(0x275c)
 809 #define OAREPORTTRIG8_NOA_SELECT_MASK       0xf
 810 #define OAREPORTTRIG8_NOA_SELECT_0_SHIFT    0
 811 #define OAREPORTTRIG8_NOA_SELECT_1_SHIFT    4
 812 #define OAREPORTTRIG8_NOA_SELECT_2_SHIFT    8
 813 #define OAREPORTTRIG8_NOA_SELECT_3_SHIFT    12
 814 #define OAREPORTTRIG8_NOA_SELECT_4_SHIFT    16
 815 #define OAREPORTTRIG8_NOA_SELECT_5_SHIFT    20
 816 #define OAREPORTTRIG8_NOA_SELECT_6_SHIFT    24
 817 #define OAREPORTTRIG8_NOA_SELECT_7_SHIFT    28
 818
 819 /* CECX_0 */
 820 #define OACEC_COMPARE_LESS_OR_EQUAL     6
 821 #define OACEC_COMPARE_NOT_EQUAL         5
 822 #define OACEC_COMPARE_LESS_THAN         4
 823 #define OACEC_COMPARE_GREATER_OR_EQUAL  3
 824 #define OACEC_COMPARE_EQUAL             2
 825 #define OACEC_COMPARE_GREATER_THAN      1
 826 #define OACEC_COMPARE_ANY_EQUAL         0
 827
 828 #define OACEC_COMPARE_VALUE_MASK    0xffff
 829 #define OACEC_COMPARE_VALUE_SHIFT   3
 830
 831 #define OACEC_SELECT_NOA        (0<<19)
 832 #define OACEC_SELECT_PREV       (1<<19)
 833 #define OACEC_SELECT_BOOLEAN    (2<<19)
 834
 835 /* CECX_1 */
 836 #define OACEC_MASK_MASK             0xffff
 837 #define OACEC_CONSIDERATIONS_MASK   0xffff
 838 #define OACEC_CONSIDERATIONS_SHIFT  16
 839
 840 #define OACEC0_0 _MMIO(0x2770)
 841 #define OACEC0_1 _MMIO(0x2774)
 842 #define OACEC1_0 _MMIO(0x2778)
 843 #define OACEC1_1 _MMIO(0x277c)
 844 #define OACEC2_0 _MMIO(0x2780)
 845 #define OACEC2_1 _MMIO(0x2784)
 846 #define OACEC3_0 _MMIO(0x2788)
 847 #define OACEC3_1 _MMIO(0x278c)
 848 #define OACEC4_0 _MMIO(0x2790)
 849 #define OACEC4_1 _MMIO(0x2794)
 850 #define OACEC5_0 _MMIO(0x2798)
 851 #define OACEC5_1 _MMIO(0x279c)
 852 #define OACEC6_0 _MMIO(0x27a0)
 853 #define OACEC6_1 _MMIO(0x27a4)
 854 #define OACEC7_0 _MMIO(0x27a8)
 855 #define OACEC7_1 _MMIO(0x27ac)
 856
 857 /* OA perf counters */
 858 #define OA_PERFCNT1_LO      _MMIO(0x91B8)
 859 #define OA_PERFCNT1_HI      _MMIO(0x91BC)
 860 #define OA_PERFCNT2_LO      _MMIO(0x91C0)
 861 #define OA_PERFCNT2_HI      _MMIO(0x91C4)
 862 #define OA_PERFCNT3_LO      _MMIO(0x91C8)
 863 #define OA_PERFCNT3_HI      _MMIO(0x91CC)
 864 #define OA_PERFCNT4_LO      _MMIO(0x91D8)
 865 #define OA_PERFCNT4_HI      _MMIO(0x91DC)
 866
 867 #define OA_PERFMATRIX_LO    _MMIO(0x91C8)
 868 #define OA_PERFMATRIX_HI    _MMIO(0x91CC)
 869
 870 /* RPM unit config (Gen8+) */
 871 #define RPM_CONFIG0         _MMIO(0x0D00)
 872 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT      3
 873 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK       (1 << GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
 874 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ   0
 875 #define  GEN9_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ     1
 876 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT     3
 877 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_MASK      (0x7 << GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_SHIFT)
 878 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_24_MHZ    0
 879 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_19_2_MHZ  1
 880 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_38_4_MHZ  2
 881 #define  GEN11_RPM_CONFIG0_CRYSTAL_CLOCK_FREQ_25_MHZ    3
 882 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT    1
 883 #define  GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_MASK     (0x3 << GEN10_RPM_CONFIG0_CTC_SHIFT_PARAMETER_SHIFT)
 884
 885 #define RPM_CONFIG1         _MMIO(0x0D04)
 886 #define  GEN10_GT_NOA_ENABLE  (1 << 9)
 887
 888 /* GPM unit config (Gen9+) */
 889 #define CTC_MODE                        _MMIO(0xA26C)
 890 #define  CTC_SOURCE_PARAMETER_MASK 1
 891 #define  CTC_SOURCE_CRYSTAL_CLOCK       0
 892 #define  CTC_SOURCE_DIVIDE_LOGIC        1
 893 #define  CTC_SHIFT_PARAMETER_SHIFT      1
 894 #define  CTC_SHIFT_PARAMETER_MASK       (0x3 << CTC_SHIFT_PARAMETER_SHIFT)
 895
 896 /* RCP unit config (Gen8+) */
 897 #define RCP_CONFIG          _MMIO(0x0D08)
 898
 899 /* NOA (HSW) */
 900 #define HSW_MBVID2_NOA0         _MMIO(0x9E80)
 901 #define HSW_MBVID2_NOA1         _MMIO(0x9E84)
 902 #define HSW_MBVID2_NOA2         _MMIO(0x9E88)
 903 #define HSW_MBVID2_NOA3         _MMIO(0x9E8C)
 904 #define HSW_MBVID2_NOA4         _MMIO(0x9E90)
 905 #define HSW_MBVID2_NOA5         _MMIO(0x9E94)
 906 #define HSW_MBVID2_NOA6         _MMIO(0x9E98)
 907 #define HSW_MBVID2_NOA7         _MMIO(0x9E9C)
 908 #define HSW_MBVID2_NOA8         _MMIO(0x9EA0)
 909 #define HSW_MBVID2_NOA9         _MMIO(0x9EA4)
 910
 911 #define HSW_MBVID2_MISR0        _MMIO(0x9EC0)
 912
 913 /* NOA (Gen8+) */
 914 #define NOA_CONFIG(i)       _MMIO(0x0D0C + (i) * 4)
 915
 916 #define MICRO_BP0_0         _MMIO(0x9800)
 917 #define MICRO_BP0_2         _MMIO(0x9804)
 918 #define MICRO_BP0_1         _MMIO(0x9808)
 919
 920 #define MICRO_BP1_0         _MMIO(0x980C)
 921 #define MICRO_BP1_2         _MMIO(0x9810)
 922 #define MICRO_BP1_1         _MMIO(0x9814)
 923
 924 #define MICRO_BP2_0         _MMIO(0x9818)
 925 #define MICRO_BP2_2         _MMIO(0x981C)
 926 #define MICRO_BP2_1         _MMIO(0x9820)
 927
 928 #define MICRO_BP3_0         _MMIO(0x9824)
 929 #define MICRO_BP3_2         _MMIO(0x9828)
 930 #define MICRO_BP3_1         _MMIO(0x982C)
 931
 932 #define MICRO_BP_TRIGGER                _MMIO(0x9830)
 933 #define MICRO_BP3_COUNT_STATUS01        _MMIO(0x9834)
 934 #define MICRO_BP3_COUNT_STATUS23        _MMIO(0x9838)
 935 #define MICRO_BP_FIRED_ARMED            _MMIO(0x983C)
 936
 937 #define GDT_CHICKEN_BITS    _MMIO(0x9840)
 938 #define   GT_NOA_ENABLE     0x00000080
 939
 940 #define NOA_DATA            _MMIO(0x986C)
 941 #define NOA_WRITE           _MMIO(0x9888)
 942
 943 #define _GEN7_PIPEA_DE_LOAD_SL  0x70068
 944 #define _GEN7_PIPEB_DE_LOAD_SL  0x71068
 945 #define GEN7_PIPE_DE_LOAD_SL(pipe) _MMIO_PIPE(pipe, _GEN7_PIPEA_DE_LOAD_SL, _GEN7_PIPEB_DE_LOAD_SL)
 946
 947 /*
 948  * Reset registers
 949  */
 950 #define DEBUG_RESET_I830                _MMIO(0x6070)
 951 #define  DEBUG_RESET_FULL               (1<<7)
 952 #define  DEBUG_RESET_RENDER             (1<<8)
 953 #define  DEBUG_RESET_DISPLAY            (1<<9)
 954
 955 /*
 956  * IOSF sideband
 957  */
 958 #define VLV_IOSF_DOORBELL_REQ                   _MMIO(VLV_DISPLAY_BASE + 0x2100)
 959 #define   IOSF_DEVFN_SHIFT                      24
 960 #define   IOSF_OPCODE_SHIFT                     16
 961 #define   IOSF_PORT_SHIFT                       8
 962 #define   IOSF_BYTE_ENABLES_SHIFT               4
 963 #define   IOSF_BAR_SHIFT                        1
 964 #define   IOSF_SB_BUSY                          (1<<0)
 965 #define   IOSF_PORT_BUNIT                       0x03
 966 #define   IOSF_PORT_PUNIT                       0x04
 967 #define   IOSF_PORT_NC                          0x11
 968 #define   IOSF_PORT_DPIO                        0x12
 969 #define   IOSF_PORT_GPIO_NC                     0x13
 970 #define   IOSF_PORT_CCK                         0x14
 971 #define   IOSF_PORT_DPIO_2                      0x1a
 972 #define   IOSF_PORT_FLISDSI                     0x1b
 973 #define   IOSF_PORT_GPIO_SC                     0x48
 974 #define   IOSF_PORT_GPIO_SUS                    0xa8
 975 #define   IOSF_PORT_CCU                         0xa9
 976 #define   CHV_IOSF_PORT_GPIO_N                  0x13
 977 #define   CHV_IOSF_PORT_GPIO_SE                 0x48
 978 #define   CHV_IOSF_PORT_GPIO_E                  0xa8
 979 #define   CHV_IOSF_PORT_GPIO_SW                 0xb2
 980 #define VLV_IOSF_DATA                           _MMIO(VLV_DISPLAY_BASE + 0x2104)
 981 #define VLV_IOSF_ADDR                           _MMIO(VLV_DISPLAY_BASE + 0x2108)
 982
 983 /* See configdb bunit SB addr map */
 984 #define BUNIT_REG_BISOC                         0x11
 985
 986 #define PUNIT_REG_DSPFREQ                       0x36
 987 #define   DSPFREQSTAT_SHIFT_CHV                 24
 988 #define   DSPFREQSTAT_MASK_CHV                  (0x1f << DSPFREQSTAT_SHIFT_CHV)
 989 #define   DSPFREQGUAR_SHIFT_CHV                 8
 990 #define   DSPFREQGUAR_MASK_CHV                  (0x1f << DSPFREQGUAR_SHIFT_CHV)
 991 #define   DSPFREQSTAT_SHIFT                     30
 992 #define   DSPFREQSTAT_MASK                      (0x3 << DSPFREQSTAT_SHIFT)
 993 #define   DSPFREQGUAR_SHIFT                     14
 994 #define   DSPFREQGUAR_MASK                      (0x3 << DSPFREQGUAR_SHIFT)
 995 #define   DSP_MAXFIFO_PM5_STATUS                (1 << 22) /* chv */
 996 #define   DSP_AUTO_CDCLK_GATE_DISABLE           (1 << 7) /* chv */
 997 #define   DSP_MAXFIFO_PM5_ENABLE                (1 << 6) /* chv */
 998 #define   _DP_SSC(val, pipe)                    ((val) << (2 * (pipe)))
 999 #define   DP_SSC_MASK(pipe)                     _DP_SSC(0x3, (pipe))
1000 #define   DP_SSC_PWR_ON(pipe)                   _DP_SSC(0x0, (pipe))
1001 #define   DP_SSC_CLK_GATE(pipe)                 _DP_SSC(0x1, (pipe))
1002 #define   DP_SSC_RESET(pipe)                    _DP_SSC(0x2, (pipe))
1003 #define   DP_SSC_PWR_GATE(pipe)                 _DP_SSC(0x3, (pipe))
1004 #define   _DP_SSS(val, pipe)                    ((val) << (2 * (pipe) + 16))
1005 #define   DP_SSS_MASK(pipe)                     _DP_SSS(0x3, (pipe))
1006 #define   DP_SSS_PWR_ON(pipe)                   _DP_SSS(0x0, (pipe))
1007 #define   DP_SSS_CLK_GATE(pipe)                 _DP_SSS(0x1, (pipe))
1008 #define   DP_SSS_RESET(pipe)                    _DP_SSS(0x2, (pipe))
1009 #define   DP_SSS_PWR_GATE(pipe)                 _DP_SSS(0x3, (pipe))
1010
1011 /*
1012  * i915_power_well_id:
1013  *
1014  * Platform specific IDs used to look up power wells and - except for custom
1015  * power wells - to define request/status register flag bit positions. As such
1016  * the set of IDs on a given platform must be unique and except for custom
1017  * power wells their value must stay fixed.
1018  */
1019 enum i915_power_well_id {
1020         /*
1021          * I830
1022          *  - custom power well
1023          */
1024         I830_DISP_PW_PIPES = 0,
1025
1026         /*
1027          * VLV/CHV
1028          *  - PUNIT_REG_PWRGT_CTRL (bit: id*2),
1029          *    PUNIT_REG_PWRGT_STATUS (bit: id*2) (PUNIT HAS v0.8)
1030          */
1031         PUNIT_POWER_WELL_RENDER                 = 0,
1032         PUNIT_POWER_WELL_MEDIA                  = 1,
1033         PUNIT_POWER_WELL_DISP2D                 = 3,
1034         PUNIT_POWER_WELL_DPIO_CMN_BC            = 5,
1035         PUNIT_POWER_WELL_DPIO_TX_B_LANES_01     = 6,
1036         PUNIT_POWER_WELL_DPIO_TX_B_LANES_23     = 7,
1037         PUNIT_POWER_WELL_DPIO_TX_C_LANES_01     = 8,
1038         PUNIT_POWER_WELL_DPIO_TX_C_LANES_23     = 9,
1039         PUNIT_POWER_WELL_DPIO_RX0               = 10,
1040         PUNIT_POWER_WELL_DPIO_RX1               = 11,
1041         PUNIT_POWER_WELL_DPIO_CMN_D             = 12,
1042         /*  - custom power well */
1043         CHV_DISP_PW_PIPE_A,                     /* 13 */
1044
1045         /*
1046          * HSW/BDW
1047          *  - HSW_PWR_WELL_CTL_DRIVER(0) (status bit: id*2, req bit: id*2+1)
1048          */
1049         HSW_DISP_PW_GLOBAL = 15,
1050
1051         /*
1052          * GEN9+
1053          *  - HSW_PWR_WELL_CTL_DRIVER(0) (status bit: id*2, req bit: id*2+1)
1054          */
1055         SKL_DISP_PW_MISC_IO = 0,
1056         SKL_DISP_PW_DDI_A_E,
1057         GLK_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1058         CNL_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1059         SKL_DISP_PW_DDI_B,
1060         SKL_DISP_PW_DDI_C,
1061         SKL_DISP_PW_DDI_D,
1062         CNL_DISP_PW_DDI_F = 6,
1063
1064         GLK_DISP_PW_AUX_A = 8,
1065         GLK_DISP_PW_AUX_B,
1066         GLK_DISP_PW_AUX_C,
1067         CNL_DISP_PW_AUX_A = GLK_DISP_PW_AUX_A,
1068         CNL_DISP_PW_AUX_B = GLK_DISP_PW_AUX_B,
1069         CNL_DISP_PW_AUX_C = GLK_DISP_PW_AUX_C,
1070         CNL_DISP_PW_AUX_D,
1071         CNL_DISP_PW_AUX_F,
1072
1073         SKL_DISP_PW_1 = 14,
1074         SKL_DISP_PW_2,
1075
1076         /* - custom power wells */
1077         SKL_DISP_PW_DC_OFF,
1078         BXT_DPIO_CMN_A,
1079         BXT_DPIO_CMN_BC,
1080         GLK_DPIO_CMN_C,                 /* 19 */
1081
1082         /*
1083          * Multiple platforms.
1084          * Must start following the highest ID of any platform.
1085          * - custom power wells
1086          */
1087         I915_DISP_PW_ALWAYS_ON = 20,
1088 };
1089
1090 #define PUNIT_REG_PWRGT_CTRL                    0x60
1091 #define PUNIT_REG_PWRGT_STATUS                  0x61
1092 #define   PUNIT_PWRGT_MASK(power_well)          (3 << ((power_well) * 2))
1093 #define   PUNIT_PWRGT_PWR_ON(power_well)        (0 << ((power_well) * 2))
1094 #define   PUNIT_PWRGT_CLK_GATE(power_well)      (1 << ((power_well) * 2))
1095 #define   PUNIT_PWRGT_RESET(power_well)         (2 << ((power_well) * 2))
1096 #define   PUNIT_PWRGT_PWR_GATE(power_well)      (3 << ((power_well) * 2))
1097
1098 #define PUNIT_REG_GPU_LFM                       0xd3
1099 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
1100 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
1101 #define   GPLLENABLE                            (1<<4)
1102 #define   GENFREQSTATUS                         (1<<0)
1103 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
1104 #define PUNIT_REG_CZ_TIMESTAMP                  0xce
1105
1106 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
1107 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
1108
1109 #define FB_GFX_FMAX_AT_VMAX_FUSE                0x136
1110 #define FB_GFX_FREQ_FUSE_MASK                   0xff
1111 #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT   24
1112 #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT   16
1113 #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT   8
1114
1115 #define FB_GFX_FMIN_AT_VMIN_FUSE                0x137
1116 #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT          8
1117
1118 #define PUNIT_REG_DDR_SETUP2                    0x139
1119 #define   FORCE_DDR_FREQ_REQ_ACK                (1 << 8)
1120 #define   FORCE_DDR_LOW_FREQ                    (1 << 1)
1121 #define   FORCE_DDR_HIGH_FREQ                   (1 << 0)
1122
1123 #define PUNIT_GPU_STATUS_REG                    0xdb
1124 #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT 16
1125 #define PUNIT_GPU_STATUS_MAX_FREQ_MASK          0xff
1126 #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT     8
1127 #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK      0xff
1128
1129 #define PUNIT_GPU_DUTYCYCLE_REG         0xdf
1130 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT      8
1131 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK       0xff
1132
1133 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
1134 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
1135 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
1136 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
1137 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
1138 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
1139 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
1140 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
1141 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
1142 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
1143
1144 #define VLV_TURBO_SOC_OVERRIDE  0x04
1145 #define         VLV_OVERRIDE_EN 1
1146 #define         VLV_SOC_TDP_EN  (1 << 1)
1147 #define         VLV_BIAS_CPU_125_SOC_875 (6 << 2)
1148 #define         CHV_BIAS_CPU_50_SOC_50 (3 << 2)
1149
1150 /* vlv2 north clock has */
1151 #define CCK_FUSE_REG                            0x8
1152 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
1153 #define CCK_REG_DSI_PLL_FUSE                    0x44
1154 #define CCK_REG_DSI_PLL_CONTROL                 0x48
1155 #define  DSI_PLL_VCO_EN                         (1 << 31)
1156 #define  DSI_PLL_LDO_GATE                       (1 << 30)
1157 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
1158 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
1159 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
1160 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
1161 #define  DSI_PLL_MUX_MASK                       (3 << 9)
1162 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
1163 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
1164 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
1165 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
1166 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
1167 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
1168 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
1169 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
1170 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
1171 #define  DSI_PLL_LOCK                           (1 << 0)
1172 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
1173 #define  DSI_PLL_LFSR                           (1 << 31)
1174 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
1175 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
1176 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
1177 #define  DSI_PLL_USYNC_CNT_SHIFT                18
1178 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
1179 #define  DSI_PLL_N1_DIV_SHIFT                   16
1180 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
1181 #define  DSI_PLL_M1_DIV_SHIFT                   0
1182 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
1183 #define CCK_CZ_CLOCK_CONTROL                    0x62
1184 #define CCK_GPLL_CLOCK_CONTROL                  0x67
1185 #define CCK_DISPLAY_CLOCK_CONTROL               0x6b
1186 #define CCK_DISPLAY_REF_CLOCK_CONTROL           0x6c
1187 #define  CCK_TRUNK_FORCE_ON                     (1 << 17)
1188 #define  CCK_TRUNK_FORCE_OFF                    (1 << 16)
1189 #define  CCK_FREQUENCY_STATUS                   (0x1f << 8)
1190 #define  CCK_FREQUENCY_STATUS_SHIFT             8
1191 #define  CCK_FREQUENCY_VALUES                   (0x1f << 0)
1192
1193 /* DPIO registers */
1194 #define DPIO_DEVFN                      0
1195
1196 #define DPIO_CTL                        _MMIO(VLV_DISPLAY_BASE + 0x2110)
1197 #define  DPIO_MODSEL1                   (1<<3) /* if ref clk b == 27 */
1198 #define  DPIO_MODSEL0                   (1<<2) /* if ref clk a == 27 */
1199 #define  DPIO_SFR_BYPASS                (1<<1)
1200 #define  DPIO_CMNRST                    (1<<0)
1201
1202 #define DPIO_PHY(pipe)                  ((pipe) >> 1)
1203 #define DPIO_PHY_IOSF_PORT(phy)         (dev_priv->dpio_phy_iosf_port[phy])
1204
1205 /*
1206  * Per pipe/PLL DPIO regs
1207  */
1208 #define _VLV_PLL_DW3_CH0                0x800c
1209 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
1210 #define   DPIO_POST_DIV_DAC             0
1211 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
1212 #define   DPIO_POST_DIV_LVDS1           2
1213 #define   DPIO_POST_DIV_LVDS2           3
1214 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
1215 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
1216 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
1217 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
1218 #define   DPIO_ENABLE_CALIBRATION       (1<<11)
1219 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
1220 #define   DPIO_M2DIV_MASK               0xff
1221 #define _VLV_PLL_DW3_CH1                0x802c
1222 #define VLV_PLL_DW3(ch) _PIPE(ch, _VLV_PLL_DW3_CH0, _VLV_PLL_DW3_CH1)
1223
1224 #define _VLV_PLL_DW5_CH0                0x8014
1225 #define   DPIO_REFSEL_OVERRIDE          27
1226 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
1227 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
1228 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
1229 #define   DPIO_PLL_REFCLK_SEL_MASK      3
1230 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
1231 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
1232 #define _VLV_PLL_DW5_CH1                0x8034
1233 #define VLV_PLL_DW5(ch) _PIPE(ch, _VLV_PLL_DW5_CH0, _VLV_PLL_DW5_CH1)
1234
1235 #define _VLV_PLL_DW7_CH0                0x801c
1236 #define _VLV_PLL_DW7_CH1                0x803c
1237 #define VLV_PLL_DW7(ch) _PIPE(ch, _VLV_PLL_DW7_CH0, _VLV_PLL_DW7_CH1)
1238
1239 #define _VLV_PLL_DW8_CH0                0x8040
1240 #define _VLV_PLL_DW8_CH1                0x8060
1241 #define VLV_PLL_DW8(ch) _PIPE(ch, _VLV_PLL_DW8_CH0, _VLV_PLL_DW8_CH1)
1242
1243 #define VLV_PLL_DW9_BCAST               0xc044
1244 #define _VLV_PLL_DW9_CH0                0x8044
1245 #define _VLV_PLL_DW9_CH1                0x8064
1246 #define VLV_PLL_DW9(ch) _PIPE(ch, _VLV_PLL_DW9_CH0, _VLV_PLL_DW9_CH1)
1247
1248 #define _VLV_PLL_DW10_CH0               0x8048
1249 #define _VLV_PLL_DW10_CH1               0x8068
1250 #define VLV_PLL_DW10(ch) _PIPE(ch, _VLV_PLL_DW10_CH0, _VLV_PLL_DW10_CH1)
1251
1252 #define _VLV_PLL_DW11_CH0               0x804c
1253 #define _VLV_PLL_DW11_CH1               0x806c
1254 #define VLV_PLL_DW11(ch) _PIPE(ch, _VLV_PLL_DW11_CH0, _VLV_PLL_DW11_CH1)
1255
1256 /* Spec for ref block start counts at DW10 */
1257 #define VLV_REF_DW13                    0x80ac
1258
1259 #define VLV_CMN_DW0                     0x8100
1260
1261 /*
1262  * Per DDI channel DPIO regs
1263  */
1264
1265 #define _VLV_PCS_DW0_CH0                0x8200
1266 #define _VLV_PCS_DW0_CH1                0x8400
1267 #define   DPIO_PCS_TX_LANE2_RESET       (1<<16)
1268 #define   DPIO_PCS_TX_LANE1_RESET       (1<<7)
1269 #define   DPIO_LEFT_TXFIFO_RST_MASTER2  (1<<4)
1270 #define   DPIO_RIGHT_TXFIFO_RST_MASTER2 (1<<3)
1271 #define VLV_PCS_DW0(ch) _PORT(ch, _VLV_PCS_DW0_CH0, _VLV_PCS_DW0_CH1)
1272
1273 #define _VLV_PCS01_DW0_CH0              0x200
1274 #define _VLV_PCS23_DW0_CH0              0x400
1275 #define _VLV_PCS01_DW0_CH1              0x2600
1276 #define _VLV_PCS23_DW0_CH1              0x2800
1277 #define VLV_PCS01_DW0(ch) _PORT(ch, _VLV_PCS01_DW0_CH0, _VLV_PCS01_DW0_CH1)
1278 #define VLV_PCS23_DW0(ch) _PORT(ch, _VLV_PCS23_DW0_CH0, _VLV_PCS23_DW0_CH1)
1279
1280 #define _VLV_PCS_DW1_CH0                0x8204
1281 #define _VLV_PCS_DW1_CH1                0x8404
1282 #define   CHV_PCS_REQ_SOFTRESET_EN      (1<<23)
1283 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1<<22)
1284 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1<<21)
1285 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
1286 #define   DPIO_PCS_CLK_SOFT_RESET       (1<<5)
1287 #define VLV_PCS_DW1(ch) _PORT(ch, _VLV_PCS_DW1_CH0, _VLV_PCS_DW1_CH1)
1288
1289 #define _VLV_PCS01_DW1_CH0              0x204
1290 #define _VLV_PCS23_DW1_CH0              0x404
1291 #define _VLV_PCS01_DW1_CH1              0x2604
1292 #define _VLV_PCS23_DW1_CH1              0x2804
1293 #define VLV_PCS01_DW1(ch) _PORT(ch, _VLV_PCS01_DW1_CH0, _VLV_PCS01_DW1_CH1)
1294 #define VLV_PCS23_DW1(ch) _PORT(ch, _VLV_PCS23_DW1_CH0, _VLV_PCS23_DW1_CH1)
1295
1296 #define _VLV_PCS_DW8_CH0                0x8220
1297 #define _VLV_PCS_DW8_CH1                0x8420
1298 #define   CHV_PCS_USEDCLKCHANNEL_OVRRIDE        (1 << 20)
1299 #define   CHV_PCS_USEDCLKCHANNEL                (1 << 21)
1300 #define VLV_PCS_DW8(ch) _PORT(ch, _VLV_PCS_DW8_CH0, _VLV_PCS_DW8_CH1)
1301
1302 #define _VLV_PCS01_DW8_CH0              0x0220
1303 #define _VLV_PCS23_DW8_CH0              0x0420
1304 #define _VLV_PCS01_DW8_CH1              0x2620
1305 #define _VLV_PCS23_DW8_CH1              0x2820
1306 #define VLV_PCS01_DW8(port) _PORT(port, _VLV_PCS01_DW8_CH0, _VLV_PCS01_DW8_CH1)
1307 #define VLV_PCS23_DW8(port) _PORT(port, _VLV_PCS23_DW8_CH0, _VLV_PCS23_DW8_CH1)
1308
1309 #define _VLV_PCS_DW9_CH0                0x8224
1310 #define _VLV_PCS_DW9_CH1                0x8424
1311 #define   DPIO_PCS_TX2MARGIN_MASK       (0x7<<13)
1312 #define   DPIO_PCS_TX2MARGIN_000        (0<<13)
1313 #define   DPIO_PCS_TX2MARGIN_101        (1<<13)
1314 #define   DPIO_PCS_TX1MARGIN_MASK       (0x7<<10)
1315 #define   DPIO_PCS_TX1MARGIN_000        (0<<10)
1316 #define   DPIO_PCS_TX1MARGIN_101        (1<<10)
1317 #define VLV_PCS_DW9(ch) _PORT(ch, _VLV_PCS_DW9_CH0, _VLV_PCS_DW9_CH1)
1318
1319 #define _VLV_PCS01_DW9_CH0              0x224
1320 #define _VLV_PCS23_DW9_CH0              0x424
1321 #define _VLV_PCS01_DW9_CH1              0x2624
1322 #define _VLV_PCS23_DW9_CH1              0x2824
1323 #define VLV_PCS01_DW9(ch) _PORT(ch, _VLV_PCS01_DW9_CH0, _VLV_PCS01_DW9_CH1)
1324 #define VLV_PCS23_DW9(ch) _PORT(ch, _VLV_PCS23_DW9_CH0, _VLV_PCS23_DW9_CH1)
1325
1326 #define _CHV_PCS_DW10_CH0               0x8228
1327 #define _CHV_PCS_DW10_CH1               0x8428
1328 #define   DPIO_PCS_SWING_CALC_TX0_TX2   (1<<30)
1329 #define   DPIO_PCS_SWING_CALC_TX1_TX3   (1<<31)
1330 #define   DPIO_PCS_TX2DEEMP_MASK        (0xf<<24)
1331 #define   DPIO_PCS_TX2DEEMP_9P5         (0<<24)
1332 #define   DPIO_PCS_TX2DEEMP_6P0         (2<<24)
1333 #define   DPIO_PCS_TX1DEEMP_MASK        (0xf<<16)
1334 #define   DPIO_PCS_TX1DEEMP_9P5         (0<<16)
1335 #define   DPIO_PCS_TX1DEEMP_6P0         (2<<16)
1336 #define CHV_PCS_DW10(ch) _PORT(ch, _CHV_PCS_DW10_CH0, _CHV_PCS_DW10_CH1)
1337
1338 #define _VLV_PCS01_DW10_CH0             0x0228
1339 #define _VLV_PCS23_DW10_CH0             0x0428
1340 #define _VLV_PCS01_DW10_CH1             0x2628
1341 #define _VLV_PCS23_DW10_CH1             0x2828
1342 #define VLV_PCS01_DW10(port) _PORT(port, _VLV_PCS01_DW10_CH0, _VLV_PCS01_DW10_CH1)
1343 #define VLV_PCS23_DW10(port) _PORT(port, _VLV_PCS23_DW10_CH0, _VLV_PCS23_DW10_CH1)
1344
1345 #define _VLV_PCS_DW11_CH0               0x822c
1346 #define _VLV_PCS_DW11_CH1               0x842c
1347 #define   DPIO_TX2_STAGGER_MASK(x)      ((x)<<24)
1348 #define   DPIO_LANEDESKEW_STRAP_OVRD    (1<<3)
1349 #define   DPIO_LEFT_TXFIFO_RST_MASTER   (1<<1)
1350 #define   DPIO_RIGHT_TXFIFO_RST_MASTER  (1<<0)
1351 #define VLV_PCS_DW11(ch) _PORT(ch, _VLV_PCS_DW11_CH0, _VLV_PCS_DW11_CH1)
1352
1353 #define _VLV_PCS01_DW11_CH0             0x022c
1354 #define _VLV_PCS23_DW11_CH0             0x042c
1355 #define _VLV_PCS01_DW11_CH1             0x262c
1356 #define _VLV_PCS23_DW11_CH1             0x282c
1357 #define VLV_PCS01_DW11(ch) _PORT(ch, _VLV_PCS01_DW11_CH0, _VLV_PCS01_DW11_CH1)
1358 #define VLV_PCS23_DW11(ch) _PORT(ch, _VLV_PCS23_DW11_CH0, _VLV_PCS23_DW11_CH1)
1359
1360 #define _VLV_PCS01_DW12_CH0             0x0230
1361 #define _VLV_PCS23_DW12_CH0             0x0430
1362 #define _VLV_PCS01_DW12_CH1             0x2630
1363 #define _VLV_PCS23_DW12_CH1             0x2830
1364 #define VLV_PCS01_DW12(ch) _PORT(ch, _VLV_PCS01_DW12_CH0, _VLV_PCS01_DW12_CH1)
1365 #define VLV_PCS23_DW12(ch) _PORT(ch, _VLV_PCS23_DW12_CH0, _VLV_PCS23_DW12_CH1)
1366
1367 #define _VLV_PCS_DW12_CH0               0x8230
1368 #define _VLV_PCS_DW12_CH1               0x8430
1369 #define   DPIO_TX2_STAGGER_MULT(x)      ((x)<<20)
1370 #define   DPIO_TX1_STAGGER_MULT(x)      ((x)<<16)
1371 #define   DPIO_TX1_STAGGER_MASK(x)      ((x)<<8)
1372 #define   DPIO_LANESTAGGER_STRAP_OVRD   (1<<6)
1373 #define   DPIO_LANESTAGGER_STRAP(x)     ((x)<<0)
1374 #define VLV_PCS_DW12(ch) _PORT(ch, _VLV_PCS_DW12_CH0, _VLV_PCS_DW12_CH1)
1375
1376 #define _VLV_PCS_DW14_CH0               0x8238
1377 #define _VLV_PCS_DW14_CH1               0x8438
1378 #define VLV_PCS_DW14(ch) _PORT(ch, _VLV_PCS_DW14_CH0, _VLV_PCS_DW14_CH1)
1379
1380 #define _VLV_PCS_DW23_CH0               0x825c
1381 #define _VLV_PCS_DW23_CH1               0x845c
1382 #define VLV_PCS_DW23(ch) _PORT(ch, _VLV_PCS_DW23_CH0, _VLV_PCS_DW23_CH1)
1383
1384 #define _VLV_TX_DW2_CH0                 0x8288
1385 #define _VLV_TX_DW2_CH1                 0x8488
1386 #define   DPIO_SWING_MARGIN000_SHIFT    16
1387 #define   DPIO_SWING_MARGIN000_MASK     (0xff << DPIO_SWING_MARGIN000_SHIFT)
1388 #define   DPIO_UNIQ_TRANS_SCALE_SHIFT   8
1389 #define VLV_TX_DW2(ch) _PORT(ch, _VLV_TX_DW2_CH0, _VLV_TX_DW2_CH1)
1390
1391 #define _VLV_TX_DW3_CH0                 0x828c
1392 #define _VLV_TX_DW3_CH1                 0x848c
1393 /* The following bit for CHV phy */
1394 #define   DPIO_TX_UNIQ_TRANS_SCALE_EN   (1<<27)
1395 #define   DPIO_SWING_MARGIN101_SHIFT    16
1396 #define   DPIO_SWING_MARGIN101_MASK     (0xff << DPIO_SWING_MARGIN101_SHIFT)
1397 #define VLV_TX_DW3(ch) _PORT(ch, _VLV_TX_DW3_CH0, _VLV_TX_DW3_CH1)
1398
1399 #define _VLV_TX_DW4_CH0                 0x8290
1400 #define _VLV_TX_DW4_CH1                 0x8490
1401 #define   DPIO_SWING_DEEMPH9P5_SHIFT    24
1402 #define   DPIO_SWING_DEEMPH9P5_MASK     (0xff << DPIO_SWING_DEEMPH9P5_SHIFT)
1403 #define   DPIO_SWING_DEEMPH6P0_SHIFT    16
1404 #define   DPIO_SWING_DEEMPH6P0_MASK     (0xff << DPIO_SWING_DEEMPH6P0_SHIFT)
1405 #define VLV_TX_DW4(ch) _PORT(ch, _VLV_TX_DW4_CH0, _VLV_TX_DW4_CH1)
1406
1407 #define _VLV_TX3_DW4_CH0                0x690
1408 #define _VLV_TX3_DW4_CH1                0x2a90
1409 #define VLV_TX3_DW4(ch) _PORT(ch, _VLV_TX3_DW4_CH0, _VLV_TX3_DW4_CH1)
1410
1411 #define _VLV_TX_DW5_CH0                 0x8294
1412 #define _VLV_TX_DW5_CH1                 0x8494
1413 #define   DPIO_TX_OCALINIT_EN           (1<<31)
1414 #define VLV_TX_DW5(ch) _PORT(ch, _VLV_TX_DW5_CH0, _VLV_TX_DW5_CH1)
1415
1416 #define _VLV_TX_DW11_CH0                0x82ac
1417 #define _VLV_TX_DW11_CH1                0x84ac
1418 #define VLV_TX_DW11(ch) _PORT(ch, _VLV_TX_DW11_CH0, _VLV_TX_DW11_CH1)
1419
1420 #define _VLV_TX_DW14_CH0                0x82b8
1421 #define _VLV_TX_DW14_CH1                0x84b8
1422 #define VLV_TX_DW14(ch) _PORT(ch, _VLV_TX_DW14_CH0, _VLV_TX_DW14_CH1)
1423
1424 /* CHV dpPhy registers */
1425 #define _CHV_PLL_DW0_CH0                0x8000
1426 #define _CHV_PLL_DW0_CH1                0x8180
1427 #define CHV_PLL_DW0(ch) _PIPE(ch, _CHV_PLL_DW0_CH0, _CHV_PLL_DW0_CH1)
1428
1429 #define _CHV_PLL_DW1_CH0                0x8004
1430 #define _CHV_PLL_DW1_CH1                0x8184
1431 #define   DPIO_CHV_N_DIV_SHIFT          8
1432 #define   DPIO_CHV_M1_DIV_BY_2          (0 << 0)
1433 #define CHV_PLL_DW1(ch) _PIPE(ch, _CHV_PLL_DW1_CH0, _CHV_PLL_DW1_CH1)
1434
1435 #define _CHV_PLL_DW2_CH0                0x8008
1436 #define _CHV_PLL_DW2_CH1                0x8188
1437 #define CHV_PLL_DW2(ch) _PIPE(ch, _CHV_PLL_DW2_CH0, _CHV_PLL_DW2_CH1)
1438
1439 #define _CHV_PLL_DW3_CH0                0x800c
1440 #define _CHV_PLL_DW3_CH1                0x818c
1441 #define  DPIO_CHV_FRAC_DIV_EN           (1 << 16)
1442 #define  DPIO_CHV_FIRST_MOD             (0 << 8)
1443 #define  DPIO_CHV_SECOND_MOD            (1 << 8)
1444 #define  DPIO_CHV_FEEDFWD_GAIN_SHIFT    0
1445 #define  DPIO_CHV_FEEDFWD_GAIN_MASK             (0xF << 0)
1446 #define CHV_PLL_DW3(ch) _PIPE(ch, _CHV_PLL_DW3_CH0, _CHV_PLL_DW3_CH1)
1447
1448 #define _CHV_PLL_DW6_CH0                0x8018
1449 #define _CHV_PLL_DW6_CH1                0x8198
1450 #define   DPIO_CHV_GAIN_CTRL_SHIFT      16
1451 #define   DPIO_CHV_INT_COEFF_SHIFT      8
1452 #define   DPIO_CHV_PROP_COEFF_SHIFT     0
1453 #define CHV_PLL_DW6(ch) _PIPE(ch, _CHV_PLL_DW6_CH0, _CHV_PLL_DW6_CH1)
1454
1455 #define _CHV_PLL_DW8_CH0                0x8020
1456 #define _CHV_PLL_DW8_CH1                0x81A0
1457 #define   DPIO_CHV_TDC_TARGET_CNT_SHIFT 0
1458 #define   DPIO_CHV_TDC_TARGET_CNT_MASK  (0x3FF << 0)
1459 #define CHV_PLL_DW8(ch) _PIPE(ch, _CHV_PLL_DW8_CH0, _CHV_PLL_DW8_CH1)
1460
1461 #define _CHV_PLL_DW9_CH0                0x8024
1462 #define _CHV_PLL_DW9_CH1                0x81A4
1463 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SHIFT              1 /* 3 bits */
1464 #define  DPIO_CHV_INT_LOCK_THRESHOLD_MASK               (7 << 1)
1465 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE 1 /* 1: coarse & 0 : fine  */
1466 #define CHV_PLL_DW9(ch) _PIPE(ch, _CHV_PLL_DW9_CH0, _CHV_PLL_DW9_CH1)
1467
1468 #define _CHV_CMN_DW0_CH0               0x8100
1469 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH0        19
1470 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH0        18
1471 #define   DPIO_ALLDL_POWERDOWN                  (1 << 1)
1472 #define   DPIO_ANYDL_POWERDOWN                  (1 << 0)
1473
1474 #define _CHV_CMN_DW5_CH0               0x8114
1475 #define   CHV_BUFRIGHTENA1_DISABLE      (0 << 20)
1476 #define   CHV_BUFRIGHTENA1_NORMAL       (1 << 20)
1477 #define   CHV_BUFRIGHTENA1_FORCE        (3 << 20)
1478 #define   CHV_BUFRIGHTENA1_MASK         (3 << 20)
1479 #define   CHV_BUFLEFTENA1_DISABLE       (0 << 22)
1480 #define   CHV_BUFLEFTENA1_NORMAL        (1 << 22)
1481 #define   CHV_BUFLEFTENA1_FORCE         (3 << 22)
1482 #define   CHV_BUFLEFTENA1_MASK          (3 << 22)
1483
1484 #define _CHV_CMN_DW13_CH0               0x8134
1485 #define _CHV_CMN_DW0_CH1                0x8080
1486 #define   DPIO_CHV_S1_DIV_SHIFT         21
1487 #define   DPIO_CHV_P1_DIV_SHIFT         13 /* 3 bits */
1488 #define   DPIO_CHV_P2_DIV_SHIFT         8  /* 5 bits */
1489 #define   DPIO_CHV_K_DIV_SHIFT          4
1490 #define   DPIO_PLL_FREQLOCK             (1 << 1)
1491 #define   DPIO_PLL_LOCK                 (1 << 0)
1492 #define CHV_CMN_DW13(ch) _PIPE(ch, _CHV_CMN_DW13_CH0, _CHV_CMN_DW0_CH1)
1493
1494 #define _CHV_CMN_DW14_CH0               0x8138
1495 #define _CHV_CMN_DW1_CH1                0x8084
1496 #define   DPIO_AFC_RECAL                (1 << 14)
1497 #define   DPIO_DCLKP_EN                 (1 << 13)
1498 #define   CHV_BUFLEFTENA2_DISABLE       (0 << 17) /* CL2 DW1 only */
1499 #define   CHV_BUFLEFTENA2_NORMAL        (1 << 17) /* CL2 DW1 only */
1500 #define   CHV_BUFLEFTENA2_FORCE         (3 << 17) /* CL2 DW1 only */
1501 #define   CHV_BUFLEFTENA2_MASK          (3 << 17) /* CL2 DW1 only */
1502 #define   CHV_BUFRIGHTENA2_DISABLE      (0 << 19) /* CL2 DW1 only */
1503 #define   CHV_BUFRIGHTENA2_NORMAL       (1 << 19) /* CL2 DW1 only */
1504 #define   CHV_BUFRIGHTENA2_FORCE        (3 << 19) /* CL2 DW1 only */
1505 #define   CHV_BUFRIGHTENA2_MASK         (3 << 19) /* CL2 DW1 only */
1506 #define CHV_CMN_DW14(ch) _PIPE(ch, _CHV_CMN_DW14_CH0, _CHV_CMN_DW1_CH1)
1507
1508 #define _CHV_CMN_DW19_CH0               0x814c
1509 #define _CHV_CMN_DW6_CH1                0x8098
1510 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH1        30 /* CL2 DW6 only */
1511 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH1        29 /* CL2 DW6 only */
1512 #define   DPIO_DYNPWRDOWNEN_CH1         (1 << 28) /* CL2 DW6 only */
1513 #define   CHV_CMN_USEDCLKCHANNEL        (1 << 13)
1514
1515 #define CHV_CMN_DW19(ch) _PIPE(ch, _CHV_CMN_DW19_CH0, _CHV_CMN_DW6_CH1)
1516
1517 #define CHV_CMN_DW28                    0x8170
1518 #define   DPIO_CL1POWERDOWNEN           (1 << 23)
1519 #define   DPIO_DYNPWRDOWNEN_CH0         (1 << 22)
1520 #define   DPIO_SUS_CLK_CONFIG_ON                (0 << 0)
1521 #define   DPIO_SUS_CLK_CONFIG_CLKREQ            (1 << 0)
1522 #define   DPIO_SUS_CLK_CONFIG_GATE              (2 << 0)
1523 #define   DPIO_SUS_CLK_CONFIG_GATE_CLKREQ       (3 << 0)
1524
1525 #define CHV_CMN_DW30                    0x8178
1526 #define   DPIO_CL2_LDOFUSE_PWRENB       (1 << 6)
1527 #define   DPIO_LRC_BYPASS               (1 << 3)
1528
1529 #define _TXLANE(ch, lane, offset) ((ch ? 0x2400 : 0) + \
1530                                         (lane) * 0x200 + (offset))
1531
1532 #define CHV_TX_DW0(ch, lane) _TXLANE(ch, lane, 0x80)
1533 #define CHV_TX_DW1(ch, lane) _TXLANE(ch, lane, 0x84)
1534 #define CHV_TX_DW2(ch, lane) _TXLANE(ch, lane, 0x88)
1535 #define CHV_TX_DW3(ch, lane) _TXLANE(ch, lane, 0x8c)
1536 #define CHV_TX_DW4(ch, lane) _TXLANE(ch, lane, 0x90)
1537 #define CHV_TX_DW5(ch, lane) _TXLANE(ch, lane, 0x94)
1538 #define CHV_TX_DW6(ch, lane) _TXLANE(ch, lane, 0x98)
1539 #define CHV_TX_DW7(ch, lane) _TXLANE(ch, lane, 0x9c)
1540 #define CHV_TX_DW8(ch, lane) _TXLANE(ch, lane, 0xa0)
1541 #define CHV_TX_DW9(ch, lane) _TXLANE(ch, lane, 0xa4)
1542 #define CHV_TX_DW10(ch, lane) _TXLANE(ch, lane, 0xa8)
1543 #define CHV_TX_DW11(ch, lane) _TXLANE(ch, lane, 0xac)
1544 #define   DPIO_FRC_LATENCY_SHFIT        8
1545 #define CHV_TX_DW14(ch, lane) _TXLANE(ch, lane, 0xb8)
1546 #define   DPIO_UPAR_SHIFT               30
1547
1548 /* BXT PHY registers */
1549 #define _BXT_PHY0_BASE                  0x6C000
1550 #define _BXT_PHY1_BASE                  0x162000
1551 #define _BXT_PHY2_BASE                  0x163000
1552 #define BXT_PHY_BASE(phy)               _PHY3((phy), _BXT_PHY0_BASE, \
1553                                                      _BXT_PHY1_BASE, \
1554                                                      _BXT_PHY2_BASE)
1555
1556 #define _BXT_PHY(phy, reg)                                              \
1557         _MMIO(BXT_PHY_BASE(phy) - _BXT_PHY0_BASE + (reg))
1558
1559 #define _BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)          \
1560         (BXT_PHY_BASE(phy) + _PIPE((ch), (reg_ch0) - _BXT_PHY0_BASE,    \
1561                                          (reg_ch1) - _BXT_PHY0_BASE))
1562 #define _MMIO_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)             \
1563         _MMIO(_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1))
1564
1565 #define BXT_P_CR_GT_DISP_PWRON          _MMIO(0x138090)
1566 #define  MIPIO_RST_CTRL                         (1 << 2)
1567
1568 #define _BXT_PHY_CTL_DDI_A              0x64C00
1569 #define _BXT_PHY_CTL_DDI_B              0x64C10
1570 #define _BXT_PHY_CTL_DDI_C              0x64C20
1571 #define   BXT_PHY_CMNLANE_POWERDOWN_ACK (1 << 10)
1572 #define   BXT_PHY_LANE_POWERDOWN_ACK    (1 << 9)
1573 #define   BXT_PHY_LANE_ENABLED          (1 << 8)
1574 #define BXT_PHY_CTL(port)               _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
1575                                                          _BXT_PHY_CTL_DDI_B)
1576
1577 #define _PHY_CTL_FAMILY_EDP             0x64C80
1578 #define _PHY_CTL_FAMILY_DDI             0x64C90
1579 #define _PHY_CTL_FAMILY_DDI_C           0x64CA0
1580 #define   COMMON_RESET_DIS              (1 << 31)
1581 #define BXT_PHY_CTL_FAMILY(phy)         _MMIO_PHY3((phy), _PHY_CTL_FAMILY_DDI, \
1582                                                           _PHY_CTL_FAMILY_EDP, \
1583                                                           _PHY_CTL_FAMILY_DDI_C)
1584
1585 /* BXT PHY PLL registers */
1586 #define _PORT_PLL_A                     0x46074
1587 #define _PORT_PLL_B                     0x46078
1588 #define _PORT_PLL_C                     0x4607c
1589 #define   PORT_PLL_ENABLE               (1 << 31)
1590 #define   PORT_PLL_LOCK                 (1 << 30)
1591 #define   PORT_PLL_REF_SEL              (1 << 27)
1592 #define   PORT_PLL_POWER_ENABLE         (1 << 26)
1593 #define   PORT_PLL_POWER_STATE          (1 << 25)
1594 #define BXT_PORT_PLL_ENABLE(port)       _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1595
1596 #define _PORT_PLL_EBB_0_A               0x162034
1597 #define _PORT_PLL_EBB_0_B               0x6C034
1598 #define _PORT_PLL_EBB_0_C               0x6C340
1599 #define   PORT_PLL_P1_SHIFT             13
1600 #define   PORT_PLL_P1_MASK              (0x07 << PORT_PLL_P1_SHIFT)
1601 #define   PORT_PLL_P1(x)                ((x)  << PORT_PLL_P1_SHIFT)
1602 #define   PORT_PLL_P2_SHIFT             8
1603 #define   PORT_PLL_P2_MASK              (0x1f << PORT_PLL_P2_SHIFT)
1604 #define   PORT_PLL_P2(x)                ((x)  << PORT_PLL_P2_SHIFT)
1605 #define BXT_PORT_PLL_EBB_0(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1606                                                          _PORT_PLL_EBB_0_B, \
1607                                                          _PORT_PLL_EBB_0_C)
1608
1609 #define _PORT_PLL_EBB_4_A               0x162038
1610 #define _PORT_PLL_EBB_4_B               0x6C038
1611 #define _PORT_PLL_EBB_4_C               0x6C344
1612 #define   PORT_PLL_10BIT_CLK_ENABLE     (1 << 13)
1613 #define   PORT_PLL_RECALIBRATE          (1 << 14)
1614 #define BXT_PORT_PLL_EBB_4(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1615                                                          _PORT_PLL_EBB_4_B, \
1616                                                          _PORT_PLL_EBB_4_C)
1617
1618 #define _PORT_PLL_0_A                   0x162100
1619 #define _PORT_PLL_0_B                   0x6C100
1620 #define _PORT_PLL_0_C                   0x6C380
1621 /* PORT_PLL_0_A */
1622 #define   PORT_PLL_M2_MASK              0xFF
1623 /* PORT_PLL_1_A */
1624 #define   PORT_PLL_N_SHIFT              8
1625 #define   PORT_PLL_N_MASK               (0x0F << PORT_PLL_N_SHIFT)
1626 #define   PORT_PLL_N(x)                 ((x) << PORT_PLL_N_SHIFT)
1627 /* PORT_PLL_2_A */
1628 #define   PORT_PLL_M2_FRAC_MASK         0x3FFFFF
1629 /* PORT_PLL_3_A */
1630 #define   PORT_PLL_M2_FRAC_ENABLE       (1 << 16)
1631 /* PORT_PLL_6_A */
1632 #define   PORT_PLL_PROP_COEFF_MASK      0xF
1633 #define   PORT_PLL_INT_COEFF_MASK       (0x1F << 8)
1634 #define   PORT_PLL_INT_COEFF(x)         ((x)  << 8)
1635 #define   PORT_PLL_GAIN_CTL_MASK        (0x07 << 16)
1636 #define   PORT_PLL_GAIN_CTL(x)          ((x)  << 16)
1637 /* PORT_PLL_8_A */
1638 #define   PORT_PLL_TARGET_CNT_MASK      0x3FF
1639 /* PORT_PLL_9_A */
1640 #define  PORT_PLL_LOCK_THRESHOLD_SHIFT  1
1641 #define  PORT_PLL_LOCK_THRESHOLD_MASK   (0x7 << PORT_PLL_LOCK_THRESHOLD_SHIFT)
1642 /* PORT_PLL_10_A */
1643 #define  PORT_PLL_DCO_AMP_OVR_EN_H      (1<<27)
1644 #define  PORT_PLL_DCO_AMP_DEFAULT       15
1645 #define  PORT_PLL_DCO_AMP_MASK          0x3c00
1646 #define  PORT_PLL_DCO_AMP(x)            ((x)<<10)
1647 #define _PORT_PLL_BASE(phy, ch)         _BXT_PHY_CH(phy, ch, \
1648                                                     _PORT_PLL_0_B, \
1649                                                     _PORT_PLL_0_C)
1650 #define BXT_PORT_PLL(phy, ch, idx)      _MMIO(_PORT_PLL_BASE(phy, ch) + \
1651                                               (idx) * 4)
1652
1653 /* BXT PHY common lane registers */
1654 #define _PORT_CL1CM_DW0_A               0x162000
1655 #define _PORT_CL1CM_DW0_BC              0x6C000
1656 #define   PHY_POWER_GOOD                (1 << 16)
1657 #define   PHY_RESERVED                  (1 << 7)
1658 #define BXT_PORT_CL1CM_DW0(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW0_BC)
1659
1660 #define CNL_PORT_CL1CM_DW5              _MMIO(0x162014)
1661 #define   CL_POWER_DOWN_ENABLE          (1 << 4)
1662 #define   SUS_CLOCK_CONFIG              (3 << 0)
1663
1664 #define _ICL_PORT_CL_DW5_A      0x162014
1665 #define _ICL_PORT_CL_DW5_B      0x6C014
1666 #define ICL_PORT_CL_DW5(port)   _MMIO_PORT(port, _ICL_PORT_CL_DW5_A, \
1667                                                  _ICL_PORT_CL_DW5_B)
1668
1669 #define _PORT_CL1CM_DW9_A               0x162024
1670 #define _PORT_CL1CM_DW9_BC              0x6C024
1671 #define   IREF0RC_OFFSET_SHIFT          8
1672 #define   IREF0RC_OFFSET_MASK           (0xFF << IREF0RC_OFFSET_SHIFT)
1673 #define BXT_PORT_CL1CM_DW9(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW9_BC)
1674
1675 #define _PORT_CL1CM_DW10_A              0x162028
1676 #define _PORT_CL1CM_DW10_BC             0x6C028
1677 #define   IREF1RC_OFFSET_SHIFT          8
1678 #define   IREF1RC_OFFSET_MASK           (0xFF << IREF1RC_OFFSET_SHIFT)
1679 #define BXT_PORT_CL1CM_DW10(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW10_BC)
1680
1681 #define _PORT_CL1CM_DW28_A              0x162070
1682 #define _PORT_CL1CM_DW28_BC             0x6C070
1683 #define   OCL1_POWER_DOWN_EN            (1 << 23)
1684 #define   DW28_OLDO_DYN_PWR_DOWN_EN     (1 << 22)
1685 #define   SUS_CLK_CONFIG                0x3
1686 #define BXT_PORT_CL1CM_DW28(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW28_BC)
1687
1688 #define _PORT_CL1CM_DW30_A              0x162078
1689 #define _PORT_CL1CM_DW30_BC             0x6C078
1690 #define   OCL2_LDOFUSE_PWR_DIS          (1 << 6)
1691 #define BXT_PORT_CL1CM_DW30(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW30_BC)
1692
1693 #define _CNL_PORT_PCS_DW1_GRP_AE        0x162304
1694 #define _CNL_PORT_PCS_DW1_GRP_B         0x162384
1695 #define _CNL_PORT_PCS_DW1_GRP_C         0x162B04
1696 #define _CNL_PORT_PCS_DW1_GRP_D         0x162B84
1697 #define _CNL_PORT_PCS_DW1_GRP_F         0x162A04
1698 #define _CNL_PORT_PCS_DW1_LN0_AE        0x162404
1699 #define _CNL_PORT_PCS_DW1_LN0_B         0x162604
1700 #define _CNL_PORT_PCS_DW1_LN0_C         0x162C04
1701 #define _CNL_PORT_PCS_DW1_LN0_D         0x162E04
1702 #define _CNL_PORT_PCS_DW1_LN0_F         0x162804
1703 #define CNL_PORT_PCS_DW1_GRP(port)      _MMIO(_PICK(port, \
1704                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1705                                                     _CNL_PORT_PCS_DW1_GRP_B, \
1706                                                     _CNL_PORT_PCS_DW1_GRP_C, \
1707                                                     _CNL_PORT_PCS_DW1_GRP_D, \
1708                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1709                                                     _CNL_PORT_PCS_DW1_GRP_F))
1710
1711 #define CNL_PORT_PCS_DW1_LN0(port)      _MMIO(_PICK(port, \
1712                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1713                                                     _CNL_PORT_PCS_DW1_LN0_B, \
1714                                                     _CNL_PORT_PCS_DW1_LN0_C, \
1715                                                     _CNL_PORT_PCS_DW1_LN0_D, \
1716                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1717                                                     _CNL_PORT_PCS_DW1_LN0_F))
1718 #define _ICL_PORT_PCS_DW1_GRP_A         0x162604
1719 #define _ICL_PORT_PCS_DW1_GRP_B         0x6C604
1720 #define _ICL_PORT_PCS_DW1_LN0_A         0x162804
1721 #define _ICL_PORT_PCS_DW1_LN0_B         0x6C804
1722 #define ICL_PORT_PCS_DW1_GRP(port)      _MMIO_PORT(port,\
1723                                                    _ICL_PORT_PCS_DW1_GRP_A, \
1724                                                    _ICL_PORT_PCS_DW1_GRP_B)
1725 #define ICL_PORT_PCS_DW1_LN0(port)      _MMIO_PORT(port, \
1726                                                    _ICL_PORT_PCS_DW1_LN0_A, \
1727                                                    _ICL_PORT_PCS_DW1_LN0_B)
1728 #define   COMMON_KEEPER_EN              (1 << 26)
1729
1730 /* CNL Port TX registers */
1731 #define _CNL_PORT_TX_AE_GRP_OFFSET              0x162340
1732 #define _CNL_PORT_TX_B_GRP_OFFSET               0x1623C0
1733 #define _CNL_PORT_TX_C_GRP_OFFSET               0x162B40
1734 #define _CNL_PORT_TX_D_GRP_OFFSET               0x162BC0
1735 #define _CNL_PORT_TX_F_GRP_OFFSET               0x162A40
1736 #define _CNL_PORT_TX_AE_LN0_OFFSET              0x162440
1737 #define _CNL_PORT_TX_B_LN0_OFFSET               0x162640
1738 #define _CNL_PORT_TX_C_LN0_OFFSET               0x162C40
1739 #define _CNL_PORT_TX_D_LN0_OFFSET               0x162E40
1740 #define _CNL_PORT_TX_F_LN0_OFFSET               0x162840
1741 #define _CNL_PORT_TX_DW_GRP(port, dw)   (_PICK((port), \
1742                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1743                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1744                                                _CNL_PORT_TX_B_GRP_OFFSET, \
1745                                                _CNL_PORT_TX_D_GRP_OFFSET, \
1746                                                _CNL_PORT_TX_AE_GRP_OFFSET, \
1747                                                _CNL_PORT_TX_F_GRP_OFFSET) + \
1748                                                4*(dw))
1749 #define _CNL_PORT_TX_DW_LN0(port, dw)   (_PICK((port), \
1750                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1751                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1752                                                _CNL_PORT_TX_B_LN0_OFFSET, \
1753                                                _CNL_PORT_TX_D_LN0_OFFSET, \
1754                                                _CNL_PORT_TX_AE_LN0_OFFSET, \
1755                                                _CNL_PORT_TX_F_LN0_OFFSET) + \
1756                                                4*(dw))
1757
1758 #define CNL_PORT_TX_DW2_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 2))
1759 #define CNL_PORT_TX_DW2_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 2))
1760 #define _ICL_PORT_TX_DW2_GRP_A          0x162688
1761 #define _ICL_PORT_TX_DW2_GRP_B          0x6C688
1762 #define _ICL_PORT_TX_DW2_LN0_A          0x162888
1763 #define _ICL_PORT_TX_DW2_LN0_B          0x6C888
1764 #define ICL_PORT_TX_DW2_GRP(port)       _MMIO_PORT(port, \
1765                                                    _ICL_PORT_TX_DW2_GRP_A, \
1766                                                    _ICL_PORT_TX_DW2_GRP_B)
1767 #define ICL_PORT_TX_DW2_LN0(port)       _MMIO_PORT(port, \
1768                                                    _ICL_PORT_TX_DW2_LN0_A, \
1769                                                    _ICL_PORT_TX_DW2_LN0_B)
1770 #define   SWING_SEL_UPPER(x)            (((x) >> 3) << 15)
1771 #define   SWING_SEL_UPPER_MASK          (1 << 15)
1772 #define   SWING_SEL_LOWER(x)            (((x) & 0x7) << 11)
1773 #define   SWING_SEL_LOWER_MASK          (0x7 << 11)
1774 #define   RCOMP_SCALAR(x)               ((x) << 0)
1775 #define   RCOMP_SCALAR_MASK             (0xFF << 0)
1776
1777 #define _CNL_PORT_TX_DW4_LN0_AE         0x162450
1778 #define _CNL_PORT_TX_DW4_LN1_AE         0x1624D0
1779 #define CNL_PORT_TX_DW4_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 4))
1780 #define CNL_PORT_TX_DW4_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 4))
1781 #define CNL_PORT_TX_DW4_LN(port, ln)   _MMIO(_CNL_PORT_TX_DW_LN0((port), 4) + \
1782                                              (ln * (_CNL_PORT_TX_DW4_LN1_AE - \
1783                                                     _CNL_PORT_TX_DW4_LN0_AE)))
1784 #define _ICL_PORT_TX_DW4_GRP_A          0x162690
1785 #define _ICL_PORT_TX_DW4_GRP_B          0x6C690
1786 #define _ICL_PORT_TX_DW4_LN0_A          0x162890
1787 #define _ICL_PORT_TX_DW4_LN1_A          0x162990
1788 #define _ICL_PORT_TX_DW4_LN0_B          0x6C890
1789 #define ICL_PORT_TX_DW4_GRP(port)       _MMIO_PORT(port, \
1790                                                    _ICL_PORT_TX_DW4_GRP_A, \
1791                                                    _ICL_PORT_TX_DW4_GRP_B)
1792 #define ICL_PORT_TX_DW4_LN(port, ln)    _MMIO(_PORT(port, \
1793                                                    _ICL_PORT_TX_DW4_LN0_A, \
1794                                                    _ICL_PORT_TX_DW4_LN0_B) + \
1795                                               (ln * (_ICL_PORT_TX_DW4_LN1_A - \
1796                                                      _ICL_PORT_TX_DW4_LN0_A)))
1797 #define   LOADGEN_SELECT                (1 << 31)
1798 #define   POST_CURSOR_1(x)              ((x) << 12)
1799 #define   POST_CURSOR_1_MASK            (0x3F << 12)
1800 #define   POST_CURSOR_2(x)              ((x) << 6)
1801 #define   POST_CURSOR_2_MASK            (0x3F << 6)
1802 #define   CURSOR_COEFF(x)               ((x) << 0)
1803 #define   CURSOR_COEFF_MASK             (0x3F << 0)
1804
1805 #define CNL_PORT_TX_DW5_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 5))
1806 #define CNL_PORT_TX_DW5_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 5))
1807 #define _ICL_PORT_TX_DW5_GRP_A          0x162694
1808 #define _ICL_PORT_TX_DW5_GRP_B          0x6C694
1809 #define _ICL_PORT_TX_DW5_LN0_A          0x162894
1810 #define _ICL_PORT_TX_DW5_LN0_B          0x6C894
1811 #define ICL_PORT_TX_DW5_GRP(port)       _MMIO_PORT(port, \
1812                                                    _ICL_PORT_TX_DW5_GRP_A, \
1813                                                    _ICL_PORT_TX_DW5_GRP_B)
1814 #define ICL_PORT_TX_DW5_LN0(port)       _MMIO_PORT(port, \
1815                                                    _ICL_PORT_TX_DW5_LN0_A, \
1816                                                    _ICL_PORT_TX_DW5_LN0_B)
1817 #define   TX_TRAINING_EN                (1 << 31)
1818 #define   TAP2_DISABLE                  (1 << 30)
1819 #define   TAP3_DISABLE                  (1 << 29)
1820 #define   SCALING_MODE_SEL(x)           ((x) << 18)
1821 #define   SCALING_MODE_SEL_MASK         (0x7 << 18)
1822 #define   RTERM_SELECT(x)               ((x) << 3)
1823 #define   RTERM_SELECT_MASK             (0x7 << 3)
1824
1825 #define CNL_PORT_TX_DW7_GRP(port)       _MMIO(_CNL_PORT_TX_DW_GRP((port), 7))
1826 #define CNL_PORT_TX_DW7_LN0(port)       _MMIO(_CNL_PORT_TX_DW_LN0((port), 7))
1827 #define   N_SCALAR(x)                   ((x) << 24)
1828 #define   N_SCALAR_MASK                 (0x7F << 24)
1829
1830 #define _ICL_MG_PHY_PORT_LN(port, ln, ln0p1, ln0p2, ln1p1) \
1831         _MMIO(_PORT((port) - PORT_C, ln0p1, ln0p2) + (ln) * ((ln1p1) - (ln0p1)))
1832
1833 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT1             0x16812C
1834 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT1             0x16852C
1835 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT2             0x16912C
1836 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT2             0x16952C
1837 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT3             0x16A12C
1838 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT3             0x16A52C
1839 #define _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT4             0x16B12C
1840 #define _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT4             0x16B52C
1841 #define ICL_PORT_MG_TX1_LINK_PARAMS(port, ln) \
1842         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT1, \
1843                                       _ICL_MG_TX_LINK_PARAMS_TX1LN0_PORT2, \
1844                                       _ICL_MG_TX_LINK_PARAMS_TX1LN1_PORT1)
1845
1846 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT1             0x1680AC
1847 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT1             0x1684AC
1848 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT2             0x1690AC
1849 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT2             0x1694AC
1850 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT3             0x16A0AC
1851 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT3             0x16A4AC
1852 #define _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT4             0x16B0AC
1853 #define _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT4             0x16B4AC
1854 #define ICL_PORT_MG_TX2_LINK_PARAMS(port, ln) \
1855         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT1, \
1856                                       _ICL_MG_TX_LINK_PARAMS_TX2LN0_PORT2, \
1857                                       _ICL_MG_TX_LINK_PARAMS_TX2LN1_PORT1)
1858 #define CRI_USE_FS32                    (1 << 5)
1859
1860 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT1           0x16814C
1861 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT1           0x16854C
1862 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT2           0x16914C
1863 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT2           0x16954C
1864 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT3           0x16A14C
1865 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT3           0x16A54C
1866 #define _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT4           0x16B14C
1867 #define _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT4           0x16B54C
1868 #define ICL_PORT_MG_TX1_PISO_READLOAD(port, ln) \
1869         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT1, \
1870                                       _ICL_MG_TX_PISO_READLOAD_TX1LN0_PORT2, \
1871                                       _ICL_MG_TX_PISO_READLOAD_TX1LN1_PORT1)
1872
1873 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT1           0x1680CC
1874 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT1           0x1684CC
1875 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT2           0x1690CC
1876 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT2           0x1694CC
1877 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT3           0x16A0CC
1878 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT3           0x16A4CC
1879 #define _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT4           0x16B0CC
1880 #define _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT4           0x16B4CC
1881 #define ICL_PORT_MG_TX2_PISO_READLOAD(port, ln) \
1882         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT1, \
1883                                       _ICL_MG_TX_PISO_READLOAD_TX2LN0_PORT2, \
1884                                       _ICL_MG_TX_PISO_READLOAD_TX2LN1_PORT1)
1885 #define CRI_CALCINIT                                    (1 << 1)
1886
1887 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT1               0x168148
1888 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT1               0x168548
1889 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT2               0x169148
1890 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT2               0x169548
1891 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT3               0x16A148
1892 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT3               0x16A548
1893 #define _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT4               0x16B148
1894 #define _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT4               0x16B548
1895 #define ICL_PORT_MG_TX1_SWINGCTRL(port, ln) \
1896         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT1, \
1897                                       _ICL_MG_TX_SWINGCTRL_TX1LN0_PORT2, \
1898                                       _ICL_MG_TX_SWINGCTRL_TX1LN1_PORT1)
1899
1900 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT1               0x1680C8
1901 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT1               0x1684C8
1902 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT2               0x1690C8
1903 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT2               0x1694C8
1904 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT3               0x16A0C8
1905 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT3               0x16A4C8
1906 #define _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT4               0x16B0C8
1907 #define _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT4               0x16B4C8
1908 #define ICL_PORT_MG_TX2_SWINGCTRL(port, ln) \
1909         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT1, \
1910                                       _ICL_MG_TX_SWINGCTRL_TX2LN0_PORT2, \
1911                                       _ICL_MG_TX_SWINGCTRL_TX2LN1_PORT1)
1912 #define CRI_TXDEEMPH_OVERRIDE_17_12(x)                  ((x) << 0)
1913 #define CRI_TXDEEMPH_OVERRIDE_17_12_MASK                (0x3F << 0)
1914
1915 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT1                 0x168144
1916 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT1                 0x168544
1917 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT2                 0x169144
1918 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT2                 0x169544
1919 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT3                 0x16A144
1920 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT3                 0x16A544
1921 #define _ICL_MG_TX_DRVCTRL_TX1LN0_PORT4                 0x16B144
1922 #define _ICL_MG_TX_DRVCTRL_TX1LN1_PORT4                 0x16B544
1923 #define ICL_PORT_MG_TX1_DRVCTRL(port, ln) \
1924         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_DRVCTRL_TX1LN0_PORT1, \
1925                                       _ICL_MG_TX_DRVCTRL_TX1LN0_PORT2, \
1926                                       _ICL_MG_TX_DRVCTRL_TX1LN1_PORT1)
1927
1928 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT1                 0x1680C4
1929 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT1                 0x1684C4
1930 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT2                 0x1690C4
1931 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT2                 0x1694C4
1932 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT3                 0x16A0C4
1933 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT3                 0x16A4C4
1934 #define _ICL_MG_TX_DRVCTRL_TX2LN0_PORT4                 0x16B0C4
1935 #define _ICL_MG_TX_DRVCTRL_TX2LN1_PORT4                 0x16B4C4
1936 #define ICL_PORT_MG_TX2_DRVCTRL(port, ln) \
1937         _ICL_MG_PHY_PORT_LN(port, ln, _ICL_MG_TX_DRVCTRL_TX2LN0_PORT1, \
1938                                       _ICL_MG_TX_DRVCTRL_TX2LN0_PORT2, \
1939                                       _ICL_MG_TX_DRVCTRL_TX2LN1_PORT1)
1940 #define CRI_TXDEEMPH_OVERRIDE_11_6(x)                   ((x) << 24)
1941 #define CRI_TXDEEMPH_OVERRIDE_11_6_MASK                 (0x3F << 24)
1942 #define CRI_TXDEEMPH_OVERRIDE_EN                        (1 << 22)
1943 #define CRI_TXDEEMPH_OVERRIDE_5_0(x)                    ((x) << 16)
1944 #define CRI_TXDEEMPH_OVERRIDE_5_0_MASK                  (0x3F << 16)
1945
1946 /* The spec defines this only for BXT PHY0, but lets assume that this
1947  * would exist for PHY1 too if it had a second channel.
1948  */
1949 #define _PORT_CL2CM_DW6_A               0x162358
1950 #define _PORT_CL2CM_DW6_BC              0x6C358
1951 #define BXT_PORT_CL2CM_DW6(phy)         _BXT_PHY((phy), _PORT_CL2CM_DW6_BC)
1952 #define   DW6_OLDO_DYN_PWR_DOWN_EN      (1 << 28)
1953
1954 #define CNL_PORT_COMP_DW0               _MMIO(0x162100)
1955 #define   COMP_INIT                     (1 << 31)
1956 #define CNL_PORT_COMP_DW1               _MMIO(0x162104)
1957 #define CNL_PORT_COMP_DW3               _MMIO(0x16210c)
1958 #define   PROCESS_INFO_DOT_0            (0 << 26)
1959 #define   PROCESS_INFO_DOT_1            (1 << 26)
1960 #define   PROCESS_INFO_DOT_4            (2 << 26)
1961 #define   PROCESS_INFO_MASK             (7 << 26)
1962 #define   PROCESS_INFO_SHIFT            26
1963 #define   VOLTAGE_INFO_0_85V            (0 << 24)
1964 #define   VOLTAGE_INFO_0_95V            (1 << 24)
1965 #define   VOLTAGE_INFO_1_05V            (2 << 24)
1966 #define   VOLTAGE_INFO_MASK             (3 << 24)
1967 #define   VOLTAGE_INFO_SHIFT            24
1968 #define CNL_PORT_COMP_DW9               _MMIO(0x162124)
1969 #define CNL_PORT_COMP_DW10              _MMIO(0x162128)
1970
1971 #define _ICL_PORT_COMP_DW0_A            0x162100
1972 #define _ICL_PORT_COMP_DW0_B            0x6C100
1973 #define ICL_PORT_COMP_DW0(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW0_A, \
1974                                                          _ICL_PORT_COMP_DW0_B)
1975 #define _ICL_PORT_COMP_DW1_A            0x162104
1976 #define _ICL_PORT_COMP_DW1_B            0x6C104
1977 #define ICL_PORT_COMP_DW1(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW1_A, \
1978                                                          _ICL_PORT_COMP_DW1_B)
1979 #define _ICL_PORT_COMP_DW3_A            0x16210C
1980 #define _ICL_PORT_COMP_DW3_B            0x6C10C
1981 #define ICL_PORT_COMP_DW3(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW3_A, \
1982                                                          _ICL_PORT_COMP_DW3_B)
1983 #define _ICL_PORT_COMP_DW9_A            0x162124
1984 #define _ICL_PORT_COMP_DW9_B            0x6C124
1985 #define ICL_PORT_COMP_DW9(port)         _MMIO_PORT(port, _ICL_PORT_COMP_DW9_A, \
1986                                                          _ICL_PORT_COMP_DW9_B)
1987 #define _ICL_PORT_COMP_DW10_A           0x162128
1988 #define _ICL_PORT_COMP_DW10_B           0x6C128
1989 #define ICL_PORT_COMP_DW10(port)        _MMIO_PORT(port, \
1990                                                    _ICL_PORT_COMP_DW10_A, \
1991                                                    _ICL_PORT_COMP_DW10_B)
1992
1993 /* BXT PHY Ref registers */
1994 #define _PORT_REF_DW3_A                 0x16218C
1995 #define _PORT_REF_DW3_BC                0x6C18C
1996 #define   GRC_DONE                      (1 << 22)
1997 #define BXT_PORT_REF_DW3(phy)           _BXT_PHY((phy), _PORT_REF_DW3_BC)
1998
1999 #define _PORT_REF_DW6_A                 0x162198
2000 #define _PORT_REF_DW6_BC                0x6C198
2001 #define   GRC_CODE_SHIFT                24
2002 #define   GRC_CODE_MASK                 (0xFF << GRC_CODE_SHIFT)
2003 #define   GRC_CODE_FAST_SHIFT           16
2004 #define   GRC_CODE_FAST_MASK            (0xFF << GRC_CODE_FAST_SHIFT)
2005 #define   GRC_CODE_SLOW_SHIFT           8
2006 #define   GRC_CODE_SLOW_MASK            (0xFF << GRC_CODE_SLOW_SHIFT)
2007 #define   GRC_CODE_NOM_MASK             0xFF
2008 #define BXT_PORT_REF_DW6(phy)           _BXT_PHY((phy), _PORT_REF_DW6_BC)
2009
2010 #define _PORT_REF_DW8_A                 0x1621A0
2011 #define _PORT_REF_DW8_BC                0x6C1A0
2012 #define   GRC_DIS                       (1 << 15)
2013 #define   GRC_RDY_OVRD                  (1 << 1)
2014 #define BXT_PORT_REF_DW8(phy)           _BXT_PHY((phy), _PORT_REF_DW8_BC)
2015
2016 /* BXT PHY PCS registers */
2017 #define _PORT_PCS_DW10_LN01_A           0x162428
2018 #define _PORT_PCS_DW10_LN01_B           0x6C428
2019 #define _PORT_PCS_DW10_LN01_C           0x6C828
2020 #define _PORT_PCS_DW10_GRP_A            0x162C28
2021 #define _PORT_PCS_DW10_GRP_B            0x6CC28
2022 #define _PORT_PCS_DW10_GRP_C            0x6CE28
2023 #define BXT_PORT_PCS_DW10_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2024                                                          _PORT_PCS_DW10_LN01_B, \
2025                                                          _PORT_PCS_DW10_LN01_C)
2026 #define BXT_PORT_PCS_DW10_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2027                                                          _PORT_PCS_DW10_GRP_B, \
2028                                                          _PORT_PCS_DW10_GRP_C)
2029
2030 #define   TX2_SWING_CALC_INIT           (1 << 31)
2031 #define   TX1_SWING_CALC_INIT           (1 << 30)
2032
2033 #define _PORT_PCS_DW12_LN01_A           0x162430
2034 #define _PORT_PCS_DW12_LN01_B           0x6C430
2035 #define _PORT_PCS_DW12_LN01_C           0x6C830
2036 #define _PORT_PCS_DW12_LN23_A           0x162630
2037 #define _PORT_PCS_DW12_LN23_B           0x6C630
2038 #define _PORT_PCS_DW12_LN23_C           0x6CA30
2039 #define _PORT_PCS_DW12_GRP_A            0x162c30
2040 #define _PORT_PCS_DW12_GRP_B            0x6CC30
2041 #define _PORT_PCS_DW12_GRP_C            0x6CE30
2042 #define   LANESTAGGER_STRAP_OVRD        (1 << 6)
2043 #define   LANE_STAGGER_MASK             0x1F
2044 #define BXT_PORT_PCS_DW12_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2045                                                          _PORT_PCS_DW12_LN01_B, \
2046                                                          _PORT_PCS_DW12_LN01_C)
2047 #define BXT_PORT_PCS_DW12_LN23(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
2048                                                          _PORT_PCS_DW12_LN23_B, \
2049                                                          _PORT_PCS_DW12_LN23_C)
2050 #define BXT_PORT_PCS_DW12_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
2051                                                          _PORT_PCS_DW12_GRP_B, \
2052                                                          _PORT_PCS_DW12_GRP_C)
2053
2054 /* BXT PHY TX registers */
2055 #define _BXT_LANE_OFFSET(lane)           (((lane) >> 1) * 0x200 +       \
2056                                           ((lane) & 1) * 0x80)
2057
2058 #define _PORT_TX_DW2_LN0_A              0x162508
2059 #define _PORT_TX_DW2_LN0_B              0x6C508
2060 #define _PORT_TX_DW2_LN0_C              0x6C908
2061 #define _PORT_TX_DW2_GRP_A              0x162D08
2062 #define _PORT_TX_DW2_GRP_B              0x6CD08
2063 #define _PORT_TX_DW2_GRP_C              0x6CF08
2064 #define BXT_PORT_TX_DW2_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2065                                                          _PORT_TX_DW2_LN0_B, \
2066                                                          _PORT_TX_DW2_LN0_C)
2067 #define BXT_PORT_TX_DW2_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2068                                                          _PORT_TX_DW2_GRP_B, \
2069                                                          _PORT_TX_DW2_GRP_C)
2070 #define   MARGIN_000_SHIFT              16
2071 #define   MARGIN_000                    (0xFF << MARGIN_000_SHIFT)
2072 #define   UNIQ_TRANS_SCALE_SHIFT        8
2073 #define   UNIQ_TRANS_SCALE              (0xFF << UNIQ_TRANS_SCALE_SHIFT)
2074
2075 #define _PORT_TX_DW3_LN0_A              0x16250C
2076 #define _PORT_TX_DW3_LN0_B              0x6C50C
2077 #define _PORT_TX_DW3_LN0_C              0x6C90C
2078 #define _PORT_TX_DW3_GRP_A              0x162D0C
2079 #define _PORT_TX_DW3_GRP_B              0x6CD0C
2080 #define _PORT_TX_DW3_GRP_C              0x6CF0C
2081 #define BXT_PORT_TX_DW3_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2082                                                          _PORT_TX_DW3_LN0_B, \
2083                                                          _PORT_TX_DW3_LN0_C)
2084 #define BXT_PORT_TX_DW3_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2085                                                          _PORT_TX_DW3_GRP_B, \
2086                                                          _PORT_TX_DW3_GRP_C)
2087 #define   SCALE_DCOMP_METHOD            (1 << 26)
2088 #define   UNIQUE_TRANGE_EN_METHOD       (1 << 27)
2089
2090 #define _PORT_TX_DW4_LN0_A              0x162510
2091 #define _PORT_TX_DW4_LN0_B              0x6C510
2092 #define _PORT_TX_DW4_LN0_C              0x6C910
2093 #define _PORT_TX_DW4_GRP_A              0x162D10
2094 #define _PORT_TX_DW4_GRP_B              0x6CD10
2095 #define _PORT_TX_DW4_GRP_C              0x6CF10
2096 #define BXT_PORT_TX_DW4_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2097                                                          _PORT_TX_DW4_LN0_B, \
2098                                                          _PORT_TX_DW4_LN0_C)
2099 #define BXT_PORT_TX_DW4_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2100                                                          _PORT_TX_DW4_GRP_B, \
2101                                                          _PORT_TX_DW4_GRP_C)
2102 #define   DEEMPH_SHIFT                  24
2103 #define   DE_EMPHASIS                   (0xFF << DEEMPH_SHIFT)
2104
2105 #define _PORT_TX_DW5_LN0_A              0x162514
2106 #define _PORT_TX_DW5_LN0_B              0x6C514
2107 #define _PORT_TX_DW5_LN0_C              0x6C914
2108 #define _PORT_TX_DW5_GRP_A              0x162D14
2109 #define _PORT_TX_DW5_GRP_B              0x6CD14
2110 #define _PORT_TX_DW5_GRP_C              0x6CF14
2111 #define BXT_PORT_TX_DW5_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2112                                                          _PORT_TX_DW5_LN0_B, \
2113                                                          _PORT_TX_DW5_LN0_C)
2114 #define BXT_PORT_TX_DW5_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
2115                                                          _PORT_TX_DW5_GRP_B, \
2116                                                          _PORT_TX_DW5_GRP_C)
2117 #define   DCC_DELAY_RANGE_1             (1 << 9)
2118 #define   DCC_DELAY_RANGE_2             (1 << 8)
2119
2120 #define _PORT_TX_DW14_LN0_A             0x162538
2121 #define _PORT_TX_DW14_LN0_B             0x6C538
2122 #define _PORT_TX_DW14_LN0_C             0x6C938
2123 #define   LATENCY_OPTIM_SHIFT           30
2124 #define   LATENCY_OPTIM                 (1 << LATENCY_OPTIM_SHIFT)
2125 #define BXT_PORT_TX_DW14_LN(phy, ch, lane)                              \
2126         _MMIO(_BXT_PHY_CH(phy, ch, _PORT_TX_DW14_LN0_B,                 \
2127                                    _PORT_TX_DW14_LN0_C) +               \
2128               _BXT_LANE_OFFSET(lane))
2129
2130 /* UAIMI scratch pad register 1 */
2131 #define UAIMI_SPR1                      _MMIO(0x4F074)
2132 /* SKL VccIO mask */
2133 #define SKL_VCCIO_MASK                  0x1
2134 /* SKL balance leg register */
2135 #define DISPIO_CR_TX_BMU_CR0            _MMIO(0x6C00C)
2136 /* I_boost values */
2137 #define BALANCE_LEG_SHIFT(port)         (8+3*(port))
2138 #define BALANCE_LEG_MASK(port)          (7<<(8+3*(port)))
2139 /* Balance leg disable bits */
2140 #define BALANCE_LEG_DISABLE_SHIFT       23
2141 #define BALANCE_LEG_DISABLE(port)       (1 << (23 + (port)))
2142
2143 /*
2144  * Fence registers
2145  * [0-7]  @ 0x2000 gen2,gen3
2146  * [8-15] @ 0x3000 945,g33,pnv
2147  *
2148  * [0-15] @ 0x3000 gen4,gen5
2149  *
2150  * [0-15] @ 0x100000 gen6,vlv,chv
2151  * [0-31] @ 0x100000 gen7+
2152  */
2153 #define FENCE_REG(i)                    _MMIO(0x2000 + (((i) & 8) << 9) + ((i) & 7) * 4)
2154 #define   I830_FENCE_START_MASK         0x07f80000
2155 #define   I830_FENCE_TILING_Y_SHIFT     12
2156 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
2157 #define   I830_FENCE_PITCH_SHIFT        4
2158 #define   I830_FENCE_REG_VALID          (1<<0)
2159 #define   I915_FENCE_MAX_PITCH_VAL      4
2160 #define   I830_FENCE_MAX_PITCH_VAL      6
2161 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
2162
2163 #define   I915_FENCE_START_MASK         0x0ff00000
2164 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
2165
2166 #define FENCE_REG_965_LO(i)             _MMIO(0x03000 + (i) * 8)
2167 #define FENCE_REG_965_HI(i)             _MMIO(0x03000 + (i) * 8 + 4)
2168 #define   I965_FENCE_PITCH_SHIFT        2
2169 #define   I965_FENCE_TILING_Y_SHIFT     1
2170 #define   I965_FENCE_REG_VALID          (1<<0)
2171 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
2172
2173 #define FENCE_REG_GEN6_LO(i)            _MMIO(0x100000 + (i) * 8)
2174 #define FENCE_REG_GEN6_HI(i)            _MMIO(0x100000 + (i) * 8 + 4)
2175 #define   GEN6_FENCE_PITCH_SHIFT        32
2176 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
2177
2178
2179 /* control register for cpu gtt access */
2180 #define TILECTL                         _MMIO(0x101000)
2181 #define   TILECTL_SWZCTL                        (1 << 0)
2182 #define   TILECTL_TLBPF                 (1 << 1)
2183 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
2184 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
2185
2186 /*
2187  * Instruction and interrupt control regs
2188  */
2189 #define PGTBL_CTL       _MMIO(0x02020)
2190 #define   PGTBL_ADDRESS_LO_MASK 0xfffff000 /* bits [31:12] */
2191 #define   PGTBL_ADDRESS_HI_MASK 0x000000f0 /* bits [35:32] (gen4) */
2192 #define PGTBL_ER        _MMIO(0x02024)
2193 #define PRB0_BASE       (0x2030-0x30)
2194 #define PRB1_BASE       (0x2040-0x30) /* 830,gen3 */
2195 #define PRB2_BASE       (0x2050-0x30) /* gen3 */
2196 #define SRB0_BASE       (0x2100-0x30) /* gen2 */
2197 #define SRB1_BASE       (0x2110-0x30) /* gen2 */
2198 #define SRB2_BASE       (0x2120-0x30) /* 830 */
2199 #define SRB3_BASE       (0x2130-0x30) /* 830 */
2200 #define RENDER_RING_BASE        0x02000
2201 #define BSD_RING_BASE           0x04000
2202 #define GEN6_BSD_RING_BASE      0x12000
2203 #define GEN8_BSD2_RING_BASE     0x1c000
2204 #define GEN11_BSD_RING_BASE     0x1c0000
2205 #define GEN11_BSD2_RING_BASE    0x1c4000
2206 #define GEN11_BSD3_RING_BASE    0x1d0000
2207 #define GEN11_BSD4_RING_BASE    0x1d4000
2208 #define VEBOX_RING_BASE         0x1a000
2209 #define GEN11_VEBOX_RING_BASE           0x1c8000
2210 #define GEN11_VEBOX2_RING_BASE          0x1d8000
2211 #define BLT_RING_BASE           0x22000
2212 #define RING_TAIL(base)         _MMIO((base)+0x30)
2213 #define RING_HEAD(base)         _MMIO((base)+0x34)
2214 #define RING_START(base)        _MMIO((base)+0x38)
2215 #define RING_CTL(base)          _MMIO((base)+0x3c)
2216 #define   RING_CTL_SIZE(size)   ((size) - PAGE_SIZE) /* in bytes -> pages */
2217 #define RING_SYNC_0(base)       _MMIO((base)+0x40)
2218 #define RING_SYNC_1(base)       _MMIO((base)+0x44)
2219 #define RING_SYNC_2(base)       _MMIO((base)+0x48)
2220 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
2221 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
2222 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
2223 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
2224 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
2225 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
2226 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
2227 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
2228 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
2229 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
2230 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
2231 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
2232 #define GEN6_NOSYNC     INVALID_MMIO_REG
2233 #define RING_PSMI_CTL(base)     _MMIO((base)+0x50)
2234 #define RING_MAX_IDLE(base)     _MMIO((base)+0x54)
2235 #define RING_HWS_PGA(base)      _MMIO((base)+0x80)
2236 #define RING_HWS_PGA_GEN6(base) _MMIO((base)+0x2080)
2237 #define RING_RESET_CTL(base)    _MMIO((base)+0xd0)
2238 #define   RESET_CTL_REQUEST_RESET  (1 << 0)
2239 #define   RESET_CTL_READY_TO_RESET (1 << 1)
2240
2241 #define HSW_GTT_CACHE_EN        _MMIO(0x4024)
2242 #define   GTT_CACHE_EN_ALL      0xF0007FFF
2243 #define GEN7_WR_WATERMARK       _MMIO(0x4028)
2244 #define GEN7_GFX_PRIO_CTRL      _MMIO(0x402C)
2245 #define ARB_MODE                _MMIO(0x4030)
2246 #define   ARB_MODE_SWIZZLE_SNB  (1<<4)
2247 #define   ARB_MODE_SWIZZLE_IVB  (1<<5)
2248 #define GEN7_GFX_PEND_TLB0      _MMIO(0x4034)
2249 #define GEN7_GFX_PEND_TLB1      _MMIO(0x4038)
2250 /* L3, CVS, ZTLB, RCC, CASC LRA min, max values */
2251 #define GEN7_LRA_LIMITS(i)      _MMIO(0x403C + (i) * 4)
2252 #define GEN7_LRA_LIMITS_REG_NUM 13
2253 #define GEN7_MEDIA_MAX_REQ_COUNT        _MMIO(0x4070)
2254 #define GEN7_GFX_MAX_REQ_COUNT          _MMIO(0x4074)
2255
2256 #define GAMTARBMODE             _MMIO(0x04a08)
2257 #define   ARB_MODE_BWGTLB_DISABLE (1<<9)
2258 #define   ARB_MODE_SWIZZLE_BDW  (1<<1)
2259 #define RENDER_HWS_PGA_GEN7     _MMIO(0x04080)
2260 #define RING_FAULT_REG(engine)  _MMIO(0x4094 + 0x100*(engine)->hw_id)
2261 #define GEN8_RING_FAULT_REG     _MMIO(0x4094)
2262 #define   GEN8_RING_FAULT_ENGINE_ID(x)  (((x) >> 12) & 0x7)
2263 #define   RING_FAULT_GTTSEL_MASK (1<<11)
2264 #define   RING_FAULT_SRCID(x)   (((x) >> 3) & 0xff)
2265 #define   RING_FAULT_FAULT_TYPE(x) (((x) >> 1) & 0x3)
2266 #define   RING_FAULT_VALID      (1<<0)
2267 #define DONE_REG                _MMIO(0x40b0)
2268 #define GEN8_PRIVATE_PAT_LO     _MMIO(0x40e0)
2269 #define GEN8_PRIVATE_PAT_HI     _MMIO(0x40e0 + 4)
2270 #define GEN10_PAT_INDEX(index)  _MMIO(0x40e0 + (index)*4)
2271 #define BSD_HWS_PGA_GEN7        _MMIO(0x04180)
2272 #define BLT_HWS_PGA_GEN7        _MMIO(0x04280)
2273 #define VEBOX_HWS_PGA_GEN7      _MMIO(0x04380)
2274 #define RING_ACTHD(base)        _MMIO((base)+0x74)
2275 #define RING_ACTHD_UDW(base)    _MMIO((base)+0x5c)
2276 #define RING_NOPID(base)        _MMIO((base)+0x94)
2277 #define RING_IMR(base)          _MMIO((base)+0xa8)
2278 #define RING_HWSTAM(base)       _MMIO((base)+0x98)
2279 #define RING_TIMESTAMP(base)            _MMIO((base)+0x358)
2280 #define RING_TIMESTAMP_UDW(base)        _MMIO((base)+0x358 + 4)
2281 #define   TAIL_ADDR             0x001FFFF8
2282 #define   HEAD_WRAP_COUNT       0xFFE00000
2283 #define   HEAD_WRAP_ONE         0x00200000
2284 #define   HEAD_ADDR             0x001FFFFC
2285 #define   RING_NR_PAGES         0x001FF000
2286 #define   RING_REPORT_MASK      0x00000006
2287 #define   RING_REPORT_64K       0x00000002
2288 #define   RING_REPORT_128K      0x00000004
2289 #define   RING_NO_REPORT        0x00000000
2290 #define   RING_VALID_MASK       0x00000001
2291 #define   RING_VALID            0x00000001
2292 #define   RING_INVALID          0x00000000
2293 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
2294 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
2295 #define   RING_WAIT_SEMAPHORE   (1<<10) /* gen6+ */
2296
2297 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base)+0x4D0) + (i)*4)
2298 #define   RING_MAX_NONPRIV_SLOTS  12
2299
2300 #define GEN7_TLB_RD_ADDR        _MMIO(0x4700)
2301
2302 #define GEN9_GAMT_ECO_REG_RW_IA _MMIO(0x4ab0)
2303 #define   GAMT_ECO_ENABLE_IN_PLACE_DECOMPRESS   (1<<18)
2304
2305 #define GEN8_GAMW_ECO_DEV_RW_IA _MMIO(0x4080)
2306 #define   GAMW_ECO_ENABLE_64K_IPS_FIELD 0xF
2307
2308 #define GAMT_CHKN_BIT_REG       _MMIO(0x4ab8)
2309 #define   GAMT_CHKN_DISABLE_DYNAMIC_CREDIT_SHARING      (1<<28)
2310 #define   GAMT_CHKN_DISABLE_I2M_CYCLE_ON_WR_PORT        (1<<24)
2311
2312 #if 0
2313 #define PRB0_TAIL       _MMIO(0x2030)
2314 #define PRB0_HEAD       _MMIO(0x2034)
2315 #define PRB0_START      _MMIO(0x2038)
2316 #define PRB0_CTL        _MMIO(0x203c)
2317 #define PRB1_TAIL       _MMIO(0x2040) /* 915+ only */
2318 #define PRB1_HEAD       _MMIO(0x2044) /* 915+ only */
2319 #define PRB1_START      _MMIO(0x2048) /* 915+ only */
2320 #define PRB1_CTL        _MMIO(0x204c) /* 915+ only */
2321 #endif
2322 #define IPEIR_I965      _MMIO(0x2064)
2323 #define IPEHR_I965      _MMIO(0x2068)
2324 #define GEN7_SC_INSTDONE        _MMIO(0x7100)
2325 #define GEN7_SAMPLER_INSTDONE   _MMIO(0xe160)
2326 #define GEN7_ROW_INSTDONE       _MMIO(0xe164)
2327 #define GEN8_MCR_SELECTOR               _MMIO(0xfdc)
2328 #define   GEN8_MCR_SLICE(slice)         (((slice) & 3) << 26)
2329 #define   GEN8_MCR_SLICE_MASK           GEN8_MCR_SLICE(3)
2330 #define   GEN8_MCR_SUBSLICE(subslice)   (((subslice) & 3) << 24)
2331 #define   GEN8_MCR_SUBSLICE_MASK        GEN8_MCR_SUBSLICE(3)
2332 #define   GEN11_MCR_SLICE(slice)        (((slice) & 0xf) << 27)
2333 #define   GEN11_MCR_SLICE_MASK          GEN11_MCR_SLICE(0xf)
2334 #define   GEN11_MCR_SUBSLICE(subslice)  (((subslice) & 0x7) << 24)
2335 #define   GEN11_MCR_SUBSLICE_MASK       GEN11_MCR_SUBSLICE(0x7)
2336 #define RING_IPEIR(base)        _MMIO((base)+0x64)
2337 #define RING_IPEHR(base)        _MMIO((base)+0x68)
2338 /*
2339  * On GEN4, only the render ring INSTDONE exists and has a different
2340  * layout than the GEN7+ version.
2341  * The GEN2 counterpart of this register is GEN2_INSTDONE.
2342  */
2343 #define RING_INSTDONE(base)     _MMIO((base)+0x6c)
2344 #define RING_INSTPS(base)       _MMIO((base)+0x70)
2345 #define RING_DMA_FADD(base)     _MMIO((base)+0x78)
2346 #define RING_DMA_FADD_UDW(base) _MMIO((base)+0x60) /* gen8+ */
2347 #define RING_INSTPM(base)       _MMIO((base)+0xc0)
2348 #define RING_MI_MODE(base)      _MMIO((base)+0x9c)
2349 #define INSTPS          _MMIO(0x2070) /* 965+ only */
2350 #define GEN4_INSTDONE1  _MMIO(0x207c) /* 965+ only, aka INSTDONE_2 on SNB */
2351 #define ACTHD_I965      _MMIO(0x2074)
2352 #define HWS_PGA         _MMIO(0x2080)
2353 #define HWS_ADDRESS_MASK        0xfffff000
2354 #define HWS_START_ADDRESS_SHIFT 4
2355 #define PWRCTXA         _MMIO(0x2088) /* 965GM+ only */
2356 #define   PWRCTX_EN     (1<<0)
2357 #define IPEIR           _MMIO(0x2088)
2358 #define IPEHR           _MMIO(0x208c)
2359 #define GEN2_INSTDONE   _MMIO(0x2090)
2360 #define NOPID           _MMIO(0x2094)
2361 #define HWSTAM          _MMIO(0x2098)
2362 #define DMA_FADD_I8XX   _MMIO(0x20d0)
2363 #define RING_BBSTATE(base)      _MMIO((base)+0x110)
2364 #define   RING_BB_PPGTT         (1 << 5)
2365 #define RING_SBBADDR(base)      _MMIO((base)+0x114) /* hsw+ */
2366 #define RING_SBBSTATE(base)     _MMIO((base)+0x118) /* hsw+ */
2367 #define RING_SBBADDR_UDW(base)  _MMIO((base)+0x11c) /* gen8+ */
2368 #define RING_BBADDR(base)       _MMIO((base)+0x140)
2369 #define RING_BBADDR_UDW(base)   _MMIO((base)+0x168) /* gen8+ */
2370 #define RING_BB_PER_CTX_PTR(base)       _MMIO((base)+0x1c0) /* gen8+ */
2371 #define RING_INDIRECT_CTX(base)         _MMIO((base)+0x1c4) /* gen8+ */
2372 #define RING_INDIRECT_CTX_OFFSET(base)  _MMIO((base)+0x1c8) /* gen8+ */
2373 #define RING_CTX_TIMESTAMP(base)        _MMIO((base)+0x3a8) /* gen8+ */
2374
2375 #define ERROR_GEN6      _MMIO(0x40a0)
2376 #define GEN7_ERR_INT    _MMIO(0x44040)
2377 #define   ERR_INT_POISON                (1<<31)
2378 #define   ERR_INT_MMIO_UNCLAIMED        (1<<13)
2379 #define   ERR_INT_PIPE_CRC_DONE_C       (1<<8)
2380 #define   ERR_INT_FIFO_UNDERRUN_C       (1<<6)
2381 #define   ERR_INT_PIPE_CRC_DONE_B       (1<<5)
2382 #define   ERR_INT_FIFO_UNDERRUN_B       (1<<3)
2383 #define   ERR_INT_PIPE_CRC_DONE_A       (1<<2)
2384 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1<<(2 + (pipe)*3))
2385 #define   ERR_INT_FIFO_UNDERRUN_A       (1<<0)
2386 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1<<((pipe)*3))
2387
2388 #define GEN8_FAULT_TLB_DATA0            _MMIO(0x4b10)
2389 #define GEN8_FAULT_TLB_DATA1            _MMIO(0x4b14)
2390 #define   FAULT_VA_HIGH_BITS            (0xf << 0)
2391 #define   FAULT_GTT_SEL                 (1 << 4)
2392
2393 #define FPGA_DBG                _MMIO(0x42300)
2394 #define   FPGA_DBG_RM_NOCLAIM   (1<<31)
2395
2396 #define CLAIM_ER                _MMIO(VLV_DISPLAY_BASE + 0x2028)
2397 #define   CLAIM_ER_CLR          (1 << 31)
2398 #define   CLAIM_ER_OVERFLOW     (1 << 16)
2399 #define   CLAIM_ER_CTR_MASK     0xffff
2400
2401 #define DERRMR          _MMIO(0x44050)
2402 /* Note that HBLANK events are reserved on bdw+ */
2403 #define   DERRMR_PIPEA_SCANLINE         (1<<0)
2404 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1<<1)
2405 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1<<2)
2406 #define   DERRMR_PIPEA_VBLANK           (1<<3)
2407 #define   DERRMR_PIPEA_HBLANK           (1<<5)
2408 #define   DERRMR_PIPEB_SCANLINE         (1<<8)
2409 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1<<9)
2410 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1<<10)
2411 #define   DERRMR_PIPEB_VBLANK           (1<<11)
2412 #define   DERRMR_PIPEB_HBLANK           (1<<13)
2413 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
2414 #define   DERRMR_PIPEC_SCANLINE         (1<<14)
2415 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1<<15)
2416 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1<<20)
2417 #define   DERRMR_PIPEC_VBLANK           (1<<21)
2418 #define   DERRMR_PIPEC_HBLANK           (1<<22)
2419
2420
2421 /* GM45+ chicken bits -- debug workaround bits that may be required
2422  * for various sorts of correct behavior.  The top 16 bits of each are
2423  * the enables for writing to the corresponding low bit.
2424  */
2425 #define _3D_CHICKEN     _MMIO(0x2084)
2426 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
2427 #define _3D_CHICKEN2    _MMIO(0x208c)
2428 /* Disables pipelining of read flushes past the SF-WIZ interface.
2429  * Required on all Ironlake steppings according to the B-Spec, but the
2430  * particular danger of not doing so is not specified.
2431  */
2432 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
2433 #define _3D_CHICKEN3    _MMIO(0x2090)
2434 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
2435 #define  _3D_CHICKEN3_AA_LINE_QUALITY_FIX_ENABLE        (1 << 5)
2436 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
2437 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x)<<1) /* gen8+ */
2438 #define  _3D_CHICKEN3_SF_DISABLE_PIPELINED_ATTR_FETCH   (1 << 1) /* gen6 */
2439
2440 #define MI_MODE         _MMIO(0x209c)
2441 # define VS_TIMER_DISPATCH                              (1 << 6)
2442 # define MI_FLUSH_ENABLE                                (1 << 12)
2443 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
2444 # define MODE_IDLE                                      (1 << 9)
2445 # define STOP_RING                                      (1 << 8)
2446
2447 #define GEN6_GT_MODE    _MMIO(0x20d0)
2448 #define GEN7_GT_MODE    _MMIO(0x7008)
2449 #define   GEN6_WIZ_HASHING(hi, lo)                      (((hi) << 9) | ((lo) << 7))
2450 #define   GEN6_WIZ_HASHING_8x8                          GEN6_WIZ_HASHING(0, 0)
2451 #define   GEN6_WIZ_HASHING_8x4                          GEN6_WIZ_HASHING(0, 1)
2452 #define   GEN6_WIZ_HASHING_16x4                         GEN6_WIZ_HASHING(1, 0)
2453 #define   GEN6_WIZ_HASHING_MASK                         GEN6_WIZ_HASHING(1, 1)
2454 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
2455 #define   GEN9_IZ_HASHING_MASK(slice)                   (0x3 << ((slice) * 2))
2456 #define   GEN9_IZ_HASHING(slice, val)                   ((val) << ((slice) * 2))
2457
2458 /* chicken reg for WaConextSwitchWithConcurrentTLBInvalidate */
2459 #define GEN9_CSFE_CHICKEN1_RCS _MMIO(0x20D4)
2460 #define   GEN9_PREEMPT_GPGPU_SYNC_SWITCH_DISABLE (1 << 2)
2461
2462 /* WaClearTdlStateAckDirtyBits */
2463 #define GEN8_STATE_ACK          _MMIO(0x20F0)
2464 #define GEN9_STATE_ACK_SLICE1   _MMIO(0x20F8)
2465 #define GEN9_STATE_ACK_SLICE2   _MMIO(0x2100)
2466 #define   GEN9_STATE_ACK_TDL0 (1 << 12)
2467 #define   GEN9_STATE_ACK_TDL1 (1 << 13)
2468 #define   GEN9_STATE_ACK_TDL2 (1 << 14)
2469 #define   GEN9_STATE_ACK_TDL3 (1 << 15)
2470 #define   GEN9_SUBSLICE_TDL_ACK_BITS \
2471         (GEN9_STATE_ACK_TDL3 | GEN9_STATE_ACK_TDL2 | \
2472          GEN9_STATE_ACK_TDL1 | GEN9_STATE_ACK_TDL0)
2473
2474 #define GFX_MODE        _MMIO(0x2520)
2475 #define GFX_MODE_GEN7   _MMIO(0x229c)
2476 #define RING_MODE_GEN7(engine)  _MMIO((engine)->mmio_base+0x29c)
2477 #define   GFX_RUN_LIST_ENABLE           (1<<15)
2478 #define   GFX_INTERRUPT_STEERING        (1<<14)
2479 #define   GFX_TLB_INVALIDATE_EXPLICIT   (1<<13)
2480 #define   GFX_SURFACE_FAULT_ENABLE      (1<<12)
2481 #define   GFX_REPLAY_MODE               (1<<11)
2482 #define   GFX_PSMI_GRANULARITY          (1<<10)
2483 #define   GFX_PPGTT_ENABLE              (1<<9)
2484 #define   GEN8_GFX_PPGTT_48B            (1<<7)
2485
2486 #define   GFX_FORWARD_VBLANK_MASK       (3<<5)
2487 #define   GFX_FORWARD_VBLANK_NEVER      (0<<5)
2488 #define   GFX_FORWARD_VBLANK_ALWAYS     (1<<5)
2489 #define   GFX_FORWARD_VBLANK_COND       (2<<5)
2490
2491 #define   GEN11_GFX_DISABLE_LEGACY_MODE (1<<3)
2492
2493 #define VLV_DISPLAY_BASE 0x180000
2494 #define VLV_MIPI_BASE VLV_DISPLAY_BASE
2495 #define BXT_MIPI_BASE 0x60000
2496
2497 #define VLV_GU_CTL0     _MMIO(VLV_DISPLAY_BASE + 0x2030)
2498 #define VLV_GU_CTL1     _MMIO(VLV_DISPLAY_BASE + 0x2034)
2499 #define SCPD0           _MMIO(0x209c) /* 915+ only */
2500 #define IER             _MMIO(0x20a0)
2501 #define IIR             _MMIO(0x20a4)
2502 #define IMR             _MMIO(0x20a8)
2503 #define ISR             _MMIO(0x20ac)
2504 #define VLV_GUNIT_CLOCK_GATE    _MMIO(VLV_DISPLAY_BASE + 0x2060)
2505 #define   GINT_DIS              (1<<22)
2506 #define   GCFG_DIS              (1<<8)
2507 #define VLV_GUNIT_CLOCK_GATE2   _MMIO(VLV_DISPLAY_BASE + 0x2064)
2508 #define VLV_IIR_RW      _MMIO(VLV_DISPLAY_BASE + 0x2084)
2509 #define VLV_IER         _MMIO(VLV_DISPLAY_BASE + 0x20a0)
2510 #define VLV_IIR         _MMIO(VLV_DISPLAY_BASE + 0x20a4)
2511 #define VLV_IMR         _MMIO(VLV_DISPLAY_BASE + 0x20a8)
2512 #define VLV_ISR         _MMIO(VLV_DISPLAY_BASE + 0x20ac)
2513 #define VLV_PCBR        _MMIO(VLV_DISPLAY_BASE + 0x2120)
2514 #define VLV_PCBR_ADDR_SHIFT     12
2515
2516 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1<<(11-(plane))) /* A and B only */
2517 #define EIR             _MMIO(0x20b0)
2518 #define EMR             _MMIO(0x20b4)
2519 #define ESR             _MMIO(0x20b8)
2520 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
2521 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
2522 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
2523 #define   GM45_ERROR_CP_PRIV                            (1<<3)
2524 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
2525 #define   I915_ERROR_INSTRUCTION                        (1<<0)
2526 #define INSTPM          _MMIO(0x20c0)
2527 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
2528 #define   INSTPM_AGPBUSY_INT_EN (1<<11) /* gen3: when disabled, pending interrupts
2529                                         will not assert AGPBUSY# and will only
2530                                         be delivered when out of C3. */
2531 #define   INSTPM_FORCE_ORDERING                         (1<<7) /* GEN6+ */
2532 #define   INSTPM_TLB_INVALIDATE (1<<9)
2533 #define   INSTPM_SYNC_FLUSH     (1<<5)
2534 #define ACTHD           _MMIO(0x20c8)
2535 #define MEM_MODE        _MMIO(0x20cc)
2536 #define   MEM_DISPLAY_B_TRICKLE_FEED_DISABLE (1<<3) /* 830 only */
2537 #define   MEM_DISPLAY_A_TRICKLE_FEED_DISABLE (1<<2) /* 830/845 only */
2538 #define   MEM_DISPLAY_TRICKLE_FEED_DISABLE (1<<2) /* 85x only */
2539 #define FW_BLC          _MMIO(0x20d8)
2540 #define FW_BLC2         _MMIO(0x20dc)
2541 #define FW_BLC_SELF     _MMIO(0x20e0) /* 915+ only */
2542 #define   FW_BLC_SELF_EN_MASK      (1<<31)
2543 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
2544 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
2545 #define MM_BURST_LENGTH     0x00700000
2546 #define MM_FIFO_WATERMARK   0x0001F000
2547 #define LM_BURST_LENGTH     0x00000700
2548 #define LM_FIFO_WATERMARK   0x0000001F
2549 #define MI_ARB_STATE    _MMIO(0x20e4) /* 915+ only */
2550
2551 #define MBUS_ABOX_CTL                   _MMIO(0x45038)
2552 #define MBUS_ABOX_BW_CREDIT_MASK        (3 << 20)
2553 #define MBUS_ABOX_BW_CREDIT(x)          ((x) << 20)
2554 #define MBUS_ABOX_B_CREDIT_MASK         (0xF << 16)
2555 #define MBUS_ABOX_B_CREDIT(x)           ((x) << 16)
2556 #define MBUS_ABOX_BT_CREDIT_POOL2_MASK  (0x1F << 8)
2557 #define MBUS_ABOX_BT_CREDIT_POOL2(x)    ((x) << 8)
2558 #define MBUS_ABOX_BT_CREDIT_POOL1_MASK  (0x1F << 0)
2559 #define MBUS_ABOX_BT_CREDIT_POOL1(x)    ((x) << 0)
2560
2561 #define _PIPEA_MBUS_DBOX_CTL            0x7003C
2562 #define _PIPEB_MBUS_DBOX_CTL            0x7103C
2563 #define PIPE_MBUS_DBOX_CTL(pipe)        _MMIO_PIPE(pipe, _PIPEA_MBUS_DBOX_CTL, \
2564                                                    _PIPEB_MBUS_DBOX_CTL)
2565 #define MBUS_DBOX_BW_CREDIT_MASK        (3 << 14)
2566 #define MBUS_DBOX_BW_CREDIT(x)          ((x) << 14)
2567 #define MBUS_DBOX_B_CREDIT_MASK         (0x1F << 8)
2568 #define MBUS_DBOX_B_CREDIT(x)           ((x) << 8)
2569 #define MBUS_DBOX_A_CREDIT_MASK         (0xF << 0)
2570 #define MBUS_DBOX_A_CREDIT(x)           ((x) << 0)
2571
2572 #define MBUS_UBOX_CTL                   _MMIO(0x4503C)
2573 #define MBUS_BBOX_CTL_S1                _MMIO(0x45040)
2574 #define MBUS_BBOX_CTL_S2                _MMIO(0x45044)
2575
2576 /* Make render/texture TLB fetches lower priorty than associated data
2577  *   fetches. This is not turned on by default
2578  */
2579 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
2580
2581 /* Isoch request wait on GTT enable (Display A/B/C streams).
2582  * Make isoch requests stall on the TLB update. May cause
2583  * display underruns (test mode only)
2584  */
2585 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
2586
2587 /* Block grant count for isoch requests when block count is
2588  * set to a finite value.
2589  */
2590 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
2591 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
2592 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
2593 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
2594 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
2595
2596 /* Enable render writes to complete in C2/C3/C4 power states.
2597  * If this isn't enabled, render writes are prevented in low
2598  * power states. That seems bad to me.
2599  */
2600 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
2601
2602 /* This acknowledges an async flip immediately instead
2603  * of waiting for 2TLB fetches.
2604  */
2605 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
2606
2607 /* Enables non-sequential data reads through arbiter
2608  */
2609 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
2610
2611 /* Disable FSB snooping of cacheable write cycles from binner/render
2612  * command stream
2613  */
2614 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
2615
2616 /* Arbiter time slice for non-isoch streams */
2617 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
2618 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
2619 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
2620 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
2621 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
2622 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
2623 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
2624 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
2625 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
2626
2627 /* Low priority grace period page size */
2628 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
2629 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
2630
2631 /* Disable display A/B trickle feed */
2632 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
2633
2634 /* Set display plane priority */
2635 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
2636 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
2637
2638 #define MI_STATE        _MMIO(0x20e4) /* gen2 only */
2639 #define   MI_AGPBUSY_INT_EN                     (1 << 1) /* 85x only */
2640 #define   MI_AGPBUSY_830_MODE                   (1 << 0) /* 85x only */
2641
2642 #define CACHE_MODE_0    _MMIO(0x2120) /* 915+ only */
2643 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1<<8)
2644 #define   CM0_IZ_OPT_DISABLE      (1<<6)
2645 #define   CM0_ZR_OPT_DISABLE      (1<<5)
2646 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1<<5)
2647 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
2648 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
2649 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
2650 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
2651 #define GFX_FLSH_CNTL   _MMIO(0x2170) /* 915+ only */
2652 #define GFX_FLSH_CNTL_GEN6      _MMIO(0x101008)
2653 #define   GFX_FLSH_CNTL_EN      (1<<0)
2654 #define ECOSKPD         _MMIO(0x21d0)
2655 #define   ECO_GATING_CX_ONLY    (1<<3)
2656 #define   ECO_FLIP_DONE         (1<<0)
2657
2658 #define CACHE_MODE_0_GEN7       _MMIO(0x7000) /* IVB+ */
2659 #define RC_OP_FLUSH_ENABLE (1<<0)
2660 #define   HIZ_RAW_STALL_OPT_DISABLE (1<<2)
2661 #define CACHE_MODE_1            _MMIO(0x7004) /* IVB+ */
2662 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE     (1<<6)
2663 #define   GEN8_4x4_STC_OPTIMIZATION_DISABLE     (1<<6)
2664 #define   GEN9_PARTIAL_RESOLVE_IN_VC_DISABLE    (1<<1)
2665
2666 #define GEN6_BLITTER_ECOSKPD    _MMIO(0x221d0)
2667 #define   GEN6_BLITTER_LOCK_SHIFT                       16
2668 #define   GEN6_BLITTER_FBC_NOTIFY                       (1<<3)
2669
2670 #define GEN6_RC_SLEEP_PSMI_CONTROL      _MMIO(0x2050)
2671 #define   GEN6_PSMI_SLEEP_MSG_DISABLE   (1 << 0)
2672 #define   GEN8_RC_SEMA_IDLE_MSG_DISABLE (1 << 12)
2673 #define   GEN8_FF_DOP_CLOCK_GATE_DISABLE        (1<<10)
2674
2675 #define GEN6_RCS_PWR_FSM _MMIO(0x22ac)
2676 #define GEN9_RCS_FE_FSM2 _MMIO(0x22a4)
2677
2678 /* Fuse readout registers for GT */
2679 #define HSW_PAVP_FUSE1                  _MMIO(0x911C)
2680 #define   HSW_F1_EU_DIS_SHIFT           16
2681 #define   HSW_F1_EU_DIS_MASK            (0x3 << HSW_F1_EU_DIS_SHIFT)
2682 #define   HSW_F1_EU_DIS_10EUS           0
2683 #define   HSW_F1_EU_DIS_8EUS            1
2684 #define   HSW_F1_EU_DIS_6EUS            2
2685
2686 #define CHV_FUSE_GT                     _MMIO(VLV_DISPLAY_BASE + 0x2168)
2687 #define   CHV_FGT_DISABLE_SS0           (1 << 10)
2688 #define   CHV_FGT_DISABLE_SS1           (1 << 11)
2689 #define   CHV_FGT_EU_DIS_SS0_R0_SHIFT   16
2690 #define   CHV_FGT_EU_DIS_SS0_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R0_SHIFT)
2691 #define   CHV_FGT_EU_DIS_SS0_R1_SHIFT   20
2692 #define   CHV_FGT_EU_DIS_SS0_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R1_SHIFT)
2693 #define   CHV_FGT_EU_DIS_SS1_R0_SHIFT   24
2694 #define   CHV_FGT_EU_DIS_SS1_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R0_SHIFT)
2695 #define   CHV_FGT_EU_DIS_SS1_R1_SHIFT   28
2696 #define   CHV_FGT_EU_DIS_SS1_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R1_SHIFT)
2697
2698 #define GEN8_FUSE2                      _MMIO(0x9120)
2699 #define   GEN8_F2_SS_DIS_SHIFT          21
2700 #define   GEN8_F2_SS_DIS_MASK           (0x7 << GEN8_F2_SS_DIS_SHIFT)
2701 #define   GEN8_F2_S_ENA_SHIFT           25
2702 #define   GEN8_F2_S_ENA_MASK            (0x7 << GEN8_F2_S_ENA_SHIFT)
2703
2704 #define   GEN9_F2_SS_DIS_SHIFT          20
2705 #define   GEN9_F2_SS_DIS_MASK           (0xf << GEN9_F2_SS_DIS_SHIFT)
2706
2707 #define   GEN10_F2_S_ENA_SHIFT          22
2708 #define   GEN10_F2_S_ENA_MASK           (0x3f << GEN10_F2_S_ENA_SHIFT)
2709 #define   GEN10_F2_SS_DIS_SHIFT         18
2710 #define   GEN10_F2_SS_DIS_MASK          (0xf << GEN10_F2_SS_DIS_SHIFT)
2711
2712 #define GEN8_EU_DISABLE0                _MMIO(0x9134)
2713 #define   GEN8_EU_DIS0_S0_MASK          0xffffff
2714 #define   GEN8_EU_DIS0_S1_SHIFT         24
2715 #define   GEN8_EU_DIS0_S1_MASK          (0xff << GEN8_EU_DIS0_S1_SHIFT)
2716
2717 #define GEN8_EU_DISABLE1                _MMIO(0x9138)
2718 #define   GEN8_EU_DIS1_S1_MASK          0xffff
2719 #define   GEN8_EU_DIS1_S2_SHIFT         16
2720 #define   GEN8_EU_DIS1_S2_MASK          (0xffff << GEN8_EU_DIS1_S2_SHIFT)
2721
2722 #define GEN8_EU_DISABLE2                _MMIO(0x913c)
2723 #define   GEN8_EU_DIS2_S2_MASK          0xff
2724
2725 #define GEN9_EU_DISABLE(slice)          _MMIO(0x9134 + (slice)*0x4)
2726
2727 #define GEN10_EU_DISABLE3               _MMIO(0x9140)
2728 #define   GEN10_EU_DIS_SS_MASK          0xff
2729
2730 #define GEN11_GT_VEBOX_VDBOX_DISABLE    _MMIO(0x9140)
2731 #define   GEN11_GT_VDBOX_DISABLE_MASK   0xff
2732 #define   GEN11_GT_VEBOX_DISABLE_SHIFT  16
2733 #define   GEN11_GT_VEBOX_DISABLE_MASK   (0xff << GEN11_GT_VEBOX_DISABLE_SHIFT)
2734
2735 #define GEN11_EU_DISABLE _MMIO(0x9134)
2736 #define GEN11_EU_DIS_MASK 0xFF
2737
2738 #define GEN11_GT_SLICE_ENABLE _MMIO(0x9138)
2739 #define GEN11_GT_S_ENA_MASK 0xFF
2740
2741 #define GEN11_GT_SUBSLICE_DISABLE _MMIO(0x913C)
2742
2743 #define GEN6_BSD_SLEEP_PSMI_CONTROL     _MMIO(0x12050)
2744 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
2745 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
2746 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
2747 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
2748
2749 /* On modern GEN architectures interrupt control consists of two sets
2750  * of registers. The first set pertains to the ring generating the
2751  * interrupt. The second control is for the functional block generating the
2752  * interrupt. These are PM, GT, DE, etc.
2753  *
2754  * Luckily *knocks on wood* all the ring interrupt bits match up with the
2755  * GT interrupt bits, so we don't need to duplicate the defines.
2756  *
2757  * These defines should cover us well from SNB->HSW with minor exceptions
2758  * it can also work on ILK.
2759  */
2760 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
2761 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
2762 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
2763 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
2764 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
2765 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
2766 #define GT_CONTEXT_SWITCH_INTERRUPT             (1 <<  8)
2767 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
2768 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
2769 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
2770 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
2771 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
2772 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
2773
2774 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
2775 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
2776
2777 #define GT_PARITY_ERROR(dev_priv) \
2778         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
2779          (IS_HASWELL(dev_priv) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
2780
2781 /* These are all the "old" interrupts */
2782 #define ILK_BSD_USER_INTERRUPT                          (1<<5)
2783
2784 #define I915_PM_INTERRUPT                               (1<<31)
2785 #define I915_ISP_INTERRUPT                              (1<<22)
2786 #define I915_LPE_PIPE_B_INTERRUPT                       (1<<21)
2787 #define I915_LPE_PIPE_A_INTERRUPT                       (1<<20)
2788 #define I915_MIPIC_INTERRUPT                            (1<<19)
2789 #define I915_MIPIA_INTERRUPT                            (1<<18)
2790 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1<<18)
2791 #define I915_DISPLAY_PORT_INTERRUPT                     (1<<17)
2792 #define I915_DISPLAY_PIPE_C_HBLANK_INTERRUPT            (1<<16)
2793 #define I915_MASTER_ERROR_INTERRUPT                     (1<<15)
2794 #define I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT      (1<<15)
2795 #define I915_DISPLAY_PIPE_B_HBLANK_INTERRUPT            (1<<14)
2796 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1<<14) /* p-state */
2797 #define I915_DISPLAY_PIPE_A_HBLANK_INTERRUPT            (1<<13)
2798 #define I915_HWB_OOM_INTERRUPT                          (1<<13)
2799 #define I915_LPE_PIPE_C_INTERRUPT                       (1<<12)
2800 #define I915_SYNC_STATUS_INTERRUPT                      (1<<12)
2801 #define I915_MISC_INTERRUPT                             (1<<11)
2802 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1<<11)
2803 #define I915_DISPLAY_PIPE_C_VBLANK_INTERRUPT            (1<<10)
2804 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1<<10)
2805 #define I915_DISPLAY_PIPE_C_EVENT_INTERRUPT             (1<<9)
2806 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1<<9)
2807 #define I915_DISPLAY_PIPE_C_DPBM_INTERRUPT              (1<<8)
2808 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1<<8)
2809 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1<<7)
2810 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1<<6)
2811 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1<<5)
2812 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1<<4)
2813 #define I915_DISPLAY_PIPE_A_DPBM_INTERRUPT              (1<<3)
2814 #define I915_DISPLAY_PIPE_B_DPBM_INTERRUPT              (1<<2)
2815 #define I915_DEBUG_INTERRUPT                            (1<<2)
2816 #define I915_WINVALID_INTERRUPT                         (1<<1)
2817 #define I915_USER_INTERRUPT                             (1<<1)
2818 #define I915_ASLE_INTERRUPT                             (1<<0)
2819 #define I915_BSD_USER_INTERRUPT                         (1<<25)
2820
2821 #define I915_HDMI_LPE_AUDIO_BASE        (VLV_DISPLAY_BASE + 0x65000)
2822 #define I915_HDMI_LPE_AUDIO_SIZE        0x1000
2823
2824 /* DisplayPort Audio w/ LPE */
2825 #define VLV_AUD_CHICKEN_BIT_REG         _MMIO(VLV_DISPLAY_BASE + 0x62F38)
2826 #define VLV_CHICKEN_BIT_DBG_ENABLE      (1 << 0)
2827
2828 #define _VLV_AUD_PORT_EN_B_DBG          (VLV_DISPLAY_BASE + 0x62F20)
2829 #define _VLV_AUD_PORT_EN_C_DBG          (VLV_DISPLAY_BASE + 0x62F30)
2830 #define _VLV_AUD_PORT_EN_D_DBG          (VLV_DISPLAY_BASE + 0x62F34)
2831 #define VLV_AUD_PORT_EN_DBG(port)       _MMIO_PORT3((port) - PORT_B,       \
2832                                                     _VLV_AUD_PORT_EN_B_DBG, \
2833                                                     _VLV_AUD_PORT_EN_C_DBG, \
2834                                                     _VLV_AUD_PORT_EN_D_DBG)
2835 #define VLV_AMP_MUTE                    (1 << 1)
2836
2837 #define GEN6_BSD_RNCID                  _MMIO(0x12198)
2838
2839 #define GEN7_FF_THREAD_MODE             _MMIO(0x20a0)
2840 #define   GEN7_FF_SCHED_MASK            0x0077070
2841 #define   GEN8_FF_DS_REF_CNT_FFME       (1 << 19)
2842 #define   GEN7_FF_TS_SCHED_HS1          (0x5<<16)
2843 #define   GEN7_FF_TS_SCHED_HS0          (0x3<<16)
2844 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1<<16)
2845 #define   GEN7_FF_TS_SCHED_HW           (0x0<<16) /* Default */
2846 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
2847 #define   GEN7_FF_VS_SCHED_HS1          (0x5<<12)
2848 #define   GEN7_FF_VS_SCHED_HS0          (0x3<<12)
2849 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1<<12) /* Default */
2850 #define   GEN7_FF_VS_SCHED_HW           (0x0<<12)
2851 #define   GEN7_FF_DS_SCHED_HS1          (0x5<<4)
2852 #define   GEN7_FF_DS_SCHED_HS0          (0x3<<4)
2853 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1<<4)  /* Default */
2854 #define   GEN7_FF_DS_SCHED_HW           (0x0<<4)
2855
2856 /*
2857  * Framebuffer compression (915+ only)
2858  */
2859
2860 #define FBC_CFB_BASE            _MMIO(0x3200) /* 4k page aligned */
2861 #define FBC_LL_BASE             _MMIO(0x3204) /* 4k page aligned */
2862 #define FBC_CONTROL             _MMIO(0x3208)
2863 #define   FBC_CTL_EN            (1<<31)
2864 #define   FBC_CTL_PERIODIC      (1<<30)
2865 #define   FBC_CTL_INTERVAL_SHIFT (16)
2866 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
2867 #define   FBC_CTL_C3_IDLE       (1<<13)
2868 #define   FBC_CTL_STRIDE_SHIFT  (5)
2869 #define   FBC_CTL_FENCENO_SHIFT (0)
2870 #define FBC_COMMAND             _MMIO(0x320c)
2871 #define   FBC_CMD_COMPRESS      (1<<0)
2872 #define FBC_STATUS              _MMIO(0x3210)
2873 #define   FBC_STAT_COMPRESSING  (1<<31)
2874 #define   FBC_STAT_COMPRESSED   (1<<30)
2875 #define   FBC_STAT_MODIFIED     (1<<29)
2876 #define   FBC_STAT_CURRENT_LINE_SHIFT   (0)
2877 #define FBC_CONTROL2            _MMIO(0x3214)
2878 #define   FBC_CTL_FENCE_DBL     (0<<4)
2879 #define   FBC_CTL_IDLE_IMM      (0<<2)
2880 #define   FBC_CTL_IDLE_FULL     (1<<2)
2881 #define   FBC_CTL_IDLE_LINE     (2<<2)
2882 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
2883 #define   FBC_CTL_CPU_FENCE     (1<<1)
2884 #define   FBC_CTL_PLANE(plane)  ((plane)<<0)
2885 #define FBC_FENCE_OFF           _MMIO(0x3218) /* BSpec typo has 321Bh */
2886 #define FBC_TAG(i)              _MMIO(0x3300 + (i) * 4)
2887
2888 #define FBC_LL_SIZE             (1536)
2889
2890 #define FBC_LLC_READ_CTRL       _MMIO(0x9044)
2891 #define   FBC_LLC_FULLY_OPEN    (1<<30)
2892
2893 /* Framebuffer compression for GM45+ */
2894 #define DPFC_CB_BASE            _MMIO(0x3200)
2895 #define DPFC_CONTROL            _MMIO(0x3208)
2896 #define   DPFC_CTL_EN           (1<<31)
2897 #define   DPFC_CTL_PLANE(plane) ((plane)<<30)
2898 #define   IVB_DPFC_CTL_PLANE(plane)     ((plane)<<29)
2899 #define   DPFC_CTL_FENCE_EN     (1<<29)
2900 #define   IVB_DPFC_CTL_FENCE_EN (1<<28)
2901 #define   DPFC_CTL_PERSISTENT_MODE      (1<<25)
2902 #define   DPFC_SR_EN            (1<<10)
2903 #define   DPFC_CTL_LIMIT_1X     (0<<6)
2904 #define   DPFC_CTL_LIMIT_2X     (1<<6)
2905 #define   DPFC_CTL_LIMIT_4X     (2<<6)
2906 #define DPFC_RECOMP_CTL         _MMIO(0x320c)
2907 #define   DPFC_RECOMP_STALL_EN  (1<<27)
2908 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
2909 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
2910 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
2911 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
2912 #define DPFC_STATUS             _MMIO(0x3210)
2913 #define   DPFC_INVAL_SEG_SHIFT  (16)
2914 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
2915 #define   DPFC_COMP_SEG_SHIFT   (0)
2916 #define   DPFC_COMP_SEG_MASK    (0x000007ff)
2917 #define DPFC_STATUS2            _MMIO(0x3214)
2918 #define DPFC_FENCE_YOFF         _MMIO(0x3218)
2919 #define DPFC_CHICKEN            _MMIO(0x3224)
2920 #define   DPFC_HT_MODIFY        (1<<31)
2921
2922 /* Framebuffer compression for Ironlake */
2923 #define ILK_DPFC_CB_BASE        _MMIO(0x43200)
2924 #define ILK_DPFC_CONTROL        _MMIO(0x43208)
2925 #define   FBC_CTL_FALSE_COLOR   (1<<10)
2926 /* The bit 28-8 is reserved */
2927 #define   DPFC_RESERVED         (0x1FFFFF00)
2928 #define ILK_DPFC_RECOMP_CTL     _MMIO(0x4320c)
2929 #define ILK_DPFC_STATUS         _MMIO(0x43210)
2930 #define  ILK_DPFC_COMP_SEG_MASK 0x7ff
2931 #define IVB_FBC_STATUS2         _MMIO(0x43214)
2932 #define  IVB_FBC_COMP_SEG_MASK  0x7ff
2933 #define  BDW_FBC_COMP_SEG_MASK  0xfff
2934 #define ILK_DPFC_FENCE_YOFF     _MMIO(0x43218)
2935 #define ILK_DPFC_CHICKEN        _MMIO(0x43224)
2936 #define   ILK_DPFC_DISABLE_DUMMY0 (1<<8)
2937 #define   ILK_DPFC_NUKE_ON_ANY_MODIFICATION     (1<<23)
2938 #define ILK_FBC_RT_BASE         _MMIO(0x2128)
2939 #define   ILK_FBC_RT_VALID      (1<<0)
2940 #define   SNB_FBC_FRONT_BUFFER  (1<<1)
2941
2942 #define ILK_DISPLAY_CHICKEN1    _MMIO(0x42000)
2943 #define   ILK_FBCQ_DIS          (1<<22)
2944 #define   ILK_PABSTRETCH_DIS    (1<<21)
2945
2946
2947 /*
2948  * Framebuffer compression for Sandybridge
2949  *
2950  * The following two registers are of type GTTMMADR
2951  */
2952 #define SNB_DPFC_CTL_SA         _MMIO(0x100100)
2953 #define   SNB_CPU_FENCE_ENABLE  (1<<29)
2954 #define DPFC_CPU_FENCE_OFFSET   _MMIO(0x100104)
2955
2956 /* Framebuffer compression for Ivybridge */
2957 #define IVB_FBC_RT_BASE                 _MMIO(0x7020)
2958
2959 #define IPS_CTL         _MMIO(0x43408)
2960 #define   IPS_ENABLE    (1 << 31)
2961
2962 #define MSG_FBC_REND_STATE      _MMIO(0x50380)
2963 #define   FBC_REND_NUKE         (1<<2)
2964 #define   FBC_REND_CACHE_CLEAN  (1<<1)
2965
2966 /*
2967  * GPIO regs
2968  */
2969 #define GPIOA                   _MMIO(0x5010)
2970 #define GPIOB                   _MMIO(0x5014)
2971 #define GPIOC                   _MMIO(0x5018)
2972 #define GPIOD                   _MMIO(0x501c)
2973 #define GPIOE                   _MMIO(0x5020)
2974 #define GPIOF                   _MMIO(0x5024)
2975 #define GPIOG                   _MMIO(0x5028)
2976 #define GPIOH                   _MMIO(0x502c)
2977 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
2978 # define GPIO_CLOCK_DIR_IN              (0 << 1)
2979 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
2980 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
2981 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
2982 # define GPIO_CLOCK_VAL_IN              (1 << 4)
2983 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
2984 # define GPIO_DATA_DIR_MASK             (1 << 8)
2985 # define GPIO_DATA_DIR_IN               (0 << 9)
2986 # define GPIO_DATA_DIR_OUT              (1 << 9)
2987 # define GPIO_DATA_VAL_MASK             (1 << 10)
2988 # define GPIO_DATA_VAL_OUT              (1 << 11)
2989 # define GPIO_DATA_VAL_IN               (1 << 12)
2990 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
2991
2992 #define GMBUS0                  _MMIO(dev_priv->gpio_mmio_base + 0x5100) /* clock/port select */
2993 #define   GMBUS_AKSV_SELECT     (1<<11)
2994 #define   GMBUS_RATE_100KHZ     (0<<8)
2995 #define   GMBUS_RATE_50KHZ      (1<<8)
2996 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
2997 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
2998 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
2999 #define   GMBUS_PIN_DISABLED    0
3000 #define   GMBUS_PIN_SSC         1
3001 #define   GMBUS_PIN_VGADDC      2
3002 #define   GMBUS_PIN_PANEL       3
3003 #define   GMBUS_PIN_DPD_CHV     3 /* HDMID_CHV */
3004 #define   GMBUS_PIN_DPC         4 /* HDMIC */
3005 #define   GMBUS_PIN_DPB         5 /* SDVO, HDMIB */
3006 #define   GMBUS_PIN_DPD         6 /* HDMID */
3007 #define   GMBUS_PIN_RESERVED    7 /* 7 reserved */
3008 #define   GMBUS_PIN_1_BXT       1 /* BXT+ (atom) and CNP+ (big core) */
3009 #define   GMBUS_PIN_2_BXT       2
3010 #define   GMBUS_PIN_3_BXT       3
3011 #define   GMBUS_PIN_4_CNP       4
3012 #define   GMBUS_PIN_9_TC1_ICP   9
3013 #define   GMBUS_PIN_10_TC2_ICP  10
3014 #define   GMBUS_PIN_11_TC3_ICP  11
3015 #define   GMBUS_PIN_12_TC4_ICP  12
3016
3017 #define   GMBUS_NUM_PINS        13 /* including 0 */
3018 #define GMBUS1                  _MMIO(dev_priv->gpio_mmio_base + 0x5104) /* command/status */
3019 #define   GMBUS_SW_CLR_INT      (1<<31)
3020 #define   GMBUS_SW_RDY          (1<<30)
3021 #define   GMBUS_ENT             (1<<29) /* enable timeout */
3022 #define   GMBUS_CYCLE_NONE      (0<<25)
3023 #define   GMBUS_CYCLE_WAIT      (1<<25)
3024 #define   GMBUS_CYCLE_INDEX     (2<<25)
3025 #define   GMBUS_CYCLE_STOP      (4<<25)
3026 #define   GMBUS_BYTE_COUNT_SHIFT 16
3027 #define   GMBUS_BYTE_COUNT_MAX   256U
3028 #define   GMBUS_SLAVE_INDEX_SHIFT 8
3029 #define   GMBUS_SLAVE_ADDR_SHIFT 1
3030 #define   GMBUS_SLAVE_READ      (1<<0)
3031 #define   GMBUS_SLAVE_WRITE     (0<<0)
3032 #define GMBUS2                  _MMIO(dev_priv->gpio_mmio_base + 0x5108) /* status */
3033 #define   GMBUS_INUSE           (1<<15)
3034 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
3035 #define   GMBUS_STALL_TIMEOUT   (1<<13)
3036 #define   GMBUS_INT             (1<<12)
3037 #define   GMBUS_HW_RDY          (1<<11)
3038 #define   GMBUS_SATOER          (1<<10)
3039 #define   GMBUS_ACTIVE          (1<<9)
3040 #define GMBUS3                  _MMIO(dev_priv->gpio_mmio_base + 0x510c) /* data buffer bytes 3-0 */
3041 #define GMBUS4                  _MMIO(dev_priv->gpio_mmio_base + 0x5110) /* interrupt mask (Pineview+) */
3042 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
3043 #define   GMBUS_NAK_EN          (1<<3)
3044 #define   GMBUS_IDLE_EN         (1<<2)
3045 #define   GMBUS_HW_WAIT_EN      (1<<1)
3046 #define   GMBUS_HW_RDY_EN       (1<<0)
3047 #define GMBUS5                  _MMIO(dev_priv->gpio_mmio_base + 0x5120) /* byte index */
3048 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
3049
3050 /*
3051  * Clock control & power management
3052  */
3053 #define _DPLL_A (dev_priv->info.display_mmio_offset + 0x6014)
3054 #define _DPLL_B (dev_priv->info.display_mmio_offset + 0x6018)
3055 #define _CHV_DPLL_C (dev_priv->info.display_mmio_offset + 0x6030)
3056 #define DPLL(pipe) _MMIO_PIPE3((pipe), _DPLL_A, _DPLL_B, _CHV_DPLL_C)
3057
3058 #define VGA0    _MMIO(0x6000)
3059 #define VGA1    _MMIO(0x6004)
3060 #define VGA_PD  _MMIO(0x6010)
3061 #define   VGA0_PD_P2_DIV_4      (1 << 7)
3062 #define   VGA0_PD_P1_DIV_2      (1 << 5)
3063 #define   VGA0_PD_P1_SHIFT      0
3064 #define   VGA0_PD_P1_MASK       (0x1f << 0)
3065 #define   VGA1_PD_P2_DIV_4      (1 << 15)
3066 #define   VGA1_PD_P1_DIV_2      (1 << 13)
3067 #define   VGA1_PD_P1_SHIFT      8
3068 #define   VGA1_PD_P1_MASK       (0x1f << 8)
3069 #define   DPLL_VCO_ENABLE               (1 << 31)
3070 #define   DPLL_SDVO_HIGH_SPEED          (1 << 30)
3071 #define   DPLL_DVO_2X_MODE              (1 << 30)
3072 #define   DPLL_EXT_BUFFER_ENABLE_VLV    (1 << 30)
3073 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
3074 #define   DPLL_REF_CLK_ENABLE_VLV       (1 << 29)
3075 #define   DPLL_VGA_MODE_DIS             (1 << 28)
3076 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
3077 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
3078 #define   DPLL_MODE_MASK                (3 << 26)
3079 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
3080 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
3081 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
3082 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
3083 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
3084 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
3085 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
3086 #define   DPLL_LOCK_VLV                 (1<<15)
3087 #define   DPLL_INTEGRATED_CRI_CLK_VLV   (1<<14)
3088 #define   DPLL_INTEGRATED_REF_CLK_VLV   (1<<13)
3089 #define   DPLL_SSC_REF_CLK_CHV          (1<<13)
3090 #define   DPLL_PORTC_READY_MASK         (0xf << 4)
3091 #define   DPLL_PORTB_READY_MASK         (0xf)
3092
3093 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
3094
3095 /* Additional CHV pll/phy registers */
3096 #define DPIO_PHY_STATUS                 _MMIO(VLV_DISPLAY_BASE + 0x6240)
3097 #define   DPLL_PORTD_READY_MASK         (0xf)
3098 #define DISPLAY_PHY_CONTROL _MMIO(VLV_DISPLAY_BASE + 0x60100)
3099 #define   PHY_CH_POWER_DOWN_OVRD_EN(phy, ch)    (1 << (2*(phy)+(ch)+27))
3100 #define   PHY_LDO_DELAY_0NS                     0x0
3101 #define   PHY_LDO_DELAY_200NS                   0x1
3102 #define   PHY_LDO_DELAY_600NS                   0x2
3103 #define   PHY_LDO_SEQ_DELAY(delay, phy)         ((delay) << (2*(phy)+23))
3104 #define   PHY_CH_POWER_DOWN_OVRD(mask, phy, ch) ((mask) << (8*(phy)+4*(ch)+11))
3105 #define   PHY_CH_SU_PSR                         0x1
3106 #define   PHY_CH_DEEP_PSR                       0x7
3107 #define   PHY_CH_POWER_MODE(mode, phy, ch)      ((mode) << (6*(phy)+3*(ch)+2))
3108 #define   PHY_COM_LANE_RESET_DEASSERT(phy)      (1 << (phy))
3109 #define DISPLAY_PHY_STATUS _MMIO(VLV_DISPLAY_BASE + 0x60104)
3110 #define   PHY_POWERGOOD(phy)    (((phy) == DPIO_PHY0) ? (1<<31) : (1<<30))
3111 #define   PHY_STATUS_CMN_LDO(phy, ch)                   (1 << (6-(6*(phy)+3*(ch))))
3112 #define   PHY_STATUS_SPLINE_LDO(phy, ch, spline)        (1 << (8-(6*(phy)+3*(ch)+(spline))))
3113
3114 /*
3115  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
3116  * this field (only one bit may be set).
3117  */
3118 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
3119 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
3120 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
3121 /* i830, required in DVO non-gang */
3122 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
3123 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
3124 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
3125 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
3126 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
3127 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
3128 #define   PLL_REF_INPUT_MASK            (3 << 13)
3129 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
3130 /* Ironlake */
3131 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
3132 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
3133 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
3134 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
3135 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
3136
3137 /*
3138  * Parallel to Serial Load Pulse phase selection.
3139  * Selects the phase for the 10X DPLL clock for the PCIe
3140  * digital display port. The range is 4 to 13; 10 or more
3141  * is just a flip delay. The default is 6
3142  */
3143 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
3144 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
3145 /*
3146  * SDVO multiplier for 945G/GM. Not used on 965.
3147  */
3148 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
3149 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
3150 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
3151
3152 #define _DPLL_A_MD (dev_priv->info.display_mmio_offset + 0x601c)
3153 #define _DPLL_B_MD (dev_priv->info.display_mmio_offset + 0x6020)
3154 #define _CHV_DPLL_C_MD (dev_priv->info.display_mmio_offset + 0x603c)
3155 #define DPLL_MD(pipe) _MMIO_PIPE3((pipe), _DPLL_A_MD, _DPLL_B_MD, _CHV_DPLL_C_MD)
3156
3157 /*
3158  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
3159  *
3160  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
3161  */
3162 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
3163 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
3164 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
3165 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
3166 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
3167 /*
3168  * SDVO/UDI pixel multiplier.
3169  *
3170  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
3171  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
3172  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
3173  * dummy bytes in the datastream at an increased clock rate, with both sides of
3174  * the link knowing how many bytes are fill.
3175  *
3176  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
3177  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
3178  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
3179  * through an SDVO command.
3180  *
3181  * This register field has values of multiplication factor minus 1, with
3182  * a maximum multiplier of 5 for SDVO.
3183  */
3184 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
3185 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
3186 /*
3187  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
3188  * This best be set to the default value (3) or the CRT won't work. No,
3189  * I don't entirely understand what this does...
3190  */
3191 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
3192 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
3193
3194 #define RAWCLK_FREQ_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6024)
3195
3196 #define _FPA0   0x6040
3197 #define _FPA1   0x6044
3198 #define _FPB0   0x6048
3199 #define _FPB1   0x604c
3200 #define FP0(pipe) _MMIO_PIPE(pipe, _FPA0, _FPB0)
3201 #define FP1(pipe) _MMIO_PIPE(pipe, _FPA1, _FPB1)
3202 #define   FP_N_DIV_MASK         0x003f0000
3203 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
3204 #define   FP_N_DIV_SHIFT                16
3205 #define   FP_M1_DIV_MASK        0x00003f00
3206 #define   FP_M1_DIV_SHIFT                8
3207 #define   FP_M2_DIV_MASK        0x0000003f
3208 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
3209 #define   FP_M2_DIV_SHIFT                0
3210 #define DPLL_TEST       _MMIO(0x606c)
3211 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
3212 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
3213 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
3214 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
3215 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
3216 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
3217 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
3218 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
3219 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
3220 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
3221 #define D_STATE         _MMIO(0x6104)
3222 #define  DSTATE_GFX_RESET_I830                  (1<<6)
3223 #define  DSTATE_PLL_D3_OFF                      (1<<3)
3224 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
3225 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
3226 #define DSPCLK_GATE_D   _MMIO(dev_priv->info.display_mmio_offset + 0x6200)
3227 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
3228 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
3229 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
3230 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
3231 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
3232 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
3233 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
3234 # define PNV_GMBUSUNIT_CLOCK_GATE_DISABLE       (1 << 24) /* pnv */
3235 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
3236 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
3237 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
3238 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
3239 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
3240 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
3241 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
3242 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
3243 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
3244 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
3245 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
3246 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
3247 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
3248 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
3249 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
3250 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
3251 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
3252 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
3253 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
3254 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
3255 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
3256 /*
3257  * This bit must be set on the 830 to prevent hangs when turning off the
3258  * overlay scaler.
3259  */
3260 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
3261 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
3262 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
3263 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
3264 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
3265
3266 #define RENCLK_GATE_D1          _MMIO(0x6204)
3267 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
3268 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
3269 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
3270 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
3271 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
3272 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
3273 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
3274 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
3275 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
3276 /* This bit must be unset on 855,865 */
3277 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
3278 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
3279 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
3280 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
3281 /* This bit must be set on 855,865. */
3282 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
3283 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
3284 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
3285 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
3286 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
3287 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
3288 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
3289 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
3290 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
3291 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
3292 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
3293 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
3294 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
3295 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
3296 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
3297 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
3298 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
3299 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
3300
3301 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
3302 /* This bit must always be set on 965G/965GM */
3303 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
3304 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
3305 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
3306 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
3307 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
3308 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
3309 /* This bit must always be set on 965G */
3310 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
3311 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
3312 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
3313 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
3314 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
3315 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
3316 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
3317 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
3318 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
3319 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
3320 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
3321 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
3322 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
3323 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
3324 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
3325 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
3326 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
3327 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
3328 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
3329
3330 #define RENCLK_GATE_D2          _MMIO(0x6208)
3331 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
3332 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
3333 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
3334
3335 #define VDECCLK_GATE_D          _MMIO(0x620C)           /* g4x only */
3336 #define  VCP_UNIT_CLOCK_GATE_DISABLE            (1 << 4)
3337
3338 #define RAMCLK_GATE_D           _MMIO(0x6210)           /* CRL only */
3339 #define DEUC                    _MMIO(0x6214)          /* CRL only */
3340
3341 #define FW_BLC_SELF_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6500)
3342 #define  FW_CSPWRDWNEN          (1<<15)
3343
3344 #define MI_ARB_VLV              _MMIO(VLV_DISPLAY_BASE + 0x6504)
3345
3346 #define CZCLK_CDCLK_FREQ_RATIO  _MMIO(VLV_DISPLAY_BASE + 0x6508)
3347 #define   CDCLK_FREQ_SHIFT      4
3348 #define   CDCLK_FREQ_MASK       (0x1f << CDCLK_FREQ_SHIFT)
3349 #define   CZCLK_FREQ_MASK       0xf
3350
3351 #define GCI_CONTROL             _MMIO(VLV_DISPLAY_BASE + 0x650C)
3352 #define   PFI_CREDIT_63         (9 << 28)               /* chv only */
3353 #define   PFI_CREDIT_31         (8 << 28)               /* chv only */
3354 #define   PFI_CREDIT(x)         (((x) - 8) << 28)       /* 8-15 */
3355 #define   PFI_CREDIT_RESEND     (1 << 27)
3356 #define   VGA_FAST_MODE_DISABLE (1 << 14)
3357
3358 #define GMBUSFREQ_VLV           _MMIO(VLV_DISPLAY_BASE + 0x6510)
3359
3360 /*
3361  * Palette regs
3362  */
3363 #define PALETTE_A_OFFSET 0xa000
3364 #define PALETTE_B_OFFSET 0xa800
3365 #define CHV_PALETTE_C_OFFSET 0xc000
3366 #define PALETTE(pipe, i) _MMIO(dev_priv->info.palette_offsets[pipe] +   \
3367                               dev_priv->info.display_mmio_offset + (i) * 4)
3368
3369 /* MCH MMIO space */
3370
3371 /*
3372  * MCHBAR mirror.
3373  *
3374  * This mirrors the MCHBAR MMIO space whose location is determined by
3375  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
3376  * every way.  It is not accessible from the CP register read instructions.
3377  *
3378  * Starting from Haswell, you can't write registers using the MCHBAR mirror,
3379  * just read.
3380  */
3381 #define MCHBAR_MIRROR_BASE      0x10000
3382
3383 #define MCHBAR_MIRROR_BASE_SNB  0x140000
3384
3385 #define CTG_STOLEN_RESERVED             _MMIO(MCHBAR_MIRROR_BASE + 0x34)
3386 #define ELK_STOLEN_RESERVED             _MMIO(MCHBAR_MIRROR_BASE + 0x48)
3387 #define G4X_STOLEN_RESERVED_ADDR1_MASK  (0xFFFF << 16)
3388 #define G4X_STOLEN_RESERVED_ADDR2_MASK  (0xFFF << 4)
3389 #define G4X_STOLEN_RESERVED_ENABLE      (1 << 0)
3390
3391 /* Memory controller frequency in MCHBAR for Haswell (possible SNB+) */
3392 #define DCLK _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5e04)
3393
3394 /* 915-945 and GM965 MCH register controlling DRAM channel access */
3395 #define DCC                     _MMIO(MCHBAR_MIRROR_BASE + 0x200)
3396 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
3397 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
3398 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
3399 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
3400 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
3401 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
3402 #define DCC2                    _MMIO(MCHBAR_MIRROR_BASE + 0x204)
3403 #define DCC2_MODIFIED_ENHANCED_DISABLE                  (1 << 20)
3404
3405 /* Pineview MCH register contains DDR3 setting */
3406 #define CSHRDDR3CTL            _MMIO(MCHBAR_MIRROR_BASE + 0x1a8)
3407 #define CSHRDDR3CTL_DDR3       (1 << 2)
3408
3409 /* 965 MCH register controlling DRAM channel configuration */
3410 #define C0DRB3                  _MMIO(MCHBAR_MIRROR_BASE + 0x206)
3411 #define C1DRB3                  _MMIO(MCHBAR_MIRROR_BASE + 0x606)
3412
3413 /* snb MCH registers for reading the DRAM channel configuration */
3414 #define MAD_DIMM_C0                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5004)
3415 #define MAD_DIMM_C1                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5008)
3416 #define MAD_DIMM_C2                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x500C)
3417 #define   MAD_DIMM_ECC_MASK             (0x3 << 24)
3418 #define   MAD_DIMM_ECC_OFF              (0x0 << 24)
3419 #define   MAD_DIMM_ECC_IO_ON_LOGIC_OFF  (0x1 << 24)
3420 #define   MAD_DIMM_ECC_IO_OFF_LOGIC_ON  (0x2 << 24)
3421 #define   MAD_DIMM_ECC_ON               (0x3 << 24)
3422 #define   MAD_DIMM_ENH_INTERLEAVE       (0x1 << 22)
3423 #define   MAD_DIMM_RANK_INTERLEAVE      (0x1 << 21)
3424 #define   MAD_DIMM_B_WIDTH_X16          (0x1 << 20) /* X8 chips if unset */
3425 #define   MAD_DIMM_A_WIDTH_X16          (0x1 << 19) /* X8 chips if unset */
3426 #define   MAD_DIMM_B_DUAL_RANK          (0x1 << 18)
3427 #define   MAD_DIMM_A_DUAL_RANK          (0x1 << 17)
3428 #define   MAD_DIMM_A_SELECT             (0x1 << 16)
3429 /* DIMM sizes are in multiples of 256mb. */
3430 #define   MAD_DIMM_B_SIZE_SHIFT         8
3431 #define   MAD_DIMM_B_SIZE_MASK          (0xff << MAD_DIMM_B_SIZE_SHIFT)
3432 #define   MAD_DIMM_A_SIZE_SHIFT         0
3433 #define   MAD_DIMM_A_SIZE_MASK          (0xff << MAD_DIMM_A_SIZE_SHIFT)
3434
3435 /* snb MCH registers for priority tuning */
3436 #define MCH_SSKPD                       _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5d10)
3437 #define   MCH_SSKPD_WM0_MASK            0x3f
3438 #define   MCH_SSKPD_WM0_VAL             0xc
3439
3440 #define MCH_SECP_NRG_STTS               _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x592c)
3441
3442 /* Clocking configuration register */
3443 #define CLKCFG                  _MMIO(MCHBAR_MIRROR_BASE + 0xc00)
3444 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
3445 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
3446 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
3447 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
3448 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
3449 #define CLKCFG_FSB_1067_ALT                             (0 << 0)        /* hrawclk 266 */
3450 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
3451 /*
3452  * Note that on at least on ELK the below value is reported for both
3453  * 333 and 400 MHz BIOS FSB setting, but given that the gmch datasheet
3454  * lists only 200/266/333 MHz FSB as supported let's decode it as 333 MHz.
3455  */
3456 #define CLKCFG_FSB_1333_ALT                             (4 << 0)        /* hrawclk 333 */
3457 #define CLKCFG_FSB_MASK                                 (7 << 0)
3458 #define CLKCFG_MEM_533                                  (1 << 4)
3459 #define CLKCFG_MEM_667                                  (2 << 4)
3460 #define CLKCFG_MEM_800                                  (3 << 4)
3461 #define CLKCFG_MEM_MASK                                 (7 << 4)
3462
3463 #define HPLLVCO                 _MMIO(MCHBAR_MIRROR_BASE + 0xc38)
3464 #define HPLLVCO_MOBILE          _MMIO(MCHBAR_MIRROR_BASE + 0xc0f)
3465
3466 #define TSC1                    _MMIO(0x11001)
3467 #define   TSE                   (1<<0)
3468 #define TR1                     _MMIO(0x11006)
3469 #define TSFS                    _MMIO(0x11020)
3470 #define   TSFS_SLOPE_MASK       0x0000ff00
3471 #define   TSFS_SLOPE_SHIFT      8
3472 #define   TSFS_INTR_MASK        0x000000ff
3473
3474 #define CRSTANDVID              _MMIO(0x11100)
3475 #define PXVFREQ(fstart)         _MMIO(0x11110 + (fstart) * 4)  /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
3476 #define   PXVFREQ_PX_MASK       0x7f000000
3477 #define   PXVFREQ_PX_SHIFT      24
3478 #define VIDFREQ_BASE            _MMIO(0x11110)
3479 #define VIDFREQ1                _MMIO(0x11110) /* VIDFREQ1-4 (0x1111c) (Cantiga) */
3480 #define VIDFREQ2                _MMIO(0x11114)
3481 #define VIDFREQ3                _MMIO(0x11118)
3482 #define VIDFREQ4                _MMIO(0x1111c)
3483 #define   VIDFREQ_P0_MASK       0x1f000000
3484 #define   VIDFREQ_P0_SHIFT      24
3485 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
3486 #define   VIDFREQ_P0_CSCLK_SHIFT 20
3487 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
3488 #define   VIDFREQ_P0_CRCLK_SHIFT 16
3489 #define   VIDFREQ_P1_MASK       0x00001f00
3490 #define   VIDFREQ_P1_SHIFT      8
3491 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
3492 #define   VIDFREQ_P1_CSCLK_SHIFT 4
3493 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
3494 #define INTTOEXT_BASE_ILK       _MMIO(0x11300)
3495 #define INTTOEXT_BASE           _MMIO(0x11120) /* INTTOEXT1-8 (0x1113c) */
3496 #define   INTTOEXT_MAP3_SHIFT   24
3497 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
3498 #define   INTTOEXT_MAP2_SHIFT   16
3499 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
3500 #define   INTTOEXT_MAP1_SHIFT   8