Merge tag 'drm-for-v4.11-less-shouty' of git://people.freedesktop.org/~airlied/linux
[sfrench/cifs-2.6.git] / drivers / gpu / drm / i915 / i915_drv.h
1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
2  */
3 /*
4  *
5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
6  * All Rights Reserved.
7  *
8  * Permission is hereby granted, free of charge, to any person obtaining a
9  * copy of this software and associated documentation files (the
10  * "Software"), to deal in the Software without restriction, including
11  * without limitation the rights to use, copy, modify, merge, publish,
12  * distribute, sub license, and/or sell copies of the Software, and to
13  * permit persons to whom the Software is furnished to do so, subject to
14  * the following conditions:
15  *
16  * The above copyright notice and this permission notice (including the
17  * next paragraph) shall be included in all copies or substantial portions
18  * of the Software.
19  *
20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
27  *
28  */
29
30 #ifndef _I915_DRV_H_
31 #define _I915_DRV_H_
32
33 #include <uapi/drm/i915_drm.h>
34 #include <uapi/drm/drm_fourcc.h>
35
36 #include <linux/io-mapping.h>
37 #include <linux/i2c.h>
38 #include <linux/i2c-algo-bit.h>
39 #include <linux/backlight.h>
40 #include <linux/hashtable.h>
41 #include <linux/intel-iommu.h>
42 #include <linux/kref.h>
43 #include <linux/pm_qos.h>
44 #include <linux/reservation.h>
45 #include <linux/shmem_fs.h>
46
47 #include <drm/drmP.h>
48 #include <drm/intel-gtt.h>
49 #include <drm/drm_legacy.h> /* for struct drm_dma_handle */
50 #include <drm/drm_gem.h>
51 #include <drm/drm_auth.h>
52 #include <drm/drm_cache.h>
53
54 #include "i915_params.h"
55 #include "i915_reg.h"
56 #include "i915_utils.h"
57
58 #include "intel_bios.h"
59 #include "intel_dpll_mgr.h"
60 #include "intel_uc.h"
61 #include "intel_lrc.h"
62 #include "intel_ringbuffer.h"
63
64 #include "i915_gem.h"
65 #include "i915_gem_context.h"
66 #include "i915_gem_fence_reg.h"
67 #include "i915_gem_object.h"
68 #include "i915_gem_gtt.h"
69 #include "i915_gem_render_state.h"
70 #include "i915_gem_request.h"
71 #include "i915_gem_timeline.h"
72
73 #include "i915_vma.h"
74
75 #include "intel_gvt.h"
76
77 /* General customization:
78  */
79
80 #define DRIVER_NAME             "i915"
81 #define DRIVER_DESC             "Intel Graphics"
82 #define DRIVER_DATE             "20170123"
83 #define DRIVER_TIMESTAMP        1485156432
84
85 #undef WARN_ON
86 /* Many gcc seem to no see through this and fall over :( */
87 #if 0
88 #define WARN_ON(x) ({ \
89         bool __i915_warn_cond = (x); \
90         if (__builtin_constant_p(__i915_warn_cond)) \
91                 BUILD_BUG_ON(__i915_warn_cond); \
92         WARN(__i915_warn_cond, "WARN_ON(" #x ")"); })
93 #else
94 #define WARN_ON(x) WARN((x), "%s", "WARN_ON(" __stringify(x) ")")
95 #endif
96
97 #undef WARN_ON_ONCE
98 #define WARN_ON_ONCE(x) WARN_ONCE((x), "%s", "WARN_ON_ONCE(" __stringify(x) ")")
99
100 #define MISSING_CASE(x) WARN(1, "Missing switch case (%lu) in %s\n", \
101                              (long) (x), __func__);
102
103 /* Use I915_STATE_WARN(x) and I915_STATE_WARN_ON() (rather than WARN() and
104  * WARN_ON()) for hw state sanity checks to check for unexpected conditions
105  * which may not necessarily be a user visible problem.  This will either
106  * WARN() or DRM_ERROR() depending on the verbose_checks moduleparam, to
107  * enable distros and users to tailor their preferred amount of i915 abrt
108  * spam.
109  */
110 #define I915_STATE_WARN(condition, format...) ({                        \
111         int __ret_warn_on = !!(condition);                              \
112         if (unlikely(__ret_warn_on))                                    \
113                 if (!WARN(i915.verbose_state_checks, format))           \
114                         DRM_ERROR(format);                              \
115         unlikely(__ret_warn_on);                                        \
116 })
117
118 #define I915_STATE_WARN_ON(x)                                           \
119         I915_STATE_WARN((x), "%s", "WARN_ON(" __stringify(x) ")")
120
121 bool __i915_inject_load_failure(const char *func, int line);
122 #define i915_inject_load_failure() \
123         __i915_inject_load_failure(__func__, __LINE__)
124
125 typedef struct {
126         uint32_t val;
127 } uint_fixed_16_16_t;
128
129 #define FP_16_16_MAX ({ \
130         uint_fixed_16_16_t fp; \
131         fp.val = UINT_MAX; \
132         fp; \
133 })
134
135 static inline uint_fixed_16_16_t u32_to_fixed_16_16(uint32_t val)
136 {
137         uint_fixed_16_16_t fp;
138
139         WARN_ON(val >> 16);
140
141         fp.val = val << 16;
142         return fp;
143 }
144
145 static inline uint32_t fixed_16_16_to_u32_round_up(uint_fixed_16_16_t fp)
146 {
147         return DIV_ROUND_UP(fp.val, 1 << 16);
148 }
149
150 static inline uint32_t fixed_16_16_to_u32(uint_fixed_16_16_t fp)
151 {
152         return fp.val >> 16;
153 }
154
155 static inline uint_fixed_16_16_t min_fixed_16_16(uint_fixed_16_16_t min1,
156                                                  uint_fixed_16_16_t min2)
157 {
158         uint_fixed_16_16_t min;
159
160         min.val = min(min1.val, min2.val);
161         return min;
162 }
163
164 static inline uint_fixed_16_16_t max_fixed_16_16(uint_fixed_16_16_t max1,
165                                                  uint_fixed_16_16_t max2)
166 {
167         uint_fixed_16_16_t max;
168
169         max.val = max(max1.val, max2.val);
170         return max;
171 }
172
173 static inline uint_fixed_16_16_t fixed_16_16_div_round_up(uint32_t val,
174                                                           uint32_t d)
175 {
176         uint_fixed_16_16_t fp, res;
177
178         fp = u32_to_fixed_16_16(val);
179         res.val = DIV_ROUND_UP(fp.val, d);
180         return res;
181 }
182
183 static inline uint_fixed_16_16_t fixed_16_16_div_round_up_u64(uint32_t val,
184                                                               uint32_t d)
185 {
186         uint_fixed_16_16_t res;
187         uint64_t interm_val;
188
189         interm_val = (uint64_t)val << 16;
190         interm_val = DIV_ROUND_UP_ULL(interm_val, d);
191         WARN_ON(interm_val >> 32);
192         res.val = (uint32_t) interm_val;
193
194         return res;
195 }
196
197 static inline uint_fixed_16_16_t mul_u32_fixed_16_16(uint32_t val,
198                                                      uint_fixed_16_16_t mul)
199 {
200         uint64_t intermediate_val;
201         uint_fixed_16_16_t fp;
202
203         intermediate_val = (uint64_t) val * mul.val;
204         WARN_ON(intermediate_val >> 32);
205         fp.val = (uint32_t) intermediate_val;
206         return fp;
207 }
208
209 static inline const char *yesno(bool v)
210 {
211         return v ? "yes" : "no";
212 }
213
214 static inline const char *onoff(bool v)
215 {
216         return v ? "on" : "off";
217 }
218
219 static inline const char *enableddisabled(bool v)
220 {
221         return v ? "enabled" : "disabled";
222 }
223
224 enum pipe {
225         INVALID_PIPE = -1,
226         PIPE_A = 0,
227         PIPE_B,
228         PIPE_C,
229         _PIPE_EDP,
230         I915_MAX_PIPES = _PIPE_EDP
231 };
232 #define pipe_name(p) ((p) + 'A')
233
234 enum transcoder {
235         TRANSCODER_A = 0,
236         TRANSCODER_B,
237         TRANSCODER_C,
238         TRANSCODER_EDP,
239         TRANSCODER_DSI_A,
240         TRANSCODER_DSI_C,
241         I915_MAX_TRANSCODERS
242 };
243
244 static inline const char *transcoder_name(enum transcoder transcoder)
245 {
246         switch (transcoder) {
247         case TRANSCODER_A:
248                 return "A";
249         case TRANSCODER_B:
250                 return "B";
251         case TRANSCODER_C:
252                 return "C";
253         case TRANSCODER_EDP:
254                 return "EDP";
255         case TRANSCODER_DSI_A:
256                 return "DSI A";
257         case TRANSCODER_DSI_C:
258                 return "DSI C";
259         default:
260                 return "<invalid>";
261         }
262 }
263
264 static inline bool transcoder_is_dsi(enum transcoder transcoder)
265 {
266         return transcoder == TRANSCODER_DSI_A || transcoder == TRANSCODER_DSI_C;
267 }
268
269 /*
270  * Global legacy plane identifier. Valid only for primary/sprite
271  * planes on pre-g4x, and only for primary planes on g4x+.
272  */
273 enum plane {
274         PLANE_A,
275         PLANE_B,
276         PLANE_C,
277 };
278 #define plane_name(p) ((p) + 'A')
279
280 #define sprite_name(p, s) ((p) * INTEL_INFO(dev_priv)->num_sprites[(p)] + (s) + 'A')
281
282 /*
283  * Per-pipe plane identifier.
284  * I915_MAX_PLANES in the enum below is the maximum (across all platforms)
285  * number of planes per CRTC.  Not all platforms really have this many planes,
286  * which means some arrays of size I915_MAX_PLANES may have unused entries
287  * between the topmost sprite plane and the cursor plane.
288  *
289  * This is expected to be passed to various register macros
290  * (eg. PLANE_CTL(), PS_PLANE_SEL(), etc.) so adjust with care.
291  */
292 enum plane_id {
293         PLANE_PRIMARY,
294         PLANE_SPRITE0,
295         PLANE_SPRITE1,
296         PLANE_CURSOR,
297         I915_MAX_PLANES,
298 };
299
300 #define for_each_plane_id_on_crtc(__crtc, __p) \
301         for ((__p) = PLANE_PRIMARY; (__p) < I915_MAX_PLANES; (__p)++) \
302                 for_each_if ((__crtc)->plane_ids_mask & BIT(__p))
303
304 enum port {
305         PORT_NONE = -1,
306         PORT_A = 0,
307         PORT_B,
308         PORT_C,
309         PORT_D,
310         PORT_E,
311         I915_MAX_PORTS
312 };
313 #define port_name(p) ((p) + 'A')
314
315 #define I915_NUM_PHYS_VLV 2
316
317 enum dpio_channel {
318         DPIO_CH0,
319         DPIO_CH1
320 };
321
322 enum dpio_phy {
323         DPIO_PHY0,
324         DPIO_PHY1,
325         DPIO_PHY2,
326 };
327
328 enum intel_display_power_domain {
329         POWER_DOMAIN_PIPE_A,
330         POWER_DOMAIN_PIPE_B,
331         POWER_DOMAIN_PIPE_C,
332         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
333         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
334         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
335         POWER_DOMAIN_TRANSCODER_A,
336         POWER_DOMAIN_TRANSCODER_B,
337         POWER_DOMAIN_TRANSCODER_C,
338         POWER_DOMAIN_TRANSCODER_EDP,
339         POWER_DOMAIN_TRANSCODER_DSI_A,
340         POWER_DOMAIN_TRANSCODER_DSI_C,
341         POWER_DOMAIN_PORT_DDI_A_LANES,
342         POWER_DOMAIN_PORT_DDI_B_LANES,
343         POWER_DOMAIN_PORT_DDI_C_LANES,
344         POWER_DOMAIN_PORT_DDI_D_LANES,
345         POWER_DOMAIN_PORT_DDI_E_LANES,
346         POWER_DOMAIN_PORT_DSI,
347         POWER_DOMAIN_PORT_CRT,
348         POWER_DOMAIN_PORT_OTHER,
349         POWER_DOMAIN_VGA,
350         POWER_DOMAIN_AUDIO,
351         POWER_DOMAIN_PLLS,
352         POWER_DOMAIN_AUX_A,
353         POWER_DOMAIN_AUX_B,
354         POWER_DOMAIN_AUX_C,
355         POWER_DOMAIN_AUX_D,
356         POWER_DOMAIN_GMBUS,
357         POWER_DOMAIN_MODESET,
358         POWER_DOMAIN_INIT,
359
360         POWER_DOMAIN_NUM,
361 };
362
363 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
364 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
365                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
366 #define POWER_DOMAIN_TRANSCODER(tran) \
367         ((tran) == TRANSCODER_EDP ? POWER_DOMAIN_TRANSCODER_EDP : \
368          (tran) + POWER_DOMAIN_TRANSCODER_A)
369
370 enum hpd_pin {
371         HPD_NONE = 0,
372         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
373         HPD_CRT,
374         HPD_SDVO_B,
375         HPD_SDVO_C,
376         HPD_PORT_A,
377         HPD_PORT_B,
378         HPD_PORT_C,
379         HPD_PORT_D,
380         HPD_PORT_E,
381         HPD_NUM_PINS
382 };
383
384 #define for_each_hpd_pin(__pin) \
385         for ((__pin) = (HPD_NONE + 1); (__pin) < HPD_NUM_PINS; (__pin)++)
386
387 struct i915_hotplug {
388         struct work_struct hotplug_work;
389
390         struct {
391                 unsigned long last_jiffies;
392                 int count;
393                 enum {
394                         HPD_ENABLED = 0,
395                         HPD_DISABLED = 1,
396                         HPD_MARK_DISABLED = 2
397                 } state;
398         } stats[HPD_NUM_PINS];
399         u32 event_bits;
400         struct delayed_work reenable_work;
401
402         struct intel_digital_port *irq_port[I915_MAX_PORTS];
403         u32 long_port_mask;
404         u32 short_port_mask;
405         struct work_struct dig_port_work;
406
407         struct work_struct poll_init_work;
408         bool poll_enabled;
409
410         /*
411          * if we get a HPD irq from DP and a HPD irq from non-DP
412          * the non-DP HPD could block the workqueue on a mode config
413          * mutex getting, that userspace may have taken. However
414          * userspace is waiting on the DP workqueue to run which is
415          * blocked behind the non-DP one.
416          */
417         struct workqueue_struct *dp_wq;
418 };
419
420 #define I915_GEM_GPU_DOMAINS \
421         (I915_GEM_DOMAIN_RENDER | \
422          I915_GEM_DOMAIN_SAMPLER | \
423          I915_GEM_DOMAIN_COMMAND | \
424          I915_GEM_DOMAIN_INSTRUCTION | \
425          I915_GEM_DOMAIN_VERTEX)
426
427 #define for_each_pipe(__dev_priv, __p) \
428         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++)
429 #define for_each_pipe_masked(__dev_priv, __p, __mask) \
430         for ((__p) = 0; (__p) < INTEL_INFO(__dev_priv)->num_pipes; (__p)++) \
431                 for_each_if ((__mask) & (1 << (__p)))
432 #define for_each_universal_plane(__dev_priv, __pipe, __p)               \
433         for ((__p) = 0;                                                 \
434              (__p) < INTEL_INFO(__dev_priv)->num_sprites[(__pipe)] + 1; \
435              (__p)++)
436 #define for_each_sprite(__dev_priv, __p, __s)                           \
437         for ((__s) = 0;                                                 \
438              (__s) < INTEL_INFO(__dev_priv)->num_sprites[(__p)];        \
439              (__s)++)
440
441 #define for_each_port_masked(__port, __ports_mask) \
442         for ((__port) = PORT_A; (__port) < I915_MAX_PORTS; (__port)++)  \
443                 for_each_if ((__ports_mask) & (1 << (__port)))
444
445 #define for_each_crtc(dev, crtc) \
446         list_for_each_entry(crtc, &(dev)->mode_config.crtc_list, head)
447
448 #define for_each_intel_plane(dev, intel_plane) \
449         list_for_each_entry(intel_plane,                        \
450                             &(dev)->mode_config.plane_list,     \
451                             base.head)
452
453 #define for_each_intel_plane_mask(dev, intel_plane, plane_mask)         \
454         list_for_each_entry(intel_plane,                                \
455                             &(dev)->mode_config.plane_list,             \
456                             base.head)                                  \
457                 for_each_if ((plane_mask) &                             \
458                              (1 << drm_plane_index(&intel_plane->base)))
459
460 #define for_each_intel_plane_on_crtc(dev, intel_crtc, intel_plane)      \
461         list_for_each_entry(intel_plane,                                \
462                             &(dev)->mode_config.plane_list,             \
463                             base.head)                                  \
464                 for_each_if ((intel_plane)->pipe == (intel_crtc)->pipe)
465
466 #define for_each_intel_crtc(dev, intel_crtc)                            \
467         list_for_each_entry(intel_crtc,                                 \
468                             &(dev)->mode_config.crtc_list,              \
469                             base.head)
470
471 #define for_each_intel_crtc_mask(dev, intel_crtc, crtc_mask)            \
472         list_for_each_entry(intel_crtc,                                 \
473                             &(dev)->mode_config.crtc_list,              \
474                             base.head)                                  \
475                 for_each_if ((crtc_mask) & (1 << drm_crtc_index(&intel_crtc->base)))
476
477 #define for_each_intel_encoder(dev, intel_encoder)              \
478         list_for_each_entry(intel_encoder,                      \
479                             &(dev)->mode_config.encoder_list,   \
480                             base.head)
481
482 #define for_each_intel_connector(dev, intel_connector)          \
483         list_for_each_entry(intel_connector,                    \
484                             &(dev)->mode_config.connector_list, \
485                             base.head)
486
487 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
488         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
489                 for_each_if ((intel_encoder)->base.crtc == (__crtc))
490
491 #define for_each_connector_on_encoder(dev, __encoder, intel_connector) \
492         list_for_each_entry((intel_connector), &(dev)->mode_config.connector_list, base.head) \
493                 for_each_if ((intel_connector)->base.encoder == (__encoder))
494
495 #define for_each_power_domain(domain, mask)                             \
496         for ((domain) = 0; (domain) < POWER_DOMAIN_NUM; (domain)++)     \
497                 for_each_if ((1 << (domain)) & (mask))
498
499 struct drm_i915_private;
500 struct i915_mm_struct;
501 struct i915_mmu_object;
502
503 struct drm_i915_file_private {
504         struct drm_i915_private *dev_priv;
505         struct drm_file *file;
506
507         struct {
508                 spinlock_t lock;
509                 struct list_head request_list;
510 /* 20ms is a fairly arbitrary limit (greater than the average frame time)
511  * chosen to prevent the CPU getting more than a frame ahead of the GPU
512  * (when using lax throttling for the frontbuffer). We also use it to
513  * offer free GPU waitboosts for severely congested workloads.
514  */
515 #define DRM_I915_THROTTLE_JIFFIES msecs_to_jiffies(20)
516         } mm;
517         struct idr context_idr;
518
519         struct intel_rps_client {
520                 struct list_head link;
521                 unsigned boosts;
522         } rps;
523
524         unsigned int bsd_engine;
525
526 /* Client can have a maximum of 3 contexts banned before
527  * it is denied of creating new contexts. As one context
528  * ban needs 4 consecutive hangs, and more if there is
529  * progress in between, this is a last resort stop gap measure
530  * to limit the badly behaving clients access to gpu.
531  */
532 #define I915_MAX_CLIENT_CONTEXT_BANS 3
533         int context_bans;
534 };
535
536 /* Used by dp and fdi links */
537 struct intel_link_m_n {
538         uint32_t        tu;
539         uint32_t        gmch_m;
540         uint32_t        gmch_n;
541         uint32_t        link_m;
542         uint32_t        link_n;
543 };
544
545 void intel_link_compute_m_n(int bpp, int nlanes,
546                             int pixel_clock, int link_clock,
547                             struct intel_link_m_n *m_n);
548
549 /* Interface history:
550  *
551  * 1.1: Original.
552  * 1.2: Add Power Management
553  * 1.3: Add vblank support
554  * 1.4: Fix cmdbuffer path, add heap destroy
555  * 1.5: Add vblank pipe configuration
556  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
557  *      - Support vertical blank on secondary display pipe
558  */
559 #define DRIVER_MAJOR            1
560 #define DRIVER_MINOR            6
561 #define DRIVER_PATCHLEVEL       0
562
563 struct opregion_header;
564 struct opregion_acpi;
565 struct opregion_swsci;
566 struct opregion_asle;
567
568 struct intel_opregion {
569         struct opregion_header *header;
570         struct opregion_acpi *acpi;
571         struct opregion_swsci *swsci;
572         u32 swsci_gbda_sub_functions;
573         u32 swsci_sbcb_sub_functions;
574         struct opregion_asle *asle;
575         void *rvda;
576         const void *vbt;
577         u32 vbt_size;
578         u32 *lid_state;
579         struct work_struct asle_work;
580 };
581 #define OPREGION_SIZE            (8*1024)
582
583 struct intel_overlay;
584 struct intel_overlay_error_state;
585
586 struct sdvo_device_mapping {
587         u8 initialized;
588         u8 dvo_port;
589         u8 slave_addr;
590         u8 dvo_wiring;
591         u8 i2c_pin;
592         u8 ddc_pin;
593 };
594
595 struct intel_connector;
596 struct intel_encoder;
597 struct intel_atomic_state;
598 struct intel_crtc_state;
599 struct intel_initial_plane_config;
600 struct intel_crtc;
601 struct intel_limit;
602 struct dpll;
603
604 struct drm_i915_display_funcs {
605         int (*get_display_clock_speed)(struct drm_i915_private *dev_priv);
606         int (*get_fifo_size)(struct drm_i915_private *dev_priv, int plane);
607         int (*compute_pipe_wm)(struct intel_crtc_state *cstate);
608         int (*compute_intermediate_wm)(struct drm_device *dev,
609                                        struct intel_crtc *intel_crtc,
610                                        struct intel_crtc_state *newstate);
611         void (*initial_watermarks)(struct intel_atomic_state *state,
612                                    struct intel_crtc_state *cstate);
613         void (*atomic_update_watermarks)(struct intel_atomic_state *state,
614                                          struct intel_crtc_state *cstate);
615         void (*optimize_watermarks)(struct intel_atomic_state *state,
616                                     struct intel_crtc_state *cstate);
617         int (*compute_global_watermarks)(struct drm_atomic_state *state);
618         void (*update_wm)(struct intel_crtc *crtc);
619         int (*modeset_calc_cdclk)(struct drm_atomic_state *state);
620         void (*modeset_commit_cdclk)(struct drm_atomic_state *state);
621         /* Returns the active state of the crtc, and if the crtc is active,
622          * fills out the pipe-config with the hw state. */
623         bool (*get_pipe_config)(struct intel_crtc *,
624                                 struct intel_crtc_state *);
625         void (*get_initial_plane_config)(struct intel_crtc *,
626                                          struct intel_initial_plane_config *);
627         int (*crtc_compute_clock)(struct intel_crtc *crtc,
628                                   struct intel_crtc_state *crtc_state);
629         void (*crtc_enable)(struct intel_crtc_state *pipe_config,
630                             struct drm_atomic_state *old_state);
631         void (*crtc_disable)(struct intel_crtc_state *old_crtc_state,
632                              struct drm_atomic_state *old_state);
633         void (*update_crtcs)(struct drm_atomic_state *state,
634                              unsigned int *crtc_vblank_mask);
635         void (*audio_codec_enable)(struct drm_connector *connector,
636                                    struct intel_encoder *encoder,
637                                    const struct drm_display_mode *adjusted_mode);
638         void (*audio_codec_disable)(struct intel_encoder *encoder);
639         void (*fdi_link_train)(struct drm_crtc *crtc);
640         void (*init_clock_gating)(struct drm_i915_private *dev_priv);
641         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
642                           struct drm_framebuffer *fb,
643                           struct drm_i915_gem_object *obj,
644                           struct drm_i915_gem_request *req,
645                           uint32_t flags);
646         void (*hpd_irq_setup)(struct drm_i915_private *dev_priv);
647         /* clock updates for mode set */
648         /* cursor updates */
649         /* render clock increase/decrease */
650         /* display clock increase/decrease */
651         /* pll clock increase/decrease */
652
653         void (*load_csc_matrix)(struct drm_crtc_state *crtc_state);
654         void (*load_luts)(struct drm_crtc_state *crtc_state);
655 };
656
657 enum forcewake_domain_id {
658         FW_DOMAIN_ID_RENDER = 0,
659         FW_DOMAIN_ID_BLITTER,
660         FW_DOMAIN_ID_MEDIA,
661
662         FW_DOMAIN_ID_COUNT
663 };
664
665 enum forcewake_domains {
666         FORCEWAKE_RENDER = (1 << FW_DOMAIN_ID_RENDER),
667         FORCEWAKE_BLITTER = (1 << FW_DOMAIN_ID_BLITTER),
668         FORCEWAKE_MEDIA = (1 << FW_DOMAIN_ID_MEDIA),
669         FORCEWAKE_ALL = (FORCEWAKE_RENDER |
670                          FORCEWAKE_BLITTER |
671                          FORCEWAKE_MEDIA)
672 };
673
674 #define FW_REG_READ  (1)
675 #define FW_REG_WRITE (2)
676
677 enum decoupled_power_domain {
678         GEN9_DECOUPLED_PD_BLITTER = 0,
679         GEN9_DECOUPLED_PD_RENDER,
680         GEN9_DECOUPLED_PD_MEDIA,
681         GEN9_DECOUPLED_PD_ALL
682 };
683
684 enum decoupled_ops {
685         GEN9_DECOUPLED_OP_WRITE = 0,
686         GEN9_DECOUPLED_OP_READ
687 };
688
689 enum forcewake_domains
690 intel_uncore_forcewake_for_reg(struct drm_i915_private *dev_priv,
691                                i915_reg_t reg, unsigned int op);
692
693 struct intel_uncore_funcs {
694         void (*force_wake_get)(struct drm_i915_private *dev_priv,
695                                                         enum forcewake_domains domains);
696         void (*force_wake_put)(struct drm_i915_private *dev_priv,
697                                                         enum forcewake_domains domains);
698
699         uint8_t  (*mmio_readb)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
700         uint16_t (*mmio_readw)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
701         uint32_t (*mmio_readl)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
702         uint64_t (*mmio_readq)(struct drm_i915_private *dev_priv, i915_reg_t r, bool trace);
703
704         void (*mmio_writeb)(struct drm_i915_private *dev_priv, i915_reg_t r,
705                                 uint8_t val, bool trace);
706         void (*mmio_writew)(struct drm_i915_private *dev_priv, i915_reg_t r,
707                                 uint16_t val, bool trace);
708         void (*mmio_writel)(struct drm_i915_private *dev_priv, i915_reg_t r,
709                                 uint32_t val, bool trace);
710 };
711
712 struct intel_forcewake_range {
713         u32 start;
714         u32 end;
715
716         enum forcewake_domains domains;
717 };
718
719 struct intel_uncore {
720         spinlock_t lock; /** lock is also taken in irq contexts. */
721
722         const struct intel_forcewake_range *fw_domains_table;
723         unsigned int fw_domains_table_entries;
724
725         struct intel_uncore_funcs funcs;
726
727         unsigned fifo_count;
728
729         enum forcewake_domains fw_domains;
730         enum forcewake_domains fw_domains_active;
731
732         struct intel_uncore_forcewake_domain {
733                 struct drm_i915_private *i915;
734                 enum forcewake_domain_id id;
735                 enum forcewake_domains mask;
736                 unsigned wake_count;
737                 struct hrtimer timer;
738                 i915_reg_t reg_set;
739                 u32 val_set;
740                 u32 val_clear;
741                 i915_reg_t reg_ack;
742                 i915_reg_t reg_post;
743                 u32 val_reset;
744         } fw_domain[FW_DOMAIN_ID_COUNT];
745
746         int unclaimed_mmio_check;
747 };
748
749 /* Iterate over initialised fw domains */
750 #define for_each_fw_domain_masked(domain__, mask__, dev_priv__) \
751         for ((domain__) = &(dev_priv__)->uncore.fw_domain[0]; \
752              (domain__) < &(dev_priv__)->uncore.fw_domain[FW_DOMAIN_ID_COUNT]; \
753              (domain__)++) \
754                 for_each_if ((mask__) & (domain__)->mask)
755
756 #define for_each_fw_domain(domain__, dev_priv__) \
757         for_each_fw_domain_masked(domain__, FORCEWAKE_ALL, dev_priv__)
758
759 #define CSR_VERSION(major, minor)       ((major) << 16 | (minor))
760 #define CSR_VERSION_MAJOR(version)      ((version) >> 16)
761 #define CSR_VERSION_MINOR(version)      ((version) & 0xffff)
762
763 struct intel_csr {
764         struct work_struct work;
765         const char *fw_path;
766         uint32_t *dmc_payload;
767         uint32_t dmc_fw_size;
768         uint32_t version;
769         uint32_t mmio_count;
770         i915_reg_t mmioaddr[8];
771         uint32_t mmiodata[8];
772         uint32_t dc_state;
773         uint32_t allowed_dc_mask;
774 };
775
776 #define DEV_INFO_FOR_EACH_FLAG(func) \
777         func(is_mobile); \
778         func(is_lp); \
779         func(is_alpha_support); \
780         /* Keep has_* in alphabetical order */ \
781         func(has_64bit_reloc); \
782         func(has_aliasing_ppgtt); \
783         func(has_csr); \
784         func(has_ddi); \
785         func(has_decoupled_mmio); \
786         func(has_dp_mst); \
787         func(has_fbc); \
788         func(has_fpga_dbg); \
789         func(has_full_ppgtt); \
790         func(has_full_48bit_ppgtt); \
791         func(has_gmbus_irq); \
792         func(has_gmch_display); \
793         func(has_guc); \
794         func(has_hotplug); \
795         func(has_hw_contexts); \
796         func(has_l3_dpf); \
797         func(has_llc); \
798         func(has_logical_ring_contexts); \
799         func(has_overlay); \
800         func(has_pipe_cxsr); \
801         func(has_pooled_eu); \
802         func(has_psr); \
803         func(has_rc6); \
804         func(has_rc6p); \
805         func(has_resource_streamer); \
806         func(has_runtime_pm); \
807         func(has_snoop); \
808         func(cursor_needs_physical); \
809         func(hws_needs_physical); \
810         func(overlay_needs_physical); \
811         func(supports_tv);
812
813 struct sseu_dev_info {
814         u8 slice_mask;
815         u8 subslice_mask;
816         u8 eu_total;
817         u8 eu_per_subslice;
818         u8 min_eu_in_pool;
819         /* For each slice, which subslice(s) has(have) 7 EUs (bitfield)? */
820         u8 subslice_7eu[3];
821         u8 has_slice_pg:1;
822         u8 has_subslice_pg:1;
823         u8 has_eu_pg:1;
824 };
825
826 static inline unsigned int sseu_subslice_total(const struct sseu_dev_info *sseu)
827 {
828         return hweight8(sseu->slice_mask) * hweight8(sseu->subslice_mask);
829 }
830
831 /* Keep in gen based order, and chronological order within a gen */
832 enum intel_platform {
833         INTEL_PLATFORM_UNINITIALIZED = 0,
834         INTEL_I830,
835         INTEL_I845G,
836         INTEL_I85X,
837         INTEL_I865G,
838         INTEL_I915G,
839         INTEL_I915GM,
840         INTEL_I945G,
841         INTEL_I945GM,
842         INTEL_G33,
843         INTEL_PINEVIEW,
844         INTEL_I965G,
845         INTEL_I965GM,
846         INTEL_G45,
847         INTEL_GM45,
848         INTEL_IRONLAKE,
849         INTEL_SANDYBRIDGE,
850         INTEL_IVYBRIDGE,
851         INTEL_VALLEYVIEW,
852         INTEL_HASWELL,
853         INTEL_BROADWELL,
854         INTEL_CHERRYVIEW,
855         INTEL_SKYLAKE,
856         INTEL_BROXTON,
857         INTEL_KABYLAKE,
858         INTEL_GEMINILAKE,
859 };
860
861 struct intel_device_info {
862         u32 display_mmio_offset;
863         u16 device_id;
864         u8 num_pipes;
865         u8 num_sprites[I915_MAX_PIPES];
866         u8 num_scalers[I915_MAX_PIPES];
867         u8 gen;
868         u16 gen_mask;
869         enum intel_platform platform;
870         u8 ring_mask; /* Rings supported by the HW */
871         u8 num_rings;
872 #define DEFINE_FLAG(name) u8 name:1
873         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG);
874 #undef DEFINE_FLAG
875         u16 ddb_size; /* in blocks */
876         /* Register offsets for the various display pipes and transcoders */
877         int pipe_offsets[I915_MAX_TRANSCODERS];
878         int trans_offsets[I915_MAX_TRANSCODERS];
879         int palette_offsets[I915_MAX_PIPES];
880         int cursor_offsets[I915_MAX_PIPES];
881
882         /* Slice/subslice/EU info */
883         struct sseu_dev_info sseu;
884
885         struct color_luts {
886                 u16 degamma_lut_size;
887                 u16 gamma_lut_size;
888         } color;
889 };
890
891 struct intel_display_error_state;
892
893 struct drm_i915_error_state {
894         struct kref ref;
895         struct timeval time;
896         struct timeval boottime;
897         struct timeval uptime;
898
899         struct drm_i915_private *i915;
900
901         char error_msg[128];
902         bool simulated;
903         int iommu;
904         u32 reset_count;
905         u32 suspend_count;
906         struct intel_device_info device_info;
907
908         /* Generic register state */
909         u32 eir;
910         u32 pgtbl_er;
911         u32 ier;
912         u32 gtier[4];
913         u32 ccid;
914         u32 derrmr;
915         u32 forcewake;
916         u32 error; /* gen6+ */
917         u32 err_int; /* gen7 */
918         u32 fault_data0; /* gen8, gen9 */
919         u32 fault_data1; /* gen8, gen9 */
920         u32 done_reg;
921         u32 gac_eco;
922         u32 gam_ecochk;
923         u32 gab_ctl;
924         u32 gfx_mode;
925
926         u64 fence[I915_MAX_NUM_FENCES];
927         struct intel_overlay_error_state *overlay;
928         struct intel_display_error_state *display;
929         struct drm_i915_error_object *semaphore;
930         struct drm_i915_error_object *guc_log;
931
932         struct drm_i915_error_engine {
933                 int engine_id;
934                 /* Software tracked state */
935                 bool waiting;
936                 int num_waiters;
937                 unsigned long hangcheck_timestamp;
938                 bool hangcheck_stalled;
939                 enum intel_engine_hangcheck_action hangcheck_action;
940                 struct i915_address_space *vm;
941                 int num_requests;
942
943                 /* position of active request inside the ring */
944                 u32 rq_head, rq_post, rq_tail;
945
946                 /* our own tracking of ring head and tail */
947                 u32 cpu_ring_head;
948                 u32 cpu_ring_tail;
949
950                 u32 last_seqno;
951
952                 /* Register state */
953                 u32 start;
954                 u32 tail;
955                 u32 head;
956                 u32 ctl;
957                 u32 mode;
958                 u32 hws;
959                 u32 ipeir;
960                 u32 ipehr;
961                 u32 bbstate;
962                 u32 instpm;
963                 u32 instps;
964                 u32 seqno;
965                 u64 bbaddr;
966                 u64 acthd;
967                 u32 fault_reg;
968                 u64 faddr;
969                 u32 rc_psmi; /* sleep state */
970                 u32 semaphore_mboxes[I915_NUM_ENGINES - 1];
971                 struct intel_instdone instdone;
972
973                 struct drm_i915_error_object {
974                         u64 gtt_offset;
975                         u64 gtt_size;
976                         int page_count;
977                         int unused;
978                         u32 *pages[0];
979                 } *ringbuffer, *batchbuffer, *wa_batchbuffer, *ctx, *hws_page;
980
981                 struct drm_i915_error_object *wa_ctx;
982
983                 struct drm_i915_error_request {
984                         long jiffies;
985                         pid_t pid;
986                         u32 context;
987                         int ban_score;
988                         u32 seqno;
989                         u32 head;
990                         u32 tail;
991                 } *requests, execlist[2];
992
993                 struct drm_i915_error_waiter {
994                         char comm[TASK_COMM_LEN];
995                         pid_t pid;
996                         u32 seqno;
997                 } *waiters;
998
999                 struct {
1000                         u32 gfx_mode;
1001                         union {
1002                                 u64 pdp[4];
1003                                 u32 pp_dir_base;
1004                         };
1005                 } vm_info;
1006
1007                 pid_t pid;
1008                 char comm[TASK_COMM_LEN];
1009                 int context_bans;
1010         } engine[I915_NUM_ENGINES];
1011
1012         struct drm_i915_error_buffer {
1013                 u32 size;
1014                 u32 name;
1015                 u32 rseqno[I915_NUM_ENGINES], wseqno;
1016                 u64 gtt_offset;
1017                 u32 read_domains;
1018                 u32 write_domain;
1019                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
1020                 u32 tiling:2;
1021                 u32 dirty:1;
1022                 u32 purgeable:1;
1023                 u32 userptr:1;
1024                 s32 engine:4;
1025                 u32 cache_level:3;
1026         } *active_bo[I915_NUM_ENGINES], *pinned_bo;
1027         u32 active_bo_count[I915_NUM_ENGINES], pinned_bo_count;
1028         struct i915_address_space *active_vm[I915_NUM_ENGINES];
1029 };
1030
1031 enum i915_cache_level {
1032         I915_CACHE_NONE = 0,
1033         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
1034         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
1035                               caches, eg sampler/render caches, and the
1036                               large Last-Level-Cache. LLC is coherent with
1037                               the CPU, but L3 is only visible to the GPU. */
1038         I915_CACHE_WT, /* hsw:gt3e WriteThrough for scanouts */
1039 };
1040
1041 #define I915_COLOR_UNEVICTABLE (-1) /* a non-vma sharing the address space */
1042
1043 enum fb_op_origin {
1044         ORIGIN_GTT,
1045         ORIGIN_CPU,
1046         ORIGIN_CS,
1047         ORIGIN_FLIP,
1048         ORIGIN_DIRTYFB,
1049 };
1050
1051 struct intel_fbc {
1052         /* This is always the inner lock when overlapping with struct_mutex and
1053          * it's the outer lock when overlapping with stolen_lock. */
1054         struct mutex lock;
1055         unsigned threshold;
1056         unsigned int possible_framebuffer_bits;
1057         unsigned int busy_bits;
1058         unsigned int visible_pipes_mask;
1059         struct intel_crtc *crtc;
1060
1061         struct drm_mm_node compressed_fb;
1062         struct drm_mm_node *compressed_llb;
1063
1064         bool false_color;
1065
1066         bool enabled;
1067         bool active;
1068
1069         bool underrun_detected;
1070         struct work_struct underrun_work;
1071
1072         struct intel_fbc_state_cache {
1073                 struct i915_vma *vma;
1074
1075                 struct {
1076                         unsigned int mode_flags;
1077                         uint32_t hsw_bdw_pixel_rate;
1078                 } crtc;
1079
1080                 struct {
1081                         unsigned int rotation;
1082                         int src_w;
1083                         int src_h;
1084                         bool visible;
1085                 } plane;
1086
1087                 struct {
1088                         const struct drm_format_info *format;
1089                         unsigned int stride;
1090                 } fb;
1091         } state_cache;
1092
1093         struct intel_fbc_reg_params {
1094                 struct i915_vma *vma;
1095
1096                 struct {
1097                         enum pipe pipe;
1098                         enum plane plane;
1099                         unsigned int fence_y_offset;
1100                 } crtc;
1101
1102                 struct {
1103                         const struct drm_format_info *format;
1104                         unsigned int stride;
1105                 } fb;
1106
1107                 int cfb_size;
1108         } params;
1109
1110         struct intel_fbc_work {
1111                 bool scheduled;
1112                 u32 scheduled_vblank;
1113                 struct work_struct work;
1114         } work;
1115
1116         const char *no_fbc_reason;
1117 };
1118
1119 /*
1120  * HIGH_RR is the highest eDP panel refresh rate read from EDID
1121  * LOW_RR is the lowest eDP panel refresh rate found from EDID
1122  * parsing for same resolution.
1123  */
1124 enum drrs_refresh_rate_type {
1125         DRRS_HIGH_RR,
1126         DRRS_LOW_RR,
1127         DRRS_MAX_RR, /* RR count */
1128 };
1129
1130 enum drrs_support_type {
1131         DRRS_NOT_SUPPORTED = 0,
1132         STATIC_DRRS_SUPPORT = 1,
1133         SEAMLESS_DRRS_SUPPORT = 2
1134 };
1135
1136 struct intel_dp;
1137 struct i915_drrs {
1138         struct mutex mutex;
1139         struct delayed_work work;
1140         struct intel_dp *dp;
1141         unsigned busy_frontbuffer_bits;
1142         enum drrs_refresh_rate_type refresh_rate_type;
1143         enum drrs_support_type type;
1144 };
1145
1146 struct i915_psr {
1147         struct mutex lock;
1148         bool sink_support;
1149         bool source_ok;
1150         struct intel_dp *enabled;
1151         bool active;
1152         struct delayed_work work;
1153         unsigned busy_frontbuffer_bits;
1154         bool psr2_support;
1155         bool aux_frame_sync;
1156         bool link_standby;
1157         bool y_cord_support;
1158         bool colorimetry_support;
1159         bool alpm;
1160 };
1161
1162 enum intel_pch {
1163         PCH_NONE = 0,   /* No PCH present */
1164         PCH_IBX,        /* Ibexpeak PCH */
1165         PCH_CPT,        /* Cougarpoint PCH */
1166         PCH_LPT,        /* Lynxpoint PCH */
1167         PCH_SPT,        /* Sunrisepoint PCH */
1168         PCH_KBP,        /* Kabypoint PCH */
1169         PCH_NOP,
1170 };
1171
1172 enum intel_sbi_destination {
1173         SBI_ICLK,
1174         SBI_MPHY,
1175 };
1176
1177 #define QUIRK_PIPEA_FORCE (1<<0)
1178 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
1179 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
1180 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
1181 #define QUIRK_PIPEB_FORCE (1<<4)
1182 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
1183
1184 struct intel_fbdev;
1185 struct intel_fbc_work;
1186
1187 struct intel_gmbus {
1188         struct i2c_adapter adapter;
1189 #define GMBUS_FORCE_BIT_RETRY (1U << 31)
1190         u32 force_bit;
1191         u32 reg0;
1192         i915_reg_t gpio_reg;
1193         struct i2c_algo_bit_data bit_algo;
1194         struct drm_i915_private *dev_priv;
1195 };
1196
1197 struct i915_suspend_saved_registers {
1198         u32 saveDSPARB;
1199         u32 saveFBC_CONTROL;
1200         u32 saveCACHE_MODE_0;
1201         u32 saveMI_ARB_STATE;
1202         u32 saveSWF0[16];
1203         u32 saveSWF1[16];
1204         u32 saveSWF3[3];
1205         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
1206         u32 savePCH_PORT_HOTPLUG;
1207         u16 saveGCDGMBUS;
1208 };
1209
1210 struct vlv_s0ix_state {
1211         /* GAM */
1212         u32 wr_watermark;
1213         u32 gfx_prio_ctrl;
1214         u32 arb_mode;
1215         u32 gfx_pend_tlb0;
1216         u32 gfx_pend_tlb1;
1217         u32 lra_limits[GEN7_LRA_LIMITS_REG_NUM];
1218         u32 media_max_req_count;
1219         u32 gfx_max_req_count;
1220         u32 render_hwsp;
1221         u32 ecochk;
1222         u32 bsd_hwsp;
1223         u32 blt_hwsp;
1224         u32 tlb_rd_addr;
1225
1226         /* MBC */
1227         u32 g3dctl;
1228         u32 gsckgctl;
1229         u32 mbctl;
1230
1231         /* GCP */
1232         u32 ucgctl1;
1233         u32 ucgctl3;
1234         u32 rcgctl1;
1235         u32 rcgctl2;
1236         u32 rstctl;
1237         u32 misccpctl;
1238
1239         /* GPM */
1240         u32 gfxpause;
1241         u32 rpdeuhwtc;
1242         u32 rpdeuc;
1243         u32 ecobus;
1244         u32 pwrdwnupctl;
1245         u32 rp_down_timeout;
1246         u32 rp_deucsw;
1247         u32 rcubmabdtmr;
1248         u32 rcedata;
1249         u32 spare2gh;
1250
1251         /* Display 1 CZ domain */
1252         u32 gt_imr;
1253         u32 gt_ier;
1254         u32 pm_imr;
1255         u32 pm_ier;
1256         u32 gt_scratch[GEN7_GT_SCRATCH_REG_NUM];
1257
1258         /* GT SA CZ domain */
1259         u32 tilectl;
1260         u32 gt_fifoctl;
1261         u32 gtlc_wake_ctrl;
1262         u32 gtlc_survive;
1263         u32 pmwgicz;
1264
1265         /* Display 2 CZ domain */
1266         u32 gu_ctl0;
1267         u32 gu_ctl1;
1268         u32 pcbr;
1269         u32 clock_gate_dis2;
1270 };
1271
1272 struct intel_rps_ei {
1273         u32 cz_clock;
1274         u32 render_c0;
1275         u32 media_c0;
1276 };
1277
1278 struct intel_gen6_power_mgmt {
1279         /*
1280          * work, interrupts_enabled and pm_iir are protected by
1281          * dev_priv->irq_lock
1282          */
1283         struct work_struct work;
1284         bool interrupts_enabled;
1285         u32 pm_iir;
1286
1287         /* PM interrupt bits that should never be masked */
1288         u32 pm_intr_keep;
1289
1290         /* Frequencies are stored in potentially platform dependent multiples.
1291          * In other words, *_freq needs to be multiplied by X to be interesting.
1292          * Soft limits are those which are used for the dynamic reclocking done
1293          * by the driver (raise frequencies under heavy loads, and lower for
1294          * lighter loads). Hard limits are those imposed by the hardware.
1295          *
1296          * A distinction is made for overclocking, which is never enabled by
1297          * default, and is considered to be above the hard limit if it's
1298          * possible at all.
1299          */
1300         u8 cur_freq;            /* Current frequency (cached, may not == HW) */
1301         u8 min_freq_softlimit;  /* Minimum frequency permitted by the driver */
1302         u8 max_freq_softlimit;  /* Max frequency permitted by the driver */
1303         u8 max_freq;            /* Maximum frequency, RP0 if not overclocking */
1304         u8 min_freq;            /* AKA RPn. Minimum frequency */
1305         u8 boost_freq;          /* Frequency to request when wait boosting */
1306         u8 idle_freq;           /* Frequency to request when we are idle */
1307         u8 efficient_freq;      /* AKA RPe. Pre-determined balanced frequency */
1308         u8 rp1_freq;            /* "less than" RP0 power/freqency */
1309         u8 rp0_freq;            /* Non-overclocked max frequency. */
1310         u16 gpll_ref_freq;      /* vlv/chv GPLL reference frequency */
1311
1312         u8 up_threshold; /* Current %busy required to uplock */
1313         u8 down_threshold; /* Current %busy required to downclock */
1314
1315         int last_adj;
1316         enum { LOW_POWER, BETWEEN, HIGH_POWER } power;
1317
1318         spinlock_t client_lock;
1319         struct list_head clients;
1320         bool client_boost;
1321
1322         bool enabled;
1323         struct delayed_work autoenable_work;
1324         unsigned boosts;
1325
1326         /* manual wa residency calculations */
1327         struct intel_rps_ei up_ei, down_ei;
1328
1329         /*
1330          * Protects RPS/RC6 register access and PCU communication.
1331          * Must be taken after struct_mutex if nested. Note that
1332          * this lock may be held for long periods of time when
1333          * talking to hw - so only take it when talking to hw!
1334          */
1335         struct mutex hw_lock;
1336 };
1337
1338 /* defined intel_pm.c */
1339 extern spinlock_t mchdev_lock;
1340
1341 struct intel_ilk_power_mgmt {
1342         u8 cur_delay;
1343         u8 min_delay;
1344         u8 max_delay;
1345         u8 fmax;
1346         u8 fstart;
1347
1348         u64 last_count1;
1349         unsigned long last_time1;
1350         unsigned long chipset_power;
1351         u64 last_count2;
1352         u64 last_time2;
1353         unsigned long gfx_power;
1354         u8 corr;
1355
1356         int c_m;
1357         int r_t;
1358 };
1359
1360 struct drm_i915_private;
1361 struct i915_power_well;
1362
1363 struct i915_power_well_ops {
1364         /*
1365          * Synchronize the well's hw state to match the current sw state, for
1366          * example enable/disable it based on the current refcount. Called
1367          * during driver init and resume time, possibly after first calling
1368          * the enable/disable handlers.
1369          */
1370         void (*sync_hw)(struct drm_i915_private *dev_priv,
1371                         struct i915_power_well *power_well);
1372         /*
1373          * Enable the well and resources that depend on it (for example
1374          * interrupts located on the well). Called after the 0->1 refcount
1375          * transition.
1376          */
1377         void (*enable)(struct drm_i915_private *dev_priv,
1378                        struct i915_power_well *power_well);
1379         /*
1380          * Disable the well and resources that depend on it. Called after
1381          * the 1->0 refcount transition.
1382          */
1383         void (*disable)(struct drm_i915_private *dev_priv,
1384                         struct i915_power_well *power_well);
1385         /* Returns the hw enabled state. */
1386         bool (*is_enabled)(struct drm_i915_private *dev_priv,
1387                            struct i915_power_well *power_well);
1388 };
1389
1390 /* Power well structure for haswell */
1391 struct i915_power_well {
1392         const char *name;
1393         bool always_on;
1394         /* power well enable/disable usage count */
1395         int count;
1396         /* cached hw enabled state */
1397         bool hw_enabled;
1398         unsigned long domains;
1399         /* unique identifier for this power well */
1400         unsigned long id;
1401         /*
1402          * Arbitraty data associated with this power well. Platform and power
1403          * well specific.
1404          */
1405         unsigned long data;
1406         const struct i915_power_well_ops *ops;
1407 };
1408
1409 struct i915_power_domains {
1410         /*
1411          * Power wells needed for initialization at driver init and suspend
1412          * time are on. They are kept on until after the first modeset.
1413          */
1414         bool init_power_on;
1415         bool initializing;
1416         int power_well_count;
1417
1418         struct mutex lock;
1419         int domain_use_count[POWER_DOMAIN_NUM];
1420         struct i915_power_well *power_wells;
1421 };
1422
1423 #define MAX_L3_SLICES 2
1424 struct intel_l3_parity {
1425         u32 *remap_info[MAX_L3_SLICES];
1426         struct work_struct error_work;
1427         int which_slice;
1428 };
1429
1430 struct i915_gem_mm {
1431         /** Memory allocator for GTT stolen memory */
1432         struct drm_mm stolen;
1433         /** Protects the usage of the GTT stolen memory allocator. This is
1434          * always the inner lock when overlapping with struct_mutex. */
1435         struct mutex stolen_lock;
1436
1437         /** List of all objects in gtt_space. Used to restore gtt
1438          * mappings on resume */
1439         struct list_head bound_list;
1440         /**
1441          * List of objects which are not bound to the GTT (thus
1442          * are idle and not used by the GPU). These objects may or may
1443          * not actually have any pages attached.
1444          */
1445         struct list_head unbound_list;
1446
1447         /** List of all objects in gtt_space, currently mmaped by userspace.
1448          * All objects within this list must also be on bound_list.
1449          */
1450         struct list_head userfault_list;
1451
1452         /**
1453          * List of objects which are pending destruction.
1454          */
1455         struct llist_head free_list;
1456         struct work_struct free_work;
1457
1458         /** Usable portion of the GTT for GEM */
1459         phys_addr_t stolen_base; /* limited to low memory (32-bit) */
1460
1461         /** PPGTT used for aliasing the PPGTT with the GTT */
1462         struct i915_hw_ppgtt *aliasing_ppgtt;
1463
1464         struct notifier_block oom_notifier;
1465         struct notifier_block vmap_notifier;
1466         struct shrinker shrinker;
1467
1468         /** LRU list of objects with fence regs on them. */
1469         struct list_head fence_list;
1470
1471         /**
1472          * Are we in a non-interruptible section of code like
1473          * modesetting?
1474          */
1475         bool interruptible;
1476
1477         /* the indicator for dispatch video commands on two BSD rings */
1478         atomic_t bsd_engine_dispatch_index;
1479
1480         /** Bit 6 swizzling required for X tiling */
1481         uint32_t bit_6_swizzle_x;
1482         /** Bit 6 swizzling required for Y tiling */
1483         uint32_t bit_6_swizzle_y;
1484
1485         /* accounting, useful for userland debugging */
1486         spinlock_t object_stat_lock;
1487         u64 object_memory;
1488         u32 object_count;
1489 };
1490
1491 struct drm_i915_error_state_buf {
1492         struct drm_i915_private *i915;
1493         unsigned bytes;
1494         unsigned size;
1495         int err;
1496         u8 *buf;
1497         loff_t start;
1498         loff_t pos;
1499 };
1500
1501 struct i915_error_state_file_priv {
1502         struct drm_i915_private *i915;
1503         struct drm_i915_error_state *error;
1504 };
1505
1506 #define I915_RESET_TIMEOUT (10 * HZ) /* 10s */
1507 #define I915_FENCE_TIMEOUT (10 * HZ) /* 10s */
1508
1509 #define I915_ENGINE_DEAD_TIMEOUT  (4 * HZ)  /* Seqno, head and subunits dead */
1510 #define I915_SEQNO_DEAD_TIMEOUT   (12 * HZ) /* Seqno dead with active head */
1511
1512 struct i915_gpu_error {
1513         /* For hangcheck timer */
1514 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
1515 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
1516
1517         struct delayed_work hangcheck_work;
1518
1519         /* For reset and error_state handling. */
1520         spinlock_t lock;
1521         /* Protected by the above dev->gpu_error.lock. */
1522         struct drm_i915_error_state *first_error;
1523
1524         unsigned long missed_irq_rings;
1525
1526         /**
1527          * State variable controlling the reset flow and count
1528          *
1529          * This is a counter which gets incremented when reset is triggered,
1530          *
1531          * Before the reset commences, the I915_RESET_IN_PROGRESS bit is set
1532          * meaning that any waiters holding onto the struct_mutex should
1533          * relinquish the lock immediately in order for the reset to start.
1534          *
1535          * If reset is not completed succesfully, the I915_WEDGE bit is
1536          * set meaning that hardware is terminally sour and there is no
1537          * recovery. All waiters on the reset_queue will be woken when
1538          * that happens.
1539          *
1540          * This counter is used by the wait_seqno code to notice that reset
1541          * event happened and it needs to restart the entire ioctl (since most
1542          * likely the seqno it waited for won't ever signal anytime soon).
1543          *
1544          * This is important for lock-free wait paths, where no contended lock
1545          * naturally enforces the correct ordering between the bail-out of the
1546          * waiter and the gpu reset work code.
1547          */
1548         unsigned long reset_count;
1549
1550         unsigned long flags;
1551 #define I915_RESET_IN_PROGRESS  0
1552 #define I915_WEDGED             (BITS_PER_LONG - 1)
1553
1554         /**
1555          * Waitqueue to signal when a hang is detected. Used to for waiters
1556          * to release the struct_mutex for the reset to procede.
1557          */
1558         wait_queue_head_t wait_queue;
1559
1560         /**
1561          * Waitqueue to signal when the reset has completed. Used by clients
1562          * that wait for dev_priv->mm.wedged to settle.
1563          */
1564         wait_queue_head_t reset_queue;
1565
1566         /* For missed irq/seqno simulation. */
1567         unsigned long test_irq_rings;
1568 };
1569
1570 enum modeset_restore {
1571         MODESET_ON_LID_OPEN,
1572         MODESET_DONE,
1573         MODESET_SUSPENDED,
1574 };
1575
1576 #define DP_AUX_A 0x40
1577 #define DP_AUX_B 0x10
1578 #define DP_AUX_C 0x20
1579 #define DP_AUX_D 0x30
1580
1581 #define DDC_PIN_B  0x05
1582 #define DDC_PIN_C  0x04
1583 #define DDC_PIN_D  0x06
1584
1585 struct ddi_vbt_port_info {
1586         /*
1587          * This is an index in the HDMI/DVI DDI buffer translation table.
1588          * The special value HDMI_LEVEL_SHIFT_UNKNOWN means the VBT didn't
1589          * populate this field.
1590          */
1591 #define HDMI_LEVEL_SHIFT_UNKNOWN        0xff
1592         uint8_t hdmi_level_shift;
1593
1594         uint8_t supports_dvi:1;
1595         uint8_t supports_hdmi:1;
1596         uint8_t supports_dp:1;
1597         uint8_t supports_edp:1;
1598
1599         uint8_t alternate_aux_channel;
1600         uint8_t alternate_ddc_pin;
1601
1602         uint8_t dp_boost_level;
1603         uint8_t hdmi_boost_level;
1604 };
1605
1606 enum psr_lines_to_wait {
1607         PSR_0_LINES_TO_WAIT = 0,
1608         PSR_1_LINE_TO_WAIT,
1609         PSR_4_LINES_TO_WAIT,
1610         PSR_8_LINES_TO_WAIT
1611 };
1612
1613 struct intel_vbt_data {
1614         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1615         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1616
1617         /* Feature bits */
1618         unsigned int int_tv_support:1;
1619         unsigned int lvds_dither:1;
1620         unsigned int lvds_vbt:1;
1621         unsigned int int_crt_support:1;
1622         unsigned int lvds_use_ssc:1;
1623         unsigned int display_clock_mode:1;
1624         unsigned int fdi_rx_polarity_inverted:1;
1625         unsigned int panel_type:4;
1626         int lvds_ssc_freq;
1627         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1628
1629         enum drrs_support_type drrs_type;
1630
1631         struct {
1632                 int rate;
1633                 int lanes;
1634                 int preemphasis;
1635                 int vswing;
1636                 bool low_vswing;
1637                 bool initialized;
1638                 bool support;
1639                 int bpp;
1640                 struct edp_power_seq pps;
1641         } edp;
1642
1643         struct {
1644                 bool full_link;
1645                 bool require_aux_wakeup;
1646                 int idle_frames;
1647                 enum psr_lines_to_wait lines_to_wait;
1648                 int tp1_wakeup_time;
1649                 int tp2_tp3_wakeup_time;
1650         } psr;
1651
1652         struct {
1653                 u16 pwm_freq_hz;
1654                 bool present;
1655                 bool active_low_pwm;
1656                 u8 min_brightness;      /* min_brightness/255 of max */
1657                 u8 controller;          /* brightness controller number */
1658                 enum intel_backlight_type type;
1659         } backlight;
1660
1661         /* MIPI DSI */
1662         struct {
1663                 u16 panel_id;
1664                 struct mipi_config *config;
1665                 struct mipi_pps_data *pps;
1666                 u8 seq_version;
1667                 u32 size;
1668                 u8 *data;
1669                 const u8 *sequence[MIPI_SEQ_MAX];
1670         } dsi;
1671
1672         int crt_ddc_pin;
1673
1674         int child_dev_num;
1675         union child_device_config *child_dev;
1676
1677         struct ddi_vbt_port_info ddi_port_info[I915_MAX_PORTS];
1678         struct sdvo_device_mapping sdvo_mappings[2];
1679 };
1680
1681 enum intel_ddb_partitioning {
1682         INTEL_DDB_PART_1_2,
1683         INTEL_DDB_PART_5_6, /* IVB+ */
1684 };
1685
1686 struct intel_wm_level {
1687         bool enable;
1688         uint32_t pri_val;
1689         uint32_t spr_val;
1690         uint32_t cur_val;
1691         uint32_t fbc_val;
1692 };
1693
1694 struct ilk_wm_values {
1695         uint32_t wm_pipe[3];
1696         uint32_t wm_lp[3];
1697         uint32_t wm_lp_spr[3];
1698         uint32_t wm_linetime[3];
1699         bool enable_fbc_wm;
1700         enum intel_ddb_partitioning partitioning;
1701 };
1702
1703 struct vlv_pipe_wm {
1704         uint16_t plane[I915_MAX_PLANES];
1705 };
1706
1707 struct vlv_sr_wm {
1708         uint16_t plane;
1709         uint16_t cursor;
1710 };
1711
1712 struct vlv_wm_ddl_values {
1713         uint8_t plane[I915_MAX_PLANES];
1714 };
1715
1716 struct vlv_wm_values {
1717         struct vlv_pipe_wm pipe[3];
1718         struct vlv_sr_wm sr;
1719         struct vlv_wm_ddl_values ddl[3];
1720         uint8_t level;
1721         bool cxsr;
1722 };
1723
1724 struct skl_ddb_entry {
1725         uint16_t start, end;    /* in number of blocks, 'end' is exclusive */
1726 };
1727
1728 static inline uint16_t skl_ddb_entry_size(const struct skl_ddb_entry *entry)
1729 {
1730         return entry->end - entry->start;
1731 }
1732
1733 static inline bool skl_ddb_entry_equal(const struct skl_ddb_entry *e1,
1734                                        const struct skl_ddb_entry *e2)
1735 {
1736         if (e1->start == e2->start && e1->end == e2->end)
1737                 return true;
1738
1739         return false;
1740 }
1741
1742 struct skl_ddb_allocation {
1743         struct skl_ddb_entry plane[I915_MAX_PIPES][I915_MAX_PLANES]; /* packed/uv */
1744         struct skl_ddb_entry y_plane[I915_MAX_PIPES][I915_MAX_PLANES];
1745 };
1746
1747 struct skl_wm_values {
1748         unsigned dirty_pipes;
1749         struct skl_ddb_allocation ddb;
1750 };
1751
1752 struct skl_wm_level {
1753         bool plane_en;
1754         uint16_t plane_res_b;
1755         uint8_t plane_res_l;
1756 };
1757
1758 /*
1759  * This struct helps tracking the state needed for runtime PM, which puts the
1760  * device in PCI D3 state. Notice that when this happens, nothing on the
1761  * graphics device works, even register access, so we don't get interrupts nor
1762  * anything else.
1763  *
1764  * Every piece of our code that needs to actually touch the hardware needs to
1765  * either call intel_runtime_pm_get or call intel_display_power_get with the
1766  * appropriate power domain.
1767  *
1768  * Our driver uses the autosuspend delay feature, which means we'll only really
1769  * suspend if we stay with zero refcount for a certain amount of time. The
1770  * default value is currently very conservative (see intel_runtime_pm_enable), but
1771  * it can be changed with the standard runtime PM files from sysfs.
1772  *
1773  * The irqs_disabled variable becomes true exactly after we disable the IRQs and
1774  * goes back to false exactly before we reenable the IRQs. We use this variable
1775  * to check if someone is trying to enable/disable IRQs while they're supposed
1776  * to be disabled. This shouldn't happen and we'll print some error messages in
1777  * case it happens.
1778  *
1779  * For more, read the Documentation/power/runtime_pm.txt.
1780  */
1781 struct i915_runtime_pm {
1782         atomic_t wakeref_count;
1783         bool suspended;
1784         bool irqs_enabled;
1785 };
1786
1787 enum intel_pipe_crc_source {
1788         INTEL_PIPE_CRC_SOURCE_NONE,
1789         INTEL_PIPE_CRC_SOURCE_PLANE1,
1790         INTEL_PIPE_CRC_SOURCE_PLANE2,
1791         INTEL_PIPE_CRC_SOURCE_PF,
1792         INTEL_PIPE_CRC_SOURCE_PIPE,
1793         /* TV/DP on pre-gen5/vlv can't use the pipe source. */
1794         INTEL_PIPE_CRC_SOURCE_TV,
1795         INTEL_PIPE_CRC_SOURCE_DP_B,
1796         INTEL_PIPE_CRC_SOURCE_DP_C,
1797         INTEL_PIPE_CRC_SOURCE_DP_D,
1798         INTEL_PIPE_CRC_SOURCE_AUTO,
1799         INTEL_PIPE_CRC_SOURCE_MAX,
1800 };
1801
1802 struct intel_pipe_crc_entry {
1803         uint32_t frame;
1804         uint32_t crc[5];
1805 };
1806
1807 #define INTEL_PIPE_CRC_ENTRIES_NR       128
1808 struct intel_pipe_crc {
1809         spinlock_t lock;
1810         bool opened;            /* exclusive access to the result file */
1811         struct intel_pipe_crc_entry *entries;
1812         enum intel_pipe_crc_source source;
1813         int head, tail;
1814         wait_queue_head_t wq;
1815         int skipped;
1816 };
1817
1818 struct i915_frontbuffer_tracking {
1819         spinlock_t lock;
1820
1821         /*
1822          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
1823          * scheduled flips.
1824          */
1825         unsigned busy_bits;
1826         unsigned flip_bits;
1827 };
1828
1829 struct i915_wa_reg {
1830         i915_reg_t addr;
1831         u32 value;
1832         /* bitmask representing WA bits */
1833         u32 mask;
1834 };
1835
1836 /*
1837  * RING_MAX_NONPRIV_SLOTS is per-engine but at this point we are only
1838  * allowing it for RCS as we don't foresee any requirement of having
1839  * a whitelist for other engines. When it is really required for
1840  * other engines then the limit need to be increased.
1841  */
1842 #define I915_MAX_WA_REGS (16 + RING_MAX_NONPRIV_SLOTS)
1843
1844 struct i915_workarounds {
1845         struct i915_wa_reg reg[I915_MAX_WA_REGS];
1846         u32 count;
1847         u32 hw_whitelist_count[I915_NUM_ENGINES];
1848 };
1849
1850 struct i915_virtual_gpu {
1851         bool active;
1852 };
1853
1854 /* used in computing the new watermarks state */
1855 struct intel_wm_config {
1856         unsigned int num_pipes_active;
1857         bool sprites_enabled;
1858         bool sprites_scaled;
1859 };
1860
1861 struct i915_oa_format {
1862         u32 format;
1863         int size;
1864 };
1865
1866 struct i915_oa_reg {
1867         i915_reg_t addr;
1868         u32 value;
1869 };
1870
1871 struct i915_perf_stream;
1872
1873 /**
1874  * struct i915_perf_stream_ops - the OPs to support a specific stream type
1875  */
1876 struct i915_perf_stream_ops {
1877         /**
1878          * @enable: Enables the collection of HW samples, either in response to
1879          * `I915_PERF_IOCTL_ENABLE` or implicitly called when stream is opened
1880          * without `I915_PERF_FLAG_DISABLED`.
1881          */
1882         void (*enable)(struct i915_perf_stream *stream);
1883
1884         /**
1885          * @disable: Disables the collection of HW samples, either in response
1886          * to `I915_PERF_IOCTL_DISABLE` or implicitly called before destroying
1887          * the stream.
1888          */
1889         void (*disable)(struct i915_perf_stream *stream);
1890
1891         /**
1892          * @poll_wait: Call poll_wait, passing a wait queue that will be woken
1893          * once there is something ready to read() for the stream
1894          */
1895         void (*poll_wait)(struct i915_perf_stream *stream,
1896                           struct file *file,
1897                           poll_table *wait);
1898
1899         /**
1900          * @wait_unlocked: For handling a blocking read, wait until there is
1901          * something to ready to read() for the stream. E.g. wait on the same
1902          * wait queue that would be passed to poll_wait().
1903          */
1904         int (*wait_unlocked)(struct i915_perf_stream *stream);
1905
1906         /**
1907          * @read: Copy buffered metrics as records to userspace
1908          * **buf**: the userspace, destination buffer
1909          * **count**: the number of bytes to copy, requested by userspace
1910          * **offset**: zero at the start of the read, updated as the read
1911          * proceeds, it represents how many bytes have been copied so far and
1912          * the buffer offset for copying the next record.
1913          *
1914          * Copy as many buffered i915 perf samples and records for this stream
1915          * to userspace as will fit in the given buffer.
1916          *
1917          * Only write complete records; returning -%ENOSPC if there isn't room
1918          * for a complete record.
1919          *
1920          * Return any error condition that results in a short read such as
1921          * -%ENOSPC or -%EFAULT, even though these may be squashed before
1922          * returning to userspace.
1923          */
1924         int (*read)(struct i915_perf_stream *stream,
1925                     char __user *buf,
1926                     size_t count,
1927                     size_t *offset);
1928
1929         /**
1930          * @destroy: Cleanup any stream specific resources.
1931          *
1932          * The stream will always be disabled before this is called.
1933          */
1934         void (*destroy)(struct i915_perf_stream *stream);
1935 };
1936
1937 /**
1938  * struct i915_perf_stream - state for a single open stream FD
1939  */
1940 struct i915_perf_stream {
1941         /**
1942          * @dev_priv: i915 drm device
1943          */
1944         struct drm_i915_private *dev_priv;
1945
1946         /**
1947          * @link: Links the stream into ``&drm_i915_private->streams``
1948          */
1949         struct list_head link;
1950
1951         /**
1952          * @sample_flags: Flags representing the `DRM_I915_PERF_PROP_SAMPLE_*`
1953          * properties given when opening a stream, representing the contents
1954          * of a single sample as read() by userspace.
1955          */
1956         u32 sample_flags;
1957
1958         /**
1959          * @sample_size: Considering the configured contents of a sample
1960          * combined with the required header size, this is the total size
1961          * of a single sample record.
1962          */
1963         int sample_size;
1964
1965         /**
1966          * @ctx: %NULL if measuring system-wide across all contexts or a
1967          * specific context that is being monitored.
1968          */
1969         struct i915_gem_context *ctx;
1970
1971         /**
1972          * @enabled: Whether the stream is currently enabled, considering
1973          * whether the stream was opened in a disabled state and based
1974          * on `I915_PERF_IOCTL_ENABLE` and `I915_PERF_IOCTL_DISABLE` calls.
1975          */
1976         bool enabled;
1977
1978         /**
1979          * @ops: The callbacks providing the implementation of this specific
1980          * type of configured stream.
1981          */
1982         const struct i915_perf_stream_ops *ops;
1983 };
1984
1985 /**
1986  * struct i915_oa_ops - Gen specific implementation of an OA unit stream
1987  */
1988 struct i915_oa_ops {
1989         /**
1990          * @init_oa_buffer: Resets the head and tail pointers of the
1991          * circular buffer for periodic OA reports.
1992          *
1993          * Called when first opening a stream for OA metrics, but also may be
1994          * called in response to an OA buffer overflow or other error
1995          * condition.
1996          *
1997          * Note it may be necessary to clear the full OA buffer here as part of
1998          * maintaining the invariable that new reports must be written to
1999          * zeroed memory for us to be able to reliable detect if an expected
2000          * report has not yet landed in memory.  (At least on Haswell the OA
2001          * buffer tail pointer is not synchronized with reports being visible
2002          * to the CPU)
2003          */
2004         void (*init_oa_buffer)(struct drm_i915_private *dev_priv);
2005
2006         /**
2007          * @enable_metric_set: Applies any MUX configuration to set up the
2008          * Boolean and Custom (B/C) counters that are part of the counter
2009          * reports being sampled. May apply system constraints such as
2010          * disabling EU clock gating as required.
2011          */
2012         int (*enable_metric_set)(struct drm_i915_private *dev_priv);
2013
2014         /**
2015          * @disable_metric_set: Remove system constraints associated with using
2016          * the OA unit.
2017          */
2018         void (*disable_metric_set)(struct drm_i915_private *dev_priv);
2019
2020         /**
2021          * @oa_enable: Enable periodic sampling
2022          */
2023         void (*oa_enable)(struct drm_i915_private *dev_priv);
2024
2025         /**
2026          * @oa_disable: Disable periodic sampling
2027          */
2028         void (*oa_disable)(struct drm_i915_private *dev_priv);
2029
2030         /**
2031          * @read: Copy data from the circular OA buffer into a given userspace
2032          * buffer.
2033          */
2034         int (*read)(struct i915_perf_stream *stream,
2035                     char __user *buf,
2036                     size_t count,
2037                     size_t *offset);
2038
2039         /**
2040          * @oa_buffer_is_empty: Check if OA buffer empty (false positives OK)
2041          *
2042          * This is either called via fops or the poll check hrtimer (atomic
2043          * ctx) without any locks taken.
2044          *
2045          * It's safe to read OA config state here unlocked, assuming that this
2046          * is only called while the stream is enabled, while the global OA
2047          * configuration can't be modified.
2048          *
2049          * Efficiency is more important than avoiding some false positives
2050          * here, which will be handled gracefully - likely resulting in an
2051          * %EAGAIN error for userspace.
2052          */
2053         bool (*oa_buffer_is_empty)(struct drm_i915_private *dev_priv);
2054 };
2055
2056 struct drm_i915_private {
2057         struct drm_device drm;
2058
2059         struct kmem_cache *objects;
2060         struct kmem_cache *vmas;
2061         struct kmem_cache *requests;
2062         struct kmem_cache *dependencies;
2063
2064         const struct intel_device_info info;
2065
2066         int relative_constants_mode;
2067
2068         void __iomem *regs;
2069
2070         struct intel_uncore uncore;
2071
2072         struct i915_virtual_gpu vgpu;
2073
2074         struct intel_gvt *gvt;
2075
2076         struct intel_huc huc;
2077         struct intel_guc guc;
2078
2079         struct intel_csr csr;
2080
2081         struct intel_gmbus gmbus[GMBUS_NUM_PINS];
2082
2083         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
2084          * controller on different i2c buses. */
2085         struct mutex gmbus_mutex;
2086
2087         /**
2088          * Base address of the gmbus and gpio block.
2089          */
2090         uint32_t gpio_mmio_base;
2091
2092         /* MMIO base address for MIPI regs */
2093         uint32_t mipi_mmio_base;
2094
2095         uint32_t psr_mmio_base;
2096
2097         uint32_t pps_mmio_base;
2098
2099         wait_queue_head_t gmbus_wait_queue;
2100
2101         struct pci_dev *bridge_dev;
2102         struct i915_gem_context *kernel_context;
2103         struct intel_engine_cs *engine[I915_NUM_ENGINES];
2104         struct i915_vma *semaphore;
2105
2106         struct drm_dma_handle *status_page_dmah;
2107         struct resource mch_res;
2108
2109         /* protects the irq masks */
2110         spinlock_t irq_lock;
2111
2112         /* protects the mmio flip data */
2113         spinlock_t mmio_flip_lock;
2114
2115         bool display_irqs_enabled;
2116
2117         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
2118         struct pm_qos_request pm_qos;
2119
2120         /* Sideband mailbox protection */
2121         struct mutex sb_lock;
2122
2123         /** Cached value of IMR to avoid reads in updating the bitfield */
2124         union {
2125                 u32 irq_mask;
2126                 u32 de_irq_mask[I915_MAX_PIPES];
2127         };
2128         u32 gt_irq_mask;
2129         u32 pm_imr;
2130         u32 pm_ier;
2131         u32 pm_rps_events;
2132         u32 pm_guc_events;
2133         u32 pipestat_irq_mask[I915_MAX_PIPES];
2134
2135         struct i915_hotplug hotplug;
2136         struct intel_fbc fbc;
2137         struct i915_drrs drrs;
2138         struct intel_opregion opregion;
2139         struct intel_vbt_data vbt;
2140
2141         bool preserve_bios_swizzle;
2142
2143         /* overlay */
2144         struct intel_overlay *overlay;
2145
2146         /* backlight registers and fields in struct intel_panel */
2147         struct mutex backlight_lock;
2148
2149         /* LVDS info */
2150         bool no_aux_handshake;
2151
2152         /* protects panel power sequencer state */
2153         struct mutex pps_mutex;
2154
2155         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
2156         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
2157
2158         unsigned int fsb_freq, mem_freq, is_ddr3;
2159         unsigned int skl_preferred_vco_freq;
2160         unsigned int cdclk_freq, max_cdclk_freq;
2161
2162         /*
2163          * For reading holding any crtc lock is sufficient,
2164          * for writing must hold all of them.
2165          */
2166         unsigned int atomic_cdclk_freq;
2167
2168         unsigned int max_dotclk_freq;
2169         unsigned int rawclk_freq;
2170         unsigned int hpll_freq;
2171         unsigned int czclk_freq;
2172
2173         struct {
2174                 unsigned int vco, ref;
2175         } cdclk_pll;
2176
2177         /**
2178          * wq - Driver workqueue for GEM.
2179          *
2180          * NOTE: Work items scheduled here are not allowed to grab any modeset
2181          * locks, for otherwise the flushing done in the pageflip code will
2182          * result in deadlocks.
2183          */
2184         struct workqueue_struct *wq;
2185
2186         /* Display functions */
2187         struct drm_i915_display_funcs display;
2188
2189         /* PCH chipset type */
2190         enum intel_pch pch_type;
2191         unsigned short pch_id;
2192
2193         unsigned long quirks;
2194
2195         enum modeset_restore modeset_restore;
2196         struct mutex modeset_restore_lock;
2197         struct drm_atomic_state *modeset_restore_state;
2198         struct drm_modeset_acquire_ctx reset_ctx;
2199
2200         struct list_head vm_list; /* Global list of all address spaces */
2201         struct i915_ggtt ggtt; /* VM representing the global address space */
2202
2203         struct i915_gem_mm mm;
2204         DECLARE_HASHTABLE(mm_structs, 7);
2205         struct mutex mm_lock;
2206
2207         /* The hw wants to have a stable context identifier for the lifetime
2208          * of the context (for OA, PASID, faults, etc). This is limited
2209          * in execlists to 21 bits.
2210          */
2211         struct ida context_hw_ida;
2212 #define MAX_CONTEXT_HW_ID (1<<21) /* exclusive */
2213
2214         /* Kernel Modesetting */
2215
2216         struct intel_crtc *plane_to_crtc_mapping[I915_MAX_PIPES];
2217         struct intel_crtc *pipe_to_crtc_mapping[I915_MAX_PIPES];
2218         wait_queue_head_t pending_flip_queue;
2219
2220 #ifdef CONFIG_DEBUG_FS
2221         struct intel_pipe_crc pipe_crc[I915_MAX_PIPES];
2222 #endif
2223
2224         /* dpll and cdclk state is protected by connection_mutex */
2225         int num_shared_dpll;
2226         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
2227         const struct intel_dpll_mgr *dpll_mgr;
2228
2229         /*
2230          * dpll_lock serializes intel_{prepare,enable,disable}_shared_dpll.
2231          * Must be global rather than per dpll, because on some platforms
2232          * plls share registers.
2233          */
2234         struct mutex dpll_lock;
2235
2236         unsigned int active_crtcs;
2237         unsigned int min_pixclk[I915_MAX_PIPES];
2238
2239         int dpio_phy_iosf_port[I915_NUM_PHYS_VLV];
2240
2241         struct i915_workarounds workarounds;
2242
2243         struct i915_frontbuffer_tracking fb_tracking;
2244
2245         struct intel_atomic_helper {
2246                 struct llist_head free_list;
2247                 struct work_struct free_work;
2248         } atomic_helper;
2249
2250         u16 orig_clock;
2251
2252         bool mchbar_need_disable;
2253
2254         struct intel_l3_parity l3_parity;
2255
2256         /* Cannot be determined by PCIID. You must always read a register. */
2257         u32 edram_cap;
2258
2259         /* gen6+ rps state */
2260         struct intel_gen6_power_mgmt rps;
2261
2262         /* ilk-only ips/rps state. Everything in here is protected by the global
2263          * mchdev_lock in intel_pm.c */
2264         struct intel_ilk_power_mgmt ips;
2265
2266         struct i915_power_domains power_domains;
2267
2268         struct i915_psr psr;
2269
2270         struct i915_gpu_error gpu_error;
2271
2272         struct drm_i915_gem_object *vlv_pctx;
2273
2274 #ifdef CONFIG_DRM_FBDEV_EMULATION
2275         /* list of fbdev register on this device */
2276         struct intel_fbdev *fbdev;
2277         struct work_struct fbdev_suspend_work;
2278 #endif
2279
2280         struct drm_property *broadcast_rgb_property;
2281         struct drm_property *force_audio_property;
2282
2283         /* hda/i915 audio component */
2284         struct i915_audio_component *audio_component;
2285         bool audio_component_registered;
2286         /**
2287          * av_mutex - mutex for audio/video sync
2288          *
2289          */
2290         struct mutex av_mutex;
2291
2292         uint32_t hw_context_size;
2293         struct list_head context_list;
2294
2295         u32 fdi_rx_config;
2296
2297         /* Shadow for DISPLAY_PHY_CONTROL which can't be safely read */
2298         u32 chv_phy_control;
2299         /*
2300          * Shadows for CHV DPLL_MD regs to keep the state
2301          * checker somewhat working in the presence hardware
2302          * crappiness (can't read out DPLL_MD for pipes B & C).
2303          */
2304         u32 chv_dpll_md[I915_MAX_PIPES];
2305         u32 bxt_phy_grc;
2306
2307         u32 suspend_count;
2308         bool suspended_to_idle;
2309         struct i915_suspend_saved_registers regfile;
2310         struct vlv_s0ix_state vlv_s0ix_state;
2311
2312         enum {
2313                 I915_SAGV_UNKNOWN = 0,
2314                 I915_SAGV_DISABLED,
2315                 I915_SAGV_ENABLED,
2316                 I915_SAGV_NOT_CONTROLLED
2317         } sagv_status;
2318
2319         struct {
2320                 /* protects DSPARB registers on pre-g4x/vlv/chv */
2321                 spinlock_t dsparb_lock;
2322
2323                 /*
2324                  * Raw watermark latency values:
2325                  * in 0.1us units for WM0,
2326                  * in 0.5us units for WM1+.
2327                  */
2328                 /* primary */
2329                 uint16_t pri_latency[5];
2330                 /* sprite */
2331                 uint16_t spr_latency[5];
2332                 /* cursor */
2333                 uint16_t cur_latency[5];
2334                 /*
2335                  * Raw watermark memory latency values
2336                  * for SKL for all 8 levels
2337                  * in 1us units.
2338                  */
2339                 uint16_t skl_latency[8];
2340
2341                 /* current hardware state */
2342                 union {
2343                         struct ilk_wm_values hw;
2344                         struct skl_wm_values skl_hw;
2345                         struct vlv_wm_values vlv;
2346                 };
2347
2348                 uint8_t max_level;
2349
2350                 /*
2351                  * Should be held around atomic WM register writing; also
2352                  * protects * intel_crtc->wm.active and
2353                  * cstate->wm.need_postvbl_update.
2354                  */
2355                 struct mutex wm_mutex;
2356
2357                 /*
2358                  * Set during HW readout of watermarks/DDB.  Some platforms
2359                  * need to know when we're still using BIOS-provided values
2360                  * (which we don't fully trust).
2361                  */
2362                 bool distrust_bios_wm;
2363         } wm;
2364
2365         struct i915_runtime_pm pm;
2366
2367         struct {
2368                 bool initialized;
2369
2370                 struct kobject *metrics_kobj;
2371                 struct ctl_table_header *sysctl_header;
2372
2373                 struct mutex lock;
2374                 struct list_head streams;
2375
2376                 spinlock_t hook_lock;
2377
2378                 struct {
2379                         struct i915_perf_stream *exclusive_stream;
2380
2381                         u32 specific_ctx_id;
2382
2383                         struct hrtimer poll_check_timer;
2384                         wait_queue_head_t poll_wq;
2385                         bool pollin;
2386
2387                         bool periodic;
2388                         int period_exponent;
2389                         int timestamp_frequency;
2390
2391                         int tail_margin;
2392
2393                         int metrics_set;
2394
2395                         const struct i915_oa_reg *mux_regs;
2396                         int mux_regs_len;
2397                         const struct i915_oa_reg *b_counter_regs;
2398                         int b_counter_regs_len;
2399
2400                         struct {
2401                                 struct i915_vma *vma;
2402                                 u8 *vaddr;
2403                                 int format;
2404                                 int format_size;
2405                         } oa_buffer;
2406
2407                         u32 gen7_latched_oastatus1;
2408
2409                         struct i915_oa_ops ops;
2410                         const struct i915_oa_format *oa_formats;
2411                         int n_builtin_sets;
2412                 } oa;
2413         } perf;
2414
2415         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
2416         struct {
2417                 void (*resume)(struct drm_i915_private *);
2418                 void (*cleanup_engine)(struct intel_engine_cs *engine);
2419
2420                 struct list_head timelines;
2421                 struct i915_gem_timeline global_timeline;
2422                 u32 active_requests;
2423
2424                 /**
2425                  * Is the GPU currently considered idle, or busy executing
2426                  * userspace requests? Whilst idle, we allow runtime power
2427                  * management to power down the hardware and display clocks.
2428                  * In order to reduce the effect on performance, there
2429                  * is a slight delay before we do so.
2430                  */
2431                 bool awake;
2432
2433                 /**
2434                  * We leave the user IRQ off as much as possible,
2435                  * but this means that requests will finish and never
2436                  * be retired once the system goes idle. Set a timer to
2437                  * fire periodically while the ring is running. When it
2438                  * fires, go retire requests.
2439                  */
2440                 struct delayed_work retire_work;
2441
2442                 /**
2443                  * When we detect an idle GPU, we want to turn on
2444                  * powersaving features. So once we see that there
2445                  * are no more requests outstanding and no more
2446                  * arrive within a small period of time, we fire
2447                  * off the idle_work.
2448                  */
2449                 struct delayed_work idle_work;
2450
2451                 ktime_t last_init_time;
2452         } gt;
2453
2454         /* perform PHY state sanity checks? */
2455         bool chv_phy_assert[2];
2456
2457         bool ipc_enabled;
2458
2459         /* Used to save the pipe-to-encoder mapping for audio */
2460         struct intel_encoder *av_enc_map[I915_MAX_PIPES];
2461
2462         /* necessary resource sharing with HDMI LPE audio driver. */
2463         struct {
2464                 struct platform_device *platdev;
2465                 int     irq;
2466         } lpe_audio;
2467
2468         /*
2469          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
2470          * will be rejected. Instead look for a better place.
2471          */
2472 };
2473
2474 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
2475 {
2476         return container_of(dev, struct drm_i915_private, drm);
2477 }
2478
2479 static inline struct drm_i915_private *kdev_to_i915(struct device *kdev)
2480 {
2481         return to_i915(dev_get_drvdata(kdev));
2482 }
2483
2484 static inline struct drm_i915_private *guc_to_i915(struct intel_guc *guc)
2485 {
2486         return container_of(guc, struct drm_i915_private, guc);
2487 }
2488
2489 /* Simple iterator over all initialised engines */
2490 #define for_each_engine(engine__, dev_priv__, id__) \
2491         for ((id__) = 0; \
2492              (id__) < I915_NUM_ENGINES; \
2493              (id__)++) \
2494                 for_each_if ((engine__) = (dev_priv__)->engine[(id__)])
2495
2496 #define __mask_next_bit(mask) ({                                        \
2497         int __idx = ffs(mask) - 1;                                      \
2498         mask &= ~BIT(__idx);                                            \
2499         __idx;                                                          \
2500 })
2501
2502 /* Iterator over subset of engines selected by mask */
2503 #define for_each_engine_masked(engine__, dev_priv__, mask__, tmp__) \
2504         for (tmp__ = mask__ & INTEL_INFO(dev_priv__)->ring_mask;        \
2505              tmp__ ? (engine__ = (dev_priv__)->engine[__mask_next_bit(tmp__)]), 1 : 0; )
2506
2507 enum hdmi_force_audio {
2508         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
2509         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
2510         HDMI_AUDIO_AUTO,                /* trust EDID */
2511         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
2512 };
2513
2514 #define I915_GTT_OFFSET_NONE ((u32)-1)
2515
2516 /*
2517  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
2518  * considered to be the frontbuffer for the given plane interface-wise. This
2519  * doesn't mean that the hw necessarily already scans it out, but that any
2520  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
2521  *
2522  * We have one bit per pipe and per scanout plane type.
2523  */
2524 #define INTEL_MAX_SPRITE_BITS_PER_PIPE 5
2525 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 8
2526 #define INTEL_FRONTBUFFER_PRIMARY(pipe) \
2527         (1 << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
2528 #define INTEL_FRONTBUFFER_CURSOR(pipe) \
2529         (1 << (1 + (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
2530 #define INTEL_FRONTBUFFER_SPRITE(pipe, plane) \
2531         (1 << (2 + plane + (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
2532 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
2533         (1 << (2 + INTEL_MAX_SPRITE_BITS_PER_PIPE + (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))))
2534 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
2535         (0xff << (INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)))
2536
2537 /*
2538  * Optimised SGL iterator for GEM objects
2539  */
2540 static __always_inline struct sgt_iter {
2541         struct scatterlist *sgp;
2542         union {
2543                 unsigned long pfn;
2544                 dma_addr_t dma;
2545         };
2546         unsigned int curr;
2547         unsigned int max;
2548 } __sgt_iter(struct scatterlist *sgl, bool dma) {
2549         struct sgt_iter s = { .sgp = sgl };
2550
2551         if (s.sgp) {
2552                 s.max = s.curr = s.sgp->offset;
2553                 s.max += s.sgp->length;
2554                 if (dma)
2555                         s.dma = sg_dma_address(s.sgp);
2556                 else
2557                         s.pfn = page_to_pfn(sg_page(s.sgp));
2558         }
2559
2560         return s;
2561 }
2562
2563 static inline struct scatterlist *____sg_next(struct scatterlist *sg)
2564 {
2565         ++sg;
2566         if (unlikely(sg_is_chain(sg)))
2567                 sg = sg_chain_ptr(sg);
2568         return sg;
2569 }
2570
2571 /**
2572  * __sg_next - return the next scatterlist entry in a list
2573  * @sg:         The current sg entry
2574  *
2575  * Description:
2576  *   If the entry is the last, return NULL; otherwise, step to the next
2577  *   element in the array (@sg@+1). If that's a chain pointer, follow it;
2578  *   otherwise just return the pointer to the current element.
2579  **/
2580 static inline struct scatterlist *__sg_next(struct scatterlist *sg)
2581 {
2582 #ifdef CONFIG_DEBUG_SG
2583         BUG_ON(sg->sg_magic != SG_MAGIC);
2584 #endif
2585         return sg_is_last(sg) ? NULL : ____sg_next(sg);
2586 }
2587
2588 /**
2589  * for_each_sgt_dma - iterate over the DMA addresses of the given sg_table
2590  * @__dmap:     DMA address (output)
2591  * @__iter:     'struct sgt_iter' (iterator state, internal)
2592  * @__sgt:      sg_table to iterate over (input)
2593  */
2594 #define for_each_sgt_dma(__dmap, __iter, __sgt)                         \
2595         for ((__iter) = __sgt_iter((__sgt)->sgl, true);                 \
2596              ((__dmap) = (__iter).dma + (__iter).curr);                 \
2597              (((__iter).curr += PAGE_SIZE) < (__iter).max) ||           \
2598              ((__iter) = __sgt_iter(__sg_next((__iter).sgp), true), 0))
2599
2600 /**
2601  * for_each_sgt_page - iterate over the pages of the given sg_table
2602  * @__pp:       page pointer (output)
2603  * @__iter:     'struct sgt_iter' (iterator state, internal)
2604  * @__sgt:      sg_table to iterate over (input)
2605  */
2606 #define for_each_sgt_page(__pp, __iter, __sgt)                          \
2607         for ((__iter) = __sgt_iter((__sgt)->sgl, false);                \
2608              ((__pp) = (__iter).pfn == 0 ? NULL :                       \
2609               pfn_to_page((__iter).pfn + ((__iter).curr >> PAGE_SHIFT))); \
2610              (((__iter).curr += PAGE_SIZE) < (__iter).max) ||           \
2611              ((__iter) = __sgt_iter(__sg_next((__iter).sgp), false), 0))
2612
2613 static inline const struct intel_device_info *
2614 intel_info(const struct drm_i915_private *dev_priv)
2615 {
2616         return &dev_priv->info;
2617 }
2618
2619 #define INTEL_INFO(dev_priv)    intel_info((dev_priv))
2620
2621 #define INTEL_GEN(dev_priv)     ((dev_priv)->info.gen)
2622 #define INTEL_DEVID(dev_priv)   ((dev_priv)->info.device_id)
2623
2624 #define REVID_FOREVER           0xff
2625 #define INTEL_REVID(dev_priv)   ((dev_priv)->drm.pdev->revision)
2626
2627 #define GEN_FOREVER (0)
2628 /*
2629  * Returns true if Gen is in inclusive range [Start, End].
2630  *
2631  * Use GEN_FOREVER for unbound start and or end.
2632  */
2633 #define IS_GEN(dev_priv, s, e) ({ \
2634         unsigned int __s = (s), __e = (e); \
2635         BUILD_BUG_ON(!__builtin_constant_p(s)); \
2636         BUILD_BUG_ON(!__builtin_constant_p(e)); \
2637         if ((__s) != GEN_FOREVER) \
2638                 __s = (s) - 1; \
2639         if ((__e) == GEN_FOREVER) \
2640                 __e = BITS_PER_LONG - 1; \
2641         else \
2642                 __e = (e) - 1; \
2643         !!((dev_priv)->info.gen_mask & GENMASK((__e), (__s))); \
2644 })
2645
2646 /*
2647  * Return true if revision is in range [since,until] inclusive.
2648  *
2649  * Use 0 for open-ended since, and REVID_FOREVER for open-ended until.
2650  */
2651 #define IS_REVID(p, since, until) \
2652         (INTEL_REVID(p) >= (since) && INTEL_REVID(p) <= (until))
2653
2654 #define IS_I830(dev_priv)       ((dev_priv)->info.platform == INTEL_I830)
2655 #define IS_I845G(dev_priv)      ((dev_priv)->info.platform == INTEL_I845G)
2656 #define IS_I85X(dev_priv)       ((dev_priv)->info.platform == INTEL_I85X)
2657 #define IS_I865G(dev_priv)      ((dev_priv)->info.platform == INTEL_I865G)
2658 #define IS_I915G(dev_priv)      ((dev_priv)->info.platform == INTEL_I915G)
2659 #define IS_I915GM(dev_priv)     ((dev_priv)->info.platform == INTEL_I915GM)
2660 #define IS_I945G(dev_priv)      ((dev_priv)->info.platform == INTEL_I945G)
2661 #define IS_I945GM(dev_priv)     ((dev_priv)->info.platform == INTEL_I945GM)
2662 #define IS_I965G(dev_priv)      ((dev_priv)->info.platform == INTEL_I965G)
2663 #define IS_I965GM(dev_priv)     ((dev_priv)->info.platform == INTEL_I965GM)
2664 #define IS_G45(dev_priv)        ((dev_priv)->info.platform == INTEL_G45)
2665 #define IS_GM45(dev_priv)       ((dev_priv)->info.platform == INTEL_GM45)
2666 #define IS_G4X(dev_priv)        (IS_G45(dev_priv) || IS_GM45(dev_priv))
2667 #define IS_PINEVIEW_G(dev_priv) (INTEL_DEVID(dev_priv) == 0xa001)
2668 #define IS_PINEVIEW_M(dev_priv) (INTEL_DEVID(dev_priv) == 0xa011)
2669 #define IS_PINEVIEW(dev_priv)   ((dev_priv)->info.platform == INTEL_PINEVIEW)
2670 #define IS_G33(dev_priv)        ((dev_priv)->info.platform == INTEL_G33)
2671 #define IS_IRONLAKE_M(dev_priv) (INTEL_DEVID(dev_priv) == 0x0046)
2672 #define IS_IVYBRIDGE(dev_priv)  ((dev_priv)->info.platform == INTEL_IVYBRIDGE)
2673 #define IS_IVB_GT1(dev_priv)    (INTEL_DEVID(dev_priv) == 0x0156 || \
2674                                  INTEL_DEVID(dev_priv) == 0x0152 || \
2675                                  INTEL_DEVID(dev_priv) == 0x015a)
2676 #define IS_VALLEYVIEW(dev_priv) ((dev_priv)->info.platform == INTEL_VALLEYVIEW)
2677 #define IS_CHERRYVIEW(dev_priv) ((dev_priv)->info.platform == INTEL_CHERRYVIEW)
2678 #define IS_HASWELL(dev_priv)    ((dev_priv)->info.platform == INTEL_HASWELL)
2679 #define IS_BROADWELL(dev_priv)  ((dev_priv)->info.platform == INTEL_BROADWELL)
2680 #define IS_SKYLAKE(dev_priv)    ((dev_priv)->info.platform == INTEL_SKYLAKE)
2681 #define IS_BROXTON(dev_priv)    ((dev_priv)->info.platform == INTEL_BROXTON)
2682 #define IS_KABYLAKE(dev_priv)   ((dev_priv)->info.platform == INTEL_KABYLAKE)
2683 #define IS_GEMINILAKE(dev_priv) ((dev_priv)->info.platform == INTEL_GEMINILAKE)
2684 #define IS_MOBILE(dev_priv)     ((dev_priv)->info.is_mobile)
2685 #define IS_HSW_EARLY_SDV(dev_priv) (IS_HASWELL(dev_priv) && \
2686                                     (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0C00)
2687 #define IS_BDW_ULT(dev_priv)    (IS_BROADWELL(dev_priv) && \
2688                                  ((INTEL_DEVID(dev_priv) & 0xf) == 0x6 ||       \
2689                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xb ||        \
2690                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xe))
2691 /* ULX machines are also considered ULT. */
2692 #define IS_BDW_ULX(dev_priv)    (IS_BROADWELL(dev_priv) && \
2693                                  (INTEL_DEVID(dev_priv) & 0xf) == 0xe)
2694 #define IS_BDW_GT3(dev_priv)    (IS_BROADWELL(dev_priv) && \
2695                                  (INTEL_DEVID(dev_priv) & 0x00F0) == 0x0020)
2696 #define IS_HSW_ULT(dev_priv)    (IS_HASWELL(dev_priv) && \
2697                                  (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0A00)
2698 #define IS_HSW_GT3(dev_priv)    (IS_HASWELL(dev_priv) && \
2699                                  (INTEL_DEVID(dev_priv) & 0x00F0) == 0x0020)
2700 /* ULX machines are also considered ULT. */
2701 #define IS_HSW_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x0A0E || \
2702                                  INTEL_DEVID(dev_priv) == 0x0A1E)
2703 #define IS_SKL_ULT(dev_priv)    (INTEL_DEVID(dev_priv) == 0x1906 || \
2704                                  INTEL_DEVID(dev_priv) == 0x1913 || \
2705                                  INTEL_DEVID(dev_priv) == 0x1916 || \
2706                                  INTEL_DEVID(dev_priv) == 0x1921 || \
2707                                  INTEL_DEVID(dev_priv) == 0x1926)
2708 #define IS_SKL_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x190E || \
2709                                  INTEL_DEVID(dev_priv) == 0x1915 || \
2710                                  INTEL_DEVID(dev_priv) == 0x191E)
2711 #define IS_KBL_ULT(dev_priv)    (INTEL_DEVID(dev_priv) == 0x5906 || \
2712                                  INTEL_DEVID(dev_priv) == 0x5913 || \
2713                                  INTEL_DEVID(dev_priv) == 0x5916 || \
2714                                  INTEL_DEVID(dev_priv) == 0x5921 || \
2715                                  INTEL_DEVID(dev_priv) == 0x5926)
2716 #define IS_KBL_ULX(dev_priv)    (INTEL_DEVID(dev_priv) == 0x590E || \
2717                                  INTEL_DEVID(dev_priv) == 0x5915 || \
2718                                  INTEL_DEVID(dev_priv) == 0x591E)
2719 #define IS_SKL_GT3(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2720                                  (INTEL_DEVID(dev_priv) & 0x00F0) == 0x0020)
2721 #define IS_SKL_GT4(dev_priv)    (IS_SKYLAKE(dev_priv) && \
2722                                  (INTEL_DEVID(dev_priv) & 0x00F0) == 0x0030)
2723
2724 #define IS_ALPHA_SUPPORT(intel_info) ((intel_info)->is_alpha_support)
2725
2726 #define SKL_REVID_A0            0x0
2727 #define SKL_REVID_B0            0x1
2728 #define SKL_REVID_C0            0x2
2729 #define SKL_REVID_D0            0x3
2730 #define SKL_REVID_E0            0x4
2731 #define SKL_REVID_F0            0x5
2732 #define SKL_REVID_G0            0x6
2733 #define SKL_REVID_H0            0x7
2734
2735 #define IS_SKL_REVID(p, since, until) (IS_SKYLAKE(p) && IS_REVID(p, since, until))
2736
2737 #define BXT_REVID_A0            0x0
2738 #define BXT_REVID_A1            0x1
2739 #define BXT_REVID_B0            0x3
2740 #define BXT_REVID_B_LAST        0x8
2741 #define BXT_REVID_C0            0x9
2742
2743 #define IS_BXT_REVID(dev_priv, since, until) \
2744         (IS_BROXTON(dev_priv) && IS_REVID(dev_priv, since, until))
2745
2746 #define KBL_REVID_A0            0x0
2747 #define KBL_REVID_B0            0x1
2748 #define KBL_REVID_C0            0x2
2749 #define KBL_REVID_D0            0x3
2750 #define KBL_REVID_E0            0x4
2751
2752 #define IS_KBL_REVID(dev_priv, since, until) \
2753         (IS_KABYLAKE(dev_priv) && IS_REVID(dev_priv, since, until))
2754
2755 /*
2756  * The genX designation typically refers to the render engine, so render
2757  * capability related checks should use IS_GEN, while display and other checks
2758  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
2759  * chips, etc.).
2760  */
2761 #define IS_GEN2(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(1)))
2762 #define IS_GEN3(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(2)))
2763 #define IS_GEN4(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(3)))
2764 #define IS_GEN5(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(4)))
2765 #define IS_GEN6(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(5)))
2766 #define IS_GEN7(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(6)))
2767 #define IS_GEN8(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(7)))
2768 #define IS_GEN9(dev_priv)       (!!((dev_priv)->info.gen_mask & BIT(8)))
2769
2770 #define IS_GEN9_LP(dev_priv)    (IS_GEN9(dev_priv) && INTEL_INFO(dev_priv)->is_lp)
2771 #define IS_LP(dev_priv) (INTEL_INFO(dev_priv)->is_lp)
2772
2773 #define ENGINE_MASK(id) BIT(id)
2774 #define RENDER_RING     ENGINE_MASK(RCS)
2775 #define BSD_RING        ENGINE_MASK(VCS)
2776 #define BLT_RING        ENGINE_MASK(BCS)
2777 #define VEBOX_RING      ENGINE_MASK(VECS)
2778 #define BSD2_RING       ENGINE_MASK(VCS2)
2779 #define ALL_ENGINES     (~0)
2780
2781 #define HAS_ENGINE(dev_priv, id) \
2782         (!!((dev_priv)->info.ring_mask & ENGINE_MASK(id)))
2783
2784 #define HAS_BSD(dev_priv)       HAS_ENGINE(dev_priv, VCS)
2785 #define HAS_BSD2(dev_priv)      HAS_ENGINE(dev_priv, VCS2)
2786 #define HAS_BLT(dev_priv)       HAS_ENGINE(dev_priv, BCS)
2787 #define HAS_VEBOX(dev_priv)     HAS_ENGINE(dev_priv, VECS)
2788
2789 #define HAS_LLC(dev_priv)       ((dev_priv)->info.has_llc)
2790 #define HAS_SNOOP(dev_priv)     ((dev_priv)->info.has_snoop)
2791 #define HAS_EDRAM(dev_priv)     (!!((dev_priv)->edram_cap & EDRAM_ENABLED))
2792 #define HAS_WT(dev_priv)        ((IS_HASWELL(dev_priv) || \
2793                                  IS_BROADWELL(dev_priv)) && HAS_EDRAM(dev_priv))
2794
2795 #define HWS_NEEDS_PHYSICAL(dev_priv)    ((dev_priv)->info.hws_needs_physical)
2796
2797 #define HAS_HW_CONTEXTS(dev_priv)           ((dev_priv)->info.has_hw_contexts)
2798 #define HAS_LOGICAL_RING_CONTEXTS(dev_priv) \
2799                 ((dev_priv)->info.has_logical_ring_contexts)
2800 #define USES_PPGTT(dev_priv)            (i915.enable_ppgtt)
2801 #define USES_FULL_PPGTT(dev_priv)       (i915.enable_ppgtt >= 2)
2802 #define USES_FULL_48BIT_PPGTT(dev_priv) (i915.enable_ppgtt == 3)
2803
2804 #define HAS_OVERLAY(dev_priv)            ((dev_priv)->info.has_overlay)
2805 #define OVERLAY_NEEDS_PHYSICAL(dev_priv) \
2806                 ((dev_priv)->info.overlay_needs_physical)
2807
2808 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
2809 #define HAS_BROKEN_CS_TLB(dev_priv)     (IS_I830(dev_priv) || IS_I845G(dev_priv))
2810
2811 /* WaRsDisableCoarsePowerGating:skl,bxt */
2812 #define NEEDS_WaRsDisableCoarsePowerGating(dev_priv) \
2813         (IS_BXT_REVID(dev_priv, 0, BXT_REVID_A1) || \
2814          IS_SKL_GT3(dev_priv) || \
2815          IS_SKL_GT4(dev_priv))
2816
2817 /*
2818  * dp aux and gmbus irq on gen4 seems to be able to generate legacy interrupts
2819  * even when in MSI mode. This results in spurious interrupt warnings if the
2820  * legacy irq no. is shared with another device. The kernel then disables that
2821  * interrupt source and so prevents the other device from working properly.
2822  */
2823 #define HAS_AUX_IRQ(dev_priv)   ((dev_priv)->info.gen >= 5)
2824 #define HAS_GMBUS_IRQ(dev_priv) ((dev_priv)->info.has_gmbus_irq)
2825
2826 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
2827  * rows, which changed the alignment requirements and fence programming.
2828  */
2829 #define HAS_128_BYTE_Y_TILING(dev_priv) (!IS_GEN2(dev_priv) && \
2830                                          !(IS_I915G(dev_priv) || \
2831                                          IS_I915GM(dev_priv)))
2832 #define SUPPORTS_TV(dev_priv)           ((dev_priv)->info.supports_tv)
2833 #define I915_HAS_HOTPLUG(dev_priv)      ((dev_priv)->info.has_hotplug)
2834
2835 #define HAS_FW_BLC(dev_priv)    (INTEL_GEN(dev_priv) > 2)
2836 #define HAS_PIPE_CXSR(dev_priv) ((dev_priv)->info.has_pipe_cxsr)
2837 #define HAS_FBC(dev_priv)       ((dev_priv)->info.has_fbc)
2838
2839 #define HAS_IPS(dev_priv)       (IS_HSW_ULT(dev_priv) || IS_BROADWELL(dev_priv))
2840
2841 #define HAS_DP_MST(dev_priv)    ((dev_priv)->info.has_dp_mst)
2842
2843 #define HAS_DDI(dev_priv)                ((dev_priv)->info.has_ddi)
2844 #define HAS_FPGA_DBG_UNCLAIMED(dev_priv) ((dev_priv)->info.has_fpga_dbg)
2845 #define HAS_PSR(dev_priv)                ((dev_priv)->info.has_psr)
2846 #define HAS_RC6(dev_priv)                ((dev_priv)->info.has_rc6)
2847 #define HAS_RC6p(dev_priv)               ((dev_priv)->info.has_rc6p)
2848
2849 #define HAS_CSR(dev_priv)       ((dev_priv)->info.has_csr)
2850
2851 #define HAS_RUNTIME_PM(dev_priv) ((dev_priv)->info.has_runtime_pm)
2852 #define HAS_64BIT_RELOC(dev_priv) ((dev_priv)->info.has_64bit_reloc)
2853
2854 /*
2855  * For now, anything with a GuC requires uCode loading, and then supports
2856  * command submission once loaded. But these are logically independent
2857  * properties, so we have separate macros to test them.
2858  */
2859 #define HAS_GUC(dev_priv)       ((dev_priv)->info.has_guc)
2860 #define HAS_GUC_UCODE(dev_priv) (HAS_GUC(dev_priv))
2861 #define HAS_GUC_SCHED(dev_priv) (HAS_GUC(dev_priv))
2862 #define HAS_HUC_UCODE(dev_priv) (HAS_GUC(dev_priv))
2863
2864 #define HAS_RESOURCE_STREAMER(dev_priv) ((dev_priv)->info.has_resource_streamer)
2865
2866 #define HAS_POOLED_EU(dev_priv) ((dev_priv)->info.has_pooled_eu)
2867
2868 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
2869 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
2870 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
2871 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
2872 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
2873 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
2874 #define INTEL_PCH_SPT_DEVICE_ID_TYPE            0xA100
2875 #define INTEL_PCH_SPT_LP_DEVICE_ID_TYPE         0x9D00
2876 #define INTEL_PCH_KBP_DEVICE_ID_TYPE            0xA200
2877 #define INTEL_PCH_P2X_DEVICE_ID_TYPE            0x7100
2878 #define INTEL_PCH_P3X_DEVICE_ID_TYPE            0x7000
2879 #define INTEL_PCH_QEMU_DEVICE_ID_TYPE           0x2900 /* qemu q35 has 2918 */
2880
2881 #define INTEL_PCH_TYPE(dev_priv) ((dev_priv)->pch_type)
2882 #define HAS_PCH_KBP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_KBP)
2883 #define HAS_PCH_SPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_SPT)
2884 #define HAS_PCH_LPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_LPT)
2885 #define HAS_PCH_LPT_LP(dev_priv) \
2886         ((dev_priv)->pch_id == INTEL_PCH_LPT_LP_DEVICE_ID_TYPE)
2887 #define HAS_PCH_LPT_H(dev_priv) \
2888         ((dev_priv)->pch_id == INTEL_PCH_LPT_DEVICE_ID_TYPE)
2889 #define HAS_PCH_CPT(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_CPT)
2890 #define HAS_PCH_IBX(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_IBX)
2891 #define HAS_PCH_NOP(dev_priv) (INTEL_PCH_TYPE(dev_priv) == PCH_NOP)
2892 #define HAS_PCH_SPLIT(dev_priv) (INTEL_PCH_TYPE(dev_priv) != PCH_NONE)
2893
2894 #define HAS_GMCH_DISPLAY(dev_priv) ((dev_priv)->info.has_gmch_display)
2895
2896 #define HAS_LSPCON(dev_priv) (IS_GEN9(dev_priv))
2897
2898 /* DPF == dynamic parity feature */
2899 #define HAS_L3_DPF(dev_priv) ((dev_priv)->info.has_l3_dpf)
2900 #define NUM_L3_SLICES(dev_priv) (IS_HSW_GT3(dev_priv) ? \
2901                                  2 : HAS_L3_DPF(dev_priv))
2902
2903 #define GT_FREQUENCY_MULTIPLIER 50
2904 #define GEN9_FREQ_SCALER 3
2905
2906 #define HAS_DECOUPLED_MMIO(dev_priv) (INTEL_INFO(dev_priv)->has_decoupled_mmio)
2907
2908 #include "i915_trace.h"
2909
2910 static inline bool intel_scanout_needs_vtd_wa(struct drm_i915_private *dev_priv)
2911 {
2912 #ifdef CONFIG_INTEL_IOMMU
2913         if (INTEL_GEN(dev_priv) >= 6 && intel_iommu_gfx_mapped)
2914                 return true;
2915 #endif
2916         return false;
2917 }
2918
2919 int intel_sanitize_enable_ppgtt(struct drm_i915_private *dev_priv,
2920                                 int enable_ppgtt);
2921
2922 bool intel_sanitize_semaphores(struct drm_i915_private *dev_priv, int value);
2923
2924 /* i915_drv.c */
2925 void __printf(3, 4)
2926 __i915_printk(struct drm_i915_private *dev_priv, const char *level,
2927               const char *fmt, ...);
2928
2929 #define i915_report_error(dev_priv, fmt, ...)                              \
2930         __i915_printk(dev_priv, KERN_ERR, fmt, ##__VA_ARGS__)
2931
2932 #ifdef CONFIG_COMPAT
2933 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
2934                               unsigned long arg);
2935 #else
2936 #define i915_compat_ioctl NULL
2937 #endif
2938 extern const struct dev_pm_ops i915_pm_ops;
2939
2940 extern int i915_driver_load(struct pci_dev *pdev,
2941                             const struct pci_device_id *ent);
2942 extern void i915_driver_unload(struct drm_device *dev);
2943 extern int intel_gpu_reset(struct drm_i915_private *dev_priv, u32 engine_mask);
2944 extern bool intel_has_gpu_reset(struct drm_i915_private *dev_priv);
2945 extern void i915_reset(struct drm_i915_private *dev_priv);
2946 extern int intel_guc_reset(struct drm_i915_private *dev_priv);
2947 extern void intel_engine_init_hangcheck(struct intel_engine_cs *engine);
2948 extern void intel_hangcheck_init(struct drm_i915_private *dev_priv);
2949 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
2950 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
2951 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
2952 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
2953 int vlv_force_gfx_clock(struct drm_i915_private *dev_priv, bool on);
2954
2955 /* intel_hotplug.c */
2956 void intel_hpd_irq_handler(struct drm_i915_private *dev_priv,
2957                            u32 pin_mask, u32 long_mask);
2958 void intel_hpd_init(struct drm_i915_private *dev_priv);
2959 void intel_hpd_init_work(struct drm_i915_private *dev_priv);
2960 void intel_hpd_cancel_work(struct drm_i915_private *dev_priv);
2961 bool intel_hpd_pin_to_port(enum hpd_pin pin, enum port *port);
2962 bool intel_hpd_disable(struct drm_i915_private *dev_priv, enum hpd_pin pin);
2963 void intel_hpd_enable(struct drm_i915_private *dev_priv, enum hpd_pin pin);
2964
2965 /* i915_irq.c */
2966 static inline void i915_queue_hangcheck(struct drm_i915_private *dev_priv)
2967 {
2968         unsigned long delay;
2969
2970         if (unlikely(!i915.enable_hangcheck))
2971                 return;
2972
2973         /* Don't continually defer the hangcheck so that it is always run at
2974          * least once after work has been scheduled on any ring. Otherwise,
2975          * we will ignore a hung ring if a second ring is kept busy.
2976          */
2977
2978         delay = round_jiffies_up_relative(DRM_I915_HANGCHECK_JIFFIES);
2979         queue_delayed_work(system_long_wq,
2980                            &dev_priv->gpu_error.hangcheck_work, delay);
2981 }
2982
2983 __printf(3, 4)
2984 void i915_handle_error(struct drm_i915_private *dev_priv,
2985                        u32 engine_mask,
2986                        const char *fmt, ...);
2987
2988 extern void intel_irq_init(struct drm_i915_private *dev_priv);
2989 int intel_irq_install(struct drm_i915_private *dev_priv);
2990 void intel_irq_uninstall(struct drm_i915_private *dev_priv);
2991
2992 extern void intel_uncore_sanitize(struct drm_i915_private *dev_priv);
2993 extern void intel_uncore_early_sanitize(struct drm_i915_private *dev_priv,
2994                                         bool restore_forcewake);
2995 extern void intel_uncore_init(struct drm_i915_private *dev_priv);
2996 extern bool intel_uncore_unclaimed_mmio(struct drm_i915_private *dev_priv);
2997 extern bool intel_uncore_arm_unclaimed_mmio_detection(struct drm_i915_private *dev_priv);
2998 extern void intel_uncore_fini(struct drm_i915_private *dev_priv);
2999 extern void intel_uncore_forcewake_reset(struct drm_i915_private *dev_priv,
3000                                          bool restore);
3001 const char *intel_uncore_forcewake_domain_to_str(const enum forcewake_domain_id id);
3002 void intel_uncore_forcewake_get(struct drm_i915_private *dev_priv,
3003                                 enum forcewake_domains domains);
3004 void intel_uncore_forcewake_put(struct drm_i915_private *dev_priv,
3005                                 enum forcewake_domains domains);
3006 /* Like above but the caller must manage the uncore.lock itself.
3007  * Must be used with I915_READ_FW and friends.
3008  */
3009 void intel_uncore_forcewake_get__locked(struct drm_i915_private *dev_priv,
3010                                         enum forcewake_domains domains);
3011 void intel_uncore_forcewake_put__locked(struct drm_i915_private *dev_priv,
3012                                         enum forcewake_domains domains);
3013 u64 intel_uncore_edram_size(struct drm_i915_private *dev_priv);
3014
3015 void assert_forcewakes_inactive(struct drm_i915_private *dev_priv);
3016
3017 int intel_wait_for_register(struct drm_i915_private *dev_priv,
3018                             i915_reg_t reg,
3019                             const u32 mask,
3020                             const u32 value,
3021                             const unsigned long timeout_ms);
3022 int intel_wait_for_register_fw(struct drm_i915_private *dev_priv,
3023                                i915_reg_t reg,
3024                                const u32 mask,
3025                                const u32 value,
3026                                const unsigned long timeout_ms);
3027
3028 static inline bool intel_gvt_active(struct drm_i915_private *dev_priv)
3029 {
3030         return dev_priv->gvt;
3031 }
3032
3033 static inline bool intel_vgpu_active(struct drm_i915_private *dev_priv)
3034 {
3035         return dev_priv->vgpu.active;
3036 }
3037
3038 void
3039 i915_enable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
3040                      u32 status_mask);
3041
3042 void
3043 i915_disable_pipestat(struct drm_i915_private *dev_priv, enum pipe pipe,
3044                       u32 status_mask);
3045
3046 void valleyview_enable_display_irqs(struct drm_i915_private *dev_priv);
3047 void valleyview_disable_display_irqs(struct drm_i915_private *dev_priv);
3048 void i915_hotplug_interrupt_update(struct drm_i915_private *dev_priv,
3049                                    uint32_t mask,
3050                                    uint32_t bits);
3051 void ilk_update_display_irq(struct drm_i915_private *dev_priv,
3052                             uint32_t interrupt_mask,
3053                             uint32_t enabled_irq_mask);
3054 static inline void
3055 ilk_enable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
3056 {
3057         ilk_update_display_irq(dev_priv, bits, bits);
3058 }
3059 static inline void
3060 ilk_disable_display_irq(struct drm_i915_private *dev_priv, uint32_t bits)
3061 {
3062         ilk_update_display_irq(dev_priv, bits, 0);
3063 }
3064 void bdw_update_pipe_irq(struct drm_i915_private *dev_priv,
3065                          enum pipe pipe,
3066                          uint32_t interrupt_mask,
3067                          uint32_t enabled_irq_mask);
3068 static inline void bdw_enable_pipe_irq(struct drm_i915_private *dev_priv,
3069                                        enum pipe pipe, uint32_t bits)
3070 {
3071         bdw_update_pipe_irq(dev_priv, pipe, bits, bits);
3072 }
3073 static inline void bdw_disable_pipe_irq(struct drm_i915_private *dev_priv,
3074                                         enum pipe pipe, uint32_t bits)
3075 {
3076         bdw_update_pipe_irq(dev_priv, pipe, bits, 0);
3077 }
3078 void ibx_display_interrupt_update(struct drm_i915_private *dev_priv,
3079                                   uint32_t interrupt_mask,
3080                                   uint32_t enabled_irq_mask);
3081 static inline void
3082 ibx_enable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
3083 {
3084         ibx_display_interrupt_update(dev_priv, bits, bits);
3085 }
3086 static inline void
3087 ibx_disable_display_interrupt(struct drm_i915_private *dev_priv, uint32_t bits)
3088 {
3089         ibx_display_interrupt_update(dev_priv, bits, 0);
3090 }
3091
3092 /* i915_gem.c */
3093 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
3094                           struct drm_file *file_priv);
3095 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
3096                          struct drm_file *file_priv);
3097 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
3098                           struct drm_file *file_priv);
3099 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
3100                         struct drm_file *file_priv);
3101 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
3102                         struct drm_file *file_priv);
3103 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
3104                               struct drm_file *file_priv);
3105 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
3106                              struct drm_file *file_priv);
3107 int i915_gem_execbuffer(struct drm_device *dev, void *data,
3108                         struct drm_file *file_priv);
3109 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
3110                          struct drm_file *file_priv);
3111 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
3112                         struct drm_file *file_priv);
3113 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
3114                                struct drm_file *file);
3115 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
3116                                struct drm_file *file);
3117 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
3118                             struct drm_file *file_priv);
3119 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
3120                            struct drm_file *file_priv);
3121 int i915_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
3122                               struct drm_file *file_priv);
3123 int i915_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
3124                               struct drm_file *file_priv);
3125 void i915_gem_init_userptr(struct drm_i915_private *dev_priv);
3126 int i915_gem_userptr_ioctl(struct drm_device *dev, void *data,
3127                            struct drm_file *file);
3128 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
3129                                 struct drm_file *file_priv);
3130 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
3131                         struct drm_file *file_priv);
3132 int i915_gem_load_init(struct drm_i915_private *dev_priv);
3133 void i915_gem_load_cleanup(struct drm_i915_private *dev_priv);
3134 void i915_gem_load_init_fences(struct drm_i915_private *dev_priv);
3135 int i915_gem_freeze(struct drm_i915_private *dev_priv);
3136 int i915_gem_freeze_late(struct drm_i915_private *dev_priv);
3137
3138 void *i915_gem_object_alloc(struct drm_i915_private *dev_priv);
3139 void i915_gem_object_free(struct drm_i915_gem_object *obj);
3140 void i915_gem_object_init(struct drm_i915_gem_object *obj,
3141                          const struct drm_i915_gem_object_ops *ops);
3142 struct drm_i915_gem_object *
3143 i915_gem_object_create(struct drm_i915_private *dev_priv, u64 size);
3144 struct drm_i915_gem_object *
3145 i915_gem_object_create_from_data(struct drm_i915_private *dev_priv,
3146                                  const void *data, size_t size);
3147 void i915_gem_close_object(struct drm_gem_object *gem, struct drm_file *file);
3148 void i915_gem_free_object(struct drm_gem_object *obj);
3149
3150 static inline void i915_gem_drain_freed_objects(struct drm_i915_private *i915)
3151 {
3152         /* A single pass should suffice to release all the freed objects (along
3153          * most call paths) , but be a little more paranoid in that freeing
3154          * the objects does take a little amount of time, during which the rcu
3155          * callbacks could have added new objects into the freed list, and
3156          * armed the work again.
3157          */
3158         do {
3159                 rcu_barrier();
3160         } while (flush_work(&i915->mm.free_work));
3161 }
3162
3163 struct i915_vma * __must_check
3164 i915_gem_object_ggtt_pin(struct drm_i915_gem_object *obj,
3165                          const struct i915_ggtt_view *view,
3166                          u64 size,
3167                          u64 alignment,
3168                          u64 flags);
3169
3170 int i915_gem_object_unbind(struct drm_i915_gem_object *obj);
3171 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
3172
3173 void i915_gem_runtime_suspend(struct drm_i915_private *dev_priv);
3174
3175 static inline int __sg_page_count(const struct scatterlist *sg)
3176 {
3177         return sg->length >> PAGE_SHIFT;
3178 }
3179
3180 struct scatterlist *
3181 i915_gem_object_get_sg(struct drm_i915_gem_object *obj,
3182                        unsigned int n, unsigned int *offset);
3183
3184 struct page *
3185 i915_gem_object_get_page(struct drm_i915_gem_object *obj,
3186                          unsigned int n);
3187
3188 struct page *
3189 i915_gem_object_get_dirty_page(struct drm_i915_gem_object *obj,
3190                                unsigned int n);
3191
3192 dma_addr_t
3193 i915_gem_object_get_dma_address(struct drm_i915_gem_object *obj,
3194                                 unsigned long n);
3195
3196 void __i915_gem_object_set_pages(struct drm_i915_gem_object *obj,
3197                                  struct sg_table *pages);
3198 int __i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
3199
3200 static inline int __must_check
3201 i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
3202 {
3203         might_lock(&obj->mm.lock);
3204
3205         if (atomic_inc_not_zero(&obj->mm.pages_pin_count))
3206                 return 0;
3207
3208         return __i915_gem_object_get_pages(obj);
3209 }
3210
3211 static inline void
3212 __i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
3213 {
3214         GEM_BUG_ON(!obj->mm.pages);
3215
3216         atomic_inc(&obj->mm.pages_pin_count);
3217 }
3218
3219 static inline bool
3220 i915_gem_object_has_pinned_pages(struct drm_i915_gem_object *obj)
3221 {
3222         return atomic_read(&obj->mm.pages_pin_count);
3223 }
3224
3225 static inline void
3226 __i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
3227 {
3228         GEM_BUG_ON(!i915_gem_object_has_pinned_pages(obj));
3229         GEM_BUG_ON(!obj->mm.pages);
3230
3231         atomic_dec(&obj->mm.pages_pin_count);
3232 }
3233
3234 static inline void
3235 i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
3236 {
3237         __i915_gem_object_unpin_pages(obj);
3238 }
3239
3240 enum i915_mm_subclass { /* lockdep subclass for obj->mm.lock */
3241         I915_MM_NORMAL = 0,
3242         I915_MM_SHRINKER
3243 };
3244
3245 void __i915_gem_object_put_pages(struct drm_i915_gem_object *obj,
3246                                  enum i915_mm_subclass subclass);
3247 void __i915_gem_object_invalidate(struct drm_i915_gem_object *obj);
3248
3249 enum i915_map_type {
3250         I915_MAP_WB = 0,
3251         I915_MAP_WC,
3252 };
3253
3254 /**
3255  * i915_gem_object_pin_map - return a contiguous mapping of the entire object
3256  * @obj: the object to map into kernel address space
3257  * @type: the type of mapping, used to select pgprot_t
3258  *
3259  * Calls i915_gem_object_pin_pages() to prevent reaping of the object's
3260  * pages and then returns a contiguous mapping of the backing storage into