drm/i915/gvt: correct the reset logic
[sfrench/cifs-2.6.git] / drivers / gpu / drm / i915 / gvt / handlers.c
1 /*
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21  * SOFTWARE.
22  *
23  * Authors:
24  *    Kevin Tian <kevin.tian@intel.com>
25  *    Eddie Dong <eddie.dong@intel.com>
26  *    Zhiyuan Lv <zhiyuan.lv@intel.com>
27  *
28  * Contributors:
29  *    Min He <min.he@intel.com>
30  *    Tina Zhang <tina.zhang@intel.com>
31  *    Pei Zhang <pei.zhang@intel.com>
32  *    Niu Bing <bing.niu@intel.com>
33  *    Ping Gao <ping.a.gao@intel.com>
34  *    Zhi Wang <zhi.a.wang@intel.com>
35  *
36
37  */
38
39 #include "i915_drv.h"
40 #include "gvt.h"
41 #include "i915_pvinfo.h"
42
43 /* XXX FIXME i915 has changed PP_XXX definition */
44 #define PCH_PP_STATUS  _MMIO(0xc7200)
45 #define PCH_PP_CONTROL _MMIO(0xc7204)
46 #define PCH_PP_ON_DELAYS _MMIO(0xc7208)
47 #define PCH_PP_OFF_DELAYS _MMIO(0xc720c)
48 #define PCH_PP_DIVISOR _MMIO(0xc7210)
49
50 /* Register contains RO bits */
51 #define F_RO            (1 << 0)
52 /* Register contains graphics address */
53 #define F_GMADR         (1 << 1)
54 /* Mode mask registers with high 16 bits as the mask bits */
55 #define F_MODE_MASK     (1 << 2)
56 /* This reg can be accessed by GPU commands */
57 #define F_CMD_ACCESS    (1 << 3)
58 /* This reg has been accessed by a VM */
59 #define F_ACCESSED      (1 << 4)
60 /* This reg has been accessed through GPU commands */
61 #define F_CMD_ACCESSED  (1 << 5)
62 /* This reg could be accessed by unaligned address */
63 #define F_UNALIGN       (1 << 6)
64
65 unsigned long intel_gvt_get_device_type(struct intel_gvt *gvt)
66 {
67         if (IS_BROADWELL(gvt->dev_priv))
68                 return D_BDW;
69         else if (IS_SKYLAKE(gvt->dev_priv))
70                 return D_SKL;
71
72         return 0;
73 }
74
75 bool intel_gvt_match_device(struct intel_gvt *gvt,
76                 unsigned long device)
77 {
78         return intel_gvt_get_device_type(gvt) & device;
79 }
80
81 static void read_vreg(struct intel_vgpu *vgpu, unsigned int offset,
82         void *p_data, unsigned int bytes)
83 {
84         memcpy(p_data, &vgpu_vreg(vgpu, offset), bytes);
85 }
86
87 static void write_vreg(struct intel_vgpu *vgpu, unsigned int offset,
88         void *p_data, unsigned int bytes)
89 {
90         memcpy(&vgpu_vreg(vgpu, offset), p_data, bytes);
91 }
92
93 static int new_mmio_info(struct intel_gvt *gvt,
94                 u32 offset, u32 flags, u32 size,
95                 u32 addr_mask, u32 ro_mask, u32 device,
96                 void *read, void *write)
97 {
98         struct intel_gvt_mmio_info *info, *p;
99         u32 start, end, i;
100
101         if (!intel_gvt_match_device(gvt, device))
102                 return 0;
103
104         if (WARN_ON(!IS_ALIGNED(offset, 4)))
105                 return -EINVAL;
106
107         start = offset;
108         end = offset + size;
109
110         for (i = start; i < end; i += 4) {
111                 info = kzalloc(sizeof(*info), GFP_KERNEL);
112                 if (!info)
113                         return -ENOMEM;
114
115                 info->offset = i;
116                 p = intel_gvt_find_mmio_info(gvt, info->offset);
117                 if (p)
118                         gvt_err("dup mmio definition offset %x\n",
119                                 info->offset);
120                 info->size = size;
121                 info->length = (i + 4) < end ? 4 : (end - i);
122                 info->addr_mask = addr_mask;
123                 info->device = device;
124                 info->read = read ? read : intel_vgpu_default_mmio_read;
125                 info->write = write ? write : intel_vgpu_default_mmio_write;
126                 gvt->mmio.mmio_attribute[info->offset / 4] = flags;
127                 INIT_HLIST_NODE(&info->node);
128                 hash_add(gvt->mmio.mmio_info_table, &info->node, info->offset);
129         }
130         return 0;
131 }
132
133 static int render_mmio_to_ring_id(struct intel_gvt *gvt, unsigned int reg)
134 {
135         enum intel_engine_id id;
136         struct intel_engine_cs *engine;
137
138         reg &= ~GENMASK(11, 0);
139         for_each_engine(engine, gvt->dev_priv, id) {
140                 if (engine->mmio_base == reg)
141                         return id;
142         }
143         return -1;
144 }
145
146 #define offset_to_fence_num(offset) \
147         ((offset - i915_mmio_reg_offset(FENCE_REG_GEN6_LO(0))) >> 3)
148
149 #define fence_num_to_offset(num) \
150         (num * 8 + i915_mmio_reg_offset(FENCE_REG_GEN6_LO(0)))
151
152 static int sanitize_fence_mmio_access(struct intel_vgpu *vgpu,
153                 unsigned int fence_num, void *p_data, unsigned int bytes)
154 {
155         if (fence_num >= vgpu_fence_sz(vgpu)) {
156                 gvt_err("vgpu%d: found oob fence register access\n",
157                                 vgpu->id);
158                 gvt_err("vgpu%d: total fence num %d access fence num %d\n",
159                                 vgpu->id, vgpu_fence_sz(vgpu), fence_num);
160                 memset(p_data, 0, bytes);
161         }
162         return 0;
163 }
164
165 static int fence_mmio_read(struct intel_vgpu *vgpu, unsigned int off,
166                 void *p_data, unsigned int bytes)
167 {
168         int ret;
169
170         ret = sanitize_fence_mmio_access(vgpu, offset_to_fence_num(off),
171                         p_data, bytes);
172         if (ret)
173                 return ret;
174         read_vreg(vgpu, off, p_data, bytes);
175         return 0;
176 }
177
178 static int fence_mmio_write(struct intel_vgpu *vgpu, unsigned int off,
179                 void *p_data, unsigned int bytes)
180 {
181         unsigned int fence_num = offset_to_fence_num(off);
182         int ret;
183
184         ret = sanitize_fence_mmio_access(vgpu, fence_num, p_data, bytes);
185         if (ret)
186                 return ret;
187         write_vreg(vgpu, off, p_data, bytes);
188
189         intel_vgpu_write_fence(vgpu, fence_num,
190                         vgpu_vreg64(vgpu, fence_num_to_offset(fence_num)));
191         return 0;
192 }
193
194 #define CALC_MODE_MASK_REG(old, new) \
195         (((new) & GENMASK(31, 16)) \
196          | ((((old) & GENMASK(15, 0)) & ~((new) >> 16)) \
197          | ((new) & ((new) >> 16))))
198
199 static int mul_force_wake_write(struct intel_vgpu *vgpu,
200                 unsigned int offset, void *p_data, unsigned int bytes)
201 {
202         u32 old, new;
203         uint32_t ack_reg_offset;
204
205         old = vgpu_vreg(vgpu, offset);
206         new = CALC_MODE_MASK_REG(old, *(u32 *)p_data);
207
208         if (IS_SKYLAKE(vgpu->gvt->dev_priv)) {
209                 switch (offset) {
210                 case FORCEWAKE_RENDER_GEN9_REG:
211                         ack_reg_offset = FORCEWAKE_ACK_RENDER_GEN9_REG;
212                         break;
213                 case FORCEWAKE_BLITTER_GEN9_REG:
214                         ack_reg_offset = FORCEWAKE_ACK_BLITTER_GEN9_REG;
215                         break;
216                 case FORCEWAKE_MEDIA_GEN9_REG:
217                         ack_reg_offset = FORCEWAKE_ACK_MEDIA_GEN9_REG;
218                         break;
219                 default:
220                         /*should not hit here*/
221                         gvt_err("invalid forcewake offset 0x%x\n", offset);
222                         return 1;
223                 }
224         } else {
225                 ack_reg_offset = FORCEWAKE_ACK_HSW_REG;
226         }
227
228         vgpu_vreg(vgpu, offset) = new;
229         vgpu_vreg(vgpu, ack_reg_offset) = (new & GENMASK(15, 0));
230         return 0;
231 }
232
233 static int handle_device_reset(struct intel_vgpu *vgpu, unsigned int offset,
234                 void *p_data, unsigned int bytes, unsigned long bitmap)
235 {
236         struct intel_gvt_workload_scheduler *scheduler =
237                 &vgpu->gvt->scheduler;
238
239         vgpu->resetting = true;
240
241         intel_vgpu_stop_schedule(vgpu);
242         /*
243          * The current_vgpu will set to NULL after stopping the
244          * scheduler when the reset is triggered by current vgpu.
245          */
246         if (scheduler->current_vgpu == NULL) {
247                 mutex_unlock(&vgpu->gvt->lock);
248                 intel_gvt_wait_vgpu_idle(vgpu);
249                 mutex_lock(&vgpu->gvt->lock);
250         }
251
252         intel_vgpu_reset_execlist(vgpu, bitmap);
253
254         vgpu->resetting = false;
255
256         return 0;
257 }
258
259 static int gdrst_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
260                 void *p_data, unsigned int bytes)
261 {
262         u32 data;
263         u64 bitmap = 0;
264
265         write_vreg(vgpu, offset, p_data, bytes);
266         data = vgpu_vreg(vgpu, offset);
267
268         if (data & GEN6_GRDOM_FULL) {
269                 gvt_dbg_mmio("vgpu%d: request full GPU reset\n", vgpu->id);
270                 bitmap = 0xff;
271         }
272         if (data & GEN6_GRDOM_RENDER) {
273                 gvt_dbg_mmio("vgpu%d: request RCS reset\n", vgpu->id);
274                 bitmap |= (1 << RCS);
275         }
276         if (data & GEN6_GRDOM_MEDIA) {
277                 gvt_dbg_mmio("vgpu%d: request VCS reset\n", vgpu->id);
278                 bitmap |= (1 << VCS);
279         }
280         if (data & GEN6_GRDOM_BLT) {
281                 gvt_dbg_mmio("vgpu%d: request BCS Reset\n", vgpu->id);
282                 bitmap |= (1 << BCS);
283         }
284         if (data & GEN6_GRDOM_VECS) {
285                 gvt_dbg_mmio("vgpu%d: request VECS Reset\n", vgpu->id);
286                 bitmap |= (1 << VECS);
287         }
288         if (data & GEN8_GRDOM_MEDIA2) {
289                 gvt_dbg_mmio("vgpu%d: request VCS2 Reset\n", vgpu->id);
290                 if (HAS_BSD2(vgpu->gvt->dev_priv))
291                         bitmap |= (1 << VCS2);
292         }
293         return handle_device_reset(vgpu, offset, p_data, bytes, bitmap);
294 }
295
296 static int gmbus_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
297                 void *p_data, unsigned int bytes)
298 {
299         return intel_gvt_i2c_handle_gmbus_read(vgpu, offset, p_data, bytes);
300 }
301
302 static int gmbus_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
303                 void *p_data, unsigned int bytes)
304 {
305         return intel_gvt_i2c_handle_gmbus_write(vgpu, offset, p_data, bytes);
306 }
307
308 static int pch_pp_control_mmio_write(struct intel_vgpu *vgpu,
309                 unsigned int offset, void *p_data, unsigned int bytes)
310 {
311         write_vreg(vgpu, offset, p_data, bytes);
312
313         if (vgpu_vreg(vgpu, offset) & PANEL_POWER_ON) {
314                 vgpu_vreg(vgpu, PCH_PP_STATUS) |= PP_ON;
315                 vgpu_vreg(vgpu, PCH_PP_STATUS) |= PP_SEQUENCE_STATE_ON_IDLE;
316                 vgpu_vreg(vgpu, PCH_PP_STATUS) &= ~PP_SEQUENCE_POWER_DOWN;
317                 vgpu_vreg(vgpu, PCH_PP_STATUS) &= ~PP_CYCLE_DELAY_ACTIVE;
318
319         } else
320                 vgpu_vreg(vgpu, PCH_PP_STATUS) &=
321                         ~(PP_ON | PP_SEQUENCE_POWER_DOWN
322                                         | PP_CYCLE_DELAY_ACTIVE);
323         return 0;
324 }
325
326 static int transconf_mmio_write(struct intel_vgpu *vgpu,
327                 unsigned int offset, void *p_data, unsigned int bytes)
328 {
329         write_vreg(vgpu, offset, p_data, bytes);
330
331         if (vgpu_vreg(vgpu, offset) & TRANS_ENABLE)
332                 vgpu_vreg(vgpu, offset) |= TRANS_STATE_ENABLE;
333         else
334                 vgpu_vreg(vgpu, offset) &= ~TRANS_STATE_ENABLE;
335         return 0;
336 }
337
338 static int lcpll_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
339                 void *p_data, unsigned int bytes)
340 {
341         write_vreg(vgpu, offset, p_data, bytes);
342
343         if (vgpu_vreg(vgpu, offset) & LCPLL_PLL_DISABLE)
344                 vgpu_vreg(vgpu, offset) &= ~LCPLL_PLL_LOCK;
345         else
346                 vgpu_vreg(vgpu, offset) |= LCPLL_PLL_LOCK;
347
348         if (vgpu_vreg(vgpu, offset) & LCPLL_CD_SOURCE_FCLK)
349                 vgpu_vreg(vgpu, offset) |= LCPLL_CD_SOURCE_FCLK_DONE;
350         else
351                 vgpu_vreg(vgpu, offset) &= ~LCPLL_CD_SOURCE_FCLK_DONE;
352
353         return 0;
354 }
355
356 static int dpy_reg_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
357                 void *p_data, unsigned int bytes)
358 {
359         *(u32 *)p_data = (1 << 17);
360         return 0;
361 }
362
363 static int dpy_reg_mmio_read_2(struct intel_vgpu *vgpu, unsigned int offset,
364                 void *p_data, unsigned int bytes)
365 {
366         *(u32 *)p_data = 3;
367         return 0;
368 }
369
370 static int dpy_reg_mmio_read_3(struct intel_vgpu *vgpu, unsigned int offset,
371                 void *p_data, unsigned int bytes)
372 {
373         *(u32 *)p_data = (0x2f << 16);
374         return 0;
375 }
376
377 static int pipeconf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
378                 void *p_data, unsigned int bytes)
379 {
380         u32 data;
381
382         write_vreg(vgpu, offset, p_data, bytes);
383         data = vgpu_vreg(vgpu, offset);
384
385         if (data & PIPECONF_ENABLE)
386                 vgpu_vreg(vgpu, offset) |= I965_PIPECONF_ACTIVE;
387         else
388                 vgpu_vreg(vgpu, offset) &= ~I965_PIPECONF_ACTIVE;
389         intel_gvt_check_vblank_emulation(vgpu->gvt);
390         return 0;
391 }
392
393 static int ddi_buf_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
394                 void *p_data, unsigned int bytes)
395 {
396         write_vreg(vgpu, offset, p_data, bytes);
397
398         if (vgpu_vreg(vgpu, offset) & DDI_BUF_CTL_ENABLE) {
399                 vgpu_vreg(vgpu, offset) &= ~DDI_BUF_IS_IDLE;
400         } else {
401                 vgpu_vreg(vgpu, offset) |= DDI_BUF_IS_IDLE;
402                 if (offset == i915_mmio_reg_offset(DDI_BUF_CTL(PORT_E)))
403                         vgpu_vreg(vgpu, DP_TP_STATUS(PORT_E))
404                                 &= ~DP_TP_STATUS_AUTOTRAIN_DONE;
405         }
406         return 0;
407 }
408
409 static int fdi_rx_iir_mmio_write(struct intel_vgpu *vgpu,
410                 unsigned int offset, void *p_data, unsigned int bytes)
411 {
412         vgpu_vreg(vgpu, offset) &= ~*(u32 *)p_data;
413         return 0;
414 }
415
416 #define FDI_LINK_TRAIN_PATTERN1         0
417 #define FDI_LINK_TRAIN_PATTERN2         1
418
419 static int fdi_auto_training_started(struct intel_vgpu *vgpu)
420 {
421         u32 ddi_buf_ctl = vgpu_vreg(vgpu, DDI_BUF_CTL(PORT_E));
422         u32 rx_ctl = vgpu_vreg(vgpu, _FDI_RXA_CTL);
423         u32 tx_ctl = vgpu_vreg(vgpu, DP_TP_CTL(PORT_E));
424
425         if ((ddi_buf_ctl & DDI_BUF_CTL_ENABLE) &&
426                         (rx_ctl & FDI_RX_ENABLE) &&
427                         (rx_ctl & FDI_AUTO_TRAINING) &&
428                         (tx_ctl & DP_TP_CTL_ENABLE) &&
429                         (tx_ctl & DP_TP_CTL_FDI_AUTOTRAIN))
430                 return 1;
431         else
432                 return 0;
433 }
434
435 static int check_fdi_rx_train_status(struct intel_vgpu *vgpu,
436                 enum pipe pipe, unsigned int train_pattern)
437 {
438         i915_reg_t fdi_rx_imr, fdi_tx_ctl, fdi_rx_ctl;
439         unsigned int fdi_rx_check_bits, fdi_tx_check_bits;
440         unsigned int fdi_rx_train_bits, fdi_tx_train_bits;
441         unsigned int fdi_iir_check_bits;
442
443         fdi_rx_imr = FDI_RX_IMR(pipe);
444         fdi_tx_ctl = FDI_TX_CTL(pipe);
445         fdi_rx_ctl = FDI_RX_CTL(pipe);
446
447         if (train_pattern == FDI_LINK_TRAIN_PATTERN1) {
448                 fdi_rx_train_bits = FDI_LINK_TRAIN_PATTERN_1_CPT;
449                 fdi_tx_train_bits = FDI_LINK_TRAIN_PATTERN_1;
450                 fdi_iir_check_bits = FDI_RX_BIT_LOCK;
451         } else if (train_pattern == FDI_LINK_TRAIN_PATTERN2) {
452                 fdi_rx_train_bits = FDI_LINK_TRAIN_PATTERN_2_CPT;
453                 fdi_tx_train_bits = FDI_LINK_TRAIN_PATTERN_2;
454                 fdi_iir_check_bits = FDI_RX_SYMBOL_LOCK;
455         } else {
456                 gvt_err("Invalid train pattern %d\n", train_pattern);
457                 return -EINVAL;
458         }
459
460         fdi_rx_check_bits = FDI_RX_ENABLE | fdi_rx_train_bits;
461         fdi_tx_check_bits = FDI_TX_ENABLE | fdi_tx_train_bits;
462
463         /* If imr bit has been masked */
464         if (vgpu_vreg(vgpu, fdi_rx_imr) & fdi_iir_check_bits)
465                 return 0;
466
467         if (((vgpu_vreg(vgpu, fdi_tx_ctl) & fdi_tx_check_bits)
468                         == fdi_tx_check_bits)
469                 && ((vgpu_vreg(vgpu, fdi_rx_ctl) & fdi_rx_check_bits)
470                         == fdi_rx_check_bits))
471                 return 1;
472         else
473                 return 0;
474 }
475
476 #define INVALID_INDEX (~0U)
477
478 static unsigned int calc_index(unsigned int offset, unsigned int start,
479         unsigned int next, unsigned int end, i915_reg_t i915_end)
480 {
481         unsigned int range = next - start;
482
483         if (!end)
484                 end = i915_mmio_reg_offset(i915_end);
485         if (offset < start || offset > end)
486                 return INVALID_INDEX;
487         offset -= start;
488         return offset / range;
489 }
490
491 #define FDI_RX_CTL_TO_PIPE(offset) \
492         calc_index(offset, _FDI_RXA_CTL, _FDI_RXB_CTL, 0, FDI_RX_CTL(PIPE_C))
493
494 #define FDI_TX_CTL_TO_PIPE(offset) \
495         calc_index(offset, _FDI_TXA_CTL, _FDI_TXB_CTL, 0, FDI_TX_CTL(PIPE_C))
496
497 #define FDI_RX_IMR_TO_PIPE(offset) \
498         calc_index(offset, _FDI_RXA_IMR, _FDI_RXB_IMR, 0, FDI_RX_IMR(PIPE_C))
499
500 static int update_fdi_rx_iir_status(struct intel_vgpu *vgpu,
501                 unsigned int offset, void *p_data, unsigned int bytes)
502 {
503         i915_reg_t fdi_rx_iir;
504         unsigned int index;
505         int ret;
506
507         if (FDI_RX_CTL_TO_PIPE(offset) != INVALID_INDEX)
508                 index = FDI_RX_CTL_TO_PIPE(offset);
509         else if (FDI_TX_CTL_TO_PIPE(offset) != INVALID_INDEX)
510                 index = FDI_TX_CTL_TO_PIPE(offset);
511         else if (FDI_RX_IMR_TO_PIPE(offset) != INVALID_INDEX)
512                 index = FDI_RX_IMR_TO_PIPE(offset);
513         else {
514                 gvt_err("Unsupport registers %x\n", offset);
515                 return -EINVAL;
516         }
517
518         write_vreg(vgpu, offset, p_data, bytes);
519
520         fdi_rx_iir = FDI_RX_IIR(index);
521
522         ret = check_fdi_rx_train_status(vgpu, index, FDI_LINK_TRAIN_PATTERN1);
523         if (ret < 0)
524                 return ret;
525         if (ret)
526                 vgpu_vreg(vgpu, fdi_rx_iir) |= FDI_RX_BIT_LOCK;
527
528         ret = check_fdi_rx_train_status(vgpu, index, FDI_LINK_TRAIN_PATTERN2);
529         if (ret < 0)
530                 return ret;
531         if (ret)
532                 vgpu_vreg(vgpu, fdi_rx_iir) |= FDI_RX_SYMBOL_LOCK;
533
534         if (offset == _FDI_RXA_CTL)
535                 if (fdi_auto_training_started(vgpu))
536                         vgpu_vreg(vgpu, DP_TP_STATUS(PORT_E)) |=
537                                 DP_TP_STATUS_AUTOTRAIN_DONE;
538         return 0;
539 }
540
541 #define DP_TP_CTL_TO_PORT(offset) \
542         calc_index(offset, _DP_TP_CTL_A, _DP_TP_CTL_B, 0, DP_TP_CTL(PORT_E))
543
544 static int dp_tp_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
545                 void *p_data, unsigned int bytes)
546 {
547         i915_reg_t status_reg;
548         unsigned int index;
549         u32 data;
550
551         write_vreg(vgpu, offset, p_data, bytes);
552
553         index = DP_TP_CTL_TO_PORT(offset);
554         data = (vgpu_vreg(vgpu, offset) & GENMASK(10, 8)) >> 8;
555         if (data == 0x2) {
556                 status_reg = DP_TP_STATUS(index);
557                 vgpu_vreg(vgpu, status_reg) |= (1 << 25);
558         }
559         return 0;
560 }
561
562 static int dp_tp_status_mmio_write(struct intel_vgpu *vgpu,
563                 unsigned int offset, void *p_data, unsigned int bytes)
564 {
565         u32 reg_val;
566         u32 sticky_mask;
567
568         reg_val = *((u32 *)p_data);
569         sticky_mask = GENMASK(27, 26) | (1 << 24);
570
571         vgpu_vreg(vgpu, offset) = (reg_val & ~sticky_mask) |
572                 (vgpu_vreg(vgpu, offset) & sticky_mask);
573         vgpu_vreg(vgpu, offset) &= ~(reg_val & sticky_mask);
574         return 0;
575 }
576
577 static int pch_adpa_mmio_write(struct intel_vgpu *vgpu,
578                 unsigned int offset, void *p_data, unsigned int bytes)
579 {
580         u32 data;
581
582         write_vreg(vgpu, offset, p_data, bytes);
583         data = vgpu_vreg(vgpu, offset);
584
585         if (data & ADPA_CRT_HOTPLUG_FORCE_TRIGGER)
586                 vgpu_vreg(vgpu, offset) &= ~ADPA_CRT_HOTPLUG_FORCE_TRIGGER;
587         return 0;
588 }
589
590 static int south_chicken2_mmio_write(struct intel_vgpu *vgpu,
591                 unsigned int offset, void *p_data, unsigned int bytes)
592 {
593         u32 data;
594
595         write_vreg(vgpu, offset, p_data, bytes);
596         data = vgpu_vreg(vgpu, offset);
597
598         if (data & FDI_MPHY_IOSFSB_RESET_CTL)
599                 vgpu_vreg(vgpu, offset) |= FDI_MPHY_IOSFSB_RESET_STATUS;
600         else
601                 vgpu_vreg(vgpu, offset) &= ~FDI_MPHY_IOSFSB_RESET_STATUS;
602         return 0;
603 }
604
605 #define DSPSURF_TO_PIPE(offset) \
606         calc_index(offset, _DSPASURF, _DSPBSURF, 0, DSPSURF(PIPE_C))
607
608 static int pri_surf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
609                 void *p_data, unsigned int bytes)
610 {
611         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
612         unsigned int index = DSPSURF_TO_PIPE(offset);
613         i915_reg_t surflive_reg = DSPSURFLIVE(index);
614         int flip_event[] = {
615                 [PIPE_A] = PRIMARY_A_FLIP_DONE,
616                 [PIPE_B] = PRIMARY_B_FLIP_DONE,
617                 [PIPE_C] = PRIMARY_C_FLIP_DONE,
618         };
619
620         write_vreg(vgpu, offset, p_data, bytes);
621         vgpu_vreg(vgpu, surflive_reg) = vgpu_vreg(vgpu, offset);
622
623         set_bit(flip_event[index], vgpu->irq.flip_done_event[index]);
624         return 0;
625 }
626
627 #define SPRSURF_TO_PIPE(offset) \
628         calc_index(offset, _SPRA_SURF, _SPRB_SURF, 0, SPRSURF(PIPE_C))
629
630 static int spr_surf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
631                 void *p_data, unsigned int bytes)
632 {
633         unsigned int index = SPRSURF_TO_PIPE(offset);
634         i915_reg_t surflive_reg = SPRSURFLIVE(index);
635         int flip_event[] = {
636                 [PIPE_A] = SPRITE_A_FLIP_DONE,
637                 [PIPE_B] = SPRITE_B_FLIP_DONE,
638                 [PIPE_C] = SPRITE_C_FLIP_DONE,
639         };
640
641         write_vreg(vgpu, offset, p_data, bytes);
642         vgpu_vreg(vgpu, surflive_reg) = vgpu_vreg(vgpu, offset);
643
644         set_bit(flip_event[index], vgpu->irq.flip_done_event[index]);
645         return 0;
646 }
647
648 static int trigger_aux_channel_interrupt(struct intel_vgpu *vgpu,
649                 unsigned int reg)
650 {
651         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
652         enum intel_gvt_event_type event;
653
654         if (reg == _DPA_AUX_CH_CTL)
655                 event = AUX_CHANNEL_A;
656         else if (reg == _PCH_DPB_AUX_CH_CTL || reg == _DPB_AUX_CH_CTL)
657                 event = AUX_CHANNEL_B;
658         else if (reg == _PCH_DPC_AUX_CH_CTL || reg == _DPC_AUX_CH_CTL)
659                 event = AUX_CHANNEL_C;
660         else if (reg == _PCH_DPD_AUX_CH_CTL || reg == _DPD_AUX_CH_CTL)
661                 event = AUX_CHANNEL_D;
662         else {
663                 WARN_ON(true);
664                 return -EINVAL;
665         }
666
667         intel_vgpu_trigger_virtual_event(vgpu, event);
668         return 0;
669 }
670
671 static int dp_aux_ch_ctl_trans_done(struct intel_vgpu *vgpu, u32 value,
672                 unsigned int reg, int len, bool data_valid)
673 {
674         /* mark transaction done */
675         value |= DP_AUX_CH_CTL_DONE;
676         value &= ~DP_AUX_CH_CTL_SEND_BUSY;
677         value &= ~DP_AUX_CH_CTL_RECEIVE_ERROR;
678
679         if (data_valid)
680                 value &= ~DP_AUX_CH_CTL_TIME_OUT_ERROR;
681         else
682                 value |= DP_AUX_CH_CTL_TIME_OUT_ERROR;
683
684         /* message size */
685         value &= ~(0xf << 20);
686         value |= (len << 20);
687         vgpu_vreg(vgpu, reg) = value;
688
689         if (value & DP_AUX_CH_CTL_INTERRUPT)
690                 return trigger_aux_channel_interrupt(vgpu, reg);
691         return 0;
692 }
693
694 static void dp_aux_ch_ctl_link_training(struct intel_vgpu_dpcd_data *dpcd,
695                 uint8_t t)
696 {
697         if ((t & DPCD_TRAINING_PATTERN_SET_MASK) == DPCD_TRAINING_PATTERN_1) {
698                 /* training pattern 1 for CR */
699                 /* set LANE0_CR_DONE, LANE1_CR_DONE */
700                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_LANES_CR_DONE;
701                 /* set LANE2_CR_DONE, LANE3_CR_DONE */
702                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_LANES_CR_DONE;
703         } else if ((t & DPCD_TRAINING_PATTERN_SET_MASK) ==
704                         DPCD_TRAINING_PATTERN_2) {
705                 /* training pattern 2 for EQ */
706                 /* Set CHANNEL_EQ_DONE and  SYMBOL_LOCKED for Lane0_1 */
707                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_LANES_EQ_DONE;
708                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_SYMBOL_LOCKED;
709                 /* Set CHANNEL_EQ_DONE and  SYMBOL_LOCKED for Lane2_3 */
710                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_LANES_EQ_DONE;
711                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_SYMBOL_LOCKED;
712                 /* set INTERLANE_ALIGN_DONE */
713                 dpcd->data[DPCD_LANE_ALIGN_STATUS_UPDATED] |=
714                         DPCD_INTERLANE_ALIGN_DONE;
715         } else if ((t & DPCD_TRAINING_PATTERN_SET_MASK) ==
716                         DPCD_LINK_TRAINING_DISABLED) {
717                 /* finish link training */
718                 /* set sink status as synchronized */
719                 dpcd->data[DPCD_SINK_STATUS] = DPCD_SINK_IN_SYNC;
720         }
721 }
722
723 #define _REG_HSW_DP_AUX_CH_CTL(dp) \
724         ((dp) ? (_PCH_DPB_AUX_CH_CTL + ((dp)-1)*0x100) : 0x64010)
725
726 #define _REG_SKL_DP_AUX_CH_CTL(dp) (0x64010 + (dp) * 0x100)
727
728 #define OFFSET_TO_DP_AUX_PORT(offset) (((offset) & 0xF00) >> 8)
729
730 #define dpy_is_valid_port(port) \
731                 (((port) >= PORT_A) && ((port) < I915_MAX_PORTS))
732
733 static int dp_aux_ch_ctl_mmio_write(struct intel_vgpu *vgpu,
734                 unsigned int offset, void *p_data, unsigned int bytes)
735 {
736         struct intel_vgpu_display *display = &vgpu->display;
737         int msg, addr, ctrl, op, len;
738         int port_index = OFFSET_TO_DP_AUX_PORT(offset);
739         struct intel_vgpu_dpcd_data *dpcd = NULL;
740         struct intel_vgpu_port *port = NULL;
741         u32 data;
742
743         if (!dpy_is_valid_port(port_index)) {
744                 gvt_err("GVT(%d): Unsupported DP port access!\n", vgpu->id);
745                 return 0;
746         }
747
748         write_vreg(vgpu, offset, p_data, bytes);
749         data = vgpu_vreg(vgpu, offset);
750
751         if (IS_SKYLAKE(vgpu->gvt->dev_priv) &&
752             offset != _REG_SKL_DP_AUX_CH_CTL(port_index)) {
753                 /* SKL DPB/C/D aux ctl register changed */
754                 return 0;
755         } else if (IS_BROADWELL(vgpu->gvt->dev_priv) &&
756                    offset != _REG_HSW_DP_AUX_CH_CTL(port_index)) {
757                 /* write to the data registers */
758                 return 0;
759         }
760
761         if (!(data & DP_AUX_CH_CTL_SEND_BUSY)) {
762                 /* just want to clear the sticky bits */
763                 vgpu_vreg(vgpu, offset) = 0;
764                 return 0;
765         }
766
767         port = &display->ports[port_index];
768         dpcd = port->dpcd;
769
770         /* read out message from DATA1 register */
771         msg = vgpu_vreg(vgpu, offset + 4);
772         addr = (msg >> 8) & 0xffff;
773         ctrl = (msg >> 24) & 0xff;
774         len = msg & 0xff;
775         op = ctrl >> 4;
776
777         if (op == GVT_AUX_NATIVE_WRITE) {
778                 int t;
779                 uint8_t buf[16];
780
781                 if ((addr + len + 1) >= DPCD_SIZE) {
782                         /*
783                          * Write request exceeds what we supported,
784                          * DCPD spec: When a Source Device is writing a DPCD
785                          * address not supported by the Sink Device, the Sink
786                          * Device shall reply with AUX NACK and â€œM” equal to
787                          * zero.
788                          */
789
790                         /* NAK the write */
791                         vgpu_vreg(vgpu, offset + 4) = AUX_NATIVE_REPLY_NAK;
792                         dp_aux_ch_ctl_trans_done(vgpu, data, offset, 2, true);
793                         return 0;
794                 }
795
796                 /*
797                  * Write request format: (command + address) occupies
798                  * 3 bytes, followed by (len + 1) bytes of data.
799                  */
800                 if (WARN_ON((len + 4) > AUX_BURST_SIZE))
801                         return -EINVAL;
802
803                 /* unpack data from vreg to buf */
804                 for (t = 0; t < 4; t++) {
805                         u32 r = vgpu_vreg(vgpu, offset + 8 + t * 4);
806
807                         buf[t * 4] = (r >> 24) & 0xff;
808                         buf[t * 4 + 1] = (r >> 16) & 0xff;
809                         buf[t * 4 + 2] = (r >> 8) & 0xff;
810                         buf[t * 4 + 3] = r & 0xff;
811                 }
812
813                 /* write to virtual DPCD */
814                 if (dpcd && dpcd->data_valid) {
815                         for (t = 0; t <= len; t++) {
816                                 int p = addr + t;
817
818                                 dpcd->data[p] = buf[t];
819                                 /* check for link training */
820                                 if (p == DPCD_TRAINING_PATTERN_SET)
821                                         dp_aux_ch_ctl_link_training(dpcd,
822                                                         buf[t]);
823                         }
824                 }
825
826                 /* ACK the write */
827                 vgpu_vreg(vgpu, offset + 4) = 0;
828                 dp_aux_ch_ctl_trans_done(vgpu, data, offset, 1,
829                                 dpcd && dpcd->data_valid);
830                 return 0;
831         }
832
833         if (op == GVT_AUX_NATIVE_READ) {
834                 int idx, i, ret = 0;
835
836                 if ((addr + len + 1) >= DPCD_SIZE) {
837                         /*
838                          * read request exceeds what we supported
839                          * DPCD spec: A Sink Device receiving a Native AUX CH
840                          * read request for an unsupported DPCD address must
841                          * reply with an AUX ACK and read data set equal to
842                          * zero instead of replying with AUX NACK.
843                          */
844
845                         /* ACK the READ*/
846                         vgpu_vreg(vgpu, offset + 4) = 0;
847                         vgpu_vreg(vgpu, offset + 8) = 0;
848                         vgpu_vreg(vgpu, offset + 12) = 0;
849                         vgpu_vreg(vgpu, offset + 16) = 0;
850                         vgpu_vreg(vgpu, offset + 20) = 0;
851
852                         dp_aux_ch_ctl_trans_done(vgpu, data, offset, len + 2,
853                                         true);
854                         return 0;
855                 }
856
857                 for (idx = 1; idx <= 5; idx++) {
858                         /* clear the data registers */
859                         vgpu_vreg(vgpu, offset + 4 * idx) = 0;
860                 }
861
862                 /*
863                  * Read reply format: ACK (1 byte) plus (len + 1) bytes of data.
864                  */
865                 if (WARN_ON((len + 2) > AUX_BURST_SIZE))
866                         return -EINVAL;
867
868                 /* read from virtual DPCD to vreg */
869                 /* first 4 bytes: [ACK][addr][addr+1][addr+2] */
870                 if (dpcd && dpcd->data_valid) {
871                         for (i = 1; i <= (len + 1); i++) {
872                                 int t;
873
874                                 t = dpcd->data[addr + i - 1];
875                                 t <<= (24 - 8 * (i % 4));
876                                 ret |= t;
877
878                                 if ((i % 4 == 3) || (i == (len + 1))) {
879                                         vgpu_vreg(vgpu, offset +
880                                                         (i / 4 + 1) * 4) = ret;
881                                         ret = 0;
882                                 }
883                         }
884                 }
885                 dp_aux_ch_ctl_trans_done(vgpu, data, offset, len + 2,
886                                 dpcd && dpcd->data_valid);
887                 return 0;
888         }
889
890         /* i2c transaction starts */
891         intel_gvt_i2c_handle_aux_ch_write(vgpu, port_index, offset, p_data);
892
893         if (data & DP_AUX_CH_CTL_INTERRUPT)
894                 trigger_aux_channel_interrupt(vgpu, offset);
895         return 0;
896 }
897
898 static int vga_control_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
899                 void *p_data, unsigned int bytes)
900 {
901         bool vga_disable;
902
903         write_vreg(vgpu, offset, p_data, bytes);
904         vga_disable = vgpu_vreg(vgpu, offset) & VGA_DISP_DISABLE;
905
906         gvt_dbg_core("vgpu%d: %s VGA mode\n", vgpu->id,
907                         vga_disable ? "Disable" : "Enable");
908         return 0;
909 }
910
911 static u32 read_virtual_sbi_register(struct intel_vgpu *vgpu,
912                 unsigned int sbi_offset)
913 {
914         struct intel_vgpu_display *display = &vgpu->display;
915         int num = display->sbi.number;
916         int i;
917
918         for (i = 0; i < num; ++i)
919                 if (display->sbi.registers[i].offset == sbi_offset)
920                         break;
921
922         if (i == num)
923                 return 0;
924
925         return display->sbi.registers[i].value;
926 }
927
928 static void write_virtual_sbi_register(struct intel_vgpu *vgpu,
929                 unsigned int offset, u32 value)
930 {
931         struct intel_vgpu_display *display = &vgpu->display;
932         int num = display->sbi.number;
933         int i;
934
935         for (i = 0; i < num; ++i) {
936                 if (display->sbi.registers[i].offset == offset)
937                         break;
938         }
939
940         if (i == num) {
941                 if (num == SBI_REG_MAX) {
942                         gvt_err("vgpu%d: SBI caching meets maximum limits\n",
943                                         vgpu->id);
944                         return;
945                 }
946                 display->sbi.number++;
947         }
948
949         display->sbi.registers[i].offset = offset;
950         display->sbi.registers[i].value = value;
951 }
952
953 static int sbi_data_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
954                 void *p_data, unsigned int bytes)
955 {
956         if (((vgpu_vreg(vgpu, SBI_CTL_STAT) & SBI_OPCODE_MASK) >>
957                                 SBI_OPCODE_SHIFT) == SBI_CMD_CRRD) {
958                 unsigned int sbi_offset = (vgpu_vreg(vgpu, SBI_ADDR) &
959                                 SBI_ADDR_OFFSET_MASK) >> SBI_ADDR_OFFSET_SHIFT;
960                 vgpu_vreg(vgpu, offset) = read_virtual_sbi_register(vgpu,
961                                 sbi_offset);
962         }
963         read_vreg(vgpu, offset, p_data, bytes);
964         return 0;
965 }
966
967 static bool sbi_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
968                 void *p_data, unsigned int bytes)
969 {
970         u32 data;
971
972         write_vreg(vgpu, offset, p_data, bytes);
973         data = vgpu_vreg(vgpu, offset);
974
975         data &= ~(SBI_STAT_MASK << SBI_STAT_SHIFT);
976         data |= SBI_READY;
977
978         data &= ~(SBI_RESPONSE_MASK << SBI_RESPONSE_SHIFT);
979         data |= SBI_RESPONSE_SUCCESS;
980
981         vgpu_vreg(vgpu, offset) = data;
982
983         if (((vgpu_vreg(vgpu, SBI_CTL_STAT) & SBI_OPCODE_MASK) >>
984                                 SBI_OPCODE_SHIFT) == SBI_CMD_CRWR) {
985                 unsigned int sbi_offset = (vgpu_vreg(vgpu, SBI_ADDR) &
986                                 SBI_ADDR_OFFSET_MASK) >> SBI_ADDR_OFFSET_SHIFT;
987
988                 write_virtual_sbi_register(vgpu, sbi_offset,
989                                 vgpu_vreg(vgpu, SBI_DATA));
990         }
991         return 0;
992 }
993
994 #define _vgtif_reg(x) \
995         (VGT_PVINFO_PAGE + offsetof(struct vgt_if, x))
996
997 static int pvinfo_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
998                 void *p_data, unsigned int bytes)
999 {
1000         bool invalid_read = false;
1001
1002         read_vreg(vgpu, offset, p_data, bytes);
1003
1004         switch (offset) {
1005         case _vgtif_reg(magic) ... _vgtif_reg(vgt_id):
1006                 if (offset + bytes > _vgtif_reg(vgt_id) + 4)
1007                         invalid_read = true;
1008                 break;
1009         case _vgtif_reg(avail_rs.mappable_gmadr.base) ...
1010                 _vgtif_reg(avail_rs.fence_num):
1011                 if (offset + bytes >
1012                         _vgtif_reg(avail_rs.fence_num) + 4)
1013                         invalid_read = true;
1014                 break;
1015         case 0x78010:   /* vgt_caps */
1016         case 0x7881c:
1017                 break;
1018         default:
1019                 invalid_read = true;
1020                 break;
1021         }
1022         if (invalid_read)
1023                 gvt_err("invalid pvinfo read: [%x:%x] = %x\n",
1024                                 offset, bytes, *(u32 *)p_data);
1025         return 0;
1026 }
1027
1028 static int handle_g2v_notification(struct intel_vgpu *vgpu, int notification)
1029 {
1030         int ret = 0;
1031
1032         switch (notification) {
1033         case VGT_G2V_PPGTT_L3_PAGE_TABLE_CREATE:
1034                 ret = intel_vgpu_g2v_create_ppgtt_mm(vgpu, 3);
1035                 break;
1036         case VGT_G2V_PPGTT_L3_PAGE_TABLE_DESTROY:
1037                 ret = intel_vgpu_g2v_destroy_ppgtt_mm(vgpu, 3);
1038                 break;
1039         case VGT_G2V_PPGTT_L4_PAGE_TABLE_CREATE:
1040                 ret = intel_vgpu_g2v_create_ppgtt_mm(vgpu, 4);
1041                 break;
1042         case VGT_G2V_PPGTT_L4_PAGE_TABLE_DESTROY:
1043                 ret = intel_vgpu_g2v_destroy_ppgtt_mm(vgpu, 4);
1044                 break;
1045         case VGT_G2V_EXECLIST_CONTEXT_CREATE:
1046         case VGT_G2V_EXECLIST_CONTEXT_DESTROY:
1047         case 1: /* Remove this in guest driver. */
1048                 break;
1049         default:
1050                 gvt_err("Invalid PV notification %d\n", notification);
1051         }
1052         return ret;
1053 }
1054
1055 static int send_display_ready_uevent(struct intel_vgpu *vgpu, int ready)
1056 {
1057         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1058         struct kobject *kobj = &dev_priv->drm.primary->kdev->kobj;
1059         char *env[3] = {NULL, NULL, NULL};
1060         char vmid_str[20];
1061         char display_ready_str[20];
1062
1063         snprintf(display_ready_str, 20, "GVT_DISPLAY_READY=%d\n", ready);
1064         env[0] = display_ready_str;
1065
1066         snprintf(vmid_str, 20, "VMID=%d", vgpu->id);
1067         env[1] = vmid_str;
1068
1069         return kobject_uevent_env(kobj, KOBJ_ADD, env);
1070 }
1071
1072 static int pvinfo_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1073                 void *p_data, unsigned int bytes)
1074 {
1075         u32 data;
1076         int ret;
1077
1078         write_vreg(vgpu, offset, p_data, bytes);
1079         data = vgpu_vreg(vgpu, offset);
1080
1081         switch (offset) {
1082         case _vgtif_reg(display_ready):
1083                 send_display_ready_uevent(vgpu, data ? 1 : 0);
1084                 break;
1085         case _vgtif_reg(g2v_notify):
1086                 ret = handle_g2v_notification(vgpu, data);
1087                 break;
1088         /* add xhot and yhot to handled list to avoid error log */
1089         case 0x78830:
1090         case 0x78834:
1091         case _vgtif_reg(pdp[0].lo):
1092         case _vgtif_reg(pdp[0].hi):
1093         case _vgtif_reg(pdp[1].lo):
1094         case _vgtif_reg(pdp[1].hi):
1095         case _vgtif_reg(pdp[2].lo):
1096         case _vgtif_reg(pdp[2].hi):
1097         case _vgtif_reg(pdp[3].lo):
1098         case _vgtif_reg(pdp[3].hi):
1099         case _vgtif_reg(execlist_context_descriptor_lo):
1100         case _vgtif_reg(execlist_context_descriptor_hi):
1101                 break;
1102         default:
1103                 gvt_err("invalid pvinfo write offset %x bytes %x data %x\n",
1104                                 offset, bytes, data);
1105                 break;
1106         }
1107         return 0;
1108 }
1109
1110 static int pf_write(struct intel_vgpu *vgpu,
1111                 unsigned int offset, void *p_data, unsigned int bytes)
1112 {
1113         u32 val = *(u32 *)p_data;
1114
1115         if ((offset == _PS_1A_CTRL || offset == _PS_2A_CTRL ||
1116            offset == _PS_1B_CTRL || offset == _PS_2B_CTRL ||
1117            offset == _PS_1C_CTRL) && (val & PS_PLANE_SEL_MASK) != 0) {
1118                 WARN_ONCE(true, "VM(%d): guest is trying to scaling a plane\n",
1119                           vgpu->id);
1120                 return 0;
1121         }
1122
1123         return intel_vgpu_default_mmio_write(vgpu, offset, p_data, bytes);
1124 }
1125
1126 static int power_well_ctl_mmio_write(struct intel_vgpu *vgpu,
1127                 unsigned int offset, void *p_data, unsigned int bytes)
1128 {
1129         write_vreg(vgpu, offset, p_data, bytes);
1130
1131         if (vgpu_vreg(vgpu, offset) & HSW_PWR_WELL_ENABLE_REQUEST)
1132                 vgpu_vreg(vgpu, offset) |= HSW_PWR_WELL_STATE_ENABLED;
1133         else
1134                 vgpu_vreg(vgpu, offset) &= ~HSW_PWR_WELL_STATE_ENABLED;
1135         return 0;
1136 }
1137
1138 static int fpga_dbg_mmio_write(struct intel_vgpu *vgpu,
1139         unsigned int offset, void *p_data, unsigned int bytes)
1140 {
1141         write_vreg(vgpu, offset, p_data, bytes);
1142
1143         if (vgpu_vreg(vgpu, offset) & FPGA_DBG_RM_NOCLAIM)
1144                 vgpu_vreg(vgpu, offset) &= ~FPGA_DBG_RM_NOCLAIM;
1145         return 0;
1146 }
1147
1148 static int dma_ctrl_write(struct intel_vgpu *vgpu, unsigned int offset,
1149                 void *p_data, unsigned int bytes)
1150 {
1151         u32 mode = *(u32 *)p_data;
1152
1153         if (GFX_MODE_BIT_SET_IN_MASK(mode, START_DMA)) {
1154                 WARN_ONCE(1, "VM(%d): iGVT-g doesn't supporte GuC\n",
1155                                 vgpu->id);
1156                 return 0;
1157         }
1158
1159         return 0;
1160 }
1161
1162 static int gen9_trtte_write(struct intel_vgpu *vgpu, unsigned int offset,
1163                 void *p_data, unsigned int bytes)
1164 {
1165         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1166         u32 trtte = *(u32 *)p_data;
1167
1168         if ((trtte & 1) && (trtte & (1 << 1)) == 0) {
1169                 WARN(1, "VM(%d): Use physical address for TRTT!\n",
1170                                 vgpu->id);
1171                 return -EINVAL;
1172         }
1173         write_vreg(vgpu, offset, p_data, bytes);
1174         /* TRTTE is not per-context */
1175         I915_WRITE(_MMIO(offset), vgpu_vreg(vgpu, offset));
1176
1177         return 0;
1178 }
1179
1180 static int gen9_trtt_chicken_write(struct intel_vgpu *vgpu, unsigned int offset,
1181                 void *p_data, unsigned int bytes)
1182 {
1183         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1184         u32 val = *(u32 *)p_data;
1185
1186         if (val & 1) {
1187                 /* unblock hw logic */
1188                 I915_WRITE(_MMIO(offset), val);
1189         }
1190         write_vreg(vgpu, offset, p_data, bytes);
1191         return 0;
1192 }
1193
1194 static int dpll_status_read(struct intel_vgpu *vgpu, unsigned int offset,
1195                 void *p_data, unsigned int bytes)
1196 {
1197         u32 v = 0;
1198
1199         if (vgpu_vreg(vgpu, 0x46010) & (1 << 31))
1200                 v |= (1 << 0);
1201
1202         if (vgpu_vreg(vgpu, 0x46014) & (1 << 31))
1203                 v |= (1 << 8);
1204
1205         if (vgpu_vreg(vgpu, 0x46040) & (1 << 31))
1206                 v |= (1 << 16);
1207
1208         if (vgpu_vreg(vgpu, 0x46060) & (1 << 31))
1209                 v |= (1 << 24);
1210
1211         vgpu_vreg(vgpu, offset) = v;
1212
1213         return intel_vgpu_default_mmio_read(vgpu, offset, p_data, bytes);
1214 }
1215
1216 static int mailbox_write(struct intel_vgpu *vgpu, unsigned int offset,
1217                 void *p_data, unsigned int bytes)
1218 {
1219         u32 value = *(u32 *)p_data;
1220         u32 cmd = value & 0xff;
1221         u32 *data0 = &vgpu_vreg(vgpu, GEN6_PCODE_DATA);
1222
1223         switch (cmd) {
1224         case 0x6:
1225                 /**
1226                  * "Read memory latency" command on gen9.
1227                  * Below memory latency values are read
1228                  * from skylake platform.
1229                  */
1230                 if (!*data0)
1231                         *data0 = 0x1e1a1100;
1232                 else
1233                         *data0 = 0x61514b3d;
1234                 break;
1235         case 0x5:
1236                 *data0 |= 0x1;
1237                 break;
1238         }
1239
1240         gvt_dbg_core("VM(%d) write %x to mailbox, return data0 %x\n",
1241                      vgpu->id, value, *data0);
1242
1243         value &= ~(1 << 31);
1244         return intel_vgpu_default_mmio_write(vgpu, offset, &value, bytes);
1245 }
1246
1247 static int skl_power_well_ctl_write(struct intel_vgpu *vgpu,
1248                 unsigned int offset, void *p_data, unsigned int bytes)
1249 {
1250         u32 v = *(u32 *)p_data;
1251
1252         v &= (1 << 31) | (1 << 29) | (1 << 9) |
1253              (1 << 7) | (1 << 5) | (1 << 3) | (1 << 1);
1254         v |= (v >> 1);
1255
1256         return intel_vgpu_default_mmio_write(vgpu, offset, &v, bytes);
1257 }
1258
1259 static int skl_misc_ctl_write(struct intel_vgpu *vgpu, unsigned int offset,
1260                 void *p_data, unsigned int bytes)
1261 {
1262         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1263         i915_reg_t reg = {.reg = offset};
1264
1265         switch (offset) {
1266         case 0x4ddc:
1267                 vgpu_vreg(vgpu, offset) = 0x8000003c;
1268                 break;
1269         case 0x42080:
1270                 vgpu_vreg(vgpu, offset) = 0x8000;
1271                 break;
1272         default:
1273                 return -EINVAL;
1274         }
1275
1276         /**
1277          * TODO: need detect stepping info after gvt contain such information
1278          * 0x4ddc enabled after C0, 0x42080 enabled after E0.
1279          */
1280         I915_WRITE(reg, vgpu_vreg(vgpu, offset));
1281         return 0;
1282 }
1283
1284 static int skl_lcpll_write(struct intel_vgpu *vgpu, unsigned int offset,
1285                 void *p_data, unsigned int bytes)
1286 {
1287         u32 v = *(u32 *)p_data;
1288
1289         /* other bits are MBZ. */
1290         v &= (1 << 31) | (1 << 30);
1291         v & (1 << 31) ? (v |= (1 << 30)) : (v &= ~(1 << 30));
1292
1293         vgpu_vreg(vgpu, offset) = v;
1294
1295         return 0;
1296 }
1297
1298 static int ring_timestamp_mmio_read(struct intel_vgpu *vgpu,
1299                 unsigned int offset, void *p_data, unsigned int bytes)
1300 {
1301         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1302
1303         vgpu_vreg(vgpu, offset) = I915_READ(_MMIO(offset));
1304         return intel_vgpu_default_mmio_read(vgpu, offset, p_data, bytes);
1305 }
1306
1307 static int elsp_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1308                 void *p_data, unsigned int bytes)
1309 {
1310         int ring_id = render_mmio_to_ring_id(vgpu->gvt, offset);
1311         struct intel_vgpu_execlist *execlist;
1312         u32 data = *(u32 *)p_data;
1313         int ret;
1314
1315         if (WARN_ON(ring_id < 0 || ring_id > I915_NUM_ENGINES - 1))
1316                 return -EINVAL;
1317
1318         execlist = &vgpu->execlist[ring_id];
1319
1320         execlist->elsp_dwords.data[execlist->elsp_dwords.index] = data;
1321         if (execlist->elsp_dwords.index == 3)
1322                 ret = intel_vgpu_submit_execlist(vgpu, ring_id);
1323
1324         ++execlist->elsp_dwords.index;
1325         execlist->elsp_dwords.index &= 0x3;
1326         return 0;
1327 }
1328
1329 static int ring_mode_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1330                 void *p_data, unsigned int bytes)
1331 {
1332         u32 data = *(u32 *)p_data;
1333         int ring_id = render_mmio_to_ring_id(vgpu->gvt, offset);
1334         bool enable_execlist;
1335
1336         write_vreg(vgpu, offset, p_data, bytes);
1337         if ((data & _MASKED_BIT_ENABLE(GFX_RUN_LIST_ENABLE))
1338                         || (data & _MASKED_BIT_DISABLE(GFX_RUN_LIST_ENABLE))) {
1339                 enable_execlist = !!(data & GFX_RUN_LIST_ENABLE);
1340
1341                 gvt_dbg_core("EXECLIST %s on ring %d\n",
1342                                 (enable_execlist ? "enabling" : "disabling"),
1343                                 ring_id);
1344
1345                 if (enable_execlist)
1346                         intel_vgpu_start_schedule(vgpu);
1347         }
1348         return 0;
1349 }
1350
1351 static int gvt_reg_tlb_control_handler(struct intel_vgpu *vgpu,
1352                 unsigned int offset, void *p_data, unsigned int bytes)
1353 {
1354         int rc = 0;
1355         unsigned int id = 0;
1356
1357         switch (offset) {
1358         case 0x4260:
1359                 id = RCS;
1360                 break;
1361         case 0x4264:
1362                 id = VCS;
1363                 break;
1364         case 0x4268:
1365                 id = VCS2;
1366                 break;
1367         case 0x426c:
1368                 id = BCS;
1369                 break;
1370         case 0x4270:
1371                 id = VECS;
1372                 break;
1373         default:
1374                 rc = -EINVAL;
1375                 break;
1376         }
1377         set_bit(id, (void *)vgpu->tlb_handle_pending);
1378
1379         return rc;
1380 }
1381
1382 #define MMIO_F(reg, s, f, am, rm, d, r, w) do { \
1383         ret = new_mmio_info(gvt, INTEL_GVT_MMIO_OFFSET(reg), \
1384                 f, s, am, rm, d, r, w); \
1385         if (ret) \
1386                 return ret; \
1387 } while (0)
1388
1389 #define MMIO_D(reg, d) \
1390         MMIO_F(reg, 4, 0, 0, 0, d, NULL, NULL)
1391
1392 #define MMIO_DH(reg, d, r, w) \
1393         MMIO_F(reg, 4, 0, 0, 0, d, r, w)
1394
1395 #define MMIO_DFH(reg, d, f, r, w) \
1396         MMIO_F(reg, 4, f, 0, 0, d, r, w)
1397
1398 #define MMIO_GM(reg, d, r, w) \
1399         MMIO_F(reg, 4, F_GMADR, 0xFFFFF000, 0, d, r, w)
1400
1401 #define MMIO_RO(reg, d, f, rm, r, w) \
1402         MMIO_F(reg, 4, F_RO | f, 0, rm, d, r, w)
1403
1404 #define MMIO_RING_F(prefix, s, f, am, rm, d, r, w) do { \
1405         MMIO_F(prefix(RENDER_RING_BASE), s, f, am, rm, d, r, w); \
1406         MMIO_F(prefix(BLT_RING_BASE), s, f, am, rm, d, r, w); \
1407         MMIO_F(prefix(GEN6_BSD_RING_BASE), s, f, am, rm, d, r, w); \
1408         MMIO_F(prefix(VEBOX_RING_BASE), s, f, am, rm, d, r, w); \
1409 } while (0)
1410
1411 #define MMIO_RING_D(prefix, d) \
1412         MMIO_RING_F(prefix, 4, 0, 0, 0, d, NULL, NULL)
1413
1414 #define MMIO_RING_DFH(prefix, d, f, r, w) \
1415         MMIO_RING_F(prefix, 4, f, 0, 0, d, r, w)
1416
1417 #define MMIO_RING_GM(prefix, d, r, w) \
1418         MMIO_RING_F(prefix, 4, F_GMADR, 0xFFFF0000, 0, d, r, w)
1419
1420 #define MMIO_RING_RO(prefix, d, f, rm, r, w) \
1421         MMIO_RING_F(prefix, 4, F_RO | f, 0, rm, d, r, w)
1422
1423 static int init_generic_mmio_info(struct intel_gvt *gvt)
1424 {
1425         struct drm_i915_private *dev_priv = gvt->dev_priv;
1426         int ret;
1427
1428         MMIO_RING_DFH(RING_IMR, D_ALL, 0, NULL, intel_vgpu_reg_imr_handler);
1429
1430         MMIO_DFH(SDEIMR, D_ALL, 0, NULL, intel_vgpu_reg_imr_handler);
1431         MMIO_DFH(SDEIER, D_ALL, 0, NULL, intel_vgpu_reg_ier_handler);
1432         MMIO_DFH(SDEIIR, D_ALL, 0, NULL, intel_vgpu_reg_iir_handler);
1433         MMIO_D(SDEISR, D_ALL);
1434
1435         MMIO_RING_D(RING_HWSTAM, D_ALL);
1436
1437         MMIO_GM(RENDER_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1438         MMIO_GM(BSD_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1439         MMIO_GM(BLT_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1440         MMIO_GM(VEBOX_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1441
1442 #define RING_REG(base) (base + 0x28)
1443         MMIO_RING_D(RING_REG, D_ALL);
1444 #undef RING_REG
1445
1446 #define RING_REG(base) (base + 0x134)
1447         MMIO_RING_D(RING_REG, D_ALL);
1448 #undef RING_REG
1449
1450         MMIO_GM(0x2148, D_ALL, NULL, NULL);
1451         MMIO_GM(CCID, D_ALL, NULL, NULL);
1452         MMIO_GM(0x12198, D_ALL, NULL, NULL);
1453         MMIO_D(GEN7_CXT_SIZE, D_ALL);
1454
1455         MMIO_RING_D(RING_TAIL, D_ALL);
1456         MMIO_RING_D(RING_HEAD, D_ALL);
1457         MMIO_RING_D(RING_CTL, D_ALL);
1458         MMIO_RING_D(RING_ACTHD, D_ALL);
1459         MMIO_RING_GM(RING_START, D_ALL, NULL, NULL);
1460
1461         /* RING MODE */
1462 #define RING_REG(base) (base + 0x29c)
1463         MMIO_RING_DFH(RING_REG, D_ALL, F_MODE_MASK, NULL, ring_mode_mmio_write);
1464 #undef RING_REG
1465
1466         MMIO_RING_DFH(RING_MI_MODE, D_ALL, F_MODE_MASK, NULL, NULL);
1467         MMIO_RING_DFH(RING_INSTPM, D_ALL, F_MODE_MASK, NULL, NULL);
1468         MMIO_RING_DFH(RING_TIMESTAMP, D_ALL, F_CMD_ACCESS,
1469                         ring_timestamp_mmio_read, NULL);
1470         MMIO_RING_DFH(RING_TIMESTAMP_UDW, D_ALL, F_CMD_ACCESS,
1471                         ring_timestamp_mmio_read, NULL);
1472
1473         MMIO_DFH(GEN7_GT_MODE, D_ALL, F_MODE_MASK, NULL, NULL);
1474         MMIO_DFH(CACHE_MODE_0_GEN7, D_ALL, F_MODE_MASK, NULL, NULL);
1475         MMIO_DFH(CACHE_MODE_1, D_ALL, F_MODE_MASK, NULL, NULL);
1476
1477         MMIO_DFH(0x20dc, D_ALL, F_MODE_MASK, NULL, NULL);
1478         MMIO_DFH(_3D_CHICKEN3, D_ALL, F_MODE_MASK, NULL, NULL);
1479         MMIO_DFH(0x2088, D_ALL, F_MODE_MASK, NULL, NULL);
1480         MMIO_DFH(0x20e4, D_ALL, F_MODE_MASK, NULL, NULL);
1481         MMIO_DFH(0x2470, D_ALL, F_MODE_MASK, NULL, NULL);
1482         MMIO_D(GAM_ECOCHK, D_ALL);
1483         MMIO_DFH(GEN7_COMMON_SLICE_CHICKEN1, D_ALL, F_MODE_MASK, NULL, NULL);
1484         MMIO_DFH(COMMON_SLICE_CHICKEN2, D_ALL, F_MODE_MASK, NULL, NULL);
1485         MMIO_D(0x9030, D_ALL);
1486         MMIO_D(0x20a0, D_ALL);
1487         MMIO_D(0x2420, D_ALL);
1488         MMIO_D(0x2430, D_ALL);
1489         MMIO_D(0x2434, D_ALL);
1490         MMIO_D(0x2438, D_ALL);
1491         MMIO_D(0x243c, D_ALL);
1492         MMIO_DFH(0x7018, D_ALL, F_MODE_MASK, NULL, NULL);
1493         MMIO_DFH(0xe184, D_ALL, F_MODE_MASK, NULL, NULL);
1494         MMIO_DFH(0xe100, D_ALL, F_MODE_MASK, NULL, NULL);
1495
1496         /* display */
1497         MMIO_F(0x60220, 0x20, 0, 0, 0, D_ALL, NULL, NULL);
1498         MMIO_D(0x602a0, D_ALL);
1499
1500         MMIO_D(0x65050, D_ALL);
1501         MMIO_D(0x650b4, D_ALL);
1502
1503         MMIO_D(0xc4040, D_ALL);
1504         MMIO_D(DERRMR, D_ALL);
1505
1506         MMIO_D(PIPEDSL(PIPE_A), D_ALL);
1507         MMIO_D(PIPEDSL(PIPE_B), D_ALL);
1508         MMIO_D(PIPEDSL(PIPE_C), D_ALL);
1509         MMIO_D(PIPEDSL(_PIPE_EDP), D_ALL);
1510
1511         MMIO_DH(PIPECONF(PIPE_A), D_ALL, NULL, pipeconf_mmio_write);
1512         MMIO_DH(PIPECONF(PIPE_B), D_ALL, NULL, pipeconf_mmio_write);
1513         MMIO_DH(PIPECONF(PIPE_C), D_ALL, NULL, pipeconf_mmio_write);
1514         MMIO_DH(PIPECONF(_PIPE_EDP), D_ALL, NULL, pipeconf_mmio_write);
1515
1516         MMIO_D(PIPESTAT(PIPE_A), D_ALL);
1517         MMIO_D(PIPESTAT(PIPE_B), D_ALL);
1518         MMIO_D(PIPESTAT(PIPE_C), D_ALL);
1519         MMIO_D(PIPESTAT(_PIPE_EDP), D_ALL);
1520
1521         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_A), D_ALL);
1522         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_B), D_ALL);
1523         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_C), D_ALL);
1524         MMIO_D(PIPE_FLIPCOUNT_G4X(_PIPE_EDP), D_ALL);
1525
1526         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_A), D_ALL);
1527         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_B), D_ALL);
1528         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_C), D_ALL);
1529         MMIO_D(PIPE_FRMCOUNT_G4X(_PIPE_EDP), D_ALL);
1530
1531         MMIO_D(CURCNTR(PIPE_A), D_ALL);
1532         MMIO_D(CURCNTR(PIPE_B), D_ALL);
1533         MMIO_D(CURCNTR(PIPE_C), D_ALL);
1534
1535         MMIO_D(CURPOS(PIPE_A), D_ALL);
1536         MMIO_D(CURPOS(PIPE_B), D_ALL);
1537         MMIO_D(CURPOS(PIPE_C), D_ALL);
1538
1539         MMIO_D(CURBASE(PIPE_A), D_ALL);
1540         MMIO_D(CURBASE(PIPE_B), D_ALL);
1541         MMIO_D(CURBASE(PIPE_C), D_ALL);
1542
1543         MMIO_D(0x700ac, D_ALL);
1544         MMIO_D(0x710ac, D_ALL);
1545         MMIO_D(0x720ac, D_ALL);
1546
1547         MMIO_D(0x70090, D_ALL);
1548         MMIO_D(0x70094, D_ALL);
1549         MMIO_D(0x70098, D_ALL);
1550         MMIO_D(0x7009c, D_ALL);
1551
1552         MMIO_D(DSPCNTR(PIPE_A), D_ALL);
1553         MMIO_D(DSPADDR(PIPE_A), D_ALL);
1554         MMIO_D(DSPSTRIDE(PIPE_A), D_ALL);
1555         MMIO_D(DSPPOS(PIPE_A), D_ALL);
1556         MMIO_D(DSPSIZE(PIPE_A), D_ALL);
1557         MMIO_DH(DSPSURF(PIPE_A), D_ALL, NULL, pri_surf_mmio_write);
1558         MMIO_D(DSPOFFSET(PIPE_A), D_ALL);
1559         MMIO_D(DSPSURFLIVE(PIPE_A), D_ALL);
1560
1561         MMIO_D(DSPCNTR(PIPE_B), D_ALL);
1562         MMIO_D(DSPADDR(PIPE_B), D_ALL);
1563         MMIO_D(DSPSTRIDE(PIPE_B), D_ALL);
1564         MMIO_D(DSPPOS(PIPE_B), D_ALL);
1565         MMIO_D(DSPSIZE(PIPE_B), D_ALL);
1566         MMIO_DH(DSPSURF(PIPE_B), D_ALL, NULL, pri_surf_mmio_write);
1567         MMIO_D(DSPOFFSET(PIPE_B), D_ALL);
1568         MMIO_D(DSPSURFLIVE(PIPE_B), D_ALL);
1569
1570         MMIO_D(DSPCNTR(PIPE_C), D_ALL);
1571         MMIO_D(DSPADDR(PIPE_C), D_ALL);
1572         MMIO_D(DSPSTRIDE(PIPE_C), D_ALL);
1573         MMIO_D(DSPPOS(PIPE_C), D_ALL);
1574         MMIO_D(DSPSIZE(PIPE_C), D_ALL);
1575         MMIO_DH(DSPSURF(PIPE_C), D_ALL, NULL, pri_surf_mmio_write);
1576         MMIO_D(DSPOFFSET(PIPE_C), D_ALL);
1577         MMIO_D(DSPSURFLIVE(PIPE_C), D_ALL);
1578
1579         MMIO_D(SPRCTL(PIPE_A), D_ALL);
1580         MMIO_D(SPRLINOFF(PIPE_A), D_ALL);
1581         MMIO_D(SPRSTRIDE(PIPE_A), D_ALL);
1582         MMIO_D(SPRPOS(PIPE_A), D_ALL);
1583         MMIO_D(SPRSIZE(PIPE_A), D_ALL);
1584         MMIO_D(SPRKEYVAL(PIPE_A), D_ALL);
1585         MMIO_D(SPRKEYMSK(PIPE_A), D_ALL);
1586         MMIO_DH(SPRSURF(PIPE_A), D_ALL, NULL, spr_surf_mmio_write);
1587         MMIO_D(SPRKEYMAX(PIPE_A), D_ALL);
1588         MMIO_D(SPROFFSET(PIPE_A), D_ALL);
1589         MMIO_D(SPRSCALE(PIPE_A), D_ALL);
1590         MMIO_D(SPRSURFLIVE(PIPE_A), D_ALL);
1591
1592         MMIO_D(SPRCTL(PIPE_B), D_ALL);
1593         MMIO_D(SPRLINOFF(PIPE_B), D_ALL);
1594         MMIO_D(SPRSTRIDE(PIPE_B), D_ALL);
1595         MMIO_D(SPRPOS(PIPE_B), D_ALL);
1596         MMIO_D(SPRSIZE(PIPE_B), D_ALL);
1597         MMIO_D(SPRKEYVAL(PIPE_B), D_ALL);
1598         MMIO_D(SPRKEYMSK(PIPE_B), D_ALL);
1599         MMIO_DH(SPRSURF(PIPE_B), D_ALL, NULL, spr_surf_mmio_write);
1600         MMIO_D(SPRKEYMAX(PIPE_B), D_ALL);
1601         MMIO_D(SPROFFSET(PIPE_B), D_ALL);
1602         MMIO_D(SPRSCALE(PIPE_B), D_ALL);
1603         MMIO_D(SPRSURFLIVE(PIPE_B), D_ALL);
1604
1605         MMIO_D(SPRCTL(PIPE_C), D_ALL);
1606         MMIO_D(SPRLINOFF(PIPE_C), D_ALL);
1607         MMIO_D(SPRSTRIDE(PIPE_C), D_ALL);
1608         MMIO_D(SPRPOS(PIPE_C), D_ALL);
1609         MMIO_D(SPRSIZE(PIPE_C), D_ALL);
1610         MMIO_D(SPRKEYVAL(PIPE_C), D_ALL);
1611         MMIO_D(SPRKEYMSK(PIPE_C), D_ALL);
1612         MMIO_DH(SPRSURF(PIPE_C), D_ALL, NULL, spr_surf_mmio_write);
1613         MMIO_D(SPRKEYMAX(PIPE_C), D_ALL);
1614         MMIO_D(SPROFFSET(PIPE_C), D_ALL);
1615         MMIO_D(SPRSCALE(PIPE_C), D_ALL);
1616         MMIO_D(SPRSURFLIVE(PIPE_C), D_ALL);
1617
1618         MMIO_F(LGC_PALETTE(PIPE_A, 0), 4 * 256, 0, 0, 0, D_ALL, NULL, NULL);
1619         MMIO_F(LGC_PALETTE(PIPE_B, 0), 4 * 256, 0, 0, 0, D_ALL, NULL, NULL);
1620         MMIO_F(LGC_PALETTE(PIPE_C, 0), 4 * 256, 0, 0, 0, D_ALL, NULL, NULL);
1621
1622         MMIO_D(HTOTAL(TRANSCODER_A), D_ALL);
1623         MMIO_D(HBLANK(TRANSCODER_A), D_ALL);
1624         MMIO_D(HSYNC(TRANSCODER_A), D_ALL);
1625         MMIO_D(VTOTAL(TRANSCODER_A), D_ALL);
1626         MMIO_D(VBLANK(TRANSCODER_A), D_ALL);
1627         MMIO_D(VSYNC(TRANSCODER_A), D_ALL);
1628         MMIO_D(BCLRPAT(TRANSCODER_A), D_ALL);
1629         MMIO_D(VSYNCSHIFT(TRANSCODER_A), D_ALL);
1630         MMIO_D(PIPESRC(TRANSCODER_A), D_ALL);
1631
1632         MMIO_D(HTOTAL(TRANSCODER_B), D_ALL);
1633         MMIO_D(HBLANK(TRANSCODER_B), D_ALL);
1634         MMIO_D(HSYNC(TRANSCODER_B), D_ALL);
1635         MMIO_D(VTOTAL(TRANSCODER_B), D_ALL);
1636         MMIO_D(VBLANK(TRANSCODER_B), D_ALL);
1637         MMIO_D(VSYNC(TRANSCODER_B), D_ALL);
1638         MMIO_D(BCLRPAT(TRANSCODER_B), D_ALL);
1639         MMIO_D(VSYNCSHIFT(TRANSCODER_B), D_ALL);
1640         MMIO_D(PIPESRC(TRANSCODER_B), D_ALL);
1641
1642         MMIO_D(HTOTAL(TRANSCODER_C), D_ALL);
1643         MMIO_D(HBLANK(TRANSCODER_C), D_ALL);
1644         MMIO_D(HSYNC(TRANSCODER_C), D_ALL);
1645         MMIO_D(VTOTAL(TRANSCODER_C), D_ALL);
1646         MMIO_D(VBLANK(TRANSCODER_C), D_ALL);
1647         MMIO_D(VSYNC(TRANSCODER_C), D_ALL);
1648         MMIO_D(BCLRPAT(TRANSCODER_C), D_ALL);
1649         MMIO_D(VSYNCSHIFT(TRANSCODER_C), D_ALL);
1650         MMIO_D(PIPESRC(TRANSCODER_C), D_ALL);
1651
1652         MMIO_D(HTOTAL(TRANSCODER_EDP), D_ALL);
1653         MMIO_D(HBLANK(TRANSCODER_EDP), D_ALL);
1654         MMIO_D(HSYNC(TRANSCODER_EDP), D_ALL);
1655         MMIO_D(VTOTAL(TRANSCODER_EDP), D_ALL);
1656         MMIO_D(VBLANK(TRANSCODER_EDP), D_ALL);
1657         MMIO_D(VSYNC(TRANSCODER_EDP), D_ALL);
1658         MMIO_D(BCLRPAT(TRANSCODER_EDP), D_ALL);
1659         MMIO_D(VSYNCSHIFT(TRANSCODER_EDP), D_ALL);
1660
1661         MMIO_D(PIPE_DATA_M1(TRANSCODER_A), D_ALL);
1662         MMIO_D(PIPE_DATA_N1(TRANSCODER_A), D_ALL);
1663         MMIO_D(PIPE_DATA_M2(TRANSCODER_A), D_ALL);
1664         MMIO_D(PIPE_DATA_N2(TRANSCODER_A), D_ALL);
1665         MMIO_D(PIPE_LINK_M1(TRANSCODER_A), D_ALL);
1666         MMIO_D(PIPE_LINK_N1(TRANSCODER_A), D_ALL);
1667         MMIO_D(PIPE_LINK_M2(TRANSCODER_A), D_ALL);
1668         MMIO_D(PIPE_LINK_N2(TRANSCODER_A), D_ALL);
1669
1670         MMIO_D(PIPE_DATA_M1(TRANSCODER_B), D_ALL);
1671         MMIO_D(PIPE_DATA_N1(TRANSCODER_B), D_ALL);
1672         MMIO_D(PIPE_DATA_M2(TRANSCODER_B), D_ALL);
1673         MMIO_D(PIPE_DATA_N2(TRANSCODER_B), D_ALL);
1674         MMIO_D(PIPE_LINK_M1(TRANSCODER_B), D_ALL);
1675         MMIO_D(PIPE_LINK_N1(TRANSCODER_B), D_ALL);
1676         MMIO_D(PIPE_LINK_M2(TRANSCODER_B), D_ALL);
1677         MMIO_D(PIPE_LINK_N2(TRANSCODER_B), D_ALL);
1678
1679         MMIO_D(PIPE_DATA_M1(TRANSCODER_C), D_ALL);
1680         MMIO_D(PIPE_DATA_N1(TRANSCODER_C), D_ALL);
1681         MMIO_D(PIPE_DATA_M2(TRANSCODER_C), D_ALL);
1682         MMIO_D(PIPE_DATA_N2(TRANSCODER_C), D_ALL);
1683         MMIO_D(PIPE_LINK_M1(TRANSCODER_C), D_ALL);
1684         MMIO_D(PIPE_LINK_N1(TRANSCODER_C), D_ALL);
1685         MMIO_D(PIPE_LINK_M2(TRANSCODER_C), D_ALL);
1686         MMIO_D(PIPE_LINK_N2(TRANSCODER_C), D_ALL);
1687
1688         MMIO_D(PIPE_DATA_M1(TRANSCODER_EDP), D_ALL);
1689         MMIO_D(PIPE_DATA_N1(TRANSCODER_EDP), D_ALL);
1690         MMIO_D(PIPE_DATA_M2(TRANSCODER_EDP), D_ALL);
1691         MMIO_D(PIPE_DATA_N2(TRANSCODER_EDP), D_ALL);
1692         MMIO_D(PIPE_LINK_M1(TRANSCODER_EDP), D_ALL);
1693         MMIO_D(PIPE_LINK_N1(TRANSCODER_EDP), D_ALL);
1694         MMIO_D(PIPE_LINK_M2(TRANSCODER_EDP), D_ALL);
1695         MMIO_D(PIPE_LINK_N2(TRANSCODER_EDP), D_ALL);
1696
1697         MMIO_D(PF_CTL(PIPE_A), D_ALL);
1698         MMIO_D(PF_WIN_SZ(PIPE_A), D_ALL);
1699         MMIO_D(PF_WIN_POS(PIPE_A), D_ALL);
1700         MMIO_D(PF_VSCALE(PIPE_A), D_ALL);
1701         MMIO_D(PF_HSCALE(PIPE_A), D_ALL);
1702
1703         MMIO_D(PF_CTL(PIPE_B), D_ALL);
1704         MMIO_D(PF_WIN_SZ(PIPE_B), D_ALL);
1705         MMIO_D(PF_WIN_POS(PIPE_B), D_ALL);
1706         MMIO_D(PF_VSCALE(PIPE_B), D_ALL);
1707         MMIO_D(PF_HSCALE(PIPE_B), D_ALL);
1708
1709         MMIO_D(PF_CTL(PIPE_C), D_ALL);
1710         MMIO_D(PF_WIN_SZ(PIPE_C), D_ALL);
1711         MMIO_D(PF_WIN_POS(PIPE_C), D_ALL);
1712         MMIO_D(PF_VSCALE(PIPE_C), D_ALL);
1713         MMIO_D(PF_HSCALE(PIPE_C), D_ALL);
1714
1715         MMIO_D(WM0_PIPEA_ILK, D_ALL);
1716         MMIO_D(WM0_PIPEB_ILK, D_ALL);
1717         MMIO_D(WM0_PIPEC_IVB, D_ALL);
1718         MMIO_D(WM1_LP_ILK, D_ALL);
1719         MMIO_D(WM2_LP_ILK, D_ALL);
1720         MMIO_D(WM3_LP_ILK, D_ALL);
1721         MMIO_D(WM1S_LP_ILK, D_ALL);
1722         MMIO_D(WM2S_LP_IVB, D_ALL);
1723         MMIO_D(WM3S_LP_IVB, D_ALL);
1724
1725         MMIO_D(BLC_PWM_CPU_CTL2, D_ALL);
1726         MMIO_D(BLC_PWM_CPU_CTL, D_ALL);
1727         MMIO_D(BLC_PWM_PCH_CTL1, D_ALL);
1728         MMIO_D(BLC_PWM_PCH_CTL2, D_ALL);
1729
1730         MMIO_D(0x48268, D_ALL);
1731
1732         MMIO_F(PCH_GMBUS0, 4 * 4, 0, 0, 0, D_ALL, gmbus_mmio_read,
1733                 gmbus_mmio_write);
1734         MMIO_F(PCH_GPIOA, 6 * 4, F_UNALIGN, 0, 0, D_ALL, NULL, NULL);
1735         MMIO_F(0xe4f00, 0x28, 0, 0, 0, D_ALL, NULL, NULL);
1736
1737         MMIO_F(_PCH_DPB_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1738                 dp_aux_ch_ctl_mmio_write);
1739         MMIO_F(_PCH_DPC_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1740                 dp_aux_ch_ctl_mmio_write);
1741         MMIO_F(_PCH_DPD_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1742                 dp_aux_ch_ctl_mmio_write);
1743
1744         MMIO_RO(PCH_ADPA, D_ALL, 0, ADPA_CRT_HOTPLUG_MONITOR_MASK, NULL, pch_adpa_mmio_write);
1745
1746         MMIO_DH(_PCH_TRANSACONF, D_ALL, NULL, transconf_mmio_write);
1747         MMIO_DH(_PCH_TRANSBCONF, D_ALL, NULL, transconf_mmio_write);
1748
1749         MMIO_DH(FDI_RX_IIR(PIPE_A), D_ALL, NULL, fdi_rx_iir_mmio_write);
1750         MMIO_DH(FDI_RX_IIR(PIPE_B), D_ALL, NULL, fdi_rx_iir_mmio_write);
1751         MMIO_DH(FDI_RX_IIR(PIPE_C), D_ALL, NULL, fdi_rx_iir_mmio_write);
1752         MMIO_DH(FDI_RX_IMR(PIPE_A), D_ALL, NULL, update_fdi_rx_iir_status);
1753         MMIO_DH(FDI_RX_IMR(PIPE_B), D_ALL, NULL, update_fdi_rx_iir_status);
1754         MMIO_DH(FDI_RX_IMR(PIPE_C), D_ALL, NULL, update_fdi_rx_iir_status);
1755         MMIO_DH(FDI_RX_CTL(PIPE_A), D_ALL, NULL, update_fdi_rx_iir_status);
1756         MMIO_DH(FDI_RX_CTL(PIPE_B), D_ALL, NULL, update_fdi_rx_iir_status);
1757         MMIO_DH(FDI_RX_CTL(PIPE_C), D_ALL, NULL, update_fdi_rx_iir_status);
1758
1759         MMIO_D(_PCH_TRANS_HTOTAL_A, D_ALL);
1760         MMIO_D(_PCH_TRANS_HBLANK_A, D_ALL);
1761         MMIO_D(_PCH_TRANS_HSYNC_A, D_ALL);
1762         MMIO_D(_PCH_TRANS_VTOTAL_A, D_ALL);
1763         MMIO_D(_PCH_TRANS_VBLANK_A, D_ALL);
1764         MMIO_D(_PCH_TRANS_VSYNC_A, D_ALL);
1765         MMIO_D(_PCH_TRANS_VSYNCSHIFT_A, D_ALL);
1766
1767         MMIO_D(_PCH_TRANS_HTOTAL_B, D_ALL);
1768         MMIO_D(_PCH_TRANS_HBLANK_B, D_ALL);
1769         MMIO_D(_PCH_TRANS_HSYNC_B, D_ALL);
1770         MMIO_D(_PCH_TRANS_VTOTAL_B, D_ALL);
1771         MMIO_D(_PCH_TRANS_VBLANK_B, D_ALL);
1772         MMIO_D(_PCH_TRANS_VSYNC_B, D_ALL);
1773         MMIO_D(_PCH_TRANS_VSYNCSHIFT_B, D_ALL);
1774
1775         MMIO_D(_PCH_TRANSA_DATA_M1, D_ALL);
1776         MMIO_D(_PCH_TRANSA_DATA_N1, D_ALL);
1777         MMIO_D(_PCH_TRANSA_DATA_M2, D_ALL);
1778         MMIO_D(_PCH_TRANSA_DATA_N2, D_ALL);
1779         MMIO_D(_PCH_TRANSA_LINK_M1, D_ALL);
1780         MMIO_D(_PCH_TRANSA_LINK_N1, D_ALL);
1781         MMIO_D(_PCH_TRANSA_LINK_M2, D_ALL);
1782         MMIO_D(_PCH_TRANSA_LINK_N2, D_ALL);
1783
1784         MMIO_D(TRANS_DP_CTL(PIPE_A), D_ALL);
1785         MMIO_D(TRANS_DP_CTL(PIPE_B), D_ALL);
1786         MMIO_D(TRANS_DP_CTL(PIPE_C), D_ALL);
1787
1788         MMIO_D(TVIDEO_DIP_CTL(PIPE_A), D_ALL);
1789         MMIO_D(TVIDEO_DIP_DATA(PIPE_A), D_ALL);
1790         MMIO_D(TVIDEO_DIP_GCP(PIPE_A), D_ALL);
1791
1792         MMIO_D(TVIDEO_DIP_CTL(PIPE_B), D_ALL);
1793         MMIO_D(TVIDEO_DIP_DATA(PIPE_B), D_ALL);
1794         MMIO_D(TVIDEO_DIP_GCP(PIPE_B), D_ALL);
1795
1796         MMIO_D(TVIDEO_DIP_CTL(PIPE_C), D_ALL);
1797         MMIO_D(TVIDEO_DIP_DATA(PIPE_C), D_ALL);
1798         MMIO_D(TVIDEO_DIP_GCP(PIPE_C), D_ALL);
1799
1800         MMIO_D(_FDI_RXA_MISC, D_ALL);
1801         MMIO_D(_FDI_RXB_MISC, D_ALL);
1802         MMIO_D(_FDI_RXA_TUSIZE1, D_ALL);
1803         MMIO_D(_FDI_RXA_TUSIZE2, D_ALL);
1804         MMIO_D(_FDI_RXB_TUSIZE1, D_ALL);
1805         MMIO_D(_FDI_RXB_TUSIZE2, D_ALL);
1806
1807         MMIO_DH(PCH_PP_CONTROL, D_ALL, NULL, pch_pp_control_mmio_write);
1808         MMIO_D(PCH_PP_DIVISOR, D_ALL);
1809         MMIO_D(PCH_PP_STATUS,  D_ALL);
1810         MMIO_D(PCH_LVDS, D_ALL);
1811         MMIO_D(_PCH_DPLL_A, D_ALL);
1812         MMIO_D(_PCH_DPLL_B, D_ALL);
1813         MMIO_D(_PCH_FPA0, D_ALL);
1814         MMIO_D(_PCH_FPA1, D_ALL);
1815         MMIO_D(_PCH_FPB0, D_ALL);
1816         MMIO_D(_PCH_FPB1, D_ALL);
1817         MMIO_D(PCH_DREF_CONTROL, D_ALL);
1818         MMIO_D(PCH_RAWCLK_FREQ, D_ALL);
1819         MMIO_D(PCH_DPLL_SEL, D_ALL);
1820
1821         MMIO_D(0x61208, D_ALL);
1822         MMIO_D(0x6120c, D_ALL);
1823         MMIO_D(PCH_PP_ON_DELAYS, D_ALL);
1824         MMIO_D(PCH_PP_OFF_DELAYS, D_ALL);
1825
1826         MMIO_DH(0xe651c, D_ALL, dpy_reg_mmio_read, NULL);
1827         MMIO_DH(0xe661c, D_ALL, dpy_reg_mmio_read, NULL);
1828         MMIO_DH(0xe671c, D_ALL, dpy_reg_mmio_read, NULL);
1829         MMIO_DH(0xe681c, D_ALL, dpy_reg_mmio_read, NULL);
1830         MMIO_DH(0xe6c04, D_ALL, dpy_reg_mmio_read_2, NULL);
1831         MMIO_DH(0xe6e1c, D_ALL, dpy_reg_mmio_read_3, NULL);
1832
1833         MMIO_RO(PCH_PORT_HOTPLUG, D_ALL, 0,
1834                 PORTA_HOTPLUG_STATUS_MASK
1835                 | PORTB_HOTPLUG_STATUS_MASK
1836                 | PORTC_HOTPLUG_STATUS_MASK
1837                 | PORTD_HOTPLUG_STATUS_MASK,
1838                 NULL, NULL);
1839
1840         MMIO_DH(LCPLL_CTL, D_ALL, NULL, lcpll_ctl_mmio_write);
1841         MMIO_D(FUSE_STRAP, D_ALL);
1842         MMIO_D(DIGITAL_PORT_HOTPLUG_CNTRL, D_ALL);
1843
1844         MMIO_D(DISP_ARB_CTL, D_ALL);
1845         MMIO_D(DISP_ARB_CTL2, D_ALL);
1846
1847         MMIO_D(ILK_DISPLAY_CHICKEN1, D_ALL);
1848         MMIO_D(ILK_DISPLAY_CHICKEN2, D_ALL);
1849         MMIO_D(ILK_DSPCLK_GATE_D, D_ALL);
1850
1851         MMIO_D(SOUTH_CHICKEN1, D_ALL);
1852         MMIO_DH(SOUTH_CHICKEN2, D_ALL, NULL, south_chicken2_mmio_write);
1853         MMIO_D(_TRANSA_CHICKEN1, D_ALL);
1854         MMIO_D(_TRANSB_CHICKEN1, D_ALL);
1855         MMIO_D(SOUTH_DSPCLK_GATE_D, D_ALL);
1856         MMIO_D(_TRANSA_CHICKEN2, D_ALL);
1857         MMIO_D(_TRANSB_CHICKEN2, D_ALL);
1858
1859         MMIO_D(ILK_DPFC_CB_BASE, D_ALL);
1860         MMIO_D(ILK_DPFC_CONTROL, D_ALL);
1861         MMIO_D(ILK_DPFC_RECOMP_CTL, D_ALL);
1862         MMIO_D(ILK_DPFC_STATUS, D_ALL);
1863         MMIO_D(ILK_DPFC_FENCE_YOFF, D_ALL);
1864         MMIO_D(ILK_DPFC_CHICKEN, D_ALL);
1865         MMIO_D(ILK_FBC_RT_BASE, D_ALL);
1866
1867         MMIO_D(IPS_CTL, D_ALL);
1868
1869         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_A), D_ALL);
1870         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_A), D_ALL);
1871         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_A), D_ALL);
1872         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_A), D_ALL);
1873         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_A), D_ALL);
1874         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_A), D_ALL);
1875         MMIO_D(PIPE_CSC_MODE(PIPE_A), D_ALL);
1876         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_A), D_ALL);
1877         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_A), D_ALL);
1878         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_A), D_ALL);
1879         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_A), D_ALL);
1880         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_A), D_ALL);
1881         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_A), D_ALL);
1882
1883         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_B), D_ALL);
1884         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_B), D_ALL);
1885         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_B), D_ALL);
1886         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_B), D_ALL);
1887         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_B), D_ALL);
1888         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_B), D_ALL);
1889         MMIO_D(PIPE_CSC_MODE(PIPE_B), D_ALL);
1890         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_B), D_ALL);
1891         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_B), D_ALL);
1892         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_B), D_ALL);
1893         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_B), D_ALL);
1894         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_B), D_ALL);
1895         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_B), D_ALL);
1896
1897         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_C), D_ALL);
1898         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_C), D_ALL);
1899         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_C), D_ALL);
1900         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_C), D_ALL);
1901         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_C), D_ALL);
1902         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_C), D_ALL);
1903         MMIO_D(PIPE_CSC_MODE(PIPE_C), D_ALL);
1904         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_C), D_ALL);
1905         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_C), D_ALL);
1906         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_C), D_ALL);
1907         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_C), D_ALL);
1908         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_C), D_ALL);
1909         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_C), D_ALL);
1910
1911         MMIO_D(PREC_PAL_INDEX(PIPE_A), D_ALL);
1912         MMIO_D(PREC_PAL_DATA(PIPE_A), D_ALL);
1913         MMIO_F(PREC_PAL_GC_MAX(PIPE_A, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
1914
1915         MMIO_D(PREC_PAL_INDEX(PIPE_B), D_ALL);
1916         MMIO_D(PREC_PAL_DATA(PIPE_B), D_ALL);
1917         MMIO_F(PREC_PAL_GC_MAX(PIPE_B, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
1918
1919         MMIO_D(PREC_PAL_INDEX(PIPE_C), D_ALL);
1920         MMIO_D(PREC_PAL_DATA(PIPE_C), D_ALL);
1921         MMIO_F(PREC_PAL_GC_MAX(PIPE_C, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
1922
1923         MMIO_D(0x60110, D_ALL);
1924         MMIO_D(0x61110, D_ALL);
1925         MMIO_F(0x70400, 0x40, 0, 0, 0, D_ALL, NULL, NULL);
1926         MMIO_F(0x71400, 0x40, 0, 0, 0, D_ALL, NULL, NULL);
1927         MMIO_F(0x72400, 0x40, 0, 0, 0, D_ALL, NULL, NULL);
1928         MMIO_F(0x70440, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
1929         MMIO_F(0x71440, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
1930         MMIO_F(0x72440, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
1931         MMIO_F(0x7044c, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
1932         MMIO_F(0x7144c, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
1933         MMIO_F(0x7244c, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
1934
1935         MMIO_D(PIPE_WM_LINETIME(PIPE_A), D_ALL);
1936         MMIO_D(PIPE_WM_LINETIME(PIPE_B), D_ALL);
1937         MMIO_D(PIPE_WM_LINETIME(PIPE_C), D_ALL);
1938         MMIO_D(SPLL_CTL, D_ALL);
1939         MMIO_D(_WRPLL_CTL1, D_ALL);
1940         MMIO_D(_WRPLL_CTL2, D_ALL);
1941         MMIO_D(PORT_CLK_SEL(PORT_A), D_ALL);
1942         MMIO_D(PORT_CLK_SEL(PORT_B), D_ALL);
1943         MMIO_D(PORT_CLK_SEL(PORT_C), D_ALL);
1944         MMIO_D(PORT_CLK_SEL(PORT_D), D_ALL);
1945         MMIO_D(PORT_CLK_SEL(PORT_E), D_ALL);
1946         MMIO_D(TRANS_CLK_SEL(TRANSCODER_A), D_ALL);
1947         MMIO_D(TRANS_CLK_SEL(TRANSCODER_B), D_ALL);
1948         MMIO_D(TRANS_CLK_SEL(TRANSCODER_C), D_ALL);
1949
1950         MMIO_D(HSW_NDE_RSTWRN_OPT, D_ALL);
1951         MMIO_D(0x46508, D_ALL);
1952
1953         MMIO_D(0x49080, D_ALL);
1954         MMIO_D(0x49180, D_ALL);
1955         MMIO_D(0x49280, D_ALL);
1956
1957         MMIO_F(0x49090, 0x14, 0, 0, 0, D_ALL, NULL, NULL);
1958         MMIO_F(0x49190, 0x14, 0, 0, 0, D_ALL, NULL, NULL);
1959         MMIO_F(0x49290, 0x14, 0, 0, 0, D_ALL, NULL, NULL);
1960
1961         MMIO_D(GAMMA_MODE(PIPE_A), D_ALL);
1962         MMIO_D(GAMMA_MODE(PIPE_B), D_ALL);
1963         MMIO_D(GAMMA_MODE(PIPE_C), D_ALL);
1964
1965         MMIO_D(PIPE_MULT(PIPE_A), D_ALL);
1966         MMIO_D(PIPE_MULT(PIPE_B), D_ALL);
1967         MMIO_D(PIPE_MULT(PIPE_C), D_ALL);
1968
1969         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_A), D_ALL);
1970         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_B), D_ALL);
1971         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_C), D_ALL);
1972
1973         MMIO_DH(SFUSE_STRAP, D_ALL, NULL, NULL);
1974         MMIO_D(SBI_ADDR, D_ALL);
1975         MMIO_DH(SBI_DATA, D_ALL, sbi_data_mmio_read, NULL);
1976         MMIO_DH(SBI_CTL_STAT, D_ALL, NULL, sbi_ctl_mmio_write);
1977         MMIO_D(PIXCLK_GATE, D_ALL);
1978
1979         MMIO_F(_DPA_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_ALL, NULL,
1980                 dp_aux_ch_ctl_mmio_write);
1981
1982         MMIO_DH(DDI_BUF_CTL(PORT_A), D_ALL, NULL, ddi_buf_ctl_mmio_write);
1983         MMIO_DH(DDI_BUF_CTL(PORT_B), D_ALL, NULL, ddi_buf_ctl_mmio_write);
1984         MMIO_DH(DDI_BUF_CTL(PORT_C), D_ALL, NULL, ddi_buf_ctl_mmio_write);
1985         MMIO_DH(DDI_BUF_CTL(PORT_D), D_ALL, NULL, ddi_buf_ctl_mmio_write);
1986         MMIO_DH(DDI_BUF_CTL(PORT_E), D_ALL, NULL, ddi_buf_ctl_mmio_write);
1987
1988         MMIO_DH(DP_TP_CTL(PORT_A), D_ALL, NULL, dp_tp_ctl_mmio_write);
1989         MMIO_DH(DP_TP_CTL(PORT_B), D_ALL, NULL, dp_tp_ctl_mmio_write);
1990         MMIO_DH(DP_TP_CTL(PORT_C), D_ALL, NULL, dp_tp_ctl_mmio_write);
1991         MMIO_DH(DP_TP_CTL(PORT_D), D_ALL, NULL, dp_tp_ctl_mmio_write);
1992         MMIO_DH(DP_TP_CTL(PORT_E), D_ALL, NULL, dp_tp_ctl_mmio_write);
1993
1994         MMIO_DH(DP_TP_STATUS(PORT_A), D_ALL, NULL, dp_tp_status_mmio_write);
1995         MMIO_DH(DP_TP_STATUS(PORT_B), D_ALL, NULL, dp_tp_status_mmio_write);
1996         MMIO_DH(DP_TP_STATUS(PORT_C), D_ALL, NULL, dp_tp_status_mmio_write);
1997         MMIO_DH(DP_TP_STATUS(PORT_D), D_ALL, NULL, dp_tp_status_mmio_write);
1998         MMIO_DH(DP_TP_STATUS(PORT_E), D_ALL, NULL, NULL);
1999
2000         MMIO_F(_DDI_BUF_TRANS_A, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2001         MMIO_F(0x64e60, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2002         MMIO_F(0x64eC0, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2003         MMIO_F(0x64f20, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2004         MMIO_F(0x64f80, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2005
2006         MMIO_D(HSW_AUD_CFG(PIPE_A), D_ALL);
2007         MMIO_D(HSW_AUD_PIN_ELD_CP_VLD, D_ALL);
2008
2009         MMIO_DH(_TRANS_DDI_FUNC_CTL_A, D_ALL, NULL, NULL);
2010         MMIO_DH(_TRANS_DDI_FUNC_CTL_B, D_ALL, NULL, NULL);
2011         MMIO_DH(_TRANS_DDI_FUNC_CTL_C, D_ALL, NULL, NULL);
2012         MMIO_DH(_TRANS_DDI_FUNC_CTL_EDP, D_ALL, NULL, NULL);
2013
2014         MMIO_D(_TRANSA_MSA_MISC, D_ALL);
2015         MMIO_D(_TRANSB_MSA_MISC, D_ALL);
2016         MMIO_D(_TRANSC_MSA_MISC, D_ALL);
2017         MMIO_D(_TRANS_EDP_MSA_MISC, D_ALL);
2018
2019         MMIO_DH(FORCEWAKE, D_ALL, NULL, NULL);
2020         MMIO_D(FORCEWAKE_ACK, D_ALL);
2021         MMIO_D(GEN6_GT_CORE_STATUS, D_ALL);
2022         MMIO_D(GEN6_GT_THREAD_STATUS_REG, D_ALL);
2023         MMIO_D(GTFIFODBG, D_ALL);
2024         MMIO_D(GTFIFOCTL, D_ALL);
2025         MMIO_DH(FORCEWAKE_MT, D_PRE_SKL, NULL, mul_force_wake_write);
2026         MMIO_DH(FORCEWAKE_ACK_HSW, D_HSW | D_BDW, NULL, NULL);
2027         MMIO_D(ECOBUS, D_ALL);
2028         MMIO_DH(GEN6_RC_CONTROL, D_ALL, NULL, NULL);
2029         MMIO_DH(GEN6_RC_STATE, D_ALL, NULL, NULL);
2030         MMIO_D(GEN6_RPNSWREQ, D_ALL);
2031         MMIO_D(GEN6_RC_VIDEO_FREQ, D_ALL);
2032         MMIO_D(GEN6_RP_DOWN_TIMEOUT, D_ALL);
2033         MMIO_D(GEN6_RP_INTERRUPT_LIMITS, D_ALL);
2034         MMIO_D(GEN6_RPSTAT1, D_ALL);
2035         MMIO_D(GEN6_RP_CONTROL, D_ALL);
2036         MMIO_D(GEN6_RP_UP_THRESHOLD, D_ALL);
2037         MMIO_D(GEN6_RP_DOWN_THRESHOLD, D_ALL);
2038         MMIO_D(GEN6_RP_CUR_UP_EI, D_ALL);
2039         MMIO_D(GEN6_RP_CUR_UP, D_ALL);
2040         MMIO_D(GEN6_RP_PREV_UP, D_ALL);
2041         MMIO_D(GEN6_RP_CUR_DOWN_EI, D_ALL);
2042         MMIO_D(GEN6_RP_CUR_DOWN, D_ALL);
2043         MMIO_D(GEN6_RP_PREV_DOWN, D_ALL);
2044         MMIO_D(GEN6_RP_UP_EI, D_ALL);
2045         MMIO_D(GEN6_RP_DOWN_EI, D_ALL);
2046         MMIO_D(GEN6_RP_IDLE_HYSTERSIS, D_ALL);
2047         MMIO_D(GEN6_RC1_WAKE_RATE_LIMIT, D_ALL);
2048         MMIO_D(GEN6_RC6_WAKE_RATE_LIMIT, D_ALL);
2049         MMIO_D(GEN6_RC6pp_WAKE_RATE_LIMIT, D_ALL);
2050         MMIO_D(GEN6_RC_EVALUATION_INTERVAL, D_ALL);
2051         MMIO_D(GEN6_RC_IDLE_HYSTERSIS, D_ALL);
2052         MMIO_D(GEN6_RC_SLEEP, D_ALL);
2053         MMIO_D(GEN6_RC1e_THRESHOLD, D_ALL);
2054         MMIO_D(GEN6_RC6_THRESHOLD, D_ALL);
2055         MMIO_D(GEN6_RC6p_THRESHOLD, D_ALL);
2056         MMIO_D(GEN6_RC6pp_THRESHOLD, D_ALL);
2057         MMIO_D(GEN6_PMINTRMSK, D_ALL);
2058         MMIO_DH(HSW_PWR_WELL_BIOS, D_HSW | D_BDW, NULL, power_well_ctl_mmio_write);
2059         MMIO_DH(HSW_PWR_WELL_DRIVER, D_HSW | D_BDW, NULL, power_well_ctl_mmio_write);
2060         MMIO_DH(HSW_PWR_WELL_KVMR, D_HSW | D_BDW, NULL, power_well_ctl_mmio_write);
2061         MMIO_DH(HSW_PWR_WELL_DEBUG, D_HSW | D_BDW, NULL, power_well_ctl_mmio_write);
2062         MMIO_DH(HSW_PWR_WELL_CTL5, D_HSW | D_BDW, NULL, power_well_ctl_mmio_write);
2063         MMIO_DH(HSW_PWR_WELL_CTL6, D_HSW | D_BDW, NULL, power_well_ctl_mmio_write);
2064
2065         MMIO_D(RSTDBYCTL, D_ALL);
2066
2067         MMIO_DH(GEN6_GDRST, D_ALL, NULL, gdrst_mmio_write);
2068         MMIO_F(FENCE_REG_GEN6_LO(0), 0x80, 0, 0, 0, D_ALL, fence_mmio_read, fence_mmio_write);
2069         MMIO_F(VGT_PVINFO_PAGE, VGT_PVINFO_SIZE, F_UNALIGN, 0, 0, D_ALL, pvinfo_mmio_read, pvinfo_mmio_write);
2070         MMIO_DH(CPU_VGACNTRL, D_ALL, NULL, vga_control_mmio_write);
2071
2072         MMIO_F(MCHBAR_MIRROR_BASE_SNB, 0x40000, 0, 0, 0, D_ALL, NULL, NULL);
2073
2074         MMIO_D(TILECTL, D_ALL);
2075
2076         MMIO_D(GEN6_UCGCTL1, D_ALL);
2077         MMIO_D(GEN6_UCGCTL2, D_ALL);
2078
2079         MMIO_F(0x4f000, 0x90, 0, 0, 0, D_ALL, NULL, NULL);
2080
2081         MMIO_D(GEN6_PCODE_MAILBOX, D_PRE_SKL);
2082         MMIO_D(GEN6_PCODE_DATA, D_ALL);
2083         MMIO_D(0x13812c, D_ALL);
2084         MMIO_DH(GEN7_ERR_INT, D_ALL, NULL, NULL);
2085         MMIO_D(HSW_EDRAM_CAP, D_ALL);
2086         MMIO_D(HSW_IDICR, D_ALL);
2087         MMIO_DH(GFX_FLSH_CNTL_GEN6, D_ALL, NULL, NULL);
2088
2089         MMIO_D(0x3c, D_ALL);
2090         MMIO_D(0x860, D_ALL);
2091         MMIO_D(ECOSKPD, D_ALL);
2092         MMIO_D(0x121d0, D_ALL);
2093         MMIO_D(GEN6_BLITTER_ECOSKPD, D_ALL);
2094         MMIO_D(0x41d0, D_ALL);
2095         MMIO_D(GAC_ECO_BITS, D_ALL);
2096         MMIO_D(0x6200, D_ALL);
2097         MMIO_D(0x6204, D_ALL);
2098         MMIO_D(0x6208, D_ALL);
2099         MMIO_D(0x7118, D_ALL);
2100         MMIO_D(0x7180, D_ALL);
2101         MMIO_D(0x7408, D_ALL);
2102         MMIO_D(0x7c00, D_ALL);
2103         MMIO_D(GEN6_MBCTL, D_ALL);
2104         MMIO_D(0x911c, D_ALL);
2105         MMIO_D(0x9120, D_ALL);
2106
2107         MMIO_D(GAB_CTL, D_ALL);
2108         MMIO_D(0x48800, D_ALL);
2109         MMIO_D(0xce044, D_ALL);
2110         MMIO_D(0xe6500, D_ALL);
2111         MMIO_D(0xe6504, D_ALL);
2112         MMIO_D(0xe6600, D_ALL);
2113         MMIO_D(0xe6604, D_ALL);
2114         MMIO_D(0xe6700, D_ALL);
2115         MMIO_D(0xe6704, D_ALL);
2116         MMIO_D(0xe6800, D_ALL);
2117         MMIO_D(0xe6804, D_ALL);
2118         MMIO_D(PCH_GMBUS4, D_ALL);
2119         MMIO_D(PCH_GMBUS5, D_ALL);
2120
2121         MMIO_D(0x902c, D_ALL);
2122         MMIO_D(0xec008, D_ALL);
2123         MMIO_D(0xec00c, D_ALL);
2124         MMIO_D(0xec008 + 0x18, D_ALL);
2125         MMIO_D(0xec00c + 0x18, D_ALL);
2126         MMIO_D(0xec008 + 0x18 * 2, D_ALL);
2127         MMIO_D(0xec00c + 0x18 * 2, D_ALL);
2128         MMIO_D(0xec008 + 0x18 * 3, D_ALL);
2129         MMIO_D(0xec00c + 0x18 * 3, D_ALL);
2130         MMIO_D(0xec408, D_ALL);
2131         MMIO_D(0xec40c, D_ALL);
2132         MMIO_D(0xec408 + 0x18, D_ALL);
2133         MMIO_D(0xec40c + 0x18, D_ALL);
2134         MMIO_D(0xec408 + 0x18 * 2, D_ALL);
2135         MMIO_D(0xec40c + 0x18 * 2, D_ALL);
2136         MMIO_D(0xec408 + 0x18 * 3, D_ALL);
2137         MMIO_D(0xec40c + 0x18 * 3, D_ALL);
2138         MMIO_D(0xfc810, D_ALL);
2139         MMIO_D(0xfc81c, D_ALL);
2140         MMIO_D(0xfc828, D_ALL);
2141         MMIO_D(0xfc834, D_ALL);
2142         MMIO_D(0xfcc00, D_ALL);
2143         MMIO_D(0xfcc0c, D_ALL);
2144         MMIO_D(0xfcc18, D_ALL);
2145         MMIO_D(0xfcc24, D_ALL);
2146         MMIO_D(0xfd000, D_ALL);
2147         MMIO_D(0xfd00c, D_ALL);
2148         MMIO_D(0xfd018, D_ALL);
2149         MMIO_D(0xfd024, D_ALL);
2150         MMIO_D(0xfd034, D_ALL);
2151
2152         MMIO_DH(FPGA_DBG, D_ALL, NULL, fpga_dbg_mmio_write);
2153         MMIO_D(0x2054, D_ALL);
2154         MMIO_D(0x12054, D_ALL);
2155         MMIO_D(0x22054, D_ALL);
2156         MMIO_D(0x1a054, D_ALL);
2157
2158         MMIO_D(0x44070, D_ALL);
2159
2160         MMIO_D(0x215c, D_HSW_PLUS);
2161         MMIO_DFH(0x2178, D_ALL, F_CMD_ACCESS, NULL, NULL);
2162         MMIO_DFH(0x217c, D_ALL, F_CMD_ACCESS, NULL, NULL);
2163         MMIO_DFH(0x12178, D_ALL, F_CMD_ACCESS, NULL, NULL);
2164         MMIO_DFH(0x1217c, D_ALL, F_CMD_ACCESS, NULL, NULL);
2165
2166         MMIO_F(0x2290, 8, 0, 0, 0, D_HSW_PLUS, NULL, NULL);
2167         MMIO_D(OACONTROL, D_HSW);
2168         MMIO_D(0x2b00, D_BDW_PLUS);
2169         MMIO_D(0x2360, D_BDW_PLUS);
2170         MMIO_F(0x5200, 32, 0, 0, 0, D_ALL, NULL, NULL);
2171         MMIO_F(0x5240, 32, 0, 0, 0, D_ALL, NULL, NULL);
2172         MMIO_F(0x5280, 16, 0, 0, 0, D_ALL, NULL, NULL);
2173
2174         MMIO_DFH(0x1c17c, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2175         MMIO_DFH(0x1c178, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2176         MMIO_D(BCS_SWCTRL, D_ALL);
2177
2178         MMIO_F(HS_INVOCATION_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2179         MMIO_F(DS_INVOCATION_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2180         MMIO_F(IA_VERTICES_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2181         MMIO_F(IA_PRIMITIVES_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2182         MMIO_F(VS_INVOCATION_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2183         MMIO_F(GS_INVOCATION_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2184         MMIO_F(GS_PRIMITIVES_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2185         MMIO_F(CL_INVOCATION_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2186         MMIO_F(CL_PRIMITIVES_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2187         MMIO_F(PS_INVOCATION_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2188         MMIO_F(PS_DEPTH_COUNT, 8, 0, 0, 0, D_ALL, NULL, NULL);
2189         MMIO_DH(0x4260, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2190         MMIO_DH(0x4264, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2191         MMIO_DH(0x4268, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2192         MMIO_DH(0x426c, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2193         MMIO_DH(0x4270, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2194         MMIO_DFH(0x4094, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2195
2196         return 0;
2197 }
2198
2199 static int init_broadwell_mmio_info(struct intel_gvt *gvt)
2200 {
2201         struct drm_i915_private *dev_priv = gvt->dev_priv;
2202         int ret;
2203
2204         MMIO_DH(RING_IMR(GEN8_BSD2_RING_BASE), D_BDW_PLUS, NULL,
2205                         intel_vgpu_reg_imr_handler);
2206
2207         MMIO_DH(GEN8_GT_IMR(0), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2208         MMIO_DH(GEN8_GT_IER(0), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2209         MMIO_DH(GEN8_GT_IIR(0), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2210         MMIO_D(GEN8_GT_ISR(0), D_BDW_PLUS);
2211
2212         MMIO_DH(GEN8_GT_IMR(1), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2213         MMIO_DH(GEN8_GT_IER(1), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2214         MMIO_DH(GEN8_GT_IIR(1), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2215         MMIO_D(GEN8_GT_ISR(1), D_BDW_PLUS);
2216
2217         MMIO_DH(GEN8_GT_IMR(2), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2218         MMIO_DH(GEN8_GT_IER(2), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2219         MMIO_DH(GEN8_GT_IIR(2), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2220         MMIO_D(GEN8_GT_ISR(2), D_BDW_PLUS);
2221
2222         MMIO_DH(GEN8_GT_IMR(3), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2223         MMIO_DH(GEN8_GT_IER(3), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2224         MMIO_DH(GEN8_GT_IIR(3), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2225         MMIO_D(GEN8_GT_ISR(3), D_BDW_PLUS);
2226
2227         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_A), D_BDW_PLUS, NULL,
2228                 intel_vgpu_reg_imr_handler);
2229         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_A), D_BDW_PLUS, NULL,
2230                 intel_vgpu_reg_ier_handler);
2231         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_A), D_BDW_PLUS, NULL,
2232                 intel_vgpu_reg_iir_handler);
2233         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_A), D_BDW_PLUS);
2234
2235         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_B), D_BDW_PLUS, NULL,
2236                 intel_vgpu_reg_imr_handler);
2237         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_B), D_BDW_PLUS, NULL,
2238                 intel_vgpu_reg_ier_handler);
2239         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_B), D_BDW_PLUS, NULL,
2240                 intel_vgpu_reg_iir_handler);
2241         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_B), D_BDW_PLUS);
2242
2243         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_C), D_BDW_PLUS, NULL,
2244                 intel_vgpu_reg_imr_handler);
2245         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_C), D_BDW_PLUS, NULL,
2246                 intel_vgpu_reg_ier_handler);
2247         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_C), D_BDW_PLUS, NULL,
2248                 intel_vgpu_reg_iir_handler);
2249         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_C), D_BDW_PLUS);
2250
2251         MMIO_DH(GEN8_DE_PORT_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2252         MMIO_DH(GEN8_DE_PORT_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2253         MMIO_DH(GEN8_DE_PORT_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2254         MMIO_D(GEN8_DE_PORT_ISR, D_BDW_PLUS);
2255
2256         MMIO_DH(GEN8_DE_MISC_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2257         MMIO_DH(GEN8_DE_MISC_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2258         MMIO_DH(GEN8_DE_MISC_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2259         MMIO_D(GEN8_DE_MISC_ISR, D_BDW_PLUS);
2260
2261         MMIO_DH(GEN8_PCU_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2262         MMIO_DH(GEN8_PCU_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2263         MMIO_DH(GEN8_PCU_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2264         MMIO_D(GEN8_PCU_ISR, D_BDW_PLUS);
2265
2266         MMIO_DH(GEN8_MASTER_IRQ, D_BDW_PLUS, NULL,
2267                 intel_vgpu_reg_master_irq_handler);
2268
2269         MMIO_D(RING_HWSTAM(GEN8_BSD2_RING_BASE), D_BDW_PLUS);
2270         MMIO_D(0x1c134, D_BDW_PLUS);
2271
2272         MMIO_D(RING_TAIL(GEN8_BSD2_RING_BASE), D_BDW_PLUS);
2273         MMIO_D(RING_HEAD(GEN8_BSD2_RING_BASE),  D_BDW_PLUS);
2274         MMIO_GM(RING_START(GEN8_BSD2_RING_BASE), D_BDW_PLUS, NULL, NULL);
2275         MMIO_D(RING_CTL(GEN8_BSD2_RING_BASE), D_BDW_PLUS);
2276         MMIO_D(RING_ACTHD(GEN8_BSD2_RING_BASE), D_BDW_PLUS);
2277         MMIO_D(RING_ACTHD_UDW(GEN8_BSD2_RING_BASE), D_BDW_PLUS);
2278         MMIO_DFH(0x1c29c, D_BDW_PLUS, F_MODE_MASK, NULL, ring_mode_mmio_write);
2279         MMIO_DFH(RING_MI_MODE(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_MODE_MASK,
2280                         NULL, NULL);
2281         MMIO_DFH(RING_INSTPM(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_MODE_MASK,
2282                         NULL, NULL);
2283         MMIO_DFH(RING_TIMESTAMP(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_CMD_ACCESS,
2284                         ring_timestamp_mmio_read, NULL);
2285
2286         MMIO_RING_D(RING_ACTHD_UDW, D_BDW_PLUS);
2287
2288 #define RING_REG(base) (base + 0x230)
2289         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, 0, NULL, elsp_mmio_write);
2290         MMIO_DH(RING_REG(GEN8_BSD2_RING_BASE), D_BDW_PLUS, NULL, elsp_mmio_write);
2291 #undef RING_REG
2292
2293 #define RING_REG(base) (base + 0x234)
2294         MMIO_RING_F(RING_REG, 8, F_RO, 0, ~0, D_BDW_PLUS, NULL, NULL);
2295         MMIO_F(RING_REG(GEN8_BSD2_RING_BASE), 4, F_RO, 0, ~0LL, D_BDW_PLUS, NULL, NULL);
2296 #undef RING_REG
2297
2298 #define RING_REG(base) (base + 0x244)
2299         MMIO_RING_D(RING_REG, D_BDW_PLUS);
2300         MMIO_D(RING_REG(GEN8_BSD2_RING_BASE), D_BDW_PLUS);
2301 #undef RING_REG
2302
2303 #define RING_REG(base) (base + 0x370)
2304         MMIO_RING_F(RING_REG, 48, F_RO, 0, ~0, D_BDW_PLUS, NULL, NULL);
2305         MMIO_F(RING_REG(GEN8_BSD2_RING_BASE), 48, F_RO, 0, ~0, D_BDW_PLUS,
2306                         NULL, NULL);
2307 #undef RING_REG
2308
2309 #define RING_REG(base) (base + 0x3a0)
2310         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2311         MMIO_DFH(RING_REG(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2312 #undef RING_REG
2313
2314         MMIO_D(PIPEMISC(PIPE_A), D_BDW_PLUS);
2315         MMIO_D(PIPEMISC(PIPE_B), D_BDW_PLUS);
2316         MMIO_D(PIPEMISC(PIPE_C), D_BDW_PLUS);
2317         MMIO_D(0x1c1d0, D_BDW_PLUS);
2318         MMIO_D(GEN6_MBCUNIT_SNPCR, D_BDW_PLUS);
2319         MMIO_D(GEN7_MISCCPCTL, D_BDW_PLUS);
2320         MMIO_D(0x1c054, D_BDW_PLUS);
2321
2322         MMIO_D(GEN8_PRIVATE_PAT_LO, D_BDW_PLUS);
2323         MMIO_D(GEN8_PRIVATE_PAT_HI, D_BDW_PLUS);
2324
2325         MMIO_D(GAMTARBMODE, D_BDW_PLUS);
2326
2327 #define RING_REG(base) (base + 0x270)
2328         MMIO_RING_F(RING_REG, 32, 0, 0, 0, D_BDW_PLUS, NULL, NULL);
2329         MMIO_F(RING_REG(GEN8_BSD2_RING_BASE), 32, 0, 0, 0, D_BDW_PLUS, NULL, NULL);
2330 #undef RING_REG
2331
2332         MMIO_RING_GM(RING_HWS_PGA, D_BDW_PLUS, NULL, NULL);
2333         MMIO_GM(0x1c080, D_BDW_PLUS, NULL, NULL);
2334
2335         MMIO_DFH(HDC_CHICKEN0, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2336
2337         MMIO_D(CHICKEN_PIPESL_1(PIPE_A), D_BDW);
2338         MMIO_D(CHICKEN_PIPESL_1(PIPE_B), D_BDW);
2339         MMIO_D(CHICKEN_PIPESL_1(PIPE_C), D_BDW);
2340
2341         MMIO_D(WM_MISC, D_BDW);
2342         MMIO_D(BDW_EDP_PSR_BASE, D_BDW);
2343
2344         MMIO_D(0x66c00, D_BDW_PLUS);
2345         MMIO_D(0x66c04, D_BDW_PLUS);
2346
2347         MMIO_D(HSW_GTT_CACHE_EN, D_BDW_PLUS);
2348
2349         MMIO_D(GEN8_EU_DISABLE0, D_BDW_PLUS);
2350         MMIO_D(GEN8_EU_DISABLE1, D_BDW_PLUS);
2351         MMIO_D(GEN8_EU_DISABLE2, D_BDW_PLUS);
2352
2353         MMIO_D(0xfdc, D_BDW);
2354         MMIO_D(GEN8_ROW_CHICKEN, D_BDW_PLUS);
2355         MMIO_D(GEN7_ROW_CHICKEN2, D_BDW_PLUS);
2356         MMIO_D(GEN8_UCGCTL6, D_BDW_PLUS);
2357
2358         MMIO_D(0xb1f0, D_BDW);
2359         MMIO_D(0xb1c0, D_BDW);
2360         MMIO_DFH(GEN8_L3SQCREG4, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2361         MMIO_D(0xb100, D_BDW);
2362         MMIO_D(0xb10c, D_BDW);
2363         MMIO_D(0xb110, D_BDW);
2364
2365         MMIO_DH(0x24d0, D_BDW_PLUS, NULL, NULL);
2366         MMIO_DH(0x24d4, D_BDW_PLUS, NULL, NULL);
2367         MMIO_DH(0x24d8, D_BDW_PLUS, NULL, NULL);
2368         MMIO_DH(0x24dc, D_BDW_PLUS, NULL, NULL);
2369
2370         MMIO_D(0x83a4, D_BDW);
2371         MMIO_D(GEN8_L3_LRA_1_GPGPU, D_BDW_PLUS);
2372
2373         MMIO_D(0x8430, D_BDW);
2374
2375         MMIO_D(0x110000, D_BDW_PLUS);
2376
2377         MMIO_D(0x48400, D_BDW_PLUS);
2378
2379         MMIO_D(0x6e570, D_BDW_PLUS);
2380         MMIO_D(0x65f10, D_BDW_PLUS);
2381
2382         MMIO_DFH(0xe194, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2383         MMIO_DFH(0xe188, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2384         MMIO_DFH(0xe180, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2385         MMIO_DFH(0x2580, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2386
2387         MMIO_D(0x2248, D_BDW);
2388
2389         return 0;
2390 }
2391
2392 static int init_skl_mmio_info(struct intel_gvt *gvt)
2393 {
2394         struct drm_i915_private *dev_priv = gvt->dev_priv;
2395         int ret;
2396
2397         MMIO_DH(FORCEWAKE_RENDER_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2398         MMIO_DH(FORCEWAKE_ACK_RENDER_GEN9, D_SKL_PLUS, NULL, NULL);
2399         MMIO_DH(FORCEWAKE_BLITTER_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2400         MMIO_DH(FORCEWAKE_ACK_BLITTER_GEN9, D_SKL_PLUS, NULL, NULL);
2401         MMIO_DH(FORCEWAKE_MEDIA_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2402         MMIO_DH(FORCEWAKE_ACK_MEDIA_GEN9, D_SKL_PLUS, NULL, NULL);
2403
2404         MMIO_F(_DPB_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_SKL, NULL, dp_aux_ch_ctl_mmio_write);
2405         MMIO_F(_DPC_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_SKL, NULL, dp_aux_ch_ctl_mmio_write);
2406         MMIO_F(_DPD_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_SKL, NULL, dp_aux_ch_ctl_mmio_write);
2407
2408         MMIO_D(HSW_PWR_WELL_BIOS, D_SKL);
2409         MMIO_DH(HSW_PWR_WELL_DRIVER, D_SKL, NULL, skl_power_well_ctl_write);
2410
2411         MMIO_DH(GEN6_PCODE_MAILBOX, D_SKL, NULL, mailbox_write);
2412         MMIO_D(0xa210, D_SKL_PLUS);
2413         MMIO_D(GEN9_MEDIA_PG_IDLE_HYSTERESIS, D_SKL_PLUS);
2414         MMIO_D(GEN9_RENDER_PG_IDLE_HYSTERESIS, D_SKL_PLUS);
2415         MMIO_DH(0x4ddc, D_SKL, NULL, skl_misc_ctl_write);
2416         MMIO_DH(0x42080, D_SKL, NULL, skl_misc_ctl_write);
2417         MMIO_D(0x45504, D_SKL);
2418         MMIO_D(0x45520, D_SKL);
2419         MMIO_D(0x46000, D_SKL);
2420         MMIO_DH(0x46010, D_SKL, NULL, skl_lcpll_write);
2421         MMIO_DH(0x46014, D_SKL, NULL, skl_lcpll_write);
2422         MMIO_D(0x6C040, D_SKL);
2423         MMIO_D(0x6C048, D_SKL);
2424         MMIO_D(0x6C050, D_SKL);
2425         MMIO_D(0x6C044, D_SKL);
2426         MMIO_D(0x6C04C, D_SKL);
2427         MMIO_D(0x6C054, D_SKL);
2428         MMIO_D(0x6c058, D_SKL);
2429         MMIO_D(0x6c05c, D_SKL);
2430         MMIO_DH(0X6c060, D_SKL, dpll_status_read, NULL);
2431
2432         MMIO_DH(SKL_PS_WIN_POS(PIPE_A, 0), D_SKL, NULL, pf_write);
2433         MMIO_DH(SKL_PS_WIN_POS(PIPE_A, 1), D_SKL, NULL, pf_write);
2434         MMIO_DH(SKL_PS_WIN_POS(PIPE_B, 0), D_SKL, NULL, pf_write);
2435         MMIO_DH(SKL_PS_WIN_POS(PIPE_B, 1), D_SKL, NULL, pf_write);
2436         MMIO_DH(SKL_PS_WIN_POS(PIPE_C, 0), D_SKL, NULL, pf_write);
2437         MMIO_DH(SKL_PS_WIN_POS(PIPE_C, 1), D_SKL, NULL, pf_write);
2438
2439         MMIO_DH(SKL_PS_WIN_SZ(PIPE_A, 0), D_SKL, NULL, pf_write);
2440         MMIO_DH(SKL_PS_WIN_SZ(PIPE_A, 1), D_SKL, NULL, pf_write);
2441         MMIO_DH(SKL_PS_WIN_SZ(PIPE_B, 0), D_SKL, NULL, pf_write);
2442         MMIO_DH(SKL_PS_WIN_SZ(PIPE_B, 1), D_SKL, NULL, pf_write);
2443         MMIO_DH(SKL_PS_WIN_SZ(PIPE_C, 0), D_SKL, NULL, pf_write);
2444         MMIO_DH(SKL_PS_WIN_SZ(PIPE_C, 1), D_SKL, NULL, pf_write);
2445
2446         MMIO_DH(SKL_PS_CTRL(PIPE_A, 0), D_SKL, NULL, pf_write);
2447         MMIO_DH(SKL_PS_CTRL(PIPE_A, 1), D_SKL, NULL, pf_write);
2448         MMIO_DH(SKL_PS_CTRL(PIPE_B, 0), D_SKL, NULL, pf_write);
2449         MMIO_DH(SKL_PS_CTRL(PIPE_B, 1), D_SKL, NULL, pf_write);
2450         MMIO_DH(SKL_PS_CTRL(PIPE_C, 0), D_SKL, NULL, pf_write);
2451         MMIO_DH(SKL_PS_CTRL(PIPE_C, 1), D_SKL, NULL, pf_write);
2452
2453         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 0), D_SKL, NULL, NULL);
2454         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 1), D_SKL, NULL, NULL);
2455         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 2), D_SKL, NULL, NULL);
2456         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 3), D_SKL, NULL, NULL);
2457
2458         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 0), D_SKL, NULL, NULL);
2459         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 1), D_SKL, NULL, NULL);
2460         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 2), D_SKL, NULL, NULL);
2461         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 3), D_SKL, NULL, NULL);
2462
2463         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 0), D_SKL, NULL, NULL);
2464         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 1), D_SKL, NULL, NULL);
2465         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 2), D_SKL, NULL, NULL);
2466         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 3), D_SKL, NULL, NULL);
2467
2468         MMIO_DH(CUR_BUF_CFG(PIPE_A), D_SKL, NULL, NULL);
2469         MMIO_DH(CUR_BUF_CFG(PIPE_B), D_SKL, NULL, NULL);
2470         MMIO_DH(CUR_BUF_CFG(PIPE_C), D_SKL, NULL, NULL);
2471
2472         MMIO_F(PLANE_WM(PIPE_A, 0, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2473         MMIO_F(PLANE_WM(PIPE_A, 1, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2474         MMIO_F(PLANE_WM(PIPE_A, 2, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2475
2476         MMIO_F(PLANE_WM(PIPE_B, 0, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2477         MMIO_F(PLANE_WM(PIPE_B, 1, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2478         MMIO_F(PLANE_WM(PIPE_B, 2, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2479
2480         MMIO_F(PLANE_WM(PIPE_C, 0, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2481         MMIO_F(PLANE_WM(PIPE_C, 1, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2482         MMIO_F(PLANE_WM(PIPE_C, 2, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2483
2484         MMIO_F(CUR_WM(PIPE_A, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2485         MMIO_F(CUR_WM(PIPE_B, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2486         MMIO_F(CUR_WM(PIPE_C, 0), 4 * 8, 0, 0, 0, D_SKL, NULL, NULL);
2487
2488         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 0), D_SKL, NULL, NULL);
2489         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 1), D_SKL, NULL, NULL);
2490         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 2), D_SKL, NULL, NULL);
2491
2492         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 0), D_SKL, NULL, NULL);
2493         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 1), D_SKL, NULL, NULL);
2494         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 2), D_SKL, NULL, NULL);
2495
2496         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 0), D_SKL, NULL, NULL);
2497         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 1), D_SKL, NULL, NULL);
2498         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 2), D_SKL, NULL, NULL);
2499
2500         MMIO_DH(CUR_WM_TRANS(PIPE_A), D_SKL, NULL, NULL);
2501         MMIO_DH(CUR_WM_TRANS(PIPE_B), D_SKL, NULL, NULL);
2502         MMIO_DH(CUR_WM_TRANS(PIPE_C), D_SKL, NULL, NULL);
2503
2504         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 0), D_SKL, NULL, NULL);
2505         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 1), D_SKL, NULL, NULL);
2506         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 2), D_SKL, NULL, NULL);
2507         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 3), D_SKL, NULL, NULL);
2508
2509         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 0), D_SKL, NULL, NULL);
2510         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 1), D_SKL, NULL, NULL);
2511         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 2), D_SKL, NULL, NULL);
2512         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 3), D_SKL, NULL, NULL);
2513
2514         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 0), D_SKL, NULL, NULL);
2515         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 1), D_SKL, NULL, NULL);
2516         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 2), D_SKL, NULL, NULL);
2517         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 3), D_SKL, NULL, NULL);
2518
2519         MMIO_DH(_REG_701C0(PIPE_A, 1), D_SKL, NULL, NULL);
2520         MMIO_DH(_REG_701C0(PIPE_A, 2), D_SKL, NULL, NULL);
2521         MMIO_DH(_REG_701C0(PIPE_A, 3), D_SKL, NULL, NULL);
2522         MMIO_DH(_REG_701C0(PIPE_A, 4), D_SKL, NULL, NULL);
2523
2524         MMIO_DH(_REG_701C0(PIPE_B, 1), D_SKL, NULL, NULL);
2525         MMIO_DH(_REG_701C0(PIPE_B, 2), D_SKL, NULL, NULL);
2526         MMIO_DH(_REG_701C0(PIPE_B, 3), D_SKL, NULL, NULL);
2527         MMIO_DH(_REG_701C0(PIPE_B, 4), D_SKL, NULL, NULL);
2528
2529         MMIO_DH(_REG_701C0(PIPE_C, 1), D_SKL, NULL, NULL);
2530         MMIO_DH(_REG_701C0(PIPE_C, 2), D_SKL, NULL, NULL);
2531         MMIO_DH(_REG_701C0(PIPE_C, 3), D_SKL, NULL, NULL);
2532         MMIO_DH(_REG_701C0(PIPE_C, 4), D_SKL, NULL, NULL);
2533
2534         MMIO_DH(_REG_701C4(PIPE_A, 1), D_SKL, NULL, NULL);
2535         MMIO_DH(_REG_701C4(PIPE_A, 2), D_SKL, NULL, NULL);
2536         MMIO_DH(_REG_701C4(PIPE_A, 3), D_SKL, NULL, NULL);
2537         MMIO_DH(_REG_701C4(PIPE_A, 4), D_SKL, NULL, NULL);
2538
2539         MMIO_DH(_REG_701C4(PIPE_B, 1), D_SKL, NULL, NULL);
2540         MMIO_DH(_REG_701C4(PIPE_B, 2), D_SKL, NULL, NULL);
2541         MMIO_DH(_REG_701C4(PIPE_B, 3), D_SKL, NULL, NULL);
2542         MMIO_DH(_REG_701C4(PIPE_B, 4), D_SKL, NULL, NULL);
2543
2544         MMIO_DH(_REG_701C4(PIPE_C, 1), D_SKL, NULL, NULL);
2545         MMIO_DH(_REG_701C4(PIPE_C, 2), D_SKL, NULL, NULL);
2546         MMIO_DH(_REG_701C4(PIPE_C, 3), D_SKL, NULL, NULL);
2547         MMIO_DH(_REG_701C4(PIPE_C, 4), D_SKL, NULL, NULL);
2548
2549         MMIO_D(0x70380, D_SKL);
2550         MMIO_D(0x71380, D_SKL);
2551         MMIO_D(0x72380, D_SKL);
2552         MMIO_D(0x7039c, D_SKL);
2553
2554         MMIO_F(0x80000, 0x3000, 0, 0, 0, D_SKL, NULL, NULL);
2555         MMIO_D(0x8f074, D_SKL);
2556         MMIO_D(0x8f004, D_SKL);
2557         MMIO_D(0x8f034, D_SKL);
2558
2559         MMIO_D(0xb11c, D_SKL);
2560
2561         MMIO_D(0x51000, D_SKL);
2562         MMIO_D(0x6c00c, D_SKL);
2563
2564         MMIO_F(0xc800, 0x7f8, 0, 0, 0, D_SKL, NULL, NULL);
2565         MMIO_F(0xb020, 0x80, 0, 0, 0, D_SKL, NULL, NULL);
2566
2567         MMIO_D(0xd08, D_SKL);
2568         MMIO_D(0x20e0, D_SKL);
2569         MMIO_D(0x20ec, D_SKL);
2570
2571         /* TRTT */
2572         MMIO_D(0x4de0, D_SKL);
2573         MMIO_D(0x4de4, D_SKL);
2574         MMIO_D(0x4de8, D_SKL);
2575         MMIO_D(0x4dec, D_SKL);
2576         MMIO_D(0x4df0, D_SKL);
2577         MMIO_DH(0x4df4, D_SKL, NULL, gen9_trtte_write);
2578         MMIO_DH(0x4dfc, D_SKL, NULL, gen9_trtt_chicken_write);
2579
2580         MMIO_D(0x45008, D_SKL);
2581
2582         MMIO_D(0x46430, D_SKL);
2583
2584         MMIO_D(0x46520, D_SKL);
2585
2586         MMIO_D(0xc403c, D_SKL);
2587         MMIO_D(0xb004, D_SKL);
2588         MMIO_DH(DMA_CTRL, D_SKL_PLUS, NULL, dma_ctrl_write);
2589
2590         MMIO_D(0x65900, D_SKL);
2591         MMIO_D(0x1082c0, D_SKL);
2592         MMIO_D(0x4068, D_SKL);
2593         MMIO_D(0x67054, D_SKL);
2594         MMIO_D(0x6e560, D_SKL);
2595         MMIO_D(0x6e554, D_SKL);
2596         MMIO_D(0x2b20, D_SKL);
2597         MMIO_D(0x65f00, D_SKL);
2598         MMIO_D(0x65f08, D_SKL);
2599         MMIO_D(0x320f0, D_SKL);
2600
2601         MMIO_D(_REG_VCS2_EXCC, D_SKL);
2602         MMIO_D(0x70034, D_SKL);
2603         MMIO_D(0x71034, D_SKL);
2604         MMIO_D(0x72034, D_SKL);
2605
2606         MMIO_D(_PLANE_KEYVAL_1(PIPE_A), D_SKL);
2607         MMIO_D(_PLANE_KEYVAL_1(PIPE_B), D_SKL);
2608         MMIO_D(_PLANE_KEYVAL_1(PIPE_C), D_SKL);
2609         MMIO_D(_PLANE_KEYMSK_1(PIPE_A), D_SKL);
2610         MMIO_D(_PLANE_KEYMSK_1(PIPE_B), D_SKL);
2611         MMIO_D(_PLANE_KEYMSK_1(PIPE_C), D_SKL);
2612
2613         MMIO_D(0x44500, D_SKL);
2614         return 0;
2615 }
2616
2617 /**
2618  * intel_gvt_find_mmio_info - find MMIO information entry by aligned offset
2619  * @gvt: GVT device
2620  * @offset: register offset
2621  *
2622  * This function is used to find the MMIO information entry from hash table
2623  *
2624  * Returns:
2625  * pointer to MMIO information entry, NULL if not exists
2626  */
2627 struct intel_gvt_mmio_info *intel_gvt_find_mmio_info(struct intel_gvt *gvt,
2628         unsigned int offset)
2629 {
2630         struct intel_gvt_mmio_info *e;
2631
2632         WARN_ON(!IS_ALIGNED(offset, 4));
2633
2634         hash_for_each_possible(gvt->mmio.mmio_info_table, e, node, offset) {
2635                 if (e->offset == offset)
2636                         return e;
2637         }
2638         return NULL;
2639 }
2640
2641 /**
2642  * intel_gvt_clean_mmio_info - clean up MMIO information table for GVT device
2643  * @gvt: GVT device
2644  *
2645  * This function is called at the driver unloading stage, to clean up the MMIO
2646  * information table of GVT device
2647  *
2648  */
2649 void intel_gvt_clean_mmio_info(struct intel_gvt *gvt)
2650 {
2651         struct hlist_node *tmp;
2652         struct intel_gvt_mmio_info *e;
2653         int i;
2654
2655         hash_for_each_safe(gvt->mmio.mmio_info_table, i, tmp, e, node)
2656                 kfree(e);
2657
2658         vfree(gvt->mmio.mmio_attribute);
2659         gvt->mmio.mmio_attribute = NULL;
2660 }
2661
2662 /**
2663  * intel_gvt_setup_mmio_info - setup MMIO information table for GVT device
2664  * @gvt: GVT device
2665  *
2666  * This function is called at the initialization stage, to setup the MMIO
2667  * information table for GVT device
2668  *
2669  * Returns:
2670  * zero on success, negative if failed.
2671  */
2672 int intel_gvt_setup_mmio_info(struct intel_gvt *gvt)
2673 {
2674         struct intel_gvt_device_info *info = &gvt->device_info;
2675         struct drm_i915_private *dev_priv = gvt->dev_priv;
2676         int ret;
2677
2678         gvt->mmio.mmio_attribute = vzalloc(info->mmio_size);
2679         if (!gvt->mmio.mmio_attribute)
2680                 return -ENOMEM;
2681
2682         ret = init_generic_mmio_info(gvt);
2683         if (ret)
2684                 goto err;
2685
2686         if (IS_BROADWELL(dev_priv)) {
2687                 ret = init_broadwell_mmio_info(gvt);
2688                 if (ret)
2689                         goto err;
2690         } else if (IS_SKYLAKE(dev_priv)) {
2691                 ret = init_broadwell_mmio_info(gvt);
2692                 if (ret)
2693                         goto err;
2694                 ret = init_skl_mmio_info(gvt);
2695                 if (ret)
2696                         goto err;
2697         }
2698         return 0;
2699 err:
2700         intel_gvt_clean_mmio_info(gvt);
2701         return ret;
2702 }
2703
2704 /**
2705  * intel_gvt_mmio_set_accessed - mark a MMIO has been accessed
2706  * @gvt: a GVT device
2707  * @offset: register offset
2708  *
2709  */
2710 void intel_gvt_mmio_set_accessed(struct intel_gvt *gvt, unsigned int offset)
2711 {
2712         gvt->mmio.mmio_attribute[offset >> 2] |=
2713                 F_ACCESSED;
2714 }
2715
2716 /**
2717  * intel_gvt_mmio_is_cmd_accessed - mark a MMIO could be accessed by command
2718  * @gvt: a GVT device
2719  * @offset: register offset
2720  *
2721  */
2722 bool intel_gvt_mmio_is_cmd_access(struct intel_gvt *gvt,
2723                 unsigned int offset)
2724 {
2725         return gvt->mmio.mmio_attribute[offset >> 2] &
2726                 F_CMD_ACCESS;
2727 }
2728
2729 /**
2730  * intel_gvt_mmio_is_unalign - mark a MMIO could be accessed unaligned
2731  * @gvt: a GVT device
2732  * @offset: register offset
2733  *
2734  */
2735 bool intel_gvt_mmio_is_unalign(struct intel_gvt *gvt,
2736                 unsigned int offset)
2737 {
2738         return gvt->mmio.mmio_attribute[offset >> 2] &
2739                 F_UNALIGN;
2740 }
2741
2742 /**
2743  * intel_gvt_mmio_set_cmd_accessed - mark a MMIO has been accessed by command
2744  * @gvt: a GVT device
2745  * @offset: register offset
2746  *
2747  */
2748 void intel_gvt_mmio_set_cmd_accessed(struct intel_gvt *gvt,
2749                 unsigned int offset)
2750 {
2751         gvt->mmio.mmio_attribute[offset >> 2] |=
2752                 F_CMD_ACCESSED;
2753 }
2754
2755 /**
2756  * intel_gvt_mmio_has_mode_mask - if a MMIO has a mode mask
2757  * @gvt: a GVT device
2758  * @offset: register offset
2759  *
2760  * Returns:
2761  * True if a MMIO has a mode mask in its higher 16 bits, false if it isn't.
2762  *
2763  */
2764 bool intel_gvt_mmio_has_mode_mask(struct intel_gvt *gvt, unsigned int offset)
2765 {
2766         return gvt->mmio.mmio_attribute[offset >> 2] &
2767                 F_MODE_MASK;
2768 }
2769
2770 /**
2771  * intel_vgpu_default_mmio_read - default MMIO read handler
2772  * @vgpu: a vGPU
2773  * @offset: access offset
2774  * @p_data: data return buffer
2775  * @bytes: access data length
2776  *
2777  * Returns:
2778  * Zero on success, negative error code if failed.
2779  */
2780 int intel_vgpu_default_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
2781                 void *p_data, unsigned int bytes)
2782 {
2783         read_vreg(vgpu, offset, p_data, bytes);
2784         return 0;
2785 }
2786
2787 /**
2788  * intel_t_default_mmio_write - default MMIO write handler
2789  * @vgpu: a vGPU
2790  * @offset: access offset
2791  * @p_data: write data buffer
2792  * @bytes: access data length
2793  *
2794  * Returns:
2795  * Zero on success, negative error code if failed.
2796  */
2797 int intel_vgpu_default_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
2798                 void *p_data, unsigned int bytes)
2799 {
2800         write_vreg(vgpu, offset, p_data, bytes);
2801         return 0;
2802 }