Merge branch 'for-4.16' of git://git.kernel.org/pub/scm/linux/kernel/git/tj/libata
[sfrench/cifs-2.6.git] / drivers / ata / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2008-2009: Marvell Corporation, all rights reserved.
5  * Copyright 2005: EMC Corporation, all rights reserved.
6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
7  *
8  * Originally written by Brett Russ.
9  * Extensive overhaul and enhancement by Mark Lord <mlord@pobox.com>.
10  *
11  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
12  *
13  * This program is free software; you can redistribute it and/or modify
14  * it under the terms of the GNU General Public License as published by
15  * the Free Software Foundation; version 2 of the License.
16  *
17  * This program is distributed in the hope that it will be useful,
18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
20  * GNU General Public License for more details.
21  *
22  * You should have received a copy of the GNU General Public License
23  * along with this program; if not, write to the Free Software
24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
25  *
26  */
27
28 /*
29  * sata_mv TODO list:
30  *
31  * --> Develop a low-power-consumption strategy, and implement it.
32  *
33  * --> Add sysfs attributes for per-chip / per-HC IRQ coalescing thresholds.
34  *
35  * --> [Experiment, Marvell value added] Is it possible to use target
36  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
37  *       creating LibATA target mode support would be very interesting.
38  *
39  *       Target mode, for those without docs, is the ability to directly
40  *       connect two SATA ports.
41  */
42
43 /*
44  * 80x1-B2 errata PCI#11:
45  *
46  * Users of the 6041/6081 Rev.B2 chips (current is C0)
47  * should be careful to insert those cards only onto PCI-X bus #0,
48  * and only in device slots 0..7, not higher.  The chips may not
49  * work correctly otherwise  (note: this is a pretty rare condition).
50  */
51
52 #include <linux/kernel.h>
53 #include <linux/module.h>
54 #include <linux/pci.h>
55 #include <linux/init.h>
56 #include <linux/blkdev.h>
57 #include <linux/delay.h>
58 #include <linux/interrupt.h>
59 #include <linux/dmapool.h>
60 #include <linux/dma-mapping.h>
61 #include <linux/device.h>
62 #include <linux/clk.h>
63 #include <linux/phy/phy.h>
64 #include <linux/platform_device.h>
65 #include <linux/ata_platform.h>
66 #include <linux/mbus.h>
67 #include <linux/bitops.h>
68 #include <linux/gfp.h>
69 #include <linux/of.h>
70 #include <linux/of_irq.h>
71 #include <scsi/scsi_host.h>
72 #include <scsi/scsi_cmnd.h>
73 #include <scsi/scsi_device.h>
74 #include <linux/libata.h>
75
76 #define DRV_NAME        "sata_mv"
77 #define DRV_VERSION     "1.28"
78
79 /*
80  * module options
81  */
82
83 #ifdef CONFIG_PCI
84 static int msi;
85 module_param(msi, int, S_IRUGO);
86 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
87 #endif
88
89 static int irq_coalescing_io_count;
90 module_param(irq_coalescing_io_count, int, S_IRUGO);
91 MODULE_PARM_DESC(irq_coalescing_io_count,
92                  "IRQ coalescing I/O count threshold (0..255)");
93
94 static int irq_coalescing_usecs;
95 module_param(irq_coalescing_usecs, int, S_IRUGO);
96 MODULE_PARM_DESC(irq_coalescing_usecs,
97                  "IRQ coalescing time threshold in usecs");
98
99 enum {
100         /* BAR's are enumerated in terms of pci_resource_start() terms */
101         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
102         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
103         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
104
105         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
106         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
107
108         /* For use with both IRQ coalescing methods ("all ports" or "per-HC" */
109         COAL_CLOCKS_PER_USEC    = 150,          /* for calculating COAL_TIMEs */
110         MAX_COAL_TIME_THRESHOLD = ((1 << 24) - 1), /* internal clocks count */
111         MAX_COAL_IO_COUNT       = 255,          /* completed I/O count */
112
113         MV_PCI_REG_BASE         = 0,
114
115         /*
116          * Per-chip ("all ports") interrupt coalescing feature.
117          * This is only for GEN_II / GEN_IIE hardware.
118          *
119          * Coalescing defers the interrupt until either the IO_THRESHOLD
120          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
121          */
122         COAL_REG_BASE           = 0x18000,
123         IRQ_COAL_CAUSE          = (COAL_REG_BASE + 0x08),
124         ALL_PORTS_COAL_IRQ      = (1 << 4),     /* all ports irq event */
125
126         IRQ_COAL_IO_THRESHOLD   = (COAL_REG_BASE + 0xcc),
127         IRQ_COAL_TIME_THRESHOLD = (COAL_REG_BASE + 0xd0),
128
129         /*
130          * Registers for the (unused here) transaction coalescing feature:
131          */
132         TRAN_COAL_CAUSE_LO      = (COAL_REG_BASE + 0x88),
133         TRAN_COAL_CAUSE_HI      = (COAL_REG_BASE + 0x8c),
134
135         SATAHC0_REG_BASE        = 0x20000,
136         FLASH_CTL               = 0x1046c,
137         GPIO_PORT_CTL           = 0x104f0,
138         RESET_CFG               = 0x180d8,
139
140         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
141         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
142         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
143         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
144
145         MV_MAX_Q_DEPTH          = 32,
146         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
147
148         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
149          * CRPB needs alignment on a 256B boundary. Size == 256B
150          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
151          */
152         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
153         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
154         MV_MAX_SG_CT            = 256,
155         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
156
157         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
158         MV_PORT_HC_SHIFT        = 2,
159         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
160         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
161         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
162
163         /* Host Flags */
164         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
165
166         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_PIO_POLLING,
167
168         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
169
170         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | ATA_FLAG_NCQ |
171                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA,
172
173         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
174
175         CRQB_FLAG_READ          = (1 << 0),
176         CRQB_TAG_SHIFT          = 1,
177         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
178         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
179         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
180         CRQB_CMD_ADDR_SHIFT     = 8,
181         CRQB_CMD_CS             = (0x2 << 11),
182         CRQB_CMD_LAST           = (1 << 15),
183
184         CRPB_FLAG_STATUS_SHIFT  = 8,
185         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
186         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
187
188         EPRD_FLAG_END_OF_TBL    = (1 << 31),
189
190         /* PCI interface registers */
191
192         MV_PCI_COMMAND          = 0xc00,
193         MV_PCI_COMMAND_MWRCOM   = (1 << 4),     /* PCI Master Write Combining */
194         MV_PCI_COMMAND_MRDTRIG  = (1 << 7),     /* PCI Master Read Trigger */
195
196         PCI_MAIN_CMD_STS        = 0xd30,
197         STOP_PCI_MASTER         = (1 << 2),
198         PCI_MASTER_EMPTY        = (1 << 3),
199         GLOB_SFT_RST            = (1 << 4),
200
201         MV_PCI_MODE             = 0xd00,
202         MV_PCI_MODE_MASK        = 0x30,
203
204         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
205         MV_PCI_DISC_TIMER       = 0xd04,
206         MV_PCI_MSI_TRIGGER      = 0xc38,
207         MV_PCI_SERR_MASK        = 0xc28,
208         MV_PCI_XBAR_TMOUT       = 0x1d04,
209         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
210         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
211         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
212         MV_PCI_ERR_COMMAND      = 0x1d50,
213
214         PCI_IRQ_CAUSE           = 0x1d58,
215         PCI_IRQ_MASK            = 0x1d5c,
216         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
217
218         PCIE_IRQ_CAUSE          = 0x1900,
219         PCIE_IRQ_MASK           = 0x1910,
220         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
221
222         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
223         PCI_HC_MAIN_IRQ_CAUSE   = 0x1d60,
224         PCI_HC_MAIN_IRQ_MASK    = 0x1d64,
225         SOC_HC_MAIN_IRQ_CAUSE   = 0x20020,
226         SOC_HC_MAIN_IRQ_MASK    = 0x20024,
227         ERR_IRQ                 = (1 << 0),     /* shift by (2 * port #) */
228         DONE_IRQ                = (1 << 1),     /* shift by (2 * port #) */
229         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
230         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
231         DONE_IRQ_0_3            = 0x000000aa,   /* DONE_IRQ ports 0,1,2,3 */
232         DONE_IRQ_4_7            = (DONE_IRQ_0_3 << HC_SHIFT),  /* 4,5,6,7 */
233         PCI_ERR                 = (1 << 18),
234         TRAN_COAL_LO_DONE       = (1 << 19),    /* transaction coalescing */
235         TRAN_COAL_HI_DONE       = (1 << 20),    /* transaction coalescing */
236         PORTS_0_3_COAL_DONE     = (1 << 8),     /* HC0 IRQ coalescing */
237         PORTS_4_7_COAL_DONE     = (1 << 17),    /* HC1 IRQ coalescing */
238         ALL_PORTS_COAL_DONE     = (1 << 21),    /* GEN_II(E) IRQ coalescing */
239         GPIO_INT                = (1 << 22),
240         SELF_INT                = (1 << 23),
241         TWSI_INT                = (1 << 24),
242         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
243         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
244         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
245
246         /* SATAHC registers */
247         HC_CFG                  = 0x00,
248
249         HC_IRQ_CAUSE            = 0x14,
250         DMA_IRQ                 = (1 << 0),     /* shift by port # */
251         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
252         DEV_IRQ                 = (1 << 8),     /* shift by port # */
253
254         /*
255          * Per-HC (Host-Controller) interrupt coalescing feature.
256          * This is present on all chip generations.
257          *
258          * Coalescing defers the interrupt until either the IO_THRESHOLD
259          * (count of completed I/Os) is met, or the TIME_THRESHOLD is met.
260          */
261         HC_IRQ_COAL_IO_THRESHOLD        = 0x000c,
262         HC_IRQ_COAL_TIME_THRESHOLD      = 0x0010,
263
264         SOC_LED_CTRL            = 0x2c,
265         SOC_LED_CTRL_BLINK      = (1 << 0),     /* Active LED blink */
266         SOC_LED_CTRL_ACT_PRESENCE = (1 << 2),   /* Multiplex dev presence */
267                                                 /*  with dev activity LED */
268
269         /* Shadow block registers */
270         SHD_BLK                 = 0x100,
271         SHD_CTL_AST             = 0x20,         /* ofs from SHD_BLK */
272
273         /* SATA registers */
274         SATA_STATUS             = 0x300,  /* ctrl, err regs follow status */
275         SATA_ACTIVE             = 0x350,
276         FIS_IRQ_CAUSE           = 0x364,
277         FIS_IRQ_CAUSE_AN        = (1 << 9),     /* async notification */
278
279         LTMODE                  = 0x30c,        /* requires read-after-write */
280         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
281
282         PHY_MODE2               = 0x330,
283         PHY_MODE3               = 0x310,
284
285         PHY_MODE4               = 0x314,        /* requires read-after-write */
286         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
287         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
288         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
289         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
290
291         SATA_IFCTL              = 0x344,
292         SATA_TESTCTL            = 0x348,
293         SATA_IFSTAT             = 0x34c,
294         VENDOR_UNIQUE_FIS       = 0x35c,
295
296         FISCFG                  = 0x360,
297         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
298         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
299
300         PHY_MODE9_GEN2          = 0x398,
301         PHY_MODE9_GEN1          = 0x39c,
302         PHYCFG_OFS              = 0x3a0,        /* only in 65n devices */
303
304         MV5_PHY_MODE            = 0x74,
305         MV5_LTMODE              = 0x30,
306         MV5_PHY_CTL             = 0x0C,
307         SATA_IFCFG              = 0x050,
308         LP_PHY_CTL              = 0x058,
309         LP_PHY_CTL_PIN_PU_PLL   = (1 << 0),
310         LP_PHY_CTL_PIN_PU_RX    = (1 << 1),
311         LP_PHY_CTL_PIN_PU_TX    = (1 << 2),
312         LP_PHY_CTL_GEN_TX_3G    = (1 << 5),
313         LP_PHY_CTL_GEN_RX_3G    = (1 << 9),
314
315         MV_M2_PREAMP_MASK       = 0x7e0,
316
317         /* Port registers */
318         EDMA_CFG                = 0,
319         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
320         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
321         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
322         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
323         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
324         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
325         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
326
327         EDMA_ERR_IRQ_CAUSE      = 0x8,
328         EDMA_ERR_IRQ_MASK       = 0xc,
329         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
330         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
331         EDMA_ERR_DEV            = (1 << 2),     /* device error */
332         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
333         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
334         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
335         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
336         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
337         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
338         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
339         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
340         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
341         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
342         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
343
344         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
345         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
346         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
347         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
348         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
349
350         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
351
352         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
353         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
354         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
355         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
356         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
357         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
358
359         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
360
361         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
362         EDMA_ERR_OVERRUN_5      = (1 << 5),
363         EDMA_ERR_UNDERRUN_5     = (1 << 6),
364
365         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
366                                   EDMA_ERR_LNK_CTRL_RX_1 |
367                                   EDMA_ERR_LNK_CTRL_RX_3 |
368                                   EDMA_ERR_LNK_CTRL_TX,
369
370         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
371                                   EDMA_ERR_PRD_PAR |
372                                   EDMA_ERR_DEV_DCON |
373                                   EDMA_ERR_DEV_CON |
374                                   EDMA_ERR_SERR |
375                                   EDMA_ERR_SELF_DIS |
376                                   EDMA_ERR_CRQB_PAR |
377                                   EDMA_ERR_CRPB_PAR |
378                                   EDMA_ERR_INTRL_PAR |
379                                   EDMA_ERR_IORDY |
380                                   EDMA_ERR_LNK_CTRL_RX_2 |
381                                   EDMA_ERR_LNK_DATA_RX |
382                                   EDMA_ERR_LNK_DATA_TX |
383                                   EDMA_ERR_TRANS_PROTO,
384
385         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
386                                   EDMA_ERR_PRD_PAR |
387                                   EDMA_ERR_DEV_DCON |
388                                   EDMA_ERR_DEV_CON |
389                                   EDMA_ERR_OVERRUN_5 |
390                                   EDMA_ERR_UNDERRUN_5 |
391                                   EDMA_ERR_SELF_DIS_5 |
392                                   EDMA_ERR_CRQB_PAR |
393                                   EDMA_ERR_CRPB_PAR |
394                                   EDMA_ERR_INTRL_PAR |
395                                   EDMA_ERR_IORDY,
396
397         EDMA_REQ_Q_BASE_HI      = 0x10,
398         EDMA_REQ_Q_IN_PTR       = 0x14,         /* also contains BASE_LO */
399
400         EDMA_REQ_Q_OUT_PTR      = 0x18,
401         EDMA_REQ_Q_PTR_SHIFT    = 5,
402
403         EDMA_RSP_Q_BASE_HI      = 0x1c,
404         EDMA_RSP_Q_IN_PTR       = 0x20,
405         EDMA_RSP_Q_OUT_PTR      = 0x24,         /* also contains BASE_LO */
406         EDMA_RSP_Q_PTR_SHIFT    = 3,
407
408         EDMA_CMD                = 0x28,         /* EDMA command register */
409         EDMA_EN                 = (1 << 0),     /* enable EDMA */
410         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
411         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
412
413         EDMA_STATUS             = 0x30,         /* EDMA engine status */
414         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
415         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
416
417         EDMA_IORDY_TMOUT        = 0x34,
418         EDMA_ARB_CFG            = 0x38,
419
420         EDMA_HALTCOND           = 0x60,         /* GenIIe halt conditions */
421         EDMA_UNKNOWN_RSVD       = 0x6C,         /* GenIIe unknown/reserved */
422
423         BMDMA_CMD               = 0x224,        /* bmdma command register */
424         BMDMA_STATUS            = 0x228,        /* bmdma status register */
425         BMDMA_PRD_LOW           = 0x22c,        /* bmdma PRD addr 31:0 */
426         BMDMA_PRD_HIGH          = 0x230,        /* bmdma PRD addr 63:32 */
427
428         /* Host private flags (hp_flags) */
429         MV_HP_FLAG_MSI          = (1 << 0),
430         MV_HP_ERRATA_50XXB0     = (1 << 1),
431         MV_HP_ERRATA_50XXB2     = (1 << 2),
432         MV_HP_ERRATA_60X1B2     = (1 << 3),
433         MV_HP_ERRATA_60X1C0     = (1 << 4),
434         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
435         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
436         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
437         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
438         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
439         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
440         MV_HP_QUIRK_LED_BLINK_EN = (1 << 12),   /* is led blinking enabled? */
441         MV_HP_FIX_LP_PHY_CTL    = (1 << 13),    /* fix speed in LP_PHY_CTL ? */
442
443         /* Port private flags (pp_flags) */
444         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
445         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
446         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
447         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
448         MV_PP_FLAG_FAKE_ATA_BUSY = (1 << 4),    /* ignore initial ATA_DRDY */
449 };
450
451 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
452 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
453 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
454 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
455 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
456
457 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
458 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
459
460 enum {
461         /* DMA boundary 0xffff is required by the s/g splitting
462          * we need on /length/ in mv_fill-sg().
463          */
464         MV_DMA_BOUNDARY         = 0xffffU,
465
466         /* mask of register bits containing lower 32 bits
467          * of EDMA request queue DMA address
468          */
469         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
470
471         /* ditto, for response queue */
472         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
473 };
474
475 enum chip_type {
476         chip_504x,
477         chip_508x,
478         chip_5080,
479         chip_604x,
480         chip_608x,
481         chip_6042,
482         chip_7042,
483         chip_soc,
484 };
485
486 /* Command ReQuest Block: 32B */
487 struct mv_crqb {
488         __le32                  sg_addr;
489         __le32                  sg_addr_hi;
490         __le16                  ctrl_flags;
491         __le16                  ata_cmd[11];
492 };
493
494 struct mv_crqb_iie {
495         __le32                  addr;
496         __le32                  addr_hi;
497         __le32                  flags;
498         __le32                  len;
499         __le32                  ata_cmd[4];
500 };
501
502 /* Command ResPonse Block: 8B */
503 struct mv_crpb {
504         __le16                  id;
505         __le16                  flags;
506         __le32                  tmstmp;
507 };
508
509 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
510 struct mv_sg {
511         __le32                  addr;
512         __le32                  flags_size;
513         __le32                  addr_hi;
514         __le32                  reserved;
515 };
516
517 /*
518  * We keep a local cache of a few frequently accessed port
519  * registers here, to avoid having to read them (very slow)
520  * when switching between EDMA and non-EDMA modes.
521  */
522 struct mv_cached_regs {
523         u32                     fiscfg;
524         u32                     ltmode;
525         u32                     haltcond;
526         u32                     unknown_rsvd;
527 };
528
529 struct mv_port_priv {
530         struct mv_crqb          *crqb;
531         dma_addr_t              crqb_dma;
532         struct mv_crpb          *crpb;
533         dma_addr_t              crpb_dma;
534         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
535         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
536
537         unsigned int            req_idx;
538         unsigned int            resp_idx;
539
540         u32                     pp_flags;
541         struct mv_cached_regs   cached;
542         unsigned int            delayed_eh_pmp_map;
543 };
544
545 struct mv_port_signal {
546         u32                     amps;
547         u32                     pre;
548 };
549
550 struct mv_host_priv {
551         u32                     hp_flags;
552         unsigned int            board_idx;
553         u32                     main_irq_mask;
554         struct mv_port_signal   signal[8];
555         const struct mv_hw_ops  *ops;
556         int                     n_ports;
557         void __iomem            *base;
558         void __iomem            *main_irq_cause_addr;
559         void __iomem            *main_irq_mask_addr;
560         u32                     irq_cause_offset;
561         u32                     irq_mask_offset;
562         u32                     unmask_all_irqs;
563
564         /*
565          * Needed on some devices that require their clocks to be enabled.
566          * These are optional: if the platform device does not have any
567          * clocks, they won't be used.  Also, if the underlying hardware
568          * does not support the common clock framework (CONFIG_HAVE_CLK=n),
569          * all the clock operations become no-ops (see clk.h).
570          */
571         struct clk              *clk;
572         struct clk              **port_clks;
573         /*
574          * Some devices have a SATA PHY which can be enabled/disabled
575          * in order to save power. These are optional: if the platform
576          * devices does not have any phy, they won't be used.
577          */
578         struct phy              **port_phys;
579         /*
580          * These consistent DMA memory pools give us guaranteed
581          * alignment for hardware-accessed data structures,
582          * and less memory waste in accomplishing the alignment.
583          */
584         struct dma_pool         *crqb_pool;
585         struct dma_pool         *crpb_pool;
586         struct dma_pool         *sg_tbl_pool;
587 };
588
589 struct mv_hw_ops {
590         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
591                            unsigned int port);
592         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
593         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
594                            void __iomem *mmio);
595         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
596                         unsigned int n_hc);
597         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
598         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
599 };
600
601 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
602 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
603 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
604 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
605 static int mv_port_start(struct ata_port *ap);
606 static void mv_port_stop(struct ata_port *ap);
607 static int mv_qc_defer(struct ata_queued_cmd *qc);
608 static void mv_qc_prep(struct ata_queued_cmd *qc);
609 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
610 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
611 static int mv_hardreset(struct ata_link *link, unsigned int *class,
612                         unsigned long deadline);
613 static void mv_eh_freeze(struct ata_port *ap);
614 static void mv_eh_thaw(struct ata_port *ap);
615 static void mv6_dev_config(struct ata_device *dev);
616
617 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
618                            unsigned int port);
619 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
620 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
621                            void __iomem *mmio);
622 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
623                         unsigned int n_hc);
624 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
625 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
626
627 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
628                            unsigned int port);
629 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
630 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
631                            void __iomem *mmio);
632 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
633                         unsigned int n_hc);
634 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
635 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
636                                       void __iomem *mmio);
637 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
638                                       void __iomem *mmio);
639 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
640                                   void __iomem *mmio, unsigned int n_hc);
641 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
642                                       void __iomem *mmio);
643 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
644 static void mv_soc_65n_phy_errata(struct mv_host_priv *hpriv,
645                                   void __iomem *mmio, unsigned int port);
646 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
647 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
648                              unsigned int port_no);
649 static int mv_stop_edma(struct ata_port *ap);
650 static int mv_stop_edma_engine(void __iomem *port_mmio);
651 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
652
653 static void mv_pmp_select(struct ata_port *ap, int pmp);
654 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
655                                 unsigned long deadline);
656 static int  mv_softreset(struct ata_link *link, unsigned int *class,
657                                 unsigned long deadline);
658 static void mv_pmp_error_handler(struct ata_port *ap);
659 static void mv_process_crpb_entries(struct ata_port *ap,
660                                         struct mv_port_priv *pp);
661
662 static void mv_sff_irq_clear(struct ata_port *ap);
663 static int mv_check_atapi_dma(struct ata_queued_cmd *qc);
664 static void mv_bmdma_setup(struct ata_queued_cmd *qc);
665 static void mv_bmdma_start(struct ata_queued_cmd *qc);
666 static void mv_bmdma_stop(struct ata_queued_cmd *qc);
667 static u8   mv_bmdma_status(struct ata_port *ap);
668 static u8 mv_sff_check_status(struct ata_port *ap);
669
670 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
671  * because we have to allow room for worst case splitting of
672  * PRDs for 64K boundaries in mv_fill_sg().
673  */
674 #ifdef CONFIG_PCI
675 static struct scsi_host_template mv5_sht = {
676         ATA_BASE_SHT(DRV_NAME),
677         .sg_tablesize           = MV_MAX_SG_CT / 2,
678         .dma_boundary           = MV_DMA_BOUNDARY,
679 };
680 #endif
681 static struct scsi_host_template mv6_sht = {
682         ATA_NCQ_SHT(DRV_NAME),
683         .can_queue              = MV_MAX_Q_DEPTH - 1,
684         .sg_tablesize           = MV_MAX_SG_CT / 2,
685         .dma_boundary           = MV_DMA_BOUNDARY,
686 };
687
688 static struct ata_port_operations mv5_ops = {
689         .inherits               = &ata_sff_port_ops,
690
691         .lost_interrupt         = ATA_OP_NULL,
692
693         .qc_defer               = mv_qc_defer,
694         .qc_prep                = mv_qc_prep,
695         .qc_issue               = mv_qc_issue,
696
697         .freeze                 = mv_eh_freeze,
698         .thaw                   = mv_eh_thaw,
699         .hardreset              = mv_hardreset,
700
701         .scr_read               = mv5_scr_read,
702         .scr_write              = mv5_scr_write,
703
704         .port_start             = mv_port_start,
705         .port_stop              = mv_port_stop,
706 };
707
708 static struct ata_port_operations mv6_ops = {
709         .inherits               = &ata_bmdma_port_ops,
710
711         .lost_interrupt         = ATA_OP_NULL,
712
713         .qc_defer               = mv_qc_defer,
714         .qc_prep                = mv_qc_prep,
715         .qc_issue               = mv_qc_issue,
716
717         .dev_config             = mv6_dev_config,
718
719         .freeze                 = mv_eh_freeze,
720         .thaw                   = mv_eh_thaw,
721         .hardreset              = mv_hardreset,
722         .softreset              = mv_softreset,
723         .pmp_hardreset          = mv_pmp_hardreset,
724         .pmp_softreset          = mv_softreset,
725         .error_handler          = mv_pmp_error_handler,
726
727         .scr_read               = mv_scr_read,
728         .scr_write              = mv_scr_write,
729
730         .sff_check_status       = mv_sff_check_status,
731         .sff_irq_clear          = mv_sff_irq_clear,
732         .check_atapi_dma        = mv_check_atapi_dma,
733         .bmdma_setup            = mv_bmdma_setup,
734         .bmdma_start            = mv_bmdma_start,
735         .bmdma_stop             = mv_bmdma_stop,
736         .bmdma_status           = mv_bmdma_status,
737
738         .port_start             = mv_port_start,
739         .port_stop              = mv_port_stop,
740 };
741
742 static struct ata_port_operations mv_iie_ops = {
743         .inherits               = &mv6_ops,
744         .dev_config             = ATA_OP_NULL,
745         .qc_prep                = mv_qc_prep_iie,
746 };
747
748 static const struct ata_port_info mv_port_info[] = {
749         {  /* chip_504x */
750                 .flags          = MV_GEN_I_FLAGS,
751                 .pio_mask       = ATA_PIO4,
752                 .udma_mask      = ATA_UDMA6,
753                 .port_ops       = &mv5_ops,
754         },
755         {  /* chip_508x */
756                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
757                 .pio_mask       = ATA_PIO4,
758                 .udma_mask      = ATA_UDMA6,
759                 .port_ops       = &mv5_ops,
760         },
761         {  /* chip_5080 */
762                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
763                 .pio_mask       = ATA_PIO4,
764                 .udma_mask      = ATA_UDMA6,
765                 .port_ops       = &mv5_ops,
766         },
767         {  /* chip_604x */
768                 .flags          = MV_GEN_II_FLAGS,
769                 .pio_mask       = ATA_PIO4,
770                 .udma_mask      = ATA_UDMA6,
771                 .port_ops       = &mv6_ops,
772         },
773         {  /* chip_608x */
774                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
775                 .pio_mask       = ATA_PIO4,
776                 .udma_mask      = ATA_UDMA6,
777                 .port_ops       = &mv6_ops,
778         },
779         {  /* chip_6042 */
780                 .flags          = MV_GEN_IIE_FLAGS,
781                 .pio_mask       = ATA_PIO4,
782                 .udma_mask      = ATA_UDMA6,
783                 .port_ops       = &mv_iie_ops,
784         },
785         {  /* chip_7042 */
786                 .flags          = MV_GEN_IIE_FLAGS,
787                 .pio_mask       = ATA_PIO4,
788                 .udma_mask      = ATA_UDMA6,
789                 .port_ops       = &mv_iie_ops,
790         },
791         {  /* chip_soc */
792                 .flags          = MV_GEN_IIE_FLAGS,
793                 .pio_mask       = ATA_PIO4,
794                 .udma_mask      = ATA_UDMA6,
795                 .port_ops       = &mv_iie_ops,
796         },
797 };
798
799 static const struct pci_device_id mv_pci_tbl[] = {
800         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
801         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
802         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
803         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
804         /* RocketRAID 1720/174x have different identifiers */
805         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
806         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
807         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
808
809         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
810         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
811         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
812         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
813         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
814
815         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
816
817         /* Adaptec 1430SA */
818         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
819
820         /* Marvell 7042 support */
821         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
822
823         /* Highpoint RocketRAID PCIe series */
824         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
825         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
826
827         { }                     /* terminate list */
828 };
829
830 static const struct mv_hw_ops mv5xxx_ops = {
831         .phy_errata             = mv5_phy_errata,
832         .enable_leds            = mv5_enable_leds,
833         .read_preamp            = mv5_read_preamp,
834         .reset_hc               = mv5_reset_hc,
835         .reset_flash            = mv5_reset_flash,
836         .reset_bus              = mv5_reset_bus,
837 };
838
839 static const struct mv_hw_ops mv6xxx_ops = {
840         .phy_errata             = mv6_phy_errata,
841         .enable_leds            = mv6_enable_leds,
842         .read_preamp            = mv6_read_preamp,
843         .reset_hc               = mv6_reset_hc,
844         .reset_flash            = mv6_reset_flash,
845         .reset_bus              = mv_reset_pci_bus,
846 };
847
848 static const struct mv_hw_ops mv_soc_ops = {
849         .phy_errata             = mv6_phy_errata,
850         .enable_leds            = mv_soc_enable_leds,
851         .read_preamp            = mv_soc_read_preamp,
852         .reset_hc               = mv_soc_reset_hc,
853         .reset_flash            = mv_soc_reset_flash,
854         .reset_bus              = mv_soc_reset_bus,
855 };
856
857 static const struct mv_hw_ops mv_soc_65n_ops = {
858         .phy_errata             = mv_soc_65n_phy_errata,
859         .enable_leds            = mv_soc_enable_leds,
860         .reset_hc               = mv_soc_reset_hc,
861         .reset_flash            = mv_soc_reset_flash,
862         .reset_bus              = mv_soc_reset_bus,
863 };
864
865 /*
866  * Functions
867  */
868
869 static inline void writelfl(unsigned long data, void __iomem *addr)
870 {
871         writel(data, addr);
872         (void) readl(addr);     /* flush to avoid PCI posted write */
873 }
874
875 static inline unsigned int mv_hc_from_port(unsigned int port)
876 {
877         return port >> MV_PORT_HC_SHIFT;
878 }
879
880 static inline unsigned int mv_hardport_from_port(unsigned int port)
881 {
882         return port & MV_PORT_MASK;
883 }
884
885 /*
886  * Consolidate some rather tricky bit shift calculations.
887  * This is hot-path stuff, so not a function.
888  * Simple code, with two return values, so macro rather than inline.
889  *
890  * port is the sole input, in range 0..7.
891  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
892  * hardport is the other output, in range 0..3.
893  *
894  * Note that port and hardport may be the same variable in some cases.
895  */
896 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
897 {                                                               \
898         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
899         hardport = mv_hardport_from_port(port);                 \
900         shift   += hardport * 2;                                \
901 }
902
903 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
904 {
905         return (base + SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
906 }
907
908 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
909                                                  unsigned int port)
910 {
911         return mv_hc_base(base, mv_hc_from_port(port));
912 }
913
914 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
915 {
916         return  mv_hc_base_from_port(base, port) +
917                 MV_SATAHC_ARBTR_REG_SZ +
918                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
919 }
920
921 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
922 {
923         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
924         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
925
926         return hc_mmio + ofs;
927 }
928
929 static inline void __iomem *mv_host_base(struct ata_host *host)
930 {
931         struct mv_host_priv *hpriv = host->private_data;
932         return hpriv->base;
933 }
934
935 static inline void __iomem *mv_ap_base(struct ata_port *ap)
936 {
937         return mv_port_base(mv_host_base(ap->host), ap->port_no);
938 }
939
940 static inline int mv_get_hc_count(unsigned long port_flags)
941 {
942         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
943 }
944
945 /**
946  *      mv_save_cached_regs - (re-)initialize cached port registers
947  *      @ap: the port whose registers we are caching
948  *
949  *      Initialize the local cache of port registers,
950  *      so that reading them over and over again can
951  *      be avoided on the hotter paths of this driver.
952  *      This saves a few microseconds each time we switch
953  *      to/from EDMA mode to perform (eg.) a drive cache flush.
954  */
955 static void mv_save_cached_regs(struct ata_port *ap)
956 {
957         void __iomem *port_mmio = mv_ap_base(ap);
958         struct mv_port_priv *pp = ap->private_data;
959
960         pp->cached.fiscfg = readl(port_mmio + FISCFG);
961         pp->cached.ltmode = readl(port_mmio + LTMODE);
962         pp->cached.haltcond = readl(port_mmio + EDMA_HALTCOND);
963         pp->cached.unknown_rsvd = readl(port_mmio + EDMA_UNKNOWN_RSVD);
964 }
965
966 /**
967  *      mv_write_cached_reg - write to a cached port register
968  *      @addr: hardware address of the register
969  *      @old: pointer to cached value of the register
970  *      @new: new value for the register
971  *
972  *      Write a new value to a cached register,
973  *      but only if the value is different from before.
974  */
975 static inline void mv_write_cached_reg(void __iomem *addr, u32 *old, u32 new)
976 {
977         if (new != *old) {
978                 unsigned long laddr;
979                 *old = new;
980                 /*
981                  * Workaround for 88SX60x1-B2 FEr SATA#13:
982                  * Read-after-write is needed to prevent generating 64-bit
983                  * write cycles on the PCI bus for SATA interface registers
984                  * at offsets ending in 0x4 or 0xc.
985                  *
986                  * Looks like a lot of fuss, but it avoids an unnecessary
987                  * +1 usec read-after-write delay for unaffected registers.
988                  */
989                 laddr = (unsigned long)addr & 0xffff;
990                 if (laddr >= 0x300 && laddr <= 0x33c) {
991                         laddr &= 0x000f;
992                         if (laddr == 0x4 || laddr == 0xc) {
993                                 writelfl(new, addr); /* read after write */
994                                 return;
995                         }
996                 }
997                 writel(new, addr); /* unaffected by the errata */
998         }
999 }
1000
1001 static void mv_set_edma_ptrs(void __iomem *port_mmio,
1002                              struct mv_host_priv *hpriv,
1003                              struct mv_port_priv *pp)
1004 {
1005         u32 index;
1006
1007         /*
1008          * initialize request queue
1009          */
1010         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
1011         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1012
1013         WARN_ON(pp->crqb_dma & 0x3ff);
1014         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI);
1015         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
1016                  port_mmio + EDMA_REQ_Q_IN_PTR);
1017         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR);
1018
1019         /*
1020          * initialize response queue
1021          */
1022         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
1023         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
1024
1025         WARN_ON(pp->crpb_dma & 0xff);
1026         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI);
1027         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR);
1028         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
1029                  port_mmio + EDMA_RSP_Q_OUT_PTR);
1030 }
1031
1032 static void mv_write_main_irq_mask(u32 mask, struct mv_host_priv *hpriv)
1033 {
1034         /*
1035          * When writing to the main_irq_mask in hardware,
1036          * we must ensure exclusivity between the interrupt coalescing bits
1037          * and the corresponding individual port DONE_IRQ bits.
1038          *
1039          * Note that this register is really an "IRQ enable" register,
1040          * not an "IRQ mask" register as Marvell's naming might suggest.
1041          */
1042         if (mask & (ALL_PORTS_COAL_DONE | PORTS_0_3_COAL_DONE))
1043                 mask &= ~DONE_IRQ_0_3;
1044         if (mask & (ALL_PORTS_COAL_DONE | PORTS_4_7_COAL_DONE))
1045                 mask &= ~DONE_IRQ_4_7;
1046         writelfl(mask, hpriv->main_irq_mask_addr);
1047 }
1048
1049 static void mv_set_main_irq_mask(struct ata_host *host,
1050                                  u32 disable_bits, u32 enable_bits)
1051 {
1052         struct mv_host_priv *hpriv = host->private_data;
1053         u32 old_mask, new_mask;
1054
1055         old_mask = hpriv->main_irq_mask;
1056         new_mask = (old_mask & ~disable_bits) | enable_bits;
1057         if (new_mask != old_mask) {
1058                 hpriv->main_irq_mask = new_mask;
1059                 mv_write_main_irq_mask(new_mask, hpriv);
1060         }
1061 }
1062
1063 static void mv_enable_port_irqs(struct ata_port *ap,
1064                                      unsigned int port_bits)
1065 {
1066         unsigned int shift, hardport, port = ap->port_no;
1067         u32 disable_bits, enable_bits;
1068
1069         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
1070
1071         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
1072         enable_bits  = port_bits << shift;
1073         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
1074 }
1075
1076 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
1077                                           void __iomem *port_mmio,
1078                                           unsigned int port_irqs)
1079 {
1080         struct mv_host_priv *hpriv = ap->host->private_data;
1081         int hardport = mv_hardport_from_port(ap->port_no);
1082         void __iomem *hc_mmio = mv_hc_base_from_port(
1083                                 mv_host_base(ap->host), ap->port_no);
1084         u32 hc_irq_cause;
1085
1086         /* clear EDMA event indicators, if any */
1087         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE);
1088
1089         /* clear pending irq events */
1090         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
1091         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE);
1092
1093         /* clear FIS IRQ Cause */
1094         if (IS_GEN_IIE(hpriv))
1095                 writelfl(0, port_mmio + FIS_IRQ_CAUSE);
1096
1097         mv_enable_port_irqs(ap, port_irqs);
1098 }
1099
1100 static void mv_set_irq_coalescing(struct ata_host *host,
1101                                   unsigned int count, unsigned int usecs)
1102 {
1103         struct mv_host_priv *hpriv = host->private_data;
1104         void __iomem *mmio = hpriv->base, *hc_mmio;
1105         u32 coal_enable = 0;
1106         unsigned long flags;
1107         unsigned int clks, is_dual_hc = hpriv->n_ports > MV_PORTS_PER_HC;
1108         const u32 coal_disable = PORTS_0_3_COAL_DONE | PORTS_4_7_COAL_DONE |
1109                                                         ALL_PORTS_COAL_DONE;
1110
1111         /* Disable IRQ coalescing if either threshold is zero */
1112         if (!usecs || !count) {
1113                 clks = count = 0;
1114         } else {
1115                 /* Respect maximum limits of the hardware */
1116                 clks = usecs * COAL_CLOCKS_PER_USEC;
1117                 if (clks > MAX_COAL_TIME_THRESHOLD)
1118                         clks = MAX_COAL_TIME_THRESHOLD;
1119                 if (count > MAX_COAL_IO_COUNT)
1120                         count = MAX_COAL_IO_COUNT;
1121         }
1122
1123         spin_lock_irqsave(&host->lock, flags);
1124         mv_set_main_irq_mask(host, coal_disable, 0);
1125
1126         if (is_dual_hc && !IS_GEN_I(hpriv)) {
1127                 /*
1128                  * GEN_II/GEN_IIE with dual host controllers:
1129                  * one set of global thresholds for the entire chip.
1130                  */
1131                 writel(clks,  mmio + IRQ_COAL_TIME_THRESHOLD);
1132                 writel(count, mmio + IRQ_COAL_IO_THRESHOLD);
1133                 /* clear leftover coal IRQ bit */
1134                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
1135                 if (count)
1136                         coal_enable = ALL_PORTS_COAL_DONE;
1137                 clks = count = 0; /* force clearing of regular regs below */
1138         }
1139
1140         /*
1141          * All chips: independent thresholds for each HC on the chip.
1142          */
1143         hc_mmio = mv_hc_base_from_port(mmio, 0);
1144         writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1145         writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1146         writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1147         if (count)
1148                 coal_enable |= PORTS_0_3_COAL_DONE;
1149         if (is_dual_hc) {
1150                 hc_mmio = mv_hc_base_from_port(mmio, MV_PORTS_PER_HC);
1151                 writel(clks,  hc_mmio + HC_IRQ_COAL_TIME_THRESHOLD);
1152                 writel(count, hc_mmio + HC_IRQ_COAL_IO_THRESHOLD);
1153                 writel(~HC_COAL_IRQ, hc_mmio + HC_IRQ_CAUSE);
1154                 if (count)
1155                         coal_enable |= PORTS_4_7_COAL_DONE;
1156         }
1157
1158         mv_set_main_irq_mask(host, 0, coal_enable);
1159         spin_unlock_irqrestore(&host->lock, flags);
1160 }
1161
1162 /**
1163  *      mv_start_edma - Enable eDMA engine
1164  *      @base: port base address
1165  *      @pp: port private data
1166  *
1167  *      Verify the local cache of the eDMA state is accurate with a
1168  *      WARN_ON.
1169  *
1170  *      LOCKING:
1171  *      Inherited from caller.
1172  */
1173 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
1174                          struct mv_port_priv *pp, u8 protocol)
1175 {
1176         int want_ncq = (protocol == ATA_PROT_NCQ);
1177
1178         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1179                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
1180                 if (want_ncq != using_ncq)
1181                         mv_stop_edma(ap);
1182         }
1183         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
1184                 struct mv_host_priv *hpriv = ap->host->private_data;
1185
1186                 mv_edma_cfg(ap, want_ncq, 1);
1187
1188                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
1189                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
1190
1191                 writelfl(EDMA_EN, port_mmio + EDMA_CMD);
1192                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
1193         }
1194 }
1195
1196 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
1197 {
1198         void __iomem *port_mmio = mv_ap_base(ap);
1199         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
1200         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
1201         int i;
1202
1203         /*
1204          * Wait for the EDMA engine to finish transactions in progress.
1205          * No idea what a good "timeout" value might be, but measurements
1206          * indicate that it often requires hundreds of microseconds
1207          * with two drives in-use.  So we use the 15msec value above
1208          * as a rough guess at what even more drives might require.
1209          */
1210         for (i = 0; i < timeout; ++i) {
1211                 u32 edma_stat = readl(port_mmio + EDMA_STATUS);
1212                 if ((edma_stat & empty_idle) == empty_idle)
1213                         break;
1214                 udelay(per_loop);
1215         }
1216         /* ata_port_info(ap, "%s: %u+ usecs\n", __func__, i); */
1217 }
1218
1219 /**
1220  *      mv_stop_edma_engine - Disable eDMA engine
1221  *      @port_mmio: io base address
1222  *
1223  *      LOCKING:
1224  *      Inherited from caller.
1225  */
1226 static int mv_stop_edma_engine(void __iomem *port_mmio)
1227 {
1228         int i;
1229
1230         /* Disable eDMA.  The disable bit auto clears. */
1231         writelfl(EDMA_DS, port_mmio + EDMA_CMD);
1232
1233         /* Wait for the chip to confirm eDMA is off. */
1234         for (i = 10000; i > 0; i--) {
1235                 u32 reg = readl(port_mmio + EDMA_CMD);
1236                 if (!(reg & EDMA_EN))
1237                         return 0;
1238                 udelay(10);
1239         }
1240         return -EIO;
1241 }
1242
1243 static int mv_stop_edma(struct ata_port *ap)
1244 {
1245         void __iomem *port_mmio = mv_ap_base(ap);
1246         struct mv_port_priv *pp = ap->private_data;
1247         int err = 0;
1248
1249         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1250                 return 0;
1251         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1252         mv_wait_for_edma_empty_idle(ap);
1253         if (mv_stop_edma_engine(port_mmio)) {
1254                 ata_port_err(ap, "Unable to stop eDMA\n");
1255                 err = -EIO;
1256         }
1257         mv_edma_cfg(ap, 0, 0);
1258         return err;
1259 }
1260
1261 #ifdef ATA_DEBUG
1262 static void mv_dump_mem(void __iomem *start, unsigned bytes)
1263 {
1264         int b, w;
1265         for (b = 0; b < bytes; ) {
1266                 DPRINTK("%p: ", start + b);
1267                 for (w = 0; b < bytes && w < 4; w++) {
1268                         printk("%08x ", readl(start + b));
1269                         b += sizeof(u32);
1270                 }
1271                 printk("\n");
1272         }
1273 }
1274 #endif
1275 #if defined(ATA_DEBUG) || defined(CONFIG_PCI)
1276 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
1277 {
1278 #ifdef ATA_DEBUG
1279         int b, w;
1280         u32 dw;
1281         for (b = 0; b < bytes; ) {
1282                 DPRINTK("%02x: ", b);
1283                 for (w = 0; b < bytes && w < 4; w++) {
1284                         (void) pci_read_config_dword(pdev, b, &dw);
1285                         printk("%08x ", dw);
1286                         b += sizeof(u32);
1287                 }
1288                 printk("\n");
1289         }
1290 #endif
1291 }
1292 #endif
1293 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1294                              struct pci_dev *pdev)
1295 {
1296 #ifdef ATA_DEBUG
1297         void __iomem *hc_base = mv_hc_base(mmio_base,
1298                                            port >> MV_PORT_HC_SHIFT);
1299         void __iomem *port_base;
1300         int start_port, num_ports, p, start_hc, num_hcs, hc;
1301
1302         if (0 > port) {
1303                 start_hc = start_port = 0;
1304                 num_ports = 8;          /* shld be benign for 4 port devs */
1305                 num_hcs = 2;
1306         } else {
1307                 start_hc = port >> MV_PORT_HC_SHIFT;
1308                 start_port = port;
1309                 num_ports = num_hcs = 1;
1310         }
1311         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1312                 num_ports > 1 ? num_ports - 1 : start_port);
1313
1314         if (NULL != pdev) {
1315                 DPRINTK("PCI config space regs:\n");
1316                 mv_dump_pci_cfg(pdev, 0x68);
1317         }
1318         DPRINTK("PCI regs:\n");
1319         mv_dump_mem(mmio_base+0xc00, 0x3c);
1320         mv_dump_mem(mmio_base+0xd00, 0x34);
1321         mv_dump_mem(mmio_base+0xf00, 0x4);
1322         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1323         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1324                 hc_base = mv_hc_base(mmio_base, hc);
1325                 DPRINTK("HC regs (HC %i):\n", hc);
1326                 mv_dump_mem(hc_base, 0x1c);
1327         }
1328         for (p = start_port; p < start_port + num_ports; p++) {
1329                 port_base = mv_port_base(mmio_base, p);
1330                 DPRINTK("EDMA regs (port %i):\n", p);
1331                 mv_dump_mem(port_base, 0x54);
1332                 DPRINTK("SATA regs (port %i):\n", p);
1333                 mv_dump_mem(port_base+0x300, 0x60);
1334         }
1335 #endif
1336 }
1337
1338 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1339 {
1340         unsigned int ofs;
1341
1342         switch (sc_reg_in) {
1343         case SCR_STATUS:
1344         case SCR_CONTROL:
1345         case SCR_ERROR:
1346                 ofs = SATA_STATUS + (sc_reg_in * sizeof(u32));
1347                 break;
1348         case SCR_ACTIVE:
1349                 ofs = SATA_ACTIVE;   /* active is not with the others */
1350                 break;
1351         default:
1352                 ofs = 0xffffffffU;
1353                 break;
1354         }
1355         return ofs;
1356 }
1357
1358 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1359 {
1360         unsigned int ofs = mv_scr_offset(sc_reg_in);
1361
1362         if (ofs != 0xffffffffU) {
1363                 *val = readl(mv_ap_base(link->ap) + ofs);
1364                 return 0;
1365         } else
1366                 return -EINVAL;
1367 }
1368
1369 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1370 {
1371         unsigned int ofs = mv_scr_offset(sc_reg_in);
1372
1373         if (ofs != 0xffffffffU) {
1374                 void __iomem *addr = mv_ap_base(link->ap) + ofs;
1375                 struct mv_host_priv *hpriv = link->ap->host->private_data;
1376                 if (sc_reg_in == SCR_CONTROL) {
1377                         /*
1378                          * Workaround for 88SX60x1 FEr SATA#26:
1379                          *
1380                          * COMRESETs have to take care not to accidentally
1381                          * put the drive to sleep when writing SCR_CONTROL.
1382                          * Setting bits 12..15 prevents this problem.
1383                          *
1384                          * So if we see an outbound COMMRESET, set those bits.
1385                          * Ditto for the followup write that clears the reset.
1386                          *
1387                          * The proprietary driver does this for
1388                          * all chip versions, and so do we.
1389                          */
1390                         if ((val & 0xf) == 1 || (readl(addr) & 0xf) == 1)
1391                                 val |= 0xf000;
1392
1393                         if (hpriv->hp_flags & MV_HP_FIX_LP_PHY_CTL) {
1394                                 void __iomem *lp_phy_addr =
1395                                         mv_ap_base(link->ap) + LP_PHY_CTL;
1396                                 /*
1397                                  * Set PHY speed according to SControl speed.
1398                                  */
1399                                 u32 lp_phy_val =
1400                                         LP_PHY_CTL_PIN_PU_PLL |
1401                                         LP_PHY_CTL_PIN_PU_RX  |
1402                                         LP_PHY_CTL_PIN_PU_TX;
1403
1404                                 if ((val & 0xf0) != 0x10)
1405                                         lp_phy_val |=
1406                                                 LP_PHY_CTL_GEN_TX_3G |
1407                                                 LP_PHY_CTL_GEN_RX_3G;
1408
1409                                 writelfl(lp_phy_val, lp_phy_addr);
1410                         }
1411                 }
1412                 writelfl(val, addr);
1413                 return 0;
1414         } else
1415                 return -EINVAL;
1416 }
1417
1418 static void mv6_dev_config(struct ata_device *adev)
1419 {
1420         /*
1421          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1422          *
1423          * Gen-II does not support NCQ over a port multiplier
1424          *  (no FIS-based switching).
1425          */
1426         if (adev->flags & ATA_DFLAG_NCQ) {
1427                 if (sata_pmp_attached(adev->link->ap)) {
1428                         adev->flags &= ~ATA_DFLAG_NCQ;
1429                         ata_dev_info(adev,
1430                                 "NCQ disabled for command-based switching\n");
1431                 }
1432         }
1433 }
1434
1435 static int mv_qc_defer(struct ata_queued_cmd *qc)
1436 {
1437         struct ata_link *link = qc->dev->link;
1438         struct ata_port *ap = link->ap;
1439         struct mv_port_priv *pp = ap->private_data;
1440
1441         /*
1442          * Don't allow new commands if we're in a delayed EH state
1443          * for NCQ and/or FIS-based switching.
1444          */
1445         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1446                 return ATA_DEFER_PORT;
1447
1448         /* PIO commands need exclusive link: no other commands [DMA or PIO]
1449          * can run concurrently.
1450          * set excl_link when we want to send a PIO command in DMA mode
1451          * or a non-NCQ command in NCQ mode.
1452          * When we receive a command from that link, and there are no
1453          * outstanding commands, mark a flag to clear excl_link and let
1454          * the command go through.
1455          */
1456         if (unlikely(ap->excl_link)) {
1457                 if (link == ap->excl_link) {
1458                         if (ap->nr_active_links)
1459                                 return ATA_DEFER_PORT;
1460                         qc->flags |= ATA_QCFLAG_CLEAR_EXCL;
1461                         return 0;
1462                 } else
1463                         return ATA_DEFER_PORT;
1464         }
1465
1466         /*
1467          * If the port is completely idle, then allow the new qc.
1468          */
1469         if (ap->nr_active_links == 0)
1470                 return 0;
1471
1472         /*
1473          * The port is operating in host queuing mode (EDMA) with NCQ
1474          * enabled, allow multiple NCQ commands.  EDMA also allows
1475          * queueing multiple DMA commands but libata core currently
1476          * doesn't allow it.
1477          */
1478         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1479             (pp->pp_flags & MV_PP_FLAG_NCQ_EN)) {
1480                 if (ata_is_ncq(qc->tf.protocol))
1481                         return 0;
1482                 else {
1483                         ap->excl_link = link;
1484                         return ATA_DEFER_PORT;
1485                 }
1486         }
1487
1488         return ATA_DEFER_PORT;
1489 }
1490
1491 static void mv_config_fbs(struct ata_port *ap, int want_ncq, int want_fbs)
1492 {
1493         struct mv_port_priv *pp = ap->private_data;
1494         void __iomem *port_mmio;
1495
1496         u32 fiscfg,   *old_fiscfg   = &pp->cached.fiscfg;
1497         u32 ltmode,   *old_ltmode   = &pp->cached.ltmode;
1498         u32 haltcond, *old_haltcond = &pp->cached.haltcond;
1499
1500         ltmode   = *old_ltmode & ~LTMODE_BIT8;
1501         haltcond = *old_haltcond | EDMA_ERR_DEV;
1502
1503         if (want_fbs) {
1504                 fiscfg = *old_fiscfg | FISCFG_SINGLE_SYNC;
1505                 ltmode = *old_ltmode | LTMODE_BIT8;
1506                 if (want_ncq)
1507                         haltcond &= ~EDMA_ERR_DEV;
1508                 else
1509                         fiscfg |=  FISCFG_WAIT_DEV_ERR;
1510         } else {
1511                 fiscfg = *old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1512         }
1513
1514         port_mmio = mv_ap_base(ap);
1515         mv_write_cached_reg(port_mmio + FISCFG, old_fiscfg, fiscfg);
1516         mv_write_cached_reg(port_mmio + LTMODE, old_ltmode, ltmode);
1517         mv_write_cached_reg(port_mmio + EDMA_HALTCOND, old_haltcond, haltcond);
1518 }
1519
1520 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1521 {
1522         struct mv_host_priv *hpriv = ap->host->private_data;
1523         u32 old, new;
1524
1525         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1526         old = readl(hpriv->base + GPIO_PORT_CTL);
1527         if (want_ncq)
1528                 new = old | (1 << 22);
1529         else
1530                 new = old & ~(1 << 22);
1531         if (new != old)
1532                 writel(new, hpriv->base + GPIO_PORT_CTL);
1533 }
1534
1535 /**
1536  *      mv_bmdma_enable - set a magic bit on GEN_IIE to allow bmdma
1537  *      @ap: Port being initialized
1538  *
1539  *      There are two DMA modes on these chips:  basic DMA, and EDMA.
1540  *
1541  *      Bit-0 of the "EDMA RESERVED" register enables/disables use
1542  *      of basic DMA on the GEN_IIE versions of the chips.
1543  *
1544  *      This bit survives EDMA resets, and must be set for basic DMA
1545  *      to function, and should be cleared when EDMA is active.
1546  */
1547 static void mv_bmdma_enable_iie(struct ata_port *ap, int enable_bmdma)
1548 {
1549         struct mv_port_priv *pp = ap->private_data;
1550         u32 new, *old = &pp->cached.unknown_rsvd;
1551
1552         if (enable_bmdma)
1553                 new = *old | 1;
1554         else
1555                 new = *old & ~1;
1556         mv_write_cached_reg(mv_ap_base(ap) + EDMA_UNKNOWN_RSVD, old, new);
1557 }
1558
1559 /*
1560  * SOC chips have an issue whereby the HDD LEDs don't always blink
1561  * during I/O when NCQ is enabled. Enabling a special "LED blink" mode
1562  * of the SOC takes care of it, generating a steady blink rate when
1563  * any drive on the chip is active.
1564  *
1565  * Unfortunately, the blink mode is a global hardware setting for the SOC,
1566  * so we must use it whenever at least one port on the SOC has NCQ enabled.
1567  *
1568  * We turn "LED blink" off when NCQ is not in use anywhere, because the normal
1569  * LED operation works then, and provides better (more accurate) feedback.
1570  *
1571  * Note that this code assumes that an SOC never has more than one HC onboard.
1572  */
1573 static void mv_soc_led_blink_enable(struct ata_port *ap)
1574 {
1575         struct ata_host *host = ap->host;
1576         struct mv_host_priv *hpriv = host->private_data;
1577         void __iomem *hc_mmio;
1578         u32 led_ctrl;
1579
1580         if (hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN)
1581                 return;
1582         hpriv->hp_flags |= MV_HP_QUIRK_LED_BLINK_EN;
1583         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1584         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1585         writel(led_ctrl | SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1586 }
1587
1588 static void mv_soc_led_blink_disable(struct ata_port *ap)
1589 {
1590         struct ata_host *host = ap->host;
1591         struct mv_host_priv *hpriv = host->private_data;
1592         void __iomem *hc_mmio;
1593         u32 led_ctrl;
1594         unsigned int port;
1595
1596         if (!(hpriv->hp_flags & MV_HP_QUIRK_LED_BLINK_EN))
1597                 return;
1598
1599         /* disable led-blink only if no ports are using NCQ */
1600         for (port = 0; port < hpriv->n_ports; port++) {
1601                 struct ata_port *this_ap = host->ports[port];
1602                 struct mv_port_priv *pp = this_ap->private_data;
1603
1604                 if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1605                         return;
1606         }
1607
1608         hpriv->hp_flags &= ~MV_HP_QUIRK_LED_BLINK_EN;
1609         hc_mmio = mv_hc_base_from_port(mv_host_base(host), ap->port_no);
1610         led_ctrl = readl(hc_mmio + SOC_LED_CTRL);
1611         writel(led_ctrl & ~SOC_LED_CTRL_BLINK, hc_mmio + SOC_LED_CTRL);
1612 }
1613
1614 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1615 {
1616         u32 cfg;
1617         struct mv_port_priv *pp    = ap->private_data;
1618         struct mv_host_priv *hpriv = ap->host->private_data;
1619         void __iomem *port_mmio    = mv_ap_base(ap);
1620
1621         /* set up non-NCQ EDMA configuration */
1622         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1623         pp->pp_flags &=
1624           ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN | MV_PP_FLAG_FAKE_ATA_BUSY);
1625
1626         if (IS_GEN_I(hpriv))
1627                 cfg |= (1 << 8);        /* enab config burst size mask */
1628
1629         else if (IS_GEN_II(hpriv)) {
1630                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1631                 mv_60x1_errata_sata25(ap, want_ncq);
1632
1633         } else if (IS_GEN_IIE(hpriv)) {
1634                 int want_fbs = sata_pmp_attached(ap);
1635                 /*
1636                  * Possible future enhancement:
1637                  *
1638                  * The chip can use FBS with non-NCQ, if we allow it,
1639                  * But first we need to have the error handling in place
1640                  * for this mode (datasheet section 7.3.15.4.2.3).
1641                  * So disallow non-NCQ FBS for now.
1642                  */
1643                 want_fbs &= want_ncq;
1644
1645                 mv_config_fbs(ap, want_ncq, want_fbs);
1646
1647                 if (want_fbs) {
1648                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1649                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1650                 }
1651
1652                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1653                 if (want_edma) {
1654                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1655                         if (!IS_SOC(hpriv))
1656                                 cfg |= (1 << 18); /* enab early completion */
1657                 }
1658                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1659                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1660                 mv_bmdma_enable_iie(ap, !want_edma);
1661
1662                 if (IS_SOC(hpriv)) {
1663                         if (want_ncq)
1664                                 mv_soc_led_blink_enable(ap);
1665                         else
1666                                 mv_soc_led_blink_disable(ap);
1667                 }
1668         }
1669
1670         if (want_ncq) {
1671                 cfg |= EDMA_CFG_NCQ;
1672                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1673         }
1674
1675         writelfl(cfg, port_mmio + EDMA_CFG);
1676 }
1677
1678 static void mv_port_free_dma_mem(struct ata_port *ap)
1679 {
1680         struct mv_host_priv *hpriv = ap->host->private_data;
1681         struct mv_port_priv *pp = ap->private_data;
1682         int tag;
1683
1684         if (pp->crqb) {
1685                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1686                 pp->crqb = NULL;
1687         }
1688         if (pp->crpb) {
1689                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1690                 pp->crpb = NULL;
1691         }
1692         /*
1693          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1694          * For later hardware, we have one unique sg_tbl per NCQ tag.
1695          */
1696         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1697                 if (pp->sg_tbl[tag]) {
1698                         if (tag == 0 || !IS_GEN_I(hpriv))
1699                                 dma_pool_free(hpriv->sg_tbl_pool,
1700                                               pp->sg_tbl[tag],
1701                                               pp->sg_tbl_dma[tag]);
1702                         pp->sg_tbl[tag] = NULL;
1703                 }
1704         }
1705 }
1706
1707 /**
1708  *      mv_port_start - Port specific init/start routine.
1709  *      @ap: ATA channel to manipulate
1710  *
1711  *      Allocate and point to DMA memory, init port private memory,
1712  *      zero indices.
1713  *
1714  *      LOCKING:
1715  *      Inherited from caller.
1716  */
1717 static int mv_port_start(struct ata_port *ap)
1718 {
1719         struct device *dev = ap->host->dev;
1720         struct mv_host_priv *hpriv = ap->host->private_data;
1721         struct mv_port_priv *pp;
1722         unsigned long flags;
1723         int tag;
1724
1725         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1726         if (!pp)
1727                 return -ENOMEM;
1728         ap->private_data = pp;
1729
1730         pp->crqb = dma_pool_zalloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1731         if (!pp->crqb)
1732                 return -ENOMEM;
1733
1734         pp->crpb = dma_pool_zalloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1735         if (!pp->crpb)
1736                 goto out_port_free_dma_mem;
1737
1738         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1739         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1740                 ap->flags |= ATA_FLAG_AN;
1741         /*
1742          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1743          * For later hardware, we need one unique sg_tbl per NCQ tag.
1744          */
1745         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1746                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1747                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1748                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1749                         if (!pp->sg_tbl[tag])
1750                                 goto out_port_free_dma_mem;
1751                 } else {
1752                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1753                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1754                 }
1755         }
1756
1757         spin_lock_irqsave(ap->lock, flags);
1758         mv_save_cached_regs(ap);
1759         mv_edma_cfg(ap, 0, 0);
1760         spin_unlock_irqrestore(ap->lock, flags);
1761
1762         return 0;
1763
1764 out_port_free_dma_mem:
1765         mv_port_free_dma_mem(ap);
1766         return -ENOMEM;
1767 }
1768
1769 /**
1770  *      mv_port_stop - Port specific cleanup/stop routine.
1771  *      @ap: ATA channel to manipulate
1772  *
1773  *      Stop DMA, cleanup port memory.
1774  *
1775  *      LOCKING:
1776  *      This routine uses the host lock to protect the DMA stop.
1777  */
1778 static void mv_port_stop(struct ata_port *ap)
1779 {
1780         unsigned long flags;
1781
1782         spin_lock_irqsave(ap->lock, flags);
1783         mv_stop_edma(ap);
1784         mv_enable_port_irqs(ap, 0);
1785         spin_unlock_irqrestore(ap->lock, flags);
1786         mv_port_free_dma_mem(ap);
1787 }
1788
1789 /**
1790  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1791  *      @qc: queued command whose SG list to source from
1792  *
1793  *      Populate the SG list and mark the last entry.
1794  *
1795  *      LOCKING:
1796  *      Inherited from caller.
1797  */
1798 static void mv_fill_sg(struct ata_queued_cmd *qc)
1799 {
1800         struct mv_port_priv *pp = qc->ap->private_data;
1801         struct scatterlist *sg;
1802         struct mv_sg *mv_sg, *last_sg = NULL;
1803         unsigned int si;
1804
1805         mv_sg = pp->sg_tbl[qc->tag];
1806         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1807                 dma_addr_t addr = sg_dma_address(sg);
1808                 u32 sg_len = sg_dma_len(sg);
1809
1810                 while (sg_len) {
1811                         u32 offset = addr & 0xffff;
1812                         u32 len = sg_len;
1813
1814                         if (offset + len > 0x10000)
1815                                 len = 0x10000 - offset;
1816
1817                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1818                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1819                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1820                         mv_sg->reserved = 0;
1821
1822                         sg_len -= len;
1823                         addr += len;
1824
1825                         last_sg = mv_sg;
1826                         mv_sg++;
1827                 }
1828         }
1829
1830         if (likely(last_sg))
1831                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1832         mb(); /* ensure data structure is visible to the chipset */
1833 }
1834
1835 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1836 {
1837         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1838                 (last ? CRQB_CMD_LAST : 0);
1839         *cmdw = cpu_to_le16(tmp);
1840 }
1841
1842 /**
1843  *      mv_sff_irq_clear - Clear hardware interrupt after DMA.
1844  *      @ap: Port associated with this ATA transaction.
1845  *
1846  *      We need this only for ATAPI bmdma transactions,
1847  *      as otherwise we experience spurious interrupts
1848  *      after libata-sff handles the bmdma interrupts.
1849  */
1850 static void mv_sff_irq_clear(struct ata_port *ap)
1851 {
1852         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), ERR_IRQ);
1853 }
1854
1855 /**
1856  *      mv_check_atapi_dma - Filter ATAPI cmds which are unsuitable for DMA.
1857  *      @qc: queued command to check for chipset/DMA compatibility.
1858  *
1859  *      The bmdma engines cannot handle speculative data sizes
1860  *      (bytecount under/over flow).  So only allow DMA for
1861  *      data transfer commands with known data sizes.
1862  *
1863  *      LOCKING:
1864  *      Inherited from caller.
1865  */
1866 static int mv_check_atapi_dma(struct ata_queued_cmd *qc)
1867 {
1868         struct scsi_cmnd *scmd = qc->scsicmd;
1869
1870         if (scmd) {
1871                 switch (scmd->cmnd[0]) {
1872                 case READ_6:
1873                 case READ_10:
1874                 case READ_12:
1875                 case WRITE_6:
1876                 case WRITE_10:
1877                 case WRITE_12:
1878                 case GPCMD_READ_CD:
1879                 case GPCMD_SEND_DVD_STRUCTURE:
1880                 case GPCMD_SEND_CUE_SHEET:
1881                         return 0; /* DMA is safe */
1882                 }
1883         }
1884         return -EOPNOTSUPP; /* use PIO instead */
1885 }
1886
1887 /**
1888  *      mv_bmdma_setup - Set up BMDMA transaction
1889  *      @qc: queued command to prepare DMA for.
1890  *
1891  *      LOCKING:
1892  *      Inherited from caller.
1893  */
1894 static void mv_bmdma_setup(struct ata_queued_cmd *qc)
1895 {
1896         struct ata_port *ap = qc->ap;
1897         void __iomem *port_mmio = mv_ap_base(ap);
1898         struct mv_port_priv *pp = ap->private_data;
1899
1900         mv_fill_sg(qc);
1901
1902         /* clear all DMA cmd bits */
1903         writel(0, port_mmio + BMDMA_CMD);
1904
1905         /* load PRD table addr. */
1906         writel((pp->sg_tbl_dma[qc->tag] >> 16) >> 16,
1907                 port_mmio + BMDMA_PRD_HIGH);
1908         writelfl(pp->sg_tbl_dma[qc->tag],
1909                 port_mmio + BMDMA_PRD_LOW);
1910
1911         /* issue r/w command */
1912         ap->ops->sff_exec_command(ap, &qc->tf);
1913 }
1914
1915 /**
1916  *      mv_bmdma_start - Start a BMDMA transaction
1917  *      @qc: queued command to start DMA on.
1918  *
1919  *      LOCKING:
1920  *      Inherited from caller.
1921  */
1922 static void mv_bmdma_start(struct ata_queued_cmd *qc)
1923 {
1924         struct ata_port *ap = qc->ap;
1925         void __iomem *port_mmio = mv_ap_base(ap);
1926         unsigned int rw = (qc->tf.flags & ATA_TFLAG_WRITE);
1927         u32 cmd = (rw ? 0 : ATA_DMA_WR) | ATA_DMA_START;
1928
1929         /* start host DMA transaction */
1930         writelfl(cmd, port_mmio + BMDMA_CMD);
1931 }
1932
1933 /**
1934  *      mv_bmdma_stop - Stop BMDMA transfer
1935  *      @qc: queued command to stop DMA on.
1936  *
1937  *      Clears the ATA_DMA_START flag in the bmdma control register
1938  *
1939  *      LOCKING:
1940  *      Inherited from caller.
1941  */
1942 static void mv_bmdma_stop_ap(struct ata_port *ap)
1943 {
1944         void __iomem *port_mmio = mv_ap_base(ap);
1945         u32 cmd;
1946
1947         /* clear start/stop bit */
1948         cmd = readl(port_mmio + BMDMA_CMD);
1949         if (cmd & ATA_DMA_START) {
1950                 cmd &= ~ATA_DMA_START;
1951                 writelfl(cmd, port_mmio + BMDMA_CMD);
1952
1953                 /* one-PIO-cycle guaranteed wait, per spec, for HDMA1:0 transition */
1954                 ata_sff_dma_pause(ap);
1955         }
1956 }
1957
1958 static void mv_bmdma_stop(struct ata_queued_cmd *qc)
1959 {
1960         mv_bmdma_stop_ap(qc->ap);
1961 }
1962
1963 /**
1964  *      mv_bmdma_status - Read BMDMA status
1965  *      @ap: port for which to retrieve DMA status.
1966  *
1967  *      Read and return equivalent of the sff BMDMA status register.
1968  *
1969  *      LOCKING:
1970  *      Inherited from caller.
1971  */
1972 static u8 mv_bmdma_status(struct ata_port *ap)
1973 {
1974         void __iomem *port_mmio = mv_ap_base(ap);
1975         u32 reg, status;
1976
1977         /*
1978          * Other bits are valid only if ATA_DMA_ACTIVE==0,
1979          * and the ATA_DMA_INTR bit doesn't exist.
1980          */
1981         reg = readl(port_mmio + BMDMA_STATUS);
1982         if (reg & ATA_DMA_ACTIVE)
1983                 status = ATA_DMA_ACTIVE;
1984         else if (reg & ATA_DMA_ERR)
1985                 status = (reg & ATA_DMA_ERR) | ATA_DMA_INTR;
1986         else {
1987                 /*
1988                  * Just because DMA_ACTIVE is 0 (DMA completed),
1989                  * this does _not_ mean the device is "done".
1990                  * So we should not yet be signalling ATA_DMA_INTR
1991                  * in some cases.  Eg. DSM/TRIM, and perhaps others.
1992                  */
1993                 mv_bmdma_stop_ap(ap);
1994                 if (ioread8(ap->ioaddr.altstatus_addr) & ATA_BUSY)
1995                         status = 0;
1996                 else
1997                         status = ATA_DMA_INTR;
1998         }
1999         return status;
2000 }
2001
2002 static void mv_rw_multi_errata_sata24(struct ata_queued_cmd *qc)
2003 {
2004         struct ata_taskfile *tf = &qc->tf;
2005         /*
2006          * Workaround for 88SX60x1 FEr SATA#24.
2007          *
2008          * Chip may corrupt WRITEs if multi_count >= 4kB.
2009          * Note that READs are unaffected.
2010          *
2011          * It's not clear if this errata really means "4K bytes",
2012          * or if it always happens for multi_count > 7
2013          * regardless of device sector_size.
2014          *
2015          * So, for safety, any write with multi_count > 7
2016          * gets converted here into a regular PIO write instead:
2017          */
2018         if ((tf->flags & ATA_TFLAG_WRITE) && is_multi_taskfile(tf)) {
2019                 if (qc->dev->multi_count > 7) {
2020                         switch (tf->command) {
2021                         case ATA_CMD_WRITE_MULTI:
2022                                 tf->command = ATA_CMD_PIO_WRITE;
2023                                 break;
2024                         case ATA_CMD_WRITE_MULTI_FUA_EXT:
2025                                 tf->flags &= ~ATA_TFLAG_FUA; /* ugh */
2026                                 /* fall through */
2027                         case ATA_CMD_WRITE_MULTI_EXT:
2028                                 tf->command = ATA_CMD_PIO_WRITE_EXT;
2029                                 break;
2030                         }
2031                 }
2032         }
2033 }
2034
2035 /**
2036  *      mv_qc_prep - Host specific command preparation.
2037  *      @qc: queued command to prepare
2038  *
2039  *      This routine simply redirects to the general purpose routine
2040  *      if command is not DMA.  Else, it handles prep of the CRQB
2041  *      (command request block), does some sanity checking, and calls
2042  *      the SG load routine.
2043  *
2044  *      LOCKING:
2045  *      Inherited from caller.
2046  */
2047 static void mv_qc_prep(struct ata_queued_cmd *qc)
2048 {
2049         struct ata_port *ap = qc->ap;
2050         struct mv_port_priv *pp = ap->private_data;
2051         __le16 *cw;
2052         struct ata_taskfile *tf = &qc->tf;
2053         u16 flags = 0;
2054         unsigned in_index;
2055
2056         switch (tf->protocol) {
2057         case ATA_PROT_DMA:
2058                 if (tf->command == ATA_CMD_DSM)
2059                         return;
2060                 /* fall-thru */
2061         case ATA_PROT_NCQ:
2062                 break;  /* continue below */
2063         case ATA_PROT_PIO:
2064                 mv_rw_multi_errata_sata24(qc);
2065                 return;
2066         default:
2067                 return;
2068         }
2069
2070         /* Fill in command request block
2071          */
2072         if (!(tf->flags & ATA_TFLAG_WRITE))
2073                 flags |= CRQB_FLAG_READ;
2074         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
2075         flags |= qc->tag << CRQB_TAG_SHIFT;
2076         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
2077
2078         /* get current queue index from software */
2079         in_index = pp->req_idx;
2080
2081         pp->crqb[in_index].sg_addr =
2082                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
2083         pp->crqb[in_index].sg_addr_hi =
2084                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
2085         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
2086
2087         cw = &pp->crqb[in_index].ata_cmd[0];
2088
2089         /* Sadly, the CRQB cannot accommodate all registers--there are
2090          * only 11 bytes...so we must pick and choose required
2091          * registers based on the command.  So, we drop feature and
2092          * hob_feature for [RW] DMA commands, but they are needed for
2093          * NCQ.  NCQ will drop hob_nsect, which is not needed there
2094          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
2095          */
2096         switch (tf->command) {
2097         case ATA_CMD_READ:
2098         case ATA_CMD_READ_EXT:
2099         case ATA_CMD_WRITE:
2100         case ATA_CMD_WRITE_EXT:
2101         case ATA_CMD_WRITE_FUA_EXT:
2102                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
2103                 break;
2104         case ATA_CMD_FPDMA_READ:
2105         case ATA_CMD_FPDMA_WRITE:
2106                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
2107                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
2108                 break;
2109         default:
2110                 /* The only other commands EDMA supports in non-queued and
2111                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
2112                  * of which are defined/used by Linux.  If we get here, this
2113                  * driver needs work.
2114                  *
2115                  * FIXME: modify libata to give qc_prep a return value and
2116                  * return error here.
2117                  */
2118                 BUG_ON(tf->command);
2119                 break;
2120         }
2121         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
2122         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
2123         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
2124         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
2125         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
2126         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
2127         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
2128         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
2129         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
2130
2131         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
2132                 return;
2133         mv_fill_sg(qc);
2134 }
2135
2136 /**
2137  *      mv_qc_prep_iie - Host specific command preparation.
2138  *      @qc: queued command to prepare
2139  *
2140  *      This routine simply redirects to the general purpose routine
2141  *      if command is not DMA.  Else, it handles prep of the CRQB
2142  *      (command request block), does some sanity checking, and calls
2143  *      the SG load routine.
2144  *
2145  *      LOCKING:
2146  *      Inherited from caller.
2147  */
2148 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
2149 {
2150         struct ata_port *ap = qc->ap;
2151         struct mv_port_priv *pp = ap->private_data;
2152         struct mv_crqb_iie *crqb;
2153         struct ata_taskfile *tf = &qc->tf;
2154         unsigned in_index;
2155         u32 flags = 0;
2156
2157         if ((tf->protocol != ATA_PROT_DMA) &&
2158             (tf->protocol != ATA_PROT_NCQ))
2159                 return;
2160         if (tf->command == ATA_CMD_DSM)
2161                 return;  /* use bmdma for this */
2162
2163         /* Fill in Gen IIE command request block */
2164         if (!(tf->flags & ATA_TFLAG_WRITE))
2165                 flags |= CRQB_FLAG_READ;
2166
2167         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
2168         flags |= qc->tag << CRQB_TAG_SHIFT;
2169         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
2170         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
2171
2172         /* get current queue index from software */
2173         in_index = pp->req_idx;
2174
2175         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
2176         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
2177         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
2178         crqb->flags = cpu_to_le32(flags);
2179
2180         crqb->ata_cmd[0] = cpu_to_le32(
2181                         (tf->command << 16) |
2182                         (tf->feature << 24)
2183                 );
2184         crqb->ata_cmd[1] = cpu_to_le32(
2185                         (tf->lbal << 0) |
2186                         (tf->lbam << 8) |
2187                         (tf->lbah << 16) |
2188                         (tf->device << 24)
2189                 );
2190         crqb->ata_cmd[2] = cpu_to_le32(
2191                         (tf->hob_lbal << 0) |
2192                         (tf->hob_lbam << 8) |
2193                         (tf->hob_lbah << 16) |
2194                         (tf->hob_feature << 24)
2195                 );
2196         crqb->ata_cmd[3] = cpu_to_le32(
2197                         (tf->nsect << 0) |
2198                         (tf->hob_nsect << 8)
2199                 );
2200
2201         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
2202                 return;
2203         mv_fill_sg(qc);
2204 }
2205
2206 /**
2207  *      mv_sff_check_status - fetch device status, if valid
2208  *      @ap: ATA port to fetch status from
2209  *
2210  *      When using command issue via mv_qc_issue_fis(),
2211  *      the initial ATA_BUSY state does not show up in the
2212  *      ATA status (shadow) register.  This can confuse libata!
2213  *
2214  *      So we have a hook here to fake ATA_BUSY for that situation,
2215  *      until the first time a BUSY, DRQ, or ERR bit is seen.
2216  *
2217  *      The rest of the time, it simply returns the ATA status register.
2218  */
2219 static u8 mv_sff_check_status(struct ata_port *ap)
2220 {
2221         u8 stat = ioread8(ap->ioaddr.status_addr);
2222         struct mv_port_priv *pp = ap->private_data;
2223
2224         if (pp->pp_flags & MV_PP_FLAG_FAKE_ATA_BUSY) {
2225                 if (stat & (ATA_BUSY | ATA_DRQ | ATA_ERR))
2226                         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY;
2227                 else
2228                         stat = ATA_BUSY;
2229         }
2230         return stat;
2231 }
2232
2233 /**
2234  *      mv_send_fis - Send a FIS, using the "Vendor-Unique FIS" register
2235  *      @fis: fis to be sent
2236  *      @nwords: number of 32-bit words in the fis
2237  */
2238 static unsigned int mv_send_fis(struct ata_port *ap, u32 *fis, int nwords)
2239 {
2240         void __iomem *port_mmio = mv_ap_base(ap);
2241         u32 ifctl, old_ifctl, ifstat;
2242         int i, timeout = 200, final_word = nwords - 1;
2243
2244         /* Initiate FIS transmission mode */
2245         old_ifctl = readl(port_mmio + SATA_IFCTL);
2246         ifctl = 0x100 | (old_ifctl & 0xf);
2247         writelfl(ifctl, port_mmio + SATA_IFCTL);
2248
2249         /* Send all words of the FIS except for the final word */
2250         for (i = 0; i < final_word; ++i)
2251                 writel(fis[i], port_mmio + VENDOR_UNIQUE_FIS);
2252
2253         /* Flag end-of-transmission, and then send the final word */
2254         writelfl(ifctl | 0x200, port_mmio + SATA_IFCTL);
2255         writelfl(fis[final_word], port_mmio + VENDOR_UNIQUE_FIS);
2256
2257         /*
2258          * Wait for FIS transmission to complete.
2259          * This typically takes just a single iteration.
2260          */
2261         do {
2262                 ifstat = readl(port_mmio + SATA_IFSTAT);
2263         } while (!(ifstat & 0x1000) && --timeout);
2264
2265         /* Restore original port configuration */
2266         writelfl(old_ifctl, port_mmio + SATA_IFCTL);
2267
2268         /* See if it worked */
2269         if ((ifstat & 0x3000) != 0x1000) {
2270                 ata_port_warn(ap, "%s transmission error, ifstat=%08x\n",
2271                               __func__, ifstat);
2272                 return AC_ERR_OTHER;
2273         }
2274         return 0;
2275 }
2276
2277 /**
2278  *      mv_qc_issue_fis - Issue a command directly as a FIS
2279  *      @qc: queued command to start
2280  *
2281  *      Note that the ATA shadow registers are not updated
2282  *      after command issue, so the device will appear "READY"
2283  *      if polled, even while it is BUSY processing the command.
2284  *
2285  *      So we use a status hook to fake ATA_BUSY until the drive changes state.
2286  *
2287  *      Note: we don't get updated shadow regs on *completion*
2288  *      of non-data commands. So avoid sending them via this function,
2289  *      as they will appear to have completed immediately.
2290  *
2291  *      GEN_IIE has special registers that we could get the result tf from,
2292  *      but earlier chipsets do not.  For now, we ignore those registers.
2293  */
2294 static unsigned int mv_qc_issue_fis(struct ata_queued_cmd *qc)
2295 {
2296         struct ata_port *ap = qc->ap;
2297         struct mv_port_priv *pp = ap->private_data;
2298         struct ata_link *link = qc->dev->link;
2299         u32 fis[5];
2300         int err = 0;
2301
2302         ata_tf_to_fis(&qc->tf, link->pmp, 1, (void *)fis);
2303         err = mv_send_fis(ap, fis, ARRAY_SIZE(fis));
2304         if (err)
2305                 return err;
2306
2307         switch (qc->tf.protocol) {
2308         case ATAPI_PROT_PIO:
2309                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2310                 /* fall through */
2311         case ATAPI_PROT_NODATA:
2312                 ap->hsm_task_state = HSM_ST_FIRST;
2313                 break;
2314         case ATA_PROT_PIO:
2315                 pp->pp_flags |= MV_PP_FLAG_FAKE_ATA_BUSY;
2316                 if (qc->tf.flags & ATA_TFLAG_WRITE)
2317                         ap->hsm_task_state = HSM_ST_FIRST;
2318                 else
2319                         ap->hsm_task_state = HSM_ST;
2320                 break;
2321         default:
2322                 ap->hsm_task_state = HSM_ST_LAST;
2323                 break;
2324         }
2325
2326         if (qc->tf.flags & ATA_TFLAG_POLLING)
2327                 ata_sff_queue_pio_task(link, 0);
2328         return 0;
2329 }
2330
2331 /**
2332  *      mv_qc_issue - Initiate a command to the host
2333  *      @qc: queued command to start
2334  *
2335  *      This routine simply redirects to the general purpose routine
2336  *      if command is not DMA.  Else, it sanity checks our local
2337  *      caches of the request producer/consumer indices then enables
2338  *      DMA and bumps the request producer index.
2339  *
2340  *      LOCKING:
2341  *      Inherited from caller.
2342  */
2343 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
2344 {
2345         static int limit_warnings = 10;
2346         struct ata_port *ap = qc->ap;
2347         void __iomem *port_mmio = mv_ap_base(ap);
2348         struct mv_port_priv *pp = ap->private_data;
2349         u32 in_index;
2350         unsigned int port_irqs;
2351
2352         pp->pp_flags &= ~MV_PP_FLAG_FAKE_ATA_BUSY; /* paranoia */
2353
2354         switch (qc->tf.protocol) {
2355         case ATA_PROT_DMA:
2356                 if (qc->tf.command == ATA_CMD_DSM) {
2357                         if (!ap->ops->bmdma_setup)  /* no bmdma on GEN_I */
2358                                 return AC_ERR_OTHER;
2359                         break;  /* use bmdma for this */
2360                 }
2361                 /* fall thru */
2362         case ATA_PROT_NCQ:
2363                 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
2364                 pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2365                 in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
2366
2367                 /* Write the request in pointer to kick the EDMA to life */
2368                 writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
2369                                         port_mmio + EDMA_REQ_Q_IN_PTR);
2370                 return 0;
2371
2372         case ATA_PROT_PIO:
2373                 /*
2374                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
2375                  *
2376                  * Someday, we might implement special polling workarounds
2377                  * for these, but it all seems rather unnecessary since we
2378                  * normally use only DMA for commands which transfer more
2379                  * than a single block of data.
2380                  *
2381                  * Much of the time, this could just work regardless.
2382                  * So for now, just log the incident, and allow the attempt.
2383                  */
2384                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
2385                         --limit_warnings;
2386                         ata_link_warn(qc->dev->link, DRV_NAME
2387                                       ": attempting PIO w/multiple DRQ: "
2388                                       "this may fail due to h/w errata\n");
2389                 }
2390                 /* fall through */
2391         case ATA_PROT_NODATA:
2392         case ATAPI_PROT_PIO:
2393         case ATAPI_PROT_NODATA:
2394                 if (ap->flags & ATA_FLAG_PIO_POLLING)
2395                         qc->tf.flags |= ATA_TFLAG_POLLING;
2396                 break;
2397         }
2398
2399         if (qc->tf.flags & ATA_TFLAG_POLLING)
2400                 port_irqs = ERR_IRQ;    /* mask device interrupt when polling */
2401         else
2402                 port_irqs = ERR_IRQ | DONE_IRQ; /* unmask all interrupts */
2403
2404         /*
2405          * We're about to send a non-EDMA capable command to the
2406          * port.  Turn off EDMA so there won't be problems accessing
2407          * shadow block, etc registers.
2408          */
2409         mv_stop_edma(ap);
2410         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), port_irqs);
2411         mv_pmp_select(ap, qc->dev->link->pmp);
2412
2413         if (qc->tf.command == ATA_CMD_READ_LOG_EXT) {
2414                 struct mv_host_priv *hpriv = ap->host->private_data;
2415                 /*
2416                  * Workaround for 88SX60x1 FEr SATA#25 (part 2).
2417                  *
2418                  * After any NCQ error, the READ_LOG_EXT command
2419                  * from libata-eh *must* use mv_qc_issue_fis().
2420                  * Otherwise it might fail, due to chip errata.
2421                  *
2422                  * Rather than special-case it, we'll just *always*
2423                  * use this method here for READ_LOG_EXT, making for
2424                  * easier testing.
2425                  */
2426                 if (IS_GEN_II(hpriv))
2427                         return mv_qc_issue_fis(qc);
2428         }
2429         return ata_bmdma_qc_issue(qc);
2430 }
2431
2432 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
2433 {
2434         struct mv_port_priv *pp = ap->private_data;
2435         struct ata_queued_cmd *qc;
2436
2437         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
2438                 return NULL;
2439         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2440         if (qc && !(qc->tf.flags & ATA_TFLAG_POLLING))
2441                 return qc;
2442         return NULL;
2443 }
2444
2445 static void mv_pmp_error_handler(struct ata_port *ap)
2446 {
2447         unsigned int pmp, pmp_map;
2448         struct mv_port_priv *pp = ap->private_data;
2449
2450         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
2451                 /*
2452                  * Perform NCQ error analysis on failed PMPs
2453                  * before we freeze the port entirely.
2454                  *
2455                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
2456                  */
2457                 pmp_map = pp->delayed_eh_pmp_map;
2458                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
2459                 for (pmp = 0; pmp_map != 0; pmp++) {
2460                         unsigned int this_pmp = (1 << pmp);
2461                         if (pmp_map & this_pmp) {
2462                                 struct ata_link *link = &ap->pmp_link[pmp];
2463                                 pmp_map &= ~this_pmp;
2464                                 ata_eh_analyze_ncq_error(link);
2465                         }
2466                 }
2467                 ata_port_freeze(ap);
2468         }
2469         sata_pmp_error_handler(ap);
2470 }
2471
2472 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
2473 {
2474         void __iomem *port_mmio = mv_ap_base(ap);
2475
2476         return readl(port_mmio + SATA_TESTCTL) >> 16;
2477 }
2478
2479 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
2480 {
2481         unsigned int pmp;
2482
2483         /*
2484          * Initialize EH info for PMPs which saw device errors
2485          */
2486         for (pmp = 0; pmp_map != 0; pmp++) {
2487                 unsigned int this_pmp = (1 << pmp);
2488                 if (pmp_map & this_pmp) {
2489                         struct ata_link *link = &ap->pmp_link[pmp];
2490                         struct ata_eh_info *ehi = &link->eh_info;
2491
2492                         pmp_map &= ~this_pmp;
2493                         ata_ehi_clear_desc(ehi);
2494                         ata_ehi_push_desc(ehi, "dev err");
2495                         ehi->err_mask |= AC_ERR_DEV;
2496                         ehi->action |= ATA_EH_RESET;
2497                         ata_link_abort(link);
2498                 }
2499         }
2500 }
2501
2502 static int mv_req_q_empty(struct ata_port *ap)
2503 {
2504         void __iomem *port_mmio = mv_ap_base(ap);
2505         u32 in_ptr, out_ptr;
2506
2507         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR)
2508                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2509         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR)
2510                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2511         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
2512 }
2513
2514 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
2515 {
2516         struct mv_port_priv *pp = ap->private_data;
2517         int failed_links;
2518         unsigned int old_map, new_map;
2519
2520         /*
2521          * Device error during FBS+NCQ operation:
2522          *
2523          * Set a port flag to prevent further I/O being enqueued.
2524          * Leave the EDMA running to drain outstanding commands from this port.
2525          * Perform the post-mortem/EH only when all responses are complete.
2526          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
2527          */
2528         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
2529                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
2530                 pp->delayed_eh_pmp_map = 0;
2531         }
2532         old_map = pp->delayed_eh_pmp_map;
2533         new_map = old_map | mv_get_err_pmp_map(ap);
2534
2535         if (old_map != new_map) {
2536                 pp->delayed_eh_pmp_map = new_map;
2537                 mv_pmp_eh_prep(ap, new_map & ~old_map);
2538         }
2539         failed_links = hweight16(new_map);
2540
2541         ata_port_info(ap,
2542                       "%s: pmp_map=%04x qc_map=%04x failed_links=%d nr_active_links=%d\n",
2543                       __func__, pp->delayed_eh_pmp_map,
2544                       ap->qc_active, failed_links,
2545                       ap->nr_active_links);
2546
2547         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
2548                 mv_process_crpb_entries(ap, pp);
2549                 mv_stop_edma(ap);
2550                 mv_eh_freeze(ap);
2551                 ata_port_info(ap, "%s: done\n", __func__);
2552                 return 1;       /* handled */
2553         }
2554         ata_port_info(ap, "%s: waiting\n", __func__);
2555         return 1;       /* handled */
2556 }
2557
2558 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
2559 {
2560         /*
2561          * Possible future enhancement:
2562          *
2563          * FBS+non-NCQ operation is not yet implemented.
2564          * See related notes in mv_edma_cfg().
2565          *
2566          * Device error during FBS+non-NCQ operation:
2567          *
2568          * We need to snapshot the shadow registers for each failed command.
2569          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
2570          */
2571         return 0;       /* not handled */
2572 }
2573
2574 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
2575 {
2576         struct mv_port_priv *pp = ap->private_data;
2577
2578         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
2579                 return 0;       /* EDMA was not active: not handled */
2580         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
2581                 return 0;       /* FBS was not active: not handled */
2582
2583         if (!(edma_err_cause & EDMA_ERR_DEV))
2584                 return 0;       /* non DEV error: not handled */
2585         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
2586         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
2587                 return 0;       /* other problems: not handled */
2588
2589         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
2590                 /*
2591                  * EDMA should NOT have self-disabled for this case.
2592                  * If it did, then something is wrong elsewhere,
2593                  * and we cannot handle it here.
2594                  */
2595                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2596                         ata_port_warn(ap, "%s: err_cause=0x%x pp_flags=0x%x\n",
2597                                       __func__, edma_err_cause, pp->pp_flags);
2598                         return 0; /* not handled */
2599                 }
2600                 return mv_handle_fbs_ncq_dev_err(ap);
2601         } else {
2602                 /*
2603                  * EDMA should have self-disabled for this case.
2604                  * If it did not, then something is wrong elsewhere,
2605                  * and we cannot handle it here.
2606                  */
2607                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
2608                         ata_port_warn(ap, "%s: err_cause=0x%x pp_flags=0x%x\n",
2609                                       __func__, edma_err_cause, pp->pp_flags);
2610                         return 0; /* not handled */
2611                 }
2612                 return mv_handle_fbs_non_ncq_dev_err(ap);
2613         }
2614         return 0;       /* not handled */
2615 }
2616
2617 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
2618 {
2619         struct ata_eh_info *ehi = &ap->link.eh_info;
2620         char *when = "idle";
2621
2622         ata_ehi_clear_desc(ehi);
2623         if (edma_was_enabled) {
2624                 when = "EDMA enabled";
2625         } else {
2626                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
2627                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
2628                         when = "polling";
2629         }
2630         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
2631         ehi->err_mask |= AC_ERR_OTHER;
2632         ehi->action   |= ATA_EH_RESET;
2633         ata_port_freeze(ap);
2634 }
2635
2636 /**
2637  *      mv_err_intr - Handle error interrupts on the port
2638  *      @ap: ATA channel to manipulate
2639  *
2640  *      Most cases require a full reset of the chip's state machine,
2641  *      which also performs a COMRESET.
2642  *      Also, if the port disabled DMA, update our cached copy to match.
2643  *
2644  *      LOCKING:
2645  *      Inherited from caller.
2646  */
2647 static void mv_err_intr(struct ata_port *ap)
2648 {
2649         void __iomem *port_mmio = mv_ap_base(ap);
2650         u32 edma_err_cause, eh_freeze_mask, serr = 0;
2651         u32 fis_cause = 0;
2652         struct mv_port_priv *pp = ap->private_data;
2653         struct mv_host_priv *hpriv = ap->host->private_data;
2654         unsigned int action = 0, err_mask = 0;
2655         struct ata_eh_info *ehi = &ap->link.eh_info;
2656         struct ata_queued_cmd *qc;
2657         int abort = 0;
2658
2659         /*
2660          * Read and clear the SError and err_cause bits.
2661          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
2662          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
2663          */
2664         sata_scr_read(&ap->link, SCR_ERROR, &serr);
2665         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
2666
2667         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE);
2668         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2669                 fis_cause = readl(port_mmio + FIS_IRQ_CAUSE);
2670                 writelfl(~fis_cause, port_mmio + FIS_IRQ_CAUSE);
2671         }
2672         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE);
2673
2674         if (edma_err_cause & EDMA_ERR_DEV) {
2675                 /*
2676                  * Device errors during FIS-based switching operation
2677                  * require special handling.
2678                  */
2679                 if (mv_handle_dev_err(ap, edma_err_cause))
2680                         return;
2681         }
2682
2683         qc = mv_get_active_qc(ap);
2684         ata_ehi_clear_desc(ehi);
2685         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
2686                           edma_err_cause, pp->pp_flags);
2687
2688         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2689                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
2690                 if (fis_cause & FIS_IRQ_CAUSE_AN) {
2691                         u32 ec = edma_err_cause &
2692                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
2693                         sata_async_notification(ap);
2694                         if (!ec)
2695                                 return; /* Just an AN; no need for the nukes */
2696                         ata_ehi_push_desc(ehi, "SDB notify");
2697                 }
2698         }
2699         /*
2700          * All generations share these EDMA error cause bits:
2701          */
2702         if (edma_err_cause & EDMA_ERR_DEV) {
2703                 err_mask |= AC_ERR_DEV;
2704                 action |= ATA_EH_RESET;
2705                 ata_ehi_push_desc(ehi, "dev error");
2706         }
2707         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
2708                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
2709                         EDMA_ERR_INTRL_PAR)) {
2710                 err_mask |= AC_ERR_ATA_BUS;
2711                 action |= ATA_EH_RESET;
2712                 ata_ehi_push_desc(ehi, "parity error");
2713         }
2714         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
2715                 ata_ehi_hotplugged(ehi);
2716                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
2717                         "dev disconnect" : "dev connect");
2718                 action |= ATA_EH_RESET;
2719         }
2720
2721         /*
2722          * Gen-I has a different SELF_DIS bit,
2723          * different FREEZE bits, and no SERR bit:
2724          */
2725         if (IS_GEN_I(hpriv)) {
2726                 eh_freeze_mask = EDMA_EH_FREEZE_5;
2727                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
2728                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2729                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2730                 }
2731         } else {
2732                 eh_freeze_mask = EDMA_EH_FREEZE;
2733                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2734                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2735                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2736                 }
2737                 if (edma_err_cause & EDMA_ERR_SERR) {
2738                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
2739                         err_mask |= AC_ERR_ATA_BUS;
2740                         action |= ATA_EH_RESET;
2741                 }
2742         }
2743
2744         if (!err_mask) {
2745                 err_mask = AC_ERR_OTHER;
2746                 action |= ATA_EH_RESET;
2747         }
2748
2749         ehi->serror |= serr;
2750         ehi->action |= action;
2751
2752         if (qc)
2753                 qc->err_mask |= err_mask;
2754         else
2755                 ehi->err_mask |= err_mask;
2756
2757         if (err_mask == AC_ERR_DEV) {
2758                 /*
2759                  * Cannot do ata_port_freeze() here,
2760                  * because it would kill PIO access,
2761                  * which is needed for further diagnosis.
2762                  */
2763                 mv_eh_freeze(ap);
2764                 abort = 1;
2765         } else if (edma_err_cause & eh_freeze_mask) {
2766                 /*
2767                  * Note to self: ata_port_freeze() calls ata_port_abort()
2768                  */
2769                 ata_port_freeze(ap);
2770         } else {
2771                 abort = 1;
2772         }
2773
2774         if (abort) {
2775                 if (qc)
2776                         ata_link_abort(qc->dev->link);
2777                 else
2778                         ata_port_abort(ap);
2779         }
2780 }
2781
2782 static bool mv_process_crpb_response(struct ata_port *ap,
2783                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
2784 {
2785         u8 ata_status;
2786         u16 edma_status = le16_to_cpu(response->flags);
2787
2788         /*
2789          * edma_status from a response queue entry:
2790          *   LSB is from EDMA_ERR_IRQ_CAUSE (non-NCQ only).
2791          *   MSB is saved ATA status from command completion.
2792          */
2793         if (!ncq_enabled) {
2794                 u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
2795                 if (err_cause) {
2796                         /*
2797                          * Error will be seen/handled by
2798                          * mv_err_intr().  So do nothing at all here.
2799                          */
2800                         return false;
2801                 }
2802         }
2803         ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2804         if (!ac_err_mask(ata_status))
2805                 return true;
2806         /* else: leave it for mv_err_intr() */
2807         return false;
2808 }
2809
2810 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2811 {
2812         void __iomem *port_mmio = mv_ap_base(ap);
2813         struct mv_host_priv *hpriv = ap->host->private_data;
2814         u32 in_index;
2815         bool work_done = false;
2816         u32 done_mask = 0;
2817         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2818
2819         /* Get the hardware queue position index */
2820         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR)
2821                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2822
2823         /* Process new responses from since the last time we looked */
2824         while (in_index != pp->resp_idx) {
2825                 unsigned int tag;
2826                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2827
2828                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2829
2830                 if (IS_GEN_I(hpriv)) {
2831                         /* 50xx: no NCQ, only one command active at a time */
2832                         tag = ap->link.active_tag;
2833                 } else {
2834                         /* Gen II/IIE: get command tag from CRPB entry */
2835                         tag = le16_to_cpu(response->id) & 0x1f;
2836                 }
2837                 if (mv_process_crpb_response(ap, response, tag, ncq_enabled))
2838                         done_mask |= 1 << tag;
2839                 work_done = true;
2840         }
2841
2842         if (work_done) {
2843                 ata_qc_complete_multiple(ap, ap->qc_active ^ done_mask);
2844
2845                 /* Update the software queue position index in hardware */
2846                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2847                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2848                          port_mmio + EDMA_RSP_Q_OUT_PTR);
2849         }
2850 }
2851
2852 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2853 {
2854         struct mv_port_priv *pp;
2855         int edma_was_enabled;
2856
2857         /*
2858          * Grab a snapshot of the EDMA_EN flag setting,
2859          * so that we have a consistent view for this port,
2860          * even if something we call of our routines changes it.
2861          */
2862         pp = ap->private_data;
2863         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2864         /*
2865          * Process completed CRPB response(s) before other events.
2866          */
2867         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2868                 mv_process_crpb_entries(ap, pp);
2869                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2870                         mv_handle_fbs_ncq_dev_err(ap);
2871         }
2872         /*
2873          * Handle chip-reported errors, or continue on to handle PIO.
2874          */
2875         if (unlikely(port_cause & ERR_IRQ)) {
2876                 mv_err_intr(ap);
2877         } else if (!edma_was_enabled) {
2878                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2879                 if (qc)
2880                         ata_bmdma_port_intr(ap, qc);
2881                 else
2882                         mv_unexpected_intr(ap, edma_was_enabled);
2883         }
2884 }
2885
2886 /**
2887  *      mv_host_intr - Handle all interrupts on the given host controller
2888  *      @host: host specific structure
2889  *      @main_irq_cause: Main interrupt cause register for the chip.
2890  *
2891  *      LOCKING:
2892  *      Inherited from caller.
2893  */
2894 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2895 {
2896         struct mv_host_priv *hpriv = host->private_data;
2897         void __iomem *mmio = hpriv->base, *hc_mmio;
2898         unsigned int handled = 0, port;
2899
2900         /* If asserted, clear the "all ports" IRQ coalescing bit */
2901         if (main_irq_cause & ALL_PORTS_COAL_DONE)
2902                 writel(~ALL_PORTS_COAL_IRQ, mmio + IRQ_COAL_CAUSE);
2903
2904         for (port = 0; port < hpriv->n_ports; port++) {
2905                 struct ata_port *ap = host->ports[port];
2906                 unsigned int p, shift, hardport, port_cause;
2907
2908                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2909                 /*
2910                  * Each hc within the host has its own hc_irq_cause register,
2911                  * where the interrupting ports bits get ack'd.
2912                  */
2913                 if (hardport == 0) {    /* first port on this hc ? */
2914                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2915                         u32 port_mask, ack_irqs;
2916                         /*
2917                          * Skip this entire hc if nothing pending for any ports
2918                          */
2919                         if (!hc_cause) {
2920                                 port += MV_PORTS_PER_HC - 1;
2921                                 continue;
2922                         }
2923                         /*
2924                          * We don't need/want to read the hc_irq_cause register,
2925                          * because doing so hurts performance, and
2926                          * main_irq_cause already gives us everything we need.
2927                          *
2928                          * But we do have to *write* to the hc_irq_cause to ack
2929                          * the ports that we are handling this time through.
2930                          *
2931                          * This requires that we create a bitmap for those
2932                          * ports which interrupted us, and use that bitmap
2933                          * to ack (only) those ports via hc_irq_cause.
2934                          */
2935                         ack_irqs = 0;
2936                         if (hc_cause & PORTS_0_3_COAL_DONE)
2937                                 ack_irqs = HC_COAL_IRQ;
2938                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2939                                 if ((port + p) >= hpriv->n_ports)
2940                                         break;
2941                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2942                                 if (hc_cause & port_mask)
2943                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2944                         }
2945                         hc_mmio = mv_hc_base_from_port(mmio, port);
2946                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE);
2947                         handled = 1;
2948                 }
2949                 /*
2950                  * Handle interrupts signalled for this port:
2951                  */
2952                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2953                 if (port_cause)
2954                         mv_port_intr(ap, port_cause);
2955         }
2956         return handled;
2957 }
2958
2959 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2960 {
2961         struct mv_host_priv *hpriv = host->private_data;
2962         struct ata_port *ap;
2963         struct ata_queued_cmd *qc;
2964         struct ata_eh_info *ehi;
2965         unsigned int i, err_mask, printed = 0;
2966         u32 err_cause;
2967
2968         err_cause = readl(mmio + hpriv->irq_cause_offset);
2969
2970         dev_err(host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n", err_cause);
2971
2972         DPRINTK("All regs @ PCI error\n");
2973         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2974
2975         writelfl(0, mmio + hpriv->irq_cause_offset);
2976
2977         for (i = 0; i < host->n_ports; i++) {
2978                 ap = host->ports[i];
2979                 if (!ata_link_offline(&ap->link)) {
2980                         ehi = &ap->link.eh_info;
2981                         ata_ehi_clear_desc(ehi);
2982                         if (!printed++)
2983                                 ata_ehi_push_desc(ehi,
2984                                         "PCI err cause 0x%08x", err_cause);
2985                         err_mask = AC_ERR_HOST_BUS;
2986                         ehi->action = ATA_EH_RESET;
2987                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2988                         if (qc)
2989                                 qc->err_mask |= err_mask;
2990                         else
2991                                 ehi->err_mask |= err_mask;
2992
2993                         ata_port_freeze(ap);
2994                 }
2995         }
2996         return 1;       /* handled */
2997 }
2998
2999 /**
3000  *      mv_interrupt - Main interrupt event handler
3001  *      @irq: unused
3002  *      @dev_instance: private data; in this case the host structure
3003  *
3004  *      Read the read only register to determine if any host
3005  *      controllers have pending interrupts.  If so, call lower level
3006  *      routine to handle.  Also check for PCI errors which are only
3007  *      reported here.
3008  *
3009  *      LOCKING:
3010  *      This routine holds the host lock while processing pending
3011  *      interrupts.
3012  */
3013 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
3014 {
3015         struct ata_host *host = dev_instance;
3016         struct mv_host_priv *hpriv = host->private_data;
3017         unsigned int handled = 0;
3018         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
3019         u32 main_irq_cause, pending_irqs;
3020
3021         spin_lock(&host->lock);
3022
3023         /* for MSI:  block new interrupts while in here */
3024         if (using_msi)
3025                 mv_write_main_irq_mask(0, hpriv);
3026
3027         main_irq_cause = readl(hpriv->main_irq_cause_addr);
3028         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
3029         /*
3030          * Deal with cases where we either have nothing pending, or have read
3031          * a bogus register value which can indicate HW removal or PCI fault.
3032          */
3033         if (pending_irqs && main_irq_cause != 0xffffffffU) {
3034                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
3035                         handled = mv_pci_error(host, hpriv->base);
3036                 else
3037                         handled = mv_host_intr(host, pending_irqs);
3038         }
3039
3040         /* for MSI: unmask; interrupt cause bits will retrigger now */
3041         if (using_msi)
3042                 mv_write_main_irq_mask(hpriv->main_irq_mask, hpriv);
3043
3044         spin_unlock(&host->lock);
3045
3046         return IRQ_RETVAL(handled);
3047 }
3048
3049 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
3050 {
3051         unsigned int ofs;
3052
3053         switch (sc_reg_in) {
3054         case SCR_STATUS:
3055         case SCR_ERROR:
3056         case SCR_CONTROL:
3057                 ofs = sc_reg_in * sizeof(u32);
3058                 break;
3059         default:
3060                 ofs = 0xffffffffU;
3061                 break;
3062         }
3063         return ofs;
3064 }
3065
3066 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
3067 {
3068         struct mv_host_priv *hpriv = link->ap->host->private_data;
3069         void __iomem *mmio = hpriv->base;
3070         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
3071         unsigned int ofs = mv5_scr_offset(sc_reg_in);
3072
3073         if (ofs != 0xffffffffU) {
3074                 *val = readl(addr + ofs);
3075                 return 0;
3076         } else
3077                 return -EINVAL;
3078 }
3079
3080 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
3081 {
3082         struct mv_host_priv *hpriv = link->ap->host->private_data;
3083         void __iomem *mmio = hpriv->base;
3084         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
3085         unsigned int ofs = mv5_scr_offset(sc_reg_in);
3086
3087         if (ofs != 0xffffffffU) {
3088                 writelfl(val, addr + ofs);
3089                 return 0;
3090         } else
3091                 return -EINVAL;
3092 }
3093
3094 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
3095 {
3096         struct pci_dev *pdev = to_pci_dev(host->dev);
3097         int early_5080;
3098
3099         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
3100
3101         if (!early_5080) {
3102                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
3103                 tmp |= (1 << 0);
3104                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
3105         }
3106
3107         mv_reset_pci_bus(host, mmio);
3108 }
3109
3110 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
3111 {
3112         writel(0x0fcfffff, mmio + FLASH_CTL);
3113 }
3114
3115 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
3116                            void __iomem *mmio)
3117 {
3118         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
3119         u32 tmp;
3120
3121         tmp = readl(phy_mmio + MV5_PHY_MODE);
3122
3123         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
3124         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
3125 }
3126
3127 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
3128 {
3129         u32 tmp;
3130
3131         writel(0, mmio + GPIO_PORT_CTL);
3132
3133         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
3134
3135         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
3136         tmp |= ~(1 << 0);
3137         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
3138 }
3139
3140 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
3141                            unsigned int port)
3142 {
3143         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
3144         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
3145         u32 tmp;
3146         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
3147
3148         if (fix_apm_sq) {
3149                 tmp = readl(phy_mmio + MV5_LTMODE);
3150                 tmp |= (1 << 19);
3151                 writel(tmp, phy_mmio + MV5_LTMODE);
3152
3153                 tmp = readl(phy_mmio + MV5_PHY_CTL);
3154                 tmp &= ~0x3;
3155                 tmp |= 0x1;