drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publically available from Intel web site. Errata documentation
  42  * is also publically available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The orginal Triton
  47  * series chipsets do _not_ support independant device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independant timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *
  76  * Should have been BIOS fixed:
  77  *      450NX:  errata #19      - DMA hangs on old 450NX
  78  *      450NX:  errata #20      - DMA hangs on old 450NX
  79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  80  *      ICH3    errata #15      - IDE deadlock under high load
  81  *                                (BIOS must set dev 31 fn 0 bit 23)
  82  *      ICH3    errata #18      - Don't use native mode
  83  */
  84
  85 #include <linux/kernel.h>
  86 #include <linux/module.h>
  87 #include <linux/pci.h>
  88 #include <linux/init.h>
  89 #include <linux/blkdev.h>
  90 #include <linux/delay.h>
  91 #include <linux/device.h>
  92 #include <scsi/scsi_host.h>
  93 #include <linux/libata.h>
  94 #include <linux/dmi.h>
  95
  96 #define DRV_NAME        "ata_piix"
  97 #define DRV_VERSION     "2.11"
  98
  99 enum {
 100         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 101         ICH5_PMR                = 0x90, /* port mapping register */
 102         ICH5_PCS                = 0x92, /* port control and status */
 103         PIIX_SCC                = 0x0A, /* sub-class code register */
 104
 105         PIIX_FLAG_SCR           = (1 << 26), /* SCR available */
 106         PIIX_FLAG_AHCI          = (1 << 27), /* AHCI possible */
 107         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 108
 109         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 110         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 111
 112         /* combined mode.  if set, PATA is channel 0.
 113          * if clear, PATA is channel 1.
 114          */
 115         PIIX_PORT_ENABLED       = (1 << 0),
 116         PIIX_PORT_PRESENT       = (1 << 4),
 117
 118         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 119         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 120
 121         /* controller IDs */
 122         piix_pata_33            = 0,    /* PIIX4 at 33Mhz */
 123         ich_pata_33             = 1,    /* ICH up to UDMA 33 only */
 124         ich_pata_66             = 2,    /* ICH up to 66 Mhz */
 125         ich_pata_100            = 3,    /* ICH up to UDMA 100 */
 126         ich_pata_133            = 4,    /* ICH up to UDMA 133 */
 127         ich5_sata               = 5,
 128         ich6_sata               = 6,
 129         ich6_sata_ahci          = 7,
 130         ich6m_sata_ahci         = 8,
 131         ich8_sata_ahci          = 9,
 132         piix_pata_mwdma         = 10,   /* PIIX3 MWDMA only */
 133
 134         /* constants for mapping table */
 135         P0                      = 0,  /* port 0 */
 136         P1                      = 1,  /* port 1 */
 137         P2                      = 2,  /* port 2 */
 138         P3                      = 3,  /* port 3 */
 139         IDE                     = -1, /* IDE */
 140         NA                      = -2, /* not avaliable */
 141         RV                      = -3, /* reserved */
 142
 143         PIIX_AHCI_DEVICE        = 6,
 144
 145         /* host->flags bits */
 146         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
 147 };
 148
 149 struct piix_map_db {
 150         const u32 mask;
 151         const u16 port_enable;
 152         const int map[][4];
 153 };
 154
 155 struct piix_host_priv {
 156         const int *map;
 157 };
 158
 159 static int piix_init_one (struct pci_dev *pdev,
 160                                     const struct pci_device_id *ent);
 161 static void piix_pata_error_handler(struct ata_port *ap);
 162 static void piix_set_piomode (struct ata_port *ap, struct ata_device *adev);
 163 static void piix_set_dmamode (struct ata_port *ap, struct ata_device *adev);
 164 static void ich_set_dmamode (struct ata_port *ap, struct ata_device *adev);
 165 static int ich_pata_cable_detect(struct ata_port *ap);
 166 #ifdef CONFIG_PM
 167 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 168 static int piix_pci_device_resume(struct pci_dev *pdev);
 169 #endif
 170
 171 static unsigned int in_module_init = 1;
 172
 173 static const struct pci_device_id piix_pci_tbl[] = {
 174         /* Intel PIIX3 for the 430HX etc */
 175         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 176         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 177         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 178         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 179         /* Intel PIIX4 */
 180         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 181         /* Intel PIIX4 */
 182         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 183         /* Intel PIIX */
 184         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 185         /* Intel ICH (i810, i815, i840) UDMA 66*/
 186         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 187         /* Intel ICH0 : UDMA 33*/
 188         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 189         /* Intel ICH2M */
 190         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 191         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 192         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 193         /*  Intel ICH3M */
 194         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 195         /* Intel ICH3 (E7500/1) UDMA 100 */
 196         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 197         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 198         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 199         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 200         /* Intel ICH5 */
 201         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_133 },
 202         /* C-ICH (i810E2) */
 203         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 204         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 205         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 206         /* ICH6 (and 6) (i915) UDMA 100 */
 207         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 208         /* ICH7/7-R (i945, i975) UDMA 100*/
 209         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_133 },
 210         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 211         /* ICH8 Mobile PATA Controller */
 212         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 213
 214         /* NOTE: The following PCI ids must be kept in sync with the
 215          * list in drivers/pci/quirks.c.
 216          */
 217
 218         /* 82801EB (ICH5) */
 219         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 220         /* 82801EB (ICH5) */
 221         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 222         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 223         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 224         /* 6300ESB pretending RAID */
 225         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 226         /* 82801FB/FW (ICH6/ICH6W) */
 227         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 228         /* 82801FR/FRW (ICH6R/ICH6RW) */
 229         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 230         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented) */
 231         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 232         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 233         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 234         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 235         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 236         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 237         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 238         /* SATA Controller 1 IDE (ICH8) */
 239         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 240         /* SATA Controller 2 IDE (ICH8) */
 241         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 242         /* Mobile SATA Controller IDE (ICH8M) */
 243         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 244         /* SATA Controller IDE (ICH9) */
 245         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 246         /* SATA Controller IDE (ICH9) */
 247         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 248         /* SATA Controller IDE (ICH9) */
 249         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 250         /* SATA Controller IDE (ICH9M) */
 251         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 252         /* SATA Controller IDE (ICH9M) */
 253         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 254         /* SATA Controller IDE (ICH9M) */
 255         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 256
 257         { }     /* terminate list */
 258 };
 259
 260 static struct pci_driver piix_pci_driver = {
 261         .name                   = DRV_NAME,
 262         .id_table               = piix_pci_tbl,
 263         .probe                  = piix_init_one,
 264         .remove                 = ata_pci_remove_one,
 265 #ifdef CONFIG_PM
 266         .suspend                = piix_pci_device_suspend,
 267         .resume                 = piix_pci_device_resume,
 268 #endif
 269 };
 270
 271 static struct scsi_host_template piix_sht = {
 272         .module                 = THIS_MODULE,
 273         .name                   = DRV_NAME,
 274         .ioctl                  = ata_scsi_ioctl,
 275         .queuecommand           = ata_scsi_queuecmd,
 276         .can_queue              = ATA_DEF_QUEUE,
 277         .this_id                = ATA_SHT_THIS_ID,
 278         .sg_tablesize           = LIBATA_MAX_PRD,
 279         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 280         .emulated               = ATA_SHT_EMULATED,
 281         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 282         .proc_name              = DRV_NAME,
 283         .dma_boundary           = ATA_DMA_BOUNDARY,
 284         .slave_configure        = ata_scsi_slave_config,
 285         .slave_destroy          = ata_scsi_slave_destroy,
 286         .bios_param             = ata_std_bios_param,
 287 };
 288
 289 static const struct ata_port_operations piix_pata_ops = {
 290         .port_disable           = ata_port_disable,
 291         .set_piomode            = piix_set_piomode,
 292         .set_dmamode            = piix_set_dmamode,
 293         .mode_filter            = ata_pci_default_filter,
 294
 295         .tf_load                = ata_tf_load,
 296         .tf_read                = ata_tf_read,
 297         .check_status           = ata_check_status,
 298         .exec_command           = ata_exec_command,
 299         .dev_select             = ata_std_dev_select,
 300
 301         .bmdma_setup            = ata_bmdma_setup,
 302         .bmdma_start            = ata_bmdma_start,
 303         .bmdma_stop             = ata_bmdma_stop,
 304         .bmdma_status           = ata_bmdma_status,
 305         .qc_prep                = ata_qc_prep,
 306         .qc_issue               = ata_qc_issue_prot,
 307         .data_xfer              = ata_data_xfer,
 308
 309         .freeze                 = ata_bmdma_freeze,
 310         .thaw                   = ata_bmdma_thaw,
 311         .error_handler          = piix_pata_error_handler,
 312         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 313         .cable_detect           = ata_cable_40wire,
 314
 315         .irq_handler            = ata_interrupt,
 316         .irq_clear              = ata_bmdma_irq_clear,
 317         .irq_on                 = ata_irq_on,
 318         .irq_ack                = ata_irq_ack,
 319
 320         .port_start             = ata_port_start,
 321 };
 322
 323 static const struct ata_port_operations ich_pata_ops = {
 324         .port_disable           = ata_port_disable,
 325         .set_piomode            = piix_set_piomode,
 326         .set_dmamode            = ich_set_dmamode,
 327         .mode_filter            = ata_pci_default_filter,
 328
 329         .tf_load                = ata_tf_load,
 330         .tf_read                = ata_tf_read,
 331         .check_status           = ata_check_status,
 332         .exec_command           = ata_exec_command,
 333         .dev_select             = ata_std_dev_select,
 334
 335         .bmdma_setup            = ata_bmdma_setup,
 336         .bmdma_start            = ata_bmdma_start,
 337         .bmdma_stop             = ata_bmdma_stop,
 338         .bmdma_status           = ata_bmdma_status,
 339         .qc_prep                = ata_qc_prep,
 340         .qc_issue               = ata_qc_issue_prot,
 341         .data_xfer              = ata_data_xfer,
 342
 343         .freeze                 = ata_bmdma_freeze,
 344         .thaw                   = ata_bmdma_thaw,
 345         .error_handler          = piix_pata_error_handler,
 346         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 347         .cable_detect           = ich_pata_cable_detect,
 348
 349         .irq_handler            = ata_interrupt,
 350         .irq_clear              = ata_bmdma_irq_clear,
 351         .irq_on                 = ata_irq_on,
 352         .irq_ack                = ata_irq_ack,
 353
 354         .port_start             = ata_port_start,
 355 };
 356
 357 static const struct ata_port_operations piix_sata_ops = {
 358         .port_disable           = ata_port_disable,
 359
 360         .tf_load                = ata_tf_load,
 361         .tf_read                = ata_tf_read,
 362         .check_status           = ata_check_status,
 363         .exec_command           = ata_exec_command,
 364         .dev_select             = ata_std_dev_select,
 365
 366         .bmdma_setup            = ata_bmdma_setup,
 367         .bmdma_start            = ata_bmdma_start,
 368         .bmdma_stop             = ata_bmdma_stop,
 369         .bmdma_status           = ata_bmdma_status,
 370         .qc_prep                = ata_qc_prep,
 371         .qc_issue               = ata_qc_issue_prot,
 372         .data_xfer              = ata_data_xfer,
 373
 374         .freeze                 = ata_bmdma_freeze,
 375         .thaw                   = ata_bmdma_thaw,
 376         .error_handler          = ata_bmdma_error_handler,
 377         .post_internal_cmd      = ata_bmdma_post_internal_cmd,
 378
 379         .irq_handler            = ata_interrupt,
 380         .irq_clear              = ata_bmdma_irq_clear,
 381         .irq_on                 = ata_irq_on,
 382         .irq_ack                = ata_irq_ack,
 383
 384         .port_start             = ata_port_start,
 385 };
 386
 387 static const struct piix_map_db ich5_map_db = {
 388         .mask = 0x7,
 389         .port_enable = 0x3,
 390         .map = {
 391                 /* PM   PS   SM   SS       MAP  */
 392                 {  P0,  NA,  P1,  NA }, /* 000b */
 393                 {  P1,  NA,  P0,  NA }, /* 001b */
 394                 {  RV,  RV,  RV,  RV },
 395                 {  RV,  RV,  RV,  RV },
 396                 {  P0,  P1, IDE, IDE }, /* 100b */
 397                 {  P1,  P0, IDE, IDE }, /* 101b */
 398                 { IDE, IDE,  P0,  P1 }, /* 110b */
 399                 { IDE, IDE,  P1,  P0 }, /* 111b */
 400         },
 401 };
 402
 403 static const struct piix_map_db ich6_map_db = {
 404         .mask = 0x3,
 405         .port_enable = 0xf,
 406         .map = {
 407                 /* PM   PS   SM   SS       MAP */
 408                 {  P0,  P2,  P1,  P3 }, /* 00b */
 409                 { IDE, IDE,  P1,  P3 }, /* 01b */
 410                 {  P0,  P2, IDE, IDE }, /* 10b */
 411                 {  RV,  RV,  RV,  RV },
 412         },
 413 };
 414
 415 static const struct piix_map_db ich6m_map_db = {
 416         .mask = 0x3,
 417         .port_enable = 0x5,
 418
 419         /* Map 01b isn't specified in the doc but some notebooks use
 420          * it anyway.  MAP 01b have been spotted on both ICH6M and
 421          * ICH7M.
 422          */
 423         .map = {
 424                 /* PM   PS   SM   SS       MAP */
 425                 {  P0,  P2,  NA,  NA }, /* 00b */
 426                 { IDE, IDE,  P1,  P3 }, /* 01b */
 427                 {  P0,  P2, IDE, IDE }, /* 10b */
 428                 {  RV,  RV,  RV,  RV },
 429         },
 430 };
 431
 432 static const struct piix_map_db ich8_map_db = {
 433         .mask = 0x3,
 434         .port_enable = 0x3,
 435         .map = {
 436                 /* PM   PS   SM   SS       MAP */
 437                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 438                 {  RV,  RV,  RV,  RV },
 439                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
 440                 {  RV,  RV,  RV,  RV },
 441         },
 442 };
 443
 444 static const struct piix_map_db *piix_map_db_table[] = {
 445         [ich5_sata]             = &ich5_map_db,
 446         [ich6_sata]             = &ich6_map_db,
 447         [ich6_sata_ahci]        = &ich6_map_db,
 448         [ich6m_sata_ahci]       = &ich6m_map_db,
 449         [ich8_sata_ahci]        = &ich8_map_db,
 450 };
 451
 452 static struct ata_port_info piix_port_info[] = {
 453         /* piix_pata_33: 0:  PIIX4 at 33MHz */
 454         {
 455                 .sht            = &piix_sht,
 456                 .flags          = PIIX_PATA_FLAGS,
 457                 .pio_mask       = 0x1f, /* pio0-4 */
 458                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 459                 .udma_mask      = ATA_UDMA_MASK_40C,
 460                 .port_ops       = &piix_pata_ops,
 461         },
 462
 463         /* ich_pata_33: 1       ICH0 - ICH at 33Mhz*/
 464         {
 465                 .sht            = &piix_sht,
 466                 .flags          = PIIX_PATA_FLAGS,
 467                 .pio_mask       = 0x1f, /* pio 0-4 */
 468                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 469                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
 470                 .port_ops       = &ich_pata_ops,
 471         },
 472         /* ich_pata_66: 2       ICH controllers up to 66MHz */
 473         {
 474                 .sht            = &piix_sht,
 475                 .flags          = PIIX_PATA_FLAGS,
 476                 .pio_mask       = 0x1f, /* pio 0-4 */
 477                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
 478                 .udma_mask      = ATA_UDMA4,
 479                 .port_ops       = &ich_pata_ops,
 480         },
 481
 482         /* ich_pata_100: 3 */
 483         {
 484                 .sht            = &piix_sht,
 485                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 486                 .pio_mask       = 0x1f, /* pio0-4 */
 487                 .mwdma_mask     = 0x06, /* mwdma1-2 */
 488                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
 489                 .port_ops       = &ich_pata_ops,
 490         },
 491
 492         /* ich_pata_133: 4      ICH with full UDMA6 */
 493         {
 494                 .sht            = &piix_sht,
 495                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 496                 .pio_mask       = 0x1f, /* pio 0-4 */
 497                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 498                 .udma_mask      = ATA_UDMA6, /* UDMA133 */
 499                 .port_ops       = &ich_pata_ops,
 500         },
 501
 502         /* ich5_sata: 5 */
 503         {
 504                 .sht            = &piix_sht,
 505                 .flags          = PIIX_SATA_FLAGS,
 506                 .pio_mask       = 0x1f, /* pio0-4 */
 507                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 508                 .udma_mask      = ATA_UDMA6,
 509                 .port_ops       = &piix_sata_ops,
 510         },
 511
 512         /* ich6_sata: 6 */
 513         {
 514                 .sht            = &piix_sht,
 515                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR,
 516                 .pio_mask       = 0x1f, /* pio0-4 */
 517                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 518                 .udma_mask      = ATA_UDMA6,
 519                 .port_ops       = &piix_sata_ops,
 520         },
 521
 522         /* ich6_sata_ahci: 7 */
 523         {
 524                 .sht            = &piix_sht,
 525                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
 526                                   PIIX_FLAG_AHCI,
 527                 .pio_mask       = 0x1f, /* pio0-4 */
 528                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 529                 .udma_mask      = ATA_UDMA6,
 530                 .port_ops       = &piix_sata_ops,
 531         },
 532
 533         /* ich6m_sata_ahci: 8 */
 534         {
 535                 .sht            = &piix_sht,
 536                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
 537                                   PIIX_FLAG_AHCI,
 538                 .pio_mask       = 0x1f, /* pio0-4 */
 539                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 540                 .udma_mask      = ATA_UDMA6,
 541                 .port_ops       = &piix_sata_ops,
 542         },
 543
 544         /* ich8_sata_ahci: 9 */
 545         {
 546                 .sht            = &piix_sht,
 547                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_SCR |
 548                                   PIIX_FLAG_AHCI,
 549                 .pio_mask       = 0x1f, /* pio0-4 */
 550                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 551                 .udma_mask      = ATA_UDMA6,
 552                 .port_ops       = &piix_sata_ops,
 553         },
 554
 555         /* piix_pata_mwdma: 10:  PIIX3 MWDMA only */
 556         {
 557                 .sht            = &piix_sht,
 558                 .flags          = PIIX_PATA_FLAGS,
 559                 .pio_mask       = 0x1f, /* pio0-4 */
 560                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 561                 .port_ops       = &piix_pata_ops,
 562         },
 563 };
 564
 565 static struct pci_bits piix_enable_bits[] = {
 566         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 567         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 568 };
 569
 570 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 571 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 572 MODULE_LICENSE("GPL");
 573 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 574 MODULE_VERSION(DRV_VERSION);
 575
 576 struct ich_laptop {
 577         u16 device;
 578         u16 subvendor;
 579         u16 subdevice;
 580 };
 581
 582 /*
 583  *      List of laptops that use short cables rather than 80 wire
 584  */
 585
 586 static const struct ich_laptop ich_laptop[] = {
 587         /* devid, subvendor, subdev */
 588         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 589         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 590         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 591         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
 592         /* end marker */
 593         { 0, }
 594 };
 595
 596 /**
 597  *      ich_pata_cable_detect - Probe host controller cable detect info
 598  *      @ap: Port for which cable detect info is desired
 599  *
 600  *      Read 80c cable indicator from ATA PCI device's PCI config
 601  *      register.  This register is normally set by firmware (BIOS).
 602  *
 603  *      LOCKING:
 604  *      None (inherited from caller).
 605  */
 606
 607 static int ich_pata_cable_detect(struct ata_port *ap)
 608 {
 609         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 610         const struct ich_laptop *lap = &ich_laptop[0];
 611         u8 tmp, mask;
 612
 613         /* Check for specials - Acer Aspire 5602WLMi */
 614         while (lap->device) {
 615                 if (lap->device == pdev->device &&
 616                     lap->subvendor == pdev->subsystem_vendor &&
 617                     lap->subdevice == pdev->subsystem_device) {
 618                         return ATA_CBL_PATA40_SHORT;
 619                 }
 620                 lap++;
 621         }
 622
 623         /* check BIOS cable detect results */
 624         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 625         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
 626         if ((tmp & mask) == 0)
 627                 return ATA_CBL_PATA40;
 628         return ATA_CBL_PATA80;
 629 }
 630
 631 /**
 632  *      piix_pata_prereset - prereset for PATA host controller
 633  *      @ap: Target port
 634  *      @deadline: deadline jiffies for the operation
 635  *
 636  *      LOCKING:
 637  *      None (inherited from caller).
 638  */
 639 static int piix_pata_prereset(struct ata_port *ap, unsigned long deadline)
 640 {
 641         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 642
 643         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 644                 return -ENOENT;
 645         return ata_std_prereset(ap, deadline);
 646 }
 647
 648 static void piix_pata_error_handler(struct ata_port *ap)
 649 {
 650         ata_bmdma_drive_eh(ap, piix_pata_prereset, ata_std_softreset, NULL,
 651                            ata_std_postreset);
 652 }
 653
 654 /**
 655  *      piix_set_piomode - Initialize host controller PATA PIO timings
 656  *      @ap: Port whose timings we are configuring
 657  *      @adev: um
 658  *
 659  *      Set PIO mode for device, in host controller PCI config space.
 660  *
 661  *      LOCKING:
 662  *      None (inherited from caller).
 663  */
 664
 665 static void piix_set_piomode (struct ata_port *ap, struct ata_device *adev)
 666 {
 667         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
 668         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 669         unsigned int is_slave   = (adev->devno != 0);
 670         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 671         unsigned int slave_port = 0x44;
 672         u16 master_data;
 673         u8 slave_data;
 674         u8 udma_enable;
 675         int control = 0;
 676
 677         /*
 678          *      See Intel Document 298600-004 for the timing programing rules
 679          *      for ICH controllers.
 680          */
 681
 682         static const     /* ISP  RTC */
 683         u8 timings[][2] = { { 0, 0 },
 684                             { 0, 0 },
 685                             { 1, 0 },
 686                             { 2, 1 },
 687                             { 2, 3 }, };
 688
 689         if (pio >= 2)
 690                 control |= 1;   /* TIME1 enable */
 691         if (ata_pio_need_iordy(adev))
 692                 control |= 2;   /* IE enable */
 693
 694         /* Intel specifies that the PPE functionality is for disk only */
 695         if (adev->class == ATA_DEV_ATA)
 696                 control |= 4;   /* PPE enable */
 697
 698         /* PIO configuration clears DTE unconditionally.  It will be
 699          * programmed in set_dmamode which is guaranteed to be called
 700          * after set_piomode if any DMA mode is available.
 701          */
 702         pci_read_config_word(dev, master_port, &master_data);
 703         if (is_slave) {
 704                 /* clear TIME1|IE1|PPE1|DTE1 */
 705                 master_data &= 0xff0f;
 706                 /* Enable SITRE (seperate slave timing register) */
 707                 master_data |= 0x4000;
 708                 /* enable PPE1, IE1 and TIME1 as needed */
 709                 master_data |= (control << 4);
 710                 pci_read_config_byte(dev, slave_port, &slave_data);
 711                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 712                 /* Load the timing nibble for this slave */
 713                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
 714                                                 << (ap->port_no ? 4 : 0);
 715         } else {
 716                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
 717                 master_data &= 0xccf0;
 718                 /* Enable PPE, IE and TIME as appropriate */
 719                 master_data |= control;
 720                 /* load ISP and RCT */
 721                 master_data |=
 722                         (timings[pio][0] << 12) |
 723                         (timings[pio][1] << 8);
 724         }
 725         pci_write_config_word(dev, master_port, master_data);
 726         if (is_slave)
 727                 pci_write_config_byte(dev, slave_port, slave_data);
 728
 729         /* Ensure the UDMA bit is off - it will be turned back on if
 730            UDMA is selected */
 731
 732         if (ap->udma_mask) {
 733                 pci_read_config_byte(dev, 0x48, &udma_enable);
 734                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 735                 pci_write_config_byte(dev, 0x48, udma_enable);
 736         }
 737 }
 738
 739 /**
 740  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 741  *      @ap: Port whose timings we are configuring
 742  *      @adev: Drive in question
 743  *      @udma: udma mode, 0 - 6
 744  *      @isich: set if the chip is an ICH device
 745  *
 746  *      Set UDMA mode for device, in host controller PCI config space.
 747  *
 748  *      LOCKING:
 749  *      None (inherited from caller).
 750  */
 751
 752 static void do_pata_set_dmamode (struct ata_port *ap, struct ata_device *adev, int isich)
 753 {
 754         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 755         u8 master_port          = ap->port_no ? 0x42 : 0x40;
 756         u16 master_data;
 757         u8 speed                = adev->dma_mode;
 758         int devid               = adev->devno + 2 * ap->port_no;
 759         u8 udma_enable          = 0;
 760
 761         static const     /* ISP  RTC */
 762         u8 timings[][2] = { { 0, 0 },
 763                             { 0, 0 },
 764                             { 1, 0 },
 765                             { 2, 1 },
 766                             { 2, 3 }, };
 767
 768         pci_read_config_word(dev, master_port, &master_data);
 769         if (ap->udma_mask)
 770                 pci_read_config_byte(dev, 0x48, &udma_enable);
 771
 772         if (speed >= XFER_UDMA_0) {
 773                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
 774                 u16 udma_timing;
 775                 u16 ideconf;
 776                 int u_clock, u_speed;
 777
 778                 /*
 779                  * UDMA is handled by a combination of clock switching and
 780                  * selection of dividers
 781                  *
 782                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 783                  *             except UDMA0 which is 00
 784                  */
 785                 u_speed = min(2 - (udma & 1), udma);
 786                 if (udma == 5)
 787                         u_clock = 0x1000;       /* 100Mhz */
 788                 else if (udma > 2)
 789                         u_clock = 1;            /* 66Mhz */
 790                 else
 791                         u_clock = 0;            /* 33Mhz */
 792
 793                 udma_enable |= (1 << devid);
 794
 795                 /* Load the CT/RP selection */
 796                 pci_read_config_word(dev, 0x4A, &udma_timing);
 797                 udma_timing &= ~(3 << (4 * devid));
 798                 udma_timing |= u_speed << (4 * devid);
 799                 pci_write_config_word(dev, 0x4A, udma_timing);
 800
 801                 if (isich) {
 802                         /* Select a 33/66/100Mhz clock */
 803                         pci_read_config_word(dev, 0x54, &ideconf);
 804                         ideconf &= ~(0x1001 << devid);
 805                         ideconf |= u_clock << devid;
 806                         /* For ICH or later we should set bit 10 for better
 807                            performance (WR_PingPong_En) */
 808                         pci_write_config_word(dev, 0x54, ideconf);
 809                 }
 810         } else {
 811                 /*
 812                  * MWDMA is driven by the PIO timings. We must also enable
 813                  * IORDY unconditionally along with TIME1. PPE has already
 814                  * been set when the PIO timing was set.
 815                  */
 816                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
 817                 unsigned int control;
 818                 u8 slave_data;
 819                 const unsigned int needed_pio[3] = {
 820                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 821                 };
 822                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 823
 824                 control = 3;    /* IORDY|TIME1 */
 825
 826                 /* If the drive MWDMA is faster than it can do PIO then
 827                    we must force PIO into PIO0 */
 828
 829                 if (adev->pio_mode < needed_pio[mwdma])
 830                         /* Enable DMA timing only */
 831                         control |= 8;   /* PIO cycles in PIO0 */
 832
 833                 if (adev->devno) {      /* Slave */
 834                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
 835                         master_data |= control << 4;
 836                         pci_read_config_byte(dev, 0x44, &slave_data);
 837                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
 838                         /* Load the matching timing */
 839                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
 840                         pci_write_config_byte(dev, 0x44, slave_data);
 841                 } else {        /* Master */
 842                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
 843                                                    and master timing bits */
 844                         master_data |= control;
 845                         master_data |=
 846                                 (timings[pio][0] << 12) |
 847                                 (timings[pio][1] << 8);
 848                 }
 849
 850                 if (ap->udma_mask) {
 851                         udma_enable &= ~(1 << devid);
 852                         pci_write_config_word(dev, master_port, master_data);
 853                 }
 854         }
 855         /* Don't scribble on 0x48 if the controller does not support UDMA */
 856         if (ap->udma_mask)
 857                 pci_write_config_byte(dev, 0x48, udma_enable);
 858 }
 859
 860 /**
 861  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 862  *      @ap: Port whose timings we are configuring
 863  *      @adev: um
 864  *
 865  *      Set MW/UDMA mode for device, in host controller PCI config space.
 866  *
 867  *      LOCKING:
 868  *      None (inherited from caller).
 869  */
 870
 871 static void piix_set_dmamode (struct ata_port *ap, struct ata_device *adev)
 872 {
 873         do_pata_set_dmamode(ap, adev, 0);
 874 }
 875
 876 /**
 877  *      ich_set_dmamode - Initialize host controller PATA DMA timings
 878  *      @ap: Port whose timings we are configuring
 879  *      @adev: um
 880  *
 881  *      Set MW/UDMA mode for device, in host controller PCI config space.
 882  *
 883  *      LOCKING:
 884  *      None (inherited from caller).
 885  */
 886
 887 static void ich_set_dmamode (struct ata_port *ap, struct ata_device *adev)
 888 {
 889         do_pata_set_dmamode(ap, adev, 1);
 890 }
 891
 892 #ifdef CONFIG_PM
 893 static int piix_broken_suspend(void)
 894 {
 895         static struct dmi_system_id sysids[] = {
 896                 {
 897                         .ident = "TECRA M5",
 898                         .matches = {
 899                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 900                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
 901                         },
 902                 },
 903                 {
 904                         .ident = "TECRA M7",
 905                         .matches = {
 906                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 907                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
 908                         },
 909                 },
 910                 {
 911                         .ident = "Satellite U205",
 912                         .matches = {
 913                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 914                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
 915                         },
 916                 },
 917                 {
 918                         .ident = "Portege M500",
 919                         .matches = {
 920                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
 921                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
 922                         },
 923                 },
 924                 { }
 925         };
 926         static const char *oemstrs[] = {
 927                 "Tecra M3,",
 928         };
 929         int i;
 930
 931         if (dmi_check_system(sysids))
 932                 return 1;
 933
 934         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
 935                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
 936                         return 1;
 937
 938         return 0;
 939 }
 940
 941 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
 942 {
 943         struct ata_host *host = dev_get_drvdata(&pdev->dev);
 944         unsigned long flags;
 945         int rc = 0;
 946
 947         rc = ata_host_suspend(host, mesg);
 948         if (rc)
 949                 return rc;
 950
 951         /* Some braindamaged ACPI suspend implementations expect the
 952          * controller to be awake on entry; otherwise, it burns cpu
 953          * cycles and power trying to do something to the sleeping
 954          * beauty.
 955          */
 956         if (piix_broken_suspend() && mesg.event == PM_EVENT_SUSPEND) {
 957                 pci_save_state(pdev);
 958
 959                 /* mark its power state as "unknown", since we don't
 960                  * know if e.g. the BIOS will change its device state
 961                  * when we suspend.
 962                  */
 963                 if (pdev->current_state == PCI_D0)
 964                         pdev->current_state = PCI_UNKNOWN;
 965
 966                 /* tell resume that it's waking up from broken suspend */
 967                 spin_lock_irqsave(&host->lock, flags);
 968                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
 969                 spin_unlock_irqrestore(&host->lock, flags);
 970         } else
 971                 ata_pci_device_do_suspend(pdev, mesg);
 972
 973         return 0;
 974 }
 975
 976 static int piix_pci_device_resume(struct pci_dev *pdev)
 977 {
 978         struct ata_host *host = dev_get_drvdata(&pdev->dev);
 979         unsigned long flags;
 980         int rc;
 981
 982         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
 983                 spin_lock_irqsave(&host->lock, flags);
 984                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
 985                 spin_unlock_irqrestore(&host->lock, flags);
 986
 987                 pci_set_power_state(pdev, PCI_D0);
 988                 pci_restore_state(pdev);
 989
 990                 /* PCI device wasn't disabled during suspend.  Use
 991                  * pci_reenable_device() to avoid affecting the enable
 992                  * count.
 993                  */
 994                 rc = pci_reenable_device(pdev);
 995                 if (rc)
 996                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
 997                                    "device after resume (%d)\n", rc);
 998         } else
 999                 rc = ata_pci_device_do_resume(pdev);
1000
1001         if (rc == 0)
1002                 ata_host_resume(host);
1003
1004         return rc;
1005 }
1006 #endif
1007
1008 #define AHCI_PCI_BAR 5
1009 #define AHCI_GLOBAL_CTL 0x04
1010 #define AHCI_ENABLE (1 << 31)
1011 static int piix_disable_ahci(struct pci_dev *pdev)
1012 {
1013         void __iomem *mmio;
1014         u32 tmp;
1015         int rc = 0;
1016
1017         /* BUG: pci_enable_device has not yet been called.  This
1018          * works because this device is usually set up by BIOS.
1019          */
1020
1021         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1022             !pci_resource_len(pdev, AHCI_PCI_BAR))
1023                 return 0;
1024
1025         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1026         if (!mmio)
1027                 return -ENOMEM;
1028
1029         tmp = readl(mmio + AHCI_GLOBAL_CTL);
1030         if (tmp & AHCI_ENABLE) {
1031                 tmp &= ~AHCI_ENABLE;
1032                 writel(tmp, mmio + AHCI_GLOBAL_CTL);
1033
1034                 tmp = readl(mmio + AHCI_GLOBAL_CTL);
1035                 if (tmp & AHCI_ENABLE)
1036                         rc = -EIO;
1037         }
1038
1039         pci_iounmap(pdev, mmio);
1040         return rc;
1041 }
1042
1043 /**
1044  *      piix_check_450nx_errata -       Check for problem 450NX setup
1045  *      @ata_dev: the PCI device to check
1046  *
1047  *      Check for the present of 450NX errata #19 and errata #25. If
1048  *      they are found return an error code so we can turn off DMA
1049  */
1050
1051 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1052 {
1053         struct pci_dev *pdev = NULL;
1054         u16 cfg;
1055         int no_piix_dma = 0;
1056
1057         while((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL)
1058         {
1059                 /* Look for 450NX PXB. Check for problem configurations
1060                    A PCI quirk checks bit 6 already */
1061                 pci_read_config_word(pdev, 0x41, &cfg);
1062                 /* Only on the original revision: IDE DMA can hang */
1063                 if (pdev->revision == 0x00)
1064                         no_piix_dma = 1;
1065                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1066                 else if (cfg & (1<<14) && pdev->revision < 5)
1067                         no_piix_dma = 2;
1068         }
1069         if (no_piix_dma)
1070                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1071         if (no_piix_dma == 2)
1072                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1073         return no_piix_dma;
1074 }
1075
1076 static void __devinit piix_init_pcs(struct pci_dev *pdev,
1077                                     struct ata_port_info *pinfo,
1078                                     const struct piix_map_db *map_db)
1079 {
1080         u16 pcs, new_pcs;
1081
1082         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1083
1084         new_pcs = pcs | map_db->port_enable;
1085
1086         if (new_pcs != pcs) {
1087                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1088                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1089                 msleep(150);
1090         }
1091 }
1092
1093 static void __devinit piix_init_sata_map(struct pci_dev *pdev,
1094                                          struct ata_port_info *pinfo,
1095                                          const struct piix_map_db *map_db)
1096 {
1097         struct piix_host_priv *hpriv = pinfo[0].private_data;
1098         const unsigned int *map;
1099         int i, invalid_map = 0;
1100         u8 map_value;
1101
1102         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1103
1104         map = map_db->map[map_value & map_db->mask];
1105
1106         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1107         for (i = 0; i < 4; i++) {
1108                 switch (map[i]) {
1109                 case RV:
1110                         invalid_map = 1;
1111                         printk(" XX");
1112                         break;
1113
1114                 case NA:
1115                         printk(" --");
1116                         break;
1117
1118                 case IDE:
1119                         WARN_ON((i & 1) || map[i + 1] != IDE);
1120                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1121                         pinfo[i / 2].private_data = hpriv;
1122                         i++;
1123                         printk(" IDE IDE");
1124                         break;
1125
1126                 default:
1127                         printk(" P%d", map[i]);
1128                         if (i & 1)
1129                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1130                         break;
1131                 }
1132         }
1133         printk(" ]\n");
1134
1135         if (invalid_map)
1136                 dev_printk(KERN_ERR, &pdev->dev,
1137                            "invalid MAP value %u\n", map_value);
1138
1139         hpriv->map = map;
1140 }
1141
1142 /**
1143  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1144  *      @pdev: PCI device to register
1145  *      @ent: Entry in piix_pci_tbl matching with @pdev
1146  *
1147  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1148  *      and then hand over control to libata, for it to do the rest.
1149  *
1150  *      LOCKING:
1151  *      Inherited from PCI layer (may sleep).
1152  *
1153  *      RETURNS:
1154  *      Zero on success, or -ERRNO value.
1155  */
1156
1157 static int piix_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1158 {
1159         static int printed_version;
1160         struct device *dev = &pdev->dev;
1161         struct ata_port_info port_info[2];
1162         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1163         struct piix_host_priv *hpriv;
1164         unsigned long port_flags;
1165
1166         if (!printed_version++)
1167                 dev_printk(KERN_DEBUG, &pdev->dev,
1168                            "version " DRV_VERSION "\n");
1169
1170         /* no hotplugging support (FIXME) */
1171         if (!in_module_init)
1172                 return -ENODEV;
1173
1174         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1175         if (!hpriv)
1176                 return -ENOMEM;
1177
1178         port_info[0] = piix_port_info[ent->driver_data];
1179         port_info[1] = piix_port_info[ent->driver_data];
1180         port_info[0].private_data = hpriv;
1181         port_info[1].private_data = hpriv;
1182
1183         port_flags = port_info[0].flags;
1184
1185         if (port_flags & PIIX_FLAG_AHCI) {
1186                 u8 tmp;
1187                 pci_read_config_byte(pdev, PIIX_SCC, &tmp);
1188                 if (tmp == PIIX_AHCI_DEVICE) {
1189                         int rc = piix_disable_ahci(pdev);
1190                         if (rc)
1191                                 return rc;
1192                 }
1193         }
1194
1195         /* Initialize SATA map */
1196         if (port_flags & ATA_FLAG_SATA) {
1197                 piix_init_sata_map(pdev, port_info,
1198                                    piix_map_db_table[ent->driver_data]);
1199                 piix_init_pcs(pdev, port_info,
1200                               piix_map_db_table[ent->driver_data]);
1201         }
1202
1203         /* On ICH5, some BIOSen disable the interrupt using the
1204          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1205          * On ICH6, this bit has the same effect, but only when
1206          * MSI is disabled (and it is disabled, as we don't use
1207          * message-signalled interrupts currently).
1208          */
1209         if (port_flags & PIIX_FLAG_CHECKINTR)
1210                 pci_intx(pdev, 1);
1211
1212         if (piix_check_450nx_errata(pdev)) {
1213                 /* This writes into the master table but it does not
1214                    really matter for this errata as we will apply it to
1215                    all the PIIX devices on the board */
1216                 port_info[0].mwdma_mask = 0;
1217                 port_info[0].udma_mask = 0;
1218                 port_info[1].mwdma_mask = 0;
1219                 port_info[1].udma_mask = 0;
1220         }
1221         return ata_pci_init_one(pdev, ppi);
1222 }
1223
1224 static int __init piix_init(void)
1225 {
1226         int rc;
1227
1228         DPRINTK("pci_register_driver\n");
1229         rc = pci_register_driver(&piix_pci_driver);
1230         if (rc)
1231                 return rc;
1232
1233         in_module_init = 0;
1234
1235         DPRINTK("done\n");
1236         return 0;
1237 }
1238
1239 static void __exit piix_exit(void)
1240 {
1241         pci_unregister_driver(&piix_pci_driver);
1242 }
1243
1244 module_init(piix_init);
1245 module_exit(piix_exit);