291dafec07b703026e500ab07d7b1e9645d217a9
[sfrench/cifs-2.6.git] / arch / x86 / pci / pci.h
1 /*
2  *      Low-Level PCI Access for i386 machines.
3  *
4  *      (c) 1999 Martin Mares <mj@ucw.cz>
5  */
6
7 #undef DEBUG
8
9 #ifdef DEBUG
10 #define DBG(x...) printk(x)
11 #else
12 #define DBG(x...)
13 #endif
14
15 #define PCI_PROBE_BIOS          0x0001
16 #define PCI_PROBE_CONF1         0x0002
17 #define PCI_PROBE_CONF2         0x0004
18 #define PCI_PROBE_MMCONF        0x0008
19 #define PCI_PROBE_MASK          0x000f
20 #define PCI_PROBE_NOEARLY       0x0010
21
22 #define PCI_NO_CHECKS           0x0400
23 #define PCI_USE_PIRQ_MASK       0x0800
24 #define PCI_ASSIGN_ROMS         0x1000
25 #define PCI_BIOS_IRQ_SCAN       0x2000
26 #define PCI_ASSIGN_ALL_BUSSES   0x4000
27 #define PCI_CAN_SKIP_ISA_ALIGN  0x8000
28 #define PCI_USE__CRS            0x10000
29 #define PCI_CHECK_ENABLE_AMD_MMCONF     0x20000
30 #define PCI_NOASSIGN_ROMS       0x40000
31
32 extern unsigned int pci_probe;
33 extern unsigned long pirq_table_addr;
34
35 enum pci_bf_sort_state {
36         pci_bf_sort_default,
37         pci_force_nobf,
38         pci_force_bf,
39         pci_dmi_bf,
40 };
41
42 extern void __init dmi_check_pciprobe(void);
43 extern void __init dmi_check_skip_isa_align(void);
44
45 /* pci-i386.c */
46
47 extern unsigned int pcibios_max_latency;
48
49 void pcibios_resource_survey(void);
50
51 /* pci-pc.c */
52
53 extern int pcibios_last_bus;
54 extern struct pci_bus *pci_root_bus;
55 extern struct pci_ops pci_root_ops;
56
57 /* pci-irq.c */
58
59 struct irq_info {
60         u8 bus, devfn;                  /* Bus, device and function */
61         struct {
62                 u8 link;                /* IRQ line ID, chipset dependent, 0=not routed */
63                 u16 bitmap;             /* Available IRQs */
64         } __attribute__((packed)) irq[4];
65         u8 slot;                        /* Slot number, 0=onboard */
66         u8 rfu;
67 } __attribute__((packed));
68
69 struct irq_routing_table {
70         u32 signature;                  /* PIRQ_SIGNATURE should be here */
71         u16 version;                    /* PIRQ_VERSION */
72         u16 size;                       /* Table size in bytes */
73         u8 rtr_bus, rtr_devfn;          /* Where the interrupt router lies */
74         u16 exclusive_irqs;             /* IRQs devoted exclusively to PCI usage */
75         u16 rtr_vendor, rtr_device;     /* Vendor and device ID of interrupt router */
76         u32 miniport_data;              /* Crap */
77         u8 rfu[11];
78         u8 checksum;                    /* Modulo 256 checksum must give zero */
79         struct irq_info slots[0];
80 } __attribute__((packed));
81
82 extern unsigned int pcibios_irq_mask;
83
84 extern int pcibios_scanned;
85 extern spinlock_t pci_config_lock;
86
87 extern int (*pcibios_enable_irq)(struct pci_dev *dev);
88 extern void (*pcibios_disable_irq)(struct pci_dev *dev);
89
90 struct pci_raw_ops {
91         int (*read)(unsigned int domain, unsigned int bus, unsigned int devfn,
92                                                 int reg, int len, u32 *val);
93         int (*write)(unsigned int domain, unsigned int bus, unsigned int devfn,
94                                                 int reg, int len, u32 val);
95 };
96
97 extern struct pci_raw_ops *raw_pci_ops;
98 extern struct pci_raw_ops *raw_pci_ext_ops;
99
100 extern struct pci_raw_ops pci_direct_conf1;
101
102 extern int pci_direct_probe(void);
103 extern void pci_direct_init(int type);
104 extern void pci_pcbios_init(void);
105 extern int pci_olpc_init(void);
106
107 /* pci-mmconfig.c */
108
109 extern int __init pci_mmcfg_arch_init(void);
110 extern void __init pci_mmcfg_arch_free(void);
111
112 /*
113  * AMD Fam10h CPUs are buggy, and cannot access MMIO config space
114  * on their northbrige except through the * %eax register. As such, you MUST
115  * NOT use normal IOMEM accesses, you need to only use the magic mmio-config
116  * accessor functions.
117  * In fact just use pci_config_*, nothing else please.
118  */
119 static inline unsigned char mmio_config_readb(void __iomem *pos)
120 {
121         u8 val;
122         asm volatile("movb (%1),%%al" : "=a" (val) : "r" (pos));
123         return val;
124 }
125
126 static inline unsigned short mmio_config_readw(void __iomem *pos)
127 {
128         u16 val;
129         asm volatile("movw (%1),%%ax" : "=a" (val) : "r" (pos));
130         return val;
131 }
132
133 static inline unsigned int mmio_config_readl(void __iomem *pos)
134 {
135         u32 val;
136         asm volatile("movl (%1),%%eax" : "=a" (val) : "r" (pos));
137         return val;
138 }
139
140 static inline void mmio_config_writeb(void __iomem *pos, u8 val)
141 {
142         asm volatile("movb %%al,(%1)" :: "a" (val), "r" (pos) : "memory");
143 }
144
145 static inline void mmio_config_writew(void __iomem *pos, u16 val)
146 {
147         asm volatile("movw %%ax,(%1)" :: "a" (val), "r" (pos) : "memory");
148 }
149
150 static inline void mmio_config_writel(void __iomem *pos, u32 val)
151 {
152         asm volatile("movl %%eax,(%1)" :: "a" (val), "r" (pos) : "memory");
153 }