x86: create smp.c
[sfrench/cifs-2.6.git] / arch / x86 / kernel / smp_32.c
1 /*
2  *      Intel SMP support routines.
3  *
4  *      (c) 1995 Alan Cox, Building #3 <alan@redhat.com>
5  *      (c) 1998-99, 2000 Ingo Molnar <mingo@redhat.com>
6  *
7  *      This code is released under the GNU General Public License version 2 or
8  *      later.
9  */
10
11 #include <linux/init.h>
12
13 #include <linux/mm.h>
14 #include <linux/delay.h>
15 #include <linux/spinlock.h>
16 #include <linux/kernel_stat.h>
17 #include <linux/mc146818rtc.h>
18 #include <linux/cache.h>
19 #include <linux/interrupt.h>
20 #include <linux/cpu.h>
21 #include <linux/module.h>
22
23 #include <asm/mtrr.h>
24 #include <asm/tlbflush.h>
25 #include <asm/mmu_context.h>
26 #include <mach_apic.h>
27 #include <asm/proto.h>
28
29 /*
30  *      Some notes on x86 processor bugs affecting SMP operation:
31  *
32  *      Pentium, Pentium Pro, II, III (and all CPUs) have bugs.
33  *      The Linux implications for SMP are handled as follows:
34  *
35  *      Pentium III / [Xeon]
36  *              None of the E1AP-E3AP errata are visible to the user.
37  *
38  *      E1AP.   see PII A1AP
39  *      E2AP.   see PII A2AP
40  *      E3AP.   see PII A3AP
41  *
42  *      Pentium II / [Xeon]
43  *              None of the A1AP-A3AP errata are visible to the user.
44  *
45  *      A1AP.   see PPro 1AP
46  *      A2AP.   see PPro 2AP
47  *      A3AP.   see PPro 7AP
48  *
49  *      Pentium Pro
50  *              None of 1AP-9AP errata are visible to the normal user,
51  *      except occasional delivery of 'spurious interrupt' as trap #15.
52  *      This is very rare and a non-problem.
53  *
54  *      1AP.    Linux maps APIC as non-cacheable
55  *      2AP.    worked around in hardware
56  *      3AP.    fixed in C0 and above steppings microcode update.
57  *              Linux does not use excessive STARTUP_IPIs.
58  *      4AP.    worked around in hardware
59  *      5AP.    symmetric IO mode (normal Linux operation) not affected.
60  *              'noapic' mode has vector 0xf filled out properly.
61  *      6AP.    'noapic' mode might be affected - fixed in later steppings
62  *      7AP.    We do not assume writes to the LVT deassering IRQs
63  *      8AP.    We do not enable low power mode (deep sleep) during MP bootup
64  *      9AP.    We do not use mixed mode
65  *
66  *      Pentium
67  *              There is a marginal case where REP MOVS on 100MHz SMP
68  *      machines with B stepping processors can fail. XXX should provide
69  *      an L1cache=Writethrough or L1cache=off option.
70  *
71  *              B stepping CPUs may hang. There are hardware work arounds
72  *      for this. We warn about it in case your board doesn't have the work
73  *      arounds. Basically that's so I can tell anyone with a B stepping
74  *      CPU and SMP problems "tough".
75  *
76  *      Specific items [From Pentium Processor Specification Update]
77  *
78  *      1AP.    Linux doesn't use remote read
79  *      2AP.    Linux doesn't trust APIC errors
80  *      3AP.    We work around this
81  *      4AP.    Linux never generated 3 interrupts of the same priority
82  *              to cause a lost local interrupt.
83  *      5AP.    Remote read is never used
84  *      6AP.    not affected - worked around in hardware
85  *      7AP.    not affected - worked around in hardware
86  *      8AP.    worked around in hardware - we get explicit CS errors if not
87  *      9AP.    only 'noapic' mode affected. Might generate spurious
88  *              interrupts, we log only the first one and count the
89  *              rest silently.
90  *      10AP.   not affected - worked around in hardware
91  *      11AP.   Linux reads the APIC between writes to avoid this, as per
92  *              the documentation. Make sure you preserve this as it affects
93  *              the C stepping chips too.
94  *      12AP.   not affected - worked around in hardware
95  *      13AP.   not affected - worked around in hardware
96  *      14AP.   we always deassert INIT during bootup
97  *      15AP.   not affected - worked around in hardware
98  *      16AP.   not affected - worked around in hardware
99  *      17AP.   not affected - worked around in hardware
100  *      18AP.   not affected - worked around in hardware
101  *      19AP.   not affected - worked around in BIOS
102  *
103  *      If this sounds worrying believe me these bugs are either ___RARE___,
104  *      or are signal timing bugs worked around in hardware and there's
105  *      about nothing of note with C stepping upwards.
106  */
107
108 DEFINE_PER_CPU(struct tlb_state, cpu_tlbstate) ____cacheline_aligned = { &init_mm, 0, };
109
110 /*
111  * the following functions deal with sending IPIs between CPUs.
112  *
113  * We use 'broadcast', CPU->CPU IPIs and self-IPIs too.
114  */
115
116 static inline int __prepare_ICR (unsigned int shortcut, int vector)
117 {
118         unsigned int icr = shortcut | APIC_DEST_LOGICAL;
119
120         switch (vector) {
121         default:
122                 icr |= APIC_DM_FIXED | vector;
123                 break;
124         case NMI_VECTOR:
125                 icr |= APIC_DM_NMI;
126                 break;
127         }
128         return icr;
129 }
130
131 static inline int __prepare_ICR2 (unsigned int mask)
132 {
133         return SET_APIC_DEST_FIELD(mask);
134 }
135
136 void __send_IPI_shortcut(unsigned int shortcut, int vector)
137 {
138         /*
139          * Subtle. In the case of the 'never do double writes' workaround
140          * we have to lock out interrupts to be safe.  As we don't care
141          * of the value read we use an atomic rmw access to avoid costly
142          * cli/sti.  Otherwise we use an even cheaper single atomic write
143          * to the APIC.
144          */
145         unsigned int cfg;
146
147         /*
148          * Wait for idle.
149          */
150         apic_wait_icr_idle();
151
152         /*
153          * No need to touch the target chip field
154          */
155         cfg = __prepare_ICR(shortcut, vector);
156
157         /*
158          * Send the IPI. The write to APIC_ICR fires this off.
159          */
160         apic_write_around(APIC_ICR, cfg);
161 }
162
163 void send_IPI_self(int vector)
164 {
165         __send_IPI_shortcut(APIC_DEST_SELF, vector);
166 }
167
168 /*
169  * This is used to send an IPI with no shorthand notation (the destination is
170  * specified in bits 56 to 63 of the ICR).
171  */
172 static inline void __send_IPI_dest_field(unsigned long mask, int vector)
173 {
174         unsigned long cfg;
175
176         /*
177          * Wait for idle.
178          */
179         if (unlikely(vector == NMI_VECTOR))
180                 safe_apic_wait_icr_idle();
181         else
182                 apic_wait_icr_idle();
183                 
184         /*
185          * prepare target chip field
186          */
187         cfg = __prepare_ICR2(mask);
188         apic_write_around(APIC_ICR2, cfg);
189                 
190         /*
191          * program the ICR 
192          */
193         cfg = __prepare_ICR(0, vector);
194                         
195         /*
196          * Send the IPI. The write to APIC_ICR fires this off.
197          */
198         apic_write_around(APIC_ICR, cfg);
199 }
200
201 /*
202  * This is only used on smaller machines.
203  */
204 void send_IPI_mask_bitmask(cpumask_t cpumask, int vector)
205 {
206         unsigned long mask = cpus_addr(cpumask)[0];
207         unsigned long flags;
208
209         local_irq_save(flags);
210         WARN_ON(mask & ~cpus_addr(cpu_online_map)[0]);
211         __send_IPI_dest_field(mask, vector);
212         local_irq_restore(flags);
213 }
214
215 void send_IPI_mask_sequence(cpumask_t mask, int vector)
216 {
217         unsigned long flags;
218         unsigned int query_cpu;
219
220         /*
221          * Hack. The clustered APIC addressing mode doesn't allow us to send 
222          * to an arbitrary mask, so I do a unicasts to each CPU instead. This 
223          * should be modified to do 1 message per cluster ID - mbligh
224          */ 
225
226         local_irq_save(flags);
227         for_each_possible_cpu(query_cpu) {
228                 if (cpu_isset(query_cpu, mask)) {
229                         __send_IPI_dest_field(cpu_to_logical_apicid(query_cpu),
230                                               vector);
231                 }
232         }
233         local_irq_restore(flags);
234 }
235
236 #include <mach_ipi.h> /* must come after the send_IPI functions above for inlining */
237
238 /*
239  *      Smarter SMP flushing macros. 
240  *              c/o Linus Torvalds.
241  *
242  *      These mean you can really definitely utterly forget about
243  *      writing to user space from interrupts. (Its not allowed anyway).
244  *
245  *      Optimizations Manfred Spraul <manfred@colorfullife.com>
246  */
247
248 static cpumask_t flush_cpumask;
249 static struct mm_struct * flush_mm;
250 static unsigned long flush_va;
251 static DEFINE_SPINLOCK(tlbstate_lock);
252
253 /*
254  * We cannot call mmdrop() because we are in interrupt context,
255  * instead update mm->cpu_vm_mask.
256  *
257  * We need to reload %cr3 since the page tables may be going
258  * away from under us..
259  */
260 void leave_mm(int cpu)
261 {
262         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK)
263                 BUG();
264         cpu_clear(cpu, per_cpu(cpu_tlbstate, cpu).active_mm->cpu_vm_mask);
265         load_cr3(swapper_pg_dir);
266 }
267 EXPORT_SYMBOL_GPL(leave_mm);
268
269 /*
270  *
271  * The flush IPI assumes that a thread switch happens in this order:
272  * [cpu0: the cpu that switches]
273  * 1) switch_mm() either 1a) or 1b)
274  * 1a) thread switch to a different mm
275  * 1a1) cpu_clear(cpu, old_mm->cpu_vm_mask);
276  *      Stop ipi delivery for the old mm. This is not synchronized with
277  *      the other cpus, but smp_invalidate_interrupt ignore flush ipis
278  *      for the wrong mm, and in the worst case we perform a superfluous
279  *      tlb flush.
280  * 1a2) set cpu_tlbstate to TLBSTATE_OK
281  *      Now the smp_invalidate_interrupt won't call leave_mm if cpu0
282  *      was in lazy tlb mode.
283  * 1a3) update cpu_tlbstate[].active_mm
284  *      Now cpu0 accepts tlb flushes for the new mm.
285  * 1a4) cpu_set(cpu, new_mm->cpu_vm_mask);
286  *      Now the other cpus will send tlb flush ipis.
287  * 1a4) change cr3.
288  * 1b) thread switch without mm change
289  *      cpu_tlbstate[].active_mm is correct, cpu0 already handles
290  *      flush ipis.
291  * 1b1) set cpu_tlbstate to TLBSTATE_OK
292  * 1b2) test_and_set the cpu bit in cpu_vm_mask.
293  *      Atomically set the bit [other cpus will start sending flush ipis],
294  *      and test the bit.
295  * 1b3) if the bit was 0: leave_mm was called, flush the tlb.
296  * 2) switch %%esp, ie current
297  *
298  * The interrupt must handle 2 special cases:
299  * - cr3 is changed before %%esp, ie. it cannot use current->{active_,}mm.
300  * - the cpu performs speculative tlb reads, i.e. even if the cpu only
301  *   runs in kernel space, the cpu could load tlb entries for user space
302  *   pages.
303  *
304  * The good news is that cpu_tlbstate is local to each cpu, no
305  * write/read ordering problems.
306  */
307
308 /*
309  * TLB flush IPI:
310  *
311  * 1) Flush the tlb entries if the cpu uses the mm that's being flushed.
312  * 2) Leave the mm if we are in the lazy tlb mode.
313  */
314
315 void smp_invalidate_interrupt(struct pt_regs *regs)
316 {
317         unsigned long cpu;
318
319         cpu = get_cpu();
320
321         if (!cpu_isset(cpu, flush_cpumask))
322                 goto out;
323                 /* 
324                  * This was a BUG() but until someone can quote me the
325                  * line from the intel manual that guarantees an IPI to
326                  * multiple CPUs is retried _only_ on the erroring CPUs
327                  * its staying as a return
328                  *
329                  * BUG();
330                  */
331                  
332         if (flush_mm == per_cpu(cpu_tlbstate, cpu).active_mm) {
333                 if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_OK) {
334                         if (flush_va == TLB_FLUSH_ALL)
335                                 local_flush_tlb();
336                         else
337                                 __flush_tlb_one(flush_va);
338                 } else
339                         leave_mm(cpu);
340         }
341         ack_APIC_irq();
342         smp_mb__before_clear_bit();
343         cpu_clear(cpu, flush_cpumask);
344         smp_mb__after_clear_bit();
345 out:
346         put_cpu_no_resched();
347         __get_cpu_var(irq_stat).irq_tlb_count++;
348 }
349
350 void native_flush_tlb_others(const cpumask_t *cpumaskp, struct mm_struct *mm,
351                              unsigned long va)
352 {
353         cpumask_t cpumask = *cpumaskp;
354
355         /*
356          * A couple of (to be removed) sanity checks:
357          *
358          * - current CPU must not be in mask
359          * - mask must exist :)
360          */
361         BUG_ON(cpus_empty(cpumask));
362         BUG_ON(cpu_isset(smp_processor_id(), cpumask));
363         BUG_ON(!mm);
364
365 #ifdef CONFIG_HOTPLUG_CPU
366         /* If a CPU which we ran on has gone down, OK. */
367         cpus_and(cpumask, cpumask, cpu_online_map);
368         if (unlikely(cpus_empty(cpumask)))
369                 return;
370 #endif
371
372         /*
373          * i'm not happy about this global shared spinlock in the
374          * MM hot path, but we'll see how contended it is.
375          * AK: x86-64 has a faster method that could be ported.
376          */
377         spin_lock(&tlbstate_lock);
378         
379         flush_mm = mm;
380         flush_va = va;
381         cpus_or(flush_cpumask, cpumask, flush_cpumask);
382         /*
383          * We have to send the IPI only to
384          * CPUs affected.
385          */
386         send_IPI_mask(cpumask, INVALIDATE_TLB_VECTOR);
387
388         while (!cpus_empty(flush_cpumask))
389                 /* nothing. lockup detection does not belong here */
390                 cpu_relax();
391
392         flush_mm = NULL;
393         flush_va = 0;
394         spin_unlock(&tlbstate_lock);
395 }
396         
397 void flush_tlb_current_task(void)
398 {
399         struct mm_struct *mm = current->mm;
400         cpumask_t cpu_mask;
401
402         preempt_disable();
403         cpu_mask = mm->cpu_vm_mask;
404         cpu_clear(smp_processor_id(), cpu_mask);
405
406         local_flush_tlb();
407         if (!cpus_empty(cpu_mask))
408                 flush_tlb_others(cpu_mask, mm, TLB_FLUSH_ALL);
409         preempt_enable();
410 }
411
412 void flush_tlb_mm (struct mm_struct * mm)
413 {
414         cpumask_t cpu_mask;
415
416         preempt_disable();
417         cpu_mask = mm->cpu_vm_mask;
418         cpu_clear(smp_processor_id(), cpu_mask);
419
420         if (current->active_mm == mm) {
421                 if (current->mm)
422                         local_flush_tlb();
423                 else
424                         leave_mm(smp_processor_id());
425         }
426         if (!cpus_empty(cpu_mask))
427                 flush_tlb_others(cpu_mask, mm, TLB_FLUSH_ALL);
428
429         preempt_enable();
430 }
431
432 void flush_tlb_page(struct vm_area_struct * vma, unsigned long va)
433 {
434         struct mm_struct *mm = vma->vm_mm;
435         cpumask_t cpu_mask;
436
437         preempt_disable();
438         cpu_mask = mm->cpu_vm_mask;
439         cpu_clear(smp_processor_id(), cpu_mask);
440
441         if (current->active_mm == mm) {
442                 if(current->mm)
443                         __flush_tlb_one(va);
444                  else
445                         leave_mm(smp_processor_id());
446         }
447
448         if (!cpus_empty(cpu_mask))
449                 flush_tlb_others(cpu_mask, mm, va);
450
451         preempt_enable();
452 }
453 EXPORT_SYMBOL(flush_tlb_page);
454
455 static void do_flush_tlb_all(void* info)
456 {
457         unsigned long cpu = smp_processor_id();
458
459         __flush_tlb_all();
460         if (per_cpu(cpu_tlbstate, cpu).state == TLBSTATE_LAZY)
461                 leave_mm(cpu);
462 }
463
464 void flush_tlb_all(void)
465 {
466         on_each_cpu(do_flush_tlb_all, NULL, 1, 1);
467 }
468
469 static int convert_apicid_to_cpu(int apic_id)
470 {
471         int i;
472
473         for_each_possible_cpu(i) {
474                 if (per_cpu(x86_cpu_to_apicid, i) == apic_id)
475                         return i;
476         }
477         return -1;
478 }
479
480 int safe_smp_processor_id(void)
481 {
482         int apicid, cpuid;
483
484         if (!boot_cpu_has(X86_FEATURE_APIC))
485                 return 0;
486
487         apicid = hard_smp_processor_id();
488         if (apicid == BAD_APICID)
489                 return 0;
490
491         cpuid = convert_apicid_to_cpu(apicid);
492
493         return cpuid >= 0 ? cpuid : 0;
494 }