x86: trim mtrr don't close gap for resource allocation.
[sfrench/cifs-2.6.git] / arch / x86 / kernel / cpu / mtrr / main.c
1 /*  Generic MTRR (Memory Type Range Register) driver.
2
3     Copyright (C) 1997-2000  Richard Gooch
4     Copyright (c) 2002       Patrick Mochel
5
6     This library is free software; you can redistribute it and/or
7     modify it under the terms of the GNU Library General Public
8     License as published by the Free Software Foundation; either
9     version 2 of the License, or (at your option) any later version.
10
11     This library is distributed in the hope that it will be useful,
12     but WITHOUT ANY WARRANTY; without even the implied warranty of
13     MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
14     Library General Public License for more details.
15
16     You should have received a copy of the GNU Library General Public
17     License along with this library; if not, write to the Free
18     Software Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
19
20     Richard Gooch may be reached by email at  rgooch@atnf.csiro.au
21     The postal address is:
22       Richard Gooch, c/o ATNF, P. O. Box 76, Epping, N.S.W., 2121, Australia.
23
24     Source: "Pentium Pro Family Developer's Manual, Volume 3:
25     Operating System Writer's Guide" (Intel document number 242692),
26     section 11.11.7
27
28     This was cleaned and made readable by Patrick Mochel <mochel@osdl.org> 
29     on 6-7 March 2002. 
30     Source: Intel Architecture Software Developers Manual, Volume 3: 
31     System Programming Guide; Section 9.11. (1997 edition - PPro).
32 */
33
34 #include <linux/module.h>
35 #include <linux/init.h>
36 #include <linux/pci.h>
37 #include <linux/smp.h>
38 #include <linux/cpu.h>
39 #include <linux/mutex.h>
40
41 #include <asm/e820.h>
42 #include <asm/mtrr.h>
43 #include <asm/uaccess.h>
44 #include <asm/processor.h>
45 #include <asm/msr.h>
46 #include <asm/kvm_para.h>
47 #include "mtrr.h"
48
49 u32 num_var_ranges = 0;
50
51 unsigned int mtrr_usage_table[MAX_VAR_RANGES];
52 static DEFINE_MUTEX(mtrr_mutex);
53
54 u64 size_or_mask, size_and_mask;
55
56 static struct mtrr_ops * mtrr_ops[X86_VENDOR_NUM] = {};
57
58 struct mtrr_ops * mtrr_if = NULL;
59
60 static void set_mtrr(unsigned int reg, unsigned long base,
61                      unsigned long size, mtrr_type type);
62
63 void set_mtrr_ops(struct mtrr_ops * ops)
64 {
65         if (ops->vendor && ops->vendor < X86_VENDOR_NUM)
66                 mtrr_ops[ops->vendor] = ops;
67 }
68
69 /*  Returns non-zero if we have the write-combining memory type  */
70 static int have_wrcomb(void)
71 {
72         struct pci_dev *dev;
73         u8 rev;
74         
75         if ((dev = pci_get_class(PCI_CLASS_BRIDGE_HOST << 8, NULL)) != NULL) {
76                 /* ServerWorks LE chipsets < rev 6 have problems with write-combining
77                    Don't allow it and leave room for other chipsets to be tagged */
78                 if (dev->vendor == PCI_VENDOR_ID_SERVERWORKS &&
79                     dev->device == PCI_DEVICE_ID_SERVERWORKS_LE) {
80                         pci_read_config_byte(dev, PCI_CLASS_REVISION, &rev);
81                         if (rev <= 5) {
82                                 printk(KERN_INFO "mtrr: Serverworks LE rev < 6 detected. Write-combining disabled.\n");
83                                 pci_dev_put(dev);
84                                 return 0;
85                         }
86                 }
87                 /* Intel 450NX errata # 23. Non ascending cacheline evictions to
88                    write combining memory may resulting in data corruption */
89                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
90                     dev->device == PCI_DEVICE_ID_INTEL_82451NX) {
91                         printk(KERN_INFO "mtrr: Intel 450NX MMC detected. Write-combining disabled.\n");
92                         pci_dev_put(dev);
93                         return 0;
94                 }
95                 pci_dev_put(dev);
96         }               
97         return (mtrr_if->have_wrcomb ? mtrr_if->have_wrcomb() : 0);
98 }
99
100 /*  This function returns the number of variable MTRRs  */
101 static void __init set_num_var_ranges(void)
102 {
103         unsigned long config = 0, dummy;
104
105         if (use_intel()) {
106                 rdmsr(MTRRcap_MSR, config, dummy);
107         } else if (is_cpu(AMD))
108                 config = 2;
109         else if (is_cpu(CYRIX) || is_cpu(CENTAUR))
110                 config = 8;
111         num_var_ranges = config & 0xff;
112 }
113
114 static void __init init_table(void)
115 {
116         int i, max;
117
118         max = num_var_ranges;
119         for (i = 0; i < max; i++)
120                 mtrr_usage_table[i] = 1;
121 }
122
123 struct set_mtrr_data {
124         atomic_t        count;
125         atomic_t        gate;
126         unsigned long   smp_base;
127         unsigned long   smp_size;
128         unsigned int    smp_reg;
129         mtrr_type       smp_type;
130 };
131
132 static void ipi_handler(void *info)
133 /*  [SUMMARY] Synchronisation handler. Executed by "other" CPUs.
134     [RETURNS] Nothing.
135 */
136 {
137 #ifdef CONFIG_SMP
138         struct set_mtrr_data *data = info;
139         unsigned long flags;
140
141         local_irq_save(flags);
142
143         atomic_dec(&data->count);
144         while(!atomic_read(&data->gate))
145                 cpu_relax();
146
147         /*  The master has cleared me to execute  */
148         if (data->smp_reg != ~0U) 
149                 mtrr_if->set(data->smp_reg, data->smp_base, 
150                              data->smp_size, data->smp_type);
151         else
152                 mtrr_if->set_all();
153
154         atomic_dec(&data->count);
155         while(atomic_read(&data->gate))
156                 cpu_relax();
157
158         atomic_dec(&data->count);
159         local_irq_restore(flags);
160 #endif
161 }
162
163 static inline int types_compatible(mtrr_type type1, mtrr_type type2) {
164         return type1 == MTRR_TYPE_UNCACHABLE ||
165                type2 == MTRR_TYPE_UNCACHABLE ||
166                (type1 == MTRR_TYPE_WRTHROUGH && type2 == MTRR_TYPE_WRBACK) ||
167                (type1 == MTRR_TYPE_WRBACK && type2 == MTRR_TYPE_WRTHROUGH);
168 }
169
170 /**
171  * set_mtrr - update mtrrs on all processors
172  * @reg:        mtrr in question
173  * @base:       mtrr base
174  * @size:       mtrr size
175  * @type:       mtrr type
176  *
177  * This is kinda tricky, but fortunately, Intel spelled it out for us cleanly:
178  * 
179  * 1. Send IPI to do the following:
180  * 2. Disable Interrupts
181  * 3. Wait for all procs to do so 
182  * 4. Enter no-fill cache mode
183  * 5. Flush caches
184  * 6. Clear PGE bit
185  * 7. Flush all TLBs
186  * 8. Disable all range registers
187  * 9. Update the MTRRs
188  * 10. Enable all range registers
189  * 11. Flush all TLBs and caches again
190  * 12. Enter normal cache mode and reenable caching
191  * 13. Set PGE 
192  * 14. Wait for buddies to catch up
193  * 15. Enable interrupts.
194  * 
195  * What does that mean for us? Well, first we set data.count to the number
196  * of CPUs. As each CPU disables interrupts, it'll decrement it once. We wait
197  * until it hits 0 and proceed. We set the data.gate flag and reset data.count.
198  * Meanwhile, they are waiting for that flag to be set. Once it's set, each 
199  * CPU goes through the transition of updating MTRRs. The CPU vendors may each do it 
200  * differently, so we call mtrr_if->set() callback and let them take care of it.
201  * When they're done, they again decrement data->count and wait for data.gate to 
202  * be reset. 
203  * When we finish, we wait for data.count to hit 0 and toggle the data.gate flag.
204  * Everyone then enables interrupts and we all continue on.
205  *
206  * Note that the mechanism is the same for UP systems, too; all the SMP stuff
207  * becomes nops.
208  */
209 static void set_mtrr(unsigned int reg, unsigned long base,
210                      unsigned long size, mtrr_type type)
211 {
212         struct set_mtrr_data data;
213         unsigned long flags;
214
215         data.smp_reg = reg;
216         data.smp_base = base;
217         data.smp_size = size;
218         data.smp_type = type;
219         atomic_set(&data.count, num_booting_cpus() - 1);
220         /* make sure data.count is visible before unleashing other CPUs */
221         smp_wmb();
222         atomic_set(&data.gate,0);
223
224         /*  Start the ball rolling on other CPUs  */
225         if (smp_call_function(ipi_handler, &data, 1, 0) != 0)
226                 panic("mtrr: timed out waiting for other CPUs\n");
227
228         local_irq_save(flags);
229
230         while(atomic_read(&data.count))
231                 cpu_relax();
232
233         /* ok, reset count and toggle gate */
234         atomic_set(&data.count, num_booting_cpus() - 1);
235         smp_wmb();
236         atomic_set(&data.gate,1);
237
238         /* do our MTRR business */
239
240         /* HACK!
241          * We use this same function to initialize the mtrrs on boot.
242          * The state of the boot cpu's mtrrs has been saved, and we want
243          * to replicate across all the APs. 
244          * If we're doing that @reg is set to something special...
245          */
246         if (reg != ~0U) 
247                 mtrr_if->set(reg,base,size,type);
248
249         /* wait for the others */
250         while(atomic_read(&data.count))
251                 cpu_relax();
252
253         atomic_set(&data.count, num_booting_cpus() - 1);
254         smp_wmb();
255         atomic_set(&data.gate,0);
256
257         /*
258          * Wait here for everyone to have seen the gate change
259          * So we're the last ones to touch 'data'
260          */
261         while(atomic_read(&data.count))
262                 cpu_relax();
263
264         local_irq_restore(flags);
265 }
266
267 /**
268  *      mtrr_add_page - Add a memory type region
269  *      @base: Physical base address of region in pages (in units of 4 kB!)
270  *      @size: Physical size of region in pages (4 kB)
271  *      @type: Type of MTRR desired
272  *      @increment: If this is true do usage counting on the region
273  *
274  *      Memory type region registers control the caching on newer Intel and
275  *      non Intel processors. This function allows drivers to request an
276  *      MTRR is added. The details and hardware specifics of each processor's
277  *      implementation are hidden from the caller, but nevertheless the 
278  *      caller should expect to need to provide a power of two size on an
279  *      equivalent power of two boundary.
280  *
281  *      If the region cannot be added either because all regions are in use
282  *      or the CPU cannot support it a negative value is returned. On success
283  *      the register number for this entry is returned, but should be treated
284  *      as a cookie only.
285  *
286  *      On a multiprocessor machine the changes are made to all processors.
287  *      This is required on x86 by the Intel processors.
288  *
289  *      The available types are
290  *
291  *      %MTRR_TYPE_UNCACHABLE   -       No caching
292  *
293  *      %MTRR_TYPE_WRBACK       -       Write data back in bursts whenever
294  *
295  *      %MTRR_TYPE_WRCOMB       -       Write data back soon but allow bursts
296  *
297  *      %MTRR_TYPE_WRTHROUGH    -       Cache reads but not writes
298  *
299  *      BUGS: Needs a quiet flag for the cases where drivers do not mind
300  *      failures and do not wish system log messages to be sent.
301  */
302
303 int mtrr_add_page(unsigned long base, unsigned long size, 
304                   unsigned int type, bool increment)
305 {
306         int i, replace, error;
307         mtrr_type ltype;
308         unsigned long lbase, lsize;
309
310         if (!mtrr_if)
311                 return -ENXIO;
312                 
313         if ((error = mtrr_if->validate_add_page(base,size,type)))
314                 return error;
315
316         if (type >= MTRR_NUM_TYPES) {
317                 printk(KERN_WARNING "mtrr: type: %u invalid\n", type);
318                 return -EINVAL;
319         }
320
321         /*  If the type is WC, check that this processor supports it  */
322         if ((type == MTRR_TYPE_WRCOMB) && !have_wrcomb()) {
323                 printk(KERN_WARNING
324                        "mtrr: your processor doesn't support write-combining\n");
325                 return -ENOSYS;
326         }
327
328         if (!size) {
329                 printk(KERN_WARNING "mtrr: zero sized request\n");
330                 return -EINVAL;
331         }
332
333         if (base & size_or_mask || size & size_or_mask) {
334                 printk(KERN_WARNING "mtrr: base or size exceeds the MTRR width\n");
335                 return -EINVAL;
336         }
337
338         error = -EINVAL;
339         replace = -1;
340
341         /* No CPU hotplug when we change MTRR entries */
342         get_online_cpus();
343         /*  Search for existing MTRR  */
344         mutex_lock(&mtrr_mutex);
345         for (i = 0; i < num_var_ranges; ++i) {
346                 mtrr_if->get(i, &lbase, &lsize, &ltype);
347                 if (!lsize || base > lbase + lsize - 1 || base + size - 1 < lbase)
348                         continue;
349                 /*  At this point we know there is some kind of overlap/enclosure  */
350                 if (base < lbase || base + size - 1 > lbase + lsize - 1) {
351                         if (base <= lbase && base + size - 1 >= lbase + lsize - 1) {
352                                 /*  New region encloses an existing region  */
353                                 if (type == ltype) {
354                                         replace = replace == -1 ? i : -2;
355                                         continue;
356                                 }
357                                 else if (types_compatible(type, ltype))
358                                         continue;
359                         }
360                         printk(KERN_WARNING
361                                "mtrr: 0x%lx000,0x%lx000 overlaps existing"
362                                " 0x%lx000,0x%lx000\n", base, size, lbase,
363                                lsize);
364                         goto out;
365                 }
366                 /*  New region is enclosed by an existing region  */
367                 if (ltype != type) {
368                         if (types_compatible(type, ltype))
369                                 continue;
370                         printk (KERN_WARNING "mtrr: type mismatch for %lx000,%lx000 old: %s new: %s\n",
371                              base, size, mtrr_attrib_to_str(ltype),
372                              mtrr_attrib_to_str(type));
373                         goto out;
374                 }
375                 if (increment)
376                         ++mtrr_usage_table[i];
377                 error = i;
378                 goto out;
379         }
380         /*  Search for an empty MTRR  */
381         i = mtrr_if->get_free_region(base, size, replace);
382         if (i >= 0) {
383                 set_mtrr(i, base, size, type);
384                 if (likely(replace < 0)) {
385                         mtrr_usage_table[i] = 1;
386                 } else {
387                         mtrr_usage_table[i] = mtrr_usage_table[replace];
388                         if (increment)
389                                 mtrr_usage_table[i]++;
390                         if (unlikely(replace != i)) {
391                                 set_mtrr(replace, 0, 0, 0);
392                                 mtrr_usage_table[replace] = 0;
393                         }
394                 }
395         } else
396                 printk(KERN_INFO "mtrr: no more MTRRs available\n");
397         error = i;
398  out:
399         mutex_unlock(&mtrr_mutex);
400         put_online_cpus();
401         return error;
402 }
403
404 static int mtrr_check(unsigned long base, unsigned long size)
405 {
406         if ((base & (PAGE_SIZE - 1)) || (size & (PAGE_SIZE - 1))) {
407                 printk(KERN_WARNING
408                         "mtrr: size and base must be multiples of 4 kiB\n");
409                 printk(KERN_DEBUG
410                         "mtrr: size: 0x%lx  base: 0x%lx\n", size, base);
411                 dump_stack();
412                 return -1;
413         }
414         return 0;
415 }
416
417 /**
418  *      mtrr_add - Add a memory type region
419  *      @base: Physical base address of region
420  *      @size: Physical size of region
421  *      @type: Type of MTRR desired
422  *      @increment: If this is true do usage counting on the region
423  *
424  *      Memory type region registers control the caching on newer Intel and
425  *      non Intel processors. This function allows drivers to request an
426  *      MTRR is added. The details and hardware specifics of each processor's
427  *      implementation are hidden from the caller, but nevertheless the 
428  *      caller should expect to need to provide a power of two size on an
429  *      equivalent power of two boundary.
430  *
431  *      If the region cannot be added either because all regions are in use
432  *      or the CPU cannot support it a negative value is returned. On success
433  *      the register number for this entry is returned, but should be treated
434  *      as a cookie only.
435  *
436  *      On a multiprocessor machine the changes are made to all processors.
437  *      This is required on x86 by the Intel processors.
438  *
439  *      The available types are
440  *
441  *      %MTRR_TYPE_UNCACHABLE   -       No caching
442  *
443  *      %MTRR_TYPE_WRBACK       -       Write data back in bursts whenever
444  *
445  *      %MTRR_TYPE_WRCOMB       -       Write data back soon but allow bursts
446  *
447  *      %MTRR_TYPE_WRTHROUGH    -       Cache reads but not writes
448  *
449  *      BUGS: Needs a quiet flag for the cases where drivers do not mind
450  *      failures and do not wish system log messages to be sent.
451  */
452
453 int
454 mtrr_add(unsigned long base, unsigned long size, unsigned int type,
455          bool increment)
456 {
457         if (mtrr_check(base, size))
458                 return -EINVAL;
459         return mtrr_add_page(base >> PAGE_SHIFT, size >> PAGE_SHIFT, type,
460                              increment);
461 }
462
463 /**
464  *      mtrr_del_page - delete a memory type region
465  *      @reg: Register returned by mtrr_add
466  *      @base: Physical base address
467  *      @size: Size of region
468  *
469  *      If register is supplied then base and size are ignored. This is
470  *      how drivers should call it.
471  *
472  *      Releases an MTRR region. If the usage count drops to zero the 
473  *      register is freed and the region returns to default state.
474  *      On success the register is returned, on failure a negative error
475  *      code.
476  */
477
478 int mtrr_del_page(int reg, unsigned long base, unsigned long size)
479 {
480         int i, max;
481         mtrr_type ltype;
482         unsigned long lbase, lsize;
483         int error = -EINVAL;
484
485         if (!mtrr_if)
486                 return -ENXIO;
487
488         max = num_var_ranges;
489         /* No CPU hotplug when we change MTRR entries */
490         get_online_cpus();
491         mutex_lock(&mtrr_mutex);
492         if (reg < 0) {
493                 /*  Search for existing MTRR  */
494                 for (i = 0; i < max; ++i) {
495                         mtrr_if->get(i, &lbase, &lsize, &ltype);
496                         if (lbase == base && lsize == size) {
497                                 reg = i;
498                                 break;
499                         }
500                 }
501                 if (reg < 0) {
502                         printk(KERN_DEBUG "mtrr: no MTRR for %lx000,%lx000 found\n", base,
503                                size);
504                         goto out;
505                 }
506         }
507         if (reg >= max) {
508                 printk(KERN_WARNING "mtrr: register: %d too big\n", reg);
509                 goto out;
510         }
511         mtrr_if->get(reg, &lbase, &lsize, &ltype);
512         if (lsize < 1) {
513                 printk(KERN_WARNING "mtrr: MTRR %d not used\n", reg);
514                 goto out;
515         }
516         if (mtrr_usage_table[reg] < 1) {
517                 printk(KERN_WARNING "mtrr: reg: %d has count=0\n", reg);
518                 goto out;
519         }
520         if (--mtrr_usage_table[reg] < 1)
521                 set_mtrr(reg, 0, 0, 0);
522         error = reg;
523  out:
524         mutex_unlock(&mtrr_mutex);
525         put_online_cpus();
526         return error;
527 }
528 /**
529  *      mtrr_del - delete a memory type region
530  *      @reg: Register returned by mtrr_add
531  *      @base: Physical base address
532  *      @size: Size of region
533  *
534  *      If register is supplied then base and size are ignored. This is
535  *      how drivers should call it.
536  *
537  *      Releases an MTRR region. If the usage count drops to zero the 
538  *      register is freed and the region returns to default state.
539  *      On success the register is returned, on failure a negative error
540  *      code.
541  */
542
543 int
544 mtrr_del(int reg, unsigned long base, unsigned long size)
545 {
546         if (mtrr_check(base, size))
547                 return -EINVAL;
548         return mtrr_del_page(reg, base >> PAGE_SHIFT, size >> PAGE_SHIFT);
549 }
550
551 EXPORT_SYMBOL(mtrr_add);
552 EXPORT_SYMBOL(mtrr_del);
553
554 /* HACK ALERT!
555  * These should be called implicitly, but we can't yet until all the initcall
556  * stuff is done...
557  */
558 static void __init init_ifs(void)
559 {
560 #ifndef CONFIG_X86_64
561         amd_init_mtrr();
562         cyrix_init_mtrr();
563         centaur_init_mtrr();
564 #endif
565 }
566
567 /* The suspend/resume methods are only for CPU without MTRR. CPU using generic
568  * MTRR driver doesn't require this
569  */
570 struct mtrr_value {
571         mtrr_type       ltype;
572         unsigned long   lbase;
573         unsigned long   lsize;
574 };
575
576 static struct mtrr_value mtrr_state[MAX_VAR_RANGES];
577
578 static int mtrr_save(struct sys_device * sysdev, pm_message_t state)
579 {
580         int i;
581
582         for (i = 0; i < num_var_ranges; i++) {
583                 mtrr_if->get(i,
584                              &mtrr_state[i].lbase,
585                              &mtrr_state[i].lsize,
586                              &mtrr_state[i].ltype);
587         }
588         return 0;
589 }
590
591 static int mtrr_restore(struct sys_device * sysdev)
592 {
593         int i;
594
595         for (i = 0; i < num_var_ranges; i++) {
596                 if (mtrr_state[i].lsize) 
597                         set_mtrr(i,
598                                  mtrr_state[i].lbase,
599                                  mtrr_state[i].lsize,
600                                  mtrr_state[i].ltype);
601         }
602         return 0;
603 }
604
605
606
607 static struct sysdev_driver mtrr_sysdev_driver = {
608         .suspend        = mtrr_save,
609         .resume         = mtrr_restore,
610 };
611
612 static int disable_mtrr_trim;
613
614 static int __init disable_mtrr_trim_setup(char *str)
615 {
616         disable_mtrr_trim = 1;
617         return 0;
618 }
619 early_param("disable_mtrr_trim", disable_mtrr_trim_setup);
620
621 /*
622  * Newer AMD K8s and later CPUs have a special magic MSR way to force WB
623  * for memory >4GB. Check for that here.
624  * Note this won't check if the MTRRs < 4GB where the magic bit doesn't
625  * apply to are wrong, but so far we don't know of any such case in the wild.
626  */
627 #define Tom2Enabled (1U << 21)
628 #define Tom2ForceMemTypeWB (1U << 22)
629
630 static __init int amd_special_default_mtrr(void)
631 {
632         u32 l, h;
633
634         if (boot_cpu_data.x86_vendor != X86_VENDOR_AMD)
635                 return 0;
636         if (boot_cpu_data.x86 < 0xf || boot_cpu_data.x86 > 0x11)
637                 return 0;
638         /* In case some hypervisor doesn't pass SYSCFG through */
639         if (rdmsr_safe(MSR_K8_SYSCFG, &l, &h) < 0)
640                 return 0;
641         /*
642          * Memory between 4GB and top of mem is forced WB by this magic bit.
643          * Reserved before K8RevF, but should be zero there.
644          */
645         if ((l & (Tom2Enabled | Tom2ForceMemTypeWB)) ==
646                  (Tom2Enabled | Tom2ForceMemTypeWB))
647                 return 1;
648         return 0;
649 }
650
651 /**
652  * mtrr_trim_uncached_memory - trim RAM not covered by MTRRs
653  * @end_pfn: ending page frame number
654  *
655  * Some buggy BIOSes don't setup the MTRRs properly for systems with certain
656  * memory configurations.  This routine checks that the highest MTRR matches
657  * the end of memory, to make sure the MTRRs having a write back type cover
658  * all of the memory the kernel is intending to use. If not, it'll trim any
659  * memory off the end by adjusting end_pfn, removing it from the kernel's
660  * allocation pools, warning the user with an obnoxious message.
661  */
662 int __init mtrr_trim_uncached_memory(unsigned long end_pfn)
663 {
664         unsigned long i, base, size, highest_pfn = 0, def, dummy;
665         mtrr_type type;
666         u64 trim_start, trim_size;
667
668         /*
669          * Make sure we only trim uncachable memory on machines that
670          * support the Intel MTRR architecture:
671          */
672         if (!is_cpu(INTEL) || disable_mtrr_trim)
673                 return 0;
674         rdmsr(MTRRdefType_MSR, def, dummy);
675         def &= 0xff;
676         if (def != MTRR_TYPE_UNCACHABLE)
677                 return 0;
678
679         if (amd_special_default_mtrr())
680                 return 0;
681
682         /* Find highest cached pfn */
683         for (i = 0; i < num_var_ranges; i++) {
684                 mtrr_if->get(i, &base, &size, &type);
685                 if (type != MTRR_TYPE_WRBACK)
686                         continue;
687                 if (highest_pfn < base + size)
688                         highest_pfn = base + size;
689         }
690
691         /* kvm/qemu doesn't have mtrr set right, don't trim them all */
692         if (!highest_pfn) {
693                 if (!kvm_para_available()) {
694                         printk(KERN_WARNING
695                                 "WARNING: strange, CPU MTRRs all blank?\n");
696                         WARN_ON(1);
697                 }
698                 return 0;
699         }
700
701         if (highest_pfn < end_pfn) {
702                 printk(KERN_WARNING "WARNING: BIOS bug: CPU MTRRs don't cover"
703                         " all of memory, losing %luMB of RAM.\n",
704                         (end_pfn - highest_pfn) >> (20 - PAGE_SHIFT));
705
706                 WARN_ON(1);
707
708                 printk(KERN_INFO "update e820 for mtrr\n");
709                 trim_start = highest_pfn;
710                 trim_start <<= PAGE_SHIFT;
711                 trim_size = end_pfn;
712                 trim_size <<= PAGE_SHIFT;
713                 trim_size -= trim_start;
714                 update_memory_range(trim_start, trim_size, E820_RAM,
715                                         E820_RESERVED);
716                 update_e820();
717                 return 1;
718         }
719
720         return 0;
721 }
722
723 /**
724  * mtrr_bp_init - initialize mtrrs on the boot CPU
725  *
726  * This needs to be called early; before any of the other CPUs are 
727  * initialized (i.e. before smp_init()).
728  * 
729  */
730 void __init mtrr_bp_init(void)
731 {
732         init_ifs();
733
734         if (cpu_has_mtrr) {
735                 mtrr_if = &generic_mtrr_ops;
736                 size_or_mask = 0xff000000;      /* 36 bits */
737                 size_and_mask = 0x00f00000;
738
739                 /* This is an AMD specific MSR, but we assume(hope?) that
740                    Intel will implement it to when they extend the address
741                    bus of the Xeon. */
742                 if (cpuid_eax(0x80000000) >= 0x80000008) {
743                         u32 phys_addr;
744                         phys_addr = cpuid_eax(0x80000008) & 0xff;
745                         /* CPUID workaround for Intel 0F33/0F34 CPU */
746                         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL &&
747                             boot_cpu_data.x86 == 0xF &&
748                             boot_cpu_data.x86_model == 0x3 &&
749                             (boot_cpu_data.x86_mask == 0x3 ||
750                              boot_cpu_data.x86_mask == 0x4))
751                                 phys_addr = 36;
752
753                         size_or_mask = ~((1ULL << (phys_addr - PAGE_SHIFT)) - 1);
754                         size_and_mask = ~size_or_mask & 0xfffff00000ULL;
755                 } else if (boot_cpu_data.x86_vendor == X86_VENDOR_CENTAUR &&
756                            boot_cpu_data.x86 == 6) {
757                         /* VIA C* family have Intel style MTRRs, but
758                            don't support PAE */
759                         size_or_mask = 0xfff00000;      /* 32 bits */
760                         size_and_mask = 0;
761                 }
762         } else {
763                 switch (boot_cpu_data.x86_vendor) {
764                 case X86_VENDOR_AMD:
765                         if (cpu_has_k6_mtrr) {
766                                 /* Pre-Athlon (K6) AMD CPU MTRRs */
767                                 mtrr_if = mtrr_ops[X86_VENDOR_AMD];
768                                 size_or_mask = 0xfff00000;      /* 32 bits */
769                                 size_and_mask = 0;
770                         }
771                         break;
772                 case X86_VENDOR_CENTAUR:
773                         if (cpu_has_centaur_mcr) {
774                                 mtrr_if = mtrr_ops[X86_VENDOR_CENTAUR];
775                                 size_or_mask = 0xfff00000;      /* 32 bits */
776                                 size_and_mask = 0;
777                         }
778                         break;
779                 case X86_VENDOR_CYRIX:
780                         if (cpu_has_cyrix_arr) {
781                                 mtrr_if = mtrr_ops[X86_VENDOR_CYRIX];
782                                 size_or_mask = 0xfff00000;      /* 32 bits */
783                                 size_and_mask = 0;
784                         }
785                         break;
786                 default:
787                         break;
788                 }
789         }
790
791         if (mtrr_if) {
792                 set_num_var_ranges();
793                 init_table();
794                 if (use_intel())
795                         get_mtrr_state();
796         }
797 }
798
799 void mtrr_ap_init(void)
800 {
801         unsigned long flags;
802
803         if (!mtrr_if || !use_intel())
804                 return;
805         /*
806          * Ideally we should hold mtrr_mutex here to avoid mtrr entries changed,
807          * but this routine will be called in cpu boot time, holding the lock
808          * breaks it. This routine is called in two cases: 1.very earily time
809          * of software resume, when there absolutely isn't mtrr entry changes;
810          * 2.cpu hotadd time. We let mtrr_add/del_page hold cpuhotplug lock to
811          * prevent mtrr entry changes
812          */
813         local_irq_save(flags);
814
815         mtrr_if->set_all();
816
817         local_irq_restore(flags);
818 }
819
820 /**
821  * Save current fixed-range MTRR state of the BSP
822  */
823 void mtrr_save_state(void)
824 {
825         smp_call_function_single(0, mtrr_save_fixed_ranges, NULL, 1, 1);
826 }
827
828 static int __init mtrr_init_finialize(void)
829 {
830         if (!mtrr_if)
831                 return 0;
832         if (use_intel())
833                 mtrr_state_warn();
834         else {
835                 /* The CPUs haven't MTRR and seem to not support SMP. They have
836                  * specific drivers, we use a tricky method to support
837                  * suspend/resume for them.
838                  * TBD: is there any system with such CPU which supports
839                  * suspend/resume?  if no, we should remove the code.
840                  */
841                 sysdev_driver_register(&cpu_sysdev_class,
842                         &mtrr_sysdev_driver);
843         }
844         return 0;
845 }
846 subsys_initcall(mtrr_init_finialize);