321c7a80be66c5ae71c077cc23cab446678203e2
[sfrench/cifs-2.6.git] / arch / x86 / kernel / cpu / mcheck / mce.c
1 /*
2  * Machine check handler.
3  *
4  * K8 parts Copyright 2002,2003 Andi Kleen, SuSE Labs.
5  * Rest from unknown author(s).
6  * 2004 Andi Kleen. Rewrote most of it.
7  * Copyright 2008 Intel Corporation
8  * Author: Andi Kleen
9  */
10
11 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
12
13 #include <linux/thread_info.h>
14 #include <linux/capability.h>
15 #include <linux/miscdevice.h>
16 #include <linux/ratelimit.h>
17 #include <linux/kallsyms.h>
18 #include <linux/rcupdate.h>
19 #include <linux/kobject.h>
20 #include <linux/uaccess.h>
21 #include <linux/kdebug.h>
22 #include <linux/kernel.h>
23 #include <linux/percpu.h>
24 #include <linux/string.h>
25 #include <linux/device.h>
26 #include <linux/syscore_ops.h>
27 #include <linux/delay.h>
28 #include <linux/ctype.h>
29 #include <linux/sched.h>
30 #include <linux/sysfs.h>
31 #include <linux/types.h>
32 #include <linux/slab.h>
33 #include <linux/init.h>
34 #include <linux/kmod.h>
35 #include <linux/poll.h>
36 #include <linux/nmi.h>
37 #include <linux/cpu.h>
38 #include <linux/ras.h>
39 #include <linux/smp.h>
40 #include <linux/fs.h>
41 #include <linux/mm.h>
42 #include <linux/debugfs.h>
43 #include <linux/irq_work.h>
44 #include <linux/export.h>
45 #include <linux/jump_label.h>
46
47 #include <asm/intel-family.h>
48 #include <asm/processor.h>
49 #include <asm/traps.h>
50 #include <asm/tlbflush.h>
51 #include <asm/mce.h>
52 #include <asm/msr.h>
53 #include <asm/reboot.h>
54 #include <asm/set_memory.h>
55
56 #include "mce-internal.h"
57
58 static DEFINE_MUTEX(mce_log_mutex);
59
60 #define CREATE_TRACE_POINTS
61 #include <trace/events/mce.h>
62
63 #define SPINUNIT                100     /* 100ns */
64
65 DEFINE_PER_CPU(unsigned, mce_exception_count);
66
67 struct mce_bank *mce_banks __read_mostly;
68 struct mce_vendor_flags mce_flags __read_mostly;
69
70 struct mca_config mca_cfg __read_mostly = {
71         .bootlog  = -1,
72         /*
73          * Tolerant levels:
74          * 0: always panic on uncorrected errors, log corrected errors
75          * 1: panic or SIGBUS on uncorrected errors, log corrected errors
76          * 2: SIGBUS or log uncorrected errors (if possible), log corr. errors
77          * 3: never panic or SIGBUS, log all errors (for testing only)
78          */
79         .tolerant = 1,
80         .monarch_timeout = -1
81 };
82
83 static DEFINE_PER_CPU(struct mce, mces_seen);
84 static unsigned long mce_need_notify;
85 static int cpu_missing;
86
87 /*
88  * MCA banks polled by the period polling timer for corrected events.
89  * With Intel CMCI, this only has MCA banks which do not support CMCI (if any).
90  */
91 DEFINE_PER_CPU(mce_banks_t, mce_poll_banks) = {
92         [0 ... BITS_TO_LONGS(MAX_NR_BANKS)-1] = ~0UL
93 };
94
95 /*
96  * MCA banks controlled through firmware first for corrected errors.
97  * This is a global list of banks for which we won't enable CMCI and we
98  * won't poll. Firmware controls these banks and is responsible for
99  * reporting corrected errors through GHES. Uncorrected/recoverable
100  * errors are still notified through a machine check.
101  */
102 mce_banks_t mce_banks_ce_disabled;
103
104 static struct work_struct mce_work;
105 static struct irq_work mce_irq_work;
106
107 static void (*quirk_no_way_out)(int bank, struct mce *m, struct pt_regs *regs);
108
109 /*
110  * CPU/chipset specific EDAC code can register a notifier call here to print
111  * MCE errors in a human-readable form.
112  */
113 BLOCKING_NOTIFIER_HEAD(x86_mce_decoder_chain);
114
115 /* Do initial initialization of a struct mce */
116 void mce_setup(struct mce *m)
117 {
118         memset(m, 0, sizeof(struct mce));
119         m->cpu = m->extcpu = smp_processor_id();
120         /* We hope get_seconds stays lockless */
121         m->time = get_seconds();
122         m->cpuvendor = boot_cpu_data.x86_vendor;
123         m->cpuid = cpuid_eax(1);
124         m->socketid = cpu_data(m->extcpu).phys_proc_id;
125         m->apicid = cpu_data(m->extcpu).initial_apicid;
126         rdmsrl(MSR_IA32_MCG_CAP, m->mcgcap);
127
128         if (this_cpu_has(X86_FEATURE_INTEL_PPIN))
129                 rdmsrl(MSR_PPIN, m->ppin);
130 }
131
132 DEFINE_PER_CPU(struct mce, injectm);
133 EXPORT_PER_CPU_SYMBOL_GPL(injectm);
134
135 void mce_log(struct mce *m)
136 {
137         if (!mce_gen_pool_add(m))
138                 irq_work_queue(&mce_irq_work);
139 }
140
141 void mce_inject_log(struct mce *m)
142 {
143         mutex_lock(&mce_log_mutex);
144         mce_log(m);
145         mutex_unlock(&mce_log_mutex);
146 }
147 EXPORT_SYMBOL_GPL(mce_inject_log);
148
149 static struct notifier_block mce_srao_nb;
150
151 /*
152  * We run the default notifier if we have only the SRAO, the first and the
153  * default notifier registered. I.e., the mandatory NUM_DEFAULT_NOTIFIERS
154  * notifiers registered on the chain.
155  */
156 #define NUM_DEFAULT_NOTIFIERS   3
157 static atomic_t num_notifiers;
158
159 void mce_register_decode_chain(struct notifier_block *nb)
160 {
161         if (WARN_ON(nb->priority > MCE_PRIO_MCELOG && nb->priority < MCE_PRIO_EDAC))
162                 return;
163
164         atomic_inc(&num_notifiers);
165
166         blocking_notifier_chain_register(&x86_mce_decoder_chain, nb);
167 }
168 EXPORT_SYMBOL_GPL(mce_register_decode_chain);
169
170 void mce_unregister_decode_chain(struct notifier_block *nb)
171 {
172         atomic_dec(&num_notifiers);
173
174         blocking_notifier_chain_unregister(&x86_mce_decoder_chain, nb);
175 }
176 EXPORT_SYMBOL_GPL(mce_unregister_decode_chain);
177
178 static inline u32 ctl_reg(int bank)
179 {
180         return MSR_IA32_MCx_CTL(bank);
181 }
182
183 static inline u32 status_reg(int bank)
184 {
185         return MSR_IA32_MCx_STATUS(bank);
186 }
187
188 static inline u32 addr_reg(int bank)
189 {
190         return MSR_IA32_MCx_ADDR(bank);
191 }
192
193 static inline u32 misc_reg(int bank)
194 {
195         return MSR_IA32_MCx_MISC(bank);
196 }
197
198 static inline u32 smca_ctl_reg(int bank)
199 {
200         return MSR_AMD64_SMCA_MCx_CTL(bank);
201 }
202
203 static inline u32 smca_status_reg(int bank)
204 {
205         return MSR_AMD64_SMCA_MCx_STATUS(bank);
206 }
207
208 static inline u32 smca_addr_reg(int bank)
209 {
210         return MSR_AMD64_SMCA_MCx_ADDR(bank);
211 }
212
213 static inline u32 smca_misc_reg(int bank)
214 {
215         return MSR_AMD64_SMCA_MCx_MISC(bank);
216 }
217
218 struct mca_msr_regs msr_ops = {
219         .ctl    = ctl_reg,
220         .status = status_reg,
221         .addr   = addr_reg,
222         .misc   = misc_reg
223 };
224
225 static void __print_mce(struct mce *m)
226 {
227         pr_emerg(HW_ERR "CPU %d: Machine Check%s: %Lx Bank %d: %016Lx\n",
228                  m->extcpu,
229                  (m->mcgstatus & MCG_STATUS_MCIP ? " Exception" : ""),
230                  m->mcgstatus, m->bank, m->status);
231
232         if (m->ip) {
233                 pr_emerg(HW_ERR "RIP%s %02x:<%016Lx> ",
234                         !(m->mcgstatus & MCG_STATUS_EIPV) ? " !INEXACT!" : "",
235                         m->cs, m->ip);
236
237                 if (m->cs == __KERNEL_CS)
238                         print_symbol("{%s}", m->ip);
239                 pr_cont("\n");
240         }
241
242         pr_emerg(HW_ERR "TSC %llx ", m->tsc);
243         if (m->addr)
244                 pr_cont("ADDR %llx ", m->addr);
245         if (m->misc)
246                 pr_cont("MISC %llx ", m->misc);
247
248         if (mce_flags.smca) {
249                 if (m->synd)
250                         pr_cont("SYND %llx ", m->synd);
251                 if (m->ipid)
252                         pr_cont("IPID %llx ", m->ipid);
253         }
254
255         pr_cont("\n");
256         /*
257          * Note this output is parsed by external tools and old fields
258          * should not be changed.
259          */
260         pr_emerg(HW_ERR "PROCESSOR %u:%x TIME %llu SOCKET %u APIC %x microcode %x\n",
261                 m->cpuvendor, m->cpuid, m->time, m->socketid, m->apicid,
262                 cpu_data(m->extcpu).microcode);
263 }
264
265 static void print_mce(struct mce *m)
266 {
267         __print_mce(m);
268         pr_emerg_ratelimited(HW_ERR "Run the above through 'mcelog --ascii'\n");
269 }
270
271 #define PANIC_TIMEOUT 5 /* 5 seconds */
272
273 static atomic_t mce_panicked;
274
275 static int fake_panic;
276 static atomic_t mce_fake_panicked;
277
278 /* Panic in progress. Enable interrupts and wait for final IPI */
279 static void wait_for_panic(void)
280 {
281         long timeout = PANIC_TIMEOUT*USEC_PER_SEC;
282
283         preempt_disable();
284         local_irq_enable();
285         while (timeout-- > 0)
286                 udelay(1);
287         if (panic_timeout == 0)
288                 panic_timeout = mca_cfg.panic_timeout;
289         panic("Panicing machine check CPU died");
290 }
291
292 static void mce_panic(const char *msg, struct mce *final, char *exp)
293 {
294         int apei_err = 0;
295         struct llist_node *pending;
296         struct mce_evt_llist *l;
297
298         if (!fake_panic) {
299                 /*
300                  * Make sure only one CPU runs in machine check panic
301                  */
302                 if (atomic_inc_return(&mce_panicked) > 1)
303                         wait_for_panic();
304                 barrier();
305
306                 bust_spinlocks(1);
307                 console_verbose();
308         } else {
309                 /* Don't log too much for fake panic */
310                 if (atomic_inc_return(&mce_fake_panicked) > 1)
311                         return;
312         }
313         pending = mce_gen_pool_prepare_records();
314         /* First print corrected ones that are still unlogged */
315         llist_for_each_entry(l, pending, llnode) {
316                 struct mce *m = &l->mce;
317                 if (!(m->status & MCI_STATUS_UC)) {
318                         print_mce(m);
319                         if (!apei_err)
320                                 apei_err = apei_write_mce(m);
321                 }
322         }
323         /* Now print uncorrected but with the final one last */
324         llist_for_each_entry(l, pending, llnode) {
325                 struct mce *m = &l->mce;
326                 if (!(m->status & MCI_STATUS_UC))
327                         continue;
328                 if (!final || mce_cmp(m, final)) {
329                         print_mce(m);
330                         if (!apei_err)
331                                 apei_err = apei_write_mce(m);
332                 }
333         }
334         if (final) {
335                 print_mce(final);
336                 if (!apei_err)
337                         apei_err = apei_write_mce(final);
338         }
339         if (cpu_missing)
340                 pr_emerg(HW_ERR "Some CPUs didn't answer in synchronization\n");
341         if (exp)
342                 pr_emerg(HW_ERR "Machine check: %s\n", exp);
343         if (!fake_panic) {
344                 if (panic_timeout == 0)
345                         panic_timeout = mca_cfg.panic_timeout;
346                 panic(msg);
347         } else
348                 pr_emerg(HW_ERR "Fake kernel panic: %s\n", msg);
349 }
350
351 /* Support code for software error injection */
352
353 static int msr_to_offset(u32 msr)
354 {
355         unsigned bank = __this_cpu_read(injectm.bank);
356
357         if (msr == mca_cfg.rip_msr)
358                 return offsetof(struct mce, ip);
359         if (msr == msr_ops.status(bank))
360                 return offsetof(struct mce, status);
361         if (msr == msr_ops.addr(bank))
362                 return offsetof(struct mce, addr);
363         if (msr == msr_ops.misc(bank))
364                 return offsetof(struct mce, misc);
365         if (msr == MSR_IA32_MCG_STATUS)
366                 return offsetof(struct mce, mcgstatus);
367         return -1;
368 }
369
370 /* MSR access wrappers used for error injection */
371 static u64 mce_rdmsrl(u32 msr)
372 {
373         u64 v;
374
375         if (__this_cpu_read(injectm.finished)) {
376                 int offset = msr_to_offset(msr);
377
378                 if (offset < 0)
379                         return 0;
380                 return *(u64 *)((char *)this_cpu_ptr(&injectm) + offset);
381         }
382
383         if (rdmsrl_safe(msr, &v)) {
384                 WARN_ONCE(1, "mce: Unable to read MSR 0x%x!\n", msr);
385                 /*
386                  * Return zero in case the access faulted. This should
387                  * not happen normally but can happen if the CPU does
388                  * something weird, or if the code is buggy.
389                  */
390                 v = 0;
391         }
392
393         return v;
394 }
395
396 static void mce_wrmsrl(u32 msr, u64 v)
397 {
398         if (__this_cpu_read(injectm.finished)) {
399                 int offset = msr_to_offset(msr);
400
401                 if (offset >= 0)
402                         *(u64 *)((char *)this_cpu_ptr(&injectm) + offset) = v;
403                 return;
404         }
405         wrmsrl(msr, v);
406 }
407
408 /*
409  * Collect all global (w.r.t. this processor) status about this machine
410  * check into our "mce" struct so that we can use it later to assess
411  * the severity of the problem as we read per-bank specific details.
412  */
413 static inline void mce_gather_info(struct mce *m, struct pt_regs *regs)
414 {
415         mce_setup(m);
416
417         m->mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
418         if (regs) {
419                 /*
420                  * Get the address of the instruction at the time of
421                  * the machine check error.
422                  */
423                 if (m->mcgstatus & (MCG_STATUS_RIPV|MCG_STATUS_EIPV)) {
424                         m->ip = regs->ip;
425                         m->cs = regs->cs;
426
427                         /*
428                          * When in VM86 mode make the cs look like ring 3
429                          * always. This is a lie, but it's better than passing
430                          * the additional vm86 bit around everywhere.
431                          */
432                         if (v8086_mode(regs))
433                                 m->cs |= 3;
434                 }
435                 /* Use accurate RIP reporting if available. */
436                 if (mca_cfg.rip_msr)
437                         m->ip = mce_rdmsrl(mca_cfg.rip_msr);
438         }
439 }
440
441 int mce_available(struct cpuinfo_x86 *c)
442 {
443         if (mca_cfg.disabled)
444                 return 0;
445         return cpu_has(c, X86_FEATURE_MCE) && cpu_has(c, X86_FEATURE_MCA);
446 }
447
448 static void mce_schedule_work(void)
449 {
450         if (!mce_gen_pool_empty())
451                 schedule_work(&mce_work);
452 }
453
454 static void mce_irq_work_cb(struct irq_work *entry)
455 {
456         mce_schedule_work();
457 }
458
459 static void mce_report_event(struct pt_regs *regs)
460 {
461         if (regs->flags & (X86_VM_MASK|X86_EFLAGS_IF)) {
462                 mce_notify_irq();
463                 /*
464                  * Triggering the work queue here is just an insurance
465                  * policy in case the syscall exit notify handler
466                  * doesn't run soon enough or ends up running on the
467                  * wrong CPU (can happen when audit sleeps)
468                  */
469                 mce_schedule_work();
470                 return;
471         }
472
473         irq_work_queue(&mce_irq_work);
474 }
475
476 /*
477  * Check if the address reported by the CPU is in a format we can parse.
478  * It would be possible to add code for most other cases, but all would
479  * be somewhat complicated (e.g. segment offset would require an instruction
480  * parser). So only support physical addresses up to page granuality for now.
481  */
482 static int mce_usable_address(struct mce *m)
483 {
484         if (!(m->status & MCI_STATUS_ADDRV))
485                 return 0;
486
487         /* Checks after this one are Intel-specific: */
488         if (boot_cpu_data.x86_vendor != X86_VENDOR_INTEL)
489                 return 1;
490
491         if (!(m->status & MCI_STATUS_MISCV))
492                 return 0;
493
494         if (MCI_MISC_ADDR_LSB(m->misc) > PAGE_SHIFT)
495                 return 0;
496
497         if (MCI_MISC_ADDR_MODE(m->misc) != MCI_MISC_ADDR_PHYS)
498                 return 0;
499
500         return 1;
501 }
502
503 bool mce_is_memory_error(struct mce *m)
504 {
505         if (m->cpuvendor == X86_VENDOR_AMD) {
506                 return amd_mce_is_memory_error(m);
507
508         } else if (m->cpuvendor == X86_VENDOR_INTEL) {
509                 /*
510                  * Intel SDM Volume 3B - 15.9.2 Compound Error Codes
511                  *
512                  * Bit 7 of the MCACOD field of IA32_MCi_STATUS is used for
513                  * indicating a memory error. Bit 8 is used for indicating a
514                  * cache hierarchy error. The combination of bit 2 and bit 3
515                  * is used for indicating a `generic' cache hierarchy error
516                  * But we can't just blindly check the above bits, because if
517                  * bit 11 is set, then it is a bus/interconnect error - and
518                  * either way the above bits just gives more detail on what
519                  * bus/interconnect error happened. Note that bit 12 can be
520                  * ignored, as it's the "filter" bit.
521                  */
522                 return (m->status & 0xef80) == BIT(7) ||
523                        (m->status & 0xef00) == BIT(8) ||
524                        (m->status & 0xeffc) == 0xc;
525         }
526
527         return false;
528 }
529 EXPORT_SYMBOL_GPL(mce_is_memory_error);
530
531 static bool cec_add_mce(struct mce *m)
532 {
533         if (!m)
534                 return false;
535
536         /* We eat only correctable DRAM errors with usable addresses. */
537         if (mce_is_memory_error(m) &&
538             !(m->status & MCI_STATUS_UC) &&
539             mce_usable_address(m))
540                 if (!cec_add_elem(m->addr >> PAGE_SHIFT))
541                         return true;
542
543         return false;
544 }
545
546 static int mce_first_notifier(struct notifier_block *nb, unsigned long val,
547                               void *data)
548 {
549         struct mce *m = (struct mce *)data;
550
551         if (!m)
552                 return NOTIFY_DONE;
553
554         if (cec_add_mce(m))
555                 return NOTIFY_STOP;
556
557         /* Emit the trace record: */
558         trace_mce_record(m);
559
560         set_bit(0, &mce_need_notify);
561
562         mce_notify_irq();
563
564         return NOTIFY_DONE;
565 }
566
567 static struct notifier_block first_nb = {
568         .notifier_call  = mce_first_notifier,
569         .priority       = MCE_PRIO_FIRST,
570 };
571
572 static int srao_decode_notifier(struct notifier_block *nb, unsigned long val,
573                                 void *data)
574 {
575         struct mce *mce = (struct mce *)data;
576         unsigned long pfn;
577
578         if (!mce)
579                 return NOTIFY_DONE;
580
581         if (mce_usable_address(mce) && (mce->severity == MCE_AO_SEVERITY)) {
582                 pfn = mce->addr >> PAGE_SHIFT;
583                 memory_failure(pfn, MCE_VECTOR, 0);
584         }
585
586         return NOTIFY_OK;
587 }
588 static struct notifier_block mce_srao_nb = {
589         .notifier_call  = srao_decode_notifier,
590         .priority       = MCE_PRIO_SRAO,
591 };
592
593 static int mce_default_notifier(struct notifier_block *nb, unsigned long val,
594                                 void *data)
595 {
596         struct mce *m = (struct mce *)data;
597
598         if (!m)
599                 return NOTIFY_DONE;
600
601         if (atomic_read(&num_notifiers) > NUM_DEFAULT_NOTIFIERS)
602                 return NOTIFY_DONE;
603
604         __print_mce(m);
605
606         return NOTIFY_DONE;
607 }
608
609 static struct notifier_block mce_default_nb = {
610         .notifier_call  = mce_default_notifier,
611         /* lowest prio, we want it to run last. */
612         .priority       = MCE_PRIO_LOWEST,
613 };
614
615 /*
616  * Read ADDR and MISC registers.
617  */
618 static void mce_read_aux(struct mce *m, int i)
619 {
620         if (m->status & MCI_STATUS_MISCV)
621                 m->misc = mce_rdmsrl(msr_ops.misc(i));
622
623         if (m->status & MCI_STATUS_ADDRV) {
624                 m->addr = mce_rdmsrl(msr_ops.addr(i));
625
626                 /*
627                  * Mask the reported address by the reported granularity.
628                  */
629                 if (mca_cfg.ser && (m->status & MCI_STATUS_MISCV)) {
630                         u8 shift = MCI_MISC_ADDR_LSB(m->misc);
631                         m->addr >>= shift;
632                         m->addr <<= shift;
633                 }
634
635                 /*
636                  * Extract [55:<lsb>] where lsb is the least significant
637                  * *valid* bit of the address bits.
638                  */
639                 if (mce_flags.smca) {
640                         u8 lsb = (m->addr >> 56) & 0x3f;
641
642                         m->addr &= GENMASK_ULL(55, lsb);
643                 }
644         }
645
646         if (mce_flags.smca) {
647                 m->ipid = mce_rdmsrl(MSR_AMD64_SMCA_MCx_IPID(i));
648
649                 if (m->status & MCI_STATUS_SYNDV)
650                         m->synd = mce_rdmsrl(MSR_AMD64_SMCA_MCx_SYND(i));
651         }
652 }
653
654 DEFINE_PER_CPU(unsigned, mce_poll_count);
655
656 /*
657  * Poll for corrected events or events that happened before reset.
658  * Those are just logged through /dev/mcelog.
659  *
660  * This is executed in standard interrupt context.
661  *
662  * Note: spec recommends to panic for fatal unsignalled
663  * errors here. However this would be quite problematic --
664  * we would need to reimplement the Monarch handling and
665  * it would mess up the exclusion between exception handler
666  * and poll hander -- * so we skip this for now.
667  * These cases should not happen anyways, or only when the CPU
668  * is already totally * confused. In this case it's likely it will
669  * not fully execute the machine check handler either.
670  */
671 bool machine_check_poll(enum mcp_flags flags, mce_banks_t *b)
672 {
673         bool error_seen = false;
674         struct mce m;
675         int i;
676
677         this_cpu_inc(mce_poll_count);
678
679         mce_gather_info(&m, NULL);
680
681         if (flags & MCP_TIMESTAMP)
682                 m.tsc = rdtsc();
683
684         for (i = 0; i < mca_cfg.banks; i++) {
685                 if (!mce_banks[i].ctl || !test_bit(i, *b))
686                         continue;
687
688                 m.misc = 0;
689                 m.addr = 0;
690                 m.bank = i;
691
692                 barrier();
693                 m.status = mce_rdmsrl(msr_ops.status(i));
694                 if (!(m.status & MCI_STATUS_VAL))
695                         continue;
696
697                 /*
698                  * Uncorrected or signalled events are handled by the exception
699                  * handler when it is enabled, so don't process those here.
700                  *
701                  * TBD do the same check for MCI_STATUS_EN here?
702                  */
703                 if (!(flags & MCP_UC) &&
704                     (m.status & (mca_cfg.ser ? MCI_STATUS_S : MCI_STATUS_UC)))
705                         continue;
706
707                 error_seen = true;
708
709                 mce_read_aux(&m, i);
710
711                 m.severity = mce_severity(&m, mca_cfg.tolerant, NULL, false);
712
713                 /*
714                  * Don't get the IP here because it's unlikely to
715                  * have anything to do with the actual error location.
716                  */
717                 if (!(flags & MCP_DONTLOG) && !mca_cfg.dont_log_ce)
718                         mce_log(&m);
719                 else if (mce_usable_address(&m)) {
720                         /*
721                          * Although we skipped logging this, we still want
722                          * to take action. Add to the pool so the registered
723                          * notifiers will see it.
724                          */
725                         if (!mce_gen_pool_add(&m))
726                                 mce_schedule_work();
727                 }
728
729                 /*
730                  * Clear state for this bank.
731                  */
732                 mce_wrmsrl(msr_ops.status(i), 0);
733         }
734
735         /*
736          * Don't clear MCG_STATUS here because it's only defined for
737          * exceptions.
738          */
739
740         sync_core();
741
742         return error_seen;
743 }
744 EXPORT_SYMBOL_GPL(machine_check_poll);
745
746 /*
747  * Do a quick check if any of the events requires a panic.
748  * This decides if we keep the events around or clear them.
749  */
750 static int mce_no_way_out(struct mce *m, char **msg, unsigned long *validp,
751                           struct pt_regs *regs)
752 {
753         int i, ret = 0;
754         char *tmp;
755
756         for (i = 0; i < mca_cfg.banks; i++) {
757                 m->status = mce_rdmsrl(msr_ops.status(i));
758                 if (m->status & MCI_STATUS_VAL) {
759                         __set_bit(i, validp);
760                         if (quirk_no_way_out)
761                                 quirk_no_way_out(i, m, regs);
762                 }
763
764                 if (mce_severity(m, mca_cfg.tolerant, &tmp, true) >= MCE_PANIC_SEVERITY) {
765                         *msg = tmp;
766                         ret = 1;
767                 }
768         }
769         return ret;
770 }
771
772 /*
773  * Variable to establish order between CPUs while scanning.
774  * Each CPU spins initially until executing is equal its number.
775  */
776 static atomic_t mce_executing;
777
778 /*
779  * Defines order of CPUs on entry. First CPU becomes Monarch.
780  */
781 static atomic_t mce_callin;
782
783 /*
784  * Check if a timeout waiting for other CPUs happened.
785  */
786 static int mce_timed_out(u64 *t, const char *msg)
787 {
788         /*
789          * The others already did panic for some reason.
790          * Bail out like in a timeout.
791          * rmb() to tell the compiler that system_state
792          * might have been modified by someone else.
793          */
794         rmb();
795         if (atomic_read(&mce_panicked))
796                 wait_for_panic();
797         if (!mca_cfg.monarch_timeout)
798                 goto out;
799         if ((s64)*t < SPINUNIT) {
800                 if (mca_cfg.tolerant <= 1)
801                         mce_panic(msg, NULL, NULL);
802                 cpu_missing = 1;
803                 return 1;
804         }
805         *t -= SPINUNIT;
806 out:
807         touch_nmi_watchdog();
808         return 0;
809 }
810
811 /*
812  * The Monarch's reign.  The Monarch is the CPU who entered
813  * the machine check handler first. It waits for the others to
814  * raise the exception too and then grades them. When any
815  * error is fatal panic. Only then let the others continue.
816  *
817  * The other CPUs entering the MCE handler will be controlled by the
818  * Monarch. They are called Subjects.
819  *
820  * This way we prevent any potential data corruption in a unrecoverable case
821  * and also makes sure always all CPU's errors are examined.
822  *
823  * Also this detects the case of a machine check event coming from outer
824  * space (not detected by any CPUs) In this case some external agent wants
825  * us to shut down, so panic too.
826  *
827  * The other CPUs might still decide to panic if the handler happens
828  * in a unrecoverable place, but in this case the system is in a semi-stable
829  * state and won't corrupt anything by itself. It's ok to let the others
830  * continue for a bit first.
831  *
832  * All the spin loops have timeouts; when a timeout happens a CPU
833  * typically elects itself to be Monarch.
834  */
835 static void mce_reign(void)
836 {
837         int cpu;
838         struct mce *m = NULL;
839         int global_worst = 0;
840         char *msg = NULL;
841         char *nmsg = NULL;
842
843         /*
844          * This CPU is the Monarch and the other CPUs have run
845          * through their handlers.
846          * Grade the severity of the errors of all the CPUs.
847          */
848         for_each_possible_cpu(cpu) {
849                 int severity = mce_severity(&per_cpu(mces_seen, cpu),
850                                             mca_cfg.tolerant,
851                                             &nmsg, true);
852                 if (severity > global_worst) {
853                         msg = nmsg;
854                         global_worst = severity;
855                         m = &per_cpu(mces_seen, cpu);
856                 }
857         }
858
859         /*
860          * Cannot recover? Panic here then.
861          * This dumps all the mces in the log buffer and stops the
862          * other CPUs.
863          */
864         if (m && global_worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
865                 mce_panic("Fatal machine check", m, msg);
866
867         /*
868          * For UC somewhere we let the CPU who detects it handle it.
869          * Also must let continue the others, otherwise the handling
870          * CPU could deadlock on a lock.
871          */
872
873         /*
874          * No machine check event found. Must be some external
875          * source or one CPU is hung. Panic.
876          */
877         if (global_worst <= MCE_KEEP_SEVERITY && mca_cfg.tolerant < 3)
878                 mce_panic("Fatal machine check from unknown source", NULL, NULL);
879
880         /*
881          * Now clear all the mces_seen so that they don't reappear on
882          * the next mce.
883          */
884         for_each_possible_cpu(cpu)
885                 memset(&per_cpu(mces_seen, cpu), 0, sizeof(struct mce));
886 }
887
888 static atomic_t global_nwo;
889
890 /*
891  * Start of Monarch synchronization. This waits until all CPUs have
892  * entered the exception handler and then determines if any of them
893  * saw a fatal event that requires panic. Then it executes them
894  * in the entry order.
895  * TBD double check parallel CPU hotunplug
896  */
897 static int mce_start(int *no_way_out)
898 {
899         int order;
900         int cpus = num_online_cpus();
901         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
902
903         if (!timeout)
904                 return -1;
905
906         atomic_add(*no_way_out, &global_nwo);
907         /*
908          * Rely on the implied barrier below, such that global_nwo
909          * is updated before mce_callin.
910          */
911         order = atomic_inc_return(&mce_callin);
912
913         /*
914          * Wait for everyone.
915          */
916         while (atomic_read(&mce_callin) != cpus) {
917                 if (mce_timed_out(&timeout,
918                                   "Timeout: Not all CPUs entered broadcast exception handler")) {
919                         atomic_set(&global_nwo, 0);
920                         return -1;
921                 }
922                 ndelay(SPINUNIT);
923         }
924
925         /*
926          * mce_callin should be read before global_nwo
927          */
928         smp_rmb();
929
930         if (order == 1) {
931                 /*
932                  * Monarch: Starts executing now, the others wait.
933                  */
934                 atomic_set(&mce_executing, 1);
935         } else {
936                 /*
937                  * Subject: Now start the scanning loop one by one in
938                  * the original callin order.
939                  * This way when there are any shared banks it will be
940                  * only seen by one CPU before cleared, avoiding duplicates.
941                  */
942                 while (atomic_read(&mce_executing) < order) {
943                         if (mce_timed_out(&timeout,
944                                           "Timeout: Subject CPUs unable to finish machine check processing")) {
945                                 atomic_set(&global_nwo, 0);
946                                 return -1;
947                         }
948                         ndelay(SPINUNIT);
949                 }
950         }
951
952         /*
953          * Cache the global no_way_out state.
954          */
955         *no_way_out = atomic_read(&global_nwo);
956
957         return order;
958 }
959
960 /*
961  * Synchronize between CPUs after main scanning loop.
962  * This invokes the bulk of the Monarch processing.
963  */
964 static int mce_end(int order)
965 {
966         int ret = -1;
967         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
968
969         if (!timeout)
970                 goto reset;
971         if (order < 0)
972                 goto reset;
973
974         /*
975          * Allow others to run.
976          */
977         atomic_inc(&mce_executing);
978
979         if (order == 1) {
980                 /* CHECKME: Can this race with a parallel hotplug? */
981                 int cpus = num_online_cpus();
982
983                 /*
984                  * Monarch: Wait for everyone to go through their scanning
985                  * loops.
986                  */
987                 while (atomic_read(&mce_executing) <= cpus) {
988                         if (mce_timed_out(&timeout,
989                                           "Timeout: Monarch CPU unable to finish machine check processing"))
990                                 goto reset;
991                         ndelay(SPINUNIT);
992                 }
993
994                 mce_reign();
995                 barrier();
996                 ret = 0;
997         } else {
998                 /*
999                  * Subject: Wait for Monarch to finish.
1000                  */
1001                 while (atomic_read(&mce_executing) != 0) {
1002                         if (mce_timed_out(&timeout,
1003                                           "Timeout: Monarch CPU did not finish machine check processing"))
1004                                 goto reset;
1005                         ndelay(SPINUNIT);
1006                 }
1007
1008                 /*
1009                  * Don't reset anything. That's done by the Monarch.
1010                  */
1011                 return 0;
1012         }
1013
1014         /*
1015          * Reset all global state.
1016          */
1017 reset:
1018         atomic_set(&global_nwo, 0);
1019         atomic_set(&mce_callin, 0);
1020         barrier();
1021
1022         /*
1023          * Let others run again.
1024          */
1025         atomic_set(&mce_executing, 0);
1026         return ret;
1027 }
1028
1029 static void mce_clear_state(unsigned long *toclear)
1030 {
1031         int i;
1032
1033         for (i = 0; i < mca_cfg.banks; i++) {
1034                 if (test_bit(i, toclear))
1035                         mce_wrmsrl(msr_ops.status(i), 0);
1036         }
1037 }
1038
1039 static int do_memory_failure(struct mce *m)
1040 {
1041         int flags = MF_ACTION_REQUIRED;
1042         int ret;
1043
1044         pr_err("Uncorrected hardware memory error in user-access at %llx", m->addr);
1045         if (!(m->mcgstatus & MCG_STATUS_RIPV))
1046                 flags |= MF_MUST_KILL;
1047         ret = memory_failure(m->addr >> PAGE_SHIFT, MCE_VECTOR, flags);
1048         if (ret)
1049                 pr_err("Memory error not recovered");
1050         return ret;
1051 }
1052
1053 #if defined(arch_unmap_kpfn) && defined(CONFIG_MEMORY_FAILURE)
1054
1055 void arch_unmap_kpfn(unsigned long pfn)
1056 {
1057         unsigned long decoy_addr;
1058
1059         /*
1060          * Unmap this page from the kernel 1:1 mappings to make sure
1061          * we don't log more errors because of speculative access to
1062          * the page.
1063          * We would like to just call:
1064          *      set_memory_np((unsigned long)pfn_to_kaddr(pfn), 1);
1065          * but doing that would radically increase the odds of a
1066          * speculative access to the posion page because we'd have
1067          * the virtual address of the kernel 1:1 mapping sitting
1068          * around in registers.
1069          * Instead we get tricky.  We create a non-canonical address
1070          * that looks just like the one we want, but has bit 63 flipped.
1071          * This relies on set_memory_np() not checking whether we passed
1072          * a legal address.
1073          */
1074
1075 /*
1076  * Build time check to see if we have a spare virtual bit. Don't want
1077  * to leave this until run time because most developers don't have a
1078  * system that can exercise this code path. This will only become a
1079  * problem if/when we move beyond 5-level page tables.
1080  *
1081  * Hard code "9" here because cpp doesn't grok ilog2(PTRS_PER_PGD)
1082  */
1083 #if PGDIR_SHIFT + 9 < 63
1084         decoy_addr = (pfn << PAGE_SHIFT) + (PAGE_OFFSET ^ BIT(63));
1085 #else
1086 #error "no unused virtual bit available"
1087 #endif
1088
1089         if (set_memory_np(decoy_addr, 1))
1090                 pr_warn("Could not invalidate pfn=0x%lx from 1:1 map\n", pfn);
1091
1092 }
1093 #endif
1094
1095 /*
1096  * The actual machine check handler. This only handles real
1097  * exceptions when something got corrupted coming in through int 18.
1098  *
1099  * This is executed in NMI context not subject to normal locking rules. This
1100  * implies that most kernel services cannot be safely used. Don't even
1101  * think about putting a printk in there!
1102  *
1103  * On Intel systems this is entered on all CPUs in parallel through
1104  * MCE broadcast. However some CPUs might be broken beyond repair,
1105  * so be always careful when synchronizing with others.
1106  */
1107 void do_machine_check(struct pt_regs *regs, long error_code)
1108 {
1109         struct mca_config *cfg = &mca_cfg;
1110         struct mce m, *final;
1111         int i;
1112         int worst = 0;
1113         int severity;
1114
1115         /*
1116          * Establish sequential order between the CPUs entering the machine
1117          * check handler.
1118          */
1119         int order = -1;
1120         /*
1121          * If no_way_out gets set, there is no safe way to recover from this
1122          * MCE.  If mca_cfg.tolerant is cranked up, we'll try anyway.
1123          */
1124         int no_way_out = 0;
1125         /*
1126          * If kill_it gets set, there might be a way to recover from this
1127          * error.
1128          */
1129         int kill_it = 0;
1130         DECLARE_BITMAP(toclear, MAX_NR_BANKS);
1131         DECLARE_BITMAP(valid_banks, MAX_NR_BANKS);
1132         char *msg = "Unknown";
1133
1134         /*
1135          * MCEs are always local on AMD. Same is determined by MCG_STATUS_LMCES
1136          * on Intel.
1137          */
1138         int lmce = 1;
1139         int cpu = smp_processor_id();
1140
1141         /*
1142          * Cases where we avoid rendezvous handler timeout:
1143          * 1) If this CPU is offline.
1144          *
1145          * 2) If crashing_cpu was set, e.g. we're entering kdump and we need to
1146          *  skip those CPUs which remain looping in the 1st kernel - see
1147          *  crash_nmi_callback().
1148          *
1149          * Note: there still is a small window between kexec-ing and the new,
1150          * kdump kernel establishing a new #MC handler where a broadcasted MCE
1151          * might not get handled properly.
1152          */
1153         if (cpu_is_offline(cpu) ||
1154             (crashing_cpu != -1 && crashing_cpu != cpu)) {
1155                 u64 mcgstatus;
1156
1157                 mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
1158                 if (mcgstatus & MCG_STATUS_RIPV) {
1159                         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1160                         return;
1161                 }
1162         }
1163
1164         ist_enter(regs);
1165
1166         this_cpu_inc(mce_exception_count);
1167
1168         if (!cfg->banks)
1169                 goto out;
1170
1171         mce_gather_info(&m, regs);
1172         m.tsc = rdtsc();
1173
1174         final = this_cpu_ptr(&mces_seen);
1175         *final = m;
1176
1177         memset(valid_banks, 0, sizeof(valid_banks));
1178         no_way_out = mce_no_way_out(&m, &msg, valid_banks, regs);
1179
1180         barrier();
1181
1182         /*
1183          * When no restart IP might need to kill or panic.
1184          * Assume the worst for now, but if we find the
1185          * severity is MCE_AR_SEVERITY we have other options.
1186          */
1187         if (!(m.mcgstatus & MCG_STATUS_RIPV))
1188                 kill_it = 1;
1189
1190         /*
1191          * Check if this MCE is signaled to only this logical processor,
1192          * on Intel only.
1193          */
1194         if (m.cpuvendor == X86_VENDOR_INTEL)
1195                 lmce = m.mcgstatus & MCG_STATUS_LMCES;
1196
1197         /*
1198          * Go through all banks in exclusion of the other CPUs. This way we
1199          * don't report duplicated events on shared banks because the first one
1200          * to see it will clear it. If this is a Local MCE, then no need to
1201          * perform rendezvous.
1202          */
1203         if (!lmce)
1204                 order = mce_start(&no_way_out);
1205
1206         for (i = 0; i < cfg->banks; i++) {
1207                 __clear_bit(i, toclear);
1208                 if (!test_bit(i, valid_banks))
1209                         continue;
1210                 if (!mce_banks[i].ctl)
1211                         continue;
1212
1213                 m.misc = 0;
1214                 m.addr = 0;
1215                 m.bank = i;
1216
1217                 m.status = mce_rdmsrl(msr_ops.status(i));
1218                 if ((m.status & MCI_STATUS_VAL) == 0)
1219                         continue;
1220
1221                 /*
1222                  * Non uncorrected or non signaled errors are handled by
1223                  * machine_check_poll. Leave them alone, unless this panics.
1224                  */
1225                 if (!(m.status & (cfg->ser ? MCI_STATUS_S : MCI_STATUS_UC)) &&
1226                         !no_way_out)
1227                         continue;
1228
1229                 /*
1230                  * Set taint even when machine check was not enabled.
1231                  */
1232                 add_taint(TAINT_MACHINE_CHECK, LOCKDEP_NOW_UNRELIABLE);
1233
1234                 severity = mce_severity(&m, cfg->tolerant, NULL, true);
1235
1236                 /*
1237                  * When machine check was for corrected/deferred handler don't
1238                  * touch, unless we're panicing.
1239                  */
1240                 if ((severity == MCE_KEEP_SEVERITY ||
1241                      severity == MCE_UCNA_SEVERITY) && !no_way_out)
1242                         continue;
1243                 __set_bit(i, toclear);
1244                 if (severity == MCE_NO_SEVERITY) {
1245                         /*
1246                          * Machine check event was not enabled. Clear, but
1247                          * ignore.
1248                          */
1249                         continue;
1250                 }
1251
1252                 mce_read_aux(&m, i);
1253
1254                 /* assuming valid severity level != 0 */
1255                 m.severity = severity;
1256
1257                 mce_log(&m);
1258
1259                 if (severity > worst) {
1260                         *final = m;
1261                         worst = severity;
1262                 }
1263         }
1264
1265         /* mce_clear_state will clear *final, save locally for use later */
1266         m = *final;
1267
1268         if (!no_way_out)
1269                 mce_clear_state(toclear);
1270
1271         /*
1272          * Do most of the synchronization with other CPUs.
1273          * When there's any problem use only local no_way_out state.
1274          */
1275         if (!lmce) {
1276                 if (mce_end(order) < 0)
1277                         no_way_out = worst >= MCE_PANIC_SEVERITY;
1278         } else {
1279                 /*
1280                  * Local MCE skipped calling mce_reign()
1281                  * If we found a fatal error, we need to panic here.
1282                  */
1283                  if (worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
1284                         mce_panic("Machine check from unknown source",
1285                                 NULL, NULL);
1286         }
1287
1288         /*
1289          * If tolerant is at an insane level we drop requests to kill
1290          * processes and continue even when there is no way out.
1291          */
1292         if (cfg->tolerant == 3)
1293                 kill_it = 0;
1294         else if (no_way_out)
1295                 mce_panic("Fatal machine check on current CPU", &m, msg);
1296
1297         if (worst > 0)
1298                 mce_report_event(regs);
1299         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1300 out:
1301         sync_core();
1302
1303         if (worst != MCE_AR_SEVERITY && !kill_it)
1304                 goto out_ist;
1305
1306         /* Fault was in user mode and we need to take some action */
1307         if ((m.cs & 3) == 3) {
1308                 ist_begin_non_atomic(regs);
1309                 local_irq_enable();
1310
1311                 if (kill_it || do_memory_failure(&m))
1312                         force_sig(SIGBUS, current);
1313                 local_irq_disable();
1314                 ist_end_non_atomic();
1315         } else {
1316                 if (!fixup_exception(regs, X86_TRAP_MC))
1317                         mce_panic("Failed kernel mode recovery", &m, NULL);
1318         }
1319
1320 out_ist:
1321         ist_exit(regs);
1322 }
1323 EXPORT_SYMBOL_GPL(do_machine_check);
1324
1325 #ifndef CONFIG_MEMORY_FAILURE
1326 int memory_failure(unsigned long pfn, int vector, int flags)
1327 {
1328         /* mce_severity() should not hand us an ACTION_REQUIRED error */
1329         BUG_ON(flags & MF_ACTION_REQUIRED);
1330         pr_err("Uncorrected memory error in page 0x%lx ignored\n"
1331                "Rebuild kernel with CONFIG_MEMORY_FAILURE=y for smarter handling\n",
1332                pfn);
1333
1334         return 0;
1335 }
1336 #endif
1337
1338 /*
1339  * Periodic polling timer for "silent" machine check errors.  If the
1340  * poller finds an MCE, poll 2x faster.  When the poller finds no more
1341  * errors, poll 2x slower (up to check_interval seconds).
1342  */
1343 static unsigned long check_interval = INITIAL_CHECK_INTERVAL;
1344
1345 static DEFINE_PER_CPU(unsigned long, mce_next_interval); /* in jiffies */
1346 static DEFINE_PER_CPU(struct timer_list, mce_timer);
1347
1348 static unsigned long mce_adjust_timer_default(unsigned long interval)
1349 {
1350         return interval;
1351 }
1352
1353 static unsigned long (*mce_adjust_timer)(unsigned long interval) = mce_adjust_timer_default;
1354
1355 static void __start_timer(struct timer_list *t, unsigned long interval)
1356 {
1357         unsigned long when = jiffies + interval;
1358         unsigned long flags;
1359
1360         local_irq_save(flags);
1361
1362         if (!timer_pending(t) || time_before(when, t->expires))
1363                 mod_timer(t, round_jiffies(when));
1364
1365         local_irq_restore(flags);
1366 }
1367
1368 static void mce_timer_fn(struct timer_list *t)
1369 {
1370         struct timer_list *cpu_t = this_cpu_ptr(&mce_timer);
1371         unsigned long iv;
1372
1373         WARN_ON(cpu_t != t);
1374
1375         iv = __this_cpu_read(mce_next_interval);
1376
1377         if (mce_available(this_cpu_ptr(&cpu_info))) {
1378                 machine_check_poll(0, this_cpu_ptr(&mce_poll_banks));
1379
1380                 if (mce_intel_cmci_poll()) {
1381                         iv = mce_adjust_timer(iv);
1382                         goto done;
1383                 }
1384         }
1385
1386         /*
1387          * Alert userspace if needed. If we logged an MCE, reduce the polling
1388          * interval, otherwise increase the polling interval.
1389          */
1390         if (mce_notify_irq())
1391                 iv = max(iv / 2, (unsigned long) HZ/100);
1392         else
1393                 iv = min(iv * 2, round_jiffies_relative(check_interval * HZ));
1394
1395 done:
1396         __this_cpu_write(mce_next_interval, iv);
1397         __start_timer(t, iv);
1398 }
1399
1400 /*
1401  * Ensure that the timer is firing in @interval from now.
1402  */
1403 void mce_timer_kick(unsigned long interval)
1404 {
1405         struct timer_list *t = this_cpu_ptr(&mce_timer);
1406         unsigned long iv = __this_cpu_read(mce_next_interval);
1407
1408         __start_timer(t, interval);
1409
1410         if (interval < iv)
1411                 __this_cpu_write(mce_next_interval, interval);
1412 }
1413
1414 /* Must not be called in IRQ context where del_timer_sync() can deadlock */
1415 static void mce_timer_delete_all(void)
1416 {
1417         int cpu;
1418
1419         for_each_online_cpu(cpu)
1420                 del_timer_sync(&per_cpu(mce_timer, cpu));
1421 }
1422
1423 /*
1424  * Notify the user(s) about new machine check events.
1425  * Can be called from interrupt context, but not from machine check/NMI
1426  * context.
1427  */
1428 int mce_notify_irq(void)
1429 {
1430         /* Not more than two messages every minute */
1431         static DEFINE_RATELIMIT_STATE(ratelimit, 60*HZ, 2);
1432
1433         if (test_and_clear_bit(0, &mce_need_notify)) {
1434                 mce_work_trigger();
1435
1436                 if (__ratelimit(&ratelimit))
1437                         pr_info(HW_ERR "Machine check events logged\n");
1438
1439                 return 1;
1440         }
1441         return 0;
1442 }
1443 EXPORT_SYMBOL_GPL(mce_notify_irq);
1444
1445 static int __mcheck_cpu_mce_banks_init(void)
1446 {
1447         int i;
1448         u8 num_banks = mca_cfg.banks;
1449
1450         mce_banks = kzalloc(num_banks * sizeof(struct mce_bank), GFP_KERNEL);
1451         if (!mce_banks)
1452                 return -ENOMEM;
1453
1454         for (i = 0; i < num_banks; i++) {
1455                 struct mce_bank *b = &mce_banks[i];
1456
1457                 b->ctl = -1ULL;
1458                 b->init = 1;
1459         }
1460         return 0;
1461 }
1462
1463 /*
1464  * Initialize Machine Checks for a CPU.
1465  */
1466 static int __mcheck_cpu_cap_init(void)
1467 {
1468         unsigned b;
1469         u64 cap;
1470
1471         rdmsrl(MSR_IA32_MCG_CAP, cap);
1472
1473         b = cap & MCG_BANKCNT_MASK;
1474         if (!mca_cfg.banks)
1475                 pr_info("CPU supports %d MCE banks\n", b);
1476
1477         if (b > MAX_NR_BANKS) {
1478                 pr_warn("Using only %u machine check banks out of %u\n",
1479                         MAX_NR_BANKS, b);
1480                 b = MAX_NR_BANKS;
1481         }
1482
1483         /* Don't support asymmetric configurations today */
1484         WARN_ON(mca_cfg.banks != 0 && b != mca_cfg.banks);
1485         mca_cfg.banks = b;
1486
1487         if (!mce_banks) {
1488                 int err = __mcheck_cpu_mce_banks_init();
1489
1490                 if (err)
1491                         return err;
1492         }
1493
1494         /* Use accurate RIP reporting if available. */
1495         if ((cap & MCG_EXT_P) && MCG_EXT_CNT(cap) >= 9)
1496                 mca_cfg.rip_msr = MSR_IA32_MCG_EIP;
1497
1498         if (cap & MCG_SER_P)
1499                 mca_cfg.ser = true;
1500
1501         return 0;
1502 }
1503
1504 static void __mcheck_cpu_init_generic(void)
1505 {
1506         enum mcp_flags m_fl = 0;
1507         mce_banks_t all_banks;
1508         u64 cap;
1509
1510         if (!mca_cfg.bootlog)
1511                 m_fl = MCP_DONTLOG;
1512
1513         /*
1514          * Log the machine checks left over from the previous reset.
1515          */
1516         bitmap_fill(all_banks, MAX_NR_BANKS);
1517         machine_check_poll(MCP_UC | m_fl, &all_banks);
1518
1519         cr4_set_bits(X86_CR4_MCE);
1520
1521         rdmsrl(MSR_IA32_MCG_CAP, cap);
1522         if (cap & MCG_CTL_P)
1523                 wrmsr(MSR_IA32_MCG_CTL, 0xffffffff, 0xffffffff);
1524 }
1525
1526 static void __mcheck_cpu_init_clear_banks(void)
1527 {
1528         int i;
1529
1530         for (i = 0; i < mca_cfg.banks; i++) {
1531                 struct mce_bank *b = &mce_banks[i];
1532
1533                 if (!b->init)
1534                         continue;
1535                 wrmsrl(msr_ops.ctl(i), b->ctl);
1536                 wrmsrl(msr_ops.status(i), 0);
1537         }
1538 }
1539
1540 /*
1541  * During IFU recovery Sandy Bridge -EP4S processors set the RIPV and
1542  * EIPV bits in MCG_STATUS to zero on the affected logical processor (SDM
1543  * Vol 3B Table 15-20). But this confuses both the code that determines
1544  * whether the machine check occurred in kernel or user mode, and also
1545  * the severity assessment code. Pretend that EIPV was set, and take the
1546  * ip/cs values from the pt_regs that mce_gather_info() ignored earlier.
1547  */
1548 static void quirk_sandybridge_ifu(int bank, struct mce *m, struct pt_regs *regs)
1549 {
1550         if (bank != 0)
1551                 return;
1552         if ((m->mcgstatus & (MCG_STATUS_EIPV|MCG_STATUS_RIPV)) != 0)
1553                 return;
1554         if ((m->status & (MCI_STATUS_OVER|MCI_STATUS_UC|
1555                           MCI_STATUS_EN|MCI_STATUS_MISCV|MCI_STATUS_ADDRV|
1556                           MCI_STATUS_PCC|MCI_STATUS_S|MCI_STATUS_AR|
1557                           MCACOD)) !=
1558                          (MCI_STATUS_UC|MCI_STATUS_EN|
1559                           MCI_STATUS_MISCV|MCI_STATUS_ADDRV|MCI_STATUS_S|
1560                           MCI_STATUS_AR|MCACOD_INSTR))
1561                 return;
1562
1563         m->mcgstatus |= MCG_STATUS_EIPV;
1564         m->ip = regs->ip;
1565         m->cs = regs->cs;
1566 }
1567
1568 /* Add per CPU specific workarounds here */
1569 static int __mcheck_cpu_apply_quirks(struct cpuinfo_x86 *c)
1570 {
1571         struct mca_config *cfg = &mca_cfg;
1572
1573         if (c->x86_vendor == X86_VENDOR_UNKNOWN) {
1574                 pr_info("unknown CPU type - not enabling MCE support\n");
1575                 return -EOPNOTSUPP;
1576         }
1577
1578         /* This should be disabled by the BIOS, but isn't always */
1579         if (c->x86_vendor == X86_VENDOR_AMD) {
1580                 if (c->x86 == 15 && cfg->banks > 4) {
1581                         /*
1582                          * disable GART TBL walk error reporting, which
1583                          * trips off incorrectly with the IOMMU & 3ware
1584                          * & Cerberus:
1585                          */
1586                         clear_bit(10, (unsigned long *)&mce_banks[4].ctl);
1587                 }
1588                 if (c->x86 < 0x11 && cfg->bootlog < 0) {
1589                         /*
1590                          * Lots of broken BIOS around that don't clear them
1591                          * by default and leave crap in there. Don't log:
1592                          */
1593                         cfg->bootlog = 0;
1594                 }
1595                 /*
1596                  * Various K7s with broken bank 0 around. Always disable
1597                  * by default.
1598                  */
1599                 if (c->x86 == 6 && cfg->banks > 0)
1600                         mce_banks[0].ctl = 0;
1601
1602                 /*
1603                  * overflow_recov is supported for F15h Models 00h-0fh
1604                  * even though we don't have a CPUID bit for it.
1605                  */
1606                 if (c->x86 == 0x15 && c->x86_model <= 0xf)
1607                         mce_flags.overflow_recov = 1;
1608
1609                 /*
1610                  * Turn off MC4_MISC thresholding banks on those models since
1611                  * they're not supported there.
1612                  */
1613                 if (c->x86 == 0x15 &&
1614                     (c->x86_model >= 0x10 && c->x86_model <= 0x1f)) {
1615                         int i;
1616                         u64 hwcr;
1617                         bool need_toggle;
1618                         u32 msrs[] = {
1619                                 0x00000413, /* MC4_MISC0 */
1620                                 0xc0000408, /* MC4_MISC1 */
1621                         };
1622
1623                         rdmsrl(MSR_K7_HWCR, hwcr);
1624
1625                         /* McStatusWrEn has to be set */
1626                         need_toggle = !(hwcr & BIT(18));
1627
1628                         if (need_toggle)
1629                                 wrmsrl(MSR_K7_HWCR, hwcr | BIT(18));
1630
1631                         /* Clear CntP bit safely */
1632                         for (i = 0; i < ARRAY_SIZE(msrs); i++)
1633                                 msr_clear_bit(msrs[i], 62);
1634
1635                         /* restore old settings */
1636                         if (need_toggle)
1637                                 wrmsrl(MSR_K7_HWCR, hwcr);
1638                 }
1639         }
1640
1641         if (c->x86_vendor == X86_VENDOR_INTEL) {
1642                 /*
1643                  * SDM documents that on family 6 bank 0 should not be written
1644                  * because it aliases to another special BIOS controlled
1645                  * register.
1646                  * But it's not aliased anymore on model 0x1a+
1647                  * Don't ignore bank 0 completely because there could be a
1648                  * valid event later, merely don't write CTL0.
1649                  */
1650
1651                 if (c->x86 == 6 && c->x86_model < 0x1A && cfg->banks > 0)
1652                         mce_banks[0].init = 0;
1653
1654                 /*
1655                  * All newer Intel systems support MCE broadcasting. Enable
1656                  * synchronization with a one second timeout.
1657                  */
1658                 if ((c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xe)) &&
1659                         cfg->monarch_timeout < 0)
1660                         cfg->monarch_timeout = USEC_PER_SEC;
1661
1662                 /*
1663                  * There are also broken BIOSes on some Pentium M and
1664                  * earlier systems:
1665                  */
1666                 if (c->x86 == 6 && c->x86_model <= 13 && cfg->bootlog < 0)
1667                         cfg->bootlog = 0;
1668
1669                 if (c->x86 == 6 && c->x86_model == 45)
1670                         quirk_no_way_out = quirk_sandybridge_ifu;
1671         }
1672         if (cfg->monarch_timeout < 0)
1673                 cfg->monarch_timeout = 0;
1674         if (cfg->bootlog != 0)
1675                 cfg->panic_timeout = 30;
1676
1677         return 0;
1678 }
1679
1680 static int __mcheck_cpu_ancient_init(struct cpuinfo_x86 *c)
1681 {
1682         if (c->x86 != 5)
1683                 return 0;
1684
1685         switch (c->x86_vendor) {
1686         case X86_VENDOR_INTEL:
1687                 intel_p5_mcheck_init(c);
1688                 return 1;
1689                 break;
1690         case X86_VENDOR_CENTAUR:
1691                 winchip_mcheck_init(c);
1692                 return 1;
1693                 break;
1694         default:
1695                 return 0;
1696         }
1697
1698         return 0;
1699 }
1700
1701 /*
1702  * Init basic CPU features needed for early decoding of MCEs.
1703  */
1704 static void __mcheck_cpu_init_early(struct cpuinfo_x86 *c)
1705 {
1706         if (c->x86_vendor == X86_VENDOR_AMD) {
1707                 mce_flags.overflow_recov = !!cpu_has(c, X86_FEATURE_OVERFLOW_RECOV);
1708                 mce_flags.succor         = !!cpu_has(c, X86_FEATURE_SUCCOR);
1709                 mce_flags.smca           = !!cpu_has(c, X86_FEATURE_SMCA);
1710
1711                 if (mce_flags.smca) {
1712                         msr_ops.ctl     = smca_ctl_reg;
1713                         msr_ops.status  = smca_status_reg;
1714                         msr_ops.addr    = smca_addr_reg;
1715                         msr_ops.misc    = smca_misc_reg;
1716                 }
1717         }
1718 }
1719
1720 static void __mcheck_cpu_init_vendor(struct cpuinfo_x86 *c)
1721 {
1722         switch (c->x86_vendor) {
1723         case X86_VENDOR_INTEL:
1724                 mce_intel_feature_init(c);
1725                 mce_adjust_timer = cmci_intel_adjust_timer;
1726                 break;
1727
1728         case X86_VENDOR_AMD: {
1729                 mce_amd_feature_init(c);
1730                 break;
1731                 }
1732
1733         default:
1734                 break;
1735         }
1736 }
1737
1738 static void __mcheck_cpu_clear_vendor(struct cpuinfo_x86 *c)
1739 {
1740         switch (c->x86_vendor) {
1741         case X86_VENDOR_INTEL:
1742                 mce_intel_feature_clear(c);
1743                 break;
1744         default:
1745                 break;
1746         }
1747 }
1748
1749 static void mce_start_timer(struct timer_list *t)
1750 {
1751         unsigned long iv = check_interval * HZ;
1752
1753         if (mca_cfg.ignore_ce || !iv)
1754                 return;
1755
1756         this_cpu_write(mce_next_interval, iv);
1757         __start_timer(t, iv);
1758 }
1759
1760 static void __mcheck_cpu_setup_timer(void)
1761 {
1762         struct timer_list *t = this_cpu_ptr(&mce_timer);
1763
1764         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1765 }
1766
1767 static void __mcheck_cpu_init_timer(void)
1768 {
1769         struct timer_list *t = this_cpu_ptr(&mce_timer);
1770
1771         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1772         mce_start_timer(t);
1773 }
1774
1775 /* Handle unconfigured int18 (should never happen) */
1776 static void unexpected_machine_check(struct pt_regs *regs, long error_code)
1777 {
1778         pr_err("CPU#%d: Unexpected int18 (Machine Check)\n",
1779                smp_processor_id());
1780 }
1781
1782 /* Call the installed machine check handler for this CPU setup. */
1783 void (*machine_check_vector)(struct pt_regs *, long error_code) =
1784                                                 unexpected_machine_check;
1785
1786 /*
1787  * Called for each booted CPU to set up machine checks.
1788  * Must be called with preempt off:
1789  */
1790 void mcheck_cpu_init(struct cpuinfo_x86 *c)
1791 {
1792         if (mca_cfg.disabled)
1793                 return;
1794
1795         if (__mcheck_cpu_ancient_init(c))
1796                 return;
1797
1798         if (!mce_available(c))
1799                 return;
1800
1801         if (__mcheck_cpu_cap_init() < 0 || __mcheck_cpu_apply_quirks(c) < 0) {
1802                 mca_cfg.disabled = true;
1803                 return;
1804         }
1805
1806         if (mce_gen_pool_init()) {
1807                 mca_cfg.disabled = true;
1808                 pr_emerg("Couldn't allocate MCE records pool!\n");
1809                 return;
1810         }
1811
1812         machine_check_vector = do_machine_check;
1813
1814         __mcheck_cpu_init_early(c);
1815         __mcheck_cpu_init_generic();
1816         __mcheck_cpu_init_vendor(c);
1817         __mcheck_cpu_init_clear_banks();
1818         __mcheck_cpu_setup_timer();
1819 }
1820
1821 /*
1822  * Called for each booted CPU to clear some machine checks opt-ins
1823  */
1824 void mcheck_cpu_clear(struct cpuinfo_x86 *c)
1825 {
1826         if (mca_cfg.disabled)
1827                 return;
1828
1829         if (!mce_available(c))
1830                 return;
1831
1832         /*
1833          * Possibly to clear general settings generic to x86
1834          * __mcheck_cpu_clear_generic(c);
1835          */
1836         __mcheck_cpu_clear_vendor(c);
1837
1838 }
1839
1840 static void __mce_disable_bank(void *arg)
1841 {
1842         int bank = *((int *)arg);
1843         __clear_bit(bank, this_cpu_ptr(mce_poll_banks));
1844         cmci_disable_bank(bank);
1845 }
1846
1847 void mce_disable_bank(int bank)
1848 {
1849         if (bank >= mca_cfg.banks) {
1850                 pr_warn(FW_BUG
1851                         "Ignoring request to disable invalid MCA bank %d.\n",
1852                         bank);
1853                 return;
1854         }
1855         set_bit(bank, mce_banks_ce_disabled);
1856         on_each_cpu(__mce_disable_bank, &bank, 1);
1857 }
1858
1859 /*
1860  * mce=off Disables machine check
1861  * mce=no_cmci Disables CMCI
1862  * mce=no_lmce Disables LMCE
1863  * mce=dont_log_ce Clears corrected events silently, no log created for CEs.
1864  * mce=ignore_ce Disables polling and CMCI, corrected events are not cleared.
1865  * mce=TOLERANCELEVEL[,monarchtimeout] (number, see above)
1866  *      monarchtimeout is how long to wait for other CPUs on machine
1867  *      check, or 0 to not wait
1868  * mce=bootlog Log MCEs from before booting. Disabled by default on AMD Fam10h
1869         and older.
1870  * mce=nobootlog Don't log MCEs from before booting.
1871  * mce=bios_cmci_threshold Don't program the CMCI threshold
1872  * mce=recovery force enable memcpy_mcsafe()
1873  */
1874 static int __init mcheck_enable(char *str)
1875 {
1876         struct mca_config *cfg = &mca_cfg;
1877
1878         if (*str == 0) {
1879                 enable_p5_mce();
1880                 return 1;
1881         }
1882         if (*str == '=')
1883                 str++;
1884         if (!strcmp(str, "off"))
1885                 cfg->disabled = true;
1886         else if (!strcmp(str, "no_cmci"))
1887                 cfg->cmci_disabled = true;
1888         else if (!strcmp(str, "no_lmce"))
1889                 cfg->lmce_disabled = true;
1890         else if (!strcmp(str, "dont_log_ce"))
1891                 cfg->dont_log_ce = true;
1892         else if (!strcmp(str, "ignore_ce"))
1893                 cfg->ignore_ce = true;
1894         else if (!strcmp(str, "bootlog") || !strcmp(str, "nobootlog"))
1895                 cfg->bootlog = (str[0] == 'b');
1896         else if (!strcmp(str, "bios_cmci_threshold"))
1897                 cfg->bios_cmci_threshold = true;
1898         else if (!strcmp(str, "recovery"))
1899                 cfg->recovery = true;
1900         else if (isdigit(str[0])) {
1901                 if (get_option(&str, &cfg->tolerant) == 2)
1902                         get_option(&str, &(cfg->monarch_timeout));
1903         } else {
1904                 pr_info("mce argument %s ignored. Please use /sys\n", str);
1905                 return 0;
1906         }
1907         return 1;
1908 }
1909 __setup("mce", mcheck_enable);
1910
1911 int __init mcheck_init(void)
1912 {
1913         mcheck_intel_therm_init();
1914         mce_register_decode_chain(&first_nb);
1915         mce_register_decode_chain(&mce_srao_nb);
1916         mce_register_decode_chain(&mce_default_nb);
1917         mcheck_vendor_init_severity();
1918
1919         INIT_WORK(&mce_work, mce_gen_pool_process);
1920         init_irq_work(&mce_irq_work, mce_irq_work_cb);
1921
1922         return 0;
1923 }
1924
1925 /*
1926  * mce_syscore: PM support
1927  */
1928
1929 /*
1930  * Disable machine checks on suspend and shutdown. We can't really handle
1931  * them later.
1932  */
1933 static void mce_disable_error_reporting(void)
1934 {
1935         int i;
1936
1937         for (i = 0; i < mca_cfg.banks; i++) {
1938                 struct mce_bank *b = &mce_banks[i];
1939
1940                 if (b->init)
1941                         wrmsrl(msr_ops.ctl(i), 0);
1942         }
1943         return;
1944 }
1945
1946 static void vendor_disable_error_reporting(void)
1947 {
1948         /*
1949          * Don't clear on Intel or AMD CPUs. Some of these MSRs are socket-wide.
1950          * Disabling them for just a single offlined CPU is bad, since it will
1951          * inhibit reporting for all shared resources on the socket like the
1952          * last level cache (LLC), the integrated memory controller (iMC), etc.
1953          */
1954         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL ||
1955             boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1956                 return;
1957
1958         mce_disable_error_reporting();
1959 }
1960
1961 static int mce_syscore_suspend(void)
1962 {
1963         vendor_disable_error_reporting();
1964         return 0;
1965 }
1966
1967 static void mce_syscore_shutdown(void)
1968 {
1969         vendor_disable_error_reporting();
1970 }
1971
1972 /*
1973  * On resume clear all MCE state. Don't want to see leftovers from the BIOS.
1974  * Only one CPU is active at this time, the others get re-added later using
1975  * CPU hotplug:
1976  */
1977 static void mce_syscore_resume(void)
1978 {
1979         __mcheck_cpu_init_generic();
1980         __mcheck_cpu_init_vendor(raw_cpu_ptr(&cpu_info));
1981         __mcheck_cpu_init_clear_banks();
1982 }
1983
1984 static struct syscore_ops mce_syscore_ops = {
1985         .suspend        = mce_syscore_suspend,
1986         .shutdown       = mce_syscore_shutdown,
1987         .resume         = mce_syscore_resume,
1988 };
1989
1990 /*
1991  * mce_device: Sysfs support
1992  */
1993
1994 static void mce_cpu_restart(void *data)
1995 {
1996         if (!mce_available(raw_cpu_ptr(&cpu_info)))
1997                 return;
1998         __mcheck_cpu_init_generic();
1999         __mcheck_cpu_init_clear_banks();
2000         __mcheck_cpu_init_timer();
2001 }
2002
2003 /* Reinit MCEs after user configuration changes */
2004 static void mce_restart(void)
2005 {
2006         mce_timer_delete_all();
2007         on_each_cpu(mce_cpu_restart, NULL, 1);
2008 }
2009
2010 /* Toggle features for corrected errors */
2011 static void mce_disable_cmci(void *data)
2012 {
2013         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2014                 return;
2015         cmci_clear();
2016 }
2017
2018 static void mce_enable_ce(void *all)
2019 {
2020         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2021                 return;
2022         cmci_reenable();
2023         cmci_recheck();
2024         if (all)
2025                 __mcheck_cpu_init_timer();
2026 }
2027
2028 static struct bus_type mce_subsys = {
2029         .name           = "machinecheck",
2030         .dev_name       = "machinecheck",
2031 };
2032
2033 DEFINE_PER_CPU(struct device *, mce_device);
2034
2035 static inline struct mce_bank *attr_to_bank(struct device_attribute *attr)
2036 {
2037         return container_of(attr, struct mce_bank, attr);
2038 }
2039
2040 static ssize_t show_bank(struct device *s, struct device_attribute *attr,
2041                          char *buf)
2042 {
2043         return sprintf(buf, "%llx\n", attr_to_bank(attr)->ctl);
2044 }
2045
2046 static ssize_t set_bank(struct device *s, struct device_attribute *attr,
2047                         const char *buf, size_t size)
2048 {
2049         u64 new;
2050
2051         if (kstrtou64(buf, 0, &new) < 0)
2052                 return -EINVAL;
2053
2054         attr_to_bank(attr)->ctl = new;
2055         mce_restart();
2056
2057         return size;
2058 }
2059
2060 static ssize_t set_ignore_ce(struct device *s,
2061                              struct device_attribute *attr,
2062                              const char *buf, size_t size)
2063 {
2064         u64 new;
2065
2066         if (kstrtou64(buf, 0, &new) < 0)
2067                 return -EINVAL;
2068
2069         if (mca_cfg.ignore_ce ^ !!new) {
2070                 if (new) {
2071                         /* disable ce features */
2072                         mce_timer_delete_all();
2073                         on_each_cpu(mce_disable_cmci, NULL, 1);
2074                         mca_cfg.ignore_ce = true;
2075                 } else {
2076                         /* enable ce features */
2077                         mca_cfg.ignore_ce = false;
2078                         on_each_cpu(mce_enable_ce, (void *)1, 1);
2079                 }
2080         }
2081         return size;
2082 }
2083
2084 static ssize_t set_cmci_disabled(struct device *s,
2085                                  struct device_attribute *attr,
2086                                  const char *buf, size_t size)
2087 {
2088         u64 new;
2089
2090         if (kstrtou64(buf, 0, &new) < 0)
2091                 return -EINVAL;
2092
2093         if (mca_cfg.cmci_disabled ^ !!new) {
2094                 if (new) {
2095                         /* disable cmci */
2096                         on_each_cpu(mce_disable_cmci, NULL, 1);
2097                         mca_cfg.cmci_disabled = true;
2098                 } else {
2099                         /* enable cmci */
2100                         mca_cfg.cmci_disabled = false;
2101                         on_each_cpu(mce_enable_ce, NULL, 1);
2102                 }
2103         }
2104         return size;
2105 }
2106
2107 static ssize_t store_int_with_restart(struct device *s,
2108                                       struct device_attribute *attr,
2109                                       const char *buf, size_t size)
2110 {
2111         ssize_t ret = device_store_int(s, attr, buf, size);
2112         mce_restart();
2113         return ret;
2114 }
2115
2116 static DEVICE_INT_ATTR(tolerant, 0644, mca_cfg.tolerant);
2117 static DEVICE_INT_ATTR(monarch_timeout, 0644, mca_cfg.monarch_timeout);
2118 static DEVICE_BOOL_ATTR(dont_log_ce, 0644, mca_cfg.dont_log_ce);
2119
2120 static struct dev_ext_attribute dev_attr_check_interval = {
2121         __ATTR(check_interval, 0644, device_show_int, store_int_with_restart),
2122         &check_interval
2123 };
2124
2125 static struct dev_ext_attribute dev_attr_ignore_ce = {
2126         __ATTR(ignore_ce, 0644, device_show_bool, set_ignore_ce),
2127         &mca_cfg.ignore_ce
2128 };
2129
2130 static struct dev_ext_attribute dev_attr_cmci_disabled = {
2131         __ATTR(cmci_disabled, 0644, device_show_bool, set_cmci_disabled),
2132         &mca_cfg.cmci_disabled
2133 };
2134
2135 static struct device_attribute *mce_device_attrs[] = {
2136         &dev_attr_tolerant.attr,
2137         &dev_attr_check_interval.attr,
2138 #ifdef CONFIG_X86_MCELOG_LEGACY
2139         &dev_attr_trigger,
2140 #endif
2141         &dev_attr_monarch_timeout.attr,
2142         &dev_attr_dont_log_ce.attr,
2143         &dev_attr_ignore_ce.attr,
2144         &dev_attr_cmci_disabled.attr,
2145         NULL
2146 };
2147
2148 static cpumask_var_t mce_device_initialized;
2149
2150 static void mce_device_release(struct device *dev)
2151 {
2152         kfree(dev);
2153 }
2154
2155 /* Per cpu device init. All of the cpus still share the same ctrl bank: */
2156 static int mce_device_create(unsigned int cpu)
2157 {
2158         struct device *dev;
2159         int err;
2160         int i, j;
2161
2162         if (!mce_available(&boot_cpu_data))
2163                 return -EIO;
2164
2165         dev = per_cpu(mce_device, cpu);
2166         if (dev)
2167                 return 0;
2168
2169         dev = kzalloc(sizeof *dev, GFP_KERNEL);
2170         if (!dev)
2171                 return -ENOMEM;
2172         dev->id  = cpu;
2173         dev->bus = &mce_subsys;
2174         dev->release = &mce_device_release;
2175
2176         err = device_register(dev);
2177         if (err) {
2178                 put_device(dev);
2179                 return err;
2180         }
2181
2182         for (i = 0; mce_device_attrs[i]; i++) {
2183                 err = device_create_file(dev, mce_device_attrs[i]);
2184                 if (err)
2185                         goto error;
2186         }
2187         for (j = 0; j < mca_cfg.banks; j++) {
2188                 err = device_create_file(dev, &mce_banks[j].attr);
2189                 if (err)
2190                         goto error2;
2191         }
2192         cpumask_set_cpu(cpu, mce_device_initialized);
2193         per_cpu(mce_device, cpu) = dev;
2194
2195         return 0;
2196 error2:
2197         while (--j >= 0)
2198                 device_remove_file(dev, &mce_banks[j].attr);
2199 error:
2200         while (--i >= 0)
2201                 device_remove_file(dev, mce_device_attrs[i]);
2202
2203         device_unregister(dev);
2204
2205         return err;
2206 }
2207
2208 static void mce_device_remove(unsigned int cpu)
2209 {
2210         struct device *dev = per_cpu(mce_device, cpu);
2211         int i;
2212
2213         if (!cpumask_test_cpu(cpu, mce_device_initialized))
2214                 return;
2215
2216         for (i = 0; mce_device_attrs[i]; i++)
2217                 device_remove_file(dev, mce_device_attrs[i]);
2218
2219         for (i = 0; i < mca_cfg.banks; i++)
2220                 device_remove_file(dev, &mce_banks[i].attr);
2221
2222         device_unregister(dev);
2223         cpumask_clear_cpu(cpu, mce_device_initialized);
2224         per_cpu(mce_device, cpu) = NULL;
2225 }
2226
2227 /* Make sure there are no machine checks on offlined CPUs. */
2228 static void mce_disable_cpu(void)
2229 {
2230         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2231                 return;
2232
2233         if (!cpuhp_tasks_frozen)
2234                 cmci_clear();
2235
2236         vendor_disable_error_reporting();
2237 }
2238
2239 static void mce_reenable_cpu(void)
2240 {
2241         int i;
2242
2243         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2244                 return;
2245
2246         if (!cpuhp_tasks_frozen)
2247                 cmci_reenable();
2248         for (i = 0; i < mca_cfg.banks; i++) {
2249                 struct mce_bank *b = &mce_banks[i];
2250
2251                 if (b->init)
2252                         wrmsrl(msr_ops.ctl(i), b->ctl);
2253         }
2254 }
2255
2256 static int mce_cpu_dead(unsigned int cpu)
2257 {
2258         mce_intel_hcpu_update(cpu);
2259
2260         /* intentionally ignoring frozen here */
2261         if (!cpuhp_tasks_frozen)
2262                 cmci_rediscover();
2263         return 0;
2264 }
2265
2266 static int mce_cpu_online(unsigned int cpu)
2267 {
2268         struct timer_list *t = this_cpu_ptr(&mce_timer);
2269         int ret;
2270
2271         mce_device_create(cpu);
2272
2273         ret = mce_threshold_create_device(cpu);
2274         if (ret) {
2275                 mce_device_remove(cpu);
2276                 return ret;
2277         }
2278         mce_reenable_cpu();
2279         mce_start_timer(t);
2280         return 0;
2281 }
2282
2283 static int mce_cpu_pre_down(unsigned int cpu)
2284 {
2285         struct timer_list *t = this_cpu_ptr(&mce_timer);
2286
2287         mce_disable_cpu();
2288         del_timer_sync(t);
2289         mce_threshold_remove_device(cpu);
2290         mce_device_remove(cpu);
2291         return 0;
2292 }
2293
2294 static __init void mce_init_banks(void)
2295 {
2296         int i;
2297
2298         for (i = 0; i < mca_cfg.banks; i++) {
2299                 struct mce_bank *b = &mce_banks[i];
2300                 struct device_attribute *a = &b->attr;
2301
2302                 sysfs_attr_init(&a->attr);
2303                 a->attr.name    = b->attrname;
2304                 snprintf(b->attrname, ATTR_LEN, "bank%d", i);
2305
2306                 a->attr.mode    = 0644;
2307                 a->show         = show_bank;
2308                 a->store        = set_bank;
2309         }
2310 }
2311
2312 static __init int mcheck_init_device(void)
2313 {
2314         int err;
2315
2316         if (!mce_available(&boot_cpu_data)) {
2317                 err = -EIO;
2318                 goto err_out;
2319         }
2320
2321         if (!zalloc_cpumask_var(&mce_device_initialized, GFP_KERNEL)) {
2322                 err = -ENOMEM;
2323                 goto err_out;
2324         }
2325
2326         mce_init_banks();
2327
2328         err = subsys_system_register(&mce_subsys, NULL);
2329         if (err)
2330                 goto err_out_mem;
2331
2332         err = cpuhp_setup_state(CPUHP_X86_MCE_DEAD, "x86/mce:dead", NULL,
2333                                 mce_cpu_dead);
2334         if (err)
2335                 goto err_out_mem;
2336
2337         err = cpuhp_setup_state(CPUHP_AP_ONLINE_DYN, "x86/mce:online",
2338                                 mce_cpu_online, mce_cpu_pre_down);
2339         if (err < 0)
2340                 goto err_out_online;
2341
2342         register_syscore_ops(&mce_syscore_ops);
2343
2344         return 0;
2345
2346 err_out_online:
2347         cpuhp_remove_state(CPUHP_X86_MCE_DEAD);
2348
2349 err_out_mem:
2350         free_cpumask_var(mce_device_initialized);
2351
2352 err_out:
2353         pr_err("Unable to init MCE device (rc: %d)\n", err);
2354
2355         return err;
2356 }
2357 device_initcall_sync(mcheck_init_device);
2358
2359 /*
2360  * Old style boot options parsing. Only for compatibility.
2361  */
2362 static int __init mcheck_disable(char *str)
2363 {
2364         mca_cfg.disabled = true;
2365         return 1;
2366 }
2367 __setup("nomce", mcheck_disable);
2368
2369 #ifdef CONFIG_DEBUG_FS
2370 struct dentry *mce_get_debugfs_dir(void)
2371 {
2372         static struct dentry *dmce;
2373
2374         if (!dmce)
2375                 dmce = debugfs_create_dir("mce", NULL);
2376
2377         return dmce;
2378 }
2379
2380 static void mce_reset(void)
2381 {
2382         cpu_missing = 0;
2383         atomic_set(&mce_fake_panicked, 0);
2384         atomic_set(&mce_executing, 0);
2385         atomic_set(&mce_callin, 0);
2386         atomic_set(&global_nwo, 0);
2387 }
2388
2389 static int fake_panic_get(void *data, u64 *val)
2390 {
2391         *val = fake_panic;
2392         return 0;
2393 }
2394
2395 static int fake_panic_set(void *data, u64 val)
2396 {
2397         mce_reset();
2398         fake_panic = val;
2399         return 0;
2400 }
2401
2402 DEFINE_SIMPLE_ATTRIBUTE(fake_panic_fops, fake_panic_get,
2403                         fake_panic_set, "%llu\n");
2404
2405 static int __init mcheck_debugfs_init(void)
2406 {
2407         struct dentry *dmce, *ffake_panic;
2408
2409         dmce = mce_get_debugfs_dir();
2410         if (!dmce)
2411                 return -ENOMEM;
2412         ffake_panic = debugfs_create_file("fake_panic", 0444, dmce, NULL,
2413                                           &fake_panic_fops);
2414         if (!ffake_panic)
2415                 return -ENOMEM;
2416
2417         return 0;
2418 }
2419 #else
2420 static int __init mcheck_debugfs_init(void) { return -EINVAL; }
2421 #endif
2422
2423 DEFINE_STATIC_KEY_FALSE(mcsafe_key);
2424 EXPORT_SYMBOL_GPL(mcsafe_key);
2425
2426 static int __init mcheck_late_init(void)
2427 {
2428         if (mca_cfg.recovery)
2429                 static_branch_inc(&mcsafe_key);
2430
2431         mcheck_debugfs_init();
2432         cec_init();
2433
2434         /*
2435          * Flush out everything that has been logged during early boot, now that
2436          * everything has been initialized (workqueues, decoders, ...).
2437          */
2438         mce_schedule_work();
2439
2440         return 0;
2441 }
2442 late_initcall(mcheck_late_init);