arch/x86/kernel/cpu/common.c

   1 #include <linux/bootmem.h>
   2 #include <linux/linkage.h>
   3 #include <linux/bitops.h>
   4 #include <linux/kernel.h>
   5 #include <linux/export.h>
   6 #include <linux/percpu.h>
   7 #include <linux/string.h>
   8 #include <linux/ctype.h>
   9 #include <linux/delay.h>
  10 #include <linux/sched/mm.h>
  11 #include <linux/sched/clock.h>
  12 #include <linux/sched/task.h>
  13 #include <linux/init.h>
  14 #include <linux/kprobes.h>
  15 #include <linux/kgdb.h>
  16 #include <linux/smp.h>
  17 #include <linux/io.h>
  18 #include <linux/syscore_ops.h>
  19
  20 #include <asm/stackprotector.h>
  21 #include <asm/perf_event.h>
  22 #include <asm/mmu_context.h>
  23 #include <asm/archrandom.h>
  24 #include <asm/hypervisor.h>
  25 #include <asm/processor.h>
  26 #include <asm/tlbflush.h>
  27 #include <asm/debugreg.h>
  28 #include <asm/sections.h>
  29 #include <asm/vsyscall.h>
  30 #include <linux/topology.h>
  31 #include <linux/cpumask.h>
  32 #include <asm/pgtable.h>
  33 #include <linux/atomic.h>
  34 #include <asm/proto.h>
  35 #include <asm/setup.h>
  36 #include <asm/apic.h>
  37 #include <asm/desc.h>
  38 #include <asm/fpu/internal.h>
  39 #include <asm/mtrr.h>
  40 #include <asm/hwcap2.h>
  41 #include <linux/numa.h>
  42 #include <asm/asm.h>
  43 #include <asm/bugs.h>
  44 #include <asm/cpu.h>
  45 #include <asm/mce.h>
  46 #include <asm/msr.h>
  47 #include <asm/pat.h>
  48 #include <asm/microcode.h>
  49 #include <asm/microcode_intel.h>
  50 #include <asm/intel-family.h>
  51 #include <asm/cpu_device_id.h>
  52
  53 #ifdef CONFIG_X86_LOCAL_APIC
  54 #include <asm/uv/uv.h>
  55 #endif
  56
  57 #include "cpu.h"
  58
  59 u32 elf_hwcap2 __read_mostly;
  60
  61 /* all of these masks are initialized in setup_cpu_local_masks() */
  62 cpumask_var_t cpu_initialized_mask;
  63 cpumask_var_t cpu_callout_mask;
  64 cpumask_var_t cpu_callin_mask;
  65
  66 /* representing cpus for which sibling maps can be computed */
  67 cpumask_var_t cpu_sibling_setup_mask;
  68
  69 /* correctly size the local cpu masks */
  70 void __init setup_cpu_local_masks(void)
  71 {
  72         alloc_bootmem_cpumask_var(&cpu_initialized_mask);
  73         alloc_bootmem_cpumask_var(&cpu_callin_mask);
  74         alloc_bootmem_cpumask_var(&cpu_callout_mask);
  75         alloc_bootmem_cpumask_var(&cpu_sibling_setup_mask);
  76 }
  77
  78 static void default_init(struct cpuinfo_x86 *c)
  79 {
  80 #ifdef CONFIG_X86_64
  81         cpu_detect_cache_sizes(c);
  82 #else
  83         /* Not much we can do here... */
  84         /* Check if at least it has cpuid */
  85         if (c->cpuid_level == -1) {
  86                 /* No cpuid. It must be an ancient CPU */
  87                 if (c->x86 == 4)
  88                         strcpy(c->x86_model_id, "486");
  89                 else if (c->x86 == 3)
  90                         strcpy(c->x86_model_id, "386");
  91         }
  92 #endif
  93 }
  94
  95 static const struct cpu_dev default_cpu = {
  96         .c_init         = default_init,
  97         .c_vendor       = "Unknown",
  98         .c_x86_vendor   = X86_VENDOR_UNKNOWN,
  99 };
 100
 101 static const struct cpu_dev *this_cpu = &default_cpu;
 102
 103 DEFINE_PER_CPU_PAGE_ALIGNED(struct gdt_page, gdt_page) = { .gdt = {
 104 #ifdef CONFIG_X86_64
 105         /*
 106          * We need valid kernel segments for data and code in long mode too
 107          * IRET will check the segment types  kkeil 2000/10/28
 108          * Also sysret mandates a special GDT layout
 109          *
 110          * TLS descriptors are currently at a different place compared to i386.
 111          * Hopefully nobody expects them at a fixed place (Wine?)
 112          */
 113         [GDT_ENTRY_KERNEL32_CS]         = GDT_ENTRY_INIT(0xc09b, 0, 0xfffff),
 114         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xa09b, 0, 0xfffff),
 115         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc093, 0, 0xfffff),
 116         [GDT_ENTRY_DEFAULT_USER32_CS]   = GDT_ENTRY_INIT(0xc0fb, 0, 0xfffff),
 117         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f3, 0, 0xfffff),
 118         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xa0fb, 0, 0xfffff),
 119 #else
 120         [GDT_ENTRY_KERNEL_CS]           = GDT_ENTRY_INIT(0xc09a, 0, 0xfffff),
 121         [GDT_ENTRY_KERNEL_DS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 122         [GDT_ENTRY_DEFAULT_USER_CS]     = GDT_ENTRY_INIT(0xc0fa, 0, 0xfffff),
 123         [GDT_ENTRY_DEFAULT_USER_DS]     = GDT_ENTRY_INIT(0xc0f2, 0, 0xfffff),
 124         /*
 125          * Segments used for calling PnP BIOS have byte granularity.
 126          * They code segments and data segments have fixed 64k limits,
 127          * the transfer segment sizes are set at run time.
 128          */
 129         /* 32-bit code */
 130         [GDT_ENTRY_PNPBIOS_CS32]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 131         /* 16-bit code */
 132         [GDT_ENTRY_PNPBIOS_CS16]        = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 133         /* 16-bit data */
 134         [GDT_ENTRY_PNPBIOS_DS]          = GDT_ENTRY_INIT(0x0092, 0, 0xffff),
 135         /* 16-bit data */
 136         [GDT_ENTRY_PNPBIOS_TS1]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 137         /* 16-bit data */
 138         [GDT_ENTRY_PNPBIOS_TS2]         = GDT_ENTRY_INIT(0x0092, 0, 0),
 139         /*
 140          * The APM segments have byte granularity and their bases
 141          * are set at run time.  All have 64k limits.
 142          */
 143         /* 32-bit code */
 144         [GDT_ENTRY_APMBIOS_BASE]        = GDT_ENTRY_INIT(0x409a, 0, 0xffff),
 145         /* 16-bit code */
 146         [GDT_ENTRY_APMBIOS_BASE+1]      = GDT_ENTRY_INIT(0x009a, 0, 0xffff),
 147         /* data */
 148         [GDT_ENTRY_APMBIOS_BASE+2]      = GDT_ENTRY_INIT(0x4092, 0, 0xffff),
 149
 150         [GDT_ENTRY_ESPFIX_SS]           = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 151         [GDT_ENTRY_PERCPU]              = GDT_ENTRY_INIT(0xc092, 0, 0xfffff),
 152         GDT_STACK_CANARY_INIT
 153 #endif
 154 } };
 155 EXPORT_PER_CPU_SYMBOL_GPL(gdt_page);
 156
 157 static int __init x86_mpx_setup(char *s)
 158 {
 159         /* require an exact match without trailing characters */
 160         if (strlen(s))
 161                 return 0;
 162
 163         /* do not emit a message if the feature is not present */
 164         if (!boot_cpu_has(X86_FEATURE_MPX))
 165                 return 1;
 166
 167         setup_clear_cpu_cap(X86_FEATURE_MPX);
 168         pr_info("nompx: Intel Memory Protection Extensions (MPX) disabled\n");
 169         return 1;
 170 }
 171 __setup("nompx", x86_mpx_setup);
 172
 173 #ifdef CONFIG_X86_64
 174 static int __init x86_nopcid_setup(char *s)
 175 {
 176         /* nopcid doesn't accept parameters */
 177         if (s)
 178                 return -EINVAL;
 179
 180         /* do not emit a message if the feature is not present */
 181         if (!boot_cpu_has(X86_FEATURE_PCID))
 182                 return 0;
 183
 184         setup_clear_cpu_cap(X86_FEATURE_PCID);
 185         pr_info("nopcid: PCID feature disabled\n");
 186         return 0;
 187 }
 188 early_param("nopcid", x86_nopcid_setup);
 189 #endif
 190
 191 static int __init x86_noinvpcid_setup(char *s)
 192 {
 193         /* noinvpcid doesn't accept parameters */
 194         if (s)
 195                 return -EINVAL;
 196
 197         /* do not emit a message if the feature is not present */
 198         if (!boot_cpu_has(X86_FEATURE_INVPCID))
 199                 return 0;
 200
 201         setup_clear_cpu_cap(X86_FEATURE_INVPCID);
 202         pr_info("noinvpcid: INVPCID feature disabled\n");
 203         return 0;
 204 }
 205 early_param("noinvpcid", x86_noinvpcid_setup);
 206
 207 #ifdef CONFIG_X86_32
 208 static int cachesize_override = -1;
 209 static int disable_x86_serial_nr = 1;
 210
 211 static int __init cachesize_setup(char *str)
 212 {
 213         get_option(&str, &cachesize_override);
 214         return 1;
 215 }
 216 __setup("cachesize=", cachesize_setup);
 217
 218 static int __init x86_sep_setup(char *s)
 219 {
 220         setup_clear_cpu_cap(X86_FEATURE_SEP);
 221         return 1;
 222 }
 223 __setup("nosep", x86_sep_setup);
 224
 225 /* Standard macro to see if a specific flag is changeable */
 226 static inline int flag_is_changeable_p(u32 flag)
 227 {
 228         u32 f1, f2;
 229
 230         /*
 231          * Cyrix and IDT cpus allow disabling of CPUID
 232          * so the code below may return different results
 233          * when it is executed before and after enabling
 234          * the CPUID. Add "volatile" to not allow gcc to
 235          * optimize the subsequent calls to this function.
 236          */
 237         asm volatile ("pushfl           \n\t"
 238                       "pushfl           \n\t"
 239                       "popl %0          \n\t"
 240                       "movl %0, %1      \n\t"
 241                       "xorl %2, %0      \n\t"
 242                       "pushl %0         \n\t"
 243                       "popfl            \n\t"
 244                       "pushfl           \n\t"
 245                       "popl %0          \n\t"
 246                       "popfl            \n\t"
 247
 248                       : "=&r" (f1), "=&r" (f2)
 249                       : "ir" (flag));
 250
 251         return ((f1^f2) & flag) != 0;
 252 }
 253
 254 /* Probe for the CPUID instruction */
 255 int have_cpuid_p(void)
 256 {
 257         return flag_is_changeable_p(X86_EFLAGS_ID);
 258 }
 259
 260 static void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 261 {
 262         unsigned long lo, hi;
 263
 264         if (!cpu_has(c, X86_FEATURE_PN) || !disable_x86_serial_nr)
 265                 return;
 266
 267         /* Disable processor serial number: */
 268
 269         rdmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 270         lo |= 0x200000;
 271         wrmsr(MSR_IA32_BBL_CR_CTL, lo, hi);
 272
 273         pr_notice("CPU serial number disabled.\n");
 274         clear_cpu_cap(c, X86_FEATURE_PN);
 275
 276         /* Disabling the serial number may affect the cpuid level */
 277         c->cpuid_level = cpuid_eax(0);
 278 }
 279
 280 static int __init x86_serial_nr_setup(char *s)
 281 {
 282         disable_x86_serial_nr = 0;
 283         return 1;
 284 }
 285 __setup("serialnumber", x86_serial_nr_setup);
 286 #else
 287 static inline int flag_is_changeable_p(u32 flag)
 288 {
 289         return 1;
 290 }
 291 static inline void squash_the_stupid_serial_number(struct cpuinfo_x86 *c)
 292 {
 293 }
 294 #endif
 295
 296 static __init int setup_disable_smep(char *arg)
 297 {
 298         setup_clear_cpu_cap(X86_FEATURE_SMEP);
 299         /* Check for things that depend on SMEP being enabled: */
 300         check_mpx_erratum(&boot_cpu_data);
 301         return 1;
 302 }
 303 __setup("nosmep", setup_disable_smep);
 304
 305 static __always_inline void setup_smep(struct cpuinfo_x86 *c)
 306 {
 307         if (cpu_has(c, X86_FEATURE_SMEP))
 308                 cr4_set_bits(X86_CR4_SMEP);
 309 }
 310
 311 static __init int setup_disable_smap(char *arg)
 312 {
 313         setup_clear_cpu_cap(X86_FEATURE_SMAP);
 314         return 1;
 315 }
 316 __setup("nosmap", setup_disable_smap);
 317
 318 static __always_inline void setup_smap(struct cpuinfo_x86 *c)
 319 {
 320         unsigned long eflags = native_save_fl();
 321
 322         /* This should have been cleared long ago */
 323         BUG_ON(eflags & X86_EFLAGS_AC);
 324
 325         if (cpu_has(c, X86_FEATURE_SMAP)) {
 326 #ifdef CONFIG_X86_SMAP
 327                 cr4_set_bits(X86_CR4_SMAP);
 328 #else
 329                 cr4_clear_bits(X86_CR4_SMAP);
 330 #endif
 331         }
 332 }
 333
 334 static __always_inline void setup_umip(struct cpuinfo_x86 *c)
 335 {
 336         /* Check the boot processor, plus build option for UMIP. */
 337         if (!cpu_feature_enabled(X86_FEATURE_UMIP))
 338                 goto out;
 339
 340         /* Check the current processor's cpuid bits. */
 341         if (!cpu_has(c, X86_FEATURE_UMIP))
 342                 goto out;
 343
 344         cr4_set_bits(X86_CR4_UMIP);
 345
 346         pr_info("x86/cpu: Activated the Intel User Mode Instruction Prevention (UMIP) CPU feature\n");
 347
 348         return;
 349
 350 out:
 351         /*
 352          * Make sure UMIP is disabled in case it was enabled in a
 353          * previous boot (e.g., via kexec).
 354          */
 355         cr4_clear_bits(X86_CR4_UMIP);
 356 }
 357
 358 /*
 359  * Protection Keys are not available in 32-bit mode.
 360  */
 361 static bool pku_disabled;
 362
 363 static __always_inline void setup_pku(struct cpuinfo_x86 *c)
 364 {
 365         /* check the boot processor, plus compile options for PKU: */
 366         if (!cpu_feature_enabled(X86_FEATURE_PKU))
 367                 return;
 368         /* checks the actual processor's cpuid bits: */
 369         if (!cpu_has(c, X86_FEATURE_PKU))
 370                 return;
 371         if (pku_disabled)
 372                 return;
 373
 374         cr4_set_bits(X86_CR4_PKE);
 375         /*
 376          * Seting X86_CR4_PKE will cause the X86_FEATURE_OSPKE
 377          * cpuid bit to be set.  We need to ensure that we
 378          * update that bit in this CPU's "cpu_info".
 379          */
 380         get_cpu_cap(c);
 381 }
 382
 383 #ifdef CONFIG_X86_INTEL_MEMORY_PROTECTION_KEYS
 384 static __init int setup_disable_pku(char *arg)
 385 {
 386         /*
 387          * Do not clear the X86_FEATURE_PKU bit.  All of the
 388          * runtime checks are against OSPKE so clearing the
 389          * bit does nothing.
 390          *
 391          * This way, we will see "pku" in cpuinfo, but not
 392          * "ospke", which is exactly what we want.  It shows
 393          * that the CPU has PKU, but the OS has not enabled it.
 394          * This happens to be exactly how a system would look
 395          * if we disabled the config option.
 396          */
 397         pr_info("x86: 'nopku' specified, disabling Memory Protection Keys\n");
 398         pku_disabled = true;
 399         return 1;
 400 }
 401 __setup("nopku", setup_disable_pku);
 402 #endif /* CONFIG_X86_64 */
 403
 404 /*
 405  * Some CPU features depend on higher CPUID levels, which may not always
 406  * be available due to CPUID level capping or broken virtualization
 407  * software.  Add those features to this table to auto-disable them.
 408  */
 409 struct cpuid_dependent_feature {
 410         u32 feature;
 411         u32 level;
 412 };
 413
 414 static const struct cpuid_dependent_feature
 415 cpuid_dependent_features[] = {
 416         { X86_FEATURE_MWAIT,            0x00000005 },
 417         { X86_FEATURE_DCA,              0x00000009 },
 418         { X86_FEATURE_XSAVE,            0x0000000d },
 419         { 0, 0 }
 420 };
 421
 422 static void filter_cpuid_features(struct cpuinfo_x86 *c, bool warn)
 423 {
 424         const struct cpuid_dependent_feature *df;
 425
 426         for (df = cpuid_dependent_features; df->feature; df++) {
 427
 428                 if (!cpu_has(c, df->feature))
 429                         continue;
 430                 /*
 431                  * Note: cpuid_level is set to -1 if unavailable, but
 432                  * extended_extended_level is set to 0 if unavailable
 433                  * and the legitimate extended levels are all negative
 434                  * when signed; hence the weird messing around with
 435                  * signs here...
 436                  */
 437                 if (!((s32)df->level < 0 ?
 438                      (u32)df->level > (u32)c->extended_cpuid_level :
 439                      (s32)df->level > (s32)c->cpuid_level))
 440                         continue;
 441
 442                 clear_cpu_cap(c, df->feature);
 443                 if (!warn)
 444                         continue;
 445
 446                 pr_warn("CPU: CPU feature " X86_CAP_FMT " disabled, no CPUID level 0x%x\n",
 447                         x86_cap_flag(df->feature), df->level);
 448         }
 449 }
 450
 451 /*
 452  * Naming convention should be: <Name> [(<Codename>)]
 453  * This table only is used unless init_<vendor>() below doesn't set it;
 454  * in particular, if CPUID levels 0x80000002..4 are supported, this
 455  * isn't used
 456  */
 457
 458 /* Look up CPU names by table lookup. */
 459 static const char *table_lookup_model(struct cpuinfo_x86 *c)
 460 {
 461 #ifdef CONFIG_X86_32
 462         const struct legacy_cpu_model_info *info;
 463
 464         if (c->x86_model >= 16)
 465                 return NULL;    /* Range check */
 466
 467         if (!this_cpu)
 468                 return NULL;
 469
 470         info = this_cpu->legacy_models;
 471
 472         while (info->family) {
 473                 if (info->family == c->x86)
 474                         return info->model_names[c->x86_model];
 475                 info++;
 476         }
 477 #endif
 478         return NULL;            /* Not found */
 479 }
 480
 481 __u32 cpu_caps_cleared[NCAPINTS + NBUGINTS];
 482 __u32 cpu_caps_set[NCAPINTS + NBUGINTS];
 483
 484 void load_percpu_segment(int cpu)
 485 {
 486 #ifdef CONFIG_X86_32
 487         loadsegment(fs, __KERNEL_PERCPU);
 488 #else
 489         __loadsegment_simple(gs, 0);
 490         wrmsrl(MSR_GS_BASE, (unsigned long)per_cpu(irq_stack_union.gs_base, cpu));
 491 #endif
 492         load_stack_canary_segment();
 493 }
 494
 495 #ifdef CONFIG_X86_32
 496 /* The 32-bit entry code needs to find cpu_entry_area. */
 497 DEFINE_PER_CPU(struct cpu_entry_area *, cpu_entry_area);
 498 #endif
 499
 500 #ifdef CONFIG_X86_64
 501 /*
 502  * Special IST stacks which the CPU switches to when it calls
 503  * an IST-marked descriptor entry. Up to 7 stacks (hardware
 504  * limit), all of them are 4K, except the debug stack which
 505  * is 8K.
 506  */
 507 static const unsigned int exception_stack_sizes[N_EXCEPTION_STACKS] = {
 508           [0 ... N_EXCEPTION_STACKS - 1]        = EXCEPTION_STKSZ,
 509           [DEBUG_STACK - 1]                     = DEBUG_STKSZ
 510 };
 511 #endif
 512
 513 /* Load the original GDT from the per-cpu structure */
 514 void load_direct_gdt(int cpu)
 515 {
 516         struct desc_ptr gdt_descr;
 517
 518         gdt_descr.address = (long)get_cpu_gdt_rw(cpu);
 519         gdt_descr.size = GDT_SIZE - 1;
 520         load_gdt(&gdt_descr);
 521 }
 522 EXPORT_SYMBOL_GPL(load_direct_gdt);
 523
 524 /* Load a fixmap remapping of the per-cpu GDT */
 525 void load_fixmap_gdt(int cpu)
 526 {
 527         struct desc_ptr gdt_descr;
 528
 529         gdt_descr.address = (long)get_cpu_gdt_ro(cpu);
 530         gdt_descr.size = GDT_SIZE - 1;
 531         load_gdt(&gdt_descr);
 532 }
 533 EXPORT_SYMBOL_GPL(load_fixmap_gdt);
 534
 535 /*
 536  * Current gdt points %fs at the "master" per-cpu area: after this,
 537  * it's on the real one.
 538  */
 539 void switch_to_new_gdt(int cpu)
 540 {
 541         /* Load the original GDT */
 542         load_direct_gdt(cpu);
 543         /* Reload the per-cpu base */
 544         load_percpu_segment(cpu);
 545 }
 546
 547 static const struct cpu_dev *cpu_devs[X86_VENDOR_NUM] = {};
 548
 549 static void get_model_name(struct cpuinfo_x86 *c)
 550 {
 551         unsigned int *v;
 552         char *p, *q, *s;
 553
 554         if (c->extended_cpuid_level < 0x80000004)
 555                 return;
 556
 557         v = (unsigned int *)c->x86_model_id;
 558         cpuid(0x80000002, &v[0], &v[1], &v[2], &v[3]);
 559         cpuid(0x80000003, &v[4], &v[5], &v[6], &v[7]);
 560         cpuid(0x80000004, &v[8], &v[9], &v[10], &v[11]);
 561         c->x86_model_id[48] = 0;
 562
 563         /* Trim whitespace */
 564         p = q = s = &c->x86_model_id[0];
 565
 566         while (*p == ' ')
 567                 p++;
 568
 569         while (*p) {
 570                 /* Note the last non-whitespace index */
 571                 if (!isspace(*p))
 572                         s = q;
 573
 574                 *q++ = *p++;
 575         }
 576
 577         *(s + 1) = '\0';
 578 }
 579
 580 void cpu_detect_cache_sizes(struct cpuinfo_x86 *c)
 581 {
 582         unsigned int n, dummy, ebx, ecx, edx, l2size;
 583
 584         n = c->extended_cpuid_level;
 585
 586         if (n >= 0x80000005) {
 587                 cpuid(0x80000005, &dummy, &ebx, &ecx, &edx);
 588                 c->x86_cache_size = (ecx>>24) + (edx>>24);
 589 #ifdef CONFIG_X86_64
 590                 /* On K8 L1 TLB is inclusive, so don't count it */
 591                 c->x86_tlbsize = 0;
 592 #endif
 593         }
 594
 595         if (n < 0x80000006)     /* Some chips just has a large L1. */
 596                 return;
 597
 598         cpuid(0x80000006, &dummy, &ebx, &ecx, &edx);
 599         l2size = ecx >> 16;
 600
 601 #ifdef CONFIG_X86_64
 602         c->x86_tlbsize += ((ebx >> 16) & 0xfff) + (ebx & 0xfff);
 603 #else
 604         /* do processor-specific cache resizing */
 605         if (this_cpu->legacy_cache_size)
 606                 l2size = this_cpu->legacy_cache_size(c, l2size);
 607
 608         /* Allow user to override all this if necessary. */
 609         if (cachesize_override != -1)
 610                 l2size = cachesize_override;
 611
 612         if (l2size == 0)
 613                 return;         /* Again, no L2 cache is possible */
 614 #endif
 615
 616         c->x86_cache_size = l2size;
 617 }
 618
 619 u16 __read_mostly tlb_lli_4k[NR_INFO];
 620 u16 __read_mostly tlb_lli_2m[NR_INFO];
 621 u16 __read_mostly tlb_lli_4m[NR_INFO];
 622 u16 __read_mostly tlb_lld_4k[NR_INFO];
 623 u16 __read_mostly tlb_lld_2m[NR_INFO];
 624 u16 __read_mostly tlb_lld_4m[NR_INFO];
 625 u16 __read_mostly tlb_lld_1g[NR_INFO];
 626
 627 static void cpu_detect_tlb(struct cpuinfo_x86 *c)
 628 {
 629         if (this_cpu->c_detect_tlb)
 630                 this_cpu->c_detect_tlb(c);
 631
 632         pr_info("Last level iTLB entries: 4KB %d, 2MB %d, 4MB %d\n",
 633                 tlb_lli_4k[ENTRIES], tlb_lli_2m[ENTRIES],
 634                 tlb_lli_4m[ENTRIES]);
 635
 636         pr_info("Last level dTLB entries: 4KB %d, 2MB %d, 4MB %d, 1GB %d\n",
 637                 tlb_lld_4k[ENTRIES], tlb_lld_2m[ENTRIES],
 638                 tlb_lld_4m[ENTRIES], tlb_lld_1g[ENTRIES]);
 639 }
 640
 641 void detect_ht(struct cpuinfo_x86 *c)
 642 {
 643 #ifdef CONFIG_SMP
 644         u32 eax, ebx, ecx, edx;
 645         int index_msb, core_bits;
 646         static bool printed;
 647
 648         if (!cpu_has(c, X86_FEATURE_HT))
 649                 return;
 650
 651         if (cpu_has(c, X86_FEATURE_CMP_LEGACY))
 652                 goto out;
 653
 654         if (cpu_has(c, X86_FEATURE_XTOPOLOGY))
 655                 return;
 656
 657         cpuid(1, &eax, &ebx, &ecx, &edx);
 658
 659         smp_num_siblings = (ebx & 0xff0000) >> 16;
 660
 661         if (smp_num_siblings == 1) {
 662                 pr_info_once("CPU0: Hyper-Threading is disabled\n");
 663                 goto out;
 664         }
 665
 666         if (smp_num_siblings <= 1)
 667                 goto out;
 668
 669         index_msb = get_count_order(smp_num_siblings);
 670         c->phys_proc_id = apic->phys_pkg_id(c->initial_apicid, index_msb);
 671
 672         smp_num_siblings = smp_num_siblings / c->x86_max_cores;
 673
 674         index_msb = get_count_order(smp_num_siblings);
 675
 676         core_bits = get_count_order(c->x86_max_cores);
 677
 678         c->cpu_core_id = apic->phys_pkg_id(c->initial_apicid, index_msb) &
 679                                        ((1 << core_bits) - 1);
 680
 681 out:
 682         if (!printed && (c->x86_max_cores * smp_num_siblings) > 1) {
 683                 pr_info("CPU: Physical Processor ID: %d\n",
 684                         c->phys_proc_id);
 685                 pr_info("CPU: Processor Core ID: %d\n",
 686                         c->cpu_core_id);
 687                 printed = 1;
 688         }
 689 #endif
 690 }
 691
 692 static void get_cpu_vendor(struct cpuinfo_x86 *c)
 693 {
 694         char *v = c->x86_vendor_id;
 695         int i;
 696
 697         for (i = 0; i < X86_VENDOR_NUM; i++) {
 698                 if (!cpu_devs[i])
 699                         break;
 700
 701                 if (!strcmp(v, cpu_devs[i]->c_ident[0]) ||
 702                     (cpu_devs[i]->c_ident[1] &&
 703                      !strcmp(v, cpu_devs[i]->c_ident[1]))) {
 704
 705                         this_cpu = cpu_devs[i];
 706                         c->x86_vendor = this_cpu->c_x86_vendor;
 707                         return;
 708                 }
 709         }
 710
 711         pr_err_once("CPU: vendor_id '%s' unknown, using generic init.\n" \
 712                     "CPU: Your system may be unstable.\n", v);
 713
 714         c->x86_vendor = X86_VENDOR_UNKNOWN;
 715         this_cpu = &default_cpu;
 716 }
 717
 718 void cpu_detect(struct cpuinfo_x86 *c)
 719 {
 720         /* Get vendor name */
 721         cpuid(0x00000000, (unsigned int *)&c->cpuid_level,
 722               (unsigned int *)&c->x86_vendor_id[0],
 723               (unsigned int *)&c->x86_vendor_id[8],
 724               (unsigned int *)&c->x86_vendor_id[4]);
 725
 726         c->x86 = 4;
 727         /* Intel-defined flags: level 0x00000001 */
 728         if (c->cpuid_level >= 0x00000001) {
 729                 u32 junk, tfms, cap0, misc;
 730
 731                 cpuid(0x00000001, &tfms, &misc, &junk, &cap0);
 732                 c->x86          = x86_family(tfms);
 733                 c->x86_model    = x86_model(tfms);
 734                 c->x86_mask     = x86_stepping(tfms);
 735
 736                 if (cap0 & (1<<19)) {
 737                         c->x86_clflush_size = ((misc >> 8) & 0xff) * 8;
 738                         c->x86_cache_alignment = c->x86_clflush_size;
 739                 }
 740         }
 741 }
 742
 743 static void apply_forced_caps(struct cpuinfo_x86 *c)
 744 {
 745         int i;
 746
 747         for (i = 0; i < NCAPINTS + NBUGINTS; i++) {
 748                 c->x86_capability[i] &= ~cpu_caps_cleared[i];
 749                 c->x86_capability[i] |= cpu_caps_set[i];
 750         }
 751 }
 752
 753 void get_cpu_cap(struct cpuinfo_x86 *c)
 754 {
 755         u32 eax, ebx, ecx, edx;
 756
 757         /* Intel-defined flags: level 0x00000001 */
 758         if (c->cpuid_level >= 0x00000001) {
 759                 cpuid(0x00000001, &eax, &ebx, &ecx, &edx);
 760
 761                 c->x86_capability[CPUID_1_ECX] = ecx;
 762                 c->x86_capability[CPUID_1_EDX] = edx;
 763         }
 764
 765         /* Thermal and Power Management Leaf: level 0x00000006 (eax) */
 766         if (c->cpuid_level >= 0x00000006)
 767                 c->x86_capability[CPUID_6_EAX] = cpuid_eax(0x00000006);
 768
 769         /* Additional Intel-defined flags: level 0x00000007 */
 770         if (c->cpuid_level >= 0x00000007) {
 771                 cpuid_count(0x00000007, 0, &eax, &ebx, &ecx, &edx);
 772                 c->x86_capability[CPUID_7_0_EBX] = ebx;
 773                 c->x86_capability[CPUID_7_ECX] = ecx;
 774                 c->x86_capability[CPUID_7_EDX] = edx;
 775         }
 776
 777         /* Extended state features: level 0x0000000d */
 778         if (c->cpuid_level >= 0x0000000d) {
 779                 cpuid_count(0x0000000d, 1, &eax, &ebx, &ecx, &edx);
 780
 781                 c->x86_capability[CPUID_D_1_EAX] = eax;
 782         }
 783
 784         /* Additional Intel-defined flags: level 0x0000000F */
 785         if (c->cpuid_level >= 0x0000000F) {
 786
 787                 /* QoS sub-leaf, EAX=0Fh, ECX=0 */
 788                 cpuid_count(0x0000000F, 0, &eax, &ebx, &ecx, &edx);
 789                 c->x86_capability[CPUID_F_0_EDX] = edx;
 790
 791                 if (cpu_has(c, X86_FEATURE_CQM_LLC)) {
 792                         /* will be overridden if occupancy monitoring exists */
 793                         c->x86_cache_max_rmid = ebx;
 794
 795                         /* QoS sub-leaf, EAX=0Fh, ECX=1 */
 796                         cpuid_count(0x0000000F, 1, &eax, &ebx, &ecx, &edx);
 797                         c->x86_capability[CPUID_F_1_EDX] = edx;
 798
 799                         if ((cpu_has(c, X86_FEATURE_CQM_OCCUP_LLC)) ||
 800                               ((cpu_has(c, X86_FEATURE_CQM_MBM_TOTAL)) ||
 801                                (cpu_has(c, X86_FEATURE_CQM_MBM_LOCAL)))) {
 802                                 c->x86_cache_max_rmid = ecx;
 803                                 c->x86_cache_occ_scale = ebx;
 804                         }
 805                 } else {
 806                         c->x86_cache_max_rmid = -1;
 807                         c->x86_cache_occ_scale = -1;
 808                 }
 809         }
 810
 811         /* AMD-defined flags: level 0x80000001 */
 812         eax = cpuid_eax(0x80000000);
 813         c->extended_cpuid_level = eax;
 814
 815         if ((eax & 0xffff0000) == 0x80000000) {
 816                 if (eax >= 0x80000001) {
 817                         cpuid(0x80000001, &eax, &ebx, &ecx, &edx);
 818
 819                         c->x86_capability[CPUID_8000_0001_ECX] = ecx;
 820                         c->x86_capability[CPUID_8000_0001_EDX] = edx;
 821                 }
 822         }
 823
 824         if (c->extended_cpuid_level >= 0x80000007) {
 825                 cpuid(0x80000007, &eax, &ebx, &ecx, &edx);
 826
 827                 c->x86_capability[CPUID_8000_0007_EBX] = ebx;
 828                 c->x86_power = edx;
 829         }
 830
 831         if (c->extended_cpuid_level >= 0x80000008) {
 832                 cpuid(0x80000008, &eax, &ebx, &ecx, &edx);
 833
 834                 c->x86_virt_bits = (eax >> 8) & 0xff;
 835                 c->x86_phys_bits = eax & 0xff;
 836                 c->x86_capability[CPUID_8000_0008_EBX] = ebx;
 837         }
 838 #ifdef CONFIG_X86_32
 839         else if (cpu_has(c, X86_FEATURE_PAE) || cpu_has(c, X86_FEATURE_PSE36))
 840                 c->x86_phys_bits = 36;
 841 #endif
 842
 843         if (c->extended_cpuid_level >= 0x8000000a)
 844                 c->x86_capability[CPUID_8000_000A_EDX] = cpuid_edx(0x8000000a);
 845
 846         init_scattered_cpuid_features(c);
 847
 848         /*
 849          * Clear/Set all flags overridden by options, after probe.
 850          * This needs to happen each time we re-probe, which may happen
 851          * several times during CPU initialization.
 852          */
 853         apply_forced_caps(c);
 854 }
 855
 856 static void identify_cpu_without_cpuid(struct cpuinfo_x86 *c)
 857 {
 858 #ifdef CONFIG_X86_32
 859         int i;
 860
 861         /*
 862          * First of all, decide if this is a 486 or higher
 863          * It's a 486 if we can modify the AC flag
 864          */
 865         if (flag_is_changeable_p(X86_EFLAGS_AC))
 866                 c->x86 = 4;
 867         else
 868                 c->x86 = 3;
 869
 870         for (i = 0; i < X86_VENDOR_NUM; i++)
 871                 if (cpu_devs[i] && cpu_devs[i]->c_identify) {
 872                         c->x86_vendor_id[0] = 0;
 873                         cpu_devs[i]->c_identify(c);
 874                         if (c->x86_vendor_id[0]) {
 875                                 get_cpu_vendor(c);
 876                                 break;
 877                         }
 878                 }
 879 #endif
 880 }
 881
 882 static const __initdata struct x86_cpu_id cpu_no_speculation[] = {
 883         { X86_VENDOR_INTEL,     6, INTEL_FAM6_ATOM_CEDARVIEW,   X86_FEATURE_ANY },
 884         { X86_VENDOR_INTEL,     6, INTEL_FAM6_ATOM_CLOVERVIEW,  X86_FEATURE_ANY },
 885         { X86_VENDOR_INTEL,     6, INTEL_FAM6_ATOM_LINCROFT,    X86_FEATURE_ANY },
 886         { X86_VENDOR_INTEL,     6, INTEL_FAM6_ATOM_PENWELL,     X86_FEATURE_ANY },
 887         { X86_VENDOR_INTEL,     6, INTEL_FAM6_ATOM_PINEVIEW,    X86_FEATURE_ANY },
 888         { X86_VENDOR_CENTAUR,   5 },
 889         { X86_VENDOR_INTEL,     5 },
 890         { X86_VENDOR_NSC,       5 },
 891         { X86_VENDOR_ANY,       4 },
 892         {}
 893 };
 894
 895 static const __initdata struct x86_cpu_id cpu_no_meltdown[] = {
 896         { X86_VENDOR_AMD },
 897         {}
 898 };
 899
 900 static bool __init cpu_vulnerable_to_meltdown(struct cpuinfo_x86 *c)
 901 {
 902         u64 ia32_cap = 0;
 903
 904         if (x86_match_cpu(cpu_no_meltdown))
 905                 return false;
 906
 907         if (cpu_has(c, X86_FEATURE_ARCH_CAPABILITIES))
 908                 rdmsrl(MSR_IA32_ARCH_CAPABILITIES, ia32_cap);
 909
 910         /* Rogue Data Cache Load? No! */
 911         if (ia32_cap & ARCH_CAP_RDCL_NO)
 912                 return false;
 913
 914         return true;
 915 }
 916
 917 /*
 918  * Do minimum CPU detection early.
 919  * Fields really needed: vendor, cpuid_level, family, model, mask,
 920  * cache alignment.
 921  * The others are not touched to avoid unwanted side effects.
 922  *
 923  * WARNING: this function is only called on the boot CPU.  Don't add code
 924  * here that is supposed to run on all CPUs.
 925  */
 926 static void __init early_identify_cpu(struct cpuinfo_x86 *c)
 927 {
 928 #ifdef CONFIG_X86_64
 929         c->x86_clflush_size = 64;
 930         c->x86_phys_bits = 36;
 931         c->x86_virt_bits = 48;
 932 #else
 933         c->x86_clflush_size = 32;
 934         c->x86_phys_bits = 32;
 935         c->x86_virt_bits = 32;
 936 #endif
 937         c->x86_cache_alignment = c->x86_clflush_size;
 938
 939         memset(&c->x86_capability, 0, sizeof c->x86_capability);
 940         c->extended_cpuid_level = 0;
 941
 942         /* cyrix could have cpuid enabled via c_identify()*/
 943         if (have_cpuid_p()) {
 944                 cpu_detect(c);
 945                 get_cpu_vendor(c);
 946                 get_cpu_cap(c);
 947                 setup_force_cpu_cap(X86_FEATURE_CPUID);
 948
 949                 if (this_cpu->c_early_init)
 950                         this_cpu->c_early_init(c);
 951
 952                 c->cpu_index = 0;
 953                 filter_cpuid_features(c, false);
 954
 955                 if (this_cpu->c_bsp_init)
 956                         this_cpu->c_bsp_init(c);
 957         } else {
 958                 identify_cpu_without_cpuid(c);
 959                 setup_clear_cpu_cap(X86_FEATURE_CPUID);
 960         }
 961
 962         setup_force_cpu_cap(X86_FEATURE_ALWAYS);
 963
 964         if (!x86_match_cpu(cpu_no_speculation)) {
 965                 if (cpu_vulnerable_to_meltdown(c))
 966                         setup_force_cpu_bug(X86_BUG_CPU_MELTDOWN);
 967                 setup_force_cpu_bug(X86_BUG_SPECTRE_V1);
 968                 setup_force_cpu_bug(X86_BUG_SPECTRE_V2);
 969         }
 970
 971         fpu__init_system(c);
 972
 973 #ifdef CONFIG_X86_32
 974         /*
 975          * Regardless of whether PCID is enumerated, the SDM says
 976          * that it can't be enabled in 32-bit mode.
 977          */
 978         setup_clear_cpu_cap(X86_FEATURE_PCID);
 979 #endif
 980 }
 981
 982 void __init early_cpu_init(void)
 983 {
 984         const struct cpu_dev *const *cdev;
 985         int count = 0;
 986
 987 #ifdef CONFIG_PROCESSOR_SELECT
 988         pr_info("KERNEL supported cpus:\n");
 989 #endif
 990
 991         for (cdev = __x86_cpu_dev_start; cdev < __x86_cpu_dev_end; cdev++) {
 992                 const struct cpu_dev *cpudev = *cdev;
 993
 994                 if (count >= X86_VENDOR_NUM)
 995                         break;
 996                 cpu_devs[count] = cpudev;
 997                 count++;
 998
 999 #ifdef CONFIG_PROCESSOR_SELECT
1000                 {
1001                         unsigned int j;
1002
1003                         for (j = 0; j < 2; j++) {
1004                                 if (!cpudev->c_ident[j])
1005                                         continue;
1006                                 pr_info("  %s %s\n", cpudev->c_vendor,
1007                                         cpudev->c_ident[j]);
1008                         }
1009                 }
1010 #endif
1011         }
1012         early_identify_cpu(&boot_cpu_data);
1013 }
1014
1015 /*
1016  * The NOPL instruction is supposed to exist on all CPUs of family >= 6;
1017  * unfortunately, that's not true in practice because of early VIA
1018  * chips and (more importantly) broken virtualizers that are not easy
1019  * to detect. In the latter case it doesn't even *fail* reliably, so
1020  * probing for it doesn't even work. Disable it completely on 32-bit
1021  * unless we can find a reliable way to detect all the broken cases.
1022  * Enable it explicitly on 64-bit for non-constant inputs of cpu_has().
1023  */
1024 static void detect_nopl(struct cpuinfo_x86 *c)
1025 {
1026 #ifdef CONFIG_X86_32
1027         clear_cpu_cap(c, X86_FEATURE_NOPL);
1028 #else
1029         set_cpu_cap(c, X86_FEATURE_NOPL);
1030 #endif
1031 }
1032
1033 static void detect_null_seg_behavior(struct cpuinfo_x86 *c)
1034 {
1035 #ifdef CONFIG_X86_64
1036         /*
1037          * Empirically, writing zero to a segment selector on AMD does
1038          * not clear the base, whereas writing zero to a segment
1039          * selector on Intel does clear the base.  Intel's behavior
1040          * allows slightly faster context switches in the common case
1041          * where GS is unused by the prev and next threads.
1042          *
1043          * Since neither vendor documents this anywhere that I can see,
1044          * detect it directly instead of hardcoding the choice by
1045          * vendor.
1046          *
1047          * I've designated AMD's behavior as the "bug" because it's
1048          * counterintuitive and less friendly.
1049          */
1050
1051         unsigned long old_base, tmp;
1052         rdmsrl(MSR_FS_BASE, old_base);
1053         wrmsrl(MSR_FS_BASE, 1);
1054         loadsegment(fs, 0);
1055         rdmsrl(MSR_FS_BASE, tmp);
1056         if (tmp != 0)
1057                 set_cpu_bug(c, X86_BUG_NULL_SEG);
1058         wrmsrl(MSR_FS_BASE, old_base);
1059 #endif
1060 }
1061
1062 static void generic_identify(struct cpuinfo_x86 *c)
1063 {
1064         c->extended_cpuid_level = 0;
1065
1066         if (!have_cpuid_p())
1067                 identify_cpu_without_cpuid(c);
1068
1069         /* cyrix could have cpuid enabled via c_identify()*/
1070         if (!have_cpuid_p())
1071                 return;
1072
1073         cpu_detect(c);
1074
1075         get_cpu_vendor(c);
1076
1077         get_cpu_cap(c);
1078
1079         if (c->cpuid_level >= 0x00000001) {
1080                 c->initial_apicid = (cpuid_ebx(1) >> 24) & 0xFF;
1081 #ifdef CONFIG_X86_32
1082 # ifdef CONFIG_SMP
1083                 c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
1084 # else
1085                 c->apicid = c->initial_apicid;
1086 # endif
1087 #endif
1088                 c->phys_proc_id = c->initial_apicid;
1089         }
1090
1091         get_model_name(c); /* Default name */
1092
1093         detect_nopl(c);
1094
1095         detect_null_seg_behavior(c);
1096
1097         /*
1098          * ESPFIX is a strange bug.  All real CPUs have it.  Paravirt
1099          * systems that run Linux at CPL > 0 may or may not have the
1100          * issue, but, even if they have the issue, there's absolutely
1101          * nothing we can do about it because we can't use the real IRET
1102          * instruction.
1103          *
1104          * NB: For the time being, only 32-bit kernels support
1105          * X86_BUG_ESPFIX as such.  64-bit kernels directly choose
1106          * whether to apply espfix using paravirt hooks.  If any
1107          * non-paravirt system ever shows up that does *not* have the
1108          * ESPFIX issue, we can change this.
1109          */
1110 #ifdef CONFIG_X86_32
1111 # ifdef CONFIG_PARAVIRT
1112         do {
1113                 extern void native_iret(void);
1114                 if (pv_cpu_ops.iret == native_iret)
1115                         set_cpu_bug(c, X86_BUG_ESPFIX);
1116         } while (0);
1117 # else
1118         set_cpu_bug(c, X86_BUG_ESPFIX);
1119 # endif
1120 #endif
1121 }
1122
1123 static void x86_init_cache_qos(struct cpuinfo_x86 *c)
1124 {
1125         /*
1126          * The heavy lifting of max_rmid and cache_occ_scale are handled
1127          * in get_cpu_cap().  Here we just set the max_rmid for the boot_cpu
1128          * in case CQM bits really aren't there in this CPU.
1129          */
1130         if (c != &boot_cpu_data) {
1131                 boot_cpu_data.x86_cache_max_rmid =
1132                         min(boot_cpu_data.x86_cache_max_rmid,
1133                             c->x86_cache_max_rmid);
1134         }
1135 }
1136
1137 /*
1138  * Validate that ACPI/mptables have the same information about the
1139  * effective APIC id and update the package map.
1140  */
1141 static void validate_apic_and_package_id(struct cpuinfo_x86 *c)
1142 {
1143 #ifdef CONFIG_SMP
1144         unsigned int apicid, cpu = smp_processor_id();
1145
1146         apicid = apic->cpu_present_to_apicid(cpu);
1147
1148         if (apicid != c->apicid) {
1149                 pr_err(FW_BUG "CPU%u: APIC id mismatch. Firmware: %x APIC: %x\n",
1150                        cpu, apicid, c->initial_apicid);
1151         }
1152         BUG_ON(topology_update_package_map(c->phys_proc_id, cpu));
1153 #else
1154         c->logical_proc_id = 0;
1155 #endif
1156 }
1157
1158 /*
1159  * This does the hard work of actually picking apart the CPU stuff...
1160  */
1161 static void identify_cpu(struct cpuinfo_x86 *c)
1162 {
1163         int i;
1164
1165         c->loops_per_jiffy = loops_per_jiffy;
1166         c->x86_cache_size = -1;
1167         c->x86_vendor = X86_VENDOR_UNKNOWN;
1168         c->x86_model = c->x86_mask = 0; /* So far unknown... */
1169         c->x86_vendor_id[0] = '\0'; /* Unset */
1170         c->x86_model_id[0] = '\0';  /* Unset */
1171         c->x86_max_cores = 1;
1172         c->x86_coreid_bits = 0;
1173         c->cu_id = 0xff;
1174 #ifdef CONFIG_X86_64
1175         c->x86_clflush_size = 64;
1176         c->x86_phys_bits = 36;
1177         c->x86_virt_bits = 48;
1178 #else
1179         c->cpuid_level = -1;    /* CPUID not detected */
1180         c->x86_clflush_size = 32;
1181         c->x86_phys_bits = 32;
1182         c->x86_virt_bits = 32;
1183 #endif
1184         c->x86_cache_alignment = c->x86_clflush_size;
1185         memset(&c->x86_capability, 0, sizeof c->x86_capability);
1186
1187         generic_identify(c);
1188
1189         if (this_cpu->c_identify)
1190                 this_cpu->c_identify(c);
1191
1192         /* Clear/Set all flags overridden by options, after probe */
1193         apply_forced_caps(c);
1194
1195 #ifdef CONFIG_X86_64
1196         c->apicid = apic->phys_pkg_id(c->initial_apicid, 0);
1197 #endif
1198
1199         /*
1200          * Vendor-specific initialization.  In this section we
1201          * canonicalize the feature flags, meaning if there are
1202          * features a certain CPU supports which CPUID doesn't
1203          * tell us, CPUID claiming incorrect flags, or other bugs,
1204          * we handle them here.
1205          *
1206          * At the end of this section, c->x86_capability better
1207          * indicate the features this CPU genuinely supports!
1208          */
1209         if (this_cpu->c_init)
1210                 this_cpu->c_init(c);
1211
1212         /* Disable the PN if appropriate */
1213         squash_the_stupid_serial_number(c);
1214
1215         /* Set up SMEP/SMAP/UMIP */
1216         setup_smep(c);
1217         setup_smap(c);
1218         setup_umip(c);
1219
1220         /*
1221          * The vendor-specific functions might have changed features.
1222          * Now we do "generic changes."
1223          */
1224
1225         /* Filter out anything that depends on CPUID levels we don't have */
1226         filter_cpuid_features(c, true);
1227
1228         /* If the model name is still unset, do table lookup. */
1229         if (!c->x86_model_id[0]) {
1230                 const char *p;
1231                 p = table_lookup_model(c);
1232                 if (p)
1233                         strcpy(c->x86_model_id, p);
1234                 else
1235                         /* Last resort... */
1236                         sprintf(c->x86_model_id, "%02x/%02x",
1237                                 c->x86, c->x86_model);
1238         }
1239
1240 #ifdef CONFIG_X86_64
1241         detect_ht(c);
1242 #endif
1243
1244         x86_init_rdrand(c);
1245         x86_init_cache_qos(c);
1246         setup_pku(c);
1247
1248         /*
1249          * Clear/Set all flags overridden by options, need do it
1250          * before following smp all cpus cap AND.
1251          */
1252         apply_forced_caps(c);
1253
1254         /*
1255          * On SMP, boot_cpu_data holds the common feature set between
1256          * all CPUs; so make sure that we indicate which features are
1257          * common between the CPUs.  The first time this routine gets
1258          * executed, c == &boot_cpu_data.
1259          */
1260         if (c != &boot_cpu_data) {
1261                 /* AND the already accumulated flags with these */
1262                 for (i = 0; i < NCAPINTS; i++)
1263                         boot_cpu_data.x86_capability[i] &= c->x86_capability[i];
1264
1265                 /* OR, i.e. replicate the bug flags */
1266                 for (i = NCAPINTS; i < NCAPINTS + NBUGINTS; i++)
1267                         c->x86_capability[i] |= boot_cpu_data.x86_capability[i];
1268         }
1269
1270         /* Init Machine Check Exception if available. */
1271         mcheck_cpu_init(c);
1272
1273         select_idle_routine(c);
1274
1275 #ifdef CONFIG_NUMA
1276         numa_add_cpu(smp_processor_id());
1277 #endif
1278 }
1279
1280 /*
1281  * Set up the CPU state needed to execute SYSENTER/SYSEXIT instructions
1282  * on 32-bit kernels:
1283  */
1284 #ifdef CONFIG_X86_32
1285 void enable_sep_cpu(void)
1286 {
1287         struct tss_struct *tss;
1288         int cpu;
1289
1290         if (!boot_cpu_has(X86_FEATURE_SEP))
1291                 return;
1292
1293         cpu = get_cpu();
1294         tss = &per_cpu(cpu_tss_rw, cpu);
1295
1296         /*
1297          * We cache MSR_IA32_SYSENTER_CS's value in the TSS's ss1 field --
1298          * see the big comment in struct x86_hw_tss's definition.
1299          */
1300
1301         tss->x86_tss.ss1 = __KERNEL_CS;
1302         wrmsr(MSR_IA32_SYSENTER_CS, tss->x86_tss.ss1, 0);
1303         wrmsr(MSR_IA32_SYSENTER_ESP, (unsigned long)(cpu_entry_stack(cpu) + 1), 0);
1304         wrmsr(MSR_IA32_SYSENTER_EIP, (unsigned long)entry_SYSENTER_32, 0);
1305
1306         put_cpu();
1307 }
1308 #endif
1309
1310 void __init identify_boot_cpu(void)
1311 {
1312         identify_cpu(&boot_cpu_data);
1313 #ifdef CONFIG_X86_32
1314         sysenter_setup();
1315         enable_sep_cpu();
1316 #endif
1317         cpu_detect_tlb(&boot_cpu_data);
1318 }
1319
1320 void identify_secondary_cpu(struct cpuinfo_x86 *c)
1321 {
1322         BUG_ON(c == &boot_cpu_data);
1323         identify_cpu(c);
1324 #ifdef CONFIG_X86_32
1325         enable_sep_cpu();
1326 #endif
1327         mtrr_ap_init();
1328         validate_apic_and_package_id(c);
1329 }
1330
1331 static __init int setup_noclflush(char *arg)
1332 {
1333         setup_clear_cpu_cap(X86_FEATURE_CLFLUSH);
1334         setup_clear_cpu_cap(X86_FEATURE_CLFLUSHOPT);
1335         return 1;
1336 }
1337 __setup("noclflush", setup_noclflush);
1338
1339 void print_cpu_info(struct cpuinfo_x86 *c)
1340 {
1341         const char *vendor = NULL;
1342
1343         if (c->x86_vendor < X86_VENDOR_NUM) {
1344                 vendor = this_cpu->c_vendor;
1345         } else {
1346                 if (c->cpuid_level >= 0)
1347                         vendor = c->x86_vendor_id;
1348         }
1349
1350         if (vendor && !strstr(c->x86_model_id, vendor))
1351                 pr_cont("%s ", vendor);
1352
1353         if (c->x86_model_id[0])
1354                 pr_cont("%s", c->x86_model_id);
1355         else
1356                 pr_cont("%d86", c->x86);
1357
1358         pr_cont(" (family: 0x%x, model: 0x%x", c->x86, c->x86_model);
1359
1360         if (c->x86_mask || c->cpuid_level >= 0)
1361                 pr_cont(", stepping: 0x%x)\n", c->x86_mask);
1362         else
1363                 pr_cont(")\n");
1364 }
1365
1366 /*
1367  * clearcpuid= was already parsed in fpu__init_parse_early_param.
1368  * But we need to keep a dummy __setup around otherwise it would
1369  * show up as an environment variable for init.
1370  */
1371 static __init int setup_clearcpuid(char *arg)
1372 {
1373         return 1;
1374 }
1375 __setup("clearcpuid=", setup_clearcpuid);
1376
1377 #ifdef CONFIG_X86_64
1378 DEFINE_PER_CPU_FIRST(union irq_stack_union,
1379                      irq_stack_union) __aligned(PAGE_SIZE) __visible;
1380
1381 /*
1382  * The following percpu variables are hot.  Align current_task to
1383  * cacheline size such that they fall in the same cacheline.
1384  */
1385 DEFINE_PER_CPU(struct task_struct *, current_task) ____cacheline_aligned =
1386         &init_task;
1387 EXPORT_PER_CPU_SYMBOL(current_task);
1388
1389 DEFINE_PER_CPU(char *, irq_stack_ptr) =
1390         init_per_cpu_var(irq_stack_union.irq_stack) + IRQ_STACK_SIZE;
1391
1392 DEFINE_PER_CPU(unsigned int, irq_count) __visible = -1;
1393
1394 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1395 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1396
1397 /* May not be marked __init: used by software suspend */
1398 void syscall_init(void)
1399 {
1400         extern char _entry_trampoline[];
1401         extern char entry_SYSCALL_64_trampoline[];
1402
1403         int cpu = smp_processor_id();
1404         unsigned long SYSCALL64_entry_trampoline =
1405                 (unsigned long)get_cpu_entry_area(cpu)->entry_trampoline +
1406                 (entry_SYSCALL_64_trampoline - _entry_trampoline);
1407
1408         wrmsr(MSR_STAR, 0, (__USER32_CS << 16) | __KERNEL_CS);
1409         if (static_cpu_has(X86_FEATURE_PTI))
1410                 wrmsrl(MSR_LSTAR, SYSCALL64_entry_trampoline);
1411         else
1412                 wrmsrl(MSR_LSTAR, (unsigned long)entry_SYSCALL_64);
1413
1414 #ifdef CONFIG_IA32_EMULATION
1415         wrmsrl(MSR_CSTAR, (unsigned long)entry_SYSCALL_compat);
1416         /*
1417          * This only works on Intel CPUs.
1418          * On AMD CPUs these MSRs are 32-bit, CPU truncates MSR_IA32_SYSENTER_EIP.
1419          * This does not cause SYSENTER to jump to the wrong location, because
1420          * AMD doesn't allow SYSENTER in long mode (either 32- or 64-bit).
1421          */
1422         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)__KERNEL_CS);
1423         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, (unsigned long)(cpu_entry_stack(cpu) + 1));
1424         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, (u64)entry_SYSENTER_compat);
1425 #else
1426         wrmsrl(MSR_CSTAR, (unsigned long)ignore_sysret);
1427         wrmsrl_safe(MSR_IA32_SYSENTER_CS, (u64)GDT_ENTRY_INVALID_SEG);
1428         wrmsrl_safe(MSR_IA32_SYSENTER_ESP, 0ULL);
1429         wrmsrl_safe(MSR_IA32_SYSENTER_EIP, 0ULL);
1430 #endif
1431
1432         /* Flags to clear on syscall */
1433         wrmsrl(MSR_SYSCALL_MASK,
1434                X86_EFLAGS_TF|X86_EFLAGS_DF|X86_EFLAGS_IF|
1435                X86_EFLAGS_IOPL|X86_EFLAGS_AC|X86_EFLAGS_NT);
1436 }
1437
1438 /*
1439  * Copies of the original ist values from the tss are only accessed during
1440  * debugging, no special alignment required.
1441  */
1442 DEFINE_PER_CPU(struct orig_ist, orig_ist);
1443
1444 static DEFINE_PER_CPU(unsigned long, debug_stack_addr);
1445 DEFINE_PER_CPU(int, debug_stack_usage);
1446
1447 int is_debug_stack(unsigned long addr)
1448 {
1449         return __this_cpu_read(debug_stack_usage) ||
1450                 (addr <= __this_cpu_read(debug_stack_addr) &&
1451                  addr > (__this_cpu_read(debug_stack_addr) - DEBUG_STKSZ));
1452 }
1453 NOKPROBE_SYMBOL(is_debug_stack);
1454
1455 DEFINE_PER_CPU(u32, debug_idt_ctr);
1456
1457 void debug_stack_set_zero(void)
1458 {
1459         this_cpu_inc(debug_idt_ctr);
1460         load_current_idt();
1461 }
1462 NOKPROBE_SYMBOL(debug_stack_set_zero);
1463
1464 void debug_stack_reset(void)
1465 {
1466         if (WARN_ON(!this_cpu_read(debug_idt_ctr)))
1467                 return;
1468         if (this_cpu_dec_return(debug_idt_ctr) == 0)
1469                 load_current_idt();
1470 }
1471 NOKPROBE_SYMBOL(debug_stack_reset);
1472
1473 #else   /* CONFIG_X86_64 */
1474
1475 DEFINE_PER_CPU(struct task_struct *, current_task) = &init_task;
1476 EXPORT_PER_CPU_SYMBOL(current_task);
1477 DEFINE_PER_CPU(int, __preempt_count) = INIT_PREEMPT_COUNT;
1478 EXPORT_PER_CPU_SYMBOL(__preempt_count);
1479
1480 /*
1481  * On x86_32, vm86 modifies tss.sp0, so sp0 isn't a reliable way to find
1482  * the top of the kernel stack.  Use an extra percpu variable to track the
1483  * top of the kernel stack directly.
1484  */
1485 DEFINE_PER_CPU(unsigned long, cpu_current_top_of_stack) =
1486         (unsigned long)&init_thread_union + THREAD_SIZE;
1487 EXPORT_PER_CPU_SYMBOL(cpu_current_top_of_stack);
1488
1489 #ifdef CONFIG_CC_STACKPROTECTOR
1490 DEFINE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
1491 #endif
1492
1493 #endif  /* CONFIG_X86_64 */
1494
1495 /*
1496  * Clear all 6 debug registers:
1497  */
1498 static void clear_all_debug_regs(void)
1499 {
1500         int i;
1501
1502         for (i = 0; i < 8; i++) {
1503                 /* Ignore db4, db5 */
1504                 if ((i == 4) || (i == 5))
1505                         continue;
1506
1507                 set_debugreg(0, i);
1508         }
1509 }
1510
1511 #ifdef CONFIG_KGDB
1512 /*
1513  * Restore debug regs if using kgdbwait and you have a kernel debugger
1514  * connection established.
1515  */
1516 static void dbg_restore_debug_regs(void)
1517 {
1518         if (unlikely(kgdb_connected && arch_kgdb_ops.correct_hw_break))
1519                 arch_kgdb_ops.correct_hw_break();
1520 }
1521 #else /* ! CONFIG_KGDB */
1522 #define dbg_restore_debug_regs()
1523 #endif /* ! CONFIG_KGDB */
1524
1525 static void wait_for_master_cpu(int cpu)
1526 {
1527 #ifdef CONFIG_SMP
1528         /*
1529          * wait for ACK from master CPU before continuing
1530          * with AP initialization
1531          */
1532         WARN_ON(cpumask_test_and_set_cpu(cpu, cpu_initialized_mask));
1533         while (!cpumask_test_cpu(cpu, cpu_callout_mask))
1534                 cpu_relax();
1535 #endif
1536 }
1537
1538 /*
1539  * cpu_init() initializes state that is per-CPU. Some data is already
1540  * initialized (naturally) in the bootstrap process, such as the GDT
1541  * and IDT. We reload them nevertheless, this function acts as a
1542  * 'CPU state barrier', nothing should get across.
1543  * A lot of state is already set up in PDA init for 64 bit
1544  */
1545 #ifdef CONFIG_X86_64
1546
1547 void cpu_init(void)
1548 {
1549         struct orig_ist *oist;
1550         struct task_struct *me;
1551         struct tss_struct *t;
1552         unsigned long v;
1553         int cpu = raw_smp_processor_id();
1554         int i;
1555
1556         wait_for_master_cpu(cpu);
1557
1558         /*
1559          * Initialize the CR4 shadow before doing anything that could
1560          * try to read it.
1561          */
1562         cr4_init_shadow();
1563
1564         if (cpu)
1565                 load_ucode_ap();
1566
1567         t = &per_cpu(cpu_tss_rw, cpu);
1568         oist = &per_cpu(orig_ist, cpu);
1569
1570 #ifdef CONFIG_NUMA
1571         if (this_cpu_read(numa_node) == 0 &&
1572             early_cpu_to_node(cpu) != NUMA_NO_NODE)
1573                 set_numa_node(early_cpu_to_node(cpu));
1574 #endif
1575
1576         me = current;
1577
1578         pr_debug("Initializing CPU#%d\n", cpu);
1579
1580         cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1581
1582         /*
1583          * Initialize the per-CPU GDT with the boot GDT,
1584          * and set up the GDT descriptor:
1585          */
1586
1587         switch_to_new_gdt(cpu);
1588         loadsegment(fs, 0);
1589
1590         load_current_idt();
1591
1592         memset(me->thread.tls_array, 0, GDT_ENTRY_TLS_ENTRIES * 8);
1593         syscall_init();
1594
1595         wrmsrl(MSR_FS_BASE, 0);
1596         wrmsrl(MSR_KERNEL_GS_BASE, 0);
1597         barrier();
1598
1599         x86_configure_nx();
1600         x2apic_setup();
1601
1602         /*
1603          * set up and load the per-CPU TSS
1604          */
1605         if (!oist->ist[0]) {
1606                 char *estacks = get_cpu_entry_area(cpu)->exception_stacks;
1607
1608                 for (v = 0; v < N_EXCEPTION_STACKS; v++) {
1609                         estacks += exception_stack_sizes[v];
1610                         oist->ist[v] = t->x86_tss.ist[v] =
1611                                         (unsigned long)estacks;
1612                         if (v == DEBUG_STACK-1)
1613                                 per_cpu(debug_stack_addr, cpu) = (unsigned long)estacks;
1614                 }
1615         }
1616
1617         t->x86_tss.io_bitmap_base = IO_BITMAP_OFFSET;
1618
1619         /*
1620          * <= is required because the CPU will access up to
1621          * 8 bits beyond the end of the IO permission bitmap.
1622          */
1623         for (i = 0; i <= IO_BITMAP_LONGS; i++)
1624                 t->io_bitmap[i] = ~0UL;
1625
1626         mmgrab(&init_mm);
1627         me->active_mm = &init_mm;
1628         BUG_ON(me->mm);
1629         initialize_tlbstate_and_flush();
1630         enter_lazy_tlb(&init_mm, me);
1631
1632         /*
1633          * Initialize the TSS.  sp0 points to the entry trampoline stack
1634          * regardless of what task is running.
1635          */
1636         set_tss_desc(cpu, &get_cpu_entry_area(cpu)->tss.x86_tss);
1637         load_TR_desc();
1638         load_sp0((unsigned long)(cpu_entry_stack(cpu) + 1));
1639
1640         load_mm_ldt(&init_mm);
1641
1642         clear_all_debug_regs();
1643         dbg_restore_debug_regs();
1644
1645         fpu__init_cpu();
1646
1647         if (is_uv_system())
1648                 uv_cpu_init();
1649
1650         load_fixmap_gdt(cpu);
1651 }
1652
1653 #else
1654
1655 void cpu_init(void)
1656 {
1657         int cpu = smp_processor_id();
1658         struct task_struct *curr = current;
1659         struct tss_struct *t = &per_cpu(cpu_tss_rw, cpu);
1660
1661         wait_for_master_cpu(cpu);
1662
1663         /*
1664          * Initialize the CR4 shadow before doing anything that could
1665          * try to read it.
1666          */
1667         cr4_init_shadow();
1668
1669         show_ucode_info_early();
1670
1671         pr_info("Initializing CPU#%d\n", cpu);
1672
1673         if (cpu_feature_enabled(X86_FEATURE_VME) ||
1674             boot_cpu_has(X86_FEATURE_TSC) ||
1675             boot_cpu_has(X86_FEATURE_DE))
1676                 cr4_clear_bits(X86_CR4_VME|X86_CR4_PVI|X86_CR4_TSD|X86_CR4_DE);
1677
1678         load_current_idt();
1679         switch_to_new_gdt(cpu);
1680
1681         /*
1682          * Set up and load the per-CPU TSS and LDT
1683          */
1684         mmgrab(&init_mm);
1685         curr->active_mm = &init_mm;
1686         BUG_ON(curr->mm);
1687         initialize_tlbstate_and_flush();
1688         enter_lazy_tlb(&init_mm, curr);
1689
1690         /*
1691          * Initialize the TSS.  Don't bother initializing sp0, as the initial
1692          * task never enters user mode.
1693          */
1694         set_tss_desc(cpu, &get_cpu_entry_area(cpu)->tss.x86_tss);
1695         load_TR_desc();
1696
1697         load_mm_ldt(&init_mm);
1698
1699         t->x86_tss.io_bitmap_base = IO_BITMAP_OFFSET;
1700
1701 #ifdef CONFIG_DOUBLEFAULT
1702         /* Set up doublefault TSS pointer in the GDT */
1703         __set_tss_desc(cpu, GDT_ENTRY_DOUBLEFAULT_TSS, &doublefault_tss);
1704 #endif
1705
1706         clear_all_debug_regs();
1707         dbg_restore_debug_regs();
1708
1709         fpu__init_cpu();
1710
1711         load_fixmap_gdt(cpu);
1712 }
1713 #endif
1714
1715 static void bsp_resume(void)
1716 {
1717         if (this_cpu->c_bsp_resume)
1718                 this_cpu->c_bsp_resume(&boot_cpu_data);
1719 }
1720
1721 static struct syscore_ops cpu_syscore_ops = {
1722         .resume         = bsp_resume,
1723 };
1724
1725 static int __init init_cpu_syscore(void)
1726 {
1727         register_syscore_ops(&cpu_syscore_ops);
1728         return 0;
1729 }
1730 core_initcall(init_cpu_syscore);