Merge branch 'upstream-linus' of git://git.kernel.org/pub/scm/linux/kernel/git/mfashe...
[sfrench/cifs-2.6.git] / arch / x86 / kernel / apic_32.c
1 /*
2  *      Local APIC handling, local APIC timers
3  *
4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
5  *
6  *      Fixes
7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
8  *                                      thanks to Eric Gilmore
9  *                                      and Rolf G. Tews
10  *                                      for testing these extensively.
11  *      Maciej W. Rozycki       :       Various updates and fixes.
12  *      Mikael Pettersson       :       Power Management for UP-APIC.
13  *      Pavel Machek and
14  *      Mikael Pettersson       :       PM converted to driver model.
15  */
16
17 #include <linux/init.h>
18
19 #include <linux/mm.h>
20 #include <linux/delay.h>
21 #include <linux/bootmem.h>
22 #include <linux/interrupt.h>
23 #include <linux/mc146818rtc.h>
24 #include <linux/kernel_stat.h>
25 #include <linux/sysdev.h>
26 #include <linux/cpu.h>
27 #include <linux/clockchips.h>
28 #include <linux/acpi_pmtmr.h>
29 #include <linux/module.h>
30 #include <linux/dmi.h>
31
32 #include <asm/atomic.h>
33 #include <asm/smp.h>
34 #include <asm/mtrr.h>
35 #include <asm/mpspec.h>
36 #include <asm/desc.h>
37 #include <asm/arch_hooks.h>
38 #include <asm/hpet.h>
39 #include <asm/i8253.h>
40 #include <asm/nmi.h>
41
42 #include <mach_apic.h>
43 #include <mach_apicdef.h>
44 #include <mach_ipi.h>
45
46 /*
47  * Sanity check
48  */
49 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
50 # error SPURIOUS_APIC_VECTOR definition error
51 #endif
52
53 unsigned long mp_lapic_addr;
54
55 /*
56  * Knob to control our willingness to enable the local APIC.
57  *
58  * +1=force-enable
59  */
60 static int force_enable_local_apic;
61 int disable_apic;
62
63 /* Local APIC timer verification ok */
64 static int local_apic_timer_verify_ok;
65 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
66 static int local_apic_timer_disabled;
67 /* Local APIC timer works in C2 */
68 int local_apic_timer_c2_ok;
69 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
70
71 int first_system_vector = 0xfe;
72
73 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
74
75 /*
76  * Debug level, exported for io_apic.c
77  */
78 int apic_verbosity;
79
80 int pic_mode;
81
82 /* Have we found an MP table */
83 int smp_found_config;
84
85 static struct resource lapic_resource = {
86         .name = "Local APIC",
87         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
88 };
89
90 static unsigned int calibration_result;
91
92 static int lapic_next_event(unsigned long delta,
93                             struct clock_event_device *evt);
94 static void lapic_timer_setup(enum clock_event_mode mode,
95                               struct clock_event_device *evt);
96 static void lapic_timer_broadcast(cpumask_t mask);
97 static void apic_pm_activate(void);
98
99 /*
100  * The local apic timer can be used for any function which is CPU local.
101  */
102 static struct clock_event_device lapic_clockevent = {
103         .name           = "lapic",
104         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
105                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
106         .shift          = 32,
107         .set_mode       = lapic_timer_setup,
108         .set_next_event = lapic_next_event,
109         .broadcast      = lapic_timer_broadcast,
110         .rating         = 100,
111         .irq            = -1,
112 };
113 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
114
115 /* Local APIC was disabled by the BIOS and enabled by the kernel */
116 static int enabled_via_apicbase;
117
118 static unsigned long apic_phys;
119
120 /*
121  * Get the LAPIC version
122  */
123 static inline int lapic_get_version(void)
124 {
125         return GET_APIC_VERSION(apic_read(APIC_LVR));
126 }
127
128 /*
129  * Check, if the APIC is integrated or a separate chip
130  */
131 static inline int lapic_is_integrated(void)
132 {
133         return APIC_INTEGRATED(lapic_get_version());
134 }
135
136 /*
137  * Check, whether this is a modern or a first generation APIC
138  */
139 static int modern_apic(void)
140 {
141         /* AMD systems use old APIC versions, so check the CPU */
142         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
143             boot_cpu_data.x86 >= 0xf)
144                 return 1;
145         return lapic_get_version() >= 0x14;
146 }
147
148 void apic_wait_icr_idle(void)
149 {
150         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
151                 cpu_relax();
152 }
153
154 u32 safe_apic_wait_icr_idle(void)
155 {
156         u32 send_status;
157         int timeout;
158
159         timeout = 0;
160         do {
161                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
162                 if (!send_status)
163                         break;
164                 udelay(100);
165         } while (timeout++ < 1000);
166
167         return send_status;
168 }
169
170 /**
171  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
172  */
173 void __cpuinit enable_NMI_through_LVT0(void)
174 {
175         unsigned int v = APIC_DM_NMI;
176
177         /* Level triggered for 82489DX */
178         if (!lapic_is_integrated())
179                 v |= APIC_LVT_LEVEL_TRIGGER;
180         apic_write_around(APIC_LVT0, v);
181 }
182
183 /**
184  * get_physical_broadcast - Get number of physical broadcast IDs
185  */
186 int get_physical_broadcast(void)
187 {
188         return modern_apic() ? 0xff : 0xf;
189 }
190
191 /**
192  * lapic_get_maxlvt - get the maximum number of local vector table entries
193  */
194 int lapic_get_maxlvt(void)
195 {
196         unsigned int v = apic_read(APIC_LVR);
197
198         /* 82489DXs do not report # of LVT entries. */
199         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
200 }
201
202 /*
203  * Local APIC timer
204  */
205
206 /* Clock divisor is set to 16 */
207 #define APIC_DIVISOR 16
208
209 /*
210  * This function sets up the local APIC timer, with a timeout of
211  * 'clocks' APIC bus clock. During calibration we actually call
212  * this function twice on the boot CPU, once with a bogus timeout
213  * value, second time for real. The other (noncalibrating) CPUs
214  * call this function only once, with the real, calibrated value.
215  *
216  * We do reads before writes even if unnecessary, to get around the
217  * P5 APIC double write bug.
218  */
219 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
220 {
221         unsigned int lvtt_value, tmp_value;
222
223         lvtt_value = LOCAL_TIMER_VECTOR;
224         if (!oneshot)
225                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
226         if (!lapic_is_integrated())
227                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
228
229         if (!irqen)
230                 lvtt_value |= APIC_LVT_MASKED;
231
232         apic_write_around(APIC_LVTT, lvtt_value);
233
234         /*
235          * Divide PICLK by 16
236          */
237         tmp_value = apic_read(APIC_TDCR);
238         apic_write_around(APIC_TDCR, (tmp_value
239                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
240                                 | APIC_TDR_DIV_16);
241
242         if (!oneshot)
243                 apic_write_around(APIC_TMICT, clocks/APIC_DIVISOR);
244 }
245
246 /*
247  * Program the next event, relative to now
248  */
249 static int lapic_next_event(unsigned long delta,
250                             struct clock_event_device *evt)
251 {
252         apic_write_around(APIC_TMICT, delta);
253         return 0;
254 }
255
256 /*
257  * Setup the lapic timer in periodic or oneshot mode
258  */
259 static void lapic_timer_setup(enum clock_event_mode mode,
260                               struct clock_event_device *evt)
261 {
262         unsigned long flags;
263         unsigned int v;
264
265         /* Lapic used for broadcast ? */
266         if (!local_apic_timer_verify_ok)
267                 return;
268
269         local_irq_save(flags);
270
271         switch (mode) {
272         case CLOCK_EVT_MODE_PERIODIC:
273         case CLOCK_EVT_MODE_ONESHOT:
274                 __setup_APIC_LVTT(calibration_result,
275                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
276                 break;
277         case CLOCK_EVT_MODE_UNUSED:
278         case CLOCK_EVT_MODE_SHUTDOWN:
279                 v = apic_read(APIC_LVTT);
280                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
281                 apic_write_around(APIC_LVTT, v);
282                 break;
283         case CLOCK_EVT_MODE_RESUME:
284                 /* Nothing to do here */
285                 break;
286         }
287
288         local_irq_restore(flags);
289 }
290
291 /*
292  * Local APIC timer broadcast function
293  */
294 static void lapic_timer_broadcast(cpumask_t mask)
295 {
296 #ifdef CONFIG_SMP
297         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
298 #endif
299 }
300
301 /*
302  * Setup the local APIC timer for this CPU. Copy the initilized values
303  * of the boot CPU and register the clock event in the framework.
304  */
305 static void __devinit setup_APIC_timer(void)
306 {
307         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
308
309         memcpy(levt, &lapic_clockevent, sizeof(*levt));
310         levt->cpumask = cpumask_of_cpu(smp_processor_id());
311
312         clockevents_register_device(levt);
313 }
314
315 /*
316  * In this functions we calibrate APIC bus clocks to the external timer.
317  *
318  * We want to do the calibration only once since we want to have local timer
319  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
320  * frequency.
321  *
322  * This was previously done by reading the PIT/HPET and waiting for a wrap
323  * around to find out, that a tick has elapsed. I have a box, where the PIT
324  * readout is broken, so it never gets out of the wait loop again. This was
325  * also reported by others.
326  *
327  * Monitoring the jiffies value is inaccurate and the clockevents
328  * infrastructure allows us to do a simple substitution of the interrupt
329  * handler.
330  *
331  * The calibration routine also uses the pm_timer when possible, as the PIT
332  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
333  * back to normal later in the boot process).
334  */
335
336 #define LAPIC_CAL_LOOPS         (HZ/10)
337
338 static __initdata int lapic_cal_loops = -1;
339 static __initdata long lapic_cal_t1, lapic_cal_t2;
340 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
341 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
342 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
343
344 /*
345  * Temporary interrupt handler.
346  */
347 static void __init lapic_cal_handler(struct clock_event_device *dev)
348 {
349         unsigned long long tsc = 0;
350         long tapic = apic_read(APIC_TMCCT);
351         unsigned long pm = acpi_pm_read_early();
352
353         if (cpu_has_tsc)
354                 rdtscll(tsc);
355
356         switch (lapic_cal_loops++) {
357         case 0:
358                 lapic_cal_t1 = tapic;
359                 lapic_cal_tsc1 = tsc;
360                 lapic_cal_pm1 = pm;
361                 lapic_cal_j1 = jiffies;
362                 break;
363
364         case LAPIC_CAL_LOOPS:
365                 lapic_cal_t2 = tapic;
366                 lapic_cal_tsc2 = tsc;
367                 if (pm < lapic_cal_pm1)
368                         pm += ACPI_PM_OVRRUN;
369                 lapic_cal_pm2 = pm;
370                 lapic_cal_j2 = jiffies;
371                 break;
372         }
373 }
374
375 /*
376  * Setup the boot APIC
377  *
378  * Calibrate and verify the result.
379  */
380 void __init setup_boot_APIC_clock(void)
381 {
382         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
383         const long pm_100ms = PMTMR_TICKS_PER_SEC/10;
384         const long pm_thresh = pm_100ms/100;
385         void (*real_handler)(struct clock_event_device *dev);
386         unsigned long deltaj;
387         long delta, deltapm;
388         int pm_referenced = 0;
389
390         /*
391          * The local apic timer can be disabled via the kernel
392          * commandline or from the CPU detection code. Register the lapic
393          * timer as a dummy clock event source on SMP systems, so the
394          * broadcast mechanism is used. On UP systems simply ignore it.
395          */
396         if (local_apic_timer_disabled) {
397                 /* No broadcast on UP ! */
398                 if (num_possible_cpus() > 1) {
399                         lapic_clockevent.mult = 1;
400                         setup_APIC_timer();
401                 }
402                 return;
403         }
404
405         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
406                     "calibrating APIC timer ...\n");
407
408         local_irq_disable();
409
410         /* Replace the global interrupt handler */
411         real_handler = global_clock_event->event_handler;
412         global_clock_event->event_handler = lapic_cal_handler;
413
414         /*
415          * Setup the APIC counter to 1e9. There is no way the lapic
416          * can underflow in the 100ms detection time frame
417          */
418         __setup_APIC_LVTT(1000000000, 0, 0);
419
420         /* Let the interrupts run */
421         local_irq_enable();
422
423         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
424                 cpu_relax();
425
426         local_irq_disable();
427
428         /* Restore the real event handler */
429         global_clock_event->event_handler = real_handler;
430
431         /* Build delta t1-t2 as apic timer counts down */
432         delta = lapic_cal_t1 - lapic_cal_t2;
433         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
434
435         /* Check, if the PM timer is available */
436         deltapm = lapic_cal_pm2 - lapic_cal_pm1;
437         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
438
439         if (deltapm) {
440                 unsigned long mult;
441                 u64 res;
442
443                 mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
444
445                 if (deltapm > (pm_100ms - pm_thresh) &&
446                     deltapm < (pm_100ms + pm_thresh)) {
447                         apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
448                 } else {
449                         res = (((u64) deltapm) *  mult) >> 22;
450                         do_div(res, 1000000);
451                         printk(KERN_WARNING "APIC calibration not consistent "
452                                "with PM Timer: %ldms instead of 100ms\n",
453                                (long)res);
454                         /* Correct the lapic counter value */
455                         res = (((u64) delta) * pm_100ms);
456                         do_div(res, deltapm);
457                         printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
458                                "%lu (%ld)\n", (unsigned long) res, delta);
459                         delta = (long) res;
460                 }
461                 pm_referenced = 1;
462         }
463
464         /* Calculate the scaled math multiplication factor */
465         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
466                                        lapic_clockevent.shift);
467         lapic_clockevent.max_delta_ns =
468                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
469         lapic_clockevent.min_delta_ns =
470                 clockevent_delta2ns(0xF, &lapic_clockevent);
471
472         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
473
474         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
475         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
476         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
477                     calibration_result);
478
479         if (cpu_has_tsc) {
480                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
481                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
482                             "%ld.%04ld MHz.\n",
483                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
484                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
485         }
486
487         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
488                     "%u.%04u MHz.\n",
489                     calibration_result / (1000000 / HZ),
490                     calibration_result % (1000000 / HZ));
491
492         local_apic_timer_verify_ok = 1;
493
494         /*
495          * Do a sanity check on the APIC calibration result
496          */
497         if (calibration_result < (1000000 / HZ)) {
498                 local_irq_enable();
499                 printk(KERN_WARNING
500                        "APIC frequency too slow, disabling apic timer\n");
501                 /* No broadcast on UP ! */
502                 if (num_possible_cpus() > 1)
503                         setup_APIC_timer();
504                 return;
505         }
506
507         /* We trust the pm timer based calibration */
508         if (!pm_referenced) {
509                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
510
511                 /*
512                  * Setup the apic timer manually
513                  */
514                 levt->event_handler = lapic_cal_handler;
515                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
516                 lapic_cal_loops = -1;
517
518                 /* Let the interrupts run */
519                 local_irq_enable();
520
521                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
522                         cpu_relax();
523
524                 local_irq_disable();
525
526                 /* Stop the lapic timer */
527                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
528
529                 local_irq_enable();
530
531                 /* Jiffies delta */
532                 deltaj = lapic_cal_j2 - lapic_cal_j1;
533                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
534
535                 /* Check, if the jiffies result is consistent */
536                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
537                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
538                 else
539                         local_apic_timer_verify_ok = 0;
540         } else
541                 local_irq_enable();
542
543         if (!local_apic_timer_verify_ok) {
544                 printk(KERN_WARNING
545                        "APIC timer disabled due to verification failure.\n");
546                 /* No broadcast on UP ! */
547                 if (num_possible_cpus() == 1)
548                         return;
549         } else {
550                 /*
551                  * If nmi_watchdog is set to IO_APIC, we need the
552                  * PIT/HPET going.  Otherwise register lapic as a dummy
553                  * device.
554                  */
555                 if (nmi_watchdog != NMI_IO_APIC)
556                         lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
557                 else
558                         printk(KERN_WARNING "APIC timer registered as dummy,"
559                                 " due to nmi_watchdog=%d!\n", nmi_watchdog);
560         }
561
562         /* Setup the lapic or request the broadcast */
563         setup_APIC_timer();
564 }
565
566 void __devinit setup_secondary_APIC_clock(void)
567 {
568         setup_APIC_timer();
569 }
570
571 /*
572  * The guts of the apic timer interrupt
573  */
574 static void local_apic_timer_interrupt(void)
575 {
576         int cpu = smp_processor_id();
577         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
578
579         /*
580          * Normally we should not be here till LAPIC has been initialized but
581          * in some cases like kdump, its possible that there is a pending LAPIC
582          * timer interrupt from previous kernel's context and is delivered in
583          * new kernel the moment interrupts are enabled.
584          *
585          * Interrupts are enabled early and LAPIC is setup much later, hence
586          * its possible that when we get here evt->event_handler is NULL.
587          * Check for event_handler being NULL and discard the interrupt as
588          * spurious.
589          */
590         if (!evt->event_handler) {
591                 printk(KERN_WARNING
592                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
593                 /* Switch it off */
594                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
595                 return;
596         }
597
598         /*
599          * the NMI deadlock-detector uses this.
600          */
601         per_cpu(irq_stat, cpu).apic_timer_irqs++;
602
603         evt->event_handler(evt);
604 }
605
606 /*
607  * Local APIC timer interrupt. This is the most natural way for doing
608  * local interrupts, but local timer interrupts can be emulated by
609  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
610  *
611  * [ if a single-CPU system runs an SMP kernel then we call the local
612  *   interrupt as well. Thus we cannot inline the local irq ... ]
613  */
614 void smp_apic_timer_interrupt(struct pt_regs *regs)
615 {
616         struct pt_regs *old_regs = set_irq_regs(regs);
617
618         /*
619          * NOTE! We'd better ACK the irq immediately,
620          * because timer handling can be slow.
621          */
622         ack_APIC_irq();
623         /*
624          * update_process_times() expects us to have done irq_enter().
625          * Besides, if we don't timer interrupts ignore the global
626          * interrupt lock, which is the WrongThing (tm) to do.
627          */
628         irq_enter();
629         local_apic_timer_interrupt();
630         irq_exit();
631
632         set_irq_regs(old_regs);
633 }
634
635 int setup_profiling_timer(unsigned int multiplier)
636 {
637         return -EINVAL;
638 }
639
640 /*
641  * Setup extended LVT, AMD specific (K8, family 10h)
642  *
643  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
644  * MCE interrupts are supported. Thus MCE offset must be set to 0.
645  */
646
647 #define APIC_EILVT_LVTOFF_MCE 0
648 #define APIC_EILVT_LVTOFF_IBS 1
649
650 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
651 {
652         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
653         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
654         apic_write(reg, v);
655 }
656
657 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
658 {
659         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
660         return APIC_EILVT_LVTOFF_MCE;
661 }
662
663 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
664 {
665         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
666         return APIC_EILVT_LVTOFF_IBS;
667 }
668
669 /*
670  * Local APIC start and shutdown
671  */
672
673 /**
674  * clear_local_APIC - shutdown the local APIC
675  *
676  * This is called, when a CPU is disabled and before rebooting, so the state of
677  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
678  * leftovers during boot.
679  */
680 void clear_local_APIC(void)
681 {
682         int maxlvt;
683         u32 v;
684
685         /* APIC hasn't been mapped yet */
686         if (!apic_phys)
687                 return;
688
689         maxlvt = lapic_get_maxlvt();
690         /*
691          * Masking an LVT entry can trigger a local APIC error
692          * if the vector is zero. Mask LVTERR first to prevent this.
693          */
694         if (maxlvt >= 3) {
695                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
696                 apic_write_around(APIC_LVTERR, v | APIC_LVT_MASKED);
697         }
698         /*
699          * Careful: we have to set masks only first to deassert
700          * any level-triggered sources.
701          */
702         v = apic_read(APIC_LVTT);
703         apic_write_around(APIC_LVTT, v | APIC_LVT_MASKED);
704         v = apic_read(APIC_LVT0);
705         apic_write_around(APIC_LVT0, v | APIC_LVT_MASKED);
706         v = apic_read(APIC_LVT1);
707         apic_write_around(APIC_LVT1, v | APIC_LVT_MASKED);
708         if (maxlvt >= 4) {
709                 v = apic_read(APIC_LVTPC);
710                 apic_write_around(APIC_LVTPC, v | APIC_LVT_MASKED);
711         }
712
713         /* lets not touch this if we didn't frob it */
714 #ifdef CONFIG_X86_MCE_P4THERMAL
715         if (maxlvt >= 5) {
716                 v = apic_read(APIC_LVTTHMR);
717                 apic_write_around(APIC_LVTTHMR, v | APIC_LVT_MASKED);
718         }
719 #endif
720         /*
721          * Clean APIC state for other OSs:
722          */
723         apic_write_around(APIC_LVTT, APIC_LVT_MASKED);
724         apic_write_around(APIC_LVT0, APIC_LVT_MASKED);
725         apic_write_around(APIC_LVT1, APIC_LVT_MASKED);
726         if (maxlvt >= 3)
727                 apic_write_around(APIC_LVTERR, APIC_LVT_MASKED);
728         if (maxlvt >= 4)
729                 apic_write_around(APIC_LVTPC, APIC_LVT_MASKED);
730
731 #ifdef CONFIG_X86_MCE_P4THERMAL
732         if (maxlvt >= 5)
733                 apic_write_around(APIC_LVTTHMR, APIC_LVT_MASKED);
734 #endif
735         /* Integrated APIC (!82489DX) ? */
736         if (lapic_is_integrated()) {
737                 if (maxlvt > 3)
738                         /* Clear ESR due to Pentium errata 3AP and 11AP */
739                         apic_write(APIC_ESR, 0);
740                 apic_read(APIC_ESR);
741         }
742 }
743
744 /**
745  * disable_local_APIC - clear and disable the local APIC
746  */
747 void disable_local_APIC(void)
748 {
749         unsigned long value;
750
751         clear_local_APIC();
752
753         /*
754          * Disable APIC (implies clearing of registers
755          * for 82489DX!).
756          */
757         value = apic_read(APIC_SPIV);
758         value &= ~APIC_SPIV_APIC_ENABLED;
759         apic_write_around(APIC_SPIV, value);
760
761         /*
762          * When LAPIC was disabled by the BIOS and enabled by the kernel,
763          * restore the disabled state.
764          */
765         if (enabled_via_apicbase) {
766                 unsigned int l, h;
767
768                 rdmsr(MSR_IA32_APICBASE, l, h);
769                 l &= ~MSR_IA32_APICBASE_ENABLE;
770                 wrmsr(MSR_IA32_APICBASE, l, h);
771         }
772 }
773
774 /*
775  * If Linux enabled the LAPIC against the BIOS default disable it down before
776  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
777  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
778  * for the case where Linux didn't enable the LAPIC.
779  */
780 void lapic_shutdown(void)
781 {
782         unsigned long flags;
783
784         if (!cpu_has_apic)
785                 return;
786
787         local_irq_save(flags);
788         clear_local_APIC();
789
790         if (enabled_via_apicbase)
791                 disable_local_APIC();
792
793         local_irq_restore(flags);
794 }
795
796 /*
797  * This is to verify that we're looking at a real local APIC.
798  * Check these against your board if the CPUs aren't getting
799  * started for no apparent reason.
800  */
801 int __init verify_local_APIC(void)
802 {
803         unsigned int reg0, reg1;
804
805         /*
806          * The version register is read-only in a real APIC.
807          */
808         reg0 = apic_read(APIC_LVR);
809         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
810         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
811         reg1 = apic_read(APIC_LVR);
812         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
813
814         /*
815          * The two version reads above should print the same
816          * numbers.  If the second one is different, then we
817          * poke at a non-APIC.
818          */
819         if (reg1 != reg0)
820                 return 0;
821
822         /*
823          * Check if the version looks reasonably.
824          */
825         reg1 = GET_APIC_VERSION(reg0);
826         if (reg1 == 0x00 || reg1 == 0xff)
827                 return 0;
828         reg1 = lapic_get_maxlvt();
829         if (reg1 < 0x02 || reg1 == 0xff)
830                 return 0;
831
832         /*
833          * The ID register is read/write in a real APIC.
834          */
835         reg0 = apic_read(APIC_ID);
836         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
837
838         /*
839          * The next two are just to see if we have sane values.
840          * They're only really relevant if we're in Virtual Wire
841          * compatibility mode, but most boxes are anymore.
842          */
843         reg0 = apic_read(APIC_LVT0);
844         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
845         reg1 = apic_read(APIC_LVT1);
846         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
847
848         return 1;
849 }
850
851 /**
852  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
853  */
854 void __init sync_Arb_IDs(void)
855 {
856         /*
857          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
858          * needed on AMD.
859          */
860         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
861                 return;
862         /*
863          * Wait for idle.
864          */
865         apic_wait_icr_idle();
866
867         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
868         apic_write_around(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
869                                 | APIC_DM_INIT);
870 }
871
872 /*
873  * An initial setup of the virtual wire mode.
874  */
875 void __init init_bsp_APIC(void)
876 {
877         unsigned long value;
878
879         /*
880          * Don't do the setup now if we have a SMP BIOS as the
881          * through-I/O-APIC virtual wire mode might be active.
882          */
883         if (smp_found_config || !cpu_has_apic)
884                 return;
885
886         /*
887          * Do not trust the local APIC being empty at bootup.
888          */
889         clear_local_APIC();
890
891         /*
892          * Enable APIC.
893          */
894         value = apic_read(APIC_SPIV);
895         value &= ~APIC_VECTOR_MASK;
896         value |= APIC_SPIV_APIC_ENABLED;
897
898         /* This bit is reserved on P4/Xeon and should be cleared */
899         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
900             (boot_cpu_data.x86 == 15))
901                 value &= ~APIC_SPIV_FOCUS_DISABLED;
902         else
903                 value |= APIC_SPIV_FOCUS_DISABLED;
904         value |= SPURIOUS_APIC_VECTOR;
905         apic_write_around(APIC_SPIV, value);
906
907         /*
908          * Set up the virtual wire mode.
909          */
910         apic_write_around(APIC_LVT0, APIC_DM_EXTINT);
911         value = APIC_DM_NMI;
912         if (!lapic_is_integrated())             /* 82489DX */
913                 value |= APIC_LVT_LEVEL_TRIGGER;
914         apic_write_around(APIC_LVT1, value);
915 }
916
917 static void __cpuinit lapic_setup_esr(void)
918 {
919         unsigned long oldvalue, value, maxlvt;
920         if (lapic_is_integrated() && !esr_disable) {
921                 /* !82489DX */
922                 maxlvt = lapic_get_maxlvt();
923                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
924                         apic_write(APIC_ESR, 0);
925                 oldvalue = apic_read(APIC_ESR);
926
927                 /* enables sending errors */
928                 value = ERROR_APIC_VECTOR;
929                 apic_write_around(APIC_LVTERR, value);
930                 /*
931                  * spec says clear errors after enabling vector.
932                  */
933                 if (maxlvt > 3)
934                         apic_write(APIC_ESR, 0);
935                 value = apic_read(APIC_ESR);
936                 if (value != oldvalue)
937                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
938                                 "vector: 0x%08lx  after: 0x%08lx\n",
939                                 oldvalue, value);
940         } else {
941                 if (esr_disable)
942                         /*
943                          * Something untraceable is creating bad interrupts on
944                          * secondary quads ... for the moment, just leave the
945                          * ESR disabled - we can't do anything useful with the
946                          * errors anyway - mbligh
947                          */
948                         printk(KERN_INFO "Leaving ESR disabled.\n");
949                 else
950                         printk(KERN_INFO "No ESR for 82489DX.\n");
951         }
952 }
953
954
955 /**
956  * setup_local_APIC - setup the local APIC
957  */
958 void __cpuinit setup_local_APIC(void)
959 {
960         unsigned long value, integrated;
961         int i, j;
962
963         /* Pound the ESR really hard over the head with a big hammer - mbligh */
964         if (esr_disable) {
965                 apic_write(APIC_ESR, 0);
966                 apic_write(APIC_ESR, 0);
967                 apic_write(APIC_ESR, 0);
968                 apic_write(APIC_ESR, 0);
969         }
970
971         integrated = lapic_is_integrated();
972
973         /*
974          * Double-check whether this APIC is really registered.
975          */
976         if (!apic_id_registered())
977                 WARN_ON_ONCE(1);
978
979         /*
980          * Intel recommends to set DFR, LDR and TPR before enabling
981          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
982          * document number 292116).  So here it goes...
983          */
984         init_apic_ldr();
985
986         /*
987          * Set Task Priority to 'accept all'. We never change this
988          * later on.
989          */
990         value = apic_read(APIC_TASKPRI);
991         value &= ~APIC_TPRI_MASK;
992         apic_write_around(APIC_TASKPRI, value);
993
994         /*
995          * After a crash, we no longer service the interrupts and a pending
996          * interrupt from previous kernel might still have ISR bit set.
997          *
998          * Most probably by now CPU has serviced that pending interrupt and
999          * it might not have done the ack_APIC_irq() because it thought,
1000          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1001          * does not clear the ISR bit and cpu thinks it has already serivced
1002          * the interrupt. Hence a vector might get locked. It was noticed
1003          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1004          */
1005         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1006                 value = apic_read(APIC_ISR + i*0x10);
1007                 for (j = 31; j >= 0; j--) {
1008                         if (value & (1<<j))
1009                                 ack_APIC_irq();
1010                 }
1011         }
1012
1013         /*
1014          * Now that we are all set up, enable the APIC
1015          */
1016         value = apic_read(APIC_SPIV);
1017         value &= ~APIC_VECTOR_MASK;
1018         /*
1019          * Enable APIC
1020          */
1021         value |= APIC_SPIV_APIC_ENABLED;
1022
1023         /*
1024          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1025          * certain networking cards. If high frequency interrupts are
1026          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1027          * entry is masked/unmasked at a high rate as well then sooner or
1028          * later IOAPIC line gets 'stuck', no more interrupts are received
1029          * from the device. If focus CPU is disabled then the hang goes
1030          * away, oh well :-(
1031          *
1032          * [ This bug can be reproduced easily with a level-triggered
1033          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1034          *   BX chipset. ]
1035          */
1036         /*
1037          * Actually disabling the focus CPU check just makes the hang less
1038          * frequent as it makes the interrupt distributon model be more
1039          * like LRU than MRU (the short-term load is more even across CPUs).
1040          * See also the comment in end_level_ioapic_irq().  --macro
1041          */
1042
1043         /* Enable focus processor (bit==0) */
1044         value &= ~APIC_SPIV_FOCUS_DISABLED;
1045
1046         /*
1047          * Set spurious IRQ vector
1048          */
1049         value |= SPURIOUS_APIC_VECTOR;
1050         apic_write_around(APIC_SPIV, value);
1051
1052         /*
1053          * Set up LVT0, LVT1:
1054          *
1055          * set up through-local-APIC on the BP's LINT0. This is not
1056          * strictly necessary in pure symmetric-IO mode, but sometimes
1057          * we delegate interrupts to the 8259A.
1058          */
1059         /*
1060          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1061          */
1062         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1063         if (!smp_processor_id() && (pic_mode || !value)) {
1064                 value = APIC_DM_EXTINT;
1065                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1066                                 smp_processor_id());
1067         } else {
1068                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1069                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1070                                 smp_processor_id());
1071         }
1072         apic_write_around(APIC_LVT0, value);
1073
1074         /*
1075          * only the BP should see the LINT1 NMI signal, obviously.
1076          */
1077         if (!smp_processor_id())
1078                 value = APIC_DM_NMI;
1079         else
1080                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1081         if (!integrated)                /* 82489DX */
1082                 value |= APIC_LVT_LEVEL_TRIGGER;
1083         apic_write_around(APIC_LVT1, value);
1084 }
1085
1086 void __cpuinit end_local_APIC_setup(void)
1087 {
1088         unsigned long value;
1089
1090         lapic_setup_esr();
1091         /* Disable the local apic timer */
1092         value = apic_read(APIC_LVTT);
1093         value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1094         apic_write_around(APIC_LVTT, value);
1095
1096         setup_apic_nmi_watchdog(NULL);
1097         apic_pm_activate();
1098 }
1099
1100 /*
1101  * Detect and initialize APIC
1102  */
1103 static int __init detect_init_APIC(void)
1104 {
1105         u32 h, l, features;
1106
1107         /* Disabled by kernel option? */
1108         if (disable_apic)
1109                 return -1;
1110
1111         switch (boot_cpu_data.x86_vendor) {
1112         case X86_VENDOR_AMD:
1113                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1114                     (boot_cpu_data.x86 == 15))
1115                         break;
1116                 goto no_apic;
1117         case X86_VENDOR_INTEL:
1118                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1119                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1120                         break;
1121                 goto no_apic;
1122         default:
1123                 goto no_apic;
1124         }
1125
1126         if (!cpu_has_apic) {
1127                 /*
1128                  * Over-ride BIOS and try to enable the local APIC only if
1129                  * "lapic" specified.
1130                  */
1131                 if (!force_enable_local_apic) {
1132                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1133                                "you can enable it with \"lapic\"\n");
1134                         return -1;
1135                 }
1136                 /*
1137                  * Some BIOSes disable the local APIC in the APIC_BASE
1138                  * MSR. This can only be done in software for Intel P6 or later
1139                  * and AMD K7 (Model > 1) or later.
1140                  */
1141                 rdmsr(MSR_IA32_APICBASE, l, h);
1142                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1143                         printk(KERN_INFO
1144                                "Local APIC disabled by BIOS -- reenabling.\n");
1145                         l &= ~MSR_IA32_APICBASE_BASE;
1146                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1147                         wrmsr(MSR_IA32_APICBASE, l, h);
1148                         enabled_via_apicbase = 1;
1149                 }
1150         }
1151         /*
1152          * The APIC feature bit should now be enabled
1153          * in `cpuid'
1154          */
1155         features = cpuid_edx(1);
1156         if (!(features & (1 << X86_FEATURE_APIC))) {
1157                 printk(KERN_WARNING "Could not enable APIC!\n");
1158                 return -1;
1159         }
1160         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1161         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1162
1163         /* The BIOS may have set up the APIC at some other address */
1164         rdmsr(MSR_IA32_APICBASE, l, h);
1165         if (l & MSR_IA32_APICBASE_ENABLE)
1166                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1167
1168         printk(KERN_INFO "Found and enabled local APIC!\n");
1169
1170         apic_pm_activate();
1171
1172         return 0;
1173
1174 no_apic:
1175         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1176         return -1;
1177 }
1178
1179 /**
1180  * init_apic_mappings - initialize APIC mappings
1181  */
1182 void __init init_apic_mappings(void)
1183 {
1184         /*
1185          * If no local APIC can be found then set up a fake all
1186          * zeroes page to simulate the local APIC and another
1187          * one for the IO-APIC.
1188          */
1189         if (!smp_found_config && detect_init_APIC()) {
1190                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1191                 apic_phys = __pa(apic_phys);
1192         } else
1193                 apic_phys = mp_lapic_addr;
1194
1195         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1196         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
1197                apic_phys);
1198
1199         /*
1200          * Fetch the APIC ID of the BSP in case we have a
1201          * default configuration (or the MP table is broken).
1202          */
1203         if (boot_cpu_physical_apicid == -1U)
1204                 boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
1205
1206 }
1207
1208 /*
1209  * This initializes the IO-APIC and APIC hardware if this is
1210  * a UP kernel.
1211  */
1212
1213 int apic_version[MAX_APICS];
1214
1215 int __init APIC_init_uniprocessor(void)
1216 {
1217         if (disable_apic)
1218                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1219
1220         if (!smp_found_config && !cpu_has_apic)
1221                 return -1;
1222
1223         /*
1224          * Complain if the BIOS pretends there is one.
1225          */
1226         if (!cpu_has_apic &&
1227             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1228                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1229                        boot_cpu_physical_apicid);
1230                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1231                 return -1;
1232         }
1233
1234         verify_local_APIC();
1235
1236         connect_bsp_APIC();
1237
1238         /*
1239          * Hack: In case of kdump, after a crash, kernel might be booting
1240          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1241          * might be zero if read from MP tables. Get it from LAPIC.
1242          */
1243 #ifdef CONFIG_CRASH_DUMP
1244         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
1245 #endif
1246         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1247
1248         setup_local_APIC();
1249
1250 #ifdef CONFIG_X86_IO_APIC
1251         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1252 #endif
1253                 localise_nmi_watchdog();
1254         end_local_APIC_setup();
1255 #ifdef CONFIG_X86_IO_APIC
1256         if (smp_found_config)
1257                 if (!skip_ioapic_setup && nr_ioapics)
1258                         setup_IO_APIC();
1259 #endif
1260         setup_boot_clock();
1261
1262         return 0;
1263 }
1264
1265 /*
1266  * Local APIC interrupts
1267  */
1268
1269 /*
1270  * This interrupt should _never_ happen with our APIC/SMP architecture
1271  */
1272 void smp_spurious_interrupt(struct pt_regs *regs)
1273 {
1274         unsigned long v;
1275
1276         irq_enter();
1277         /*
1278          * Check if this really is a spurious interrupt and ACK it
1279          * if it is a vectored one.  Just in case...
1280          * Spurious interrupts should not be ACKed.
1281          */
1282         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1283         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1284                 ack_APIC_irq();
1285
1286         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1287         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1288                "should never happen.\n", smp_processor_id());
1289         __get_cpu_var(irq_stat).irq_spurious_count++;
1290         irq_exit();
1291 }
1292
1293 /*
1294  * This interrupt should never happen with our APIC/SMP architecture
1295  */
1296 void smp_error_interrupt(struct pt_regs *regs)
1297 {
1298         unsigned long v, v1;
1299
1300         irq_enter();
1301         /* First tickle the hardware, only then report what went on. -- REW */
1302         v = apic_read(APIC_ESR);
1303         apic_write(APIC_ESR, 0);
1304         v1 = apic_read(APIC_ESR);
1305         ack_APIC_irq();
1306         atomic_inc(&irq_err_count);
1307
1308         /* Here is what the APIC error bits mean:
1309            0: Send CS error
1310            1: Receive CS error
1311            2: Send accept error
1312            3: Receive accept error
1313            4: Reserved
1314            5: Send illegal vector
1315            6: Received illegal vector
1316            7: Illegal register address
1317         */
1318         printk(KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1319                 smp_processor_id(), v , v1);
1320         irq_exit();
1321 }
1322
1323 #ifdef CONFIG_SMP
1324 void __init smp_intr_init(void)
1325 {
1326         /*
1327          * IRQ0 must be given a fixed assignment and initialized,
1328          * because it's used before the IO-APIC is set up.
1329          */
1330         set_intr_gate(FIRST_DEVICE_VECTOR, interrupt[0]);
1331
1332         /*
1333          * The reschedule interrupt is a CPU-to-CPU reschedule-helper
1334          * IPI, driven by wakeup.
1335          */
1336         alloc_intr_gate(RESCHEDULE_VECTOR, reschedule_interrupt);
1337
1338         /* IPI for invalidation */
1339         alloc_intr_gate(INVALIDATE_TLB_VECTOR, invalidate_interrupt);
1340
1341         /* IPI for generic function call */
1342         alloc_intr_gate(CALL_FUNCTION_VECTOR, call_function_interrupt);
1343
1344         /* IPI for single call function */
1345         set_intr_gate(CALL_FUNCTION_SINGLE_VECTOR,
1346                                 call_function_single_interrupt);
1347 }
1348 #endif
1349
1350 /*
1351  * Initialize APIC interrupts
1352  */
1353 void __init apic_intr_init(void)
1354 {
1355 #ifdef CONFIG_SMP
1356         smp_intr_init();
1357 #endif
1358         /* self generated IPI for local APIC timer */
1359         alloc_intr_gate(LOCAL_TIMER_VECTOR, apic_timer_interrupt);
1360
1361         /* IPI vectors for APIC spurious and error interrupts */
1362         alloc_intr_gate(SPURIOUS_APIC_VECTOR, spurious_interrupt);
1363         alloc_intr_gate(ERROR_APIC_VECTOR, error_interrupt);
1364
1365         /* thermal monitor LVT interrupt */
1366 #ifdef CONFIG_X86_MCE_P4THERMAL
1367         alloc_intr_gate(THERMAL_APIC_VECTOR, thermal_interrupt);
1368 #endif
1369 }
1370
1371 /**
1372  * connect_bsp_APIC - attach the APIC to the interrupt system
1373  */
1374 void __init connect_bsp_APIC(void)
1375 {
1376         if (pic_mode) {
1377                 /*
1378                  * Do not trust the local APIC being empty at bootup.
1379                  */
1380                 clear_local_APIC();
1381                 /*
1382                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1383                  * local APIC to INT and NMI lines.
1384                  */
1385                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1386                                 "enabling APIC mode.\n");
1387                 outb(0x70, 0x22);
1388                 outb(0x01, 0x23);
1389         }
1390         enable_apic_mode();
1391 }
1392
1393 /**
1394  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1395  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1396  *
1397  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1398  * APIC is disabled.
1399  */
1400 void disconnect_bsp_APIC(int virt_wire_setup)
1401 {
1402         if (pic_mode) {
1403                 /*
1404                  * Put the board back into PIC mode (has an effect only on
1405                  * certain older boards).  Note that APIC interrupts, including
1406                  * IPIs, won't work beyond this point!  The only exception are
1407                  * INIT IPIs.
1408                  */
1409                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1410                                 "entering PIC mode.\n");
1411                 outb(0x70, 0x22);
1412                 outb(0x00, 0x23);
1413         } else {
1414                 /* Go back to Virtual Wire compatibility mode */
1415                 unsigned long value;
1416
1417                 /* For the spurious interrupt use vector F, and enable it */
1418                 value = apic_read(APIC_SPIV);
1419                 value &= ~APIC_VECTOR_MASK;
1420                 value |= APIC_SPIV_APIC_ENABLED;
1421                 value |= 0xf;
1422                 apic_write_around(APIC_SPIV, value);
1423
1424                 if (!virt_wire_setup) {
1425                         /*
1426                          * For LVT0 make it edge triggered, active high,
1427                          * external and enabled
1428                          */
1429                         value = apic_read(APIC_LVT0);
1430                         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1431                                 APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1432                                 APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1433                         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1434                         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1435                         apic_write_around(APIC_LVT0, value);
1436                 } else {
1437                         /* Disable LVT0 */
1438                         apic_write_around(APIC_LVT0, APIC_LVT_MASKED);
1439                 }
1440
1441                 /*
1442                  * For LVT1 make it edge triggered, active high, nmi and
1443                  * enabled
1444                  */
1445                 value = apic_read(APIC_LVT1);
1446                 value &= ~(
1447                         APIC_MODE_MASK | APIC_SEND_PENDING |
1448                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1449                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1450                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1451                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1452                 apic_write_around(APIC_LVT1, value);
1453         }
1454 }
1455
1456 unsigned int __cpuinitdata maxcpus = NR_CPUS;
1457
1458 void __cpuinit generic_processor_info(int apicid, int version)
1459 {
1460         int cpu;
1461         cpumask_t tmp_map;
1462         physid_mask_t phys_cpu;
1463
1464         /*
1465          * Validate version
1466          */
1467         if (version == 0x0) {
1468                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1469                                 "fixing up to 0x10. (tell your hw vendor)\n",
1470                                 version);
1471                 version = 0x10;
1472         }
1473         apic_version[apicid] = version;
1474
1475         phys_cpu = apicid_to_cpu_present(apicid);
1476         physids_or(phys_cpu_present_map, phys_cpu_present_map, phys_cpu);
1477
1478         if (num_processors >= NR_CPUS) {
1479                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1480                         "  Processor ignored.\n", NR_CPUS);
1481                 return;
1482         }
1483
1484         if (num_processors >= maxcpus) {
1485                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1486                         " Processor ignored.\n", maxcpus);
1487                 return;
1488         }
1489
1490         num_processors++;
1491         cpus_complement(tmp_map, cpu_present_map);
1492         cpu = first_cpu(tmp_map);
1493
1494         if (apicid == boot_cpu_physical_apicid)
1495                 /*
1496                  * x86_bios_cpu_apicid is required to have processors listed
1497                  * in same order as logical cpu numbers. Hence the first
1498                  * entry is BSP, and so on.
1499                  */
1500                 cpu = 0;
1501
1502         if (apicid > max_physical_apicid)
1503                 max_physical_apicid = apicid;
1504
1505         /*
1506          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1507          * but we need to work other dependencies like SMP_SUSPEND etc
1508          * before this can be done without some confusion.
1509          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1510          *       - Ashok Raj <ashok.raj@intel.com>
1511          */
1512         if (max_physical_apicid >= 8) {
1513                 switch (boot_cpu_data.x86_vendor) {
1514                 case X86_VENDOR_INTEL:
1515                         if (!APIC_XAPIC(version)) {
1516                                 def_to_bigsmp = 0;
1517                                 break;
1518                         }
1519                         /* If P4 and above fall through */
1520                 case X86_VENDOR_AMD:
1521                         def_to_bigsmp = 1;
1522                 }
1523         }
1524 #ifdef CONFIG_SMP
1525         /* are we being called early in kernel startup? */
1526         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1527                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1528                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1529
1530                 cpu_to_apicid[cpu] = apicid;
1531                 bios_cpu_apicid[cpu] = apicid;
1532         } else {
1533                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1534                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1535         }
1536 #endif
1537         cpu_set(cpu, cpu_possible_map);
1538         cpu_set(cpu, cpu_present_map);
1539 }
1540
1541 /*
1542  * Power management
1543  */
1544 #ifdef CONFIG_PM
1545
1546 static struct {
1547         int active;
1548         /* r/w apic fields */
1549         unsigned int apic_id;
1550         unsigned int apic_taskpri;
1551         unsigned int apic_ldr;
1552         unsigned int apic_dfr;
1553         unsigned int apic_spiv;
1554         unsigned int apic_lvtt;
1555         unsigned int apic_lvtpc;
1556         unsigned int apic_lvt0;
1557         unsigned int apic_lvt1;
1558         unsigned int apic_lvterr;
1559         unsigned int apic_tmict;
1560         unsigned int apic_tdcr;
1561         unsigned int apic_thmr;
1562 } apic_pm_state;
1563
1564 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1565 {
1566         unsigned long flags;
1567         int maxlvt;
1568
1569         if (!apic_pm_state.active)
1570                 return 0;
1571
1572         maxlvt = lapic_get_maxlvt();
1573
1574         apic_pm_state.apic_id = apic_read(APIC_ID);
1575         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1576         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1577         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1578         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1579         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1580         if (maxlvt >= 4)
1581                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1582         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1583         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1584         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1585         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1586         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1587 #ifdef CONFIG_X86_MCE_P4THERMAL
1588         if (maxlvt >= 5)
1589                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1590 #endif
1591
1592         local_irq_save(flags);
1593         disable_local_APIC();
1594         local_irq_restore(flags);
1595         return 0;
1596 }
1597
1598 static int lapic_resume(struct sys_device *dev)
1599 {
1600         unsigned int l, h;
1601         unsigned long flags;
1602         int maxlvt;
1603
1604         if (!apic_pm_state.active)
1605                 return 0;
1606
1607         maxlvt = lapic_get_maxlvt();
1608
1609         local_irq_save(flags);
1610
1611         /*
1612          * Make sure the APICBASE points to the right address
1613          *
1614          * FIXME! This will be wrong if we ever support suspend on
1615          * SMP! We'll need to do this as part of the CPU restore!
1616          */
1617         rdmsr(MSR_IA32_APICBASE, l, h);
1618         l &= ~MSR_IA32_APICBASE_BASE;
1619         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1620         wrmsr(MSR_IA32_APICBASE, l, h);
1621
1622         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1623         apic_write(APIC_ID, apic_pm_state.apic_id);
1624         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1625         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1626         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1627         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1628         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1629         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1630 #ifdef CONFIG_X86_MCE_P4THERMAL
1631         if (maxlvt >= 5)
1632                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1633 #endif
1634         if (maxlvt >= 4)
1635                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1636         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1637         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1638         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1639         apic_write(APIC_ESR, 0);
1640         apic_read(APIC_ESR);
1641         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1642         apic_write(APIC_ESR, 0);
1643         apic_read(APIC_ESR);
1644         local_irq_restore(flags);
1645         return 0;
1646 }
1647
1648 /*
1649  * This device has no shutdown method - fully functioning local APICs
1650  * are needed on every CPU up until machine_halt/restart/poweroff.
1651  */
1652
1653 static struct sysdev_class lapic_sysclass = {
1654         .name           = "lapic",
1655         .resume         = lapic_resume,
1656         .suspend        = lapic_suspend,
1657 };
1658
1659 static struct sys_device device_lapic = {
1660         .id     = 0,
1661         .cls    = &lapic_sysclass,
1662 };
1663
1664 static void __devinit apic_pm_activate(void)
1665 {
1666         apic_pm_state.active = 1;
1667 }
1668
1669 static int __init init_lapic_sysfs(void)
1670 {
1671         int error;
1672
1673         if (!cpu_has_apic)
1674                 return 0;
1675         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1676
1677         error = sysdev_class_register(&lapic_sysclass);
1678         if (!error)
1679                 error = sysdev_register(&device_lapic);
1680         return error;
1681 }
1682 device_initcall(init_lapic_sysfs);
1683
1684 #else   /* CONFIG_PM */
1685
1686 static void apic_pm_activate(void) { }
1687
1688 #endif  /* CONFIG_PM */
1689
1690 /*
1691  * APIC command line parameters
1692  */
1693 static int __init parse_lapic(char *arg)
1694 {
1695         force_enable_local_apic = 1;
1696         return 0;
1697 }
1698 early_param("lapic", parse_lapic);
1699
1700 static int __init parse_nolapic(char *arg)
1701 {
1702         disable_apic = 1;
1703         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1704         return 0;
1705 }
1706 early_param("nolapic", parse_nolapic);
1707
1708 static int __init parse_disable_lapic_timer(char *arg)
1709 {
1710         local_apic_timer_disabled = 1;
1711         return 0;
1712 }
1713 early_param("nolapic_timer", parse_disable_lapic_timer);
1714
1715 static int __init parse_lapic_timer_c2_ok(char *arg)
1716 {
1717         local_apic_timer_c2_ok = 1;
1718         return 0;
1719 }
1720 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1721
1722 static int __init apic_set_verbosity(char *str)
1723 {
1724         if (strcmp("debug", str) == 0)
1725                 apic_verbosity = APIC_DEBUG;
1726         else if (strcmp("verbose", str) == 0)
1727                 apic_verbosity = APIC_VERBOSE;
1728         return 1;
1729 }
1730 __setup("apic=", apic_set_verbosity);
1731
1732 static int __init lapic_insert_resource(void)
1733 {
1734         if (!apic_phys)
1735                 return -1;
1736
1737         /* Put local APIC into the resource map. */
1738         lapic_resource.start = apic_phys;
1739         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1740         insert_resource(&iomem_resource, &lapic_resource);
1741
1742         return 0;
1743 }
1744
1745 /*
1746  * need call insert after e820_reserve_resources()
1747  * that is using request_resource
1748  */
1749 late_initcall(lapic_insert_resource);