Merge branch 'x86-cpu-for-linus' of git://git.kernel.org/pub/scm/linux/kernel/git...
[sfrench/cifs-2.6.git] / arch / x86 / include / asm / msr-index.h
1 /* SPDX-License-Identifier: GPL-2.0 */
2 #ifndef _ASM_X86_MSR_INDEX_H
3 #define _ASM_X86_MSR_INDEX_H
4
5 #include <linux/bits.h>
6
7 /*
8  * CPU model specific register (MSR) numbers.
9  *
10  * Do not add new entries to this file unless the definitions are shared
11  * between multiple compilation units.
12  */
13
14 /* x86-64 specific MSRs */
15 #define MSR_EFER                0xc0000080 /* extended feature register */
16 #define MSR_STAR                0xc0000081 /* legacy mode SYSCALL target */
17 #define MSR_LSTAR               0xc0000082 /* long mode SYSCALL target */
18 #define MSR_CSTAR               0xc0000083 /* compat mode SYSCALL target */
19 #define MSR_SYSCALL_MASK        0xc0000084 /* EFLAGS mask for syscall */
20 #define MSR_FS_BASE             0xc0000100 /* 64bit FS base */
21 #define MSR_GS_BASE             0xc0000101 /* 64bit GS base */
22 #define MSR_KERNEL_GS_BASE      0xc0000102 /* SwapGS GS shadow */
23 #define MSR_TSC_AUX             0xc0000103 /* Auxiliary TSC */
24
25 /* EFER bits: */
26 #define _EFER_SCE               0  /* SYSCALL/SYSRET */
27 #define _EFER_LME               8  /* Long mode enable */
28 #define _EFER_LMA               10 /* Long mode active (read-only) */
29 #define _EFER_NX                11 /* No execute enable */
30 #define _EFER_SVME              12 /* Enable virtualization */
31 #define _EFER_LMSLE             13 /* Long Mode Segment Limit Enable */
32 #define _EFER_FFXSR             14 /* Enable Fast FXSAVE/FXRSTOR */
33
34 #define EFER_SCE                (1<<_EFER_SCE)
35 #define EFER_LME                (1<<_EFER_LME)
36 #define EFER_LMA                (1<<_EFER_LMA)
37 #define EFER_NX                 (1<<_EFER_NX)
38 #define EFER_SVME               (1<<_EFER_SVME)
39 #define EFER_LMSLE              (1<<_EFER_LMSLE)
40 #define EFER_FFXSR              (1<<_EFER_FFXSR)
41
42 /* Intel MSRs. Some also available on other CPUs */
43
44 #define MSR_IA32_SPEC_CTRL              0x00000048 /* Speculation Control */
45 #define SPEC_CTRL_IBRS                  BIT(0)     /* Indirect Branch Restricted Speculation */
46 #define SPEC_CTRL_STIBP_SHIFT           1          /* Single Thread Indirect Branch Predictor (STIBP) bit */
47 #define SPEC_CTRL_STIBP                 BIT(SPEC_CTRL_STIBP_SHIFT)      /* STIBP mask */
48 #define SPEC_CTRL_SSBD_SHIFT            2          /* Speculative Store Bypass Disable bit */
49 #define SPEC_CTRL_SSBD                  BIT(SPEC_CTRL_SSBD_SHIFT)       /* Speculative Store Bypass Disable */
50
51 #define MSR_IA32_PRED_CMD               0x00000049 /* Prediction Command */
52 #define PRED_CMD_IBPB                   BIT(0)     /* Indirect Branch Prediction Barrier */
53
54 #define MSR_PPIN_CTL                    0x0000004e
55 #define MSR_PPIN                        0x0000004f
56
57 #define MSR_IA32_PERFCTR0               0x000000c1
58 #define MSR_IA32_PERFCTR1               0x000000c2
59 #define MSR_FSB_FREQ                    0x000000cd
60 #define MSR_PLATFORM_INFO               0x000000ce
61 #define MSR_PLATFORM_INFO_CPUID_FAULT_BIT       31
62 #define MSR_PLATFORM_INFO_CPUID_FAULT           BIT_ULL(MSR_PLATFORM_INFO_CPUID_FAULT_BIT)
63
64 #define MSR_IA32_UMWAIT_CONTROL                 0xe1
65 #define MSR_IA32_UMWAIT_CONTROL_C02_DISABLE     BIT(0)
66 #define MSR_IA32_UMWAIT_CONTROL_RESERVED        BIT(1)
67 /*
68  * The time field is bit[31:2], but representing a 32bit value with
69  * bit[1:0] zero.
70  */
71 #define MSR_IA32_UMWAIT_CONTROL_TIME_MASK       (~0x03U)
72
73 #define MSR_PKG_CST_CONFIG_CONTROL      0x000000e2
74 #define NHM_C3_AUTO_DEMOTE              (1UL << 25)
75 #define NHM_C1_AUTO_DEMOTE              (1UL << 26)
76 #define ATM_LNC_C6_AUTO_DEMOTE          (1UL << 25)
77 #define SNB_C3_AUTO_UNDEMOTE            (1UL << 27)
78 #define SNB_C1_AUTO_UNDEMOTE            (1UL << 28)
79
80 #define MSR_MTRRcap                     0x000000fe
81
82 #define MSR_IA32_ARCH_CAPABILITIES      0x0000010a
83 #define ARCH_CAP_RDCL_NO                BIT(0)  /* Not susceptible to Meltdown */
84 #define ARCH_CAP_IBRS_ALL               BIT(1)  /* Enhanced IBRS support */
85 #define ARCH_CAP_SKIP_VMENTRY_L1DFLUSH  BIT(3)  /* Skip L1D flush on vmentry */
86 #define ARCH_CAP_SSB_NO                 BIT(4)  /*
87                                                  * Not susceptible to Speculative Store Bypass
88                                                  * attack, so no Speculative Store Bypass
89                                                  * control required.
90                                                  */
91 #define ARCH_CAP_MDS_NO                 BIT(5)   /*
92                                                   * Not susceptible to
93                                                   * Microarchitectural Data
94                                                   * Sampling (MDS) vulnerabilities.
95                                                   */
96
97 #define MSR_IA32_FLUSH_CMD              0x0000010b
98 #define L1D_FLUSH                       BIT(0)  /*
99                                                  * Writeback and invalidate the
100                                                  * L1 data cache.
101                                                  */
102
103 #define MSR_IA32_BBL_CR_CTL             0x00000119
104 #define MSR_IA32_BBL_CR_CTL3            0x0000011e
105
106 #define MSR_IA32_SYSENTER_CS            0x00000174
107 #define MSR_IA32_SYSENTER_ESP           0x00000175
108 #define MSR_IA32_SYSENTER_EIP           0x00000176
109
110 #define MSR_IA32_MCG_CAP                0x00000179
111 #define MSR_IA32_MCG_STATUS             0x0000017a
112 #define MSR_IA32_MCG_CTL                0x0000017b
113 #define MSR_IA32_MCG_EXT_CTL            0x000004d0
114
115 #define MSR_OFFCORE_RSP_0               0x000001a6
116 #define MSR_OFFCORE_RSP_1               0x000001a7
117 #define MSR_TURBO_RATIO_LIMIT           0x000001ad
118 #define MSR_TURBO_RATIO_LIMIT1          0x000001ae
119 #define MSR_TURBO_RATIO_LIMIT2          0x000001af
120
121 #define MSR_LBR_SELECT                  0x000001c8
122 #define MSR_LBR_TOS                     0x000001c9
123 #define MSR_LBR_NHM_FROM                0x00000680
124 #define MSR_LBR_NHM_TO                  0x000006c0
125 #define MSR_LBR_CORE_FROM               0x00000040
126 #define MSR_LBR_CORE_TO                 0x00000060
127
128 #define MSR_LBR_INFO_0                  0x00000dc0 /* ... 0xddf for _31 */
129 #define LBR_INFO_MISPRED                BIT_ULL(63)
130 #define LBR_INFO_IN_TX                  BIT_ULL(62)
131 #define LBR_INFO_ABORT                  BIT_ULL(61)
132 #define LBR_INFO_CYCLES                 0xffff
133
134 #define MSR_IA32_PEBS_ENABLE            0x000003f1
135 #define MSR_PEBS_DATA_CFG               0x000003f2
136 #define MSR_IA32_DS_AREA                0x00000600
137 #define MSR_IA32_PERF_CAPABILITIES      0x00000345
138 #define MSR_PEBS_LD_LAT_THRESHOLD       0x000003f6
139
140 #define MSR_IA32_RTIT_CTL               0x00000570
141 #define RTIT_CTL_TRACEEN                BIT(0)
142 #define RTIT_CTL_CYCLEACC               BIT(1)
143 #define RTIT_CTL_OS                     BIT(2)
144 #define RTIT_CTL_USR                    BIT(3)
145 #define RTIT_CTL_PWR_EVT_EN             BIT(4)
146 #define RTIT_CTL_FUP_ON_PTW             BIT(5)
147 #define RTIT_CTL_FABRIC_EN              BIT(6)
148 #define RTIT_CTL_CR3EN                  BIT(7)
149 #define RTIT_CTL_TOPA                   BIT(8)
150 #define RTIT_CTL_MTC_EN                 BIT(9)
151 #define RTIT_CTL_TSC_EN                 BIT(10)
152 #define RTIT_CTL_DISRETC                BIT(11)
153 #define RTIT_CTL_PTW_EN                 BIT(12)
154 #define RTIT_CTL_BRANCH_EN              BIT(13)
155 #define RTIT_CTL_MTC_RANGE_OFFSET       14
156 #define RTIT_CTL_MTC_RANGE              (0x0full << RTIT_CTL_MTC_RANGE_OFFSET)
157 #define RTIT_CTL_CYC_THRESH_OFFSET      19
158 #define RTIT_CTL_CYC_THRESH             (0x0full << RTIT_CTL_CYC_THRESH_OFFSET)
159 #define RTIT_CTL_PSB_FREQ_OFFSET        24
160 #define RTIT_CTL_PSB_FREQ               (0x0full << RTIT_CTL_PSB_FREQ_OFFSET)
161 #define RTIT_CTL_ADDR0_OFFSET           32
162 #define RTIT_CTL_ADDR0                  (0x0full << RTIT_CTL_ADDR0_OFFSET)
163 #define RTIT_CTL_ADDR1_OFFSET           36
164 #define RTIT_CTL_ADDR1                  (0x0full << RTIT_CTL_ADDR1_OFFSET)
165 #define RTIT_CTL_ADDR2_OFFSET           40
166 #define RTIT_CTL_ADDR2                  (0x0full << RTIT_CTL_ADDR2_OFFSET)
167 #define RTIT_CTL_ADDR3_OFFSET           44
168 #define RTIT_CTL_ADDR3                  (0x0full << RTIT_CTL_ADDR3_OFFSET)
169 #define MSR_IA32_RTIT_STATUS            0x00000571
170 #define RTIT_STATUS_FILTEREN            BIT(0)
171 #define RTIT_STATUS_CONTEXTEN           BIT(1)
172 #define RTIT_STATUS_TRIGGEREN           BIT(2)
173 #define RTIT_STATUS_BUFFOVF             BIT(3)
174 #define RTIT_STATUS_ERROR               BIT(4)
175 #define RTIT_STATUS_STOPPED             BIT(5)
176 #define RTIT_STATUS_BYTECNT_OFFSET      32
177 #define RTIT_STATUS_BYTECNT             (0x1ffffull << RTIT_STATUS_BYTECNT_OFFSET)
178 #define MSR_IA32_RTIT_ADDR0_A           0x00000580
179 #define MSR_IA32_RTIT_ADDR0_B           0x00000581
180 #define MSR_IA32_RTIT_ADDR1_A           0x00000582
181 #define MSR_IA32_RTIT_ADDR1_B           0x00000583
182 #define MSR_IA32_RTIT_ADDR2_A           0x00000584
183 #define MSR_IA32_RTIT_ADDR2_B           0x00000585
184 #define MSR_IA32_RTIT_ADDR3_A           0x00000586
185 #define MSR_IA32_RTIT_ADDR3_B           0x00000587
186 #define MSR_IA32_RTIT_CR3_MATCH         0x00000572
187 #define MSR_IA32_RTIT_OUTPUT_BASE       0x00000560
188 #define MSR_IA32_RTIT_OUTPUT_MASK       0x00000561
189
190 #define MSR_MTRRfix64K_00000            0x00000250
191 #define MSR_MTRRfix16K_80000            0x00000258
192 #define MSR_MTRRfix16K_A0000            0x00000259
193 #define MSR_MTRRfix4K_C0000             0x00000268
194 #define MSR_MTRRfix4K_C8000             0x00000269
195 #define MSR_MTRRfix4K_D0000             0x0000026a
196 #define MSR_MTRRfix4K_D8000             0x0000026b
197 #define MSR_MTRRfix4K_E0000             0x0000026c
198 #define MSR_MTRRfix4K_E8000             0x0000026d
199 #define MSR_MTRRfix4K_F0000             0x0000026e
200 #define MSR_MTRRfix4K_F8000             0x0000026f
201 #define MSR_MTRRdefType                 0x000002ff
202
203 #define MSR_IA32_CR_PAT                 0x00000277
204
205 #define MSR_IA32_DEBUGCTLMSR            0x000001d9
206 #define MSR_IA32_LASTBRANCHFROMIP       0x000001db
207 #define MSR_IA32_LASTBRANCHTOIP         0x000001dc
208 #define MSR_IA32_LASTINTFROMIP          0x000001dd
209 #define MSR_IA32_LASTINTTOIP            0x000001de
210
211 /* DEBUGCTLMSR bits (others vary by model): */
212 #define DEBUGCTLMSR_LBR                 (1UL <<  0) /* last branch recording */
213 #define DEBUGCTLMSR_BTF_SHIFT           1
214 #define DEBUGCTLMSR_BTF                 (1UL <<  1) /* single-step on branches */
215 #define DEBUGCTLMSR_TR                  (1UL <<  6)
216 #define DEBUGCTLMSR_BTS                 (1UL <<  7)
217 #define DEBUGCTLMSR_BTINT               (1UL <<  8)
218 #define DEBUGCTLMSR_BTS_OFF_OS          (1UL <<  9)
219 #define DEBUGCTLMSR_BTS_OFF_USR         (1UL << 10)
220 #define DEBUGCTLMSR_FREEZE_LBRS_ON_PMI  (1UL << 11)
221 #define DEBUGCTLMSR_FREEZE_PERFMON_ON_PMI       (1UL << 12)
222 #define DEBUGCTLMSR_FREEZE_IN_SMM_BIT   14
223 #define DEBUGCTLMSR_FREEZE_IN_SMM       (1UL << DEBUGCTLMSR_FREEZE_IN_SMM_BIT)
224
225 #define MSR_PEBS_FRONTEND               0x000003f7
226
227 #define MSR_IA32_POWER_CTL              0x000001fc
228
229 #define MSR_IA32_MC0_CTL                0x00000400
230 #define MSR_IA32_MC0_STATUS             0x00000401
231 #define MSR_IA32_MC0_ADDR               0x00000402
232 #define MSR_IA32_MC0_MISC               0x00000403
233
234 /* C-state Residency Counters */
235 #define MSR_PKG_C3_RESIDENCY            0x000003f8
236 #define MSR_PKG_C6_RESIDENCY            0x000003f9
237 #define MSR_ATOM_PKG_C6_RESIDENCY       0x000003fa
238 #define MSR_PKG_C7_RESIDENCY            0x000003fa
239 #define MSR_CORE_C3_RESIDENCY           0x000003fc
240 #define MSR_CORE_C6_RESIDENCY           0x000003fd
241 #define MSR_CORE_C7_RESIDENCY           0x000003fe
242 #define MSR_KNL_CORE_C6_RESIDENCY       0x000003ff
243 #define MSR_PKG_C2_RESIDENCY            0x0000060d
244 #define MSR_PKG_C8_RESIDENCY            0x00000630
245 #define MSR_PKG_C9_RESIDENCY            0x00000631
246 #define MSR_PKG_C10_RESIDENCY           0x00000632
247
248 /* Interrupt Response Limit */
249 #define MSR_PKGC3_IRTL                  0x0000060a
250 #define MSR_PKGC6_IRTL                  0x0000060b
251 #define MSR_PKGC7_IRTL                  0x0000060c
252 #define MSR_PKGC8_IRTL                  0x00000633
253 #define MSR_PKGC9_IRTL                  0x00000634
254 #define MSR_PKGC10_IRTL                 0x00000635
255
256 /* Run Time Average Power Limiting (RAPL) Interface */
257
258 #define MSR_RAPL_POWER_UNIT             0x00000606
259
260 #define MSR_PKG_POWER_LIMIT             0x00000610
261 #define MSR_PKG_ENERGY_STATUS           0x00000611
262 #define MSR_PKG_PERF_STATUS             0x00000613
263 #define MSR_PKG_POWER_INFO              0x00000614
264
265 #define MSR_DRAM_POWER_LIMIT            0x00000618
266 #define MSR_DRAM_ENERGY_STATUS          0x00000619
267 #define MSR_DRAM_PERF_STATUS            0x0000061b
268 #define MSR_DRAM_POWER_INFO             0x0000061c
269
270 #define MSR_PP0_POWER_LIMIT             0x00000638
271 #define MSR_PP0_ENERGY_STATUS           0x00000639
272 #define MSR_PP0_POLICY                  0x0000063a
273 #define MSR_PP0_PERF_STATUS             0x0000063b
274
275 #define MSR_PP1_POWER_LIMIT             0x00000640
276 #define MSR_PP1_ENERGY_STATUS           0x00000641
277 #define MSR_PP1_POLICY                  0x00000642
278
279 /* Config TDP MSRs */
280 #define MSR_CONFIG_TDP_NOMINAL          0x00000648
281 #define MSR_CONFIG_TDP_LEVEL_1          0x00000649
282 #define MSR_CONFIG_TDP_LEVEL_2          0x0000064A
283 #define MSR_CONFIG_TDP_CONTROL          0x0000064B
284 #define MSR_TURBO_ACTIVATION_RATIO      0x0000064C
285
286 #define MSR_PLATFORM_ENERGY_STATUS      0x0000064D
287
288 #define MSR_PKG_WEIGHTED_CORE_C0_RES    0x00000658
289 #define MSR_PKG_ANY_CORE_C0_RES         0x00000659
290 #define MSR_PKG_ANY_GFXE_C0_RES         0x0000065A
291 #define MSR_PKG_BOTH_CORE_GFXE_C0_RES   0x0000065B
292
293 #define MSR_CORE_C1_RES                 0x00000660
294 #define MSR_MODULE_C6_RES_MS            0x00000664
295
296 #define MSR_CC6_DEMOTION_POLICY_CONFIG  0x00000668
297 #define MSR_MC6_DEMOTION_POLICY_CONFIG  0x00000669
298
299 #define MSR_ATOM_CORE_RATIOS            0x0000066a
300 #define MSR_ATOM_CORE_VIDS              0x0000066b
301 #define MSR_ATOM_CORE_TURBO_RATIOS      0x0000066c
302 #define MSR_ATOM_CORE_TURBO_VIDS        0x0000066d
303
304
305 #define MSR_CORE_PERF_LIMIT_REASONS     0x00000690
306 #define MSR_GFX_PERF_LIMIT_REASONS      0x000006B0
307 #define MSR_RING_PERF_LIMIT_REASONS     0x000006B1
308
309 /* Hardware P state interface */
310 #define MSR_PPERF                       0x0000064e
311 #define MSR_PERF_LIMIT_REASONS          0x0000064f
312 #define MSR_PM_ENABLE                   0x00000770
313 #define MSR_HWP_CAPABILITIES            0x00000771
314 #define MSR_HWP_REQUEST_PKG             0x00000772
315 #define MSR_HWP_INTERRUPT               0x00000773
316 #define MSR_HWP_REQUEST                 0x00000774
317 #define MSR_HWP_STATUS                  0x00000777
318
319 /* CPUID.6.EAX */
320 #define HWP_BASE_BIT                    (1<<7)
321 #define HWP_NOTIFICATIONS_BIT           (1<<8)
322 #define HWP_ACTIVITY_WINDOW_BIT         (1<<9)
323 #define HWP_ENERGY_PERF_PREFERENCE_BIT  (1<<10)
324 #define HWP_PACKAGE_LEVEL_REQUEST_BIT   (1<<11)
325
326 /* IA32_HWP_CAPABILITIES */
327 #define HWP_HIGHEST_PERF(x)             (((x) >> 0) & 0xff)
328 #define HWP_GUARANTEED_PERF(x)          (((x) >> 8) & 0xff)
329 #define HWP_MOSTEFFICIENT_PERF(x)       (((x) >> 16) & 0xff)
330 #define HWP_LOWEST_PERF(x)              (((x) >> 24) & 0xff)
331
332 /* IA32_HWP_REQUEST */
333 #define HWP_MIN_PERF(x)                 (x & 0xff)
334 #define HWP_MAX_PERF(x)                 ((x & 0xff) << 8)
335 #define HWP_DESIRED_PERF(x)             ((x & 0xff) << 16)
336 #define HWP_ENERGY_PERF_PREFERENCE(x)   (((unsigned long long) x & 0xff) << 24)
337 #define HWP_EPP_PERFORMANCE             0x00
338 #define HWP_EPP_BALANCE_PERFORMANCE     0x80
339 #define HWP_EPP_BALANCE_POWERSAVE       0xC0
340 #define HWP_EPP_POWERSAVE               0xFF
341 #define HWP_ACTIVITY_WINDOW(x)          ((unsigned long long)(x & 0xff3) << 32)
342 #define HWP_PACKAGE_CONTROL(x)          ((unsigned long long)(x & 0x1) << 42)
343
344 /* IA32_HWP_STATUS */
345 #define HWP_GUARANTEED_CHANGE(x)        (x & 0x1)
346 #define HWP_EXCURSION_TO_MINIMUM(x)     (x & 0x4)
347
348 /* IA32_HWP_INTERRUPT */
349 #define HWP_CHANGE_TO_GUARANTEED_INT(x) (x & 0x1)
350 #define HWP_EXCURSION_TO_MINIMUM_INT(x) (x & 0x2)
351
352 #define MSR_AMD64_MC0_MASK              0xc0010044
353
354 #define MSR_IA32_MCx_CTL(x)             (MSR_IA32_MC0_CTL + 4*(x))
355 #define MSR_IA32_MCx_STATUS(x)          (MSR_IA32_MC0_STATUS + 4*(x))
356 #define MSR_IA32_MCx_ADDR(x)            (MSR_IA32_MC0_ADDR + 4*(x))
357 #define MSR_IA32_MCx_MISC(x)            (MSR_IA32_MC0_MISC + 4*(x))
358
359 #define MSR_AMD64_MCx_MASK(x)           (MSR_AMD64_MC0_MASK + (x))
360
361 /* These are consecutive and not in the normal 4er MCE bank block */
362 #define MSR_IA32_MC0_CTL2               0x00000280
363 #define MSR_IA32_MCx_CTL2(x)            (MSR_IA32_MC0_CTL2 + (x))
364
365 #define MSR_P6_PERFCTR0                 0x000000c1
366 #define MSR_P6_PERFCTR1                 0x000000c2
367 #define MSR_P6_EVNTSEL0                 0x00000186
368 #define MSR_P6_EVNTSEL1                 0x00000187
369
370 #define MSR_KNC_PERFCTR0               0x00000020
371 #define MSR_KNC_PERFCTR1               0x00000021
372 #define MSR_KNC_EVNTSEL0               0x00000028
373 #define MSR_KNC_EVNTSEL1               0x00000029
374
375 /* Alternative perfctr range with full access. */
376 #define MSR_IA32_PMC0                   0x000004c1
377
378 /* Auto-reload via MSR instead of DS area */
379 #define MSR_RELOAD_PMC0                 0x000014c1
380 #define MSR_RELOAD_FIXED_CTR0           0x00001309
381
382 /*
383  * AMD64 MSRs. Not complete. See the architecture manual for a more
384  * complete list.
385  */
386 #define MSR_AMD64_PATCH_LEVEL           0x0000008b
387 #define MSR_AMD64_TSC_RATIO             0xc0000104
388 #define MSR_AMD64_NB_CFG                0xc001001f
389 #define MSR_AMD64_CPUID_FN_1            0xc0011004
390 #define MSR_AMD64_PATCH_LOADER          0xc0010020
391 #define MSR_AMD_PERF_CTL                0xc0010062
392 #define MSR_AMD_PERF_STATUS             0xc0010063
393 #define MSR_AMD_PSTATE_DEF_BASE         0xc0010064
394 #define MSR_AMD64_OSVW_ID_LENGTH        0xc0010140
395 #define MSR_AMD64_OSVW_STATUS           0xc0010141
396 #define MSR_AMD64_LS_CFG                0xc0011020
397 #define MSR_AMD64_DC_CFG                0xc0011022
398 #define MSR_AMD64_BU_CFG2               0xc001102a
399 #define MSR_AMD64_IBSFETCHCTL           0xc0011030
400 #define MSR_AMD64_IBSFETCHLINAD         0xc0011031
401 #define MSR_AMD64_IBSFETCHPHYSAD        0xc0011032
402 #define MSR_AMD64_IBSFETCH_REG_COUNT    3
403 #define MSR_AMD64_IBSFETCH_REG_MASK     ((1UL<<MSR_AMD64_IBSFETCH_REG_COUNT)-1)
404 #define MSR_AMD64_IBSOPCTL              0xc0011033
405 #define MSR_AMD64_IBSOPRIP              0xc0011034
406 #define MSR_AMD64_IBSOPDATA             0xc0011035
407 #define MSR_AMD64_IBSOPDATA2            0xc0011036
408 #define MSR_AMD64_IBSOPDATA3            0xc0011037
409 #define MSR_AMD64_IBSDCLINAD            0xc0011038
410 #define MSR_AMD64_IBSDCPHYSAD           0xc0011039
411 #define MSR_AMD64_IBSOP_REG_COUNT       7
412 #define MSR_AMD64_IBSOP_REG_MASK        ((1UL<<MSR_AMD64_IBSOP_REG_COUNT)-1)
413 #define MSR_AMD64_IBSCTL                0xc001103a
414 #define MSR_AMD64_IBSBRTARGET           0xc001103b
415 #define MSR_AMD64_IBSOPDATA4            0xc001103d
416 #define MSR_AMD64_IBS_REG_COUNT_MAX     8 /* includes MSR_AMD64_IBSBRTARGET */
417 #define MSR_AMD64_SEV                   0xc0010131
418 #define MSR_AMD64_SEV_ENABLED_BIT       0
419 #define MSR_AMD64_SEV_ENABLED           BIT_ULL(MSR_AMD64_SEV_ENABLED_BIT)
420
421 #define MSR_AMD64_VIRT_SPEC_CTRL        0xc001011f
422
423 /* Fam 17h MSRs */
424 #define MSR_F17H_IRPERF                 0xc00000e9
425
426 /* Fam 16h MSRs */
427 #define MSR_F16H_L2I_PERF_CTL           0xc0010230
428 #define MSR_F16H_L2I_PERF_CTR           0xc0010231
429 #define MSR_F16H_DR1_ADDR_MASK          0xc0011019
430 #define MSR_F16H_DR2_ADDR_MASK          0xc001101a
431 #define MSR_F16H_DR3_ADDR_MASK          0xc001101b
432 #define MSR_F16H_DR0_ADDR_MASK          0xc0011027
433
434 /* Fam 15h MSRs */
435 #define MSR_F15H_PERF_CTL               0xc0010200
436 #define MSR_F15H_PERF_CTL0              MSR_F15H_PERF_CTL
437 #define MSR_F15H_PERF_CTL1              (MSR_F15H_PERF_CTL + 2)
438 #define MSR_F15H_PERF_CTL2              (MSR_F15H_PERF_CTL + 4)
439 #define MSR_F15H_PERF_CTL3              (MSR_F15H_PERF_CTL + 6)
440 #define MSR_F15H_PERF_CTL4              (MSR_F15H_PERF_CTL + 8)
441 #define MSR_F15H_PERF_CTL5              (MSR_F15H_PERF_CTL + 10)
442
443 #define MSR_F15H_PERF_CTR               0xc0010201
444 #define MSR_F15H_PERF_CTR0              MSR_F15H_PERF_CTR
445 #define MSR_F15H_PERF_CTR1              (MSR_F15H_PERF_CTR + 2)
446 #define MSR_F15H_PERF_CTR2              (MSR_F15H_PERF_CTR + 4)
447 #define MSR_F15H_PERF_CTR3              (MSR_F15H_PERF_CTR + 6)
448 #define MSR_F15H_PERF_CTR4              (MSR_F15H_PERF_CTR + 8)
449 #define MSR_F15H_PERF_CTR5              (MSR_F15H_PERF_CTR + 10)
450
451 #define MSR_F15H_NB_PERF_CTL            0xc0010240
452 #define MSR_F15H_NB_PERF_CTR            0xc0010241
453 #define MSR_F15H_PTSC                   0xc0010280
454 #define MSR_F15H_IC_CFG                 0xc0011021
455 #define MSR_F15H_EX_CFG                 0xc001102c
456
457 /* Fam 10h MSRs */
458 #define MSR_FAM10H_MMIO_CONF_BASE       0xc0010058
459 #define FAM10H_MMIO_CONF_ENABLE         (1<<0)
460 #define FAM10H_MMIO_CONF_BUSRANGE_MASK  0xf
461 #define FAM10H_MMIO_CONF_BUSRANGE_SHIFT 2
462 #define FAM10H_MMIO_CONF_BASE_MASK      0xfffffffULL
463 #define FAM10H_MMIO_CONF_BASE_SHIFT     20
464 #define MSR_FAM10H_NODE_ID              0xc001100c
465 #define MSR_F10H_DECFG                  0xc0011029
466 #define MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT     1
467 #define MSR_F10H_DECFG_LFENCE_SERIALIZE         BIT_ULL(MSR_F10H_DECFG_LFENCE_SERIALIZE_BIT)
468
469 /* K8 MSRs */
470 #define MSR_K8_TOP_MEM1                 0xc001001a
471 #define MSR_K8_TOP_MEM2                 0xc001001d
472 #define MSR_K8_SYSCFG                   0xc0010010
473 #define MSR_K8_SYSCFG_MEM_ENCRYPT_BIT   23
474 #define MSR_K8_SYSCFG_MEM_ENCRYPT       BIT_ULL(MSR_K8_SYSCFG_MEM_ENCRYPT_BIT)
475 #define MSR_K8_INT_PENDING_MSG          0xc0010055
476 /* C1E active bits in int pending message */
477 #define K8_INTP_C1E_ACTIVE_MASK         0x18000000
478 #define MSR_K8_TSEG_ADDR                0xc0010112
479 #define MSR_K8_TSEG_MASK                0xc0010113
480 #define K8_MTRRFIXRANGE_DRAM_ENABLE     0x00040000 /* MtrrFixDramEn bit    */
481 #define K8_MTRRFIXRANGE_DRAM_MODIFY     0x00080000 /* MtrrFixDramModEn bit */
482 #define K8_MTRR_RDMEM_WRMEM_MASK        0x18181818 /* Mask: RdMem|WrMem    */
483
484 /* K7 MSRs */
485 #define MSR_K7_EVNTSEL0                 0xc0010000
486 #define MSR_K7_PERFCTR0                 0xc0010004
487 #define MSR_K7_EVNTSEL1                 0xc0010001
488 #define MSR_K7_PERFCTR1                 0xc0010005
489 #define MSR_K7_EVNTSEL2                 0xc0010002
490 #define MSR_K7_PERFCTR2                 0xc0010006
491 #define MSR_K7_EVNTSEL3                 0xc0010003
492 #define MSR_K7_PERFCTR3                 0xc0010007
493 #define MSR_K7_CLK_CTL                  0xc001001b
494 #define MSR_K7_HWCR                     0xc0010015
495 #define MSR_K7_HWCR_SMMLOCK_BIT         0
496 #define MSR_K7_HWCR_SMMLOCK             BIT_ULL(MSR_K7_HWCR_SMMLOCK_BIT)
497 #define MSR_K7_FID_VID_CTL              0xc0010041
498 #define MSR_K7_FID_VID_STATUS           0xc0010042
499
500 /* K6 MSRs */
501 #define MSR_K6_WHCR                     0xc0000082
502 #define MSR_K6_UWCCR                    0xc0000085
503 #define MSR_K6_EPMR                     0xc0000086
504 #define MSR_K6_PSOR                     0xc0000087
505 #define MSR_K6_PFIR                     0xc0000088
506
507 /* Centaur-Hauls/IDT defined MSRs. */
508 #define MSR_IDT_FCR1                    0x00000107
509 #define MSR_IDT_FCR2                    0x00000108
510 #define MSR_IDT_FCR3                    0x00000109
511 #define MSR_IDT_FCR4                    0x0000010a
512
513 #define MSR_IDT_MCR0                    0x00000110
514 #define MSR_IDT_MCR1                    0x00000111
515 #define MSR_IDT_MCR2                    0x00000112
516 #define MSR_IDT_MCR3                    0x00000113
517 #define MSR_IDT_MCR4                    0x00000114
518 #define MSR_IDT_MCR5                    0x00000115
519 #define MSR_IDT_MCR6                    0x00000116
520 #define MSR_IDT_MCR7                    0x00000117
521 #define MSR_IDT_MCR_CTRL                0x00000120
522
523 /* VIA Cyrix defined MSRs*/
524 #define MSR_VIA_FCR                     0x00001107
525 #define MSR_VIA_LONGHAUL                0x0000110a
526 #define MSR_VIA_RNG                     0x0000110b
527 #define MSR_VIA_BCR2                    0x00001147
528
529 /* Transmeta defined MSRs */
530 #define MSR_TMTA_LONGRUN_CTRL           0x80868010
531 #define MSR_TMTA_LONGRUN_FLAGS          0x80868011
532 #define MSR_TMTA_LRTI_READOUT           0x80868018
533 #define MSR_TMTA_LRTI_VOLT_MHZ          0x8086801a
534
535 /* Intel defined MSRs. */
536 #define MSR_IA32_P5_MC_ADDR             0x00000000
537 #define MSR_IA32_P5_MC_TYPE             0x00000001
538 #define MSR_IA32_TSC                    0x00000010
539 #define MSR_IA32_PLATFORM_ID            0x00000017
540 #define MSR_IA32_EBL_CR_POWERON         0x0000002a
541 #define MSR_EBC_FREQUENCY_ID            0x0000002c
542 #define MSR_SMI_COUNT                   0x00000034
543 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
544 #define MSR_IA32_TSC_ADJUST             0x0000003b
545 #define MSR_IA32_BNDCFGS                0x00000d90
546
547 #define MSR_IA32_BNDCFGS_RSVD           0x00000ffc
548
549 #define MSR_IA32_XSS                    0x00000da0
550
551 #define FEATURE_CONTROL_LOCKED                          (1<<0)
552 #define FEATURE_CONTROL_VMXON_ENABLED_INSIDE_SMX        (1<<1)
553 #define FEATURE_CONTROL_VMXON_ENABLED_OUTSIDE_SMX       (1<<2)
554 #define FEATURE_CONTROL_LMCE                            (1<<20)
555
556 #define MSR_IA32_APICBASE               0x0000001b
557 #define MSR_IA32_APICBASE_BSP           (1<<8)
558 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
559 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
560
561 #define MSR_IA32_TSCDEADLINE            0x000006e0
562
563 #define MSR_IA32_UCODE_WRITE            0x00000079
564 #define MSR_IA32_UCODE_REV              0x0000008b
565
566 #define MSR_IA32_SMM_MONITOR_CTL        0x0000009b
567 #define MSR_IA32_SMBASE                 0x0000009e
568
569 #define MSR_IA32_PERF_STATUS            0x00000198
570 #define MSR_IA32_PERF_CTL               0x00000199
571 #define INTEL_PERF_CTL_MASK             0xffff
572
573 #define MSR_IA32_MPERF                  0x000000e7
574 #define MSR_IA32_APERF                  0x000000e8
575
576 #define MSR_IA32_THERM_CONTROL          0x0000019a
577 #define MSR_IA32_THERM_INTERRUPT        0x0000019b
578
579 #define THERM_INT_HIGH_ENABLE           (1 << 0)
580 #define THERM_INT_LOW_ENABLE            (1 << 1)
581 #define THERM_INT_PLN_ENABLE            (1 << 24)
582
583 #define MSR_IA32_THERM_STATUS           0x0000019c
584
585 #define THERM_STATUS_PROCHOT            (1 << 0)
586 #define THERM_STATUS_POWER_LIMIT        (1 << 10)
587
588 #define MSR_THERM2_CTL                  0x0000019d
589
590 #define MSR_THERM2_CTL_TM_SELECT        (1ULL << 16)
591
592 #define MSR_IA32_MISC_ENABLE            0x000001a0
593
594 #define MSR_IA32_TEMPERATURE_TARGET     0x000001a2
595
596 #define MSR_MISC_FEATURE_CONTROL        0x000001a4
597 #define MSR_MISC_PWR_MGMT               0x000001aa
598
599 #define MSR_IA32_ENERGY_PERF_BIAS       0x000001b0
600 #define ENERGY_PERF_BIAS_PERFORMANCE            0
601 #define ENERGY_PERF_BIAS_BALANCE_PERFORMANCE    4
602 #define ENERGY_PERF_BIAS_NORMAL                 6
603 #define ENERGY_PERF_BIAS_BALANCE_POWERSAVE      8
604 #define ENERGY_PERF_BIAS_POWERSAVE              15
605
606 #define MSR_IA32_PACKAGE_THERM_STATUS           0x000001b1
607
608 #define PACKAGE_THERM_STATUS_PROCHOT            (1 << 0)
609 #define PACKAGE_THERM_STATUS_POWER_LIMIT        (1 << 10)
610
611 #define MSR_IA32_PACKAGE_THERM_INTERRUPT        0x000001b2
612
613 #define PACKAGE_THERM_INT_HIGH_ENABLE           (1 << 0)
614 #define PACKAGE_THERM_INT_LOW_ENABLE            (1 << 1)
615 #define PACKAGE_THERM_INT_PLN_ENABLE            (1 << 24)
616
617 /* Thermal Thresholds Support */
618 #define THERM_INT_THRESHOLD0_ENABLE    (1 << 15)
619 #define THERM_SHIFT_THRESHOLD0        8
620 #define THERM_MASK_THRESHOLD0          (0x7f << THERM_SHIFT_THRESHOLD0)
621 #define THERM_INT_THRESHOLD1_ENABLE    (1 << 23)
622 #define THERM_SHIFT_THRESHOLD1        16
623 #define THERM_MASK_THRESHOLD1          (0x7f << THERM_SHIFT_THRESHOLD1)
624 #define THERM_STATUS_THRESHOLD0        (1 << 6)
625 #define THERM_LOG_THRESHOLD0           (1 << 7)
626 #define THERM_STATUS_THRESHOLD1        (1 << 8)
627 #define THERM_LOG_THRESHOLD1           (1 << 9)
628
629 /* MISC_ENABLE bits: architectural */
630 #define MSR_IA32_MISC_ENABLE_FAST_STRING_BIT            0
631 #define MSR_IA32_MISC_ENABLE_FAST_STRING                (1ULL << MSR_IA32_MISC_ENABLE_FAST_STRING_BIT)
632 #define MSR_IA32_MISC_ENABLE_TCC_BIT                    1
633 #define MSR_IA32_MISC_ENABLE_TCC                        (1ULL << MSR_IA32_MISC_ENABLE_TCC_BIT)
634 #define MSR_IA32_MISC_ENABLE_EMON_BIT                   7
635 #define MSR_IA32_MISC_ENABLE_EMON                       (1ULL << MSR_IA32_MISC_ENABLE_EMON_BIT)
636 #define MSR_IA32_MISC_ENABLE_BTS_UNAVAIL_BIT            11
637 #define MSR_IA32_MISC_ENABLE_BTS_UNAVAIL                (1ULL << MSR_IA32_MISC_ENABLE_BTS_UNAVAIL_BIT)
638 #define MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL_BIT           12
639 #define MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL               (1ULL << MSR_IA32_MISC_ENABLE_PEBS_UNAVAIL_BIT)
640 #define MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP_BIT     16
641 #define MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP         (1ULL << MSR_IA32_MISC_ENABLE_ENHANCED_SPEEDSTEP_BIT)
642 #define MSR_IA32_MISC_ENABLE_MWAIT_BIT                  18
643 #define MSR_IA32_MISC_ENABLE_MWAIT                      (1ULL << MSR_IA32_MISC_ENABLE_MWAIT_BIT)
644 #define MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT            22
645 #define MSR_IA32_MISC_ENABLE_LIMIT_CPUID                (1ULL << MSR_IA32_MISC_ENABLE_LIMIT_CPUID_BIT)
646 #define MSR_IA32_MISC_ENABLE_XTPR_DISABLE_BIT           23
647 #define MSR_IA32_MISC_ENABLE_XTPR_DISABLE               (1ULL << MSR_IA32_MISC_ENABLE_XTPR_DISABLE_BIT)
648 #define MSR_IA32_MISC_ENABLE_XD_DISABLE_BIT             34
649 #define MSR_IA32_MISC_ENABLE_XD_DISABLE                 (1ULL << MSR_IA32_MISC_ENABLE_XD_DISABLE_BIT)
650
651 /* MISC_ENABLE bits: model-specific, meaning may vary from core to core */
652 #define MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT             2
653 #define MSR_IA32_MISC_ENABLE_X87_COMPAT                 (1ULL << MSR_IA32_MISC_ENABLE_X87_COMPAT_BIT)
654 #define MSR_IA32_MISC_ENABLE_TM1_BIT                    3
655 #define MSR_IA32_MISC_ENABLE_TM1                        (1ULL << MSR_IA32_MISC_ENABLE_TM1_BIT)
656 #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT     4
657 #define MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE         (1ULL << MSR_IA32_MISC_ENABLE_SPLIT_LOCK_DISABLE_BIT)
658 #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE_BIT        6
659 #define MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE            (1ULL << MSR_IA32_MISC_ENABLE_L3CACHE_DISABLE_BIT)
660 #define MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK_BIT          8
661 #define MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK              (1ULL << MSR_IA32_MISC_ENABLE_SUPPRESS_LOCK_BIT)
662 #define MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT       9
663 #define MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE_BIT)
664 #define MSR_IA32_MISC_ENABLE_FERR_BIT                   10
665 #define MSR_IA32_MISC_ENABLE_FERR                       (1ULL << MSR_IA32_MISC_ENABLE_FERR_BIT)
666 #define MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX_BIT         10
667 #define MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX             (1ULL << MSR_IA32_MISC_ENABLE_FERR_MULTIPLEX_BIT)
668 #define MSR_IA32_MISC_ENABLE_TM2_BIT                    13
669 #define MSR_IA32_MISC_ENABLE_TM2                        (1ULL << MSR_IA32_MISC_ENABLE_TM2_BIT)
670 #define MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE_BIT       19
671 #define MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_ADJ_PREF_DISABLE_BIT)
672 #define MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK_BIT         20
673 #define MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK             (1ULL << MSR_IA32_MISC_ENABLE_SPEEDSTEP_LOCK_BIT)
674 #define MSR_IA32_MISC_ENABLE_L1D_CONTEXT_BIT            24
675 #define MSR_IA32_MISC_ENABLE_L1D_CONTEXT                (1ULL << MSR_IA32_MISC_ENABLE_L1D_CONTEXT_BIT)
676 #define MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE_BIT       37
677 #define MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE           (1ULL << MSR_IA32_MISC_ENABLE_DCU_PREF_DISABLE_BIT)
678 #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT          38
679 #define MSR_IA32_MISC_ENABLE_TURBO_DISABLE              (1ULL << MSR_IA32_MISC_ENABLE_TURBO_DISABLE_BIT)
680 #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT        39
681 #define MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE            (1ULL << MSR_IA32_MISC_ENABLE_IP_PREF_DISABLE_BIT)
682
683 /* MISC_FEATURES_ENABLES non-architectural features */
684 #define MSR_MISC_FEATURES_ENABLES       0x00000140
685
686 #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT       0
687 #define MSR_MISC_FEATURES_ENABLES_CPUID_FAULT           BIT_ULL(MSR_MISC_FEATURES_ENABLES_CPUID_FAULT_BIT)
688 #define MSR_MISC_FEATURES_ENABLES_RING3MWAIT_BIT        1
689
690 #define MSR_IA32_TSC_DEADLINE           0x000006E0
691
692
693 #define MSR_TSX_FORCE_ABORT             0x0000010F
694
695 #define MSR_TFA_RTM_FORCE_ABORT_BIT     0
696 #define MSR_TFA_RTM_FORCE_ABORT         BIT_ULL(MSR_TFA_RTM_FORCE_ABORT_BIT)
697
698 /* P4/Xeon+ specific */
699 #define MSR_IA32_MCG_EAX                0x00000180
700 #define MSR_IA32_MCG_EBX                0x00000181
701 #define MSR_IA32_MCG_ECX                0x00000182
702 #define MSR_IA32_MCG_EDX                0x00000183
703 #define MSR_IA32_MCG_ESI                0x00000184
704 #define MSR_IA32_MCG_EDI                0x00000185
705 #define MSR_IA32_MCG_EBP                0x00000186
706 #define MSR_IA32_MCG_ESP                0x00000187
707 #define MSR_IA32_MCG_EFLAGS             0x00000188
708 #define MSR_IA32_MCG_EIP                0x00000189
709 #define MSR_IA32_MCG_RESERVED           0x0000018a
710
711 /* Pentium IV performance counter MSRs */
712 #define MSR_P4_BPU_PERFCTR0             0x00000300
713 #define MSR_P4_BPU_PERFCTR1             0x00000301
714 #define MSR_P4_BPU_PERFCTR2             0x00000302
715 #define MSR_P4_BPU_PERFCTR3             0x00000303
716 #define MSR_P4_MS_PERFCTR0              0x00000304
717 #define MSR_P4_MS_PERFCTR1              0x00000305
718 #define MSR_P4_MS_PERFCTR2              0x00000306
719 #define MSR_P4_MS_PERFCTR3              0x00000307
720 #define MSR_P4_FLAME_PERFCTR0           0x00000308
721 #define MSR_P4_FLAME_PERFCTR1           0x00000309
722 #define MSR_P4_FLAME_PERFCTR2           0x0000030a
723 #define MSR_P4_FLAME_PERFCTR3           0x0000030b
724 #define MSR_P4_IQ_PERFCTR0              0x0000030c
725 #define MSR_P4_IQ_PERFCTR1              0x0000030d
726 #define MSR_P4_IQ_PERFCTR2              0x0000030e
727 #define MSR_P4_IQ_PERFCTR3              0x0000030f
728 #define MSR_P4_IQ_PERFCTR4              0x00000310
729 #define MSR_P4_IQ_PERFCTR5              0x00000311
730 #define MSR_P4_BPU_CCCR0                0x00000360
731 #define MSR_P4_BPU_CCCR1                0x00000361
732 #define MSR_P4_BPU_CCCR2                0x00000362
733 #define MSR_P4_BPU_CCCR3                0x00000363
734 #define MSR_P4_MS_CCCR0                 0x00000364
735 #define MSR_P4_MS_CCCR1                 0x00000365
736 #define MSR_P4_MS_CCCR2                 0x00000366
737 #define MSR_P4_MS_CCCR3                 0x00000367
738 #define MSR_P4_FLAME_CCCR0              0x00000368
739 #define MSR_P4_FLAME_CCCR1              0x00000369
740 #define MSR_P4_FLAME_CCCR2              0x0000036a
741 #define MSR_P4_FLAME_CCCR3              0x0000036b
742 #define MSR_P4_IQ_CCCR0                 0x0000036c
743 #define MSR_P4_IQ_CCCR1                 0x0000036d
744 #define MSR_P4_IQ_CCCR2                 0x0000036e
745 #define MSR_P4_IQ_CCCR3                 0x0000036f
746 #define MSR_P4_IQ_CCCR4                 0x00000370
747 #define MSR_P4_IQ_CCCR5                 0x00000371
748 #define MSR_P4_ALF_ESCR0                0x000003ca
749 #define MSR_P4_ALF_ESCR1                0x000003cb
750 #define MSR_P4_BPU_ESCR0                0x000003b2
751 #define MSR_P4_BPU_ESCR1                0x000003b3
752 #define MSR_P4_BSU_ESCR0                0x000003a0
753 #define MSR_P4_BSU_ESCR1                0x000003a1
754 #define MSR_P4_CRU_ESCR0                0x000003b8
755 #define MSR_P4_CRU_ESCR1                0x000003b9
756 #define MSR_P4_CRU_ESCR2                0x000003cc
757 #define MSR_P4_CRU_ESCR3                0x000003cd
758 #define MSR_P4_CRU_ESCR4                0x000003e0
759 #define MSR_P4_CRU_ESCR5                0x000003e1
760 #define MSR_P4_DAC_ESCR0                0x000003a8
761 #define MSR_P4_DAC_ESCR1                0x000003a9
762 #define MSR_P4_FIRM_ESCR0               0x000003a4
763 #define MSR_P4_FIRM_ESCR1               0x000003a5
764 #define MSR_P4_FLAME_ESCR0              0x000003a6
765 #define MSR_P4_FLAME_ESCR1              0x000003a7
766 #define MSR_P4_FSB_ESCR0                0x000003a2
767 #define MSR_P4_FSB_ESCR1                0x000003a3
768 #define MSR_P4_IQ_ESCR0                 0x000003ba
769 #define MSR_P4_IQ_ESCR1                 0x000003bb
770 #define MSR_P4_IS_ESCR0                 0x000003b4
771 #define MSR_P4_IS_ESCR1                 0x000003b5
772 #define MSR_P4_ITLB_ESCR0               0x000003b6
773 #define MSR_P4_ITLB_ESCR1               0x000003b7
774 #define MSR_P4_IX_ESCR0                 0x000003c8
775 #define MSR_P4_IX_ESCR1                 0x000003c9
776 #define MSR_P4_MOB_ESCR0                0x000003aa
777 #define MSR_P4_MOB_ESCR1                0x000003ab
778 #define MSR_P4_MS_ESCR0                 0x000003c0
779 #define MSR_P4_MS_ESCR1                 0x000003c1
780 #define MSR_P4_PMH_ESCR0                0x000003ac
781 #define MSR_P4_PMH_ESCR1                0x000003ad
782 #define MSR_P4_RAT_ESCR0                0x000003bc
783 #define MSR_P4_RAT_ESCR1                0x000003bd
784 #define MSR_P4_SAAT_ESCR0               0x000003ae
785 #define MSR_P4_SAAT_ESCR1               0x000003af
786 #define MSR_P4_SSU_ESCR0                0x000003be
787 #define MSR_P4_SSU_ESCR1                0x000003bf /* guess: not in manual */
788
789 #define MSR_P4_TBPU_ESCR0               0x000003c2
790 #define MSR_P4_TBPU_ESCR1               0x000003c3
791 #define MSR_P4_TC_ESCR0                 0x000003c4
792 #define MSR_P4_TC_ESCR1                 0x000003c5
793 #define MSR_P4_U2L_ESCR0                0x000003b0
794 #define MSR_P4_U2L_ESCR1                0x000003b1
795
796 #define MSR_P4_PEBS_MATRIX_VERT         0x000003f2
797
798 /* Intel Core-based CPU performance counters */
799 #define MSR_CORE_PERF_FIXED_CTR0        0x00000309
800 #define MSR_CORE_PERF_FIXED_CTR1        0x0000030a
801 #define MSR_CORE_PERF_FIXED_CTR2        0x0000030b
802 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x0000038d
803 #define MSR_CORE_PERF_GLOBAL_STATUS     0x0000038e
804 #define MSR_CORE_PERF_GLOBAL_CTRL       0x0000038f
805 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x00000390
806
807 /* PERF_GLOBAL_OVF_CTL bits */
808 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI_BIT        55
809 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI            (1ULL << MSR_CORE_PERF_GLOBAL_OVF_CTRL_TRACE_TOPA_PMI_BIT)
810 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF_BIT               62
811 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF                   (1ULL <<  MSR_CORE_PERF_GLOBAL_OVF_CTRL_OVF_BUF_BIT)
812 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD_BIT             63
813 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD                 (1ULL << MSR_CORE_PERF_GLOBAL_OVF_CTRL_COND_CHGD_BIT)
814
815 /* Geode defined MSRs */
816 #define MSR_GEODE_BUSCONT_CONF0         0x00001900
817
818 /* Intel VT MSRs */
819 #define MSR_IA32_VMX_BASIC              0x00000480
820 #define MSR_IA32_VMX_PINBASED_CTLS      0x00000481
821 #define MSR_IA32_VMX_PROCBASED_CTLS     0x00000482
822 #define MSR_IA32_VMX_EXIT_CTLS          0x00000483
823 #define MSR_IA32_VMX_ENTRY_CTLS         0x00000484
824 #define MSR_IA32_VMX_MISC               0x00000485
825 #define MSR_IA32_VMX_CR0_FIXED0         0x00000486
826 #define MSR_IA32_VMX_CR0_FIXED1         0x00000487
827 #define MSR_IA32_VMX_CR4_FIXED0         0x00000488
828 #define MSR_IA32_VMX_CR4_FIXED1         0x00000489
829 #define MSR_IA32_VMX_VMCS_ENUM          0x0000048a
830 #define MSR_IA32_VMX_PROCBASED_CTLS2    0x0000048b
831 #define MSR_IA32_VMX_EPT_VPID_CAP       0x0000048c
832 #define MSR_IA32_VMX_TRUE_PINBASED_CTLS  0x0000048d
833 #define MSR_IA32_VMX_TRUE_PROCBASED_CTLS 0x0000048e
834 #define MSR_IA32_VMX_TRUE_EXIT_CTLS      0x0000048f
835 #define MSR_IA32_VMX_TRUE_ENTRY_CTLS     0x00000490
836 #define MSR_IA32_VMX_VMFUNC             0x00000491
837
838 /* VMX_BASIC bits and bitmasks */
839 #define VMX_BASIC_VMCS_SIZE_SHIFT       32
840 #define VMX_BASIC_TRUE_CTLS             (1ULL << 55)
841 #define VMX_BASIC_64            0x0001000000000000LLU
842 #define VMX_BASIC_MEM_TYPE_SHIFT        50
843 #define VMX_BASIC_MEM_TYPE_MASK 0x003c000000000000LLU
844 #define VMX_BASIC_MEM_TYPE_WB   6LLU
845 #define VMX_BASIC_INOUT         0x0040000000000000LLU
846
847 /* MSR_IA32_VMX_MISC bits */
848 #define MSR_IA32_VMX_MISC_INTEL_PT                 (1ULL << 14)
849 #define MSR_IA32_VMX_MISC_VMWRITE_SHADOW_RO_FIELDS (1ULL << 29)
850 #define MSR_IA32_VMX_MISC_PREEMPTION_TIMER_SCALE   0x1F
851 /* AMD-V MSRs */
852
853 #define MSR_VM_CR                       0xc0010114
854 #define MSR_VM_IGNNE                    0xc0010115
855 #define MSR_VM_HSAVE_PA                 0xc0010117
856
857 #endif /* _ASM_X86_MSR_INDEX_H */