arch/powerpc/xmon/ppc-opc.c

   1 /* ppc-opc.c -- PowerPC opcode list
   2    Copyright 1994, 1995, 1996, 1997, 1998, 2000, 2001, 2002, 2003, 2004,
   3    2005 Free Software Foundation, Inc.
   4    Written by Ian Lance Taylor, Cygnus Support
   5
   6    This file is part of GDB, GAS, and the GNU binutils.
   7
   8    GDB, GAS, and the GNU binutils are free software; you can redistribute
   9    them and/or modify them under the terms of the GNU General Public
  10    License as published by the Free Software Foundation; either version
  11    2, or (at your option) any later version.
  12
  13    GDB, GAS, and the GNU binutils are distributed in the hope that they
  14    will be useful, but WITHOUT ANY WARRANTY; without even the implied
  15    warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See
  16    the GNU General Public License for more details.
  17
  18    You should have received a copy of the GNU General Public License
  19    along with this file; see the file COPYING.  If not, write to the Free
  20    Software Foundation, 51 Franklin Street - Fifth Floor, Boston, MA
  21    02110-1301, USA.  */
  22
  23 #include <linux/stddef.h>
  24 #include "nonstdio.h"
  25 #include "ppc.h"
  26
  27 #define ATTRIBUTE_UNUSED
  28 #define _(x)    x
  29
  30 /* This file holds the PowerPC opcode table.  The opcode table
  31    includes almost all of the extended instruction mnemonics.  This
  32    permits the disassembler to use them, and simplifies the assembler
  33    logic, at the cost of increasing the table size.  The table is
  34    strictly constant data, so the compiler should be able to put it in
  35    the .text section.
  36
  37    This file also holds the operand table.  All knowledge about
  38    inserting operands into instructions and vice-versa is kept in this
  39    file.  */
  40 \f
  41 /* Local insertion and extraction functions.  */
  42
  43 static unsigned long insert_bat (unsigned long, long, int, const char **);
  44 static long extract_bat (unsigned long, int, int *);
  45 static unsigned long insert_bba (unsigned long, long, int, const char **);
  46 static long extract_bba (unsigned long, int, int *);
  47 static unsigned long insert_bd (unsigned long, long, int, const char **);
  48 static long extract_bd (unsigned long, int, int *);
  49 static unsigned long insert_bdm (unsigned long, long, int, const char **);
  50 static long extract_bdm (unsigned long, int, int *);
  51 static unsigned long insert_bdp (unsigned long, long, int, const char **);
  52 static long extract_bdp (unsigned long, int, int *);
  53 static unsigned long insert_bo (unsigned long, long, int, const char **);
  54 static long extract_bo (unsigned long, int, int *);
  55 static unsigned long insert_boe (unsigned long, long, int, const char **);
  56 static long extract_boe (unsigned long, int, int *);
  57 static unsigned long insert_dq (unsigned long, long, int, const char **);
  58 static long extract_dq (unsigned long, int, int *);
  59 static unsigned long insert_ds (unsigned long, long, int, const char **);
  60 static long extract_ds (unsigned long, int, int *);
  61 static unsigned long insert_de (unsigned long, long, int, const char **);
  62 static long extract_de (unsigned long, int, int *);
  63 static unsigned long insert_des (unsigned long, long, int, const char **);
  64 static long extract_des (unsigned long, int, int *);
  65 static unsigned long insert_fxm (unsigned long, long, int, const char **);
  66 static long extract_fxm (unsigned long, int, int *);
  67 static unsigned long insert_li (unsigned long, long, int, const char **);
  68 static long extract_li (unsigned long, int, int *);
  69 static unsigned long insert_mbe (unsigned long, long, int, const char **);
  70 static long extract_mbe (unsigned long, int, int *);
  71 static unsigned long insert_mb6 (unsigned long, long, int, const char **);
  72 static long extract_mb6 (unsigned long, int, int *);
  73 static unsigned long insert_nb (unsigned long, long, int, const char **);
  74 static long extract_nb (unsigned long, int, int *);
  75 static unsigned long insert_nsi (unsigned long, long, int, const char **);
  76 static long extract_nsi (unsigned long, int, int *);
  77 static unsigned long insert_ral (unsigned long, long, int, const char **);
  78 static unsigned long insert_ram (unsigned long, long, int, const char **);
  79 static unsigned long insert_raq (unsigned long, long, int, const char **);
  80 static unsigned long insert_ras (unsigned long, long, int, const char **);
  81 static unsigned long insert_rbs (unsigned long, long, int, const char **);
  82 static long extract_rbs (unsigned long, int, int *);
  83 static unsigned long insert_rsq (unsigned long, long, int, const char **);
  84 static unsigned long insert_rtq (unsigned long, long, int, const char **);
  85 static unsigned long insert_sh6 (unsigned long, long, int, const char **);
  86 static long extract_sh6 (unsigned long, int, int *);
  87 static unsigned long insert_spr (unsigned long, long, int, const char **);
  88 static long extract_spr (unsigned long, int, int *);
  89 static unsigned long insert_sprg (unsigned long, long, int, const char **);
  90 static long extract_sprg (unsigned long, int, int *);
  91 static unsigned long insert_tbr (unsigned long, long, int, const char **);
  92 static long extract_tbr (unsigned long, int, int *);
  93 static unsigned long insert_ev2 (unsigned long, long, int, const char **);
  94 static long extract_ev2 (unsigned long, int, int *);
  95 static unsigned long insert_ev4 (unsigned long, long, int, const char **);
  96 static long extract_ev4 (unsigned long, int, int *);
  97 static unsigned long insert_ev8 (unsigned long, long, int, const char **);
  98 static long extract_ev8 (unsigned long, int, int *);
  99 \f
 100 /* The operands table.
 101
 102    The fields are bits, shift, insert, extract, flags.
 103
 104    We used to put parens around the various additions, like the one
 105    for BA just below.  However, that caused trouble with feeble
 106    compilers with a limit on depth of a parenthesized expression, like
 107    (reportedly) the compiler in Microsoft Developer Studio 5.  So we
 108    omit the parens, since the macros are never used in a context where
 109    the addition will be ambiguous.  */
 110
 111 const struct powerpc_operand powerpc_operands[] =
 112 {
 113   /* The zero index is used to indicate the end of the list of
 114      operands.  */
 115 #define UNUSED 0
 116   { 0, 0, NULL, NULL, 0 },
 117
 118   /* The BA field in an XL form instruction.  */
 119 #define BA UNUSED + 1
 120 #define BA_MASK (0x1f << 16)
 121   { 5, 16, NULL, NULL, PPC_OPERAND_CR },
 122
 123   /* The BA field in an XL form instruction when it must be the same
 124      as the BT field in the same instruction.  */
 125 #define BAT BA + 1
 126   { 5, 16, insert_bat, extract_bat, PPC_OPERAND_FAKE },
 127
 128   /* The BB field in an XL form instruction.  */
 129 #define BB BAT + 1
 130 #define BB_MASK (0x1f << 11)
 131   { 5, 11, NULL, NULL, PPC_OPERAND_CR },
 132
 133   /* The BB field in an XL form instruction when it must be the same
 134      as the BA field in the same instruction.  */
 135 #define BBA BB + 1
 136   { 5, 11, insert_bba, extract_bba, PPC_OPERAND_FAKE },
 137
 138   /* The BD field in a B form instruction.  The lower two bits are
 139      forced to zero.  */
 140 #define BD BBA + 1
 141   { 16, 0, insert_bd, extract_bd, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 142
 143   /* The BD field in a B form instruction when absolute addressing is
 144      used.  */
 145 #define BDA BD + 1
 146   { 16, 0, insert_bd, extract_bd, PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 147
 148   /* The BD field in a B form instruction when the - modifier is used.
 149      This sets the y bit of the BO field appropriately.  */
 150 #define BDM BDA + 1
 151   { 16, 0, insert_bdm, extract_bdm,
 152       PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 153
 154   /* The BD field in a B form instruction when the - modifier is used
 155      and absolute address is used.  */
 156 #define BDMA BDM + 1
 157   { 16, 0, insert_bdm, extract_bdm,
 158       PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 159
 160   /* The BD field in a B form instruction when the + modifier is used.
 161      This sets the y bit of the BO field appropriately.  */
 162 #define BDP BDMA + 1
 163   { 16, 0, insert_bdp, extract_bdp,
 164       PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 165
 166   /* The BD field in a B form instruction when the + modifier is used
 167      and absolute addressing is used.  */
 168 #define BDPA BDP + 1
 169   { 16, 0, insert_bdp, extract_bdp,
 170       PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 171
 172   /* The BF field in an X or XL form instruction.  */
 173 #define BF BDPA + 1
 174   { 3, 23, NULL, NULL, PPC_OPERAND_CR },
 175
 176   /* An optional BF field.  This is used for comparison instructions,
 177      in which an omitted BF field is taken as zero.  */
 178 #define OBF BF + 1
 179   { 3, 23, NULL, NULL, PPC_OPERAND_CR | PPC_OPERAND_OPTIONAL },
 180
 181   /* The BFA field in an X or XL form instruction.  */
 182 #define BFA OBF + 1
 183   { 3, 18, NULL, NULL, PPC_OPERAND_CR },
 184
 185   /* The BI field in a B form or XL form instruction.  */
 186 #define BI BFA + 1
 187 #define BI_MASK (0x1f << 16)
 188   { 5, 16, NULL, NULL, PPC_OPERAND_CR },
 189
 190   /* The BO field in a B form instruction.  Certain values are
 191      illegal.  */
 192 #define BO BI + 1
 193 #define BO_MASK (0x1f << 21)
 194   { 5, 21, insert_bo, extract_bo, 0 },
 195
 196   /* The BO field in a B form instruction when the + or - modifier is
 197      used.  This is like the BO field, but it must be even.  */
 198 #define BOE BO + 1
 199   { 5, 21, insert_boe, extract_boe, 0 },
 200
 201 #define BH BOE + 1
 202   { 2, 11, NULL, NULL, PPC_OPERAND_OPTIONAL },
 203
 204   /* The BT field in an X or XL form instruction.  */
 205 #define BT BH + 1
 206   { 5, 21, NULL, NULL, PPC_OPERAND_CR },
 207
 208   /* The condition register number portion of the BI field in a B form
 209      or XL form instruction.  This is used for the extended
 210      conditional branch mnemonics, which set the lower two bits of the
 211      BI field.  This field is optional.  */
 212 #define CR BT + 1
 213   { 3, 18, NULL, NULL, PPC_OPERAND_CR | PPC_OPERAND_OPTIONAL },
 214
 215   /* The CRB field in an X form instruction.  */
 216 #define CRB CR + 1
 217   { 5, 6, NULL, NULL, 0 },
 218
 219   /* The CRFD field in an X form instruction.  */
 220 #define CRFD CRB + 1
 221   { 3, 23, NULL, NULL, PPC_OPERAND_CR },
 222
 223   /* The CRFS field in an X form instruction.  */
 224 #define CRFS CRFD + 1
 225   { 3, 0, NULL, NULL, PPC_OPERAND_CR },
 226
 227   /* The CT field in an X form instruction.  */
 228 #define CT CRFS + 1
 229   { 5, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
 230
 231   /* The D field in a D form instruction.  This is a displacement off
 232      a register, and implies that the next operand is a register in
 233      parentheses.  */
 234 #define D CT + 1
 235   { 16, 0, NULL, NULL, PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED },
 236
 237   /* The DE field in a DE form instruction.  This is like D, but is 12
 238      bits only.  */
 239 #define DE D + 1
 240   { 14, 0, insert_de, extract_de, PPC_OPERAND_PARENS },
 241
 242   /* The DES field in a DES form instruction.  This is like DS, but is 14
 243      bits only (12 stored.)  */
 244 #define DES DE + 1
 245   { 14, 0, insert_des, extract_des, PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED },
 246
 247   /* The DQ field in a DQ form instruction.  This is like D, but the
 248      lower four bits are forced to zero. */
 249 #define DQ DES + 1
 250   { 16, 0, insert_dq, extract_dq,
 251       PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED | PPC_OPERAND_DQ },
 252
 253   /* The DS field in a DS form instruction.  This is like D, but the
 254      lower two bits are forced to zero.  */
 255 #define DS DQ + 1
 256   { 16, 0, insert_ds, extract_ds,
 257       PPC_OPERAND_PARENS | PPC_OPERAND_SIGNED | PPC_OPERAND_DS },
 258
 259   /* The E field in a wrteei instruction.  */
 260 #define E DS + 1
 261   { 1, 15, NULL, NULL, 0 },
 262
 263   /* The FL1 field in a POWER SC form instruction.  */
 264 #define FL1 E + 1
 265   { 4, 12, NULL, NULL, 0 },
 266
 267   /* The FL2 field in a POWER SC form instruction.  */
 268 #define FL2 FL1 + 1
 269   { 3, 2, NULL, NULL, 0 },
 270
 271   /* The FLM field in an XFL form instruction.  */
 272 #define FLM FL2 + 1
 273   { 8, 17, NULL, NULL, 0 },
 274
 275   /* The FRA field in an X or A form instruction.  */
 276 #define FRA FLM + 1
 277 #define FRA_MASK (0x1f << 16)
 278   { 5, 16, NULL, NULL, PPC_OPERAND_FPR },
 279
 280   /* The FRB field in an X or A form instruction.  */
 281 #define FRB FRA + 1
 282 #define FRB_MASK (0x1f << 11)
 283   { 5, 11, NULL, NULL, PPC_OPERAND_FPR },
 284
 285   /* The FRC field in an A form instruction.  */
 286 #define FRC FRB + 1
 287 #define FRC_MASK (0x1f << 6)
 288   { 5, 6, NULL, NULL, PPC_OPERAND_FPR },
 289
 290   /* The FRS field in an X form instruction or the FRT field in a D, X
 291      or A form instruction.  */
 292 #define FRS FRC + 1
 293 #define FRT FRS
 294   { 5, 21, NULL, NULL, PPC_OPERAND_FPR },
 295
 296   /* The FXM field in an XFX instruction.  */
 297 #define FXM FRS + 1
 298 #define FXM_MASK (0xff << 12)
 299   { 8, 12, insert_fxm, extract_fxm, 0 },
 300
 301   /* Power4 version for mfcr.  */
 302 #define FXM4 FXM + 1
 303   { 8, 12, insert_fxm, extract_fxm, PPC_OPERAND_OPTIONAL },
 304
 305   /* The L field in a D or X form instruction.  */
 306 #define L FXM4 + 1
 307   { 1, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
 308
 309   /* The LEV field in a POWER SVC form instruction.  */
 310 #define SVC_LEV L + 1
 311   { 7, 5, NULL, NULL, 0 },
 312
 313   /* The LEV field in an SC form instruction.  */
 314 #define LEV SVC_LEV + 1
 315   { 7, 5, NULL, NULL, PPC_OPERAND_OPTIONAL },
 316
 317   /* The LI field in an I form instruction.  The lower two bits are
 318      forced to zero.  */
 319 #define LI LEV + 1
 320   { 26, 0, insert_li, extract_li, PPC_OPERAND_RELATIVE | PPC_OPERAND_SIGNED },
 321
 322   /* The LI field in an I form instruction when used as an absolute
 323      address.  */
 324 #define LIA LI + 1
 325   { 26, 0, insert_li, extract_li, PPC_OPERAND_ABSOLUTE | PPC_OPERAND_SIGNED },
 326
 327   /* The LS field in an X (sync) form instruction.  */
 328 #define LS LIA + 1
 329   { 2, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
 330
 331   /* The MB field in an M form instruction.  */
 332 #define MB LS + 1
 333 #define MB_MASK (0x1f << 6)
 334   { 5, 6, NULL, NULL, 0 },
 335
 336   /* The ME field in an M form instruction.  */
 337 #define ME MB + 1
 338 #define ME_MASK (0x1f << 1)
 339   { 5, 1, NULL, NULL, 0 },
 340
 341   /* The MB and ME fields in an M form instruction expressed a single
 342      operand which is a bitmask indicating which bits to select.  This
 343      is a two operand form using PPC_OPERAND_NEXT.  See the
 344      description in opcode/ppc.h for what this means.  */
 345 #define MBE ME + 1
 346   { 5, 6, NULL, NULL, PPC_OPERAND_OPTIONAL | PPC_OPERAND_NEXT },
 347   { 32, 0, insert_mbe, extract_mbe, 0 },
 348
 349   /* The MB or ME field in an MD or MDS form instruction.  The high
 350      bit is wrapped to the low end.  */
 351 #define MB6 MBE + 2
 352 #define ME6 MB6
 353 #define MB6_MASK (0x3f << 5)
 354   { 6, 5, insert_mb6, extract_mb6, 0 },
 355
 356   /* The MO field in an mbar instruction.  */
 357 #define MO MB6 + 1
 358   { 5, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
 359
 360   /* The NB field in an X form instruction.  The value 32 is stored as
 361      0.  */
 362 #define NB MO + 1
 363   { 6, 11, insert_nb, extract_nb, 0 },
 364
 365   /* The NSI field in a D form instruction.  This is the same as the
 366      SI field, only negated.  */
 367 #define NSI NB + 1
 368   { 16, 0, insert_nsi, extract_nsi,
 369       PPC_OPERAND_NEGATIVE | PPC_OPERAND_SIGNED },
 370
 371   /* The RA field in an D, DS, DQ, X, XO, M, or MDS form instruction.  */
 372 #define RA NSI + 1
 373 #define RA_MASK (0x1f << 16)
 374   { 5, 16, NULL, NULL, PPC_OPERAND_GPR },
 375
 376   /* As above, but 0 in the RA field means zero, not r0.  */
 377 #define RA0 RA + 1
 378   { 5, 16, NULL, NULL, PPC_OPERAND_GPR_0 },
 379
 380   /* The RA field in the DQ form lq instruction, which has special
 381      value restrictions.  */
 382 #define RAQ RA0 + 1
 383   { 5, 16, insert_raq, NULL, PPC_OPERAND_GPR_0 },
 384
 385   /* The RA field in a D or X form instruction which is an updating
 386      load, which means that the RA field may not be zero and may not
 387      equal the RT field.  */
 388 #define RAL RAQ + 1
 389   { 5, 16, insert_ral, NULL, PPC_OPERAND_GPR_0 },
 390
 391   /* The RA field in an lmw instruction, which has special value
 392      restrictions.  */
 393 #define RAM RAL + 1
 394   { 5, 16, insert_ram, NULL, PPC_OPERAND_GPR_0 },
 395
 396   /* The RA field in a D or X form instruction which is an updating
 397      store or an updating floating point load, which means that the RA
 398      field may not be zero.  */
 399 #define RAS RAM + 1
 400   { 5, 16, insert_ras, NULL, PPC_OPERAND_GPR_0 },
 401
 402   /* The RA field of the tlbwe instruction, which is optional.  */
 403 #define RAOPT RAS + 1
 404   { 5, 16, NULL, NULL, PPC_OPERAND_GPR | PPC_OPERAND_OPTIONAL },
 405
 406   /* The RB field in an X, XO, M, or MDS form instruction.  */
 407 #define RB RAOPT + 1
 408 #define RB_MASK (0x1f << 11)
 409   { 5, 11, NULL, NULL, PPC_OPERAND_GPR },
 410
 411   /* The RB field in an X form instruction when it must be the same as
 412      the RS field in the instruction.  This is used for extended
 413      mnemonics like mr.  */
 414 #define RBS RB + 1
 415   { 5, 1, insert_rbs, extract_rbs, PPC_OPERAND_FAKE },
 416
 417   /* The RS field in a D, DS, X, XFX, XS, M, MD or MDS form
 418      instruction or the RT field in a D, DS, X, XFX or XO form
 419      instruction.  */
 420 #define RS RBS + 1
 421 #define RT RS
 422 #define RT_MASK (0x1f << 21)
 423   { 5, 21, NULL, NULL, PPC_OPERAND_GPR },
 424
 425   /* The RS field of the DS form stq instruction, which has special
 426      value restrictions.  */
 427 #define RSQ RS + 1
 428   { 5, 21, insert_rsq, NULL, PPC_OPERAND_GPR_0 },
 429
 430   /* The RT field of the DQ form lq instruction, which has special
 431      value restrictions.  */
 432 #define RTQ RSQ + 1
 433   { 5, 21, insert_rtq, NULL, PPC_OPERAND_GPR_0 },
 434
 435   /* The RS field of the tlbwe instruction, which is optional.  */
 436 #define RSO RTQ + 1
 437 #define RTO RSO
 438   { 5, 21, NULL, NULL, PPC_OPERAND_GPR | PPC_OPERAND_OPTIONAL },
 439
 440   /* The SH field in an X or M form instruction.  */
 441 #define SH RSO + 1
 442 #define SH_MASK (0x1f << 11)
 443   { 5, 11, NULL, NULL, 0 },
 444
 445   /* The SH field in an MD form instruction.  This is split.  */
 446 #define SH6 SH + 1
 447 #define SH6_MASK ((0x1f << 11) | (1 << 1))
 448   { 6, 1, insert_sh6, extract_sh6, 0 },
 449
 450   /* The SH field of the tlbwe instruction, which is optional.  */
 451 #define SHO SH6 + 1
 452   { 5, 11,NULL, NULL, PPC_OPERAND_OPTIONAL },
 453
 454   /* The SI field in a D form instruction.  */
 455 #define SI SHO + 1
 456   { 16, 0, NULL, NULL, PPC_OPERAND_SIGNED },
 457
 458   /* The SI field in a D form instruction when we accept a wide range
 459      of positive values.  */
 460 #define SISIGNOPT SI + 1
 461   { 16, 0, NULL, NULL, PPC_OPERAND_SIGNED | PPC_OPERAND_SIGNOPT },
 462
 463   /* The SPR field in an XFX form instruction.  This is flipped--the
 464      lower 5 bits are stored in the upper 5 and vice- versa.  */
 465 #define SPR SISIGNOPT + 1
 466 #define PMR SPR
 467 #define SPR_MASK (0x3ff << 11)
 468   { 10, 11, insert_spr, extract_spr, 0 },
 469
 470   /* The BAT index number in an XFX form m[ft]ibat[lu] instruction.  */
 471 #define SPRBAT SPR + 1
 472 #define SPRBAT_MASK (0x3 << 17)
 473   { 2, 17, NULL, NULL, 0 },
 474
 475   /* The SPRG register number in an XFX form m[ft]sprg instruction.  */
 476 #define SPRG SPRBAT + 1
 477   { 5, 16, insert_sprg, extract_sprg, 0 },
 478
 479   /* The SR field in an X form instruction.  */
 480 #define SR SPRG + 1
 481   { 4, 16, NULL, NULL, 0 },
 482
 483   /* The STRM field in an X AltiVec form instruction.  */
 484 #define STRM SR + 1
 485 #define STRM_MASK (0x3 << 21)
 486   { 2, 21, NULL, NULL, 0 },
 487
 488   /* The SV field in a POWER SC form instruction.  */
 489 #define SV STRM + 1
 490   { 14, 2, NULL, NULL, 0 },
 491
 492   /* The TBR field in an XFX form instruction.  This is like the SPR
 493      field, but it is optional.  */
 494 #define TBR SV + 1
 495   { 10, 11, insert_tbr, extract_tbr, PPC_OPERAND_OPTIONAL },
 496
 497   /* The TO field in a D or X form instruction.  */
 498 #define TO TBR + 1
 499 #define TO_MASK (0x1f << 21)
 500   { 5, 21, NULL, NULL, 0 },
 501
 502   /* The U field in an X form instruction.  */
 503 #define U TO + 1
 504   { 4, 12, NULL, NULL, 0 },
 505
 506   /* The UI field in a D form instruction.  */
 507 #define UI U + 1
 508   { 16, 0, NULL, NULL, 0 },
 509
 510   /* The VA field in a VA, VX or VXR form instruction.  */
 511 #define VA UI + 1
 512 #define VA_MASK (0x1f << 16)
 513   { 5, 16, NULL, NULL, PPC_OPERAND_VR },
 514
 515   /* The VB field in a VA, VX or VXR form instruction.  */
 516 #define VB VA + 1
 517 #define VB_MASK (0x1f << 11)
 518   { 5, 11, NULL, NULL, PPC_OPERAND_VR },
 519
 520   /* The VC field in a VA form instruction.  */
 521 #define VC VB + 1
 522 #define VC_MASK (0x1f << 6)
 523   { 5, 6, NULL, NULL, PPC_OPERAND_VR },
 524
 525   /* The VD or VS field in a VA, VX, VXR or X form instruction.  */
 526 #define VD VC + 1
 527 #define VS VD
 528 #define VD_MASK (0x1f << 21)
 529   { 5, 21, NULL, NULL, PPC_OPERAND_VR },
 530
 531   /* The SIMM field in a VX form instruction.  */
 532 #define SIMM VD + 1
 533   { 5, 16, NULL, NULL, PPC_OPERAND_SIGNED},
 534
 535   /* The UIMM field in a VX form instruction.  */
 536 #define UIMM SIMM + 1
 537   { 5, 16, NULL, NULL, 0 },
 538
 539   /* The SHB field in a VA form instruction.  */
 540 #define SHB UIMM + 1
 541   { 4, 6, NULL, NULL, 0 },
 542
 543   /* The other UIMM field in a EVX form instruction.  */
 544 #define EVUIMM SHB + 1
 545   { 5, 11, NULL, NULL, 0 },
 546
 547   /* The other UIMM field in a half word EVX form instruction.  */
 548 #define EVUIMM_2 EVUIMM + 1
 549   { 32, 11, insert_ev2, extract_ev2, PPC_OPERAND_PARENS },
 550
 551   /* The other UIMM field in a word EVX form instruction.  */
 552 #define EVUIMM_4 EVUIMM_2 + 1
 553   { 32, 11, insert_ev4, extract_ev4, PPC_OPERAND_PARENS },
 554
 555   /* The other UIMM field in a double EVX form instruction.  */
 556 #define EVUIMM_8 EVUIMM_4 + 1
 557   { 32, 11, insert_ev8, extract_ev8, PPC_OPERAND_PARENS },
 558
 559   /* The WS field.  */
 560 #define WS EVUIMM_8 + 1
 561 #define WS_MASK (0x7 << 11)
 562   { 3, 11, NULL, NULL, 0 },
 563
 564   /* The L field in an mtmsrd or A form instruction.  */
 565 #define MTMSRD_L WS + 1
 566 #define A_L MTMSRD_L
 567   { 1, 16, NULL, NULL, PPC_OPERAND_OPTIONAL },
 568
 569   /* The DCM field in a Z form instruction.  */
 570 #define DCM MTMSRD_L + 1
 571   { 6, 16, NULL, NULL, 0 },
 572
 573   /* Likewise, the DGM field in a Z form instruction.  */
 574 #define DGM DCM + 1
 575   { 6, 16, NULL, NULL, 0 },
 576
 577 #define TE DGM + 1
 578   { 5, 11, NULL, NULL, 0 },
 579
 580 #define RMC TE + 1
 581   { 2, 21, NULL, NULL, 0 },
 582
 583 #define R RMC + 1
 584   { 1, 15, NULL, NULL, 0 },
 585
 586 #define SP R + 1
 587   { 2, 11, NULL, NULL, 0 },
 588
 589 #define S SP + 1
 590   { 1, 11, NULL, NULL, 0 },
 591
 592   /* SH field starting at bit position 16.  */
 593 #define SH16 S + 1
 594   { 6, 10, NULL, NULL, 0 },
 595
 596   /* The L field in an X form with the RT field fixed instruction.  */
 597 #define XRT_L SH16 + 1
 598   { 2, 21, NULL, NULL, PPC_OPERAND_OPTIONAL },
 599
 600   /* The EH field in larx instruction.  */
 601 #define EH XRT_L + 1
 602   { 1, 0, NULL, NULL, PPC_OPERAND_OPTIONAL },
 603 };
 604
 605 /* The functions used to insert and extract complicated operands.  */
 606
 607 /* The BA field in an XL form instruction when it must be the same as
 608    the BT field in the same instruction.  This operand is marked FAKE.
 609    The insertion function just copies the BT field into the BA field,
 610    and the extraction function just checks that the fields are the
 611    same.  */
 612
 613 static unsigned long
 614 insert_bat (unsigned long insn,
 615             long value ATTRIBUTE_UNUSED,
 616             int dialect ATTRIBUTE_UNUSED,
 617             const char **errmsg ATTRIBUTE_UNUSED)
 618 {
 619   return insn | (((insn >> 21) & 0x1f) << 16);
 620 }
 621
 622 static long
 623 extract_bat (unsigned long insn,
 624              int dialect ATTRIBUTE_UNUSED,
 625              int *invalid)
 626 {
 627   if (((insn >> 21) & 0x1f) != ((insn >> 16) & 0x1f))
 628     *invalid = 1;
 629   return 0;
 630 }
 631
 632 /* The BB field in an XL form instruction when it must be the same as
 633    the BA field in the same instruction.  This operand is marked FAKE.
 634    The insertion function just copies the BA field into the BB field,
 635    and the extraction function just checks that the fields are the
 636    same.  */
 637
 638 static unsigned long
 639 insert_bba (unsigned long insn,
 640             long value ATTRIBUTE_UNUSED,
 641             int dialect ATTRIBUTE_UNUSED,
 642             const char **errmsg ATTRIBUTE_UNUSED)
 643 {
 644   return insn | (((insn >> 16) & 0x1f) << 11);
 645 }
 646
 647 static long
 648 extract_bba (unsigned long insn,
 649              int dialect ATTRIBUTE_UNUSED,
 650              int *invalid)
 651 {
 652   if (((insn >> 16) & 0x1f) != ((insn >> 11) & 0x1f))
 653     *invalid = 1;
 654   return 0;
 655 }
 656
 657 /* The BD field in a B form instruction.  The lower two bits are
 658    forced to zero.  */
 659
 660 static unsigned long
 661 insert_bd (unsigned long insn,
 662            long value,
 663            int dialect ATTRIBUTE_UNUSED,
 664            const char **errmsg ATTRIBUTE_UNUSED)
 665 {
 666   return insn | (value & 0xfffc);
 667 }
 668
 669 static long
 670 extract_bd (unsigned long insn,
 671             int dialect ATTRIBUTE_UNUSED,
 672             int *invalid ATTRIBUTE_UNUSED)
 673 {
 674   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 675 }
 676
 677 /* The BD field in a B form instruction when the - modifier is used.
 678    This modifier means that the branch is not expected to be taken.
 679    For chips built to versions of the architecture prior to version 2
 680    (ie. not Power4 compatible), we set the y bit of the BO field to 1
 681    if the offset is negative.  When extracting, we require that the y
 682    bit be 1 and that the offset be positive, since if the y bit is 0
 683    we just want to print the normal form of the instruction.
 684    Power4 compatible targets use two bits, "a", and "t", instead of
 685    the "y" bit.  "at" == 00 => no hint, "at" == 01 => unpredictable,
 686    "at" == 10 => not taken, "at" == 11 => taken.  The "t" bit is 00001
 687    in BO field, the "a" bit is 00010 for branch on CR(BI) and 01000
 688    for branch on CTR.  We only handle the taken/not-taken hint here.  */
 689
 690 static unsigned long
 691 insert_bdm (unsigned long insn,
 692             long value,
 693             int dialect,
 694             const char **errmsg ATTRIBUTE_UNUSED)
 695 {
 696   if ((dialect & PPC_OPCODE_POWER4) == 0)
 697     {
 698       if ((value & 0x8000) != 0)
 699         insn |= 1 << 21;
 700     }
 701   else
 702     {
 703       if ((insn & (0x14 << 21)) == (0x04 << 21))
 704         insn |= 0x02 << 21;
 705       else if ((insn & (0x14 << 21)) == (0x10 << 21))
 706         insn |= 0x08 << 21;
 707     }
 708   return insn | (value & 0xfffc);
 709 }
 710
 711 static long
 712 extract_bdm (unsigned long insn,
 713              int dialect,
 714              int *invalid)
 715 {
 716   if ((dialect & PPC_OPCODE_POWER4) == 0)
 717     {
 718       if (((insn & (1 << 21)) == 0) != ((insn & (1 << 15)) == 0))
 719         *invalid = 1;
 720     }
 721   else
 722     {
 723       if ((insn & (0x17 << 21)) != (0x06 << 21)
 724           && (insn & (0x1d << 21)) != (0x18 << 21))
 725         *invalid = 1;
 726     }
 727
 728   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 729 }
 730
 731 /* The BD field in a B form instruction when the + modifier is used.
 732    This is like BDM, above, except that the branch is expected to be
 733    taken.  */
 734
 735 static unsigned long
 736 insert_bdp (unsigned long insn,
 737             long value,
 738             int dialect,
 739             const char **errmsg ATTRIBUTE_UNUSED)
 740 {
 741   if ((dialect & PPC_OPCODE_POWER4) == 0)
 742     {
 743       if ((value & 0x8000) == 0)
 744         insn |= 1 << 21;
 745     }
 746   else
 747     {
 748       if ((insn & (0x14 << 21)) == (0x04 << 21))
 749         insn |= 0x03 << 21;
 750       else if ((insn & (0x14 << 21)) == (0x10 << 21))
 751         insn |= 0x09 << 21;
 752     }
 753   return insn | (value & 0xfffc);
 754 }
 755
 756 static long
 757 extract_bdp (unsigned long insn,
 758              int dialect,
 759              int *invalid)
 760 {
 761   if ((dialect & PPC_OPCODE_POWER4) == 0)
 762     {
 763       if (((insn & (1 << 21)) == 0) == ((insn & (1 << 15)) == 0))
 764         *invalid = 1;
 765     }
 766   else
 767     {
 768       if ((insn & (0x17 << 21)) != (0x07 << 21)
 769           && (insn & (0x1d << 21)) != (0x19 << 21))
 770         *invalid = 1;
 771     }
 772
 773   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 774 }
 775
 776 /* Check for legal values of a BO field.  */
 777
 778 static int
 779 valid_bo (long value, int dialect)
 780 {
 781   if ((dialect & PPC_OPCODE_POWER4) == 0)
 782     {
 783       /* Certain encodings have bits that are required to be zero.
 784          These are (z must be zero, y may be anything):
 785              001zy
 786              011zy
 787              1z00y
 788              1z01y
 789              1z1zz
 790       */
 791       switch (value & 0x14)
 792         {
 793         default:
 794         case 0:
 795           return 1;
 796         case 0x4:
 797           return (value & 0x2) == 0;
 798         case 0x10:
 799           return (value & 0x8) == 0;
 800         case 0x14:
 801           return value == 0x14;
 802         }
 803     }
 804   else
 805     {
 806       /* Certain encodings have bits that are required to be zero.
 807          These are (z must be zero, a & t may be anything):
 808              0000z
 809              0001z
 810              0100z
 811              0101z
 812              001at
 813              011at
 814              1a00t
 815              1a01t
 816              1z1zz
 817       */
 818       if ((value & 0x14) == 0)
 819         return (value & 0x1) == 0;
 820       else if ((value & 0x14) == 0x14)
 821         return value == 0x14;
 822       else
 823         return 1;
 824     }
 825 }
 826
 827 /* The BO field in a B form instruction.  Warn about attempts to set
 828    the field to an illegal value.  */
 829
 830 static unsigned long
 831 insert_bo (unsigned long insn,
 832            long value,
 833            int dialect,
 834            const char **errmsg)
 835 {
 836   if (!valid_bo (value, dialect))
 837     *errmsg = _("invalid conditional option");
 838   return insn | ((value & 0x1f) << 21);
 839 }
 840
 841 static long
 842 extract_bo (unsigned long insn,
 843             int dialect,
 844             int *invalid)
 845 {
 846   long value;
 847
 848   value = (insn >> 21) & 0x1f;
 849   if (!valid_bo (value, dialect))
 850     *invalid = 1;
 851   return value;
 852 }
 853
 854 /* The BO field in a B form instruction when the + or - modifier is
 855    used.  This is like the BO field, but it must be even.  When
 856    extracting it, we force it to be even.  */
 857
 858 static unsigned long
 859 insert_boe (unsigned long insn,
 860             long value,
 861             int dialect,
 862             const char **errmsg)
 863 {
 864   if (!valid_bo (value, dialect))
 865     *errmsg = _("invalid conditional option");
 866   else if ((value & 1) != 0)
 867     *errmsg = _("attempt to set y bit when using + or - modifier");
 868
 869   return insn | ((value & 0x1f) << 21);
 870 }
 871
 872 static long
 873 extract_boe (unsigned long insn,
 874              int dialect,
 875              int *invalid)
 876 {
 877   long value;
 878
 879   value = (insn >> 21) & 0x1f;
 880   if (!valid_bo (value, dialect))
 881     *invalid = 1;
 882   return value & 0x1e;
 883 }
 884
 885 /* The DQ field in a DQ form instruction.  This is like D, but the
 886    lower four bits are forced to zero. */
 887
 888 static unsigned long
 889 insert_dq (unsigned long insn,
 890            long value,
 891            int dialect ATTRIBUTE_UNUSED,
 892            const char **errmsg)
 893 {
 894   if ((value & 0xf) != 0)
 895     *errmsg = _("offset not a multiple of 16");
 896   return insn | (value & 0xfff0);
 897 }
 898
 899 static long
 900 extract_dq (unsigned long insn,
 901             int dialect ATTRIBUTE_UNUSED,
 902             int *invalid ATTRIBUTE_UNUSED)
 903 {
 904   return ((insn & 0xfff0) ^ 0x8000) - 0x8000;
 905 }
 906
 907 static unsigned long
 908 insert_ev2 (unsigned long insn,
 909             long value,
 910             int dialect ATTRIBUTE_UNUSED,
 911             const char **errmsg)
 912 {
 913   if ((value & 1) != 0)
 914     *errmsg = _("offset not a multiple of 2");
 915   if ((value > 62) != 0)
 916     *errmsg = _("offset greater than 62");
 917   return insn | ((value & 0x3e) << 10);
 918 }
 919
 920 static long
 921 extract_ev2 (unsigned long insn,
 922              int dialect ATTRIBUTE_UNUSED,
 923              int *invalid ATTRIBUTE_UNUSED)
 924 {
 925   return (insn >> 10) & 0x3e;
 926 }
 927
 928 static unsigned long
 929 insert_ev4 (unsigned long insn,
 930             long value,
 931             int dialect ATTRIBUTE_UNUSED,
 932             const char **errmsg)
 933 {
 934   if ((value & 3) != 0)
 935     *errmsg = _("offset not a multiple of 4");
 936   if ((value > 124) != 0)
 937     *errmsg = _("offset greater than 124");
 938   return insn | ((value & 0x7c) << 9);
 939 }
 940
 941 static long
 942 extract_ev4 (unsigned long insn,
 943              int dialect ATTRIBUTE_UNUSED,
 944              int *invalid ATTRIBUTE_UNUSED)
 945 {
 946   return (insn >> 9) & 0x7c;
 947 }
 948
 949 static unsigned long
 950 insert_ev8 (unsigned long insn,
 951             long value,
 952             int dialect ATTRIBUTE_UNUSED,
 953             const char **errmsg)
 954 {
 955   if ((value & 7) != 0)
 956     *errmsg = _("offset not a multiple of 8");
 957   if ((value > 248) != 0)
 958     *errmsg = _("offset greater than 248");
 959   return insn | ((value & 0xf8) << 8);
 960 }
 961
 962 static long
 963 extract_ev8 (unsigned long insn,
 964              int dialect ATTRIBUTE_UNUSED,
 965              int *invalid ATTRIBUTE_UNUSED)
 966 {
 967   return (insn >> 8) & 0xf8;
 968 }
 969
 970 /* The DS field in a DS form instruction.  This is like D, but the
 971    lower two bits are forced to zero.  */
 972
 973 static unsigned long
 974 insert_ds (unsigned long insn,
 975            long value,
 976            int dialect ATTRIBUTE_UNUSED,
 977            const char **errmsg)
 978 {
 979   if ((value & 3) != 0)
 980     *errmsg = _("offset not a multiple of 4");
 981   return insn | (value & 0xfffc);
 982 }
 983
 984 static long
 985 extract_ds (unsigned long insn,
 986             int dialect ATTRIBUTE_UNUSED,
 987             int *invalid ATTRIBUTE_UNUSED)
 988 {
 989   return ((insn & 0xfffc) ^ 0x8000) - 0x8000;
 990 }
 991
 992 /* The DE field in a DE form instruction.  */
 993
 994 static unsigned long
 995 insert_de (unsigned long insn,
 996            long value,
 997            int dialect ATTRIBUTE_UNUSED,
 998            const char **errmsg)
 999 {
1000   if (value > 2047 || value < -2048)
1001     *errmsg = _("offset not between -2048 and 2047");
1002   return insn | ((value << 4) & 0xfff0);
1003 }
1004
1005 static long
1006 extract_de (unsigned long insn,
1007             int dialect ATTRIBUTE_UNUSED,
1008             int *invalid ATTRIBUTE_UNUSED)
1009 {
1010   return (insn & 0xfff0) >> 4;
1011 }
1012
1013 /* The DES field in a DES form instruction.  */
1014
1015 static unsigned long
1016 insert_des (unsigned long insn,
1017             long value,
1018             int dialect ATTRIBUTE_UNUSED,
1019             const char **errmsg)
1020 {
1021   if (value > 8191 || value < -8192)
1022     *errmsg = _("offset not between -8192 and 8191");
1023   else if ((value & 3) != 0)
1024     *errmsg = _("offset not a multiple of 4");
1025   return insn | ((value << 2) & 0xfff0);
1026 }
1027
1028 static long
1029 extract_des (unsigned long insn,
1030              int dialect ATTRIBUTE_UNUSED,
1031              int *invalid ATTRIBUTE_UNUSED)
1032 {
1033   return (((insn >> 2) & 0x3ffc) ^ 0x2000) - 0x2000;
1034 }
1035
1036 /* FXM mask in mfcr and mtcrf instructions.  */
1037
1038 static unsigned long
1039 insert_fxm (unsigned long insn,
1040             long value,
1041             int dialect,
1042             const char **errmsg)
1043 {
1044   /* If we're handling the mfocrf and mtocrf insns ensure that exactly
1045      one bit of the mask field is set.  */
1046   if ((insn & (1 << 20)) != 0)
1047     {
1048       if (value == 0 || (value & -value) != value)
1049         {
1050           *errmsg = _("invalid mask field");
1051           value = 0;
1052         }
1053     }
1054
1055   /* If the optional field on mfcr is missing that means we want to use
1056      the old form of the instruction that moves the whole cr.  In that
1057      case we'll have VALUE zero.  There doesn't seem to be a way to
1058      distinguish this from the case where someone writes mfcr %r3,0.  */
1059   else if (value == 0)
1060     ;
1061
1062   /* If only one bit of the FXM field is set, we can use the new form
1063      of the instruction, which is faster.  Unlike the Power4 branch hint
1064      encoding, this is not backward compatible.  Do not generate the
1065      new form unless -mpower4 has been given, or -many and the two
1066      operand form of mfcr was used.  */
1067   else if ((value & -value) == value
1068            && ((dialect & PPC_OPCODE_POWER4) != 0
1069                || ((dialect & PPC_OPCODE_ANY) != 0
1070                    && (insn & (0x3ff << 1)) == 19 << 1)))
1071     insn |= 1 << 20;
1072
1073   /* Any other value on mfcr is an error.  */
1074   else if ((insn & (0x3ff << 1)) == 19 << 1)
1075     {
1076       *errmsg = _("ignoring invalid mfcr mask");
1077       value = 0;
1078     }
1079
1080   return insn | ((value & 0xff) << 12);
1081 }
1082
1083 static long
1084 extract_fxm (unsigned long insn,
1085              int dialect ATTRIBUTE_UNUSED,
1086              int *invalid)
1087 {
1088   long mask = (insn >> 12) & 0xff;
1089
1090   /* Is this a Power4 insn?  */
1091   if ((insn & (1 << 20)) != 0)
1092     {
1093       /* Exactly one bit of MASK should be set.  */
1094       if (mask == 0 || (mask & -mask) != mask)
1095         *invalid = 1;
1096     }
1097
1098   /* Check that non-power4 form of mfcr has a zero MASK.  */
1099   else if ((insn & (0x3ff << 1)) == 19 << 1)
1100     {
1101       if (mask != 0)
1102         *invalid = 1;
1103     }
1104
1105   return mask;
1106 }
1107
1108 /* The LI field in an I form instruction.  The lower two bits are
1109    forced to zero.  */
1110
1111 static unsigned long
1112 insert_li (unsigned long insn,
1113            long value,
1114            int dialect ATTRIBUTE_UNUSED,
1115            const char **errmsg)
1116 {
1117   if ((value & 3) != 0)
1118     *errmsg = _("ignoring least significant bits in branch offset");
1119   return insn | (value & 0x3fffffc);
1120 }
1121
1122 static long
1123 extract_li (unsigned long insn,
1124             int dialect ATTRIBUTE_UNUSED,
1125             int *invalid ATTRIBUTE_UNUSED)
1126 {
1127   return ((insn & 0x3fffffc) ^ 0x2000000) - 0x2000000;
1128 }
1129
1130 /* The MB and ME fields in an M form instruction expressed as a single
1131    operand which is itself a bitmask.  The extraction function always
1132    marks it as invalid, since we never want to recognize an
1133    instruction which uses a field of this type.  */
1134
1135 static unsigned long
1136 insert_mbe (unsigned long insn,
1137             long value,
1138             int dialect ATTRIBUTE_UNUSED,
1139             const char **errmsg)
1140 {
1141   unsigned long uval, mask;
1142   int mb, me, mx, count, last;
1143
1144   uval = value;
1145
1146   if (uval == 0)
1147     {
1148       *errmsg = _("illegal bitmask");
1149       return insn;
1150     }
1151
1152   mb = 0;
1153   me = 32;
1154   if ((uval & 1) != 0)
1155     last = 1;
1156   else
1157     last = 0;
1158   count = 0;
1159
1160   /* mb: location of last 0->1 transition */
1161   /* me: location of last 1->0 transition */
1162   /* count: # transitions */
1163
1164   for (mx = 0, mask = 1L << 31; mx < 32; ++mx, mask >>= 1)
1165     {
1166       if ((uval & mask) && !last)
1167         {
1168           ++count;
1169           mb = mx;
1170           last = 1;
1171         }
1172       else if (!(uval & mask) && last)
1173         {
1174           ++count;
1175           me = mx;
1176           last = 0;
1177         }
1178     }
1179   if (me == 0)
1180     me = 32;
1181
1182   if (count != 2 && (count != 0 || ! last))
1183     *errmsg = _("illegal bitmask");
1184
1185   return insn | (mb << 6) | ((me - 1) << 1);
1186 }
1187
1188 static long
1189 extract_mbe (unsigned long insn,
1190              int dialect ATTRIBUTE_UNUSED,
1191              int *invalid)
1192 {
1193   long ret;
1194   int mb, me;
1195   int i;
1196
1197   *invalid = 1;
1198
1199   mb = (insn >> 6) & 0x1f;
1200   me = (insn >> 1) & 0x1f;
1201   if (mb < me + 1)
1202     {
1203       ret = 0;
1204       for (i = mb; i <= me; i++)
1205         ret |= 1L << (31 - i);
1206     }
1207   else if (mb == me + 1)
1208     ret = ~0;
1209   else /* (mb > me + 1) */
1210     {
1211       ret = ~0;
1212       for (i = me + 1; i < mb; i++)
1213         ret &= ~(1L << (31 - i));
1214     }
1215   return ret;
1216 }
1217
1218 /* The MB or ME field in an MD or MDS form instruction.  The high bit
1219    is wrapped to the low end.  */
1220
1221 static unsigned long
1222 insert_mb6 (unsigned long insn,
1223             long value,
1224             int dialect ATTRIBUTE_UNUSED,
1225             const char **errmsg ATTRIBUTE_UNUSED)
1226 {
1227   return insn | ((value & 0x1f) << 6) | (value & 0x20);
1228 }
1229
1230 static long
1231 extract_mb6 (unsigned long insn,
1232              int dialect ATTRIBUTE_UNUSED,
1233              int *invalid ATTRIBUTE_UNUSED)
1234 {
1235   return ((insn >> 6) & 0x1f) | (insn & 0x20);
1236 }
1237
1238 /* The NB field in an X form instruction.  The value 32 is stored as
1239    0.  */
1240
1241 static unsigned long
1242 insert_nb (unsigned long insn,
1243            long value,
1244            int dialect ATTRIBUTE_UNUSED,
1245            const char **errmsg)
1246 {
1247   if (value < 0 || value > 32)
1248     *errmsg = _("value out of range");
1249   if (value == 32)
1250     value = 0;
1251   return insn | ((value & 0x1f) << 11);
1252 }
1253
1254 static long
1255 extract_nb (unsigned long insn,
1256             int dialect ATTRIBUTE_UNUSED,
1257             int *invalid ATTRIBUTE_UNUSED)
1258 {
1259   long ret;
1260
1261   ret = (insn >> 11) & 0x1f;
1262   if (ret == 0)
1263     ret = 32;
1264   return ret;
1265 }
1266
1267 /* The NSI field in a D form instruction.  This is the same as the SI
1268    field, only negated.  The extraction function always marks it as
1269    invalid, since we never want to recognize an instruction which uses
1270    a field of this type.  */
1271
1272 static unsigned long
1273 insert_nsi (unsigned long insn,
1274             long value,
1275             int dialect ATTRIBUTE_UNUSED,
1276             const char **errmsg ATTRIBUTE_UNUSED)
1277 {
1278   return insn | (-value & 0xffff);
1279 }
1280
1281 static long
1282 extract_nsi (unsigned long insn,
1283              int dialect ATTRIBUTE_UNUSED,
1284              int *invalid)
1285 {
1286   *invalid = 1;
1287   return -(((insn & 0xffff) ^ 0x8000) - 0x8000);
1288 }
1289
1290 /* The RA field in a D or X form instruction which is an updating
1291    load, which means that the RA field may not be zero and may not
1292    equal the RT field.  */
1293
1294 static unsigned long
1295 insert_ral (unsigned long insn,
1296             long value,
1297             int dialect ATTRIBUTE_UNUSED,
1298             const char **errmsg)
1299 {
1300   if (value == 0
1301       || (unsigned long) value == ((insn >> 21) & 0x1f))
1302     *errmsg = "invalid register operand when updating";
1303   return insn | ((value & 0x1f) << 16);
1304 }
1305
1306 /* The RA field in an lmw instruction, which has special value
1307    restrictions.  */
1308
1309 static unsigned long
1310 insert_ram (unsigned long insn,
1311             long value,
1312             int dialect ATTRIBUTE_UNUSED,
1313             const char **errmsg)
1314 {
1315   if ((unsigned long) value >= ((insn >> 21) & 0x1f))
1316     *errmsg = _("index register in load range");
1317   return insn | ((value & 0x1f) << 16);
1318 }
1319
1320 /* The RA field in the DQ form lq instruction, which has special
1321    value restrictions.  */
1322
1323 static unsigned long
1324 insert_raq (unsigned long insn,
1325             long value,
1326             int dialect ATTRIBUTE_UNUSED,
1327             const char **errmsg)
1328 {
1329   long rtvalue = (insn & RT_MASK) >> 21;
1330
1331   if (value == rtvalue)
1332     *errmsg = _("source and target register operands must be different");
1333   return insn | ((value & 0x1f) << 16);
1334 }
1335
1336 /* The RA field in a D or X form instruction which is an updating
1337    store or an updating floating point load, which means that the RA
1338    field may not be zero.  */
1339
1340 static unsigned long
1341 insert_ras (unsigned long insn,
1342             long value,
1343             int dialect ATTRIBUTE_UNUSED,
1344             const char **errmsg)
1345 {
1346   if (value == 0)
1347     *errmsg = _("invalid register operand when updating");
1348   return insn | ((value & 0x1f) << 16);
1349 }
1350
1351 /* The RB field in an X form instruction when it must be the same as
1352    the RS field in the instruction.  This is used for extended
1353    mnemonics like mr.  This operand is marked FAKE.  The insertion
1354    function just copies the BT field into the BA field, and the
1355    extraction function just checks that the fields are the same.  */
1356
1357 static unsigned long
1358 insert_rbs (unsigned long insn,
1359             long value ATTRIBUTE_UNUSED,
1360             int dialect ATTRIBUTE_UNUSED,
1361             const char **errmsg ATTRIBUTE_UNUSED)
1362 {
1363   return insn | (((insn >> 21) & 0x1f) << 11);
1364 }
1365
1366 static long
1367 extract_rbs (unsigned long insn,
1368              int dialect ATTRIBUTE_UNUSED,
1369              int *invalid)
1370 {
1371   if (((insn >> 21) & 0x1f) != ((insn >> 11) & 0x1f))
1372     *invalid = 1;
1373   return 0;
1374 }
1375
1376 /* The RT field of the DQ form lq instruction, which has special
1377    value restrictions.  */
1378
1379 static unsigned long
1380 insert_rtq (unsigned long insn,
1381             long value,
1382             int dialect ATTRIBUTE_UNUSED,
1383             const char **errmsg)
1384 {
1385   if ((value & 1) != 0)
1386     *errmsg = _("target register operand must be even");
1387   return insn | ((value & 0x1f) << 21);
1388 }
1389
1390 /* The RS field of the DS form stq instruction, which has special
1391    value restrictions.  */
1392
1393 static unsigned long
1394 insert_rsq (unsigned long insn,
1395             long value ATTRIBUTE_UNUSED,
1396             int dialect ATTRIBUTE_UNUSED,
1397             const char **errmsg)
1398 {
1399   if ((value & 1) != 0)
1400     *errmsg = _("source register operand must be even");
1401   return insn | ((value & 0x1f) << 21);
1402 }
1403
1404 /* The SH field in an MD form instruction.  This is split.  */
1405
1406 static unsigned long
1407 insert_sh6 (unsigned long insn,
1408             long value,
1409             int dialect ATTRIBUTE_UNUSED,
1410             const char **errmsg ATTRIBUTE_UNUSED)
1411 {
1412   return insn | ((value & 0x1f) << 11) | ((value & 0x20) >> 4);
1413 }
1414
1415 static long
1416 extract_sh6 (unsigned long insn,
1417              int dialect ATTRIBUTE_UNUSED,
1418              int *invalid ATTRIBUTE_UNUSED)
1419 {
1420   return ((insn >> 11) & 0x1f) | ((insn << 4) & 0x20);
1421 }
1422
1423 /* The SPR field in an XFX form instruction.  This is flipped--the
1424    lower 5 bits are stored in the upper 5 and vice- versa.  */
1425
1426 static unsigned long
1427 insert_spr (unsigned long insn,
1428             long value,
1429             int dialect ATTRIBUTE_UNUSED,
1430             const char **errmsg ATTRIBUTE_UNUSED)
1431 {
1432   return insn | ((value & 0x1f) << 16) | ((value & 0x3e0) << 6);
1433 }
1434
1435 static long
1436 extract_spr (unsigned long insn,
1437              int dialect ATTRIBUTE_UNUSED,
1438              int *invalid ATTRIBUTE_UNUSED)
1439 {
1440   return ((insn >> 16) & 0x1f) | ((insn >> 6) & 0x3e0);
1441 }
1442
1443 /* Some dialects have 8 SPRG registers instead of the standard 4.  */
1444
1445 static unsigned long
1446 insert_sprg (unsigned long insn,
1447              long value,
1448              int dialect,
1449              const char **errmsg)
1450 {
1451   /* This check uses PPC_OPCODE_403 because PPC405 is later defined
1452      as a synonym.  If ever a 405 specific dialect is added this
1453      check should use that instead.  */
1454   if (value > 7
1455       || (value > 3
1456           && (dialect & (PPC_OPCODE_BOOKE | PPC_OPCODE_403)) == 0))
1457     *errmsg = _("invalid sprg number");
1458
1459   /* If this is mfsprg4..7 then use spr 260..263 which can be read in
1460      user mode.  Anything else must use spr 272..279.  */
1461   if (value <= 3 || (insn & 0x100) != 0)
1462     value |= 0x10;
1463
1464   return insn | ((value & 0x17) << 16);
1465 }
1466
1467 static long
1468 extract_sprg (unsigned long insn,
1469               int dialect,
1470               int *invalid)
1471 {
1472   unsigned long val = (insn >> 16) & 0x1f;
1473
1474   /* mfsprg can use 260..263 and 272..279.  mtsprg only uses spr 272..279
1475      If not BOOKE or 405, then both use only 272..275.  */
1476   if (val <= 3
1477       || (val < 0x10 && (insn & 0x100) != 0)
1478       || (val - 0x10 > 3
1479           && (dialect & (PPC_OPCODE_BOOKE | PPC_OPCODE_403)) == 0))
1480     *invalid = 1;
1481   return val & 7;
1482 }
1483
1484 /* The TBR field in an XFX instruction.  This is just like SPR, but it
1485    is optional.  When TBR is omitted, it must be inserted as 268 (the
1486    magic number of the TB register).  These functions treat 0
1487    (indicating an omitted optional operand) as 268.  This means that
1488    ``mftb 4,0'' is not handled correctly.  This does not matter very
1489    much, since the architecture manual does not define mftb as
1490    accepting any values other than 268 or 269.  */
1491
1492 #define TB (268)
1493
1494 static unsigned long
1495 insert_tbr (unsigned long insn,
1496             long value,
1497             int dialect ATTRIBUTE_UNUSED,
1498             const char **errmsg ATTRIBUTE_UNUSED)
1499 {
1500   if (value == 0)
1501     value = TB;
1502   return insn | ((value & 0x1f) << 16) | ((value & 0x3e0) << 6);
1503 }
1504
1505 static long
1506 extract_tbr (unsigned long insn,
1507              int dialect ATTRIBUTE_UNUSED,
1508              int *invalid ATTRIBUTE_UNUSED)
1509 {
1510   long ret;
1511
1512   ret = ((insn >> 16) & 0x1f) | ((insn >> 6) & 0x3e0);
1513   if (ret == TB)
1514     ret = 0;
1515   return ret;
1516 }
1517 \f
1518 /* Macros used to form opcodes.  */
1519
1520 /* The main opcode.  */
1521 #define OP(x) ((((unsigned long)(x)) & 0x3f) << 26)
1522 #define OP_MASK OP (0x3f)
1523
1524 /* The main opcode combined with a trap code in the TO field of a D
1525    form instruction.  Used for extended mnemonics for the trap
1526    instructions.  */
1527 #define OPTO(x,to) (OP (x) | ((((unsigned long)(to)) & 0x1f) << 21))
1528 #define OPTO_MASK (OP_MASK | TO_MASK)
1529
1530 /* The main opcode combined with a comparison size bit in the L field
1531    of a D form or X form instruction.  Used for extended mnemonics for
1532    the comparison instructions.  */
1533 #define OPL(x,l) (OP (x) | ((((unsigned long)(l)) & 1) << 21))
1534 #define OPL_MASK OPL (0x3f,1)
1535
1536 /* An A form instruction.  */
1537 #define A(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 1) | (((unsigned long)(rc)) & 1))
1538 #define A_MASK A (0x3f, 0x1f, 1)
1539
1540 /* An A_MASK with the FRB field fixed.  */
1541 #define AFRB_MASK (A_MASK | FRB_MASK)
1542
1543 /* An A_MASK with the FRC field fixed.  */
1544 #define AFRC_MASK (A_MASK | FRC_MASK)
1545
1546 /* An A_MASK with the FRA and FRC fields fixed.  */
1547 #define AFRAFRC_MASK (A_MASK | FRA_MASK | FRC_MASK)
1548
1549 /* An AFRAFRC_MASK, but with L bit clear.  */
1550 #define AFRALFRC_MASK (AFRAFRC_MASK & ~((unsigned long) 1 << 16))
1551
1552 /* A B form instruction.  */
1553 #define B(op, aa, lk) (OP (op) | ((((unsigned long)(aa)) & 1) << 1) | ((lk) & 1))
1554 #define B_MASK B (0x3f, 1, 1)
1555
1556 /* A B form instruction setting the BO field.  */
1557 #define BBO(op, bo, aa, lk) (B ((op), (aa), (lk)) | ((((unsigned long)(bo)) & 0x1f) << 21))
1558 #define BBO_MASK BBO (0x3f, 0x1f, 1, 1)
1559
1560 /* A BBO_MASK with the y bit of the BO field removed.  This permits
1561    matching a conditional branch regardless of the setting of the y
1562    bit.  Similarly for the 'at' bits used for power4 branch hints.  */
1563 #define Y_MASK   (((unsigned long) 1) << 21)
1564 #define AT1_MASK (((unsigned long) 3) << 21)
1565 #define AT2_MASK (((unsigned long) 9) << 21)
1566 #define BBOY_MASK  (BBO_MASK &~ Y_MASK)
1567 #define BBOAT_MASK (BBO_MASK &~ AT1_MASK)
1568
1569 /* A B form instruction setting the BO field and the condition bits of
1570    the BI field.  */
1571 #define BBOCB(op, bo, cb, aa, lk) \
1572   (BBO ((op), (bo), (aa), (lk)) | ((((unsigned long)(cb)) & 0x3) << 16))
1573 #define BBOCB_MASK BBOCB (0x3f, 0x1f, 0x3, 1, 1)
1574
1575 /* A BBOCB_MASK with the y bit of the BO field removed.  */
1576 #define BBOYCB_MASK (BBOCB_MASK &~ Y_MASK)
1577 #define BBOATCB_MASK (BBOCB_MASK &~ AT1_MASK)
1578 #define BBOAT2CB_MASK (BBOCB_MASK &~ AT2_MASK)
1579
1580 /* A BBOYCB_MASK in which the BI field is fixed.  */
1581 #define BBOYBI_MASK (BBOYCB_MASK | BI_MASK)
1582 #define BBOATBI_MASK (BBOAT2CB_MASK | BI_MASK)
1583
1584 /* An Context form instruction.  */
1585 #define CTX(op, xop)   (OP (op) | (((unsigned long)(xop)) & 0x7))
1586 #define CTX_MASK CTX(0x3f, 0x7)
1587
1588 /* An User Context form instruction.  */
1589 #define UCTX(op, xop)  (OP (op) | (((unsigned long)(xop)) & 0x1f))
1590 #define UCTX_MASK UCTX(0x3f, 0x1f)
1591
1592 /* The main opcode mask with the RA field clear.  */
1593 #define DRA_MASK (OP_MASK | RA_MASK)
1594
1595 /* A DS form instruction.  */
1596 #define DSO(op, xop) (OP (op) | ((xop) & 0x3))
1597 #define DS_MASK DSO (0x3f, 3)
1598
1599 /* A DE form instruction.  */
1600 #define DEO(op, xop) (OP (op) | ((xop) & 0xf))
1601 #define DE_MASK DEO (0x3e, 0xf)
1602
1603 /* An EVSEL form instruction.  */
1604 #define EVSEL(op, xop) (OP (op) | (((unsigned long)(xop)) & 0xff) << 3)
1605 #define EVSEL_MASK EVSEL(0x3f, 0xff)
1606
1607 /* An M form instruction.  */
1608 #define M(op, rc) (OP (op) | ((rc) & 1))
1609 #define M_MASK M (0x3f, 1)
1610
1611 /* An M form instruction with the ME field specified.  */
1612 #define MME(op, me, rc) (M ((op), (rc)) | ((((unsigned long)(me)) & 0x1f) << 1))
1613
1614 /* An M_MASK with the MB and ME fields fixed.  */
1615 #define MMBME_MASK (M_MASK | MB_MASK | ME_MASK)
1616
1617 /* An M_MASK with the SH and ME fields fixed.  */
1618 #define MSHME_MASK (M_MASK | SH_MASK | ME_MASK)
1619
1620 /* An MD form instruction.  */
1621 #define MD(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x7) << 2) | ((rc) & 1))
1622 #define MD_MASK MD (0x3f, 0x7, 1)
1623
1624 /* An MD_MASK with the MB field fixed.  */
1625 #define MDMB_MASK (MD_MASK | MB6_MASK)
1626
1627 /* An MD_MASK with the SH field fixed.  */
1628 #define MDSH_MASK (MD_MASK | SH6_MASK)
1629
1630 /* An MDS form instruction.  */
1631 #define MDS(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0xf) << 1) | ((rc) & 1))
1632 #define MDS_MASK MDS (0x3f, 0xf, 1)
1633
1634 /* An MDS_MASK with the MB field fixed.  */
1635 #define MDSMB_MASK (MDS_MASK | MB6_MASK)
1636
1637 /* An SC form instruction.  */
1638 #define SC(op, sa, lk) (OP (op) | ((((unsigned long)(sa)) & 1) << 1) | ((lk) & 1))
1639 #define SC_MASK (OP_MASK | (((unsigned long)0x3ff) << 16) | (((unsigned long)1) << 1) | 1)
1640
1641 /* An VX form instruction.  */
1642 #define VX(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x7ff))
1643
1644 /* The mask for an VX form instruction.  */
1645 #define VX_MASK VX(0x3f, 0x7ff)
1646
1647 /* An VA form instruction.  */
1648 #define VXA(op, xop) (OP (op) | (((unsigned long)(xop)) & 0x03f))
1649
1650 /* The mask for an VA form instruction.  */
1651 #define VXA_MASK VXA(0x3f, 0x3f)
1652
1653 /* An VXR form instruction.  */
1654 #define VXR(op, xop, rc) (OP (op) | (((rc) & 1) << 10) | (((unsigned long)(xop)) & 0x3ff))
1655
1656 /* The mask for a VXR form instruction.  */
1657 #define VXR_MASK VXR(0x3f, 0x3ff, 1)
1658
1659 /* An X form instruction.  */
1660 #define X(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1))
1661
1662 /* A Z form instruction.  */
1663 #define Z(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x1ff) << 1))
1664
1665 /* An X form instruction with the RC bit specified.  */
1666 #define XRC(op, xop, rc) (X ((op), (xop)) | ((rc) & 1))
1667
1668 /* A Z form instruction with the RC bit specified.  */
1669 #define ZRC(op, xop, rc) (Z ((op), (xop)) | ((rc) & 1))
1670
1671 /* The mask for an X form instruction.  */
1672 #define X_MASK XRC (0x3f, 0x3ff, 1)
1673
1674 /* The mask for a Z form instruction.  */
1675 #define Z_MASK ZRC (0x3f, 0x1ff, 1)
1676
1677 /* An X_MASK with the RA field fixed.  */
1678 #define XRA_MASK (X_MASK | RA_MASK)
1679
1680 /* An X_MASK with the RB field fixed.  */
1681 #define XRB_MASK (X_MASK | RB_MASK)
1682
1683 /* An X_MASK with the RT field fixed.  */
1684 #define XRT_MASK (X_MASK | RT_MASK)
1685
1686 /* An XRT_MASK mask with the L bits clear.  */
1687 #define XLRT_MASK (XRT_MASK & ~((unsigned long) 0x3 << 21))
1688
1689 /* An X_MASK with the RA and RB fields fixed.  */
1690 #define XRARB_MASK (X_MASK | RA_MASK | RB_MASK)
1691
1692 /* An XRARB_MASK, but with the L bit clear.  */
1693 #define XRLARB_MASK (XRARB_MASK & ~((unsigned long) 1 << 16))
1694
1695 /* An X_MASK with the RT and RA fields fixed.  */
1696 #define XRTRA_MASK (X_MASK | RT_MASK | RA_MASK)
1697
1698 /* An XRTRA_MASK, but with L bit clear.  */
1699 #define XRTLRA_MASK (XRTRA_MASK & ~((unsigned long) 1 << 21))
1700
1701 /* An X form instruction with the L bit specified.  */
1702 #define XOPL(op, xop, l) (X ((op), (xop)) | ((((unsigned long)(l)) & 1) << 21))
1703
1704 /* The mask for an X form comparison instruction.  */
1705 #define XCMP_MASK (X_MASK | (((unsigned long)1) << 22))
1706
1707 /* The mask for an X form comparison instruction with the L field
1708    fixed.  */
1709 #define XCMPL_MASK (XCMP_MASK | (((unsigned long)1) << 21))
1710
1711 /* An X form trap instruction with the TO field specified.  */
1712 #define XTO(op, xop, to) (X ((op), (xop)) | ((((unsigned long)(to)) & 0x1f) << 21))
1713 #define XTO_MASK (X_MASK | TO_MASK)
1714
1715 /* An X form tlb instruction with the SH field specified.  */
1716 #define XTLB(op, xop, sh) (X ((op), (xop)) | ((((unsigned long)(sh)) & 0x1f) << 11))
1717 #define XTLB_MASK (X_MASK | SH_MASK)
1718
1719 /* An X form sync instruction.  */
1720 #define XSYNC(op, xop, l) (X ((op), (xop)) | ((((unsigned long)(l)) & 3) << 21))
1721
1722 /* An X form sync instruction with everything filled in except the LS field.  */
1723 #define XSYNC_MASK (0xff9fffff)
1724
1725 /* An X_MASK, but with the EH bit clear.  */
1726 #define XEH_MASK (X_MASK & ~((unsigned long )1))
1727
1728 /* An X form AltiVec dss instruction.  */
1729 #define XDSS(op, xop, a) (X ((op), (xop)) | ((((unsigned long)(a)) & 1) << 25))
1730 #define XDSS_MASK XDSS(0x3f, 0x3ff, 1)
1731
1732 /* An XFL form instruction.  */
1733 #define XFL(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1) | (((unsigned long)(rc)) & 1))
1734 #define XFL_MASK (XFL (0x3f, 0x3ff, 1) | (((unsigned long)1) << 25) | (((unsigned long)1) << 16))
1735
1736 /* An X form isel instruction.  */
1737 #define XISEL(op, xop)  (OP (op) | ((((unsigned long)(xop)) & 0x1f) << 1))
1738 #define XISEL_MASK      XISEL(0x3f, 0x1f)
1739
1740 /* An XL form instruction with the LK field set to 0.  */
1741 #define XL(op, xop) (OP (op) | ((((unsigned long)(xop)) & 0x3ff) << 1))
1742
1743 /* An XL form instruction which uses the LK field.  */
1744 #define XLLK(op, xop, lk) (XL ((op), (xop)) | ((lk) & 1))
1745
1746 /* The mask for an XL form instruction.  */
1747 #define XL_MASK XLLK (0x3f, 0x3ff, 1)
1748
1749 /* An XL form instruction which explicitly sets the BO field.  */
1750 #define XLO(op, bo, xop, lk) \
1751   (XLLK ((op), (xop), (lk)) | ((((unsigned long)(bo)) & 0x1f) << 21))
1752 #define XLO_MASK (XL_MASK | BO_MASK)
1753
1754 /* An XL form instruction which explicitly sets the y bit of the BO
1755    field.  */
1756 #define XLYLK(op, xop, y, lk) (XLLK ((op), (xop), (lk)) | ((((unsigned long)(y)) & 1) << 21))
1757 #define XLYLK_MASK (XL_MASK | Y_MASK)
1758
1759 /* An XL form instruction which sets the BO field and the condition
1760    bits of the BI field.  */
1761 #define XLOCB(op, bo, cb, xop, lk) \
1762   (XLO ((op), (bo), (xop), (lk)) | ((((unsigned long)(cb)) & 3) << 16))
1763 #define XLOCB_MASK XLOCB (0x3f, 0x1f, 0x3, 0x3ff, 1)
1764
1765 /* An XL_MASK or XLYLK_MASK or XLOCB_MASK with the BB field fixed.  */
1766 #define XLBB_MASK (XL_MASK | BB_MASK)
1767 #define XLYBB_MASK (XLYLK_MASK | BB_MASK)
1768 #define XLBOCBBB_MASK (XLOCB_MASK | BB_MASK)
1769
1770 /* A mask for branch instructions using the BH field.  */
1771 #define XLBH_MASK (XL_MASK | (0x1c << 11))
1772
1773 /* An XL_MASK with the BO and BB fields fixed.  */
1774 #define XLBOBB_MASK (XL_MASK | BO_MASK | BB_MASK)
1775
1776 /* An XL_MASK with the BO, BI and BB fields fixed.  */
1777 #define XLBOBIBB_MASK (XL_MASK | BO_MASK | BI_MASK | BB_MASK)
1778
1779 /* An XO form instruction.  */
1780 #define XO(op, xop, oe, rc) \
1781   (OP (op) | ((((unsigned long)(xop)) & 0x1ff) << 1) | ((((unsigned long)(oe)) & 1) << 10) | (((unsigned long)(rc)) & 1))
1782 #define XO_MASK XO (0x3f, 0x1ff, 1, 1)
1783
1784 /* An XO_MASK with the RB field fixed.  */
1785 #define XORB_MASK (XO_MASK | RB_MASK)
1786
1787 /* An XS form instruction.  */
1788 #define XS(op, xop, rc) (OP (op) | ((((unsigned long)(xop)) & 0x1ff) << 2) | (((unsigned long)(rc)) & 1))
1789 #define XS_MASK XS (0x3f, 0x1ff, 1)
1790
1791 /* A mask for the FXM version of an XFX form instruction.  */
1792 #define XFXFXM_MASK (X_MASK | (1 << 11) | (1 << 20))
1793
1794 /* An XFX form instruction with the FXM field filled in.  */
1795 #define XFXM(op, xop, fxm, p4) \
1796   (X ((op), (xop)) | ((((unsigned long)(fxm)) & 0xff) << 12) \
1797    | ((unsigned long)(p4) << 20))
1798
1799 /* An XFX form instruction with the SPR field filled in.  */
1800 #define XSPR(op, xop, spr) \
1801   (X ((op), (xop)) | ((((unsigned long)(spr)) & 0x1f) << 16) | ((((unsigned long)(spr)) & 0x3e0) << 6))
1802 #define XSPR_MASK (X_MASK | SPR_MASK)
1803
1804 /* An XFX form instruction with the SPR field filled in except for the
1805    SPRBAT field.  */
1806 #define XSPRBAT_MASK (XSPR_MASK &~ SPRBAT_MASK)
1807
1808 /* An XFX form instruction with the SPR field filled in except for the
1809    SPRG field.  */
1810 #define XSPRG_MASK (XSPR_MASK & ~(0x17 << 16))
1811
1812 /* An X form instruction with everything filled in except the E field.  */
1813 #define XE_MASK (0xffff7fff)
1814
1815 /* An X form user context instruction.  */
1816 #define XUC(op, xop)  (OP (op) | (((unsigned long)(xop)) & 0x1f))
1817 #define XUC_MASK      XUC(0x3f, 0x1f)
1818
1819 /* The BO encodings used in extended conditional branch mnemonics.  */
1820 #define BODNZF  (0x0)
1821 #define BODNZFP (0x1)
1822 #define BODZF   (0x2)
1823 #define BODZFP  (0x3)
1824 #define BODNZT  (0x8)
1825 #define BODNZTP (0x9)
1826 #define BODZT   (0xa)
1827 #define BODZTP  (0xb)
1828
1829 #define BOF     (0x4)
1830 #define BOFP    (0x5)
1831 #define BOFM4   (0x6)
1832 #define BOFP4   (0x7)
1833 #define BOT     (0xc)
1834 #define BOTP    (0xd)
1835 #define BOTM4   (0xe)
1836 #define BOTP4   (0xf)
1837
1838 #define BODNZ   (0x10)
1839 #define BODNZP  (0x11)
1840 #define BODZ    (0x12)
1841 #define BODZP   (0x13)
1842 #define BODNZM4 (0x18)
1843 #define BODNZP4 (0x19)
1844 #define BODZM4  (0x1a)
1845 #define BODZP4  (0x1b)
1846
1847 #define BOU     (0x14)
1848
1849 /* The BI condition bit encodings used in extended conditional branch
1850    mnemonics.  */
1851 #define CBLT    (0)
1852 #define CBGT    (1)
1853 #define CBEQ    (2)
1854 #define CBSO    (3)
1855
1856 /* The TO encodings used in extended trap mnemonics.  */
1857 #define TOLGT   (0x1)
1858 #define TOLLT   (0x2)
1859 #define TOEQ    (0x4)
1860 #define TOLGE   (0x5)
1861 #define TOLNL   (0x5)
1862 #define TOLLE   (0x6)
1863 #define TOLNG   (0x6)
1864 #define TOGT    (0x8)
1865 #define TOGE    (0xc)
1866 #define TONL    (0xc)
1867 #define TOLT    (0x10)
1868 #define TOLE    (0x14)
1869 #define TONG    (0x14)
1870 #define TONE    (0x18)
1871 #define TOU     (0x1f)
1872 \f
1873 /* Smaller names for the flags so each entry in the opcodes table will
1874    fit on a single line.  */
1875 #undef  PPC
1876 #define PPC     PPC_OPCODE_PPC
1877 #define PPCCOM  PPC_OPCODE_PPC | PPC_OPCODE_COMMON
1878 #define NOPOWER4 PPC_OPCODE_NOPOWER4 | PPCCOM
1879 #define POWER4  PPC_OPCODE_POWER4
1880 #define POWER5  PPC_OPCODE_POWER5
1881 #define POWER6  PPC_OPCODE_POWER6
1882 #define CELL    PPC_OPCODE_CELL
1883 #define PPC32   PPC_OPCODE_32 | PPC_OPCODE_PPC
1884 #define PPC64   PPC_OPCODE_64 | PPC_OPCODE_PPC
1885 #define PPC403  PPC_OPCODE_403
1886 #define PPC405  PPC403
1887 #define PPC440  PPC_OPCODE_440
1888 #define PPC750  PPC
1889 #define PPC860  PPC
1890 #define PPCVEC  PPC_OPCODE_ALTIVEC
1891 #define POWER   PPC_OPCODE_POWER
1892 #define POWER2  PPC_OPCODE_POWER | PPC_OPCODE_POWER2
1893 #define PPCPWR2 PPC_OPCODE_PPC | PPC_OPCODE_POWER | PPC_OPCODE_POWER2
1894 #define POWER32 PPC_OPCODE_POWER | PPC_OPCODE_32
1895 #define COM     PPC_OPCODE_POWER | PPC_OPCODE_PPC | PPC_OPCODE_COMMON
1896 #define COM32   PPC_OPCODE_POWER | PPC_OPCODE_PPC | PPC_OPCODE_COMMON | PPC_OPCODE_32
1897 #define M601    PPC_OPCODE_POWER | PPC_OPCODE_601
1898 #define PWRCOM  PPC_OPCODE_POWER | PPC_OPCODE_601 | PPC_OPCODE_COMMON
1899 #define MFDEC1  PPC_OPCODE_POWER
1900 #define MFDEC2  PPC_OPCODE_PPC | PPC_OPCODE_601 | PPC_OPCODE_BOOKE
1901 #define BOOKE   PPC_OPCODE_BOOKE
1902 #define BOOKE64 PPC_OPCODE_BOOKE64
1903 #define CLASSIC PPC_OPCODE_CLASSIC
1904 #define PPCE300 PPC_OPCODE_E300
1905 #define PPCSPE  PPC_OPCODE_SPE
1906 #define PPCISEL PPC_OPCODE_ISEL
1907 #define PPCEFS  PPC_OPCODE_EFS
1908 #define PPCBRLK PPC_OPCODE_BRLOCK
1909 #define PPCPMR  PPC_OPCODE_PMR
1910 #define PPCCHLK PPC_OPCODE_CACHELCK
1911 #define PPCCHLK64       PPC_OPCODE_CACHELCK | PPC_OPCODE_BOOKE64
1912 #define PPCRFMCI        PPC_OPCODE_RFMCI
1913 \f
1914 /* The opcode table.
1915
1916    The format of the opcode table is:
1917
1918    NAME      OPCODE     MASK            FLAGS           { OPERANDS }
1919
1920    NAME is the name of the instruction.
1921    OPCODE is the instruction opcode.
1922    MASK is the opcode mask; this is used to tell the disassembler
1923      which bits in the actual opcode must match OPCODE.
1924    FLAGS are flags indicated what processors support the instruction.
1925    OPERANDS is the list of operands.
1926
1927    The disassembler reads the table in order and prints the first
1928    instruction which matches, so this table is sorted to put more
1929    specific instructions before more general instructions.  It is also
1930    sorted by major opcode.  */
1931
1932 const struct powerpc_opcode powerpc_opcodes[] = {
1933 { "attn",    X(0,256), X_MASK,          POWER4,         { 0 } },
1934 { "tdlgti",  OPTO(2,TOLGT), OPTO_MASK,  PPC64,          { RA, SI } },
1935 { "tdllti",  OPTO(2,TOLLT), OPTO_MASK,  PPC64,          { RA, SI } },
1936 { "tdeqi",   OPTO(2,TOEQ), OPTO_MASK,   PPC64,          { RA, SI } },
1937 { "tdlgei",  OPTO(2,TOLGE), OPTO_MASK,  PPC64,          { RA, SI } },
1938 { "tdlnli",  OPTO(2,TOLNL), OPTO_MASK,  PPC64,          { RA, SI } },
1939 { "tdllei",  OPTO(2,TOLLE), OPTO_MASK,  PPC64,          { RA, SI } },
1940 { "tdlngi",  OPTO(2,TOLNG), OPTO_MASK,  PPC64,          { RA, SI } },
1941 { "tdgti",   OPTO(2,TOGT), OPTO_MASK,   PPC64,          { RA, SI } },
1942 { "tdgei",   OPTO(2,TOGE), OPTO_MASK,   PPC64,          { RA, SI } },
1943 { "tdnli",   OPTO(2,TONL), OPTO_MASK,   PPC64,          { RA, SI } },
1944 { "tdlti",   OPTO(2,TOLT), OPTO_MASK,   PPC64,          { RA, SI } },
1945 { "tdlei",   OPTO(2,TOLE), OPTO_MASK,   PPC64,          { RA, SI } },
1946 { "tdngi",   OPTO(2,TONG), OPTO_MASK,   PPC64,          { RA, SI } },
1947 { "tdnei",   OPTO(2,TONE), OPTO_MASK,   PPC64,          { RA, SI } },
1948 { "tdi",     OP(2),     OP_MASK,        PPC64,          { TO, RA, SI } },
1949
1950 { "twlgti",  OPTO(3,TOLGT), OPTO_MASK,  PPCCOM,         { RA, SI } },
1951 { "tlgti",   OPTO(3,TOLGT), OPTO_MASK,  PWRCOM,         { RA, SI } },
1952 { "twllti",  OPTO(3,TOLLT), OPTO_MASK,  PPCCOM,         { RA, SI } },
1953 { "tllti",   OPTO(3,TOLLT), OPTO_MASK,  PWRCOM,         { RA, SI } },
1954 { "tweqi",   OPTO(3,TOEQ), OPTO_MASK,   PPCCOM,         { RA, SI } },
1955 { "teqi",    OPTO(3,TOEQ), OPTO_MASK,   PWRCOM,         { RA, SI } },
1956 { "twlgei",  OPTO(3,TOLGE), OPTO_MASK,  PPCCOM,         { RA, SI } },
1957 { "tlgei",   OPTO(3,TOLGE), OPTO_MASK,  PWRCOM,         { RA, SI } },
1958 { "twlnli",  OPTO(3,TOLNL), OPTO_MASK,  PPCCOM,         { RA, SI } },
1959 { "tlnli",   OPTO(3,TOLNL), OPTO_MASK,  PWRCOM,         { RA, SI } },
1960 { "twllei",  OPTO(3,TOLLE), OPTO_MASK,  PPCCOM,         { RA, SI } },
1961 { "tllei",   OPTO(3,TOLLE), OPTO_MASK,  PWRCOM,         { RA, SI } },
1962 { "twlngi",  OPTO(3,TOLNG), OPTO_MASK,  PPCCOM,         { RA, SI } },
1963 { "tlngi",   OPTO(3,TOLNG), OPTO_MASK,  PWRCOM,         { RA, SI } },
1964 { "twgti",   OPTO(3,TOGT), OPTO_MASK,   PPCCOM,         { RA, SI } },
1965 { "tgti",    OPTO(3,TOGT), OPTO_MASK,   PWRCOM,         { RA, SI } },
1966 { "twgei",   OPTO(3,TOGE), OPTO_MASK,   PPCCOM,         { RA, SI } },
1967 { "tgei",    OPTO(3,TOGE), OPTO_MASK,   PWRCOM,         { RA, SI } },
1968 { "twnli",   OPTO(3,TONL), OPTO_MASK,   PPCCOM,         { RA, SI } },
1969 { "tnli",    OPTO(3,TONL), OPTO_MASK,   PWRCOM,         { RA, SI } },
1970 { "twlti",   OPTO(3,TOLT), OPTO_MASK,   PPCCOM,         { RA, SI } },
1971 { "tlti",    OPTO(3,TOLT), OPTO_MASK,   PWRCOM,         { RA, SI } },
1972 { "twlei",   OPTO(3,TOLE), OPTO_MASK,   PPCCOM,         { RA, SI } },
1973 { "tlei",    OPTO(3,TOLE), OPTO_MASK,   PWRCOM,         { RA, SI } },
1974 { "twngi",   OPTO(3,TONG), OPTO_MASK,   PPCCOM,         { RA, SI } },
1975 { "tngi",    OPTO(3,TONG), OPTO_MASK,   PWRCOM,         { RA, SI } },
1976 { "twnei",   OPTO(3,TONE), OPTO_MASK,   PPCCOM,         { RA, SI } },
1977 { "tnei",    OPTO(3,TONE), OPTO_MASK,   PWRCOM,         { RA, SI } },
1978 { "twi",     OP(3),     OP_MASK,        PPCCOM,         { TO, RA, SI } },
1979 { "ti",      OP(3),     OP_MASK,        PWRCOM,         { TO, RA, SI } },
1980
1981 { "macchw",     XO(4,172,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1982 { "macchw.",    XO(4,172,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1983 { "macchwo",    XO(4,172,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1984 { "macchwo.",   XO(4,172,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1985 { "macchws",    XO(4,236,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1986 { "macchws.",   XO(4,236,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1987 { "macchwso",   XO(4,236,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1988 { "macchwso.",  XO(4,236,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1989 { "macchwsu",   XO(4,204,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1990 { "macchwsu.",  XO(4,204,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1991 { "macchwsuo",  XO(4,204,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1992 { "macchwsuo.", XO(4,204,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1993 { "macchwu",    XO(4,140,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1994 { "macchwu.",   XO(4,140,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1995 { "macchwuo",   XO(4,140,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1996 { "macchwuo.",  XO(4,140,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1997 { "machhw",     XO(4,44,0,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1998 { "machhw.",    XO(4,44,0,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
1999 { "machhwo",    XO(4,44,1,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2000 { "machhwo.",   XO(4,44,1,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2001 { "machhws",    XO(4,108,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2002 { "machhws.",   XO(4,108,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2003 { "machhwso",   XO(4,108,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2004 { "machhwso.",  XO(4,108,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2005 { "machhwsu",   XO(4,76,0,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2006 { "machhwsu.",  XO(4,76,0,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2007 { "machhwsuo",  XO(4,76,1,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2008 { "machhwsuo.", XO(4,76,1,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2009 { "machhwu",    XO(4,12,0,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2010 { "machhwu.",   XO(4,12,0,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2011 { "machhwuo",   XO(4,12,1,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2012 { "machhwuo.",  XO(4,12,1,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2013 { "maclhw",     XO(4,428,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2014 { "maclhw.",    XO(4,428,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2015 { "maclhwo",    XO(4,428,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2016 { "maclhwo.",   XO(4,428,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2017 { "maclhws",    XO(4,492,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2018 { "maclhws.",   XO(4,492,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2019 { "maclhwso",   XO(4,492,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2020 { "maclhwso.",  XO(4,492,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2021 { "maclhwsu",   XO(4,460,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2022 { "maclhwsu.",  XO(4,460,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2023 { "maclhwsuo",  XO(4,460,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2024 { "maclhwsuo.", XO(4,460,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2025 { "maclhwu",    XO(4,396,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2026 { "maclhwu.",   XO(4,396,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2027 { "maclhwuo",   XO(4,396,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2028 { "maclhwuo.",  XO(4,396,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2029 { "mulchw",     XRC(4,168,0),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2030 { "mulchw.",    XRC(4,168,1),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2031 { "mulchwu",    XRC(4,136,0),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2032 { "mulchwu.",   XRC(4,136,1),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2033 { "mulhhw",     XRC(4,40,0),   X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2034 { "mulhhw.",    XRC(4,40,1),   X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2035 { "mulhhwu",    XRC(4,8,0),    X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2036 { "mulhhwu.",   XRC(4,8,1),    X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2037 { "mullhw",     XRC(4,424,0),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2038 { "mullhw.",    XRC(4,424,1),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2039 { "mullhwu",    XRC(4,392,0),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2040 { "mullhwu.",   XRC(4,392,1),  X_MASK,  PPC405|PPC440,  { RT, RA, RB } },
2041 { "nmacchw",    XO(4,174,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2042 { "nmacchw.",   XO(4,174,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2043 { "nmacchwo",   XO(4,174,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2044 { "nmacchwo.",  XO(4,174,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2045 { "nmacchws",   XO(4,238,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2046 { "nmacchws.",  XO(4,238,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2047 { "nmacchwso",  XO(4,238,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2048 { "nmacchwso.", XO(4,238,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2049 { "nmachhw",    XO(4,46,0,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2050 { "nmachhw.",   XO(4,46,0,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2051 { "nmachhwo",   XO(4,46,1,0),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2052 { "nmachhwo.",  XO(4,46,1,1),  XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2053 { "nmachhws",   XO(4,110,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2054 { "nmachhws.",  XO(4,110,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2055 { "nmachhwso",  XO(4,110,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2056 { "nmachhwso.", XO(4,110,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2057 { "nmaclhw",    XO(4,430,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2058 { "nmaclhw.",   XO(4,430,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2059 { "nmaclhwo",   XO(4,430,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2060 { "nmaclhwo.",  XO(4,430,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2061 { "nmaclhws",   XO(4,494,0,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2062 { "nmaclhws.",  XO(4,494,0,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2063 { "nmaclhwso",  XO(4,494,1,0), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2064 { "nmaclhwso.", XO(4,494,1,1), XO_MASK, PPC405|PPC440,  { RT, RA, RB } },
2065 { "mfvscr",  VX(4, 1540), VX_MASK,      PPCVEC,         { VD } },
2066 { "mtvscr",  VX(4, 1604), VX_MASK,      PPCVEC,         { VB } },
2067
2068   /* Double-precision opcodes.  */
2069   /* Some of these conflict with AltiVec, so move them before, since
2070      PPCVEC includes the PPC_OPCODE_PPC set.  */
2071 { "efscfd",   VX(4, 719), VX_MASK,      PPCEFS,         { RS, RB } },
2072 { "efdabs",   VX(4, 740), VX_MASK,      PPCEFS,         { RS, RA } },
2073 { "efdnabs",  VX(4, 741), VX_MASK,      PPCEFS,         { RS, RA } },
2074 { "efdneg",   VX(4, 742), VX_MASK,      PPCEFS,         { RS, RA } },
2075 { "efdadd",   VX(4, 736), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2076 { "efdsub",   VX(4, 737), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2077 { "efdmul",   VX(4, 744), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2078 { "efddiv",   VX(4, 745), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2079 { "efdcmpgt", VX(4, 748), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2080 { "efdcmplt", VX(4, 749), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2081 { "efdcmpeq", VX(4, 750), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2082 { "efdtstgt", VX(4, 764), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2083 { "efdtstlt", VX(4, 765), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2084 { "efdtsteq", VX(4, 766), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2085 { "efdcfsi",  VX(4, 753), VX_MASK,      PPCEFS,         { RS, RB } },
2086 { "efdcfsid", VX(4, 739), VX_MASK,      PPCEFS,         { RS, RB } },
2087 { "efdcfui",  VX(4, 752), VX_MASK,      PPCEFS,         { RS, RB } },
2088 { "efdcfuid", VX(4, 738), VX_MASK,      PPCEFS,         { RS, RB } },
2089 { "efdcfsf",  VX(4, 755), VX_MASK,      PPCEFS,         { RS, RB } },
2090 { "efdcfuf",  VX(4, 754), VX_MASK,      PPCEFS,         { RS, RB } },
2091 { "efdctsi",  VX(4, 757), VX_MASK,      PPCEFS,         { RS, RB } },
2092 { "efdctsidz",VX(4, 747), VX_MASK,      PPCEFS,         { RS, RB } },
2093 { "efdctsiz", VX(4, 762), VX_MASK,      PPCEFS,         { RS, RB } },
2094 { "efdctui",  VX(4, 756), VX_MASK,      PPCEFS,         { RS, RB } },
2095 { "efdctuidz",VX(4, 746), VX_MASK,      PPCEFS,         { RS, RB } },
2096 { "efdctuiz", VX(4, 760), VX_MASK,      PPCEFS,         { RS, RB } },
2097 { "efdctsf",  VX(4, 759), VX_MASK,      PPCEFS,         { RS, RB } },
2098 { "efdctuf",  VX(4, 758), VX_MASK,      PPCEFS,         { RS, RB } },
2099 { "efdcfs",   VX(4, 751), VX_MASK,      PPCEFS,         { RS, RB } },
2100   /* End of double-precision opcodes.  */
2101
2102 { "vaddcuw", VX(4,  384), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2103 { "vaddfp",  VX(4,   10), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2104 { "vaddsbs", VX(4,  768), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2105 { "vaddshs", VX(4,  832), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2106 { "vaddsws", VX(4,  896), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2107 { "vaddubm", VX(4,    0), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2108 { "vaddubs", VX(4,  512), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2109 { "vadduhm", VX(4,   64), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2110 { "vadduhs", VX(4,  576), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2111 { "vadduwm", VX(4,  128), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2112 { "vadduws", VX(4,  640), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2113 { "vand",    VX(4, 1028), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2114 { "vandc",   VX(4, 1092), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2115 { "vavgsb",  VX(4, 1282), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2116 { "vavgsh",  VX(4, 1346), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2117 { "vavgsw",  VX(4, 1410), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2118 { "vavgub",  VX(4, 1026), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2119 { "vavguh",  VX(4, 1090), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2120 { "vavguw",  VX(4, 1154), VX_MASK,      PPCVEC,         { VD, VA, VB } },
2121 { "vcfsx",   VX(4,  842), VX_MASK,      PPCVEC,         { VD, VB, UIMM } },
2122 { "vcfux",   VX(4,  778), VX_MASK,      PPCVEC,         { VD, VB, UIMM } },
2123 { "vcmpbfp",   VXR(4, 966, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2124 { "vcmpbfp.",  VXR(4, 966, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2125 { "vcmpeqfp",  VXR(4, 198, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2126 { "vcmpeqfp.", VXR(4, 198, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2127 { "vcmpequb",  VXR(4,   6, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2128 { "vcmpequb.", VXR(4,   6, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2129 { "vcmpequh",  VXR(4,  70, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2130 { "vcmpequh.", VXR(4,  70, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2131 { "vcmpequw",  VXR(4, 134, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2132 { "vcmpequw.", VXR(4, 134, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2133 { "vcmpgefp",  VXR(4, 454, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2134 { "vcmpgefp.", VXR(4, 454, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2135 { "vcmpgtfp",  VXR(4, 710, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2136 { "vcmpgtfp.", VXR(4, 710, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2137 { "vcmpgtsb",  VXR(4, 774, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2138 { "vcmpgtsb.", VXR(4, 774, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2139 { "vcmpgtsh",  VXR(4, 838, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2140 { "vcmpgtsh.", VXR(4, 838, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2141 { "vcmpgtsw",  VXR(4, 902, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2142 { "vcmpgtsw.", VXR(4, 902, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2143 { "vcmpgtub",  VXR(4, 518, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2144 { "vcmpgtub.", VXR(4, 518, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2145 { "vcmpgtuh",  VXR(4, 582, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2146 { "vcmpgtuh.", VXR(4, 582, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2147 { "vcmpgtuw",  VXR(4, 646, 0), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2148 { "vcmpgtuw.", VXR(4, 646, 1), VXR_MASK, PPCVEC,        { VD, VA, VB } },
2149 { "vctsxs",    VX(4,  970), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2150 { "vctuxs",    VX(4,  906), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2151 { "vexptefp",  VX(4,  394), VX_MASK,    PPCVEC,         { VD, VB } },
2152 { "vlogefp",   VX(4,  458), VX_MASK,    PPCVEC,         { VD, VB } },
2153 { "vmaddfp",   VXA(4,  46), VXA_MASK,   PPCVEC,         { VD, VA, VC, VB } },
2154 { "vmaxfp",    VX(4, 1034), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2155 { "vmaxsb",    VX(4,  258), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2156 { "vmaxsh",    VX(4,  322), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2157 { "vmaxsw",    VX(4,  386), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2158 { "vmaxub",    VX(4,    2), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2159 { "vmaxuh",    VX(4,   66), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2160 { "vmaxuw",    VX(4,  130), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2161 { "vmhaddshs", VXA(4,  32), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2162 { "vmhraddshs", VXA(4, 33), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2163 { "vminfp",    VX(4, 1098), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2164 { "vminsb",    VX(4,  770), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2165 { "vminsh",    VX(4,  834), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2166 { "vminsw",    VX(4,  898), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2167 { "vminub",    VX(4,  514), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2168 { "vminuh",    VX(4,  578), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2169 { "vminuw",    VX(4,  642), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2170 { "vmladduhm", VXA(4,  34), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2171 { "vmrghb",    VX(4,   12), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2172 { "vmrghh",    VX(4,   76), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2173 { "vmrghw",    VX(4,  140), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2174 { "vmrglb",    VX(4,  268), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2175 { "vmrglh",    VX(4,  332), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2176 { "vmrglw",    VX(4,  396), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2177 { "vmsummbm",  VXA(4,  37), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2178 { "vmsumshm",  VXA(4,  40), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2179 { "vmsumshs",  VXA(4,  41), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2180 { "vmsumubm",  VXA(4,  36), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2181 { "vmsumuhm",  VXA(4,  38), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2182 { "vmsumuhs",  VXA(4,  39), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2183 { "vmulesb",   VX(4,  776), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2184 { "vmulesh",   VX(4,  840), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2185 { "vmuleub",   VX(4,  520), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2186 { "vmuleuh",   VX(4,  584), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2187 { "vmulosb",   VX(4,  264), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2188 { "vmulosh",   VX(4,  328), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2189 { "vmuloub",   VX(4,    8), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2190 { "vmulouh",   VX(4,   72), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2191 { "vnmsubfp",  VXA(4,  47), VXA_MASK,   PPCVEC,         { VD, VA, VC, VB } },
2192 { "vnor",      VX(4, 1284), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2193 { "vor",       VX(4, 1156), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2194 { "vperm",     VXA(4,  43), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2195 { "vpkpx",     VX(4,  782), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2196 { "vpkshss",   VX(4,  398), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2197 { "vpkshus",   VX(4,  270), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2198 { "vpkswss",   VX(4,  462), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2199 { "vpkswus",   VX(4,  334), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2200 { "vpkuhum",   VX(4,   14), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2201 { "vpkuhus",   VX(4,  142), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2202 { "vpkuwum",   VX(4,   78), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2203 { "vpkuwus",   VX(4,  206), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2204 { "vrefp",     VX(4,  266), VX_MASK,    PPCVEC,         { VD, VB } },
2205 { "vrfim",     VX(4,  714), VX_MASK,    PPCVEC,         { VD, VB } },
2206 { "vrfin",     VX(4,  522), VX_MASK,    PPCVEC,         { VD, VB } },
2207 { "vrfip",     VX(4,  650), VX_MASK,    PPCVEC,         { VD, VB } },
2208 { "vrfiz",     VX(4,  586), VX_MASK,    PPCVEC,         { VD, VB } },
2209 { "vrlb",      VX(4,    4), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2210 { "vrlh",      VX(4,   68), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2211 { "vrlw",      VX(4,  132), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2212 { "vrsqrtefp", VX(4,  330), VX_MASK,    PPCVEC,         { VD, VB } },
2213 { "vsel",      VXA(4,  42), VXA_MASK,   PPCVEC,         { VD, VA, VB, VC } },
2214 { "vsl",       VX(4,  452), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2215 { "vslb",      VX(4,  260), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2216 { "vsldoi",    VXA(4,  44), VXA_MASK,   PPCVEC,         { VD, VA, VB, SHB } },
2217 { "vslh",      VX(4,  324), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2218 { "vslo",      VX(4, 1036), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2219 { "vslw",      VX(4,  388), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2220 { "vspltb",    VX(4,  524), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2221 { "vsplth",    VX(4,  588), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2222 { "vspltisb",  VX(4,  780), VX_MASK,    PPCVEC,         { VD, SIMM } },
2223 { "vspltish",  VX(4,  844), VX_MASK,    PPCVEC,         { VD, SIMM } },
2224 { "vspltisw",  VX(4,  908), VX_MASK,    PPCVEC,         { VD, SIMM } },
2225 { "vspltw",    VX(4,  652), VX_MASK,    PPCVEC,         { VD, VB, UIMM } },
2226 { "vsr",       VX(4,  708), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2227 { "vsrab",     VX(4,  772), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2228 { "vsrah",     VX(4,  836), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2229 { "vsraw",     VX(4,  900), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2230 { "vsrb",      VX(4,  516), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2231 { "vsrh",      VX(4,  580), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2232 { "vsro",      VX(4, 1100), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2233 { "vsrw",      VX(4,  644), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2234 { "vsubcuw",   VX(4, 1408), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2235 { "vsubfp",    VX(4,   74), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2236 { "vsubsbs",   VX(4, 1792), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2237 { "vsubshs",   VX(4, 1856), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2238 { "vsubsws",   VX(4, 1920), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2239 { "vsububm",   VX(4, 1024), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2240 { "vsububs",   VX(4, 1536), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2241 { "vsubuhm",   VX(4, 1088), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2242 { "vsubuhs",   VX(4, 1600), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2243 { "vsubuwm",   VX(4, 1152), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2244 { "vsubuws",   VX(4, 1664), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2245 { "vsumsws",   VX(4, 1928), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2246 { "vsum2sws",  VX(4, 1672), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2247 { "vsum4sbs",  VX(4, 1800), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2248 { "vsum4shs",  VX(4, 1608), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2249 { "vsum4ubs",  VX(4, 1544), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2250 { "vupkhpx",   VX(4,  846), VX_MASK,    PPCVEC,         { VD, VB } },
2251 { "vupkhsb",   VX(4,  526), VX_MASK,    PPCVEC,         { VD, VB } },
2252 { "vupkhsh",   VX(4,  590), VX_MASK,    PPCVEC,         { VD, VB } },
2253 { "vupklpx",   VX(4,  974), VX_MASK,    PPCVEC,         { VD, VB } },
2254 { "vupklsb",   VX(4,  654), VX_MASK,    PPCVEC,         { VD, VB } },
2255 { "vupklsh",   VX(4,  718), VX_MASK,    PPCVEC,         { VD, VB } },
2256 { "vxor",      VX(4, 1220), VX_MASK,    PPCVEC,         { VD, VA, VB } },
2257
2258 { "evaddw",    VX(4, 512), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2259 { "evaddiw",   VX(4, 514), VX_MASK,     PPCSPE,         { RS, RB, UIMM } },
2260 { "evsubfw",   VX(4, 516), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2261 { "evsubw",    VX(4, 516), VX_MASK,     PPCSPE,         { RS, RB, RA } },
2262 { "evsubifw",  VX(4, 518), VX_MASK,     PPCSPE,         { RS, UIMM, RB } },
2263 { "evsubiw",   VX(4, 518), VX_MASK,     PPCSPE,         { RS, RB, UIMM } },
2264 { "evabs",     VX(4, 520), VX_MASK,     PPCSPE,         { RS, RA } },
2265 { "evneg",     VX(4, 521), VX_MASK,     PPCSPE,         { RS, RA } },
2266 { "evextsb",   VX(4, 522), VX_MASK,     PPCSPE,         { RS, RA } },
2267 { "evextsh",   VX(4, 523), VX_MASK,     PPCSPE,         { RS, RA } },
2268 { "evrndw",    VX(4, 524), VX_MASK,     PPCSPE,         { RS, RA } },
2269 { "evcntlzw",  VX(4, 525), VX_MASK,     PPCSPE,         { RS, RA } },
2270 { "evcntlsw",  VX(4, 526), VX_MASK,     PPCSPE,         { RS, RA } },
2271
2272 { "brinc",     VX(4, 527), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2273
2274 { "evand",     VX(4, 529), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2275 { "evandc",    VX(4, 530), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2276 { "evmr",      VX(4, 535), VX_MASK,     PPCSPE,         { RS, RA, BBA } },
2277 { "evor",      VX(4, 535), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2278 { "evorc",     VX(4, 539), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2279 { "evxor",     VX(4, 534), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2280 { "eveqv",     VX(4, 537), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2281 { "evnand",    VX(4, 542), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2282 { "evnot",     VX(4, 536), VX_MASK,     PPCSPE,         { RS, RA, BBA } },
2283 { "evnor",     VX(4, 536), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2284
2285 { "evrlw",     VX(4, 552), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2286 { "evrlwi",    VX(4, 554), VX_MASK,     PPCSPE,         { RS, RA, EVUIMM } },
2287 { "evslw",     VX(4, 548), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2288 { "evslwi",    VX(4, 550), VX_MASK,     PPCSPE,         { RS, RA, EVUIMM } },
2289 { "evsrws",    VX(4, 545), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2290 { "evsrwu",    VX(4, 544), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2291 { "evsrwis",   VX(4, 547), VX_MASK,     PPCSPE,         { RS, RA, EVUIMM } },
2292 { "evsrwiu",   VX(4, 546), VX_MASK,     PPCSPE,         { RS, RA, EVUIMM } },
2293 { "evsplati",  VX(4, 553), VX_MASK,     PPCSPE,         { RS, SIMM } },
2294 { "evsplatfi", VX(4, 555), VX_MASK,     PPCSPE,         { RS, SIMM } },
2295 { "evmergehi", VX(4, 556), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2296 { "evmergelo", VX(4, 557), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2297 { "evmergehilo",VX(4,558), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2298 { "evmergelohi",VX(4,559), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2299
2300 { "evcmpgts",  VX(4, 561), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2301 { "evcmpgtu",  VX(4, 560), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2302 { "evcmplts",  VX(4, 563), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2303 { "evcmpltu",  VX(4, 562), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2304 { "evcmpeq",   VX(4, 564), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2305 { "evsel",     EVSEL(4,79),EVSEL_MASK,  PPCSPE,         { RS, RA, RB, CRFS } },
2306
2307 { "evldd",     VX(4, 769), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2308 { "evlddx",    VX(4, 768), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2309 { "evldw",     VX(4, 771), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2310 { "evldwx",    VX(4, 770), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2311 { "evldh",     VX(4, 773), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2312 { "evldhx",    VX(4, 772), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2313 { "evlwhe",    VX(4, 785), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2314 { "evlwhex",   VX(4, 784), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2315 { "evlwhou",   VX(4, 789), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2316 { "evlwhoux",  VX(4, 788), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2317 { "evlwhos",   VX(4, 791), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2318 { "evlwhosx",  VX(4, 790), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2319 { "evlwwsplat",VX(4, 793), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2320 { "evlwwsplatx",VX(4, 792), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2321 { "evlwhsplat",VX(4, 797), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2322 { "evlwhsplatx",VX(4, 796), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2323 { "evlhhesplat",VX(4, 777), VX_MASK,    PPCSPE,         { RS, EVUIMM_2, RA } },
2324 { "evlhhesplatx",VX(4, 776), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2325 { "evlhhousplat",VX(4, 781), VX_MASK,   PPCSPE,         { RS, EVUIMM_2, RA } },
2326 { "evlhhousplatx",VX(4, 780), VX_MASK,  PPCSPE,         { RS, RA, RB } },
2327 { "evlhhossplat",VX(4, 783), VX_MASK,   PPCSPE,         { RS, EVUIMM_2, RA } },
2328 { "evlhhossplatx",VX(4, 782), VX_MASK,  PPCSPE,         { RS, RA, RB } },
2329
2330 { "evstdd",    VX(4, 801), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2331 { "evstddx",   VX(4, 800), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2332 { "evstdw",    VX(4, 803), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2333 { "evstdwx",   VX(4, 802), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2334 { "evstdh",    VX(4, 805), VX_MASK,     PPCSPE,         { RS, EVUIMM_8, RA } },
2335 { "evstdhx",   VX(4, 804), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2336 { "evstwwe",   VX(4, 825), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2337 { "evstwwex",  VX(4, 824), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2338 { "evstwwo",   VX(4, 829), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2339 { "evstwwox",  VX(4, 828), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2340 { "evstwhe",   VX(4, 817), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2341 { "evstwhex",  VX(4, 816), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2342 { "evstwho",   VX(4, 821), VX_MASK,     PPCSPE,         { RS, EVUIMM_4, RA } },
2343 { "evstwhox",  VX(4, 820), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2344
2345 { "evfsabs",   VX(4, 644), VX_MASK,     PPCSPE,         { RS, RA } },
2346 { "evfsnabs",  VX(4, 645), VX_MASK,     PPCSPE,         { RS, RA } },
2347 { "evfsneg",   VX(4, 646), VX_MASK,     PPCSPE,         { RS, RA } },
2348 { "evfsadd",   VX(4, 640), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2349 { "evfssub",   VX(4, 641), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2350 { "evfsmul",   VX(4, 648), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2351 { "evfsdiv",   VX(4, 649), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2352 { "evfscmpgt", VX(4, 652), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2353 { "evfscmplt", VX(4, 653), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2354 { "evfscmpeq", VX(4, 654), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2355 { "evfststgt", VX(4, 668), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2356 { "evfststlt", VX(4, 669), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2357 { "evfststeq", VX(4, 670), VX_MASK,     PPCSPE,         { CRFD, RA, RB } },
2358 { "evfscfui",  VX(4, 656), VX_MASK,     PPCSPE,         { RS, RB } },
2359 { "evfsctuiz", VX(4, 664), VX_MASK,     PPCSPE,         { RS, RB } },
2360 { "evfscfsi",  VX(4, 657), VX_MASK,     PPCSPE,         { RS, RB } },
2361 { "evfscfuf",  VX(4, 658), VX_MASK,     PPCSPE,         { RS, RB } },
2362 { "evfscfsf",  VX(4, 659), VX_MASK,     PPCSPE,         { RS, RB } },
2363 { "evfsctui",  VX(4, 660), VX_MASK,     PPCSPE,         { RS, RB } },
2364 { "evfsctsi",  VX(4, 661), VX_MASK,     PPCSPE,         { RS, RB } },
2365 { "evfsctsiz", VX(4, 666), VX_MASK,     PPCSPE,         { RS, RB } },
2366 { "evfsctuf",  VX(4, 662), VX_MASK,     PPCSPE,         { RS, RB } },
2367 { "evfsctsf",  VX(4, 663), VX_MASK,     PPCSPE,         { RS, RB } },
2368
2369 { "efsabs",   VX(4, 708), VX_MASK,      PPCEFS,         { RS, RA } },
2370 { "efsnabs",  VX(4, 709), VX_MASK,      PPCEFS,         { RS, RA } },
2371 { "efsneg",   VX(4, 710), VX_MASK,      PPCEFS,         { RS, RA } },
2372 { "efsadd",   VX(4, 704), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2373 { "efssub",   VX(4, 705), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2374 { "efsmul",   VX(4, 712), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2375 { "efsdiv",   VX(4, 713), VX_MASK,      PPCEFS,         { RS, RA, RB } },
2376 { "efscmpgt", VX(4, 716), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2377 { "efscmplt", VX(4, 717), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2378 { "efscmpeq", VX(4, 718), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2379 { "efststgt", VX(4, 732), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2380 { "efststlt", VX(4, 733), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2381 { "efststeq", VX(4, 734), VX_MASK,      PPCEFS,         { CRFD, RA, RB } },
2382 { "efscfui",  VX(4, 720), VX_MASK,      PPCEFS,         { RS, RB } },
2383 { "efsctuiz", VX(4, 728), VX_MASK,      PPCEFS,         { RS, RB } },
2384 { "efscfsi",  VX(4, 721), VX_MASK,      PPCEFS,         { RS, RB } },
2385 { "efscfuf",  VX(4, 722), VX_MASK,      PPCEFS,         { RS, RB } },
2386 { "efscfsf",  VX(4, 723), VX_MASK,      PPCEFS,         { RS, RB } },
2387 { "efsctui",  VX(4, 724), VX_MASK,      PPCEFS,         { RS, RB } },
2388 { "efsctsi",  VX(4, 725), VX_MASK,      PPCEFS,         { RS, RB } },
2389 { "efsctsiz", VX(4, 730), VX_MASK,      PPCEFS,         { RS, RB } },
2390 { "efsctuf",  VX(4, 726), VX_MASK,      PPCEFS,         { RS, RB } },
2391 { "efsctsf",  VX(4, 727), VX_MASK,      PPCEFS,         { RS, RB } },
2392
2393 { "evmhossf",  VX(4, 1031), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2394 { "evmhossfa", VX(4, 1063), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2395 { "evmhosmf",  VX(4, 1039), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2396 { "evmhosmfa", VX(4, 1071), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2397 { "evmhosmi",  VX(4, 1037), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2398 { "evmhosmia", VX(4, 1069), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2399 { "evmhoumi",  VX(4, 1036), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2400 { "evmhoumia", VX(4, 1068), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2401 { "evmhessf",  VX(4, 1027), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2402 { "evmhessfa", VX(4, 1059), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2403 { "evmhesmf",  VX(4, 1035), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2404 { "evmhesmfa", VX(4, 1067), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2405 { "evmhesmi",  VX(4, 1033), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2406 { "evmhesmia", VX(4, 1065), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2407 { "evmheumi",  VX(4, 1032), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2408 { "evmheumia", VX(4, 1064), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2409
2410 { "evmhossfaaw",VX(4, 1287), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2411 { "evmhossiaaw",VX(4, 1285), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2412 { "evmhosmfaaw",VX(4, 1295), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2413 { "evmhosmiaaw",VX(4, 1293), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2414 { "evmhousiaaw",VX(4, 1284), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2415 { "evmhoumiaaw",VX(4, 1292), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2416 { "evmhessfaaw",VX(4, 1283), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2417 { "evmhessiaaw",VX(4, 1281), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2418 { "evmhesmfaaw",VX(4, 1291), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2419 { "evmhesmiaaw",VX(4, 1289), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2420 { "evmheusiaaw",VX(4, 1280), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2421 { "evmheumiaaw",VX(4, 1288), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2422
2423 { "evmhossfanw",VX(4, 1415), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2424 { "evmhossianw",VX(4, 1413), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2425 { "evmhosmfanw",VX(4, 1423), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2426 { "evmhosmianw",VX(4, 1421), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2427 { "evmhousianw",VX(4, 1412), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2428 { "evmhoumianw",VX(4, 1420), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2429 { "evmhessfanw",VX(4, 1411), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2430 { "evmhessianw",VX(4, 1409), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2431 { "evmhesmfanw",VX(4, 1419), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2432 { "evmhesmianw",VX(4, 1417), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2433 { "evmheusianw",VX(4, 1408), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2434 { "evmheumianw",VX(4, 1416), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2435
2436 { "evmhogsmfaa",VX(4, 1327), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2437 { "evmhogsmiaa",VX(4, 1325), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2438 { "evmhogumiaa",VX(4, 1324), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2439 { "evmhegsmfaa",VX(4, 1323), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2440 { "evmhegsmiaa",VX(4, 1321), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2441 { "evmhegumiaa",VX(4, 1320), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2442
2443 { "evmhogsmfan",VX(4, 1455), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2444 { "evmhogsmian",VX(4, 1453), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2445 { "evmhogumian",VX(4, 1452), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2446 { "evmhegsmfan",VX(4, 1451), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2447 { "evmhegsmian",VX(4, 1449), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2448 { "evmhegumian",VX(4, 1448), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2449
2450 { "evmwhssf",  VX(4, 1095), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2451 { "evmwhssfa", VX(4, 1127), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2452 { "evmwhsmf",  VX(4, 1103), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2453 { "evmwhsmfa", VX(4, 1135), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2454 { "evmwhsmi",  VX(4, 1101), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2455 { "evmwhsmia", VX(4, 1133), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2456 { "evmwhumi",  VX(4, 1100), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2457 { "evmwhumia", VX(4, 1132), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2458
2459 { "evmwlumi",  VX(4, 1096), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2460 { "evmwlumia", VX(4, 1128), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2461
2462 { "evmwlssiaaw",VX(4, 1345), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2463 { "evmwlsmiaaw",VX(4, 1353), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2464 { "evmwlusiaaw",VX(4, 1344), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2465 { "evmwlumiaaw",VX(4, 1352), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2466
2467 { "evmwlssianw",VX(4, 1473), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2468 { "evmwlsmianw",VX(4, 1481), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2469 { "evmwlusianw",VX(4, 1472), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2470 { "evmwlumianw",VX(4, 1480), VX_MASK,   PPCSPE,         { RS, RA, RB } },
2471
2472 { "evmwssf",   VX(4, 1107), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2473 { "evmwssfa",  VX(4, 1139), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2474 { "evmwsmf",   VX(4, 1115), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2475 { "evmwsmfa",  VX(4, 1147), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2476 { "evmwsmi",   VX(4, 1113), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2477 { "evmwsmia",  VX(4, 1145), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2478 { "evmwumi",   VX(4, 1112), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2479 { "evmwumia",  VX(4, 1144), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2480
2481 { "evmwssfaa", VX(4, 1363), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2482 { "evmwsmfaa", VX(4, 1371), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2483 { "evmwsmiaa", VX(4, 1369), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2484 { "evmwumiaa", VX(4, 1368), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2485
2486 { "evmwssfan", VX(4, 1491), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2487 { "evmwsmfan", VX(4, 1499), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2488 { "evmwsmian", VX(4, 1497), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2489 { "evmwumian", VX(4, 1496), VX_MASK,    PPCSPE,         { RS, RA, RB } },
2490
2491 { "evaddssiaaw",VX(4, 1217), VX_MASK,   PPCSPE,         { RS, RA } },
2492 { "evaddsmiaaw",VX(4, 1225), VX_MASK,   PPCSPE,         { RS, RA } },
2493 { "evaddusiaaw",VX(4, 1216), VX_MASK,   PPCSPE,         { RS, RA } },
2494 { "evaddumiaaw",VX(4, 1224), VX_MASK,   PPCSPE,         { RS, RA } },
2495
2496 { "evsubfssiaaw",VX(4, 1219), VX_MASK,  PPCSPE,         { RS, RA } },
2497 { "evsubfsmiaaw",VX(4, 1227), VX_MASK,  PPCSPE,         { RS, RA } },
2498 { "evsubfusiaaw",VX(4, 1218), VX_MASK,  PPCSPE,         { RS, RA } },
2499 { "evsubfumiaaw",VX(4, 1226), VX_MASK,  PPCSPE,         { RS, RA } },
2500
2501 { "evmra",    VX(4, 1220), VX_MASK,     PPCSPE,         { RS, RA } },
2502
2503 { "evdivws",  VX(4, 1222), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2504 { "evdivwu",  VX(4, 1223), VX_MASK,     PPCSPE,         { RS, RA, RB } },
2505
2506 { "mulli",   OP(7),     OP_MASK,        PPCCOM,         { RT, RA, SI } },
2507 { "muli",    OP(7),     OP_MASK,        PWRCOM,         { RT, RA, SI } },
2508
2509 { "subfic",  OP(8),     OP_MASK,        PPCCOM,         { RT, RA, SI } },
2510 { "sfi",     OP(8),     OP_MASK,        PWRCOM,         { RT, RA, SI } },
2511
2512 { "dozi",    OP(9),     OP_MASK,        M601,           { RT, RA, SI } },
2513
2514 { "bce",     B(9,0,0),  B_MASK,         BOOKE64,        { BO, BI, BD } },
2515 { "bcel",    B(9,0,1),  B_MASK,         BOOKE64,        { BO, BI, BD } },
2516 { "bcea",    B(9,1,0),  B_MASK,         BOOKE64,        { BO, BI, BDA } },
2517 { "bcela",   B(9,1,1),  B_MASK,         BOOKE64,        { BO, BI, BDA } },
2518
2519 { "cmplwi",  OPL(10,0), OPL_MASK,       PPCCOM,         { OBF, RA, UI } },
2520 { "cmpldi",  OPL(10,1), OPL_MASK,       PPC64,          { OBF, RA, UI } },
2521 { "cmpli",   OP(10),    OP_MASK,        PPC,            { BF, L, RA, UI } },
2522 { "cmpli",   OP(10),    OP_MASK,        PWRCOM,         { BF, RA, UI } },
2523
2524 { "cmpwi",   OPL(11,0), OPL_MASK,       PPCCOM,         { OBF, RA, SI } },
2525 { "cmpdi",   OPL(11,1), OPL_MASK,       PPC64,          { OBF, RA, SI } },
2526 { "cmpi",    OP(11),    OP_MASK,        PPC,            { BF, L, RA, SI } },
2527 { "cmpi",    OP(11),    OP_MASK,        PWRCOM,         { BF, RA, SI } },
2528
2529 { "addic",   OP(12),    OP_MASK,        PPCCOM,         { RT, RA, SI } },
2530 { "ai",      OP(12),    OP_MASK,        PWRCOM,         { RT, RA, SI } },
2531 { "subic",   OP(12),    OP_MASK,        PPCCOM,         { RT, RA, NSI } },
2532
2533 { "addic.",  OP(13),    OP_MASK,        PPCCOM,         { RT, RA, SI } },
2534 { "ai.",     OP(13),    OP_MASK,        PWRCOM,         { RT, RA, SI } },
2535 { "subic.",  OP(13),    OP_MASK,        PPCCOM,         { RT, RA, NSI } },
2536
2537 { "li",      OP(14),    DRA_MASK,       PPCCOM,         { RT, SI } },
2538 { "lil",     OP(14),    DRA_MASK,       PWRCOM,         { RT, SI } },
2539 { "addi",    OP(14),    OP_MASK,        PPCCOM,         { RT, RA0, SI } },
2540 { "cal",     OP(14),    OP_MASK,        PWRCOM,         { RT, D, RA0 } },
2541 { "subi",    OP(14),    OP_MASK,        PPCCOM,         { RT, RA0, NSI } },
2542 { "la",      OP(14),    OP_MASK,        PPCCOM,         { RT, D, RA0 } },
2543
2544 { "lis",     OP(15),    DRA_MASK,       PPCCOM,         { RT, SISIGNOPT } },
2545 { "liu",     OP(15),    DRA_MASK,       PWRCOM,         { RT, SISIGNOPT } },
2546 { "addis",   OP(15),    OP_MASK,        PPCCOM,         { RT,RA0,SISIGNOPT } },
2547 { "cau",     OP(15),    OP_MASK,        PWRCOM,         { RT,RA0,SISIGNOPT } },
2548 { "subis",   OP(15),    OP_MASK,        PPCCOM,         { RT, RA0, NSI } },
2549
2550 { "bdnz-",   BBO(16,BODNZ,0,0),      BBOATBI_MASK, PPCCOM,      { BDM } },
2551 { "bdnz+",   BBO(16,BODNZ,0,0),      BBOATBI_MASK, PPCCOM,      { BDP } },
2552 { "bdnz",    BBO(16,BODNZ,0,0),      BBOATBI_MASK, PPCCOM,      { BD } },
2553 { "bdn",     BBO(16,BODNZ,0,0),      BBOATBI_MASK, PWRCOM,      { BD } },
2554 { "bdnzl-",  BBO(16,BODNZ,0,1),      BBOATBI_MASK, PPCCOM,      { BDM } },
2555 { "bdnzl+",  BBO(16,BODNZ,0,1),      BBOATBI_MASK, PPCCOM,      { BDP } },
2556 { "bdnzl",   BBO(16,BODNZ,0,1),      BBOATBI_MASK, PPCCOM,      { BD } },
2557 { "bdnl",    BBO(16,BODNZ,0,1),      BBOATBI_MASK, PWRCOM,      { BD } },
2558 { "bdnza-",  BBO(16,BODNZ,1,0),      BBOATBI_MASK, PPCCOM,      { BDMA } },
2559 { "bdnza+",  BBO(16,BODNZ,1,0),      BBOATBI_MASK, PPCCOM,      { BDPA } },
2560 { "bdnza",   BBO(16,BODNZ,1,0),      BBOATBI_MASK, PPCCOM,      { BDA } },
2561 { "bdna",    BBO(16,BODNZ,1,0),      BBOATBI_MASK, PWRCOM,      { BDA } },
2562 { "bdnzla-", BBO(16,BODNZ,1,1),      BBOATBI_MASK, PPCCOM,      { BDMA } },
2563 { "bdnzla+", BBO(16,BODNZ,1,1),      BBOATBI_MASK, PPCCOM,      { BDPA } },
2564 { "bdnzla",  BBO(16,BODNZ,1,1),      BBOATBI_MASK, PPCCOM,      { BDA } },
2565 { "bdnla",   BBO(16,BODNZ,1,1),      BBOATBI_MASK, PWRCOM,      { BDA } },
2566 { "bdz-",    BBO(16,BODZ,0,0),       BBOATBI_MASK, PPCCOM,      { BDM } },
2567 { "bdz+",    BBO(16,BODZ,0,0),       BBOATBI_MASK, PPCCOM,      { BDP } },
2568 { "bdz",     BBO(16,BODZ,0,0),       BBOATBI_MASK, COM,         { BD } },
2569 { "bdzl-",   BBO(16,BODZ,0,1),       BBOATBI_MASK, PPCCOM,      { BDM } },
2570 { "bdzl+",   BBO(16,BODZ,0,1),       BBOATBI_MASK, PPCCOM,      { BDP } },
2571 { "bdzl",    BBO(16,BODZ,0,1),       BBOATBI_MASK, COM,         { BD } },
2572 { "bdza-",   BBO(16,BODZ,1,0),       BBOATBI_MASK, PPCCOM,      { BDMA } },
2573 { "bdza+",   BBO(16,BODZ,1,0),       BBOATBI_MASK, PPCCOM,      { BDPA } },
2574 { "bdza",    BBO(16,BODZ,1,0),       BBOATBI_MASK, COM,         { BDA } },
2575 { "bdzla-",  BBO(16,BODZ,1,1),       BBOATBI_MASK, PPCCOM,      { BDMA } },
2576 { "bdzla+",  BBO(16,BODZ,1,1),       BBOATBI_MASK, PPCCOM,      { BDPA } },
2577 { "bdzla",   BBO(16,BODZ,1,1),       BBOATBI_MASK, COM,         { BDA } },
2578 { "blt-",    BBOCB(16,BOT,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2579 { "blt+",    BBOCB(16,BOT,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2580 { "blt",     BBOCB(16,BOT,CBLT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2581 { "bltl-",   BBOCB(16,BOT,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2582 { "bltl+",   BBOCB(16,BOT,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2583 { "bltl",    BBOCB(16,BOT,CBLT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2584 { "blta-",   BBOCB(16,BOT,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2585 { "blta+",   BBOCB(16,BOT,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2586 { "blta",    BBOCB(16,BOT,CBLT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2587 { "bltla-",  BBOCB(16,BOT,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2588 { "bltla+",  BBOCB(16,BOT,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2589 { "bltla",   BBOCB(16,BOT,CBLT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2590 { "bgt-",    BBOCB(16,BOT,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2591 { "bgt+",    BBOCB(16,BOT,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2592 { "bgt",     BBOCB(16,BOT,CBGT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2593 { "bgtl-",   BBOCB(16,BOT,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2594 { "bgtl+",   BBOCB(16,BOT,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2595 { "bgtl",    BBOCB(16,BOT,CBGT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2596 { "bgta-",   BBOCB(16,BOT,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2597 { "bgta+",   BBOCB(16,BOT,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2598 { "bgta",    BBOCB(16,BOT,CBGT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2599 { "bgtla-",  BBOCB(16,BOT,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2600 { "bgtla+",  BBOCB(16,BOT,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2601 { "bgtla",   BBOCB(16,BOT,CBGT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2602 { "beq-",    BBOCB(16,BOT,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2603 { "beq+",    BBOCB(16,BOT,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2604 { "beq",     BBOCB(16,BOT,CBEQ,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2605 { "beql-",   BBOCB(16,BOT,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2606 { "beql+",   BBOCB(16,BOT,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2607 { "beql",    BBOCB(16,BOT,CBEQ,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2608 { "beqa-",   BBOCB(16,BOT,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2609 { "beqa+",   BBOCB(16,BOT,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2610 { "beqa",    BBOCB(16,BOT,CBEQ,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2611 { "beqla-",  BBOCB(16,BOT,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2612 { "beqla+",  BBOCB(16,BOT,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2613 { "beqla",   BBOCB(16,BOT,CBEQ,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2614 { "bso-",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2615 { "bso+",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2616 { "bso",     BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2617 { "bsol-",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2618 { "bsol+",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2619 { "bsol",    BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2620 { "bsoa-",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2621 { "bsoa+",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2622 { "bsoa",    BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2623 { "bsola-",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2624 { "bsola+",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2625 { "bsola",   BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2626 { "bun-",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2627 { "bun+",    BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2628 { "bun",     BBOCB(16,BOT,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2629 { "bunl-",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2630 { "bunl+",   BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2631 { "bunl",    BBOCB(16,BOT,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2632 { "buna-",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2633 { "buna+",   BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2634 { "buna",    BBOCB(16,BOT,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2635 { "bunla-",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2636 { "bunla+",  BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2637 { "bunla",   BBOCB(16,BOT,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2638 { "bge-",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2639 { "bge+",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2640 { "bge",     BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2641 { "bgel-",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2642 { "bgel+",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2643 { "bgel",    BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2644 { "bgea-",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2645 { "bgea+",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2646 { "bgea",    BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2647 { "bgela-",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2648 { "bgela+",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2649 { "bgela",   BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2650 { "bnl-",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2651 { "bnl+",    BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2652 { "bnl",     BBOCB(16,BOF,CBLT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2653 { "bnll-",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2654 { "bnll+",   BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2655 { "bnll",    BBOCB(16,BOF,CBLT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2656 { "bnla-",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2657 { "bnla+",   BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2658 { "bnla",    BBOCB(16,BOF,CBLT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2659 { "bnlla-",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2660 { "bnlla+",  BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2661 { "bnlla",   BBOCB(16,BOF,CBLT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2662 { "ble-",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2663 { "ble+",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2664 { "ble",     BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2665 { "blel-",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2666 { "blel+",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2667 { "blel",    BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2668 { "blea-",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2669 { "blea+",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2670 { "blea",    BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2671 { "blela-",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2672 { "blela+",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2673 { "blela",   BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2674 { "bng-",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2675 { "bng+",    BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2676 { "bng",     BBOCB(16,BOF,CBGT,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2677 { "bngl-",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2678 { "bngl+",   BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2679 { "bngl",    BBOCB(16,BOF,CBGT,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2680 { "bnga-",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2681 { "bnga+",   BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2682 { "bnga",    BBOCB(16,BOF,CBGT,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2683 { "bngla-",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2684 { "bngla+",  BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2685 { "bngla",   BBOCB(16,BOF,CBGT,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2686 { "bne-",    BBOCB(16,BOF,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2687 { "bne+",    BBOCB(16,BOF,CBEQ,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2688 { "bne",     BBOCB(16,BOF,CBEQ,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2689 { "bnel-",   BBOCB(16,BOF,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2690 { "bnel+",   BBOCB(16,BOF,CBEQ,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2691 { "bnel",    BBOCB(16,BOF,CBEQ,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2692 { "bnea-",   BBOCB(16,BOF,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2693 { "bnea+",   BBOCB(16,BOF,CBEQ,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2694 { "bnea",    BBOCB(16,BOF,CBEQ,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2695 { "bnela-",  BBOCB(16,BOF,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2696 { "bnela+",  BBOCB(16,BOF,CBEQ,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2697 { "bnela",   BBOCB(16,BOF,CBEQ,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2698 { "bns-",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2699 { "bns+",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2700 { "bns",     BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, COM,         { CR, BD } },
2701 { "bnsl-",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2702 { "bnsl+",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2703 { "bnsl",    BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, COM,         { CR, BD } },
2704 { "bnsa-",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2705 { "bnsa+",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2706 { "bnsa",    BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, COM,         { CR, BDA } },
2707 { "bnsla-",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2708 { "bnsla+",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2709 { "bnsla",   BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, COM,         { CR, BDA } },
2710 { "bnu-",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2711 { "bnu+",    BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2712 { "bnu",     BBOCB(16,BOF,CBSO,0,0), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2713 { "bnul-",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDM } },
2714 { "bnul+",   BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BDP } },
2715 { "bnul",    BBOCB(16,BOF,CBSO,0,1), BBOATCB_MASK, PPCCOM,      { CR, BD } },
2716 { "bnua-",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2717 { "bnua+",   BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2718 { "bnua",    BBOCB(16,BOF,CBSO,1,0), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2719 { "bnula-",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDMA } },
2720 { "bnula+",  BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDPA } },
2721 { "bnula",   BBOCB(16,BOF,CBSO,1,1), BBOATCB_MASK, PPCCOM,      { CR, BDA } },
2722 { "bdnzt-",  BBO(16,BODNZT,0,0), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2723 { "bdnzt+",  BBO(16,BODNZT,0,0), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2724 { "bdnzt",   BBO(16,BODNZT,0,0), BBOY_MASK, PPCCOM,     { BI, BD } },
2725 { "bdnztl-", BBO(16,BODNZT,0,1), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2726 { "bdnztl+", BBO(16,BODNZT,0,1), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2727 { "bdnztl",  BBO(16,BODNZT,0,1), BBOY_MASK, PPCCOM,     { BI, BD } },
2728 { "bdnzta-", BBO(16,BODNZT,1,0), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2729 { "bdnzta+", BBO(16,BODNZT,1,0), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2730 { "bdnzta",  BBO(16,BODNZT,1,0), BBOY_MASK, PPCCOM,     { BI, BDA } },
2731 { "bdnztla-",BBO(16,BODNZT,1,1), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2732 { "bdnztla+",BBO(16,BODNZT,1,1), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2733 { "bdnztla", BBO(16,BODNZT,1,1), BBOY_MASK, PPCCOM,     { BI, BDA } },
2734 { "bdnzf-",  BBO(16,BODNZF,0,0), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2735 { "bdnzf+",  BBO(16,BODNZF,0,0), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2736 { "bdnzf",   BBO(16,BODNZF,0,0), BBOY_MASK, PPCCOM,     { BI, BD } },
2737 { "bdnzfl-", BBO(16,BODNZF,0,1), BBOY_MASK, NOPOWER4,   { BI, BDM } },
2738 { "bdnzfl+", BBO(16,BODNZF,0,1), BBOY_MASK, NOPOWER4,   { BI, BDP } },
2739 { "bdnzfl",  BBO(16,BODNZF,0,1), BBOY_MASK, PPCCOM,     { BI, BD } },
2740 { "bdnzfa-", BBO(16,BODNZF,1,0), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2741 { "bdnzfa+", BBO(16,BODNZF,1,0), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2742 { "bdnzfa",  BBO(16,BODNZF,1,0), BBOY_MASK, PPCCOM,     { BI, BDA } },
2743 { "bdnzfla-",BBO(16,BODNZF,1,1), BBOY_MASK, NOPOWER4,   { BI, BDMA } },
2744 { "bdnzfla+",BBO(16,BODNZF,1,1), BBOY_MASK, NOPOWER4,   { BI, BDPA } },
2745 { "bdnzfla", BBO(16,BODNZF,1,1), BBOY_MASK, PPCCOM,     { BI, BDA } },
2746 { "bt-",     BBO(16,BOT,0,0), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2747 { "bt+",     BBO(16,BOT,0,0), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2748 { "bt",      BBO(16,BOT,0,0), BBOAT_MASK, PPCCOM,       { BI, BD } },
2749 { "bbt",     BBO(16,BOT,0,0), BBOAT_MASK, PWRCOM,       { BI, BD } },
2750 { "btl-",    BBO(16,BOT,0,1), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2751 { "btl+",    BBO(16,BOT,0,1), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2752 { "btl",     BBO(16,BOT,0,1), BBOAT_MASK, PPCCOM,       { BI, BD } },
2753 { "bbtl",    BBO(16,BOT,0,1), BBOAT_MASK, PWRCOM,       { BI, BD } },
2754 { "bta-",    BBO(16,BOT,1,0), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2755 { "bta+",    BBO(16,BOT,1,0), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2756 { "bta",     BBO(16,BOT,1,0), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2757 { "bbta",    BBO(16,BOT,1,0), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2758 { "btla-",   BBO(16,BOT,1,1), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2759 { "btla+",   BBO(16,BOT,1,1), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2760 { "btla",    BBO(16,BOT,1,1), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2761 { "bbtla",   BBO(16,BOT,1,1), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2762 { "bf-",     BBO(16,BOF,0,0), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2763 { "bf+",     BBO(16,BOF,0,0), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2764 { "bf",      BBO(16,BOF,0,0), BBOAT_MASK, PPCCOM,       { BI, BD } },
2765 { "bbf",     BBO(16,BOF,0,0), BBOAT_MASK, PWRCOM,       { BI, BD } },
2766 { "bfl-",    BBO(16,BOF,0,1), BBOAT_MASK, PPCCOM,       { BI, BDM } },
2767 { "bfl+",    BBO(16,BOF,0,1), BBOAT_MASK, PPCCOM,       { BI, BDP } },
2768 { "bfl",     BBO(16,BOF,0,1), BBOAT_MASK, PPCCOM,       { BI, BD } },
2769 { "bbfl",    BBO(16,BOF,0,1), BBOAT_MASK, PWRCOM,       { BI, BD } },
2770 { "bfa-",    BBO(16,BOF,1,0), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2771 { "bfa+",    BBO(16,BOF,1,0), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2772 { "bfa",     BBO(16,BOF,1,0), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2773 { "bbfa",    BBO(16,BOF,1,0), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2774 { "bfla-",   BBO(16,BOF,1,1), BBOAT_MASK, PPCCOM,       { BI, BDMA } },
2775 { "bfla+",   BBO(16,BOF,1,1), BBOAT_MASK, PPCCOM,       { BI, BDPA } },
2776 { "bfla",    BBO(16,BOF,1,1), BBOAT_MASK, PPCCOM,       { BI, BDA } },
2777 { "bbfla",   BBO(16,BOF,1,1), BBOAT_MASK, PWRCOM,       { BI, BDA } },
2778 { "bdzt-",   BBO(16,BODZT,0,0), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2779 { "bdzt+",   BBO(16,BODZT,0,0), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2780 { "bdzt",    BBO(16,BODZT,0,0), BBOY_MASK, PPCCOM,      { BI, BD } },
2781 { "bdztl-",  BBO(16,BODZT,0,1), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2782 { "bdztl+",  BBO(16,BODZT,0,1), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2783 { "bdztl",   BBO(16,BODZT,0,1), BBOY_MASK, PPCCOM,      { BI, BD } },
2784 { "bdzta-",  BBO(16,BODZT,1,0), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2785 { "bdzta+",  BBO(16,BODZT,1,0), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2786 { "bdzta",   BBO(16,BODZT,1,0), BBOY_MASK, PPCCOM,      { BI, BDA } },
2787 { "bdztla-", BBO(16,BODZT,1,1), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2788 { "bdztla+", BBO(16,BODZT,1,1), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2789 { "bdztla",  BBO(16,BODZT,1,1), BBOY_MASK, PPCCOM,      { BI, BDA } },
2790 { "bdzf-",   BBO(16,BODZF,0,0), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2791 { "bdzf+",   BBO(16,BODZF,0,0), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2792 { "bdzf",    BBO(16,BODZF,0,0), BBOY_MASK, PPCCOM,      { BI, BD } },
2793 { "bdzfl-",  BBO(16,BODZF,0,1), BBOY_MASK, NOPOWER4,    { BI, BDM } },
2794 { "bdzfl+",  BBO(16,BODZF,0,1), BBOY_MASK, NOPOWER4,    { BI, BDP } },
2795 { "bdzfl",   BBO(16,BODZF,0,1), BBOY_MASK, PPCCOM,      { BI, BD } },
2796 { "bdzfa-",  BBO(16,BODZF,1,0), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2797 { "bdzfa+",  BBO(16,BODZF,1,0), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2798 { "bdzfa",   BBO(16,BODZF,1,0), BBOY_MASK, PPCCOM,      { BI, BDA } },
2799 { "bdzfla-", BBO(16,BODZF,1,1), BBOY_MASK, NOPOWER4,    { BI, BDMA } },
2800 { "bdzfla+", BBO(16,BODZF,1,1), BBOY_MASK, NOPOWER4,    { BI, BDPA } },
2801 { "bdzfla",  BBO(16,BODZF,1,1), BBOY_MASK, PPCCOM,      { BI, BDA } },
2802 { "bc-",     B(16,0,0), B_MASK,         PPCCOM,         { BOE, BI, BDM } },
2803 { "bc+",     B(16,0,0), B_MASK,         PPCCOM,         { BOE, BI, BDP } },
2804 { "bc",      B(16,0,0), B_MASK,         COM,            { BO, BI, BD } },
2805 { "bcl-",    B(16,0,1), B_MASK,         PPCCOM,         { BOE, BI, BDM } },
2806 { "bcl+",    B(16,0,1), B_MASK,         PPCCOM,         { BOE, BI, BDP } },
2807 { "bcl",     B(16,0,1), B_MASK,         COM,            { BO, BI, BD } },
2808 { "bca-",    B(16,1,0), B_MASK,         PPCCOM,         { BOE, BI, BDMA } },
2809 { "bca+",    B(16,1,0), B_MASK,         PPCCOM,         { BOE, BI, BDPA } },
2810 { "bca",     B(16,1,0), B_MASK,         COM,            { BO, BI, BDA } },
2811 { "bcla-",   B(16,1,1), B_MASK,         PPCCOM,         { BOE, BI, BDMA } },
2812 { "bcla+",   B(16,1,1), B_MASK,         PPCCOM,         { BOE, BI, BDPA } },
2813 { "bcla",    B(16,1,1), B_MASK,         COM,            { BO, BI, BDA } },
2814
2815 { "sc",      SC(17,1,0), SC_MASK,       PPC,            { LEV } },
2816 { "svc",     SC(17,0,0), SC_MASK,       POWER,          { SVC_LEV, FL1, FL2 } },
2817 { "svcl",    SC(17,0,1), SC_MASK,       POWER,          { SVC_LEV, FL1, FL2 } },
2818 { "svca",    SC(17,1,0), SC_MASK,       PWRCOM,         { SV } },
2819 { "svcla",   SC(17,1,1), SC_MASK,       POWER,          { SV } },
2820
2821 { "b",       B(18,0,0), B_MASK,         COM,            { LI } },
2822 { "bl",      B(18,0,1), B_MASK,         COM,            { LI } },
2823 { "ba",      B(18,1,0), B_MASK,         COM,            { LIA } },
2824 { "bla",     B(18,1,1), B_MASK,         COM,            { LIA } },
2825
2826 { "mcrf",    XL(19,0),  XLBB_MASK|(3 << 21)|(3 << 16), COM,     { BF, BFA } },
2827
2828 { "blr",     XLO(19,BOU,16,0), XLBOBIBB_MASK, PPCCOM,   { 0 } },
2829 { "br",      XLO(19,BOU,16,0), XLBOBIBB_MASK, PWRCOM,   { 0 } },
2830 { "blrl",    XLO(19,BOU,16,1), XLBOBIBB_MASK, PPCCOM,   { 0 } },
2831 { "brl",     XLO(19,BOU,16,1), XLBOBIBB_MASK, PWRCOM,   { 0 } },
2832 { "bdnzlr",  XLO(19,BODNZ,16,0), XLBOBIBB_MASK, PPCCOM, { 0 } },
2833 { "bdnzlr-", XLO(19,BODNZ,16,0), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2834 { "bdnzlr-", XLO(19,BODNZM4,16,0), XLBOBIBB_MASK, POWER4,       { 0 } },
2835 { "bdnzlr+", XLO(19,BODNZP,16,0), XLBOBIBB_MASK, NOPOWER4,      { 0 } },
2836 { "bdnzlr+", XLO(19,BODNZP4,16,0), XLBOBIBB_MASK, POWER4,       { 0 } },
2837 { "bdnzlrl", XLO(19,BODNZ,16,1), XLBOBIBB_MASK, PPCCOM, { 0 } },
2838 { "bdnzlrl-",XLO(19,BODNZ,16,1), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2839 { "bdnzlrl-",XLO(19,BODNZM4,16,1), XLBOBIBB_MASK, POWER4,       { 0 } },
2840 { "bdnzlrl+",XLO(19,BODNZP,16,1), XLBOBIBB_MASK, NOPOWER4,      { 0 } },
2841 { "bdnzlrl+",XLO(19,BODNZP4,16,1), XLBOBIBB_MASK, POWER4,       { 0 } },
2842 { "bdzlr",   XLO(19,BODZ,16,0), XLBOBIBB_MASK, PPCCOM,  { 0 } },
2843 { "bdzlr-",  XLO(19,BODZ,16,0), XLBOBIBB_MASK, NOPOWER4,        { 0 } },
2844 { "bdzlr-",  XLO(19,BODZM4,16,0), XLBOBIBB_MASK, POWER4,        { 0 } },
2845 { "bdzlr+",  XLO(19,BODZP,16,0), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2846 { "bdzlr+",  XLO(19,BODZP4,16,0), XLBOBIBB_MASK, POWER4,        { 0 } },
2847 { "bdzlrl",  XLO(19,BODZ,16,1), XLBOBIBB_MASK, PPCCOM,  { 0 } },
2848 { "bdzlrl-", XLO(19,BODZ,16,1), XLBOBIBB_MASK, NOPOWER4,        { 0 } },
2849 { "bdzlrl-", XLO(19,BODZM4,16,1), XLBOBIBB_MASK, POWER4,        { 0 } },
2850 { "bdzlrl+", XLO(19,BODZP,16,1), XLBOBIBB_MASK, NOPOWER4,       { 0 } },
2851 { "bdzlrl+", XLO(19,BODZP4,16,1), XLBOBIBB_MASK, POWER4,        { 0 } },
2852 { "bltlr",   XLOCB(19,BOT,CBLT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2853 { "bltlr-",  XLOCB(19,BOT,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2854 { "bltlr-",  XLOCB(19,BOTM4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2855 { "bltlr+",  XLOCB(19,BOTP,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2856 { "bltlr+",  XLOCB(19,BOTP4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2857 { "bltr",    XLOCB(19,BOT,CBLT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2858 { "bltlrl",  XLOCB(19,BOT,CBLT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2859 { "bltlrl-", XLOCB(19,BOT,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2860 { "bltlrl-", XLOCB(19,BOTM4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2861 { "bltlrl+", XLOCB(19,BOTP,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2862 { "bltlrl+", XLOCB(19,BOTP4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2863 { "bltrl",   XLOCB(19,BOT,CBLT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2864 { "bgtlr",   XLOCB(19,BOT,CBGT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2865 { "bgtlr-",  XLOCB(19,BOT,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2866 { "bgtlr-",  XLOCB(19,BOTM4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2867 { "bgtlr+",  XLOCB(19,BOTP,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2868 { "bgtlr+",  XLOCB(19,BOTP4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2869 { "bgtr",    XLOCB(19,BOT,CBGT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2870 { "bgtlrl",  XLOCB(19,BOT,CBGT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2871 { "bgtlrl-", XLOCB(19,BOT,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2872 { "bgtlrl-", XLOCB(19,BOTM4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2873 { "bgtlrl+", XLOCB(19,BOTP,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2874 { "bgtlrl+", XLOCB(19,BOTP4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2875 { "bgtrl",   XLOCB(19,BOT,CBGT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2876 { "beqlr",   XLOCB(19,BOT,CBEQ,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2877 { "beqlr-",  XLOCB(19,BOT,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2878 { "beqlr-",  XLOCB(19,BOTM4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2879 { "beqlr+",  XLOCB(19,BOTP,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2880 { "beqlr+",  XLOCB(19,BOTP4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2881 { "beqr",    XLOCB(19,BOT,CBEQ,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2882 { "beqlrl",  XLOCB(19,BOT,CBEQ,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2883 { "beqlrl-", XLOCB(19,BOT,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2884 { "beqlrl-", XLOCB(19,BOTM4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2885 { "beqlrl+", XLOCB(19,BOTP,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2886 { "beqlrl+", XLOCB(19,BOTP4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2887 { "beqrl",   XLOCB(19,BOT,CBEQ,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2888 { "bsolr",   XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2889 { "bsolr-",  XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2890 { "bsolr-",  XLOCB(19,BOTM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2891 { "bsolr+",  XLOCB(19,BOTP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2892 { "bsolr+",  XLOCB(19,BOTP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2893 { "bsor",    XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2894 { "bsolrl",  XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2895 { "bsolrl-", XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2896 { "bsolrl-", XLOCB(19,BOTM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2897 { "bsolrl+", XLOCB(19,BOTP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2898 { "bsolrl+", XLOCB(19,BOTP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2899 { "bsorl",   XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2900 { "bunlr",   XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2901 { "bunlr-",  XLOCB(19,BOT,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2902 { "bunlr-",  XLOCB(19,BOTM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2903 { "bunlr+",  XLOCB(19,BOTP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2904 { "bunlr+",  XLOCB(19,BOTP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2905 { "bunlrl",  XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2906 { "bunlrl-", XLOCB(19,BOT,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2907 { "bunlrl-", XLOCB(19,BOTM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2908 { "bunlrl+", XLOCB(19,BOTP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2909 { "bunlrl+", XLOCB(19,BOTP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2910 { "bgelr",   XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2911 { "bgelr-",  XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2912 { "bgelr-",  XLOCB(19,BOFM4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2913 { "bgelr+",  XLOCB(19,BOFP,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2914 { "bgelr+",  XLOCB(19,BOFP4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2915 { "bger",    XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2916 { "bgelrl",  XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2917 { "bgelrl-", XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2918 { "bgelrl-", XLOCB(19,BOFM4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2919 { "bgelrl+", XLOCB(19,BOFP,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2920 { "bgelrl+", XLOCB(19,BOFP4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2921 { "bgerl",   XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2922 { "bnllr",   XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2923 { "bnllr-",  XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2924 { "bnllr-",  XLOCB(19,BOFM4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2925 { "bnllr+",  XLOCB(19,BOFP,CBLT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2926 { "bnllr+",  XLOCB(19,BOFP4,CBLT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2927 { "bnlr",    XLOCB(19,BOF,CBLT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2928 { "bnllrl",  XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2929 { "bnllrl-", XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2930 { "bnllrl-", XLOCB(19,BOFM4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2931 { "bnllrl+", XLOCB(19,BOFP,CBLT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2932 { "bnllrl+", XLOCB(19,BOFP4,CBLT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2933 { "bnlrl",   XLOCB(19,BOF,CBLT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2934 { "blelr",   XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2935 { "blelr-",  XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2936 { "blelr-",  XLOCB(19,BOFM4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2937 { "blelr+",  XLOCB(19,BOFP,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2938 { "blelr+",  XLOCB(19,BOFP4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2939 { "bler",    XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2940 { "blelrl",  XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2941 { "blelrl-", XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2942 { "blelrl-", XLOCB(19,BOFM4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2943 { "blelrl+", XLOCB(19,BOFP,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2944 { "blelrl+", XLOCB(19,BOFP4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2945 { "blerl",   XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2946 { "bnglr",   XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2947 { "bnglr-",  XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2948 { "bnglr-",  XLOCB(19,BOFM4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2949 { "bnglr+",  XLOCB(19,BOFP,CBGT,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2950 { "bnglr+",  XLOCB(19,BOFP4,CBGT,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2951 { "bngr",    XLOCB(19,BOF,CBGT,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2952 { "bnglrl",  XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2953 { "bnglrl-", XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2954 { "bnglrl-", XLOCB(19,BOFM4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2955 { "bnglrl+", XLOCB(19,BOFP,CBGT,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2956 { "bnglrl+", XLOCB(19,BOFP4,CBGT,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2957 { "bngrl",   XLOCB(19,BOF,CBGT,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2958 { "bnelr",   XLOCB(19,BOF,CBEQ,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2959 { "bnelr-",  XLOCB(19,BOF,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2960 { "bnelr-",  XLOCB(19,BOFM4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2961 { "bnelr+",  XLOCB(19,BOFP,CBEQ,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2962 { "bnelr+",  XLOCB(19,BOFP4,CBEQ,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2963 { "bner",    XLOCB(19,BOF,CBEQ,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2964 { "bnelrl",  XLOCB(19,BOF,CBEQ,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2965 { "bnelrl-", XLOCB(19,BOF,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2966 { "bnelrl-", XLOCB(19,BOFM4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2967 { "bnelrl+", XLOCB(19,BOFP,CBEQ,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2968 { "bnelrl+", XLOCB(19,BOFP4,CBEQ,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2969 { "bnerl",   XLOCB(19,BOF,CBEQ,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2970 { "bnslr",   XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2971 { "bnslr-",  XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2972 { "bnslr-",  XLOCB(19,BOFM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2973 { "bnslr+",  XLOCB(19,BOFP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2974 { "bnslr+",  XLOCB(19,BOFP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2975 { "bnsr",    XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, PWRCOM, { CR } },
2976 { "bnslrl",  XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2977 { "bnslrl-", XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2978 { "bnslrl-", XLOCB(19,BOFM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2979 { "bnslrl+", XLOCB(19,BOFP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2980 { "bnslrl+", XLOCB(19,BOFP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2981 { "bnsrl",   XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, PWRCOM, { CR } },
2982 { "bnulr",   XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, PPCCOM, { CR } },
2983 { "bnulr-",  XLOCB(19,BOF,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2984 { "bnulr-",  XLOCB(19,BOFM4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2985 { "bnulr+",  XLOCB(19,BOFP,CBSO,16,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
2986 { "bnulr+",  XLOCB(19,BOFP4,CBSO,16,0), XLBOCBBB_MASK, POWER4, { CR } },
2987 { "bnulrl",  XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, PPCCOM, { CR } },
2988 { "bnulrl-", XLOCB(19,BOF,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2989 { "bnulrl-", XLOCB(19,BOFM4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2990 { "bnulrl+", XLOCB(19,BOFP,CBSO,16,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
2991 { "bnulrl+", XLOCB(19,BOFP4,CBSO,16,1), XLBOCBBB_MASK, POWER4, { CR } },
2992 { "btlr",    XLO(19,BOT,16,0), XLBOBB_MASK, PPCCOM,     { BI } },
2993 { "btlr-",   XLO(19,BOT,16,0), XLBOBB_MASK, NOPOWER4,   { BI } },
2994 { "btlr-",   XLO(19,BOTM4,16,0), XLBOBB_MASK, POWER4,   { BI } },
2995 { "btlr+",   XLO(19,BOTP,16,0), XLBOBB_MASK, NOPOWER4,  { BI } },
2996 { "btlr+",   XLO(19,BOTP4,16,0), XLBOBB_MASK, POWER4,   { BI } },
2997 { "bbtr",    XLO(19,BOT,16,0), XLBOBB_MASK, PWRCOM,     { BI } },
2998 { "btlrl",   XLO(19,BOT,16,1), XLBOBB_MASK, PPCCOM,     { BI } },
2999 { "btlrl-",  XLO(19,BOT,16,1), XLBOBB_MASK, NOPOWER4,   { BI } },
3000 { "btlrl-",  XLO(19,BOTM4,16,1), XLBOBB_MASK, POWER4,   { BI } },
3001 { "btlrl+",  XLO(19,BOTP,16,1), XLBOBB_MASK, NOPOWER4,  { BI } },
3002 { "btlrl+",  XLO(19,BOTP4,16,1), XLBOBB_MASK, POWER4,   { BI } },
3003 { "bbtrl",   XLO(19,BOT,16,1), XLBOBB_MASK, PWRCOM,     { BI } },
3004 { "bflr",    XLO(19,BOF,16,0), XLBOBB_MASK, PPCCOM,     { BI } },
3005 { "bflr-",   XLO(19,BOF,16,0), XLBOBB_MASK, NOPOWER4,   { BI } },
3006 { "bflr-",   XLO(19,BOFM4,16,0), XLBOBB_MASK, POWER4,   { BI } },
3007 { "bflr+",   XLO(19,BOFP,16,0), XLBOBB_MASK, NOPOWER4,  { BI } },
3008 { "bflr+",   XLO(19,BOFP4,16,0), XLBOBB_MASK, POWER4,   { BI } },
3009 { "bbfr",    XLO(19,BOF,16,0), XLBOBB_MASK, PWRCOM,     { BI } },
3010 { "bflrl",   XLO(19,BOF,16,1), XLBOBB_MASK, PPCCOM,     { BI } },
3011 { "bflrl-",  XLO(19,BOF,16,1), XLBOBB_MASK, NOPOWER4,   { BI } },
3012 { "bflrl-",  XLO(19,BOFM4,16,1), XLBOBB_MASK, POWER4,   { BI } },
3013 { "bflrl+",  XLO(19,BOFP,16,1), XLBOBB_MASK, NOPOWER4,  { BI } },
3014 { "bflrl+",  XLO(19,BOFP4,16,1), XLBOBB_MASK, POWER4,   { BI } },
3015 { "bbfrl",   XLO(19,BOF,16,1), XLBOBB_MASK, PWRCOM,     { BI } },
3016 { "bdnztlr", XLO(19,BODNZT,16,0), XLBOBB_MASK, PPCCOM,  { BI } },
3017 { "bdnztlr-",XLO(19,BODNZT,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3018 { "bdnztlr+",XLO(19,BODNZTP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3019 { "bdnztlrl",XLO(19,BODNZT,16,1), XLBOBB_MASK, PPCCOM,  { BI } },
3020 { "bdnztlrl-",XLO(19,BODNZT,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3021 { "bdnztlrl+",XLO(19,BODNZTP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3022 { "bdnzflr", XLO(19,BODNZF,16,0), XLBOBB_MASK, PPCCOM,  { BI } },
3023 { "bdnzflr-",XLO(19,BODNZF,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3024 { "bdnzflr+",XLO(19,BODNZFP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3025 { "bdnzflrl",XLO(19,BODNZF,16,1), XLBOBB_MASK, PPCCOM,  { BI } },
3026 { "bdnzflrl-",XLO(19,BODNZF,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3027 { "bdnzflrl+",XLO(19,BODNZFP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3028 { "bdztlr",  XLO(19,BODZT,16,0), XLBOBB_MASK, PPCCOM,   { BI } },
3029 { "bdztlr-", XLO(19,BODZT,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3030 { "bdztlr+", XLO(19,BODZTP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3031 { "bdztlrl", XLO(19,BODZT,16,1), XLBOBB_MASK, PPCCOM,   { BI } },
3032 { "bdztlrl-",XLO(19,BODZT,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3033 { "bdztlrl+",XLO(19,BODZTP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3034 { "bdzflr",  XLO(19,BODZF,16,0), XLBOBB_MASK, PPCCOM,   { BI } },
3035 { "bdzflr-", XLO(19,BODZF,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3036 { "bdzflr+", XLO(19,BODZFP,16,0), XLBOBB_MASK, NOPOWER4, { BI } },
3037 { "bdzflrl", XLO(19,BODZF,16,1), XLBOBB_MASK, PPCCOM,   { BI } },
3038 { "bdzflrl-",XLO(19,BODZF,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3039 { "bdzflrl+",XLO(19,BODZFP,16,1), XLBOBB_MASK, NOPOWER4, { BI } },
3040 { "bclr+",   XLYLK(19,16,1,0), XLYBB_MASK, PPCCOM,      { BOE, BI } },
3041 { "bclrl+",  XLYLK(19,16,1,1), XLYBB_MASK, PPCCOM,      { BOE, BI } },
3042 { "bclr-",   XLYLK(19,16,0,0), XLYBB_MASK, PPCCOM,      { BOE, BI } },
3043 { "bclrl-",  XLYLK(19,16,0,1), XLYBB_MASK, PPCCOM,      { BOE, BI } },
3044 { "bclr",    XLLK(19,16,0), XLBH_MASK,  PPCCOM,         { BO, BI, BH } },
3045 { "bclrl",   XLLK(19,16,1), XLBH_MASK,  PPCCOM,         { BO, BI, BH } },
3046 { "bcr",     XLLK(19,16,0), XLBB_MASK,  PWRCOM,         { BO, BI } },
3047 { "bcrl",    XLLK(19,16,1), XLBB_MASK,  PWRCOM,         { BO, BI } },
3048 { "bclre",   XLLK(19,17,0), XLBB_MASK,  BOOKE64,        { BO, BI } },
3049 { "bclrel",  XLLK(19,17,1), XLBB_MASK,  BOOKE64,        { BO, BI } },
3050
3051 { "rfid",    XL(19,18), 0xffffffff,     PPC64,          { 0 } },
3052
3053 { "crnot",   XL(19,33), XL_MASK,        PPCCOM,         { BT, BA, BBA } },
3054 { "crnor",   XL(19,33), XL_MASK,        COM,            { BT, BA, BB } },
3055 { "rfmci",    X(19,38), 0xffffffff,     PPCRFMCI,       { 0 } },
3056
3057 { "rfi",     XL(19,50), 0xffffffff,     COM,            { 0 } },
3058 { "rfci",    XL(19,51), 0xffffffff,     PPC403 | BOOKE, { 0 } },
3059
3060 { "rfsvc",   XL(19,82), 0xffffffff,     POWER,          { 0 } },
3061
3062 { "crandc",  XL(19,129), XL_MASK,       COM,            { BT, BA, BB } },
3063
3064 { "isync",   XL(19,150), 0xffffffff,    PPCCOM,         { 0 } },
3065 { "ics",     XL(19,150), 0xffffffff,    PWRCOM,         { 0 } },
3066
3067 { "crclr",   XL(19,193), XL_MASK,       PPCCOM,         { BT, BAT, BBA } },
3068 { "crxor",   XL(19,193), XL_MASK,       COM,            { BT, BA, BB } },
3069
3070 { "crnand",  XL(19,225), XL_MASK,       COM,            { BT, BA, BB } },
3071
3072 { "crand",   XL(19,257), XL_MASK,       COM,            { BT, BA, BB } },
3073
3074 { "hrfid",   XL(19,274), 0xffffffff,    POWER5 | CELL,  { 0 } },
3075
3076 { "crset",   XL(19,289), XL_MASK,       PPCCOM,         { BT, BAT, BBA } },
3077 { "creqv",   XL(19,289), XL_MASK,       COM,            { BT, BA, BB } },
3078
3079 { "doze",    XL(19,402), 0xffffffff,    POWER6,         { 0 } },
3080
3081 { "crorc",   XL(19,417), XL_MASK,       COM,            { BT, BA, BB } },
3082
3083 { "nap",     XL(19,434), 0xffffffff,    POWER6,         { 0 } },
3084
3085 { "crmove",  XL(19,449), XL_MASK,       PPCCOM,         { BT, BA, BBA } },
3086 { "cror",    XL(19,449), XL_MASK,       COM,            { BT, BA, BB } },
3087
3088 { "sleep",   XL(19,466), 0xffffffff,    POWER6,         { 0 } },
3089 { "rvwinkle", XL(19,498), 0xffffffff,   POWER6,         { 0 } },
3090
3091 { "bctr",    XLO(19,BOU,528,0), XLBOBIBB_MASK, COM,     { 0 } },
3092 { "bctrl",   XLO(19,BOU,528,1), XLBOBIBB_MASK, COM,     { 0 } },
3093 { "bltctr",  XLOCB(19,BOT,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3094 { "bltctr-", XLOCB(19,BOT,CBLT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3095 { "bltctr-", XLOCB(19,BOTM4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3096 { "bltctr+", XLOCB(19,BOTP,CBLT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3097 { "bltctr+", XLOCB(19,BOTP4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3098 { "bltctrl", XLOCB(19,BOT,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3099 { "bltctrl-",XLOCB(19,BOT,CBLT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3100 { "bltctrl-",XLOCB(19,BOTM4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3101 { "bltctrl+",XLOCB(19,BOTP,CBLT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3102 { "bltctrl+",XLOCB(19,BOTP4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3103 { "bgtctr",  XLOCB(19,BOT,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3104 { "bgtctr-", XLOCB(19,BOT,CBGT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3105 { "bgtctr-", XLOCB(19,BOTM4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3106 { "bgtctr+", XLOCB(19,BOTP,CBGT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3107 { "bgtctr+", XLOCB(19,BOTP4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3108 { "bgtctrl", XLOCB(19,BOT,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3109 { "bgtctrl-",XLOCB(19,BOT,CBGT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3110 { "bgtctrl-",XLOCB(19,BOTM4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3111 { "bgtctrl+",XLOCB(19,BOTP,CBGT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3112 { "bgtctrl+",XLOCB(19,BOTP4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3113 { "beqctr",  XLOCB(19,BOT,CBEQ,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3114 { "beqctr-", XLOCB(19,BOT,CBEQ,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3115 { "beqctr-", XLOCB(19,BOTM4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3116 { "beqctr+", XLOCB(19,BOTP,CBEQ,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3117 { "beqctr+", XLOCB(19,BOTP4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3118 { "beqctrl", XLOCB(19,BOT,CBEQ,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3119 { "beqctrl-",XLOCB(19,BOT,CBEQ,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3120 { "beqctrl-",XLOCB(19,BOTM4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3121 { "beqctrl+",XLOCB(19,BOTP,CBEQ,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3122 { "beqctrl+",XLOCB(19,BOTP4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3123 { "bsoctr",  XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3124 { "bsoctr-", XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3125 { "bsoctr-", XLOCB(19,BOTM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3126 { "bsoctr+", XLOCB(19,BOTP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3127 { "bsoctr+", XLOCB(19,BOTP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3128 { "bsoctrl", XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3129 { "bsoctrl-",XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3130 { "bsoctrl-",XLOCB(19,BOTM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3131 { "bsoctrl+",XLOCB(19,BOTP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3132 { "bsoctrl+",XLOCB(19,BOTP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3133 { "bunctr",  XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3134 { "bunctr-", XLOCB(19,BOT,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3135 { "bunctr-", XLOCB(19,BOTM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3136 { "bunctr+", XLOCB(19,BOTP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3137 { "bunctr+", XLOCB(19,BOTP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3138 { "bunctrl", XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3139 { "bunctrl-",XLOCB(19,BOT,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3140 { "bunctrl-",XLOCB(19,BOTM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3141 { "bunctrl+",XLOCB(19,BOTP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3142 { "bunctrl+",XLOCB(19,BOTP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3143 { "bgectr",  XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3144 { "bgectr-", XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3145 { "bgectr-", XLOCB(19,BOFM4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3146 { "bgectr+", XLOCB(19,BOFP,CBLT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3147 { "bgectr+", XLOCB(19,BOFP4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3148 { "bgectrl", XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3149 { "bgectrl-",XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3150 { "bgectrl-",XLOCB(19,BOFM4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3151 { "bgectrl+",XLOCB(19,BOFP,CBLT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3152 { "bgectrl+",XLOCB(19,BOFP4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3153 { "bnlctr",  XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3154 { "bnlctr-", XLOCB(19,BOF,CBLT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3155 { "bnlctr-", XLOCB(19,BOFM4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3156 { "bnlctr+", XLOCB(19,BOFP,CBLT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3157 { "bnlctr+", XLOCB(19,BOFP4,CBLT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3158 { "bnlctrl", XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3159 { "bnlctrl-",XLOCB(19,BOF,CBLT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3160 { "bnlctrl-",XLOCB(19,BOFM4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3161 { "bnlctrl+",XLOCB(19,BOFP,CBLT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3162 { "bnlctrl+",XLOCB(19,BOFP4,CBLT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3163 { "blectr",  XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3164 { "blectr-", XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3165 { "blectr-", XLOCB(19,BOFM4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3166 { "blectr+", XLOCB(19,BOFP,CBGT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3167 { "blectr+", XLOCB(19,BOFP4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3168 { "blectrl", XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3169 { "blectrl-",XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3170 { "blectrl-",XLOCB(19,BOFM4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3171 { "blectrl+",XLOCB(19,BOFP,CBGT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3172 { "blectrl+",XLOCB(19,BOFP4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3173 { "bngctr",  XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3174 { "bngctr-", XLOCB(19,BOF,CBGT,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3175 { "bngctr-", XLOCB(19,BOFM4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3176 { "bngctr+", XLOCB(19,BOFP,CBGT,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3177 { "bngctr+", XLOCB(19,BOFP4,CBGT,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3178 { "bngctrl", XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3179 { "bngctrl-",XLOCB(19,BOF,CBGT,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3180 { "bngctrl-",XLOCB(19,BOFM4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3181 { "bngctrl+",XLOCB(19,BOFP,CBGT,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3182 { "bngctrl+",XLOCB(19,BOFP4,CBGT,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3183 { "bnectr",  XLOCB(19,BOF,CBEQ,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3184 { "bnectr-", XLOCB(19,BOF,CBEQ,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3185 { "bnectr-", XLOCB(19,BOFM4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3186 { "bnectr+", XLOCB(19,BOFP,CBEQ,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3187 { "bnectr+", XLOCB(19,BOFP4,CBEQ,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3188 { "bnectrl", XLOCB(19,BOF,CBEQ,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3189 { "bnectrl-",XLOCB(19,BOF,CBEQ,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3190 { "bnectrl-",XLOCB(19,BOFM4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3191 { "bnectrl+",XLOCB(19,BOFP,CBEQ,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3192 { "bnectrl+",XLOCB(19,BOFP4,CBEQ,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3193 { "bnsctr",  XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3194 { "bnsctr-", XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3195 { "bnsctr-", XLOCB(19,BOFM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3196 { "bnsctr+", XLOCB(19,BOFP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3197 { "bnsctr+", XLOCB(19,BOFP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3198 { "bnsctrl", XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3199 { "bnsctrl-",XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3200 { "bnsctrl-",XLOCB(19,BOFM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3201 { "bnsctrl+",XLOCB(19,BOFP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3202 { "bnsctrl+",XLOCB(19,BOFP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3203 { "bnuctr",  XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3204 { "bnuctr-", XLOCB(19,BOF,CBSO,528,0),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3205 { "bnuctr-", XLOCB(19,BOFM4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3206 { "bnuctr+", XLOCB(19,BOFP,CBSO,528,0), XLBOCBBB_MASK, NOPOWER4, { CR } },
3207 { "bnuctr+", XLOCB(19,BOFP4,CBSO,528,0), XLBOCBBB_MASK, POWER4, { CR } },
3208 { "bnuctrl", XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, PPCCOM,  { CR } },
3209 { "bnuctrl-",XLOCB(19,BOF,CBSO,528,1),  XLBOCBBB_MASK, NOPOWER4, { CR } },
3210 { "bnuctrl-",XLOCB(19,BOFM4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3211 { "bnuctrl+",XLOCB(19,BOFP,CBSO,528,1), XLBOCBBB_MASK, NOPOWER4, { CR } },
3212 { "bnuctrl+",XLOCB(19,BOFP4,CBSO,528,1), XLBOCBBB_MASK, POWER4, { CR } },
3213 { "btctr",   XLO(19,BOT,528,0),  XLBOBB_MASK, PPCCOM,   { BI } },
3214 { "btctr-",  XLO(19,BOT,528,0),  XLBOBB_MASK, NOPOWER4, { BI } },
3215 { "btctr-",  XLO(19,BOTM4,528,0), XLBOBB_MASK, POWER4, { BI } },
3216 { "btctr+",  XLO(19,BOTP,528,0), XLBOBB_MASK, NOPOWER4, { BI } },
3217 { "btctr+",  XLO(19,BOTP4,528,0), XLBOBB_MASK, POWER4, { BI } },
3218 { "btctrl",  XLO(19,BOT,528,1),  XLBOBB_MASK, PPCCOM,   { BI } },
3219 { "btctrl-", XLO(19,BOT,528,1),  XLBOBB_MASK, NOPOWER4, { BI } },
3220 { "btctrl-", XLO(19,BOTM4,528,1), XLBOBB_MASK, POWER4, { BI } },
3221 { "btctrl+", XLO(19,BOTP,528,1), XLBOBB_MASK, NOPOWER4, { BI } },
3222 { "btctrl+", XLO(19,BOTP4,528,1), XLBOBB_MASK, POWER4, { BI } },
3223 { "bfctr",   XLO(19,BOF,528,0),  XLBOBB_MASK, PPCCOM,   { BI } },
3224 { "bfctr-",  XLO(19,BOF,528,0),  XLBOBB_MASK, NOPOWER4, { BI } },
3225 { "bfctr-",  XLO(19,BOFM4,528,0), XLBOBB_MASK, POWER4, { BI } },
3226 { "bfctr+",  XLO(19,BOFP,528,0), XLBOBB_MASK, NOPOWER4, { BI } },
3227 { "bfctr+",  XLO(19,BOFP4,528,0), XLBOBB_MASK, POWER4, { BI } },
3228 { "bfctrl",  XLO(19,BOF,528,1),  XLBOBB_MASK, PPCCOM,   { BI } },
3229 { "bfctrl-", XLO(19,BOF,528,1),  XLBOBB_MASK, NOPOWER4, { BI } },
3230 { "bfctrl-", XLO(19,BOFM4,528,1), XLBOBB_MASK, POWER4, { BI } },
3231 { "bfctrl+", XLO(19,BOFP,528,1), XLBOBB_MASK, NOPOWER4, { BI } },
3232 { "bfctrl+", XLO(19,BOFP4,528,1), XLBOBB_MASK, POWER4, { BI } },
3233 { "bcctr-",  XLYLK(19,528,0,0),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3234 { "bcctr+",  XLYLK(19,528,1,0),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3235 { "bcctrl-", XLYLK(19,528,0,1),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3236 { "bcctrl+", XLYLK(19,528,1,1),  XLYBB_MASK,  PPCCOM,   { BOE, BI } },
3237 { "bcctr",   XLLK(19,528,0),     XLBH_MASK,   PPCCOM,   { BO, BI, BH } },
3238 { "bcctrl",  XLLK(19,528,1),     XLBH_MASK,   PPCCOM,   { BO, BI, BH } },
3239 { "bcc",     XLLK(19,528,0),     XLBB_MASK,   PWRCOM,   { BO, BI } },
3240 { "bccl",    XLLK(19,528,1),     XLBB_MASK,   PWRCOM,   { BO, BI } },
3241 { "bcctre",  XLLK(19,529,0),     XLYBB_MASK,  BOOKE64,  { BO, BI } },
3242 { "bcctrel", XLLK(19,529,1),     XLYBB_MASK,  BOOKE64,  { BO, BI } },
3243
3244 { "rlwimi",  M(20,0),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3245 { "rlimi",   M(20,0),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3246
3247 { "rlwimi.", M(20,1),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3248 { "rlimi.",  M(20,1),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3249
3250 { "rotlwi",  MME(21,31,0), MMBME_MASK,  PPCCOM,         { RA, RS, SH } },
3251 { "clrlwi",  MME(21,31,0), MSHME_MASK,  PPCCOM,         { RA, RS, MB } },
3252 { "rlwinm",  M(21,0),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3253 { "rlinm",   M(21,0),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3254 { "rotlwi.", MME(21,31,1), MMBME_MASK,  PPCCOM,         { RA,RS,SH } },
3255 { "clrlwi.", MME(21,31,1), MSHME_MASK,  PPCCOM,         { RA, RS, MB } },
3256 { "rlwinm.", M(21,1),   M_MASK,         PPCCOM,         { RA,RS,SH,MBE,ME } },
3257 { "rlinm.",  M(21,1),   M_MASK,         PWRCOM,         { RA,RS,SH,MBE,ME } },
3258
3259 { "rlmi",    M(22,0),   M_MASK,         M601,           { RA,RS,RB,MBE,ME } },
3260 { "rlmi.",   M(22,1),   M_MASK,         M601,           { RA,RS,RB,MBE,ME } },
3261
3262 { "be",      B(22,0,0), B_MASK,         BOOKE64,        { LI } },
3263 { "bel",     B(22,0,1), B_MASK,         BOOKE64,        { LI } },
3264 { "bea",     B(22,1,0), B_MASK,         BOOKE64,        { LIA } },
3265 { "bela",    B(22,1,1), B_MASK,         BOOKE64,        { LIA } },
3266
3267 { "rotlw",   MME(23,31,0), MMBME_MASK,  PPCCOM,         { RA, RS, RB } },
3268 { "rlwnm",   M(23,0),   M_MASK,         PPCCOM,         { RA,RS,RB,MBE,ME } },
3269 { "rlnm",    M(23,0),   M_MASK,         PWRCOM,         { RA,RS,RB,MBE,ME } },
3270 { "rotlw.",  MME(23,31,1), MMBME_MASK,  PPCCOM,         { RA, RS, RB } },
3271 { "rlwnm.",  M(23,1),   M_MASK,         PPCCOM,         { RA,RS,RB,MBE,ME } },
3272 { "rlnm.",   M(23,1),   M_MASK,         PWRCOM,         { RA,RS,RB,MBE,ME } },
3273
3274 { "nop",     OP(24),    0xffffffff,     PPCCOM,         { 0 } },
3275 { "ori",     OP(24),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3276 { "oril",    OP(24),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3277
3278 { "oris",    OP(25),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3279 { "oriu",    OP(25),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3280
3281 { "xori",    OP(26),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3282 { "xoril",   OP(26),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3283
3284 { "xoris",   OP(27),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3285 { "xoriu",   OP(27),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3286
3287 { "andi.",   OP(28),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3288 { "andil.",  OP(28),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3289
3290 { "andis.",  OP(29),    OP_MASK,        PPCCOM,         { RA, RS, UI } },
3291 { "andiu.",  OP(29),    OP_MASK,        PWRCOM,         { RA, RS, UI } },
3292
3293 { "rotldi",  MD(30,0,0), MDMB_MASK,     PPC64,          { RA, RS, SH6 } },
3294 { "clrldi",  MD(30,0,0), MDSH_MASK,     PPC64,          { RA, RS, MB6 } },
3295 { "rldicl",  MD(30,0,0), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3296 { "rotldi.", MD(30,0,1), MDMB_MASK,     PPC64,          { RA, RS, SH6 } },
3297 { "clrldi.", MD(30,0,1), MDSH_MASK,     PPC64,          { RA, RS, MB6 } },
3298 { "rldicl.", MD(30,0,1), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3299
3300 { "rldicr",  MD(30,1,0), MD_MASK,       PPC64,          { RA, RS, SH6, ME6 } },
3301 { "rldicr.", MD(30,1,1), MD_MASK,       PPC64,          { RA, RS, SH6, ME6 } },
3302
3303 { "rldic",   MD(30,2,0), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3304 { "rldic.",  MD(30,2,1), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3305
3306 { "rldimi",  MD(30,3,0), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3307 { "rldimi.", MD(30,3,1), MD_MASK,       PPC64,          { RA, RS, SH6, MB6 } },
3308
3309 { "rotld",   MDS(30,8,0), MDSMB_MASK,   PPC64,          { RA, RS, RB } },
3310 { "rldcl",   MDS(30,8,0), MDS_MASK,     PPC64,          { RA, RS, RB, MB6 } },
3311 { "rotld.",  MDS(30,8,1), MDSMB_MASK,   PPC64,          { RA, RS, RB } },
3312 { "rldcl.",  MDS(30,8,1), MDS_MASK,     PPC64,          { RA, RS, RB, MB6 } },
3313
3314 { "rldcr",   MDS(30,9,0), MDS_MASK,     PPC64,          { RA, RS, RB, ME6 } },
3315 { "rldcr.",  MDS(30,9,1), MDS_MASK,     PPC64,          { RA, RS, RB, ME6 } },
3316
3317 { "cmpw",    XOPL(31,0,0), XCMPL_MASK, PPCCOM,          { OBF, RA, RB } },
3318 { "cmpd",    XOPL(31,0,1), XCMPL_MASK, PPC64,           { OBF, RA, RB } },
3319 { "cmp",     X(31,0),   XCMP_MASK,      PPC,            { BF, L, RA, RB } },
3320 { "cmp",     X(31,0),   XCMPL_MASK,     PWRCOM,         { BF, RA, RB } },
3321
3322 { "twlgt",   XTO(31,4,TOLGT), XTO_MASK, PPCCOM,         { RA, RB } },
3323 { "tlgt",    XTO(31,4,TOLGT), XTO_MASK, PWRCOM,         { RA, RB } },
3324 { "twllt",   XTO(31,4,TOLLT), XTO_MASK, PPCCOM,         { RA, RB } },
3325 { "tllt",    XTO(31,4,TOLLT), XTO_MASK, PWRCOM,         { RA, RB } },
3326 { "tweq",    XTO(31,4,TOEQ), XTO_MASK,  PPCCOM,         { RA, RB } },
3327 { "teq",     XTO(31,4,TOEQ), XTO_MASK,  PWRCOM,         { RA, RB } },
3328 { "twlge",   XTO(31,4,TOLGE), XTO_MASK, PPCCOM,         { RA, RB } },
3329 { "tlge",    XTO(31,4,TOLGE), XTO_MASK, PWRCOM,         { RA, RB } },
3330 { "twlnl",   XTO(31,4,TOLNL), XTO_MASK, PPCCOM,         { RA, RB } },
3331 { "tlnl",    XTO(31,4,TOLNL), XTO_MASK, PWRCOM,         { RA, RB } },
3332 { "twlle",   XTO(31,4,TOLLE), XTO_MASK, PPCCOM,         { RA, RB } },
3333 { "tlle",    XTO(31,4,TOLLE), XTO_MASK, PWRCOM,         { RA, RB } },
3334 { "twlng",   XTO(31,4,TOLNG), XTO_MASK, PPCCOM,         { RA, RB } },
3335 { "tlng",    XTO(31,4,TOLNG), XTO_MASK, PWRCOM,         { RA, RB } },
3336 { "twgt",    XTO(31,4,TOGT), XTO_MASK,  PPCCOM,         { RA, RB } },
3337 { "tgt",     XTO(31,4,TOGT), XTO_MASK,  PWRCOM,         { RA, RB } },
3338 { "twge",    XTO(31,4,TOGE), XTO_MASK,  PPCCOM,         { RA, RB } },
3339 { "tge",     XTO(31,4,TOGE), XTO_MASK,  PWRCOM,         { RA, RB } },
3340 { "twnl",    XTO(31,4,TONL), XTO_MASK,  PPCCOM,         { RA, RB } },
3341 { "tnl",     XTO(31,4,TONL), XTO_MASK,  PWRCOM,         { RA, RB } },
3342 { "twlt",    XTO(31,4,TOLT), XTO_MASK,  PPCCOM,         { RA, RB } },
3343 { "tlt",     XTO(31,4,TOLT), XTO_MASK,  PWRCOM,         { RA, RB } },
3344 { "twle",    XTO(31,4,TOLE), XTO_MASK,  PPCCOM,         { RA, RB } },
3345 { "tle",     XTO(31,4,TOLE), XTO_MASK,  PWRCOM,         { RA, RB } },
3346 { "twng",    XTO(31,4,TONG), XTO_MASK,  PPCCOM,         { RA, RB } },
3347 { "tng",     XTO(31,4,TONG), XTO_MASK,  PWRCOM,         { RA, RB } },
3348 { "twne",    XTO(31,4,TONE), XTO_MASK,  PPCCOM,         { RA, RB } },
3349 { "tne",     XTO(31,4,TONE), XTO_MASK,  PWRCOM,         { RA, RB } },
3350 { "trap",    XTO(31,4,TOU), 0xffffffff, PPCCOM,         { 0 } },
3351 { "tw",      X(31,4),   X_MASK,         PPCCOM,         { TO, RA, RB } },
3352 { "t",       X(31,4),   X_MASK,         PWRCOM,         { TO, RA, RB } },
3353
3354 { "subfc",   XO(31,8,0,0), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3355 { "sf",      XO(31,8,0,0), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3356 { "subc",    XO(31,8,0,0), XO_MASK,     PPC,            { RT, RB, RA } },
3357 { "subfc.",  XO(31,8,0,1), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3358 { "sf.",     XO(31,8,0,1), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3359 { "subc.",   XO(31,8,0,1), XO_MASK,     PPCCOM,         { RT, RB, RA } },
3360 { "subfco",  XO(31,8,1,0), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3361 { "sfo",     XO(31,8,1,0), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3362 { "subco",   XO(31,8,1,0), XO_MASK,     PPC,            { RT, RB, RA } },
3363 { "subfco.", XO(31,8,1,1), XO_MASK,     PPCCOM,         { RT, RA, RB } },
3364 { "sfo.",    XO(31,8,1,1), XO_MASK,     PWRCOM,         { RT, RA, RB } },
3365 { "subco.",  XO(31,8,1,1), XO_MASK,     PPC,            { RT, RB, RA } },
3366
3367 { "mulhdu",  XO(31,9,0,0), XO_MASK,     PPC64,          { RT, RA, RB } },
3368 { "mulhdu.", XO(31,9,0,1), XO_MASK,     PPC64,          { RT, RA, RB } },
3369
3370 { "addc",    XO(31,10,0,0), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3371 { "a",       XO(31,10,0,0), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3372 { "addc.",   XO(31,10,0,1), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3373 { "a.",      XO(31,10,0,1), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3374 { "addco",   XO(31,10,1,0), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3375 { "ao",      XO(31,10,1,0), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3376 { "addco.",  XO(31,10,1,1), XO_MASK,    PPCCOM,         { RT, RA, RB } },
3377 { "ao.",     XO(31,10,1,1), XO_MASK,    PWRCOM,         { RT, RA, RB } },
3378
3379 { "mulhwu",  XO(31,11,0,0), XO_MASK,    PPC,            { RT, RA, RB } },
3380 { "mulhwu.", XO(31,11,0,1), XO_MASK,    PPC,            { RT, RA, RB } },
3381
3382 { "isellt",  X(31,15),      X_MASK,     PPCISEL,        { RT, RA, RB } },
3383 { "iselgt",  X(31,47),      X_MASK,     PPCISEL,        { RT, RA, RB } },
3384 { "iseleq",  X(31,79),      X_MASK,     PPCISEL,        { RT, RA, RB } },
3385 { "isel",    XISEL(31,15),  XISEL_MASK, PPCISEL,        { RT, RA, RB, CRB } },
3386
3387 { "mfocrf",  XFXM(31,19,0,1), XFXFXM_MASK, COM,         { RT, FXM } },
3388 { "mfcr",    X(31,19),  XRARB_MASK,     NOPOWER4 | COM, { RT } },
3389 { "mfcr",    X(31,19),  XFXFXM_MASK,    POWER4,         { RT, FXM4 } },
3390
3391 { "lwarx",   X(31,20),  XEH_MASK,       PPC,            { RT, RA0, RB, EH } },
3392
3393 { "ldx",     X(31,21),  X_MASK,         PPC64,          { RT, RA0, RB } },
3394
3395 { "icbt",    X(31,22),  X_MASK,         BOOKE|PPCE300,  { CT, RA, RB } },
3396 { "icbt",    X(31,262), XRT_MASK,       PPC403,         { RA, RB } },
3397
3398 { "lwzx",    X(31,23),  X_MASK,         PPCCOM,         { RT, RA0, RB } },
3399 { "lx",      X(31,23),  X_MASK,         PWRCOM,         { RT, RA, RB } },
3400
3401 { "slw",     XRC(31,24,0), X_MASK,      PPCCOM,         { RA, RS, RB } },
3402 { "sl",      XRC(31,24,0), X_MASK,      PWRCOM,         { RA, RS, RB } },
3403 { "slw.",    XRC(31,24,1), X_MASK,      PPCCOM,         { RA, RS, RB } },
3404 { "sl.",     XRC(31,24,1), X_MASK,      PWRCOM,         { RA, RS, RB } },
3405
3406 { "cntlzw",  XRC(31,26,0), XRB_MASK,    PPCCOM,         { RA, RS } },
3407 { "cntlz",   XRC(31,26,0), XRB_MASK,    PWRCOM,         { RA, RS } },
3408 { "cntlzw.", XRC(31,26,1), XRB_MASK,    PPCCOM,         { RA, RS } },
3409 { "cntlz.",  XRC(31,26,1), XRB_MASK,    PWRCOM,         { RA, RS } },
3410
3411 { "sld",     XRC(31,27,0), X_MASK,      PPC64,          { RA, RS, RB } },
3412 { "sld.",    XRC(31,27,1), X_MASK,      PPC64,          { RA, RS, RB } },
3413
3414 { "and",     XRC(31,28,0), X_MASK,      COM,            { RA, RS, RB } },
3415 { "and.",    XRC(31,28,1), X_MASK,      COM,            { RA, RS, RB } },
3416
3417 { "maskg",   XRC(31,29,0), X_MASK,      M601,           { RA, RS, RB } },
3418 { "maskg.",  XRC(31,29,1), X_MASK,      M601,           { RA, RS, RB } },
3419
3420 { "icbte",   X(31,30),  X_MASK,         BOOKE64,        { CT, RA, RB } },
3421
3422 { "lwzxe",   X(31,31),  X_MASK,         BOOKE64,        { RT, RA0, RB } },
3423
3424 { "cmplw",   XOPL(31,32,0), XCMPL_MASK, PPCCOM, { OBF, RA, RB } },
3425 { "cmpld",   XOPL(31,32,1), XCMPL_MASK, PPC64,          { OBF, RA, RB } },
3426 { "cmpl",    X(31,32),  XCMP_MASK,       PPC,           { BF, L, RA, RB } },
3427 { "cmpl",    X(31,32),  XCMPL_MASK,      PWRCOM,        { BF, RA, RB } },
3428
3429 { "subf",    XO(31,40,0,0), XO_MASK,    PPC,            { RT, RA, RB } },
3430 { "sub",     XO(31,40,0,0), XO_MASK,    PPC,            { RT, RB, RA } },
3431 { "subf.",   XO(31,40,0,1), XO_MASK,    PPC,            { RT, RA, RB } },
3432 { "sub.",    XO(31,40,0,1), XO_MASK,    PPC,            { RT, RB, RA } },
3433 { "subfo",   XO(31,40,1,0), XO_MASK,    PPC,            { RT, RA, RB } },
3434 { "subo",    XO(31,40,1,0), XO_MASK,    PPC,            { RT, RB, RA } },
3435 { "subfo.",  XO(31,40,1,1), XO_MASK,    PPC,            { RT, RA, RB } },
3436 { "subo.",   XO(31,40,1,1), XO_MASK,    PPC,            { RT, RB, RA } },
3437
3438 { "ldux",    X(31,53),  X_MASK,         PPC64,          { RT, RAL, RB } },
3439
3440 { "dcbst",   X(31,54),  XRT_MASK,       PPC,            { RA, RB } },
3441
3442 { "lwzux",   X(31,55),  X_MASK,         PPCCOM,         { RT, RAL, RB } },
3443 { "lux",     X(31,55),  X_MASK,         PWRCOM,         { RT, RA, RB } },
3444
3445 { "dcbste",  X(31,62),  XRT_MASK,       BOOKE64,        { RA, RB } },
3446
3447 { "lwzuxe",  X(31,63),  X_MASK,         BOOKE64,        { RT, RAL, RB } },
3448
3449 { "cntlzd",  XRC(31,58,0), XRB_MASK,    PPC64,          { RA, RS } },
3450 { "cntlzd.", XRC(31,58,1), XRB_MASK,    PPC64,          { RA, RS } },
3451
3452 { "andc",    XRC(31,60,0), X_MASK,      COM,            { RA, RS, RB } },
3453 { "andc.",   XRC(31,60,1), X_MASK,      COM,            { RA, RS, RB } },
3454
3455 { "tdlgt",   XTO(31,68,TOLGT), XTO_MASK, PPC64,         { RA, RB } },
3456 { "tdllt",   XTO(31,68,TOLLT), XTO_MASK, PPC64,         { RA, RB } },
3457 { "tdeq",    XTO(31,68,TOEQ), XTO_MASK,  PPC64,         { RA, RB } },
3458 { "tdlge",   XTO(31,68,TOLGE), XTO_MASK, PPC64,         { RA, RB } },
3459 { "tdlnl",   XTO(31,68,TOLNL), XTO_MASK, PPC64,         { RA, RB } },
3460 { "tdlle",   XTO(31,68,TOLLE), XTO_MASK, PPC64,         { RA, RB } },
3461 { "tdlng",   XTO(31,68,TOLNG), XTO_MASK, PPC64,         { RA, RB } },
3462 { "tdgt",    XTO(31,68,TOGT), XTO_MASK,  PPC64,         { RA, RB } },
3463 { "tdge",    XTO(31,68,TOGE), XTO_MASK,  PPC64,         { RA, RB } },
3464 { "tdnl",    XTO(31,68,TONL), XTO_MASK,  PPC64,         { RA, RB } },
3465 { "tdlt",    XTO(31,68,TOLT), XTO_MASK,  PPC64,         { RA, RB } },
3466 { "tdle",    XTO(31,68,TOLE), XTO_MASK,  PPC64,         { RA, RB } },
3467 { "tdng",    XTO(31,68,TONG), XTO_MASK,  PPC64,         { RA, RB } },
3468 { "tdne",    XTO(31,68,TONE), XTO_MASK,  PPC64,         { RA, RB } },
3469 { "td",      X(31,68),  X_MASK,          PPC64,         { TO, RA, RB } },
3470
3471 { "mulhd",   XO(31,73,0,0), XO_MASK,     PPC64,         { RT, RA, RB } },
3472 { "mulhd.",  XO(31,73,0,1), XO_MASK,     PPC64,         { RT, RA, RB } },
3473
3474 { "mulhw",   XO(31,75,0,0), XO_MASK,    PPC,            { RT, RA, RB } },
3475 { "mulhw.",  XO(31,75,0,1), XO_MASK,    PPC,            { RT, RA, RB } },
3476
3477 { "dlmzb",   XRC(31,78,0),  X_MASK,     PPC403|PPC440,  { RA, RS, RB } },
3478 { "dlmzb.",  XRC(31,78,1),  X_MASK,     PPC403|PPC440,  { RA, RS, RB } },
3479
3480 { "mtsrd",   X(31,82),  XRB_MASK|(1<<20), PPC64,        { SR, RS } },
3481
3482 { "mfmsr",   X(31,83),  XRARB_MASK,     COM,            { RT } },
3483
3484 { "ldarx",   X(31,84),  XEH_MASK,       PPC64,          { RT, RA0, RB, EH } },
3485
3486 { "dcbfl",   XOPL(31,86,1), XRT_MASK,   POWER5,         { RA, RB } },
3487 { "dcbf",    X(31,86),  XLRT_MASK,      PPC,            { RA, RB, XRT_L } },
3488
3489 { "lbzx",    X(31,87),  X_MASK,         COM,            { RT, RA0, RB } },
3490
3491 { "dcbfe",   X(31,94),  XRT_MASK,       BOOKE64,        { RA, RB } },
3492
3493 { "lbzxe",   X(31,95),  X_MASK,         BOOKE64,        { RT, RA0, RB } },
3494
3495 { "neg",     XO(31,104,0,0), XORB_MASK, COM,            { RT, RA } },
3496 { "neg.",    XO(31,104,0,1), XORB_MASK, COM,            { RT, RA } },
3497 { "nego",    XO(31,104,1,0), XORB_MASK, COM,            { RT, RA } },
3498 { "nego.",   XO(31,104,1,1), XORB_MASK, COM,            { RT, RA } },
3499
3500 { "mul",     XO(31,107,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3501 { "mul.",    XO(31,107,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3502 { "mulo",    XO(31,107,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3503 { "mulo.",   XO(31,107,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3504
3505 { "mtsrdin", X(31,114), XRA_MASK,       PPC64,          { RS, RB } },
3506
3507 { "clf",     X(31,118), XTO_MASK,       POWER,          { RA, RB } },
3508
3509 { "lbzux",   X(31,119), X_MASK,         COM,            { RT, RAL, RB } },
3510
3511 { "popcntb", X(31,122), XRB_MASK,       POWER5,         { RA, RS } },
3512
3513 { "not",     XRC(31,124,0), X_MASK,     COM,            { RA, RS, RBS } },
3514 { "nor",     XRC(31,124,0), X_MASK,     COM,            { RA, RS, RB } },
3515 { "not.",    XRC(31,124,1), X_MASK,     COM,            { RA, RS, RBS } },
3516 { "nor.",    XRC(31,124,1), X_MASK,     COM,            { RA, RS, RB } },
3517
3518 { "lwarxe",  X(31,126), X_MASK,         BOOKE64,        { RT, RA0, RB } },
3519
3520 { "lbzuxe",  X(31,127), X_MASK,         BOOKE64,        { RT, RAL, RB } },
3521
3522 { "wrtee",   X(31,131), XRARB_MASK,     PPC403 | BOOKE, { RS } },
3523
3524 { "dcbtstls",X(31,134), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3525
3526 { "subfe",   XO(31,136,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3527 { "sfe",     XO(31,136,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3528 { "subfe.",  XO(31,136,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3529 { "sfe.",    XO(31,136,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3530 { "subfeo",  XO(31,136,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3531 { "sfeo",    XO(31,136,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3532 { "subfeo.", XO(31,136,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3533 { "sfeo.",   XO(31,136,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3534
3535 { "adde",    XO(31,138,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3536 { "ae",      XO(31,138,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3537 { "adde.",   XO(31,138,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3538 { "ae.",     XO(31,138,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3539 { "addeo",   XO(31,138,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3540 { "aeo",     XO(31,138,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3541 { "addeo.",  XO(31,138,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3542 { "aeo.",    XO(31,138,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3543
3544 { "dcbtstlse",X(31,142),X_MASK,         PPCCHLK64,      { CT, RA, RB }},
3545
3546 { "mtocrf",  XFXM(31,144,0,1), XFXFXM_MASK, COM,        { FXM, RS } },
3547 { "mtcr",    XFXM(31,144,0xff,0), XRARB_MASK, COM,      { RS }},
3548 { "mtcrf",   X(31,144), XFXFXM_MASK,    COM,            { FXM, RS } },
3549
3550 { "mtmsr",   X(31,146), XRARB_MASK,     COM,            { RS } },
3551
3552 { "stdx",    X(31,149), X_MASK,         PPC64,          { RS, RA0, RB } },
3553
3554 { "stwcx.",  XRC(31,150,1), X_MASK,     PPC,            { RS, RA0, RB } },
3555
3556 { "stwx",    X(31,151), X_MASK,         PPCCOM,         { RS, RA0, RB } },
3557 { "stx",     X(31,151), X_MASK,         PWRCOM,         { RS, RA, RB } },
3558
3559 { "stwcxe.", XRC(31,158,1), X_MASK,     BOOKE64,        { RS, RA0, RB } },
3560
3561 { "stwxe",   X(31,159), X_MASK,         BOOKE64,        { RS, RA0, RB } },
3562
3563 { "slq",     XRC(31,152,0), X_MASK,     M601,           { RA, RS, RB } },
3564 { "slq.",    XRC(31,152,1), X_MASK,     M601,           { RA, RS, RB } },
3565
3566 { "sle",     XRC(31,153,0), X_MASK,     M601,           { RA, RS, RB } },
3567 { "sle.",    XRC(31,153,1), X_MASK,     M601,           { RA, RS, RB } },
3568
3569 { "prtyw",   X(31,154), XRB_MASK,       POWER6,         { RA, RS } },
3570
3571 { "wrteei",  X(31,163), XE_MASK,        PPC403 | BOOKE, { E } },
3572
3573 { "dcbtls",  X(31,166), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3574 { "dcbtlse", X(31,174), X_MASK,         PPCCHLK64,      { CT, RA, RB }},
3575
3576 { "mtmsrd",  X(31,178), XRLARB_MASK,    PPC64,          { RS, MTMSRD_L } },
3577
3578 { "stdux",   X(31,181), X_MASK,         PPC64,          { RS, RAS, RB } },
3579
3580 { "stwux",   X(31,183), X_MASK,         PPCCOM,         { RS, RAS, RB } },
3581 { "stux",    X(31,183), X_MASK,         PWRCOM,         { RS, RA0, RB } },
3582
3583 { "sliq",    XRC(31,184,0), X_MASK,     M601,           { RA, RS, SH } },
3584 { "sliq.",   XRC(31,184,1), X_MASK,     M601,           { RA, RS, SH } },
3585
3586 { "prtyd",   X(31,186), XRB_MASK,       POWER6,         { RA, RS } },
3587
3588 { "stwuxe",  X(31,191), X_MASK,         BOOKE64,        { RS, RAS, RB } },
3589
3590 { "subfze",  XO(31,200,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3591 { "sfze",    XO(31,200,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3592 { "subfze.", XO(31,200,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3593 { "sfze.",   XO(31,200,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3594 { "subfzeo", XO(31,200,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3595 { "sfzeo",   XO(31,200,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3596 { "subfzeo.",XO(31,200,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3597 { "sfzeo.",  XO(31,200,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3598
3599 { "addze",   XO(31,202,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3600 { "aze",     XO(31,202,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3601 { "addze.",  XO(31,202,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3602 { "aze.",    XO(31,202,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3603 { "addzeo",  XO(31,202,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3604 { "azeo",    XO(31,202,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3605 { "addzeo.", XO(31,202,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3606 { "azeo.",   XO(31,202,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3607
3608 { "mtsr",    X(31,210), XRB_MASK|(1<<20), COM32,        { SR, RS } },
3609
3610 { "stdcx.",  XRC(31,214,1), X_MASK,     PPC64,          { RS, RA0, RB } },
3611
3612 { "stbx",    X(31,215), X_MASK,         COM,            { RS, RA0, RB } },
3613
3614 { "sllq",    XRC(31,216,0), X_MASK,     M601,           { RA, RS, RB } },
3615 { "sllq.",   XRC(31,216,1), X_MASK,     M601,           { RA, RS, RB } },
3616
3617 { "sleq",    XRC(31,217,0), X_MASK,     M601,           { RA, RS, RB } },
3618 { "sleq.",   XRC(31,217,1), X_MASK,     M601,           { RA, RS, RB } },
3619
3620 { "stbxe",   X(31,223), X_MASK,         BOOKE64,        { RS, RA0, RB } },
3621
3622 { "icblc",   X(31,230), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3623
3624 { "subfme",  XO(31,232,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3625 { "sfme",    XO(31,232,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3626 { "subfme.", XO(31,232,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3627 { "sfme.",   XO(31,232,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3628 { "subfmeo", XO(31,232,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3629 { "sfmeo",   XO(31,232,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3630 { "subfmeo.",XO(31,232,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3631 { "sfmeo.",  XO(31,232,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3632
3633 { "mulld",   XO(31,233,0,0), XO_MASK,   PPC64,          { RT, RA, RB } },
3634 { "mulld.",  XO(31,233,0,1), XO_MASK,   PPC64,          { RT, RA, RB } },
3635 { "mulldo",  XO(31,233,1,0), XO_MASK,   PPC64,          { RT, RA, RB } },
3636 { "mulldo.", XO(31,233,1,1), XO_MASK,   PPC64,          { RT, RA, RB } },
3637
3638 { "addme",   XO(31,234,0,0), XORB_MASK, PPCCOM,         { RT, RA } },
3639 { "ame",     XO(31,234,0,0), XORB_MASK, PWRCOM,         { RT, RA } },
3640 { "addme.",  XO(31,234,0,1), XORB_MASK, PPCCOM,         { RT, RA } },
3641 { "ame.",    XO(31,234,0,1), XORB_MASK, PWRCOM,         { RT, RA } },
3642 { "addmeo",  XO(31,234,1,0), XORB_MASK, PPCCOM,         { RT, RA } },
3643 { "ameo",    XO(31,234,1,0), XORB_MASK, PWRCOM,         { RT, RA } },
3644 { "addmeo.", XO(31,234,1,1), XORB_MASK, PPCCOM,         { RT, RA } },
3645 { "ameo.",   XO(31,234,1,1), XORB_MASK, PWRCOM,         { RT, RA } },
3646
3647 { "mullw",   XO(31,235,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3648 { "muls",    XO(31,235,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3649 { "mullw.",  XO(31,235,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3650 { "muls.",   XO(31,235,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3651 { "mullwo",  XO(31,235,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3652 { "mulso",   XO(31,235,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3653 { "mullwo.", XO(31,235,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3654 { "mulso.",  XO(31,235,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3655
3656 { "icblce",  X(31,238), X_MASK,         PPCCHLK64,      { CT, RA, RB }},
3657 { "mtsrin",  X(31,242), XRA_MASK,       PPC32,          { RS, RB } },
3658 { "mtsri",   X(31,242), XRA_MASK,       POWER32,        { RS, RB } },
3659
3660 { "dcbtst",  X(31,246), X_MASK, PPC,                    { CT, RA, RB } },
3661
3662 { "stbux",   X(31,247), X_MASK,         COM,            { RS, RAS, RB } },
3663
3664 { "slliq",   XRC(31,248,0), X_MASK,     M601,           { RA, RS, SH } },
3665 { "slliq.",  XRC(31,248,1), X_MASK,     M601,           { RA, RS, SH } },
3666
3667 { "dcbtste", X(31,253), X_MASK,         BOOKE64,        { CT, RA, RB } },
3668
3669 { "stbuxe",  X(31,255), X_MASK,         BOOKE64,        { RS, RAS, RB } },
3670
3671 { "mfdcrx",  X(31,259), X_MASK,         BOOKE,          { RS, RA } },
3672
3673 { "doz",     XO(31,264,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3674 { "doz.",    XO(31,264,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3675 { "dozo",    XO(31,264,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3676 { "dozo.",   XO(31,264,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3677
3678 { "add",     XO(31,266,0,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3679 { "cax",     XO(31,266,0,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3680 { "add.",    XO(31,266,0,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3681 { "cax.",    XO(31,266,0,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3682 { "addo",    XO(31,266,1,0), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3683 { "caxo",    XO(31,266,1,0), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3684 { "addo.",   XO(31,266,1,1), XO_MASK,   PPCCOM,         { RT, RA, RB } },
3685 { "caxo.",   XO(31,266,1,1), XO_MASK,   PWRCOM,         { RT, RA, RB } },
3686
3687 { "tlbiel",  X(31,274), XRTLRA_MASK,    POWER4,         { RB, L } },
3688
3689 { "mfapidi", X(31,275), X_MASK,         BOOKE,          { RT, RA } },
3690
3691 { "lscbx",   XRC(31,277,0), X_MASK,     M601,           { RT, RA, RB } },
3692 { "lscbx.",  XRC(31,277,1), X_MASK,     M601,           { RT, RA, RB } },
3693
3694 { "dcbt",    X(31,278), X_MASK,         PPC,            { CT, RA, RB } },
3695
3696 { "lhzx",    X(31,279), X_MASK,         COM,            { RT, RA0, RB } },
3697
3698 { "eqv",     XRC(31,284,0), X_MASK,     COM,            { RA, RS, RB } },
3699 { "eqv.",    XRC(31,284,1), X_MASK,     COM,            { RA, RS, RB } },
3700
3701 { "dcbte",   X(31,286), X_MASK,         BOOKE64,        { CT, RA, RB } },
3702
3703 { "lhzxe",   X(31,287), X_MASK,         BOOKE64,        { RT, RA0, RB } },
3704
3705 { "tlbie",   X(31,306), XRTLRA_MASK,    PPC,            { RB, L } },
3706 { "tlbi",    X(31,306), XRT_MASK,       POWER,          { RA0, RB } },
3707
3708 { "eciwx",   X(31,310), X_MASK,         PPC,            { RT, RA, RB } },
3709
3710 { "lhzux",   X(31,311), X_MASK,         COM,            { RT, RAL, RB } },
3711
3712 { "xor",     XRC(31,316,0), X_MASK,     COM,            { RA, RS, RB } },
3713 { "xor.",    XRC(31,316,1), X_MASK,     COM,            { RA, RS, RB } },
3714
3715 { "lhzuxe",  X(31,319), X_MASK,         BOOKE64,        { RT, RAL, RB } },
3716
3717 { "mfexisr",  XSPR(31,323,64),  XSPR_MASK, PPC403,      { RT } },
3718 { "mfexier",  XSPR(31,323,66),  XSPR_MASK, PPC403,      { RT } },
3719 { "mfbr0",    XSPR(31,323,128), XSPR_MASK, PPC403,      { RT } },
3720 { "mfbr1",    XSPR(31,323,129), XSPR_MASK, PPC403,      { RT } },
3721 { "mfbr2",    XSPR(31,323,130), XSPR_MASK, PPC403,      { RT } },
3722 { "mfbr3",    XSPR(31,323,131), XSPR_MASK, PPC403,      { RT } },
3723 { "mfbr4",    XSPR(31,323,132), XSPR_MASK, PPC403,      { RT } },
3724 { "mfbr5",    XSPR(31,323,133), XSPR_MASK, PPC403,      { RT } },
3725 { "mfbr6",    XSPR(31,323,134), XSPR_MASK, PPC403,      { RT } },
3726 { "mfbr7",    XSPR(31,323,135), XSPR_MASK, PPC403,      { RT } },
3727 { "mfbear",   XSPR(31,323,144), XSPR_MASK, PPC403,      { RT } },
3728 { "mfbesr",   XSPR(31,323,145), XSPR_MASK, PPC403,      { RT } },
3729 { "mfiocr",   XSPR(31,323,160), XSPR_MASK, PPC403,      { RT } },
3730 { "mfdmacr0", XSPR(31,323,192), XSPR_MASK, PPC403,      { RT } },
3731 { "mfdmact0", XSPR(31,323,193), XSPR_MASK, PPC403,      { RT } },
3732 { "mfdmada0", XSPR(31,323,194), XSPR_MASK, PPC403,      { RT } },
3733 { "mfdmasa0", XSPR(31,323,195), XSPR_MASK, PPC403,      { RT } },
3734 { "mfdmacc0", XSPR(31,323,196), XSPR_MASK, PPC403,      { RT } },
3735 { "mfdmacr1", XSPR(31,323,200), XSPR_MASK, PPC403,      { RT } },
3736 { "mfdmact1", XSPR(31,323,201), XSPR_MASK, PPC403,      { RT } },
3737 { "mfdmada1", XSPR(31,323,202), XSPR_MASK, PPC403,      { RT } },
3738 { "mfdmasa1", XSPR(31,323,203), XSPR_MASK, PPC403,      { RT } },
3739 { "mfdmacc1", XSPR(31,323,204), XSPR_MASK, PPC403,      { RT } },
3740 { "mfdmacr2", XSPR(31,323,208), XSPR_MASK, PPC403,      { RT } },
3741 { "mfdmact2", XSPR(31,323,209), XSPR_MASK, PPC403,      { RT } },
3742 { "mfdmada2", XSPR(31,323,210), XSPR_MASK, PPC403,      { RT } },
3743 { "mfdmasa2", XSPR(31,323,211), XSPR_MASK, PPC403,      { RT } },
3744 { "mfdmacc2", XSPR(31,323,212), XSPR_MASK, PPC403,      { RT } },
3745 { "mfdmacr3", XSPR(31,323,216), XSPR_MASK, PPC403,      { RT } },
3746 { "mfdmact3", XSPR(31,323,217), XSPR_MASK, PPC403,      { RT } },
3747 { "mfdmada3", XSPR(31,323,218), XSPR_MASK, PPC403,      { RT } },
3748 { "mfdmasa3", XSPR(31,323,219), XSPR_MASK, PPC403,      { RT } },
3749 { "mfdmacc3", XSPR(31,323,220), XSPR_MASK, PPC403,      { RT } },
3750 { "mfdmasr",  XSPR(31,323,224), XSPR_MASK, PPC403,      { RT } },
3751 { "mfdcr",    X(31,323),        X_MASK, PPC403 | BOOKE, { RT, SPR } },
3752
3753 { "div",     XO(31,331,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3754 { "div.",    XO(31,331,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3755 { "divo",    XO(31,331,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3756 { "divo.",   XO(31,331,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3757
3758 { "mfpmr",   X(31,334), X_MASK,         PPCPMR,         { RT, PMR }},
3759
3760 { "mfmq",       XSPR(31,339,0),    XSPR_MASK, M601,     { RT } },
3761 { "mfxer",      XSPR(31,339,1),    XSPR_MASK, COM,      { RT } },
3762 { "mfrtcu",     XSPR(31,339,4),    XSPR_MASK, COM,      { RT } },
3763 { "mfrtcl",     XSPR(31,339,5),    XSPR_MASK, COM,      { RT } },
3764 { "mfdec",      XSPR(31,339,6),    XSPR_MASK, MFDEC1,   { RT } },
3765 { "mfdec",      XSPR(31,339,22),   XSPR_MASK, MFDEC2,   { RT } },
3766 { "mflr",       XSPR(31,339,8),    XSPR_MASK, COM,      { RT } },
3767 { "mfctr",      XSPR(31,339,9),    XSPR_MASK, COM,      { RT } },
3768 { "mftid",      XSPR(31,339,17),   XSPR_MASK, POWER,    { RT } },
3769 { "mfdsisr",    XSPR(31,339,18),   XSPR_MASK, COM,      { RT } },
3770 { "mfdar",      XSPR(31,339,19),   XSPR_MASK, COM,      { RT } },
3771 { "mfsdr0",     XSPR(31,339,24),   XSPR_MASK, POWER,    { RT } },
3772 { "mfsdr1",     XSPR(31,339,25),   XSPR_MASK, COM,      { RT } },
3773 { "mfsrr0",     XSPR(31,339,26),   XSPR_MASK, COM,      { RT } },
3774 { "mfsrr1",     XSPR(31,339,27),   XSPR_MASK, COM,      { RT } },
3775 { "mfcfar",     XSPR(31,339,28),   XSPR_MASK, POWER6,   { RT } },
3776 { "mfpid",      XSPR(31,339,48),   XSPR_MASK, BOOKE,    { RT } },
3777 { "mfpid",      XSPR(31,339,945),  XSPR_MASK, PPC403,   { RT } },
3778 { "mfcsrr0",    XSPR(31,339,58),   XSPR_MASK, BOOKE,    { RT } },
3779 { "mfcsrr1",    XSPR(31,339,59),   XSPR_MASK, BOOKE,    { RT } },
3780 { "mfdear",     XSPR(31,339,61),   XSPR_MASK, BOOKE,    { RT } },
3781 { "mfdear",     XSPR(31,339,981),  XSPR_MASK, PPC403,   { RT } },
3782 { "mfesr",      XSPR(31,339,62),   XSPR_MASK, BOOKE,    { RT } },
3783 { "mfesr",      XSPR(31,339,980),  XSPR_MASK, PPC403,   { RT } },
3784 { "mfivpr",     XSPR(31,339,63),   XSPR_MASK, BOOKE,    { RT } },
3785 { "mfcmpa",     XSPR(31,339,144),  XSPR_MASK, PPC860,   { RT } },
3786 { "mfcmpb",     XSPR(31,339,145),  XSPR_MASK, PPC860,   { RT } },
3787 { "mfcmpc",     XSPR(31,339,146),  XSPR_MASK, PPC860,   { RT } },
3788 { "mfcmpd",     XSPR(31,339,147),  XSPR_MASK, PPC860,   { RT } },
3789 { "mficr",      XSPR(31,339,148),  XSPR_MASK, PPC860,   { RT } },
3790 { "mfder",      XSPR(31,339,149),  XSPR_MASK, PPC860,   { RT } },
3791 { "mfcounta",   XSPR(31,339,150),  XSPR_MASK, PPC860,   { RT } },
3792 { "mfcountb",   XSPR(31,339,151),  XSPR_MASK, PPC860,   { RT } },
3793 { "mfcmpe",     XSPR(31,339,152),  XSPR_MASK, PPC860,   { RT } },
3794 { "mfcmpf",     XSPR(31,339,153),  XSPR_MASK, PPC860,   { RT } },
3795 { "mfcmpg",     XSPR(31,339,154),  XSPR_MASK, PPC860,   { RT } },
3796 { "mfcmph",     XSPR(31,339,155),  XSPR_MASK, PPC860,   { RT } },
3797 { "mflctrl1",   XSPR(31,339,156),  XSPR_MASK, PPC860,   { RT } },
3798 { "mflctrl2",   XSPR(31,339,157),  XSPR_MASK, PPC860,   { RT } },
3799 { "mfictrl",    XSPR(31,339,158),  XSPR_MASK, PPC860,   { RT } },
3800 { "mfbar",      XSPR(31,339,159),  XSPR_MASK, PPC860,   { RT } },
3801 { "mfvrsave",   XSPR(31,339,256),  XSPR_MASK, PPCVEC,   { RT } },
3802 { "mfusprg0",   XSPR(31,339,256),  XSPR_MASK, BOOKE,    { RT } },
3803 { "mftb",       X(31,371),         X_MASK,    CLASSIC,  { RT, TBR } },
3804 { "mftb",       XSPR(31,339,268),  XSPR_MASK, BOOKE,    { RT } },
3805 { "mftbl",      XSPR(31,371,268),  XSPR_MASK, CLASSIC,  { RT } },
3806 { "mftbl",      XSPR(31,339,268),  XSPR_MASK, BOOKE,    { RT } },
3807 { "mftbu",      XSPR(31,371,269),  XSPR_MASK, CLASSIC,  { RT } },
3808 { "mftbu",      XSPR(31,339,269),  XSPR_MASK, BOOKE,    { RT } },
3809 { "mfsprg",     XSPR(31,339,256),  XSPRG_MASK, PPC,     { RT, SPRG } },
3810 { "mfsprg0",    XSPR(31,339,272),  XSPR_MASK, PPC,      { RT } },
3811 { "mfsprg1",    XSPR(31,339,273),  XSPR_MASK, PPC,      { RT } },
3812 { "mfsprg2",    XSPR(31,339,274),  XSPR_MASK, PPC,      { RT } },
3813 { "mfsprg3",    XSPR(31,339,275),  XSPR_MASK, PPC,      { RT } },
3814 { "mfsprg4",    XSPR(31,339,260),  XSPR_MASK, PPC405 | BOOKE,   { RT } },
3815 { "mfsprg5",    XSPR(31,339,261),  XSPR_MASK, PPC405 | BOOKE,   { RT } },
3816 { "mfsprg6",    XSPR(31,339,262),  XSPR_MASK, PPC405 | BOOKE,   { RT } },
3817 { "mfsprg7",    XSPR(31,339,263),  XSPR_MASK, PPC405 | BOOKE,   { RT } },
3818 { "mfasr",      XSPR(31,339,280),  XSPR_MASK, PPC64,    { RT } },
3819 { "mfear",      XSPR(31,339,282),  XSPR_MASK, PPC,      { RT } },
3820 { "mfpir",      XSPR(31,339,286),  XSPR_MASK, BOOKE,    { RT } },
3821 { "mfpvr",      XSPR(31,339,287),  XSPR_MASK, PPC,      { RT } },
3822 { "mfdbsr",     XSPR(31,339,304),  XSPR_MASK, BOOKE,    { RT } },
3823 { "mfdbsr",     XSPR(31,339,1008), XSPR_MASK, PPC403,   { RT } },
3824 { "mfdbcr0",    XSPR(31,339,308),  XSPR_MASK, BOOKE,    { RT } },
3825 { "mfdbcr0",    XSPR(31,339,1010), XSPR_MASK, PPC405,   { RT } },
3826 { "mfdbcr1",    XSPR(31,339,309),  XSPR_MASK, BOOKE,    { RT } },
3827 { "mfdbcr1",    XSPR(31,339,957),  XSPR_MASK, PPC405,   { RT } },
3828 { "mfdbcr2",    XSPR(31,339,310),  XSPR_MASK, BOOKE,    { RT } },
3829 { "mfiac1",     XSPR(31,339,312),  XSPR_MASK, BOOKE,    { RT } },
3830 { "mfiac1",     XSPR(31,339,1012), XSPR_MASK, PPC403,   { RT } },
3831 { "mfiac2",     XSPR(31,339,313),  XSPR_MASK, BOOKE,    { RT } },
3832 { "mfiac2",     XSPR(31,339,1013), XSPR_MASK, PPC403,   { RT } },
3833 { "mfiac3",     XSPR(31,339,314),  XSPR_MASK, BOOKE,    { RT } },
3834 { "mfiac3",     XSPR(31,339,948),  XSPR_MASK, PPC405,   { RT } },
3835 { "mfiac4",     XSPR(31,339,315),  XSPR_MASK, BOOKE,    { RT } },
3836 { "mfiac4",     XSPR(31,339,949),  XSPR_MASK, PPC405,   { RT } },
3837 { "mfdac1",     XSPR(31,339,316),  XSPR_MASK, BOOKE,    { RT } },
3838 { "mfdac1",     XSPR(31,339,1014), XSPR_MASK, PPC403,   { RT } },
3839 { "mfdac2",     XSPR(31,339,317),  XSPR_MASK, BOOKE,    { RT } },
3840 { "mfdac2",     XSPR(31,339,1015), XSPR_MASK, PPC403,   { RT } },
3841 { "mfdvc1",     XSPR(31,339,318),  XSPR_MASK, BOOKE,    { RT } },
3842 { "mfdvc1",     XSPR(31,339,950),  XSPR_MASK, PPC405,   { RT } },
3843 { "mfdvc2",     XSPR(31,339,319),  XSPR_MASK, BOOKE,    { RT } },
3844 { "mfdvc2",     XSPR(31,339,951),  XSPR_MASK, PPC405,   { RT } },
3845 { "mftsr",      XSPR(31,339,336),  XSPR_MASK, BOOKE,    { RT } },
3846 { "mftsr",      XSPR(31,339,984),  XSPR_MASK, PPC403,   { RT } },
3847 { "mftcr",      XSPR(31,339,340),  XSPR_MASK, BOOKE,    { RT } },
3848 { "mftcr",      XSPR(31,339,986),  XSPR_MASK, PPC403,   { RT } },
3849 { "mfivor0",    XSPR(31,339,400),  XSPR_MASK, BOOKE,    { RT } },
3850 { "mfivor1",    XSPR(31,339,401),  XSPR_MASK, BOOKE,    { RT } },
3851 { "mfivor2",    XSPR(31,339,402),  XSPR_MASK, BOOKE,    { RT } },
3852 { "mfivor3",    XSPR(31,339,403),  XSPR_MASK, BOOKE,    { RT } },
3853 { "mfivor4",    XSPR(31,339,404),  XSPR_MASK, BOOKE,    { RT } },
3854 { "mfivor5",    XSPR(31,339,405),  XSPR_MASK, BOOKE,    { RT } },
3855 { "mfivor6",    XSPR(31,339,406),  XSPR_MASK, BOOKE,    { RT } },
3856 { "mfivor7",    XSPR(31,339,407),  XSPR_MASK, BOOKE,    { RT } },
3857 { "mfivor8",    XSPR(31,339,408),  XSPR_MASK, BOOKE,    { RT } },
3858 { "mfivor9",    XSPR(31,339,409),  XSPR_MASK, BOOKE,    { RT } },
3859 { "mfivor10",   XSPR(31,339,410),  XSPR_MASK, BOOKE,    { RT } },
3860 { "mfivor11",   XSPR(31,339,411),  XSPR_MASK, BOOKE,    { RT } },
3861 { "mfivor12",   XSPR(31,339,412),  XSPR_MASK, BOOKE,    { RT } },
3862 { "mfivor13",   XSPR(31,339,413),  XSPR_MASK, BOOKE,    { RT } },
3863 { "mfivor14",   XSPR(31,339,414),  XSPR_MASK, BOOKE,    { RT } },
3864 { "mfivor15",   XSPR(31,339,415),  XSPR_MASK, BOOKE,    { RT } },
3865 { "mfspefscr",  XSPR(31,339,512),  XSPR_MASK, PPCSPE,   { RT } },
3866 { "mfbbear",    XSPR(31,339,513),  XSPR_MASK, PPCBRLK,  { RT } },
3867 { "mfbbtar",    XSPR(31,339,514),  XSPR_MASK, PPCBRLK,  { RT } },
3868 { "mfivor32",   XSPR(31,339,528),  XSPR_MASK, PPCSPE,   { RT } },
3869 { "mfivor33",   XSPR(31,339,529),  XSPR_MASK, PPCSPE,   { RT } },
3870 { "mfivor34",   XSPR(31,339,530),  XSPR_MASK, PPCSPE,   { RT } },
3871 { "mfivor35",   XSPR(31,339,531),  XSPR_MASK, PPCPMR,   { RT } },
3872 { "mfibatu",    XSPR(31,339,528),  XSPRBAT_MASK, PPC,   { RT, SPRBAT } },
3873 { "mfibatl",    XSPR(31,339,529),  XSPRBAT_MASK, PPC,   { RT, SPRBAT } },
3874 { "mfdbatu",    XSPR(31,339,536),  XSPRBAT_MASK, PPC,   { RT, SPRBAT } },
3875 { "mfdbatl",    XSPR(31,339,537),  XSPRBAT_MASK, PPC,   { RT, SPRBAT } },
3876 { "mfic_cst",   XSPR(31,339,560),  XSPR_MASK, PPC860,   { RT } },
3877 { "mfic_adr",   XSPR(31,339,561),  XSPR_MASK, PPC860,   { RT } },
3878 { "mfic_dat",   XSPR(31,339,562),  XSPR_MASK, PPC860,   { RT } },
3879 { "mfdc_cst",   XSPR(31,339,568),  XSPR_MASK, PPC860,   { RT } },
3880 { "mfdc_adr",   XSPR(31,339,569),  XSPR_MASK, PPC860,   { RT } },
3881 { "mfmcsrr0",   XSPR(31,339,570),  XSPR_MASK, PPCRFMCI, { RT } },
3882 { "mfdc_dat",   XSPR(31,339,570),  XSPR_MASK, PPC860,   { RT } },
3883 { "mfmcsrr1",   XSPR(31,339,571),  XSPR_MASK, PPCRFMCI, { RT } },
3884 { "mfmcsr",     XSPR(31,339,572),  XSPR_MASK, PPCRFMCI, { RT } },
3885 { "mfmcar",     XSPR(31,339,573),  XSPR_MASK, PPCRFMCI, { RT } },
3886 { "mfdpdr",     XSPR(31,339,630),  XSPR_MASK, PPC860,   { RT } },
3887 { "mfdpir",     XSPR(31,339,631),  XSPR_MASK, PPC860,   { RT } },
3888 { "mfimmr",     XSPR(31,339,638),  XSPR_MASK, PPC860,   { RT } },
3889 { "mfmi_ctr",   XSPR(31,339,784),  XSPR_MASK, PPC860,   { RT } },
3890 { "mfmi_ap",    XSPR(31,339,786),  XSPR_MASK, PPC860,   { RT } },
3891 { "mfmi_epn",   XSPR(31,339,787),  XSPR_MASK, PPC860,   { RT } },
3892 { "mfmi_twc",   XSPR(31,339,789),  XSPR_MASK, PPC860,   { RT } },
3893 { "mfmi_rpn",   XSPR(31,339,790),  XSPR_MASK, PPC860,   { RT } },
3894 { "mfmd_ctr",   XSPR(31,339,792),  XSPR_MASK, PPC860,   { RT } },
3895 { "mfm_casid",  XSPR(31,339,793),  XSPR_MASK, PPC860,   { RT } },
3896 { "mfmd_ap",    XSPR(31,339,794),  XSPR_MASK, PPC860,   { RT } },
3897 { "mfmd_epn",   XSPR(31,339,795),  XSPR_MASK, PPC860,   { RT } },
3898 { "mfmd_twb",   XSPR(31,339,796),  XSPR_MASK, PPC860,   { RT } },
3899 { "mfmd_twc",   XSPR(31,339,797),  XSPR_MASK, PPC860,   { RT } },
3900 { "mfmd_rpn",   XSPR(31,339,798),  XSPR_MASK, PPC860,   { RT } },
3901 { "mfm_tw",     XSPR(31,339,799),  XSPR_MASK, PPC860,   { RT } },
3902 { "mfmi_dbcam", XSPR(31,339,816),  XSPR_MASK, PPC860,   { RT } },
3903 { "mfmi_dbram0",XSPR(31,339,817),  XSPR_MASK, PPC860,   { RT } },
3904 { "mfmi_dbram1",XSPR(31,339,818),  XSPR_MASK, PPC860,   { RT } },
3905 { "mfmd_dbcam", XSPR(31,339,824),  XSPR_MASK, PPC860,   { RT } },
3906 { "mfmd_dbram0",XSPR(31,339,825),  XSPR_MASK, PPC860,   { RT } },
3907 { "mfmd_dbram1",XSPR(31,339,826),  XSPR_MASK, PPC860,   { RT } },
3908 { "mfummcr0",   XSPR(31,339,936),  XSPR_MASK, PPC750,   { RT } },
3909 { "mfupmc1",    XSPR(31,339,937),  XSPR_MASK, PPC750,   { RT } },
3910 { "mfupmc2",    XSPR(31,339,938),  XSPR_MASK, PPC750,   { RT } },
3911 { "mfusia",     XSPR(31,339,939),  XSPR_MASK, PPC750,   { RT } },
3912 { "mfummcr1",   XSPR(31,339,940),  XSPR_MASK, PPC750,   { RT } },
3913 { "mfupmc3",    XSPR(31,339,941),  XSPR_MASK, PPC750,   { RT } },
3914 { "mfupmc4",    XSPR(31,339,942),  XSPR_MASK, PPC750,   { RT } },
3915 { "mfzpr",      XSPR(31,339,944),  XSPR_MASK, PPC403,   { RT } },
3916 { "mfccr0",     XSPR(31,339,947),  XSPR_MASK, PPC405,   { RT } },
3917 { "mfmmcr0",    XSPR(31,339,952),  XSPR_MASK, PPC750,   { RT } },
3918 { "mfpmc1",     XSPR(31,339,953),  XSPR_MASK, PPC750,   { RT } },
3919 { "mfsgr",      XSPR(31,339,953),  XSPR_MASK, PPC403,   { RT } },
3920 { "mfpmc2",     XSPR(31,339,954),  XSPR_MASK, PPC750,   { RT } },
3921 { "mfdcwr",     XSPR(31,339,954),  XSPR_MASK, PPC403,   { RT } },
3922 { "mfsia",      XSPR(31,339,955),  XSPR_MASK, PPC750,   { RT } },
3923 { "mfsler",     XSPR(31,339,955),  XSPR_MASK, PPC405,   { RT } },
3924 { "mfmmcr1",    XSPR(31,339,956),  XSPR_MASK, PPC750,   { RT } },
3925 { "mfsu0r",     XSPR(31,339,956),  XSPR_MASK, PPC405,   { RT } },
3926 { "mfpmc3",     XSPR(31,339,957),  XSPR_MASK, PPC750,   { RT } },
3927 { "mfpmc4",     XSPR(31,339,958),  XSPR_MASK, PPC750,   { RT } },
3928 { "mficdbdr",   XSPR(31,339,979),  XSPR_MASK, PPC403,   { RT } },
3929 { "mfevpr",     XSPR(31,339,982),  XSPR_MASK, PPC403,   { RT } },
3930 { "mfcdbcr",    XSPR(31,339,983),  XSPR_MASK, PPC403,   { RT } },
3931 { "mfpit",      XSPR(31,339,987),  XSPR_MASK, PPC403,   { RT } },
3932 { "mftbhi",     XSPR(31,339,988),  XSPR_MASK, PPC403,   { RT } },
3933 { "mftblo",     XSPR(31,339,989),  XSPR_MASK, PPC403,   { RT } },
3934 { "mfsrr2",     XSPR(31,339,990),  XSPR_MASK, PPC403,   { RT } },
3935 { "mfsrr3",     XSPR(31,339,991),  XSPR_MASK, PPC403,   { RT } },
3936 { "mfl2cr",     XSPR(31,339,1017), XSPR_MASK, PPC750,   { RT } },
3937 { "mfdccr",     XSPR(31,339,1018), XSPR_MASK, PPC403,   { RT } },
3938 { "mficcr",     XSPR(31,339,1019), XSPR_MASK, PPC403,   { RT } },
3939 { "mfictc",     XSPR(31,339,1019), XSPR_MASK, PPC750,   { RT } },
3940 { "mfpbl1",     XSPR(31,339,1020), XSPR_MASK, PPC403,   { RT } },
3941 { "mfthrm1",    XSPR(31,339,1020), XSPR_MASK, PPC750,   { RT } },
3942 { "mfpbu1",     XSPR(31,339,1021), XSPR_MASK, PPC403,   { RT } },
3943 { "mfthrm2",    XSPR(31,339,1021), XSPR_MASK, PPC750,   { RT } },
3944 { "mfpbl2",     XSPR(31,339,1022), XSPR_MASK, PPC403,   { RT } },
3945 { "mfthrm3",    XSPR(31,339,1022), XSPR_MASK, PPC750,   { RT } },
3946 { "mfpbu2",     XSPR(31,339,1023), XSPR_MASK, PPC403,   { RT } },
3947 { "mfspr",      X(31,339),         X_MASK,    COM,      { RT, SPR } },
3948
3949 { "lwax",    X(31,341), X_MASK,         PPC64,          { RT, RA0, RB } },
3950
3951 { "dst",     XDSS(31,342,0), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3952 { "dstt",    XDSS(31,342,1), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3953
3954 { "lhax",    X(31,343), X_MASK,         COM,            { RT, RA0, RB } },
3955
3956 { "lhaxe",   X(31,351), X_MASK,         BOOKE64,        { RT, RA0, RB } },
3957
3958 { "dstst",   XDSS(31,374,0), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3959 { "dststt",  XDSS(31,374,1), XDSS_MASK, PPCVEC,         { RA, RB, STRM } },
3960
3961 { "dccci",   X(31,454), XRT_MASK,       PPC403|PPC440,  { RA, RB } },
3962
3963 { "abs",     XO(31,360,0,0), XORB_MASK, M601,           { RT, RA } },
3964 { "abs.",    XO(31,360,0,1), XORB_MASK, M601,           { RT, RA } },
3965 { "abso",    XO(31,360,1,0), XORB_MASK, M601,           { RT, RA } },
3966 { "abso.",   XO(31,360,1,1), XORB_MASK, M601,           { RT, RA } },
3967
3968 { "divs",    XO(31,363,0,0), XO_MASK,   M601,           { RT, RA, RB } },
3969 { "divs.",   XO(31,363,0,1), XO_MASK,   M601,           { RT, RA, RB } },
3970 { "divso",   XO(31,363,1,0), XO_MASK,   M601,           { RT, RA, RB } },
3971 { "divso.",  XO(31,363,1,1), XO_MASK,   M601,           { RT, RA, RB } },
3972
3973 { "tlbia",   X(31,370), 0xffffffff,     PPC,            { 0 } },
3974
3975 { "lwaux",   X(31,373), X_MASK,         PPC64,          { RT, RAL, RB } },
3976
3977 { "lhaux",   X(31,375), X_MASK,         COM,            { RT, RAL, RB } },
3978
3979 { "lhauxe",  X(31,383), X_MASK,         BOOKE64,        { RT, RAL, RB } },
3980
3981 { "mtdcrx",  X(31,387), X_MASK,         BOOKE,          { RA, RS } },
3982
3983 { "dcblc",   X(31,390), X_MASK,         PPCCHLK,        { CT, RA, RB }},
3984
3985 { "subfe64", XO(31,392,0,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3986 { "subfe64o",XO(31,392,1,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3987
3988 { "adde64",  XO(31,394,0,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3989 { "adde64o", XO(31,394,1,0), XO_MASK,   BOOKE64,        { RT, RA, RB } },
3990
3991 { "dcblce",  X(31,398), X_MASK,         PPCCHLK64,      { CT, RA, RB }},
3992
3993 { "slbmte",  X(31,402), XRA_MASK,       PPC64,          { RS, RB } },
3994
3995 { "sthx",    X(31,407), X_MASK,         COM,            { RS, RA0, RB } },
3996
3997 { "cmpb",    X(31,508), X_MASK,         POWER6,         { RA, RS, RB } },
3998
3999 { "lfqx",    X(31,791), X_MASK,         POWER2,         { FRT, RA, RB } },
4000
4001 { "lfdpx",   X(31,791), X_MASK,         POWER6,         { FRT, RA, RB } },
4002
4003 { "lfqux",   X(31,823), X_MASK,         POWER2,         { FRT, RA, RB } },
4004
4005 { "stfqx",   X(31,919), X_MASK,         POWER2,         { FRS, RA, RB } },
4006
4007 { "stfdpx",  X(31,919), X_MASK,         POWER6,         { FRS, RA, RB } },
4008
4009 { "stfqux",  X(31,951), X_MASK,         POWER2,         { FRS, RA, RB } },
4010
4011 { "orc",     XRC(31,412,0), X_MASK,     COM,            { RA, RS, RB } },
4012 { "orc.",    XRC(31,412,1), X_MASK,     COM,            { RA, RS, RB } },
4013
4014 { "sradi",   XS(31,413,0), XS_MASK,     PPC64,          { RA, RS, SH6 } },
4015 { "sradi.",  XS(31,413,1), XS_MASK,     PPC64,          { RA, RS, SH6 } },
4016
4017 { "sthxe",   X(31,415), X_MASK,         BOOKE64,        { RS, RA0, RB } },
4018
4019 { "slbie",   X(31,434), XRTRA_MASK,     PPC64,          { RB } },
4020
4021 { "ecowx",   X(31,438), X_MASK,         PPC,            { RT, RA, RB } },
4022
4023 { "sthux",   X(31,439), X_MASK,         COM,            { RS, RAS, RB } },
4024
4025 { "sthuxe",  X(31,447), X_MASK,         BOOKE64,        { RS, RAS, RB } },
4026
4027 { "mr",      XRC(31,444,0), X_MASK,     COM,            { RA, RS, RBS } },
4028 { "or",      XRC(31,444,0), X_MASK,     COM,            { RA, RS, RB } },
4029 { "mr.",     XRC(31,444,1), X_MASK,     COM,            { RA, RS, RBS } },
4030 { "or.",     XRC(31,444,1), X_MASK,     COM,            { RA, RS, RB } },
4031
4032 { "mtexisr",  XSPR(31,451,64),  XSPR_MASK, PPC403,      { RS } },
4033 { "mtexier",  XSPR(31,451,66),  XSPR_MASK, PPC403,      { RS } },
4034 { "mtbr0",    XSPR(31,451,128), XSPR_MASK, PPC403,      { RS } },
4035 { "mtbr1",    XSPR(31,451,129), XSPR_MASK, PPC403,      { RS } },
4036 { "mtbr2",    XSPR(31,451,130), XSPR_MASK, PPC403,      { RS } },
4037 { "mtbr3",    XSPR(31,451,131), XSPR_MASK, PPC403,      { RS } },
4038 { "mtbr4",    XSPR(31,451,132), XSPR_MASK, PPC403,      { RS } },
4039 { "mtbr5",    XSPR(31,451,133), XSPR_MASK, PPC403,      { RS } },
4040 { "mtbr6",    XSPR(31,451,134), XSPR_MASK, PPC403,      { RS } },
4041 { "mtbr7",    XSPR(31,451,135), XSPR_MASK, PPC403,      { RS } },
4042 { "mtbear",   XSPR(31,451,144), XSPR_MASK, PPC403,      { RS } },
4043 { "mtbesr",   XSPR(31,451,145), XSPR_MASK, PPC403,      { RS } },
4044 { "mtiocr",   XSPR(31,451,160), XSPR_MASK, PPC403,      { RS } },
4045 { "mtdmacr0", XSPR(31,451,192), XSPR_MASK, PPC403,      { RS } },
4046 { "mtdmact0", XSPR(31,451,193), XSPR_MASK, PPC403,      { RS } },
4047 { "mtdmada0", XSPR(31,451,194), XSPR_MASK, PPC403,      { RS } },
4048 { "mtdmasa0", XSPR(31,451,195), XSPR_MASK, PPC403,      { RS } },
4049 { "mtdmacc0", XSPR(31,451,196), XSPR_MASK, PPC403,      { RS } },
4050 { "mtdmacr1", XSPR(31,451,200), XSPR_MASK, PPC403,      { RS } },
4051 { "mtdmact1", XSPR(31,451,201), XSPR_MASK, PPC403,      { RS } },
4052 { "mtdmada1", XSPR(31,451,202), XSPR_MASK, PPC403,      { RS } },
4053 { "mtdmasa1", XSPR(31,451,203), XSPR_MASK, PPC403,      { RS } },
4054 { "mtdmacc1", XSPR(31,451,204), XSPR_MASK, PPC403,      { RS } },
4055 { "mtdmacr2", XSPR(31,451,208), XSPR_MASK, PPC403,      { RS } },
4056 { "mtdmact2", XSPR(31,451,209), XSPR_MASK, PPC403,      { RS } },
4057 { "mtdmada2", XSPR(31,451,210), XSPR_MASK, PPC403,      { RS } },
4058 { "mtdmasa2", XSPR(31,451,211), XSPR_MASK, PPC403,      { RS } },
4059 { "mtdmacc2", XSPR(31,451,212), XSPR_MASK, PPC403,      { RS } },
4060 { "mtdmacr3", XSPR(31,451,216), XSPR_MASK, PPC403,      { RS } },
4061 { "mtdmact3", XSPR(31,451,217), XSPR_MASK, PPC403,      { RS } },
4062 { "mtdmada3", XSPR(31,451,218), XSPR_MASK, PPC403,      { RS } },
4063 { "mtdmasa3", XSPR(31,451,219), XSPR_MASK, PPC403,      { RS } },
4064 { "mtdmacc3", XSPR(31,451,220), XSPR_MASK, PPC403,      { RS } },
4065 { "mtdmasr",  XSPR(31,451,224), XSPR_MASK, PPC403,      { RS } },
4066 { "mtdcr",    X(31,451),        X_MASK, PPC403 | BOOKE, { SPR, RS } },
4067
4068 { "subfze64",XO(31,456,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
4069 { "subfze64o",XO(31,456,1,0), XORB_MASK, BOOKE64,       { RT, RA } },
4070
4071 { "divdu",   XO(31,457,0,0), XO_MASK,   PPC64,          { RT, RA, RB } },
4072 { "divdu.",  XO(31,457,0,1), XO_MASK,   PPC64,          { RT, RA, RB } },
4073 { "divduo",  XO(31,457,1,0), XO_MASK,   PPC64,          { RT, RA, RB } },
4074 { "divduo.", XO(31,457,1,1), XO_MASK,   PPC64,          { RT, RA, RB } },
4075
4076 { "addze64", XO(31,458,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
4077 { "addze64o",XO(31,458,1,0), XORB_MASK, BOOKE64,        { RT, RA } },
4078
4079 { "divwu",   XO(31,459,0,0), XO_MASK,   PPC,            { RT, RA, RB } },
4080 { "divwu.",  XO(31,459,0,1), XO_MASK,   PPC,            { RT, RA, RB } },
4081 { "divwuo",  XO(31,459,1,0), XO_MASK,   PPC,            { RT, RA, RB } },
4082 { "divwuo.", XO(31,459,1,1), XO_MASK,   PPC,            { RT, RA, RB } },
4083
4084 { "mtmq",      XSPR(31,467,0),    XSPR_MASK, M601,      { RS } },
4085 { "mtxer",     XSPR(31,467,1),    XSPR_MASK, COM,       { RS } },
4086 { "mtlr",      XSPR(31,467,8),    XSPR_MASK, COM,       { RS } },
4087 { "mtctr",     XSPR(31,467,9),    XSPR_MASK, COM,       { RS } },
4088 { "mttid",     XSPR(31,467,17),   XSPR_MASK, POWER,     { RS } },
4089 { "mtdsisr",   XSPR(31,467,18),   XSPR_MASK, COM,       { RS } },
4090 { "mtdar",     XSPR(31,467,19),   XSPR_MASK, COM,       { RS } },
4091 { "mtrtcu",    XSPR(31,467,20),   XSPR_MASK, COM,       { RS } },
4092 { "mtrtcl",    XSPR(31,467,21),   XSPR_MASK, COM,       { RS } },
4093 { "mtdec",     XSPR(31,467,22),   XSPR_MASK, COM,       { RS } },
4094 { "mtsdr0",    XSPR(31,467,24),   XSPR_MASK, POWER,     { RS } },
4095 { "mtsdr1",    XSPR(31,467,25),   XSPR_MASK, COM,       { RS } },
4096 { "mtsrr0",    XSPR(31,467,26),   XSPR_MASK, COM,       { RS } },
4097 { "mtsrr1",    XSPR(31,467,27),   XSPR_MASK, COM,       { RS } },
4098 { "mtcfar",    XSPR(31,467,28),   XSPR_MASK, POWER6,    { RS } },
4099 { "mtpid",     XSPR(31,467,48),   XSPR_MASK, BOOKE,     { RS } },
4100 { "mtpid",     XSPR(31,467,945),  XSPR_MASK, PPC403,    { RS } },
4101 { "mtdecar",   XSPR(31,467,54),   XSPR_MASK, BOOKE,     { RS } },
4102 { "mtcsrr0",   XSPR(31,467,58),   XSPR_MASK, BOOKE,     { RS } },
4103 { "mtcsrr1",   XSPR(31,467,59),   XSPR_MASK, BOOKE,     { RS } },
4104 { "mtdear",    XSPR(31,467,61),   XSPR_MASK, BOOKE,     { RS } },
4105 { "mtdear",    XSPR(31,467,981),  XSPR_MASK, PPC403,    { RS } },
4106 { "mtesr",     XSPR(31,467,62),   XSPR_MASK, BOOKE,     { RS } },
4107 { "mtesr",     XSPR(31,467,980),  XSPR_MASK, PPC403,    { RS } },
4108 { "mtivpr",    XSPR(31,467,63),   XSPR_MASK, BOOKE,     { RS } },
4109 { "mtcmpa",    XSPR(31,467,144),  XSPR_MASK, PPC860,    { RS } },
4110 { "mtcmpb",    XSPR(31,467,145),  XSPR_MASK, PPC860,    { RS } },
4111 { "mtcmpc",    XSPR(31,467,146),  XSPR_MASK, PPC860,    { RS } },
4112 { "mtcmpd",    XSPR(31,467,147),  XSPR_MASK, PPC860,    { RS } },
4113 { "mticr",     XSPR(31,467,148),  XSPR_MASK, PPC860,    { RS } },
4114 { "mtder",     XSPR(31,467,149),  XSPR_MASK, PPC860,    { RS } },
4115 { "mtcounta",  XSPR(31,467,150),  XSPR_MASK, PPC860,    { RS } },
4116 { "mtcountb",  XSPR(31,467,151),  XSPR_MASK, PPC860,    { RS } },
4117 { "mtcmpe",    XSPR(31,467,152),  XSPR_MASK, PPC860,    { RS } },
4118 { "mtcmpf",    XSPR(31,467,153),  XSPR_MASK, PPC860,    { RS } },
4119 { "mtcmpg",    XSPR(31,467,154),  XSPR_MASK, PPC860,    { RS } },
4120 { "mtcmph",    XSPR(31,467,155),  XSPR_MASK, PPC860,    { RS } },
4121 { "mtlctrl1",  XSPR(31,467,156),  XSPR_MASK, PPC860,    { RS } },
4122 { "mtlctrl2",  XSPR(31,467,157),  XSPR_MASK, PPC860,    { RS } },
4123 { "mtictrl",   XSPR(31,467,158),  XSPR_MASK, PPC860,    { RS } },
4124 { "mtbar",     XSPR(31,467,159),  XSPR_MASK, PPC860,    { RS } },
4125 { "mtvrsave",  XSPR(31,467,256),  XSPR_MASK, PPCVEC,    { RS } },
4126 { "mtusprg0",  XSPR(31,467,256),  XSPR_MASK, BOOKE,     { RS } },
4127 { "mtsprg",    XSPR(31,467,256),  XSPRG_MASK,PPC,       { SPRG, RS } },
4128 { "mtsprg0",   XSPR(31,467,272),  XSPR_MASK, PPC,       { RS } },
4129 { "mtsprg1",   XSPR(31,467,273),  XSPR_MASK, PPC,       { RS } },
4130 { "mtsprg2",   XSPR(31,467,274),  XSPR_MASK, PPC,       { RS } },
4131 { "mtsprg3",   XSPR(31,467,275),  XSPR_MASK, PPC,       { RS } },
4132 { "mtsprg4",   XSPR(31,467,276),  XSPR_MASK, PPC405 | BOOKE, { RS } },
4133 { "mtsprg5",   XSPR(31,467,277),  XSPR_MASK, PPC405 | BOOKE, { RS } },
4134 { "mtsprg6",   XSPR(31,467,278),  XSPR_MASK, PPC405 | BOOKE, { RS } },
4135 { "mtsprg7",   XSPR(31,467,279),  XSPR_MASK, PPC405 | BOOKE, { RS } },
4136 { "mtasr",     XSPR(31,467,280),  XSPR_MASK, PPC64,     { RS } },
4137 { "mtear",     XSPR(31,467,282),  XSPR_MASK, PPC,       { RS } },
4138 { "mttbl",     XSPR(31,467,284),  XSPR_MASK, PPC,       { RS } },
4139 { "mttbu",     XSPR(31,467,285),  XSPR_MASK, PPC,       { RS } },
4140 { "mtdbsr",    XSPR(31,467,304),  XSPR_MASK, BOOKE,     { RS } },
4141 { "mtdbsr",    XSPR(31,467,1008), XSPR_MASK, PPC403,    { RS } },
4142 { "mtdbcr0",   XSPR(31,467,308),  XSPR_MASK, BOOKE,     { RS } },
4143 { "mtdbcr0",   XSPR(31,467,1010), XSPR_MASK, PPC405,    { RS } },
4144 { "mtdbcr1",   XSPR(31,467,309),  XSPR_MASK, BOOKE,     { RS } },
4145 { "mtdbcr1",   XSPR(31,467,957),  XSPR_MASK, PPC405,    { RS } },
4146 { "mtdbcr2",   XSPR(31,467,310),  XSPR_MASK, BOOKE,     { RS } },
4147 { "mtiac1",    XSPR(31,467,312),  XSPR_MASK, BOOKE,     { RS } },
4148 { "mtiac1",    XSPR(31,467,1012), XSPR_MASK, PPC403,    { RS } },
4149 { "mtiac2",    XSPR(31,467,313),  XSPR_MASK, BOOKE,     { RS } },
4150 { "mtiac2",    XSPR(31,467,1013), XSPR_MASK, PPC403,    { RS } },
4151 { "mtiac3",    XSPR(31,467,314),  XSPR_MASK, BOOKE,     { RS } },
4152 { "mtiac3",    XSPR(31,467,948),  XSPR_MASK, PPC405,    { RS } },
4153 { "mtiac4",    XSPR(31,467,315),  XSPR_MASK, BOOKE,     { RS } },
4154 { "mtiac4",    XSPR(31,467,949),  XSPR_MASK, PPC405,    { RS } },
4155 { "mtdac1",    XSPR(31,467,316),  XSPR_MASK, BOOKE,     { RS } },
4156 { "mtdac1",    XSPR(31,467,1014), XSPR_MASK, PPC403,    { RS } },
4157 { "mtdac2",    XSPR(31,467,317),  XSPR_MASK, BOOKE,     { RS } },
4158 { "mtdac2",    XSPR(31,467,1015), XSPR_MASK, PPC403,    { RS } },
4159 { "mtdvc1",    XSPR(31,467,318),  XSPR_MASK, BOOKE,     { RS } },
4160 { "mtdvc1",    XSPR(31,467,950),  XSPR_MASK, PPC405,    { RS } },
4161 { "mtdvc2",    XSPR(31,467,319),  XSPR_MASK, BOOKE,     { RS } },
4162 { "mtdvc2",    XSPR(31,467,951),  XSPR_MASK, PPC405,    { RS } },
4163 { "mttsr",     XSPR(31,467,336),  XSPR_MASK, BOOKE,     { RS } },
4164 { "mttsr",     XSPR(31,467,984),  XSPR_MASK, PPC403,    { RS } },
4165 { "mttcr",     XSPR(31,467,340),  XSPR_MASK, BOOKE,     { RS } },
4166 { "mttcr",     XSPR(31,467,986),  XSPR_MASK, PPC403,    { RS } },
4167 { "mtivor0",   XSPR(31,467,400),  XSPR_MASK, BOOKE,     { RS } },
4168 { "mtivor1",   XSPR(31,467,401),  XSPR_MASK, BOOKE,     { RS } },
4169 { "mtivor2",   XSPR(31,467,402),  XSPR_MASK, BOOKE,     { RS } },
4170 { "mtivor3",   XSPR(31,467,403),  XSPR_MASK, BOOKE,     { RS } },
4171 { "mtivor4",   XSPR(31,467,404),  XSPR_MASK, BOOKE,     { RS } },
4172 { "mtivor5",   XSPR(31,467,405),  XSPR_MASK, BOOKE,     { RS } },
4173 { "mtivor6",   XSPR(31,467,406),  XSPR_MASK, BOOKE,     { RS } },
4174 { "mtivor7",   XSPR(31,467,407),  XSPR_MASK, BOOKE,     { RS } },
4175 { "mtivor8",   XSPR(31,467,408),  XSPR_MASK, BOOKE,     { RS } },
4176 { "mtivor9",   XSPR(31,467,409),  XSPR_MASK, BOOKE,     { RS } },
4177 { "mtivor10",  XSPR(31,467,410),  XSPR_MASK, BOOKE,     { RS } },
4178 { "mtivor11",  XSPR(31,467,411),  XSPR_MASK, BOOKE,     { RS } },
4179 { "mtivor12",  XSPR(31,467,412),  XSPR_MASK, BOOKE,     { RS } },
4180 { "mtivor13",  XSPR(31,467,413),  XSPR_MASK, BOOKE,     { RS } },
4181 { "mtivor14",  XSPR(31,467,414),  XSPR_MASK, BOOKE,     { RS } },
4182 { "mtivor15",  XSPR(31,467,415),  XSPR_MASK, BOOKE,     { RS } },
4183 { "mtspefscr",  XSPR(31,467,512),  XSPR_MASK, PPCSPE,   { RS } },
4184 { "mtbbear",   XSPR(31,467,513),  XSPR_MASK, PPCBRLK,   { RS } },
4185 { "mtbbtar",   XSPR(31,467,514),  XSPR_MASK, PPCBRLK,  { RS } },
4186 { "mtivor32",  XSPR(31,467,528),  XSPR_MASK, PPCSPE,    { RS } },
4187 { "mtivor33",  XSPR(31,467,529),  XSPR_MASK, PPCSPE,    { RS } },
4188 { "mtivor34",  XSPR(31,467,530),  XSPR_MASK, PPCSPE,    { RS } },
4189 { "mtivor35",  XSPR(31,467,531),  XSPR_MASK, PPCPMR,    { RS } },
4190 { "mtibatu",   XSPR(31,467,528),  XSPRBAT_MASK, PPC,    { SPRBAT, RS } },
4191 { "mtibatl",   XSPR(31,467,529),  XSPRBAT_MASK, PPC,    { SPRBAT, RS } },
4192 { "mtdbatu",   XSPR(31,467,536),  XSPRBAT_MASK, PPC,    { SPRBAT, RS } },
4193 { "mtdbatl",   XSPR(31,467,537),  XSPRBAT_MASK, PPC,    { SPRBAT, RS } },
4194 { "mtmcsrr0",  XSPR(31,467,570),  XSPR_MASK, PPCRFMCI,  { RS } },
4195 { "mtmcsrr1",  XSPR(31,467,571),  XSPR_MASK, PPCRFMCI,  { RS } },
4196 { "mtmcsr",    XSPR(31,467,572),  XSPR_MASK, PPCRFMCI,  { RS } },
4197 { "mtummcr0",  XSPR(31,467,936),  XSPR_MASK, PPC750,    { RS } },
4198 { "mtupmc1",   XSPR(31,467,937),  XSPR_MASK, PPC750,    { RS } },
4199 { "mtupmc2",   XSPR(31,467,938),  XSPR_MASK, PPC750,    { RS } },
4200 { "mtusia",    XSPR(31,467,939),  XSPR_MASK, PPC750,    { RS } },
4201 { "mtummcr1",  XSPR(31,467,940),  XSPR_MASK, PPC750,    { RS } },
4202 { "mtupmc3",   XSPR(31,467,941),  XSPR_MASK, PPC750,    { RS } },
4203 { "mtupmc4",   XSPR(31,467,942),  XSPR_MASK, PPC750,    { RS } },
4204 { "mtzpr",     XSPR(31,467,944),  XSPR_MASK, PPC403,    { RS } },
4205 { "mtccr0",    XSPR(31,467,947),  XSPR_MASK, PPC405,    { RS } },
4206 { "mtmmcr0",   XSPR(31,467,952),  XSPR_MASK, PPC750,    { RS } },
4207 { "mtsgr",     XSPR(31,467,953),  XSPR_MASK, PPC403,    { RS } },
4208 { "mtpmc1",    XSPR(31,467,953),  XSPR_MASK, PPC750,    { RS } },
4209 { "mtdcwr",    XSPR(31,467,954),  XSPR_MASK, PPC403,    { RS } },
4210 { "mtpmc2",    XSPR(31,467,954),  XSPR_MASK, PPC750,    { RS } },
4211 { "mtsler",    XSPR(31,467,955),  XSPR_MASK, PPC405,    { RS } },
4212 { "mtsia",     XSPR(31,467,955),  XSPR_MASK, PPC750,    { RS } },
4213 { "mtsu0r",    XSPR(31,467,956),  XSPR_MASK, PPC405,    { RS } },
4214 { "mtmmcr1",   XSPR(31,467,956),  XSPR_MASK, PPC750,    { RS } },
4215 { "mtpmc3",    XSPR(31,467,957),  XSPR_MASK, PPC750,    { RS } },
4216 { "mtpmc4",    XSPR(31,467,958),  XSPR_MASK, PPC750,    { RS } },
4217 { "mticdbdr",  XSPR(31,467,979),  XSPR_MASK, PPC403,    { RS } },
4218 { "mtevpr",    XSPR(31,467,982),  XSPR_MASK, PPC403,    { RS } },
4219 { "mtcdbcr",   XSPR(31,467,983),  XSPR_MASK, PPC403,    { RS } },
4220 { "mtpit",     XSPR(31,467,987),  XSPR_MASK, PPC403,    { RS } },
4221 { "mttbhi",    XSPR(31,467,988),  XSPR_MASK, PPC403,    { RS } },
4222 { "mttblo",    XSPR(31,467,989),  XSPR_MASK, PPC403,    { RS } },
4223 { "mtsrr2",    XSPR(31,467,990),  XSPR_MASK, PPC403,    { RS } },
4224 { "mtsrr3",    XSPR(31,467,991),  XSPR_MASK, PPC403,    { RS } },
4225 { "mtl2cr",    XSPR(31,467,1017), XSPR_MASK, PPC750,    { RS } },
4226 { "mtdccr",    XSPR(31,467,1018), XSPR_MASK, PPC403,    { RS } },
4227 { "mticcr",    XSPR(31,467,1019), XSPR_MASK, PPC403,    { RS } },
4228 { "mtictc",    XSPR(31,467,1019), XSPR_MASK, PPC750,    { RS } },
4229 { "mtpbl1",    XSPR(31,467,1020), XSPR_MASK, PPC403,    { RS } },
4230 { "mtthrm1",   XSPR(31,467,1020), XSPR_MASK, PPC750,    { RS } },
4231 { "mtpbu1",    XSPR(31,467,1021), XSPR_MASK, PPC403,    { RS } },
4232 { "mtthrm2",   XSPR(31,467,1021), XSPR_MASK, PPC750,    { RS } },
4233 { "mtpbl2",    XSPR(31,467,1022), XSPR_MASK, PPC403,    { RS } },
4234 { "mtthrm3",   XSPR(31,467,1022), XSPR_MASK, PPC750,    { RS } },
4235 { "mtpbu2",    XSPR(31,467,1023), XSPR_MASK, PPC403,    { RS } },
4236 { "mtspr",     X(31,467),         X_MASK,    COM,       { SPR, RS } },
4237
4238 { "dcbi",    X(31,470), XRT_MASK,       PPC,            { RA, RB } },
4239
4240 { "nand",    XRC(31,476,0), X_MASK,     COM,            { RA, RS, RB } },
4241 { "nand.",   XRC(31,476,1), X_MASK,     COM,            { RA, RS, RB } },
4242
4243 { "dcbie",   X(31,478), XRT_MASK,       BOOKE64,        { RA, RB } },
4244
4245 { "dcread",  X(31,486), X_MASK,         PPC403|PPC440,  { RT, RA, RB }},
4246
4247 { "mtpmr",   X(31,462), X_MASK,         PPCPMR,         { PMR, RS }},
4248
4249 { "icbtls",  X(31,486), X_MASK,         PPCCHLK,        { CT, RA, RB }},
4250
4251 { "nabs",    XO(31,488,0,0), XORB_MASK, M601,           { RT, RA } },
4252 { "subfme64",XO(31,488,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
4253 { "nabs.",   XO(31,488,0,1), XORB_MASK, M601,           { RT, RA } },
4254 { "nabso",   XO(31,488,1,0), XORB_MASK, M601,           { RT, RA } },
4255 { "subfme64o",XO(31,488,1,0), XORB_MASK, BOOKE64,       { RT, RA } },
4256 { "nabso.",  XO(31,488,1,1), XORB_MASK, M601,           { RT, RA } },
4257
4258 { "divd",    XO(31,489,0,0), XO_MASK,   PPC64,          { RT, RA, RB } },
4259 { "divd.",   XO(31,489,0,1), XO_MASK,   PPC64,          { RT, RA, RB } },
4260 { "divdo",   XO(31,489,1,0), XO_MASK,   PPC64,          { RT, RA, RB } },
4261 { "divdo.",  XO(31,489,1,1), XO_MASK,   PPC64,          { RT, RA, RB } },
4262
4263 { "addme64", XO(31,490,0,0), XORB_MASK, BOOKE64,        { RT, RA } },
4264 { "addme64o",XO(31,490,1,0), XORB_MASK, BOOKE64,        { RT, RA } },
4265
4266 { "divw",    XO(31,491,0,0), XO_MASK,   PPC,            { RT, RA, RB } },
4267 { "divw.",   XO(31,491,0,1), XO_MASK,   PPC,            { RT, RA, RB } },
4268 { "divwo",   XO(31,491,1,0), XO_MASK,   PPC,            { RT, RA, RB } },
4269 { "divwo.",  XO(31,491,1,1), XO_MASK,   PPC,            { RT, RA, RB } },
4270
4271 { "icbtlse", X(31,494), X_MASK,         PPCCHLK64,      { CT, RA, RB }},
4272
4273 { "slbia",   X(31,498), 0xffffffff,     PPC64,          { 0 } },
4274
4275 { "cli",     X(31,502), XRB_MASK,       POWER,          { RT, RA } },
4276
4277 { "stdcxe.", XRC(31,511,1), X_MASK,     BOOKE64,        { RS, RA, RB } },
4278
4279 { "mcrxr",   X(31,512), XRARB_MASK|(3<<21), COM,        { BF } },
4280
4281 { "bblels",  X(31,518), X_MASK,         PPCBRLK,        { 0 }},
4282 { "mcrxr64", X(31,544), XRARB_MASK|(3<<21), BOOKE64,    { BF } },
4283
4284 { "clcs",    X(31,531), XRB_MASK,       M601,           { RT, RA } },
4285
4286 { "ldbrx",   X(31,532), X_MASK,         CELL,           { RT, RA0, RB } },
4287
4288 { "lswx",    X(31,533), X_MASK,         PPCCOM,         { RT, RA0, RB } },
4289 { "lsx",     X(31,533), X_MASK,         PWRCOM,         { RT, RA, RB } },
4290
4291 { "lwbrx",   X(31,534), X_MASK,         PPCCOM,         { RT, RA0, RB } },
4292 { "lbrx",    X(31,534), X_MASK,         PWRCOM,         { RT, RA, RB } },
4293
4294 { "lfsx",    X(31,535), X_MASK,         COM,            { FRT, RA0, RB } },
4295
4296 { "srw",     XRC(31,536,0), X_MASK,     PPCCOM,         { RA, RS, RB } },
4297 { "sr",      XRC(31,536,0), X_MASK,     PWRCOM,         { RA, RS, RB } },
4298 { "srw.",    XRC(31,536,1), X_MASK,     PPCCOM,         { RA, RS, RB } },
4299 { "sr.",     XRC(31,536,1), X_MASK,     PWRCOM,         { RA, RS, RB } },
4300
4301 { "rrib",    XRC(31,537,0), X_MASK,     M601,           { RA, RS, RB } },
4302 { "rrib.",   XRC(31,537,1), X_MASK,     M601,           { RA, RS, RB } },
4303
4304 { "srd",     XRC(31,539,0), X_MASK,     PPC64,          { RA, RS, RB } },
4305 { "srd.",    XRC(31,539,1), X_MASK,     PPC64,          { RA, RS, RB } },
4306
4307 { "maskir",  XRC(31,541,0), X_MASK,     M601,           { RA, RS, RB } },
4308 { "maskir.", XRC(31,541,1), X_MASK,     M601,           { RA, RS, RB } },
4309
4310 { "lwbrxe",  X(31,542), X_MASK,         BOOKE64,        { RT, RA0, RB } },
4311
4312 { "lfsxe",   X(31,543), X_MASK,         BOOKE64,        { FRT, RA0, RB } },
4313
4314 { "bbelr",   X(31,550), X_MASK,         PPCBRLK,        { 0 }},
4315
4316 { "tlbsync", X(31,566), 0xffffffff,     PPC,            { 0 } },
4317
4318 { "lfsux",   X(31,567), X_MASK,         COM,            { FRT, RAS, RB } },
4319
4320 { "lfsuxe",  X(31,575), X_MASK,         BOOKE64,        { FRT, RAS, RB } },
4321
4322 { "mfsr",    X(31,595), XRB_MASK|(1<<20), COM32,        { RT, SR } },
4323
4324 { "lswi",    X(31,597), X_MASK,         PPCCOM,         { RT, RA0, NB } },
4325 { "lsi",     X(31,597), X_MASK,         PWRCOM,         { RT, RA0, NB } },
4326
4327 { "lwsync",  XSYNC(31,598,1), 0xffffffff, PPC,          { 0 } },
4328 { "ptesync", XSYNC(31,598,2), 0xffffffff, PPC64,        { 0 } },
4329 { "msync",   X(31,598), 0xffffffff,     BOOKE,          { 0 } },
4330 { "sync",    X(31,598), XSYNC_MASK,     PPCCOM,         { LS } },
4331 { "dcs",     X(31,598), 0xffffffff,     PWRCOM,         { 0 } },
4332
4333 { "lfdx",    X(31,599), X_MASK,         COM,            { FRT, RA0, RB } },
4334
4335 { "lfdxe",   X(31,607), X_MASK,         BOOKE64,        { FRT, RA0, RB } },
4336
4337 { "mffgpr",  XRC(31,607,0), XRA_MASK,   POWER6,         { FRT, RB } },
4338
4339 { "mfsri",   X(31,627), X_MASK,         PWRCOM,         { RT, RA, RB } },
4340
4341 { "dclst",   X(31,630), XRB_MASK,       PWRCOM,         { RS, RA } },
4342
4343 { "lfdux",   X(31,631), X_MASK,         COM,            { FRT, RAS, RB } },
4344
4345 { "lfduxe",  X(31,639), X_MASK,         BOOKE64,        { FRT, RAS, RB } },
4346
4347 { "mfsrin",  X(31,659), XRA_MASK,       PPC32,          { RT, RB } },
4348
4349 { "stdbrx",  X(31,660), X_MASK,         CELL,           { RS, RA0, RB } },
4350
4351 { "stswx",   X(31,661), X_MASK,         PPCCOM,         { RS, RA0, RB } },
4352 { "stsx",    X(31,661), X_MASK,         PWRCOM,         { RS, RA0, RB } },
4353
4354 { "stwbrx",  X(31,662), X_MASK,         PPCCOM,         { RS, RA0, RB } },
4355 { "stbrx",   X(31,662), X_MASK,         PWRCOM,         { RS, RA0, RB } },
4356
4357 { "stfsx",   X(31,663), X_MASK,         COM,            { FRS, RA0, RB } },
4358
4359 { "srq",     XRC(31,664,0), X_MASK,     M601,           { RA, RS, RB } },
4360 { "srq.",    XRC(31,664,1), X_MASK,     M601,           { RA, RS, RB } },
4361
4362 { "sre",     XRC(31,665,0), X_MASK,     M601,           { RA, RS, RB } },
4363 { "sre.",    XRC(31,665,1), X_MASK,     M601,           { RA, RS, RB } },
4364
4365 { "stwbrxe", X(31,670), X_MASK,         BOOKE64,        { RS, RA0, RB } },
4366
4367 { "stfsxe",  X(31,671), X_MASK,         BOOKE64,        { FRS, RA0, RB } },
4368
4369 { "stfsux",  X(31,695), X_MASK,         COM,            { FRS, RAS, RB } },
4370
4371 { "sriq",    XRC(31,696,0), X_MASK,     M601,           { RA, RS, SH } },
4372 { "sriq.",   XRC(31,696,1), X_MASK,     M601,           { RA, RS, SH } },
4373
4374 { "stfsuxe", X(31,703), X_MASK,         BOOKE64,        { FRS, RAS, RB } },
4375
4376 { "stswi",   X(31,725), X_MASK,         PPCCOM,         { RS, RA0, NB } },
4377 { "stsi",    X(31,725), X_MASK,         PWRCOM,         { RS, RA0, NB } },
4378
4379 { "stfdx",   X(31,727), X_MASK,         COM,            { FRS, RA0, RB } },
4380
4381 { "srlq",    XRC(31,728,0), X_MASK,     M601,           { RA, RS, RB } },
4382 { "srlq.",   XRC(31,728,1), X_MASK,     M601,           { RA, RS, RB } },
4383
4384 { "sreq",    XRC(31,729,0), X_MASK,     M601,           { RA, RS, RB } },
4385 { "sreq.",   XRC(31,729,1), X_MASK,     M601,           { RA, RS, RB } },
4386
4387 { "stfdxe",  X(31,735), X_MASK,         BOOKE64,        { FRS, RA0, RB } },
4388
4389 { "mftgpr",  XRC(31,735,0), XRA_MASK,   POWER6,         { RT, FRB } },
4390
4391 { "dcba",    X(31,758), XRT_MASK,       PPC405 | BOOKE, { RA, RB } },
4392
4393 { "stfdux",  X(31,759), X_MASK,         COM,            { FRS, RAS, RB } },
4394
4395 { "srliq",   XRC(31,760,0), X_MASK,     M601,           { RA, RS, SH } },
4396 { "srliq.",  XRC(31,760,1), X_MASK,     M601,           { RA, RS, SH } },
4397
4398 { "dcbae",   X(31,766), XRT_MASK,       BOOKE64,        { RA, RB } },
4399
4400 { "stfduxe", X(31,767), X_MASK,         BOOKE64,        { FRS, RAS, RB } },
4401
4402 { "tlbivax", X(31,786), XRT_MASK,       BOOKE,          { RA, RB } },
4403 { "tlbivaxe",X(31,787), XRT_MASK,       BOOKE64,        { RA, RB } },
4404
4405 { "lwzcix",  X(31,789), X_MASK,         POWER6,         { RT, RA0, RB } },
4406
4407 { "lhbrx",   X(31,790), X_MASK,         COM,            { RT, RA0, RB } },
4408
4409 { "sraw",    XRC(31,792,0), X_MASK,     PPCCOM,         { RA, RS, RB } },
4410 { "sra",     XRC(31,792,0), X_MASK,     PWRCOM,         { RA, RS, RB } },
4411 { "sraw.",   XRC(31,792,1), X_MASK,     PPCCOM,         { RA, RS, RB } },
4412 { "sra.",    XRC(31,792,1), X_MASK,     PWRCOM,         { RA, RS, RB } },
4413
4414 { "srad",    XRC(31,794,0), X_MASK,     PPC64,          { RA, RS, RB } },
4415 { "srad.",   XRC(31,794,1), X_MASK,     PPC64,          { RA, RS, RB } },
4416
4417 { "lhbrxe",  X(31,798), X_MASK,         BOOKE64,        { RT, RA0, RB } },
4418
4419 { "ldxe",    X(31,799), X_MASK,         BOOKE64,        { RT, RA0, RB } },
4420 { "lduxe",   X(31,831), X_MASK,         BOOKE64,        { RT, RA0, RB } },
4421
4422 { "rac",     X(31,818), X_MASK,         PWRCOM,         { RT, RA, RB } },
4423
4424 { "lhzcix",  X(31,821), X_MASK,         POWER6,         { RT, RA0, RB } },
4425
4426 { "dss",     XDSS(31,822,0), XDSS_MASK, PPCVEC,         { STRM } },
4427 { "dssall",  XDSS(31,822,1), XDSS_MASK, PPCVEC,         { 0 } },
4428
4429 { "srawi",   XRC(31,824,0), X_MASK,     PPCCOM,         { RA, RS, SH } },
4430 { "srai",    XRC(31,824,0), X_MASK,     PWRCOM,         { RA, RS, SH } },
4431 { "srawi.",  XRC(31,824,1), X_MASK,     PPCCOM,         { RA, RS, SH } },
4432 { "srai.",   XRC(31,824,1), X_MASK,     PWRCOM,         { RA, RS, SH } },
4433
4434 { "slbmfev", X(31,851), XRA_MASK,       PPC64,          { RT, RB } },
4435
4436 { "lbzcix",  X(31,853), X_MASK,         POWER6,         { RT, RA0, RB } },
4437
4438 { "mbar",    X(31,854), X_MASK,         BOOKE,          { MO } },
4439 { "eieio",   X(31,854), 0xffffffff,     PPC,            { 0 } },
4440
4441 { "lfiwax",  X(31,855), X_MASK,         POWER6,         { FRT, RA0, RB } },
4442
4443 { "ldcix",   X(31,885), X_MASK,         POWER6,         { RT, RA0, RB } },
4444
4445 { "tlbsx",   XRC(31,914,0), X_MASK,     PPC403|BOOKE,   { RTO, RA, RB } },
4446 { "tlbsx.",  XRC(31,914,1), X_MASK,     PPC403|BOOKE,   { RTO, RA, RB } },
4447 { "tlbsxe",  XRC(31,915,0), X_MASK,     BOOKE64,        { RA, RB } },
4448 { "tlbsxe.", XRC(31,915,1), X_MASK,     BOOKE64,        { RA, RB } },
4449
4450 { "slbmfee", X(31,915), XRA_MASK,       PPC64,          { RT, RB } },
4451
4452 { "stwcix",  X(31,917), X_MASK,         POWER6,         { RS, RA0, RB } },
4453
4454 { "sthbrx",  X(31,918), X_MASK,         COM,            { RS, RA0, RB } },
4455
4456 { "sraq",    XRC(31,920,0), X_MASK,     M601,           { RA, RS, RB } },
4457 { "sraq.",   XRC(31,920,1), X_MASK,     M601,           { RA, RS, RB } },
4458
4459 { "srea",    XRC(31,921,0), X_MASK,     M601,           { RA, RS, RB } },
4460 { "srea.",   XRC(31,921,1), X_MASK,     M601,           { RA, RS, RB } },
4461
4462 { "extsh",   XRC(31,922,0), XRB_MASK,   PPCCOM,         { RA, RS } },
4463 { "exts",    XRC(31,922,0), XRB_MASK,   PWRCOM,         { RA, RS } },
4464 { "extsh.",  XRC(31,922,1), XRB_MASK,   PPCCOM,         { RA, RS } },
4465 { "exts.",   XRC(31,922,1), XRB_MASK,   PWRCOM,         { RA, RS } },
4466
4467 { "sthbrxe", X(31,926), X_MASK,         BOOKE64,        { RS, RA0, RB } },
4468
4469 { "stdxe",   X(31,927), X_MASK,         BOOKE64,        { RS, RA0, RB } },
4470
4471 { "tlbrehi", XTLB(31,946,0), XTLB_MASK, PPC403,         { RT, RA } },
4472 { "tlbrelo", XTLB(31,946,1), XTLB_MASK, PPC403,         { RT, RA } },
4473 { "tlbre",   X(31,946), X_MASK,         PPC403|BOOKE,   { RSO, RAOPT, SHO } },
4474
4475 { "sthcix",  X(31,949), X_MASK,         POWER6,         { RS, RA0, RB } },
4476
4477 { "sraiq",   XRC(31,952,0), X_MASK,     M601,           { RA, RS, SH } },
4478 { "sraiq.",  XRC(31,952,1), X_MASK,     M601,           { RA, RS, SH } },
4479
4480 { "extsb",   XRC(31,954,0), XRB_MASK,   PPC,            { RA, RS} },
4481 { "extsb.",  XRC(31,954,1), XRB_MASK,   PPC,            { RA, RS} },
4482
4483 { "stduxe",  X(31,959), X_MASK,         BOOKE64,        { RS, RAS, RB } },
4484
4485 { "iccci",   X(31,966), XRT_MASK,       PPC403|PPC440,  { RA, RB } },
4486
4487 { "tlbwehi", XTLB(31,978,0), XTLB_MASK, PPC403,         { RT, RA } },
4488 { "tlbwelo", XTLB(31,978,1), XTLB_MASK, PPC403,         { RT, RA } },
4489 { "tlbwe",   X(31,978), X_MASK,         PPC403|BOOKE,   { RSO, RAOPT, SHO } },
4490 { "tlbld",   X(31,978), XRTRA_MASK,     PPC,            { RB } },
4491
4492 { "stbcix",  X(31,981), X_MASK,         POWER6,         { RS, RA0, RB } },
4493
4494 { "icbi",    X(31,982), XRT_MASK,       PPC,            { RA, RB } },
4495
4496 { "stfiwx",  X(31,983), X_MASK,         PPC,            { FRS, RA0, RB } },
4497
4498 { "extsw",   XRC(31,986,0), XRB_MASK,   PPC64 | BOOKE64,{ RA, RS } },
4499 { "extsw.",  XRC(31,986,1), XRB_MASK,   PPC64,          { RA, RS } },
4500
4501 { "icread",  X(31,998), XRT_MASK,       PPC403|PPC440,  { RA, RB } },
4502
4503 { "icbie",   X(31,990), XRT_MASK,       BOOKE64,        { RA, RB } },
4504 { "stfiwxe", X(31,991), X_MASK,         BOOKE64,        { FRS, RA0, RB } },
4505
4506 { "tlbli",   X(31,1010), XRTRA_MASK,    PPC,            { RB } },
4507
4508 { "stdcix",  X(31,1013), X_MASK,        POWER6,         { RS, RA0, RB } },
4509
4510 { "dcbzl",   XOPL(31,1014,1), XRT_MASK,POWER4,            { RA, RB } },
4511 { "dcbz",    X(31,1014), XRT_MASK,      PPC,            { RA, RB } },
4512 { "dclz",    X(31,1014), XRT_MASK,      PPC,            { RA, RB } },
4513
4514 { "dcbze",   X(31,1022), XRT_MASK,      BOOKE64,        { RA, RB } },
4515
4516 { "lvebx",   X(31,   7), X_MASK,        PPCVEC,         { VD, RA, RB } },
4517 { "lvehx",   X(31,  39), X_MASK,        PPCVEC,         { VD, RA, RB } },
4518 { "lvewx",   X(31,  71), X_MASK,        PPCVEC,         { VD, RA, RB } },
4519 { "lvsl",    X(31,   6), X_MASK,        PPCVEC,         { VD, RA, RB } },
4520 { "lvsr",    X(31,  38), X_MASK,        PPCVEC,         { VD, RA, RB } },
4521 { "lvx",     X(31, 103), X_MASK,        PPCVEC,         { VD, RA, RB } },
4522 { "lvxl",    X(31, 359), X_MASK,        PPCVEC,         { VD, RA, RB } },
4523 { "stvebx",  X(31, 135), X_MASK,        PPCVEC,         { VS, RA, RB } },
4524 { "stvehx",  X(31, 167), X_MASK,        PPCVEC,         { VS, RA, RB } },
4525 { "stvewx",  X(31, 199), X_MASK,        PPCVEC,         { VS, RA, RB } },
4526 { "stvx",    X(31, 231), X_MASK,        PPCVEC,         { VS, RA, RB } },
4527 { "stvxl",   X(31, 487), X_MASK,        PPCVEC,         { VS, RA, RB } },
4528
4529 /* New load/store left/right index vector instructions that are in the Cell only.  */
4530 { "lvlx",    X(31, 519), X_MASK,        CELL,           { VD, RA0, RB } },
4531 { "lvlxl",   X(31, 775), X_MASK,        CELL,           { VD, RA0, RB } },
4532 { "lvrx",    X(31, 551), X_MASK,        CELL,           { VD, RA0, RB } },
4533 { "lvrxl",   X(31, 807), X_MASK,        CELL,           { VD, RA0, RB } },
4534 { "stvlx",   X(31, 647), X_MASK,        CELL,           { VS, RA0, RB } },
4535 { "stvlxl",  X(31, 903), X_MASK,        CELL,           { VS, RA0, RB } },
4536 { "stvrx",   X(31, 679), X_MASK,        CELL,           { VS, RA0, RB } },
4537 { "stvrxl",  X(31, 935), X_MASK,        CELL,           { VS, RA0, RB } },
4538
4539 { "lwz",     OP(32),    OP_MASK,        PPCCOM,         { RT, D, RA0 } },
4540 { "l",       OP(32),    OP_MASK,        PWRCOM,         { RT, D, RA0 } },
4541
4542 { "lwzu",    OP(33),    OP_MASK,        PPCCOM,         { RT, D, RAL } },
4543 { "lu",      OP(33),    OP_MASK,        PWRCOM,         { RT, D, RA0 } },
4544
4545 { "lbz",     OP(34),    OP_MASK,        COM,            { RT, D, RA0 } },
4546
4547 { "lbzu",    OP(35),    OP_MASK,        COM,            { RT, D, RAL } },
4548
4549 { "stw",     OP(36),    OP_MASK,        PPCCOM,         { RS, D, RA0 } },
4550 { "st",      OP(36),    OP_MASK,        PWRCOM,         { RS, D, RA0 } },
4551
4552 { "stwu",    OP(37),    OP_MASK,        PPCCOM,         { RS, D, RAS } },
4553 { "stu",     OP(37),    OP_MASK,        PWRCOM,         { RS, D, RA0 } },
4554
4555 { "stb",     OP(38),    OP_MASK,        COM,            { RS, D, RA0 } },
4556
4557 { "stbu",    OP(39),    OP_MASK,        COM,            { RS, D, RAS } },
4558
4559 { "lhz",     OP(40),    OP_MASK,        COM,            { RT, D, RA0 } },
4560
4561 { "lhzu",    OP(41),    OP_MASK,        COM,            { RT, D, RAL } },
4562
4563 { "lha",     OP(42),    OP_MASK,        COM,            { RT, D, RA0 } },
4564
4565 { "lhau",    OP(43),    OP_MASK,        COM,            { RT, D, RAL } },
4566
4567 { "sth",     OP(44),    OP_MASK,        COM,            { RS, D, RA0 } },
4568
4569 { "sthu",    OP(45),    OP_MASK,        COM,            { RS, D, RAS } },
4570
4571 { "lmw",     OP(46),    OP_MASK,        PPCCOM,         { RT, D, RAM } },
4572 { "lm",      OP(46),    OP_MASK,        PWRCOM,         { RT, D, RA0 } },
4573
4574 { "stmw",    OP(47),    OP_MASK,        PPCCOM,         { RS, D, RA0 } },
4575 { "stm",     OP(47),    OP_MASK,        PWRCOM,         { RS, D, RA0 } },
4576
4577 { "lfs",     OP(48),    OP_MASK,        COM,            { FRT, D, RA0 } },
4578
4579 { "lfsu",    OP(49),    OP_MASK,        COM,            { FRT, D, RAS } },
4580
4581 { "lfd",     OP(50),    OP_MASK,        COM,            { FRT, D, RA0 } },
4582
4583 { "lfdu",    OP(51),    OP_MASK,        COM,            { FRT, D, RAS } },
4584
4585 { "stfs",    OP(52),    OP_MASK,        COM,            { FRS, D, RA0 } },
4586
4587 { "stfsu",   OP(53),    OP_MASK,        COM,            { FRS, D, RAS } },
4588
4589 { "stfd",    OP(54),    OP_MASK,        COM,            { FRS, D, RA0 } },
4590
4591 { "stfdu",   OP(55),    OP_MASK,        COM,            { FRS, D, RAS } },
4592
4593 { "lq",      OP(56),    OP_MASK,        POWER4,         { RTQ, DQ, RAQ } },
4594
4595 { "lfq",     OP(56),    OP_MASK,        POWER2,         { FRT, D, RA0 } },
4596
4597 { "lfqu",    OP(57),    OP_MASK,        POWER2,         { FRT, D, RA0 } },
4598
4599 { "lfdp",    OP(57),    OP_MASK,        POWER6,         { FRT, D, RA0 } },
4600
4601 { "lbze",    DEO(58,0), DE_MASK,        BOOKE64,        { RT, DE, RA0 } },
4602 { "lbzue",   DEO(58,1), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4603 { "lhze",    DEO(58,2), DE_MASK,        BOOKE64,        { RT, DE, RA0 } },
4604 { "lhzue",   DEO(58,3), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4605 { "lhae",    DEO(58,4), DE_MASK,        BOOKE64,        { RT, DE, RA0 } },
4606 { "lhaue",   DEO(58,5), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4607 { "lwze",    DEO(58,6), DE_MASK,        BOOKE64,        { RT, DE, RA0 } },
4608 { "lwzue",   DEO(58,7), DE_MASK,        BOOKE64,        { RT, DE, RAL } },
4609 { "stbe",    DEO(58,8), DE_MASK,        BOOKE64,        { RS, DE, RA0 } },
4610 { "stbue",   DEO(58,9), DE_MASK,        BOOKE64,        { RS, DE, RAS } },
4611 { "sthe",    DEO(58,10), DE_MASK,       BOOKE64,        { RS, DE, RA0 } },
4612 { "sthue",   DEO(58,11), DE_MASK,       BOOKE64,        { RS, DE, RAS } },
4613 { "stwe",    DEO(58,14), DE_MASK,       BOOKE64,        { RS, DE, RA0 } },
4614 { "stwue",   DEO(58,15), DE_MASK,       BOOKE64,        { RS, DE, RAS } },
4615
4616 { "ld",      DSO(58,0), DS_MASK,        PPC64,          { RT, DS, RA0 } },
4617
4618 { "ldu",     DSO(58,1), DS_MASK,        PPC64,          { RT, DS, RAL } },
4619
4620 { "lwa",     DSO(58,2), DS_MASK,        PPC64,          { RT, DS, RA0 } },
4621
4622 { "dadd",    XRC(59,2,0), X_MASK,       POWER6,         { FRT, FRA, FRB } },
4623 { "dadd.",   XRC(59,2,1), X_MASK,       POWER6,         { FRT, FRA, FRB } },
4624
4625 { "dqua",    ZRC(59,3,0), Z_MASK,       POWER6,         { FRT, FRA, FRB, RMC } },
4626 { "dqua.",   ZRC(59,3,1), Z_MASK,       POWER6,         { FRT, FRA, FRB, RMC } },
4627
4628 { "fdivs",   A(59,18,0), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4629 { "fdivs.",  A(59,18,1), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4630
4631 { "fsubs",   A(59,20,0), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4632 { "fsubs.",  A(59,20,1), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4633
4634 { "fadds",   A(59,21,0), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4635 { "fadds.",  A(59,21,1), AFRC_MASK,     PPC,            { FRT, FRA, FRB } },
4636
4637 { "fsqrts",  A(59,22,0), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4638 { "fsqrts.", A(59,22,1), AFRAFRC_MASK,  PPC,            { FRT, FRB } },
4639
4640 { "fres",    A(59,24,0), AFRALFRC_MASK, PPC,            { FRT, FRB, A_L } },
4641 { "fres.",   A(59,24,1), AFRALFRC_MASK, PPC,            { FRT, FRB, A_L } },
4642
4643 { "fmuls",   A(59,25,0), AFRB_MASK,     PPC,            { FRT, FRA, FRC } },
4644 { "fmuls.",  A(59,25,1), AFRB_MASK,     PPC,            { FRT, FRA, FRC } },
4645
4646 { "frsqrtes", A(59,26,0), AFRALFRC_MASK,POWER5,         { FRT, FRB, A_L } },
4647 { "frsqrtes.",A(59,26,1), AFRALFRC_MASK,POWER5,         { FRT, FRB, A_L } },
4648
4649 { "fmsubs",  A(59,28,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4650 { "fmsubs.", A(59,28,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4651
4652 { "fmadds",  A(59,29,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4653 { "fmadds.", A(59,29,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4654
4655 { "fnmsubs", A(59,30,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4656 { "fnmsubs.",A(59,30,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4657
4658 { "fnmadds", A(59,31,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4659 { "fnmadds.",A(59,31,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4660
4661 { "dmul",    XRC(59,34,0), X_MASK,      POWER6,         { FRT, FRA, FRB } },
4662 { "dmul.",   XRC(59,34,1), X_MASK,      POWER6,         { FRT, FRA, FRB } },
4663
4664 { "drrnd",   ZRC(59,35,0), Z_MASK,      POWER6,         { FRT, FRA, FRB, RMC } },
4665 { "drrnd.",  ZRC(59,35,1), Z_MASK,      POWER6,         { FRT, FRA, FRB, RMC } },
4666
4667 { "dscli",   ZRC(59,66,0), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4668 { "dscli.",  ZRC(59,66,1), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4669
4670 { "dquai",   ZRC(59,67,0), Z_MASK,      POWER6,         { TE,  FRT, FRB, RMC } },
4671 { "dquai.",  ZRC(59,67,1), Z_MASK,      POWER6,         { TE,  FRT, FRB, RMC } },
4672
4673 { "dscri",   ZRC(59,98,0), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4674 { "dscri.",  ZRC(59,98,1), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4675
4676 { "drintx",  ZRC(59,99,0), Z_MASK,      POWER6,         { R, FRT, FRB, RMC } },
4677 { "drintx.", ZRC(59,99,1), Z_MASK,      POWER6,         { R, FRT, FRB, RMC } },
4678
4679 { "dcmpo",   X(59,130),    X_MASK,      POWER6,         { BF,  FRA, FRB } },
4680
4681 { "dtstex",  X(59,162),    X_MASK,      POWER6,         { BF,  FRA, FRB } },
4682 { "dtstdc",  Z(59,194),    Z_MASK,      POWER6,         { BF,  FRA, DCM } },
4683 { "dtstdg",  Z(59,226),    Z_MASK,      POWER6,         { BF,  FRA, DGM } },
4684
4685 { "drintn",  ZRC(59,227,0), Z_MASK,     POWER6,         { R, FRT, FRB, RMC } },
4686 { "drintn.", ZRC(59,227,1), Z_MASK,     POWER6,         { R, FRT, FRB, RMC } },
4687
4688 { "dctdp",   XRC(59,258,0), X_MASK,     POWER6,         { FRT, FRB } },
4689 { "dctdp.",  XRC(59,258,1), X_MASK,     POWER6,         { FRT, FRB } },
4690
4691 { "dctfix",  XRC(59,290,0), X_MASK,     POWER6,         { FRT, FRB } },
4692 { "dctfix.", XRC(59,290,1), X_MASK,     POWER6,         { FRT, FRB } },
4693
4694 { "ddedpd",  XRC(59,322,0), X_MASK,     POWER6,         { SP, FRT, FRB } },
4695 { "ddedpd.", XRC(59,322,1), X_MASK,     POWER6,         { SP, FRT, FRB } },
4696
4697 { "dxex",    XRC(59,354,0), X_MASK,     POWER6,         { FRT, FRB } },
4698 { "dxex.",   XRC(59,354,1), X_MASK,     POWER6,         { FRT, FRB } },
4699
4700 { "dsub",    XRC(59,514,0), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4701 { "dsub.",   XRC(59,514,1), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4702
4703 { "ddiv",    XRC(59,546,0), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4704 { "ddiv.",   XRC(59,546,1), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4705
4706 { "dcmpu",   X(59,642),     X_MASK,     POWER6,         { BF,  FRA, FRB } },
4707
4708 { "dtstsf",  X(59,674),    X_MASK,      POWER6,         { BF,  FRA, FRB } },
4709
4710 { "drsp",    XRC(59,770,0), X_MASK,     POWER6,         { FRT, FRB } },
4711 { "drsp.",   XRC(59,770,1), X_MASK,     POWER6,         { FRT, FRB } },
4712
4713 { "dcffix",  XRC(59,802,0), X_MASK,     POWER6,         { FRT, FRB } },
4714 { "dcffix.", XRC(59,802,1), X_MASK,     POWER6,         { FRT, FRB } },
4715
4716 { "denbcd",  XRC(59,834,0), X_MASK,     POWER6,         { S, FRT, FRB } },
4717 { "denbcd.", XRC(59,834,1), X_MASK,     POWER6,         { S, FRT, FRB } },
4718
4719 { "diex",    XRC(59,866,0), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4720 { "diex.",   XRC(59,866,1), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4721
4722 { "stfq",    OP(60),    OP_MASK,        POWER2,         { FRS, D, RA } },
4723
4724 { "stfqu",   OP(61),    OP_MASK,        POWER2,         { FRS, D, RA } },
4725
4726 { "stfdp",   OP(61),    OP_MASK,        POWER6,         { FRT, D, RA0 } },
4727
4728 { "lde",     DEO(62,0), DE_MASK,        BOOKE64,        { RT, DES, RA0 } },
4729 { "ldue",    DEO(62,1), DE_MASK,        BOOKE64,        { RT, DES, RA0 } },
4730 { "lfse",    DEO(62,4), DE_MASK,        BOOKE64,        { FRT, DES, RA0 } },
4731 { "lfsue",   DEO(62,5), DE_MASK,        BOOKE64,        { FRT, DES, RAS } },
4732 { "lfde",    DEO(62,6), DE_MASK,        BOOKE64,        { FRT, DES, RA0 } },
4733 { "lfdue",   DEO(62,7), DE_MASK,        BOOKE64,        { FRT, DES, RAS } },
4734 { "stde",    DEO(62,8), DE_MASK,        BOOKE64,        { RS, DES, RA0 } },
4735 { "stdue",   DEO(62,9), DE_MASK,        BOOKE64,        { RS, DES, RAS } },
4736 { "stfse",   DEO(62,12), DE_MASK,       BOOKE64,        { FRS, DES, RA0 } },
4737 { "stfsue",  DEO(62,13), DE_MASK,       BOOKE64,        { FRS, DES, RAS } },
4738 { "stfde",   DEO(62,14), DE_MASK,       BOOKE64,        { FRS, DES, RA0 } },
4739 { "stfdue",  DEO(62,15), DE_MASK,       BOOKE64,        { FRS, DES, RAS } },
4740
4741 { "std",     DSO(62,0), DS_MASK,        PPC64,          { RS, DS, RA0 } },
4742
4743 { "stdu",    DSO(62,1), DS_MASK,        PPC64,          { RS, DS, RAS } },
4744
4745 { "stq",     DSO(62,2), DS_MASK,        POWER4,         { RSQ, DS, RA0 } },
4746
4747 { "fcmpu",   X(63,0),   X_MASK|(3<<21), COM,            { BF, FRA, FRB } },
4748
4749 { "daddq",   XRC(63,2,0), X_MASK,       POWER6,         { FRT, FRA, FRB } },
4750 { "daddq.",  XRC(63,2,1), X_MASK,       POWER6,         { FRT, FRA, FRB } },
4751
4752 { "dquaq",   ZRC(63,3,0), Z_MASK,       POWER6,         { FRT, FRA, FRB, RMC } },
4753 { "dquaq.",  ZRC(63,3,1), Z_MASK,       POWER6,         { FRT, FRA, FRB, RMC } },
4754
4755 { "fcpsgn",  XRC(63,8,0), X_MASK,       POWER6,         { FRT, FRA, FRB } },
4756 { "fcpsgn.", XRC(63,8,1), X_MASK,       POWER6,         { FRT, FRA, FRB } },
4757
4758 { "frsp",    XRC(63,12,0), XRA_MASK,    COM,            { FRT, FRB } },
4759 { "frsp.",   XRC(63,12,1), XRA_MASK,    COM,            { FRT, FRB } },
4760
4761 { "fctiw",   XRC(63,14,0), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4762 { "fcir",    XRC(63,14,0), XRA_MASK,    POWER2,         { FRT, FRB } },
4763 { "fctiw.",  XRC(63,14,1), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4764 { "fcir.",   XRC(63,14,1), XRA_MASK,    POWER2,         { FRT, FRB } },
4765
4766 { "fctiwz",  XRC(63,15,0), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4767 { "fcirz",   XRC(63,15,0), XRA_MASK,    POWER2,         { FRT, FRB } },
4768 { "fctiwz.", XRC(63,15,1), XRA_MASK,    PPCCOM,         { FRT, FRB } },
4769 { "fcirz.",  XRC(63,15,1), XRA_MASK,    POWER2,         { FRT, FRB } },
4770
4771 { "fdiv",    A(63,18,0), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4772 { "fd",      A(63,18,0), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4773 { "fdiv.",   A(63,18,1), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4774 { "fd.",     A(63,18,1), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4775
4776 { "fsub",    A(63,20,0), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4777 { "fs",      A(63,20,0), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4778 { "fsub.",   A(63,20,1), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4779 { "fs.",     A(63,20,1), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4780
4781 { "fadd",    A(63,21,0), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4782 { "fa",      A(63,21,0), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4783 { "fadd.",   A(63,21,1), AFRC_MASK,     PPCCOM,         { FRT, FRA, FRB } },
4784 { "fa.",     A(63,21,1), AFRC_MASK,     PWRCOM,         { FRT, FRA, FRB } },
4785
4786 { "fsqrt",   A(63,22,0), AFRAFRC_MASK,  PPCPWR2,        { FRT, FRB } },
4787 { "fsqrt.",  A(63,22,1), AFRAFRC_MASK,  PPCPWR2,        { FRT, FRB } },
4788
4789 { "fsel",    A(63,23,0), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4790 { "fsel.",   A(63,23,1), A_MASK,        PPC,            { FRT,FRA,FRC,FRB } },
4791
4792 { "fre",     A(63,24,0), AFRALFRC_MASK, POWER5,         { FRT, FRB, A_L } },
4793 { "fre.",    A(63,24,1), AFRALFRC_MASK, POWER5,         { FRT, FRB, A_L } },
4794
4795 { "fmul",    A(63,25,0), AFRB_MASK,     PPCCOM,         { FRT, FRA, FRC } },
4796 { "fm",      A(63,25,0), AFRB_MASK,     PWRCOM,         { FRT, FRA, FRC } },
4797 { "fmul.",   A(63,25,1), AFRB_MASK,     PPCCOM,         { FRT, FRA, FRC } },
4798 { "fm.",     A(63,25,1), AFRB_MASK,     PWRCOM,         { FRT, FRA, FRC } },
4799
4800 { "frsqrte", A(63,26,0), AFRALFRC_MASK, PPC,            { FRT, FRB, A_L } },
4801 { "frsqrte.",A(63,26,1), AFRALFRC_MASK, PPC,            { FRT, FRB, A_L } },
4802
4803 { "fmsub",   A(63,28,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4804 { "fms",     A(63,28,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4805 { "fmsub.",  A(63,28,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4806 { "fms.",    A(63,28,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4807
4808 { "fmadd",   A(63,29,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4809 { "fma",     A(63,29,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4810 { "fmadd.",  A(63,29,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4811 { "fma.",    A(63,29,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4812
4813 { "fnmsub",  A(63,30,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4814 { "fnms",    A(63,30,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4815 { "fnmsub.", A(63,30,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4816 { "fnms.",   A(63,30,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4817
4818 { "fnmadd",  A(63,31,0), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4819 { "fnma",    A(63,31,0), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4820 { "fnmadd.", A(63,31,1), A_MASK,        PPCCOM,         { FRT,FRA,FRC,FRB } },
4821 { "fnma.",   A(63,31,1), A_MASK,        PWRCOM,         { FRT,FRA,FRC,FRB } },
4822
4823 { "fcmpo",   X(63,32),  X_MASK|(3<<21), COM,            { BF, FRA, FRB } },
4824
4825 { "dmulq",   XRC(63,34,0), X_MASK,      POWER6,         { FRT, FRA, FRB } },
4826 { "dmulq.",  XRC(63,34,1), X_MASK,      POWER6,         { FRT, FRA, FRB } },
4827
4828 { "drrndq",  ZRC(63,35,0), Z_MASK,      POWER6,         { FRT, FRA, FRB, RMC } },
4829 { "drrndq.", ZRC(63,35,1), Z_MASK,      POWER6,         { FRT, FRA, FRB, RMC } },
4830
4831 { "mtfsb1",  XRC(63,38,0), XRARB_MASK,  COM,            { BT } },
4832 { "mtfsb1.", XRC(63,38,1), XRARB_MASK,  COM,            { BT } },
4833
4834 { "fneg",    XRC(63,40,0), XRA_MASK,    COM,            { FRT, FRB } },
4835 { "fneg.",   XRC(63,40,1), XRA_MASK,    COM,            { FRT, FRB } },
4836
4837 { "mcrfs",   X(63,64),  XRB_MASK|(3<<21)|(3<<16), COM,  { BF, BFA } },
4838
4839 { "dscliq",  ZRC(63,66,0), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4840 { "dscliq.", ZRC(63,66,1), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4841
4842 { "dquaiq",  ZRC(63,67,0), Z_MASK,      POWER6,         { TE,  FRT, FRB, RMC } },
4843 { "dquaiq.", ZRC(63,67,1), Z_MASK,      POWER6,         { FRT, FRA, FRB, RMC } },
4844
4845 { "mtfsb0",  XRC(63,70,0), XRARB_MASK,  COM,            { BT } },
4846 { "mtfsb0.", XRC(63,70,1), XRARB_MASK,  COM,            { BT } },
4847
4848 { "fmr",     XRC(63,72,0), XRA_MASK,    COM,            { FRT, FRB } },
4849 { "fmr.",    XRC(63,72,1), XRA_MASK,    COM,            { FRT, FRB } },
4850
4851 { "dscriq",  ZRC(63,98,0), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4852 { "dscriq.", ZRC(63,98,1), Z_MASK,      POWER6,         { FRT, FRA, SH16 } },
4853
4854 { "drintxq", ZRC(63,99,0), Z_MASK,      POWER6,         { R, FRT, FRB, RMC } },
4855 { "drintxq.",ZRC(63,99,1), Z_MASK,      POWER6,         { R, FRT, FRB, RMC } },
4856
4857 { "dcmpoq",  X(63,130),    X_MASK,      POWER6,         { BF,  FRA, FRB } },
4858
4859 { "mtfsfi",  XRC(63,134,0), XRA_MASK|(3<<21)|(1<<11), COM, { BF, U } },
4860 { "mtfsfi.", XRC(63,134,1), XRA_MASK|(3<<21)|(1<<11), COM, { BF, U } },
4861
4862 { "fnabs",   XRC(63,136,0), XRA_MASK,   COM,            { FRT, FRB } },
4863 { "fnabs.",  XRC(63,136,1), XRA_MASK,   COM,            { FRT, FRB } },
4864
4865 { "dtstexq", X(63,162),     X_MASK,     POWER6,         { BF,  FRA, FRB } },
4866 { "dtstdcq", Z(63,194),     Z_MASK,     POWER6,         { BF,  FRA, DCM } },
4867 { "dtstdgq", Z(63,226),     Z_MASK,     POWER6,         { BF,  FRA, DGM } },
4868
4869 { "drintnq", ZRC(63,227,0), Z_MASK,     POWER6,         { R, FRT, FRB, RMC } },
4870 { "drintnq.",ZRC(63,227,1), Z_MASK,     POWER6,         { R, FRT, FRB, RMC } },
4871
4872 { "dctqpq",  XRC(63,258,0), X_MASK,     POWER6,         { FRT, FRB } },
4873 { "dctqpq.", XRC(63,258,1), X_MASK,     POWER6,         { FRT, FRB } },
4874
4875 { "fabs",    XRC(63,264,0), XRA_MASK,   COM,            { FRT, FRB } },
4876 { "fabs.",   XRC(63,264,1), XRA_MASK,   COM,            { FRT, FRB } },
4877
4878 { "dctfixq", XRC(63,290,0), X_MASK,     POWER6,         { FRT, FRB } },
4879 { "dctfixq.",XRC(63,290,1), X_MASK,     POWER6,         { FRT, FRB } },
4880
4881 { "ddedpdq", XRC(63,322,0), X_MASK,     POWER6,         { SP, FRT, FRB } },
4882 { "ddedpdq.",XRC(63,322,1), X_MASK,     POWER6,         { SP, FRT, FRB } },
4883
4884 { "dxexq",   XRC(63,354,0), X_MASK,     POWER6,         { FRT, FRB } },
4885 { "dxexq.",  XRC(63,354,1), X_MASK,     POWER6,         { FRT, FRB } },
4886
4887 { "frin",    XRC(63,392,0), XRA_MASK,   POWER5,         { FRT, FRB } },
4888 { "frin.",   XRC(63,392,1), XRA_MASK,   POWER5,         { FRT, FRB } },
4889 { "friz",    XRC(63,424,0), XRA_MASK,   POWER5,         { FRT, FRB } },
4890 { "friz.",   XRC(63,424,1), XRA_MASK,   POWER5,         { FRT, FRB } },
4891 { "frip",    XRC(63,456,0), XRA_MASK,   POWER5,         { FRT, FRB } },
4892 { "frip.",   XRC(63,456,1), XRA_MASK,   POWER5,         { FRT, FRB } },
4893 { "frim",    XRC(63,488,0), XRA_MASK,   POWER5,         { FRT, FRB } },
4894 { "frim.",   XRC(63,488,1), XRA_MASK,   POWER5,         { FRT, FRB } },
4895
4896 { "dsubq",   XRC(63,514,0), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4897 { "dsubq.",  XRC(63,514,1), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4898
4899 { "ddivq",   XRC(63,546,0), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4900 { "ddivq.",  XRC(63,546,1), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4901
4902 { "mffs",    XRC(63,583,0), XRARB_MASK, COM,            { FRT } },
4903 { "mffs.",   XRC(63,583,1), XRARB_MASK, COM,            { FRT } },
4904
4905 { "dcmpuq",  X(63,642),     X_MASK,     POWER6,         { BF,  FRA, FRB } },
4906
4907 { "dtstsfq", X(63,674),     X_MASK,     POWER6,         { BF,  FRA, FRB } },
4908
4909 { "mtfsf",   XFL(63,711,0), XFL_MASK,   COM,            { FLM, FRB } },
4910 { "mtfsf.",  XFL(63,711,1), XFL_MASK,   COM,            { FLM, FRB } },
4911
4912 { "drdpq",   XRC(63,770,0), X_MASK,     POWER6,         { FRT, FRB } },
4913 { "drdpq.",  XRC(63,770,1), X_MASK,     POWER6,         { FRT, FRB } },
4914
4915 { "dcffixq", XRC(63,802,0), X_MASK,     POWER6,         { FRT, FRB } },
4916 { "dcffixq.",XRC(63,802,1), X_MASK,     POWER6,         { FRT, FRB } },
4917
4918 { "fctid",   XRC(63,814,0), XRA_MASK,   PPC64,          { FRT, FRB } },
4919 { "fctid.",  XRC(63,814,1), XRA_MASK,   PPC64,          { FRT, FRB } },
4920
4921 { "fctidz",  XRC(63,815,0), XRA_MASK,   PPC64,          { FRT, FRB } },
4922 { "fctidz.", XRC(63,815,1), XRA_MASK,   PPC64,          { FRT, FRB } },
4923
4924 { "denbcdq", XRC(63,834,0), X_MASK,     POWER6,         { S, FRT, FRB } },
4925 { "denbcdq.",XRC(63,834,1), X_MASK,     POWER6,         { S, FRT, FRB } },
4926
4927 { "fcfid",   XRC(63,846,0), XRA_MASK,   PPC64,          { FRT, FRB } },
4928 { "fcfid.",  XRC(63,846,1), XRA_MASK,   PPC64,          { FRT, FRB } },
4929
4930 { "diexq",   XRC(63,866,0), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4931 { "diexq.",  XRC(63,866,1), X_MASK,     POWER6,         { FRT, FRA, FRB } },
4932
4933 };
4934
4935 const int powerpc_num_opcodes =
4936   sizeof (powerpc_opcodes) / sizeof (powerpc_opcodes[0]);
4937 \f
4938 /* The macro table.  This is only used by the assembler.  */
4939
4940 /* The expressions of the form (-x ! 31) & (x | 31) have the value 0
4941    when x=0; 32-x when x is between 1 and 31; are negative if x is
4942    negative; and are 32 or more otherwise.  This is what you want
4943    when, for instance, you are emulating a right shift by a
4944    rotate-left-and-mask, because the underlying instructions support
4945    shifts of size 0 but not shifts of size 32.  By comparison, when
4946    extracting x bits from some word you want to use just 32-x, because
4947    the underlying instructions don't support extracting 0 bits but do
4948    support extracting the whole word (32 bits in this case).  */
4949
4950 const struct powerpc_macro powerpc_macros[] = {
4951 { "extldi",  4,   PPC64,        "rldicr %0,%1,%3,(%2)-1" },
4952 { "extldi.", 4,   PPC64,        "rldicr. %0,%1,%3,(%2)-1" },
4953 { "extrdi",  4,   PPC64,        "rldicl %0,%1,(%2)+(%3),64-(%2)" },
4954 { "extrdi.", 4,   PPC64,        "rldicl. %0,%1,(%2)+(%3),64-(%2)" },
4955 { "insrdi",  4,   PPC64,        "rldimi %0,%1,64-((%2)+(%3)),%3" },
4956 { "insrdi.", 4,   PPC64,        "rldimi. %0,%1,64-((%2)+(%3)),%3" },
4957 { "rotrdi",  3,   PPC64,        "rldicl %0,%1,(-(%2)!63)&((%2)|63),0" },
4958 { "rotrdi.", 3,   PPC64,        "rldicl. %0,%1,(-(%2)!63)&((%2)|63),0" },
4959 { "sldi",    3,   PPC64,        "rldicr %0,%1,%2,63-(%2)" },
4960 { "sldi.",   3,   PPC64,        "rldicr. %0,%1,%2,63-(%2)" },
4961 { "srdi",    3,   PPC64,        "rldicl %0,%1,(-(%2)!63)&((%2)|63),%2" },
4962 { "srdi.",   3,   PPC64,        "rldicl. %0,%1,(-(%2)!63)&((%2)|63),%2" },
4963 { "clrrdi",  3,   PPC64,        "rldicr %0,%1,0,63-(%2)" },
4964 { "clrrdi.", 3,   PPC64,        "rldicr. %0,%1,0,63-(%2)" },
4965 { "clrlsldi",4,   PPC64,        "rldic %0,%1,%3,(%2)-(%3)" },
4966 { "clrlsldi.",4,  PPC64,        "rldic. %0,%1,%3,(%2)-(%3)" },
4967
4968 { "extlwi",  4,   PPCCOM,       "rlwinm %0,%1,%3,0,(%2)-1" },
4969 { "extlwi.", 4,   PPCCOM,       "rlwinm. %0,%1,%3,0,(%2)-1" },
4970 { "extrwi",  4,   PPCCOM,       "rlwinm %0,%1,((%2)+(%3))&((%2)+(%3)<>32),32-(%2),31" },
4971 { "extrwi.", 4,   PPCCOM,       "rlwinm. %0,%1,((%2)+(%3))&((%2)+(%3)<>32),32-(%2),31" },
4972 { "inslwi",  4,   PPCCOM,       "rlwimi %0,%1,(-(%3)!31)&((%3)|31),%3,(%2)+(%3)-1" },
4973 { "inslwi.", 4,   PPCCOM,       "rlwimi. %0,%1,(-(%3)!31)&((%3)|31),%3,(%2)+(%3)-1"},
4974 { "insrwi",  4,   PPCCOM,       "rlwimi %0,%1,32-((%2)+(%3)),%3,(%2)+(%3)-1" },
4975 { "insrwi.", 4,   PPCCOM,       "rlwimi. %0,%1,32-((%2)+(%3)),%3,(%2)+(%3)-1"},
4976 { "rotrwi",  3,   PPCCOM,       "rlwinm %0,%1,(-(%2)!31)&((%2)|31),0,31" },
4977 { "rotrwi.", 3,   PPCCOM,       "rlwinm. %0,%1,(-(%2)!31)&((%2)|31),0,31" },
4978 { "slwi",    3,   PPCCOM,       "rlwinm %0,%1,%2,0,31-(%2)" },
4979 { "sli",     3,   PWRCOM,       "rlinm %0,%1,%2,0,31-(%2)" },
4980 { "slwi.",   3,   PPCCOM,       "rlwinm. %0,%1,%2,0,31-(%2)" },
4981 { "sli.",    3,   PWRCOM,       "rlinm. %0,%1,%2,0,31-(%2)" },
4982 { "srwi",    3,   PPCCOM,       "rlwinm %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4983 { "sri",     3,   PWRCOM,       "rlinm %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4984 { "srwi.",   3,   PPCCOM,       "rlwinm. %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4985 { "sri.",    3,   PWRCOM,       "rlinm. %0,%1,(-(%2)!31)&((%2)|31),%2,31" },
4986 { "clrrwi",  3,   PPCCOM,       "rlwinm %0,%1,0,0,31-(%2)" },
4987 { "clrrwi.", 3,   PPCCOM,       "rlwinm. %0,%1,0,0,31-(%2)" },
4988 { "clrlslwi",4,   PPCCOM,       "rlwinm %0,%1,%3,(%2)-(%3),31-(%3)" },
4989 { "clrlslwi.",4,  PPCCOM,       "rlwinm. %0,%1,%3,(%2)-(%3),31-(%3)" },
4990 };
4991
4992 const int powerpc_num_macros =
4993   sizeof (powerpc_macros) / sizeof (powerpc_macros[0]);