6019e9ea9a6b3742dcaf357c2a1abf1fa329bab6
[sfrench/cifs-2.6.git] / arch / mips / kernel / traps.c
1 /*
2  * This file is subject to the terms and conditions of the GNU General Public
3  * License.  See the file "COPYING" in the main directory of this archive
4  * for more details.
5  *
6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
7  * Copyright (C) 1995, 1996 Paul M. Antoine
8  * Copyright (C) 1998 Ulf Carlsson
9  * Copyright (C) 1999 Silicon Graphics, Inc.
10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
12  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
13  */
14 #include <linux/bug.h>
15 #include <linux/compiler.h>
16 #include <linux/init.h>
17 #include <linux/mm.h>
18 #include <linux/module.h>
19 #include <linux/sched.h>
20 #include <linux/smp.h>
21 #include <linux/spinlock.h>
22 #include <linux/kallsyms.h>
23 #include <linux/bootmem.h>
24 #include <linux/interrupt.h>
25 #include <linux/ptrace.h>
26 #include <linux/kgdb.h>
27 #include <linux/kdebug.h>
28 #include <linux/kprobes.h>
29 #include <linux/notifier.h>
30 #include <linux/kdb.h>
31
32 #include <asm/bootinfo.h>
33 #include <asm/branch.h>
34 #include <asm/break.h>
35 #include <asm/cop2.h>
36 #include <asm/cpu.h>
37 #include <asm/dsp.h>
38 #include <asm/fpu.h>
39 #include <asm/fpu_emulator.h>
40 #include <asm/mipsregs.h>
41 #include <asm/mipsmtregs.h>
42 #include <asm/module.h>
43 #include <asm/pgtable.h>
44 #include <asm/ptrace.h>
45 #include <asm/sections.h>
46 #include <asm/system.h>
47 #include <asm/tlbdebug.h>
48 #include <asm/traps.h>
49 #include <asm/uaccess.h>
50 #include <asm/watch.h>
51 #include <asm/mmu_context.h>
52 #include <asm/types.h>
53 #include <asm/stacktrace.h>
54 #include <asm/irq.h>
55 #include <asm/uasm.h>
56
57 extern void check_wait(void);
58 extern asmlinkage void r4k_wait(void);
59 extern asmlinkage void rollback_handle_int(void);
60 extern asmlinkage void handle_int(void);
61 extern asmlinkage void handle_tlbm(void);
62 extern asmlinkage void handle_tlbl(void);
63 extern asmlinkage void handle_tlbs(void);
64 extern asmlinkage void handle_adel(void);
65 extern asmlinkage void handle_ades(void);
66 extern asmlinkage void handle_ibe(void);
67 extern asmlinkage void handle_dbe(void);
68 extern asmlinkage void handle_sys(void);
69 extern asmlinkage void handle_bp(void);
70 extern asmlinkage void handle_ri(void);
71 extern asmlinkage void handle_ri_rdhwr_vivt(void);
72 extern asmlinkage void handle_ri_rdhwr(void);
73 extern asmlinkage void handle_cpu(void);
74 extern asmlinkage void handle_ov(void);
75 extern asmlinkage void handle_tr(void);
76 extern asmlinkage void handle_fpe(void);
77 extern asmlinkage void handle_mdmx(void);
78 extern asmlinkage void handle_watch(void);
79 extern asmlinkage void handle_mt(void);
80 extern asmlinkage void handle_dsp(void);
81 extern asmlinkage void handle_mcheck(void);
82 extern asmlinkage void handle_reserved(void);
83
84 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
85         struct mips_fpu_struct *ctx, int has_fpu);
86
87 void (*board_be_init)(void);
88 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
89 void (*board_nmi_handler_setup)(void);
90 void (*board_ejtag_handler_setup)(void);
91 void (*board_bind_eic_interrupt)(int irq, int regset);
92
93
94 static void show_raw_backtrace(unsigned long reg29)
95 {
96         unsigned long *sp = (unsigned long *)(reg29 & ~3);
97         unsigned long addr;
98
99         printk("Call Trace:");
100 #ifdef CONFIG_KALLSYMS
101         printk("\n");
102 #endif
103         while (!kstack_end(sp)) {
104                 unsigned long __user *p =
105                         (unsigned long __user *)(unsigned long)sp++;
106                 if (__get_user(addr, p)) {
107                         printk(" (Bad stack address)");
108                         break;
109                 }
110                 if (__kernel_text_address(addr))
111                         print_ip_sym(addr);
112         }
113         printk("\n");
114 }
115
116 #ifdef CONFIG_KALLSYMS
117 int raw_show_trace;
118 static int __init set_raw_show_trace(char *str)
119 {
120         raw_show_trace = 1;
121         return 1;
122 }
123 __setup("raw_show_trace", set_raw_show_trace);
124 #endif
125
126 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
127 {
128         unsigned long sp = regs->regs[29];
129         unsigned long ra = regs->regs[31];
130         unsigned long pc = regs->cp0_epc;
131
132         if (raw_show_trace || !__kernel_text_address(pc)) {
133                 show_raw_backtrace(sp);
134                 return;
135         }
136         printk("Call Trace:\n");
137         do {
138                 print_ip_sym(pc);
139                 pc = unwind_stack(task, &sp, pc, &ra);
140         } while (pc);
141         printk("\n");
142 }
143
144 /*
145  * This routine abuses get_user()/put_user() to reference pointers
146  * with at least a bit of error checking ...
147  */
148 static void show_stacktrace(struct task_struct *task,
149         const struct pt_regs *regs)
150 {
151         const int field = 2 * sizeof(unsigned long);
152         long stackdata;
153         int i;
154         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
155
156         printk("Stack :");
157         i = 0;
158         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
159                 if (i && ((i % (64 / field)) == 0))
160                         printk("\n       ");
161                 if (i > 39) {
162                         printk(" ...");
163                         break;
164                 }
165
166                 if (__get_user(stackdata, sp++)) {
167                         printk(" (Bad stack address)");
168                         break;
169                 }
170
171                 printk(" %0*lx", field, stackdata);
172                 i++;
173         }
174         printk("\n");
175         show_backtrace(task, regs);
176 }
177
178 void show_stack(struct task_struct *task, unsigned long *sp)
179 {
180         struct pt_regs regs;
181         if (sp) {
182                 regs.regs[29] = (unsigned long)sp;
183                 regs.regs[31] = 0;
184                 regs.cp0_epc = 0;
185         } else {
186                 if (task && task != current) {
187                         regs.regs[29] = task->thread.reg29;
188                         regs.regs[31] = 0;
189                         regs.cp0_epc = task->thread.reg31;
190 #ifdef CONFIG_KGDB_KDB
191                 } else if (atomic_read(&kgdb_active) != -1 &&
192                            kdb_current_regs) {
193                         memcpy(&regs, kdb_current_regs, sizeof(regs));
194 #endif /* CONFIG_KGDB_KDB */
195                 } else {
196                         prepare_frametrace(&regs);
197                 }
198         }
199         show_stacktrace(task, &regs);
200 }
201
202 /*
203  * The architecture-independent dump_stack generator
204  */
205 void dump_stack(void)
206 {
207         struct pt_regs regs;
208
209         prepare_frametrace(&regs);
210         show_backtrace(current, &regs);
211 }
212
213 EXPORT_SYMBOL(dump_stack);
214
215 static void show_code(unsigned int __user *pc)
216 {
217         long i;
218         unsigned short __user *pc16 = NULL;
219
220         printk("\nCode:");
221
222         if ((unsigned long)pc & 1)
223                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
224         for(i = -3 ; i < 6 ; i++) {
225                 unsigned int insn;
226                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
227                         printk(" (Bad address in epc)\n");
228                         break;
229                 }
230                 printk("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
231         }
232 }
233
234 static void __show_regs(const struct pt_regs *regs)
235 {
236         const int field = 2 * sizeof(unsigned long);
237         unsigned int cause = regs->cp0_cause;
238         int i;
239
240         printk("Cpu %d\n", smp_processor_id());
241
242         /*
243          * Saved main processor registers
244          */
245         for (i = 0; i < 32; ) {
246                 if ((i % 4) == 0)
247                         printk("$%2d   :", i);
248                 if (i == 0)
249                         printk(" %0*lx", field, 0UL);
250                 else if (i == 26 || i == 27)
251                         printk(" %*s", field, "");
252                 else
253                         printk(" %0*lx", field, regs->regs[i]);
254
255                 i++;
256                 if ((i % 4) == 0)
257                         printk("\n");
258         }
259
260 #ifdef CONFIG_CPU_HAS_SMARTMIPS
261         printk("Acx    : %0*lx\n", field, regs->acx);
262 #endif
263         printk("Hi    : %0*lx\n", field, regs->hi);
264         printk("Lo    : %0*lx\n", field, regs->lo);
265
266         /*
267          * Saved cp0 registers
268          */
269         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
270                (void *) regs->cp0_epc);
271         printk("    %s\n", print_tainted());
272         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
273                (void *) regs->regs[31]);
274
275         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
276
277         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
278                 if (regs->cp0_status & ST0_KUO)
279                         printk("KUo ");
280                 if (regs->cp0_status & ST0_IEO)
281                         printk("IEo ");
282                 if (regs->cp0_status & ST0_KUP)
283                         printk("KUp ");
284                 if (regs->cp0_status & ST0_IEP)
285                         printk("IEp ");
286                 if (regs->cp0_status & ST0_KUC)
287                         printk("KUc ");
288                 if (regs->cp0_status & ST0_IEC)
289                         printk("IEc ");
290         } else {
291                 if (regs->cp0_status & ST0_KX)
292                         printk("KX ");
293                 if (regs->cp0_status & ST0_SX)
294                         printk("SX ");
295                 if (regs->cp0_status & ST0_UX)
296                         printk("UX ");
297                 switch (regs->cp0_status & ST0_KSU) {
298                 case KSU_USER:
299                         printk("USER ");
300                         break;
301                 case KSU_SUPERVISOR:
302                         printk("SUPERVISOR ");
303                         break;
304                 case KSU_KERNEL:
305                         printk("KERNEL ");
306                         break;
307                 default:
308                         printk("BAD_MODE ");
309                         break;
310                 }
311                 if (regs->cp0_status & ST0_ERL)
312                         printk("ERL ");
313                 if (regs->cp0_status & ST0_EXL)
314                         printk("EXL ");
315                 if (regs->cp0_status & ST0_IE)
316                         printk("IE ");
317         }
318         printk("\n");
319
320         printk("Cause : %08x\n", cause);
321
322         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
323         if (1 <= cause && cause <= 5)
324                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
325
326         printk("PrId  : %08x (%s)\n", read_c0_prid(),
327                cpu_name_string());
328 }
329
330 /*
331  * FIXME: really the generic show_regs should take a const pointer argument.
332  */
333 void show_regs(struct pt_regs *regs)
334 {
335         __show_regs((struct pt_regs *)regs);
336 }
337
338 void show_registers(struct pt_regs *regs)
339 {
340         const int field = 2 * sizeof(unsigned long);
341
342         __show_regs(regs);
343         print_modules();
344         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
345                current->comm, current->pid, current_thread_info(), current,
346               field, current_thread_info()->tp_value);
347         if (cpu_has_userlocal) {
348                 unsigned long tls;
349
350                 tls = read_c0_userlocal();
351                 if (tls != current_thread_info()->tp_value)
352                         printk("*HwTLS: %0*lx\n", field, tls);
353         }
354
355         show_stacktrace(current, regs);
356         show_code((unsigned int __user *) regs->cp0_epc);
357         printk("\n");
358 }
359
360 static DEFINE_SPINLOCK(die_lock);
361
362 void __noreturn die(const char * str, struct pt_regs * regs)
363 {
364         static int die_counter;
365         int sig = SIGSEGV;
366 #ifdef CONFIG_MIPS_MT_SMTC
367         unsigned long dvpret = dvpe();
368 #endif /* CONFIG_MIPS_MT_SMTC */
369
370         notify_die(DIE_OOPS, str, (struct pt_regs *)regs, SIGSEGV, 0, 0);
371
372         console_verbose();
373         spin_lock_irq(&die_lock);
374         bust_spinlocks(1);
375 #ifdef CONFIG_MIPS_MT_SMTC
376         mips_mt_regdump(dvpret);
377 #endif /* CONFIG_MIPS_MT_SMTC */
378
379         if (notify_die(DIE_OOPS, str, regs, 0, 0, SIGSEGV) == NOTIFY_STOP)
380                 sig = 0;
381
382         printk("%s[#%d]:\n", str, ++die_counter);
383         show_registers(regs);
384         add_taint(TAINT_DIE);
385         spin_unlock_irq(&die_lock);
386
387         if (in_interrupt())
388                 panic("Fatal exception in interrupt");
389
390         if (panic_on_oops) {
391                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
392                 ssleep(5);
393                 panic("Fatal exception");
394         }
395
396         do_exit(sig);
397 }
398
399 extern struct exception_table_entry __start___dbe_table[];
400 extern struct exception_table_entry __stop___dbe_table[];
401
402 __asm__(
403 "       .section        __dbe_table, \"a\"\n"
404 "       .previous                       \n");
405
406 /* Given an address, look for it in the exception tables. */
407 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
408 {
409         const struct exception_table_entry *e;
410
411         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
412         if (!e)
413                 e = search_module_dbetables(addr);
414         return e;
415 }
416
417 asmlinkage void do_be(struct pt_regs *regs)
418 {
419         const int field = 2 * sizeof(unsigned long);
420         const struct exception_table_entry *fixup = NULL;
421         int data = regs->cp0_cause & 4;
422         int action = MIPS_BE_FATAL;
423
424         /* XXX For now.  Fixme, this searches the wrong table ...  */
425         if (data && !user_mode(regs))
426                 fixup = search_dbe_tables(exception_epc(regs));
427
428         if (fixup)
429                 action = MIPS_BE_FIXUP;
430
431         if (board_be_handler)
432                 action = board_be_handler(regs, fixup != NULL);
433
434         switch (action) {
435         case MIPS_BE_DISCARD:
436                 return;
437         case MIPS_BE_FIXUP:
438                 if (fixup) {
439                         regs->cp0_epc = fixup->nextinsn;
440                         return;
441                 }
442                 break;
443         default:
444                 break;
445         }
446
447         /*
448          * Assume it would be too dangerous to continue ...
449          */
450         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
451                data ? "Data" : "Instruction",
452                field, regs->cp0_epc, field, regs->regs[31]);
453         if (notify_die(DIE_OOPS, "bus error", regs, SIGBUS, 0, 0)
454             == NOTIFY_STOP)
455                 return;
456
457         die_if_kernel("Oops", regs);
458         force_sig(SIGBUS, current);
459 }
460
461 /*
462  * ll/sc, rdhwr, sync emulation
463  */
464
465 #define OPCODE 0xfc000000
466 #define BASE   0x03e00000
467 #define RT     0x001f0000
468 #define OFFSET 0x0000ffff
469 #define LL     0xc0000000
470 #define SC     0xe0000000
471 #define SPEC0  0x00000000
472 #define SPEC3  0x7c000000
473 #define RD     0x0000f800
474 #define FUNC   0x0000003f
475 #define SYNC   0x0000000f
476 #define RDHWR  0x0000003b
477
478 /*
479  * The ll_bit is cleared by r*_switch.S
480  */
481
482 unsigned int ll_bit;
483 struct task_struct *ll_task;
484
485 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
486 {
487         unsigned long value, __user *vaddr;
488         long offset;
489
490         /*
491          * analyse the ll instruction that just caused a ri exception
492          * and put the referenced address to addr.
493          */
494
495         /* sign extend offset */
496         offset = opcode & OFFSET;
497         offset <<= 16;
498         offset >>= 16;
499
500         vaddr = (unsigned long __user *)
501                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
502
503         if ((unsigned long)vaddr & 3)
504                 return SIGBUS;
505         if (get_user(value, vaddr))
506                 return SIGSEGV;
507
508         preempt_disable();
509
510         if (ll_task == NULL || ll_task == current) {
511                 ll_bit = 1;
512         } else {
513                 ll_bit = 0;
514         }
515         ll_task = current;
516
517         preempt_enable();
518
519         regs->regs[(opcode & RT) >> 16] = value;
520
521         return 0;
522 }
523
524 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
525 {
526         unsigned long __user *vaddr;
527         unsigned long reg;
528         long offset;
529
530         /*
531          * analyse the sc instruction that just caused a ri exception
532          * and put the referenced address to addr.
533          */
534
535         /* sign extend offset */
536         offset = opcode & OFFSET;
537         offset <<= 16;
538         offset >>= 16;
539
540         vaddr = (unsigned long __user *)
541                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
542         reg = (opcode & RT) >> 16;
543
544         if ((unsigned long)vaddr & 3)
545                 return SIGBUS;
546
547         preempt_disable();
548
549         if (ll_bit == 0 || ll_task != current) {
550                 regs->regs[reg] = 0;
551                 preempt_enable();
552                 return 0;
553         }
554
555         preempt_enable();
556
557         if (put_user(regs->regs[reg], vaddr))
558                 return SIGSEGV;
559
560         regs->regs[reg] = 1;
561
562         return 0;
563 }
564
565 /*
566  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
567  * opcodes are supposed to result in coprocessor unusable exceptions if
568  * executed on ll/sc-less processors.  That's the theory.  In practice a
569  * few processors such as NEC's VR4100 throw reserved instruction exceptions
570  * instead, so we're doing the emulation thing in both exception handlers.
571  */
572 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
573 {
574         if ((opcode & OPCODE) == LL)
575                 return simulate_ll(regs, opcode);
576         if ((opcode & OPCODE) == SC)
577                 return simulate_sc(regs, opcode);
578
579         return -1;                      /* Must be something else ... */
580 }
581
582 /*
583  * Simulate trapping 'rdhwr' instructions to provide user accessible
584  * registers not implemented in hardware.
585  */
586 static int simulate_rdhwr(struct pt_regs *regs, unsigned int opcode)
587 {
588         struct thread_info *ti = task_thread_info(current);
589
590         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
591                 int rd = (opcode & RD) >> 11;
592                 int rt = (opcode & RT) >> 16;
593                 switch (rd) {
594                 case 0:         /* CPU number */
595                         regs->regs[rt] = smp_processor_id();
596                         return 0;
597                 case 1:         /* SYNCI length */
598                         regs->regs[rt] = min(current_cpu_data.dcache.linesz,
599                                              current_cpu_data.icache.linesz);
600                         return 0;
601                 case 2:         /* Read count register */
602                         regs->regs[rt] = read_c0_count();
603                         return 0;
604                 case 3:         /* Count register resolution */
605                         switch (current_cpu_data.cputype) {
606                         case CPU_20KC:
607                         case CPU_25KF:
608                                 regs->regs[rt] = 1;
609                                 break;
610                         default:
611                                 regs->regs[rt] = 2;
612                         }
613                         return 0;
614                 case 29:
615                         regs->regs[rt] = ti->tp_value;
616                         return 0;
617                 default:
618                         return -1;
619                 }
620         }
621
622         /* Not ours.  */
623         return -1;
624 }
625
626 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
627 {
628         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC)
629                 return 0;
630
631         return -1;                      /* Must be something else ... */
632 }
633
634 asmlinkage void do_ov(struct pt_regs *regs)
635 {
636         siginfo_t info;
637
638         die_if_kernel("Integer overflow", regs);
639
640         info.si_code = FPE_INTOVF;
641         info.si_signo = SIGFPE;
642         info.si_errno = 0;
643         info.si_addr = (void __user *) regs->cp0_epc;
644         force_sig_info(SIGFPE, &info, current);
645 }
646
647 /*
648  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
649  */
650 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
651 {
652         siginfo_t info;
653
654         if (notify_die(DIE_FP, "FP exception", regs, SIGFPE, 0, 0)
655             == NOTIFY_STOP)
656                 return;
657         die_if_kernel("FP exception in kernel code", regs);
658
659         if (fcr31 & FPU_CSR_UNI_X) {
660                 int sig;
661
662                 /*
663                  * Unimplemented operation exception.  If we've got the full
664                  * software emulator on-board, let's use it...
665                  *
666                  * Force FPU to dump state into task/thread context.  We're
667                  * moving a lot of data here for what is probably a single
668                  * instruction, but the alternative is to pre-decode the FP
669                  * register operands before invoking the emulator, which seems
670                  * a bit extreme for what should be an infrequent event.
671                  */
672                 /* Ensure 'resume' not overwrite saved fp context again. */
673                 lose_fpu(1);
674
675                 /* Run the emulator */
676                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1);
677
678                 /*
679                  * We can't allow the emulated instruction to leave any of
680                  * the cause bit set in $fcr31.
681                  */
682                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
683
684                 /* Restore the hardware register state */
685                 own_fpu(1);     /* Using the FPU again.  */
686
687                 /* If something went wrong, signal */
688                 if (sig)
689                         force_sig(sig, current);
690
691                 return;
692         } else if (fcr31 & FPU_CSR_INV_X)
693                 info.si_code = FPE_FLTINV;
694         else if (fcr31 & FPU_CSR_DIV_X)
695                 info.si_code = FPE_FLTDIV;
696         else if (fcr31 & FPU_CSR_OVF_X)
697                 info.si_code = FPE_FLTOVF;
698         else if (fcr31 & FPU_CSR_UDF_X)
699                 info.si_code = FPE_FLTUND;
700         else if (fcr31 & FPU_CSR_INE_X)
701                 info.si_code = FPE_FLTRES;
702         else
703                 info.si_code = __SI_FAULT;
704         info.si_signo = SIGFPE;
705         info.si_errno = 0;
706         info.si_addr = (void __user *) regs->cp0_epc;
707         force_sig_info(SIGFPE, &info, current);
708 }
709
710 static void do_trap_or_bp(struct pt_regs *regs, unsigned int code,
711         const char *str)
712 {
713         siginfo_t info;
714         char b[40];
715
716 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
717         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, 0, 0) == NOTIFY_STOP)
718                 return;
719 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
720
721         if (notify_die(DIE_TRAP, str, regs, code, 0, 0) == NOTIFY_STOP)
722                 return;
723
724         /*
725          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
726          * insns, even for trap and break codes that indicate arithmetic
727          * failures.  Weird ...
728          * But should we continue the brokenness???  --macro
729          */
730         switch (code) {
731         case BRK_OVERFLOW:
732         case BRK_DIVZERO:
733                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
734                 die_if_kernel(b, regs);
735                 if (code == BRK_DIVZERO)
736                         info.si_code = FPE_INTDIV;
737                 else
738                         info.si_code = FPE_INTOVF;
739                 info.si_signo = SIGFPE;
740                 info.si_errno = 0;
741                 info.si_addr = (void __user *) regs->cp0_epc;
742                 force_sig_info(SIGFPE, &info, current);
743                 break;
744         case BRK_BUG:
745                 die_if_kernel("Kernel bug detected", regs);
746                 force_sig(SIGTRAP, current);
747                 break;
748         case BRK_MEMU:
749                 /*
750                  * Address errors may be deliberately induced by the FPU
751                  * emulator to retake control of the CPU after executing the
752                  * instruction in the delay slot of an emulated branch.
753                  *
754                  * Terminate if exception was recognized as a delay slot return
755                  * otherwise handle as normal.
756                  */
757                 if (do_dsemulret(regs))
758                         return;
759
760                 die_if_kernel("Math emu break/trap", regs);
761                 force_sig(SIGTRAP, current);
762                 break;
763         default:
764                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
765                 die_if_kernel(b, regs);
766                 force_sig(SIGTRAP, current);
767         }
768 }
769
770 asmlinkage void do_bp(struct pt_regs *regs)
771 {
772         unsigned int opcode, bcode;
773
774         if (__get_user(opcode, (unsigned int __user *) exception_epc(regs)))
775                 goto out_sigsegv;
776
777         /*
778          * There is the ancient bug in the MIPS assemblers that the break
779          * code starts left to bit 16 instead to bit 6 in the opcode.
780          * Gas is bug-compatible, but not always, grrr...
781          * We handle both cases with a simple heuristics.  --macro
782          */
783         bcode = ((opcode >> 6) & ((1 << 20) - 1));
784         if (bcode >= (1 << 10))
785                 bcode >>= 10;
786
787         /*
788          * notify the kprobe handlers, if instruction is likely to
789          * pertain to them.
790          */
791         switch (bcode) {
792         case BRK_KPROBE_BP:
793                 if (notify_die(DIE_BREAK, "debug", regs, bcode, 0, 0) == NOTIFY_STOP)
794                         return;
795                 else
796                         break;
797         case BRK_KPROBE_SSTEPBP:
798                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode, 0, 0) == NOTIFY_STOP)
799                         return;
800                 else
801                         break;
802         default:
803                 break;
804         }
805
806         do_trap_or_bp(regs, bcode, "Break");
807         return;
808
809 out_sigsegv:
810         force_sig(SIGSEGV, current);
811 }
812
813 asmlinkage void do_tr(struct pt_regs *regs)
814 {
815         unsigned int opcode, tcode = 0;
816
817         if (__get_user(opcode, (unsigned int __user *) exception_epc(regs)))
818                 goto out_sigsegv;
819
820         /* Immediate versions don't provide a code.  */
821         if (!(opcode & OPCODE))
822                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
823
824         do_trap_or_bp(regs, tcode, "Trap");
825         return;
826
827 out_sigsegv:
828         force_sig(SIGSEGV, current);
829 }
830
831 asmlinkage void do_ri(struct pt_regs *regs)
832 {
833         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
834         unsigned long old_epc = regs->cp0_epc;
835         unsigned int opcode = 0;
836         int status = -1;
837
838         if (notify_die(DIE_RI, "RI Fault", regs, SIGSEGV, 0, 0)
839             == NOTIFY_STOP)
840                 return;
841
842         die_if_kernel("Reserved instruction in kernel code", regs);
843
844         if (unlikely(compute_return_epc(regs) < 0))
845                 return;
846
847         if (unlikely(get_user(opcode, epc) < 0))
848                 status = SIGSEGV;
849
850         if (!cpu_has_llsc && status < 0)
851                 status = simulate_llsc(regs, opcode);
852
853         if (status < 0)
854                 status = simulate_rdhwr(regs, opcode);
855
856         if (status < 0)
857                 status = simulate_sync(regs, opcode);
858
859         if (status < 0)
860                 status = SIGILL;
861
862         if (unlikely(status > 0)) {
863                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
864                 force_sig(status, current);
865         }
866 }
867
868 /*
869  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
870  * emulated more than some threshold number of instructions, force migration to
871  * a "CPU" that has FP support.
872  */
873 static void mt_ase_fp_affinity(void)
874 {
875 #ifdef CONFIG_MIPS_MT_FPAFF
876         if (mt_fpemul_threshold > 0 &&
877              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
878                 /*
879                  * If there's no FPU present, or if the application has already
880                  * restricted the allowed set to exclude any CPUs with FPUs,
881                  * we'll skip the procedure.
882                  */
883                 if (cpus_intersects(current->cpus_allowed, mt_fpu_cpumask)) {
884                         cpumask_t tmask;
885
886                         current->thread.user_cpus_allowed
887                                 = current->cpus_allowed;
888                         cpus_and(tmask, current->cpus_allowed,
889                                 mt_fpu_cpumask);
890                         set_cpus_allowed_ptr(current, &tmask);
891                         set_thread_flag(TIF_FPUBOUND);
892                 }
893         }
894 #endif /* CONFIG_MIPS_MT_FPAFF */
895 }
896
897 /*
898  * No lock; only written during early bootup by CPU 0.
899  */
900 static RAW_NOTIFIER_HEAD(cu2_chain);
901
902 int __ref register_cu2_notifier(struct notifier_block *nb)
903 {
904         return raw_notifier_chain_register(&cu2_chain, nb);
905 }
906
907 int cu2_notifier_call_chain(unsigned long val, void *v)
908 {
909         return raw_notifier_call_chain(&cu2_chain, val, v);
910 }
911
912 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
913         void *data)
914 {
915         struct pt_regs *regs = data;
916
917         switch (action) {
918         default:
919                 die_if_kernel("Unhandled kernel unaligned access or invalid "
920                               "instruction", regs);
921                 /* Fall through  */
922
923         case CU2_EXCEPTION:
924                 force_sig(SIGILL, current);
925         }
926
927         return NOTIFY_OK;
928 }
929
930 asmlinkage void do_cpu(struct pt_regs *regs)
931 {
932         unsigned int __user *epc;
933         unsigned long old_epc;
934         unsigned int opcode;
935         unsigned int cpid;
936         int status;
937         unsigned long __maybe_unused flags;
938
939         die_if_kernel("do_cpu invoked from kernel context!", regs);
940
941         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
942
943         switch (cpid) {
944         case 0:
945                 epc = (unsigned int __user *)exception_epc(regs);
946                 old_epc = regs->cp0_epc;
947                 opcode = 0;
948                 status = -1;
949
950                 if (unlikely(compute_return_epc(regs) < 0))
951                         return;
952
953                 if (unlikely(get_user(opcode, epc) < 0))
954                         status = SIGSEGV;
955
956                 if (!cpu_has_llsc && status < 0)
957                         status = simulate_llsc(regs, opcode);
958
959                 if (status < 0)
960                         status = simulate_rdhwr(regs, opcode);
961
962                 if (status < 0)
963                         status = SIGILL;
964
965                 if (unlikely(status > 0)) {
966                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
967                         force_sig(status, current);
968                 }
969
970                 return;
971
972         case 1:
973                 if (used_math())        /* Using the FPU again.  */
974                         own_fpu(1);
975                 else {                  /* First time FPU user.  */
976                         init_fpu();
977                         set_used_math();
978                 }
979
980                 if (!raw_cpu_has_fpu) {
981                         int sig;
982                         sig = fpu_emulator_cop1Handler(regs,
983                                                 &current->thread.fpu, 0);
984                         if (sig)
985                                 force_sig(sig, current);
986                         else
987                                 mt_ase_fp_affinity();
988                 }
989
990                 return;
991
992         case 2:
993                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
994                 return;
995
996         case 3:
997                 break;
998         }
999
1000         force_sig(SIGILL, current);
1001 }
1002
1003 asmlinkage void do_mdmx(struct pt_regs *regs)
1004 {
1005         force_sig(SIGILL, current);
1006 }
1007
1008 /*
1009  * Called with interrupts disabled.
1010  */
1011 asmlinkage void do_watch(struct pt_regs *regs)
1012 {
1013         u32 cause;
1014
1015         /*
1016          * Clear WP (bit 22) bit of cause register so we don't loop
1017          * forever.
1018          */
1019         cause = read_c0_cause();
1020         cause &= ~(1 << 22);
1021         write_c0_cause(cause);
1022
1023         /*
1024          * If the current thread has the watch registers loaded, save
1025          * their values and send SIGTRAP.  Otherwise another thread
1026          * left the registers set, clear them and continue.
1027          */
1028         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1029                 mips_read_watch_registers();
1030                 local_irq_enable();
1031                 force_sig(SIGTRAP, current);
1032         } else {
1033                 mips_clear_watch_registers();
1034                 local_irq_enable();
1035         }
1036 }
1037
1038 asmlinkage void do_mcheck(struct pt_regs *regs)
1039 {
1040         const int field = 2 * sizeof(unsigned long);
1041         int multi_match = regs->cp0_status & ST0_TS;
1042
1043         show_regs(regs);
1044
1045         if (multi_match) {
1046                 printk("Index   : %0x\n", read_c0_index());
1047                 printk("Pagemask: %0x\n", read_c0_pagemask());
1048                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
1049                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
1050                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
1051                 printk("\n");
1052                 dump_tlb_all();
1053         }
1054
1055         show_code((unsigned int __user *) regs->cp0_epc);
1056
1057         /*
1058          * Some chips may have other causes of machine check (e.g. SB1
1059          * graduation timer)
1060          */
1061         panic("Caught Machine Check exception - %scaused by multiple "
1062               "matching entries in the TLB.",
1063               (multi_match) ? "" : "not ");
1064 }
1065
1066 asmlinkage void do_mt(struct pt_regs *regs)
1067 {
1068         int subcode;
1069
1070         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1071                         >> VPECONTROL_EXCPT_SHIFT;
1072         switch (subcode) {
1073         case 0:
1074                 printk(KERN_DEBUG "Thread Underflow\n");
1075                 break;
1076         case 1:
1077                 printk(KERN_DEBUG "Thread Overflow\n");
1078                 break;
1079         case 2:
1080                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1081                 break;
1082         case 3:
1083                 printk(KERN_DEBUG "Gating Storage Exception\n");
1084                 break;
1085         case 4:
1086                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1087                 break;
1088         case 5:
1089                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
1090                 break;
1091         default:
1092                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1093                         subcode);
1094                 break;
1095         }
1096         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1097
1098         force_sig(SIGILL, current);
1099 }
1100
1101
1102 asmlinkage void do_dsp(struct pt_regs *regs)
1103 {
1104         if (cpu_has_dsp)
1105                 panic("Unexpected DSP exception\n");
1106
1107         force_sig(SIGILL, current);
1108 }
1109
1110 asmlinkage void do_reserved(struct pt_regs *regs)
1111 {
1112         /*
1113          * Game over - no way to handle this if it ever occurs.  Most probably
1114          * caused by a new unknown cpu type or after another deadly
1115          * hard/software error.
1116          */
1117         show_regs(regs);
1118         panic("Caught reserved exception %ld - should not happen.",
1119               (regs->cp0_cause & 0x7f) >> 2);
1120 }
1121
1122 static int __initdata l1parity = 1;
1123 static int __init nol1parity(char *s)
1124 {
1125         l1parity = 0;
1126         return 1;
1127 }
1128 __setup("nol1par", nol1parity);
1129 static int __initdata l2parity = 1;
1130 static int __init nol2parity(char *s)
1131 {
1132         l2parity = 0;
1133         return 1;
1134 }
1135 __setup("nol2par", nol2parity);
1136
1137 /*
1138  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1139  * it different ways.
1140  */
1141 static inline void parity_protection_init(void)
1142 {
1143         switch (current_cpu_type()) {
1144         case CPU_24K:
1145         case CPU_34K:
1146         case CPU_74K:
1147         case CPU_1004K:
1148                 {
1149 #define ERRCTL_PE       0x80000000
1150 #define ERRCTL_L2P      0x00800000
1151                         unsigned long errctl;
1152                         unsigned int l1parity_present, l2parity_present;
1153
1154                         errctl = read_c0_ecc();
1155                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1156
1157                         /* probe L1 parity support */
1158                         write_c0_ecc(errctl | ERRCTL_PE);
1159                         back_to_back_c0_hazard();
1160                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1161
1162                         /* probe L2 parity support */
1163                         write_c0_ecc(errctl|ERRCTL_L2P);
1164                         back_to_back_c0_hazard();
1165                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1166
1167                         if (l1parity_present && l2parity_present) {
1168                                 if (l1parity)
1169                                         errctl |= ERRCTL_PE;
1170                                 if (l1parity ^ l2parity)
1171                                         errctl |= ERRCTL_L2P;
1172                         } else if (l1parity_present) {
1173                                 if (l1parity)
1174                                         errctl |= ERRCTL_PE;
1175                         } else if (l2parity_present) {
1176                                 if (l2parity)
1177                                         errctl |= ERRCTL_L2P;
1178                         } else {
1179                                 /* No parity available */
1180                         }
1181
1182                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1183
1184                         write_c0_ecc(errctl);
1185                         back_to_back_c0_hazard();
1186                         errctl = read_c0_ecc();
1187                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1188
1189                         if (l1parity_present)
1190                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1191                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1192
1193                         if (l2parity_present) {
1194                                 if (l1parity_present && l1parity)
1195                                         errctl ^= ERRCTL_L2P;
1196                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1197                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1198                         }
1199                 }
1200                 break;
1201
1202         case CPU_5KC:
1203                 write_c0_ecc(0x80000000);
1204                 back_to_back_c0_hazard();
1205                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1206                 printk(KERN_INFO "Cache parity protection %sabled\n",
1207                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1208                 break;
1209         case CPU_20KC:
1210         case CPU_25KF:
1211                 /* Clear the DE bit (bit 16) in the c0_status register. */
1212                 printk(KERN_INFO "Enable cache parity protection for "
1213                        "MIPS 20KC/25KF CPUs.\n");
1214                 clear_c0_status(ST0_DE);
1215                 break;
1216         default:
1217                 break;
1218         }
1219 }
1220
1221 asmlinkage void cache_parity_error(void)
1222 {
1223         const int field = 2 * sizeof(unsigned long);
1224         unsigned int reg_val;
1225
1226         /* For the moment, report the problem and hang. */
1227         printk("Cache error exception:\n");
1228         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1229         reg_val = read_c0_cacheerr();
1230         printk("c0_cacheerr == %08x\n", reg_val);
1231
1232         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1233                reg_val & (1<<30) ? "secondary" : "primary",
1234                reg_val & (1<<31) ? "data" : "insn");
1235         printk("Error bits: %s%s%s%s%s%s%s\n",
1236                reg_val & (1<<29) ? "ED " : "",
1237                reg_val & (1<<28) ? "ET " : "",
1238                reg_val & (1<<26) ? "EE " : "",
1239                reg_val & (1<<25) ? "EB " : "",
1240                reg_val & (1<<24) ? "EI " : "",
1241                reg_val & (1<<23) ? "E1 " : "",
1242                reg_val & (1<<22) ? "E0 " : "");
1243         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1244
1245 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1246         if (reg_val & (1<<22))
1247                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1248
1249         if (reg_val & (1<<23))
1250                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1251 #endif
1252
1253         panic("Can't handle the cache error!");
1254 }
1255
1256 /*
1257  * SDBBP EJTAG debug exception handler.
1258  * We skip the instruction and return to the next instruction.
1259  */
1260 void ejtag_exception_handler(struct pt_regs *regs)
1261 {
1262         const int field = 2 * sizeof(unsigned long);
1263         unsigned long depc, old_epc;
1264         unsigned int debug;
1265
1266         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1267         depc = read_c0_depc();
1268         debug = read_c0_debug();
1269         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1270         if (debug & 0x80000000) {
1271                 /*
1272                  * In branch delay slot.
1273                  * We cheat a little bit here and use EPC to calculate the
1274                  * debug return address (DEPC). EPC is restored after the
1275                  * calculation.
1276                  */
1277                 old_epc = regs->cp0_epc;
1278                 regs->cp0_epc = depc;
1279                 __compute_return_epc(regs);
1280                 depc = regs->cp0_epc;
1281                 regs->cp0_epc = old_epc;
1282         } else
1283                 depc += 4;
1284         write_c0_depc(depc);
1285
1286 #if 0
1287         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1288         write_c0_debug(debug | 0x100);
1289 #endif
1290 }
1291
1292 /*
1293  * NMI exception handler.
1294  */
1295 NORET_TYPE void ATTRIB_NORET nmi_exception_handler(struct pt_regs *regs)
1296 {
1297         bust_spinlocks(1);
1298         printk("NMI taken!!!!\n");
1299         die("NMI", regs);
1300 }
1301
1302 #define VECTORSPACING 0x100     /* for EI/VI mode */
1303
1304 unsigned long ebase;
1305 unsigned long exception_handlers[32];
1306 unsigned long vi_handlers[64];
1307
1308 void __init *set_except_vector(int n, void *addr)
1309 {
1310         unsigned long handler = (unsigned long) addr;
1311         unsigned long old_handler = exception_handlers[n];
1312
1313         exception_handlers[n] = handler;
1314         if (n == 0 && cpu_has_divec) {
1315                 unsigned long jump_mask = ~((1 << 28) - 1);
1316                 u32 *buf = (u32 *)(ebase + 0x200);
1317                 unsigned int k0 = 26;
1318                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1319                         uasm_i_j(&buf, handler & ~jump_mask);
1320                         uasm_i_nop(&buf);
1321                 } else {
1322                         UASM_i_LA(&buf, k0, handler);
1323                         uasm_i_jr(&buf, k0);
1324                         uasm_i_nop(&buf);
1325                 }
1326                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1327         }
1328         return (void *)old_handler;
1329 }
1330
1331 static asmlinkage void do_default_vi(void)
1332 {
1333         show_regs(get_irq_regs());
1334         panic("Caught unexpected vectored interrupt.");
1335 }
1336
1337 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1338 {
1339         unsigned long handler;
1340         unsigned long old_handler = vi_handlers[n];
1341         int srssets = current_cpu_data.srsets;
1342         u32 *w;
1343         unsigned char *b;
1344
1345         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1346
1347         if (addr == NULL) {
1348                 handler = (unsigned long) do_default_vi;
1349                 srs = 0;
1350         } else
1351                 handler = (unsigned long) addr;
1352         vi_handlers[n] = (unsigned long) addr;
1353
1354         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1355
1356         if (srs >= srssets)
1357                 panic("Shadow register set %d not supported", srs);
1358
1359         if (cpu_has_veic) {
1360                 if (board_bind_eic_interrupt)
1361                         board_bind_eic_interrupt(n, srs);
1362         } else if (cpu_has_vint) {
1363                 /* SRSMap is only defined if shadow sets are implemented */
1364                 if (srssets > 1)
1365                         change_c0_srsmap(0xf << n*4, srs << n*4);
1366         }
1367
1368         if (srs == 0) {
1369                 /*
1370                  * If no shadow set is selected then use the default handler
1371                  * that does normal register saving and a standard interrupt exit
1372                  */
1373
1374                 extern char except_vec_vi, except_vec_vi_lui;
1375                 extern char except_vec_vi_ori, except_vec_vi_end;
1376                 extern char rollback_except_vec_vi;
1377                 char *vec_start = (cpu_wait == r4k_wait) ?
1378                         &rollback_except_vec_vi : &except_vec_vi;
1379 #ifdef CONFIG_MIPS_MT_SMTC
1380                 /*
1381                  * We need to provide the SMTC vectored interrupt handler
1382                  * not only with the address of the handler, but with the
1383                  * Status.IM bit to be masked before going there.
1384                  */
1385                 extern char except_vec_vi_mori;
1386                 const int mori_offset = &except_vec_vi_mori - vec_start;
1387 #endif /* CONFIG_MIPS_MT_SMTC */
1388                 const int handler_len = &except_vec_vi_end - vec_start;
1389                 const int lui_offset = &except_vec_vi_lui - vec_start;
1390                 const int ori_offset = &except_vec_vi_ori - vec_start;
1391
1392                 if (handler_len > VECTORSPACING) {
1393                         /*
1394                          * Sigh... panicing won't help as the console
1395                          * is probably not configured :(
1396                          */
1397                         panic("VECTORSPACING too small");
1398                 }
1399
1400                 memcpy(b, vec_start, handler_len);
1401 #ifdef CONFIG_MIPS_MT_SMTC
1402                 BUG_ON(n > 7);  /* Vector index %d exceeds SMTC maximum. */
1403
1404                 w = (u32 *)(b + mori_offset);
1405                 *w = (*w & 0xffff0000) | (0x100 << n);
1406 #endif /* CONFIG_MIPS_MT_SMTC */
1407                 w = (u32 *)(b + lui_offset);
1408                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1409                 w = (u32 *)(b + ori_offset);
1410                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1411                 local_flush_icache_range((unsigned long)b,
1412                                          (unsigned long)(b+handler_len));
1413         }
1414         else {
1415                 /*
1416                  * In other cases jump directly to the interrupt handler
1417                  *
1418                  * It is the handlers responsibility to save registers if required
1419                  * (eg hi/lo) and return from the exception using "eret"
1420                  */
1421                 w = (u32 *)b;
1422                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1423                 *w = 0;
1424                 local_flush_icache_range((unsigned long)b,
1425                                          (unsigned long)(b+8));
1426         }
1427
1428         return (void *)old_handler;
1429 }
1430
1431 void *set_vi_handler(int n, vi_handler_t addr)
1432 {
1433         return set_vi_srs_handler(n, addr, 0);
1434 }
1435
1436 extern void cpu_cache_init(void);
1437 extern void tlb_init(void);
1438 extern void flush_tlb_handlers(void);
1439
1440 /*
1441  * Timer interrupt
1442  */
1443 int cp0_compare_irq;
1444 int cp0_compare_irq_shift;
1445
1446 /*
1447  * Performance counter IRQ or -1 if shared with timer
1448  */
1449 int cp0_perfcount_irq;
1450 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
1451
1452 static int __cpuinitdata noulri;
1453
1454 static int __init ulri_disable(char *s)
1455 {
1456         pr_info("Disabling ulri\n");
1457         noulri = 1;
1458
1459         return 1;
1460 }
1461 __setup("noulri", ulri_disable);
1462
1463 void __cpuinit per_cpu_trap_init(void)
1464 {
1465         unsigned int cpu = smp_processor_id();
1466         unsigned int status_set = ST0_CU0;
1467 #ifdef CONFIG_MIPS_MT_SMTC
1468         int secondaryTC = 0;
1469         int bootTC = (cpu == 0);
1470
1471         /*
1472          * Only do per_cpu_trap_init() for first TC of Each VPE.
1473          * Note that this hack assumes that the SMTC init code
1474          * assigns TCs consecutively and in ascending order.
1475          */
1476
1477         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1478             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1479                 secondaryTC = 1;
1480 #endif /* CONFIG_MIPS_MT_SMTC */
1481
1482         /*
1483          * Disable coprocessors and select 32-bit or 64-bit addressing
1484          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1485          * flag that some firmware may have left set and the TS bit (for
1486          * IP27).  Set XX for ISA IV code to work.
1487          */
1488 #ifdef CONFIG_64BIT
1489         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1490 #endif
1491         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1492                 status_set |= ST0_XX;
1493         if (cpu_has_dsp)
1494                 status_set |= ST0_MX;
1495
1496         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1497                          status_set);
1498
1499         if (cpu_has_mips_r2) {
1500                 unsigned int enable = 0x0000000f | cpu_hwrena_impl_bits;
1501
1502                 if (!noulri && cpu_has_userlocal)
1503                         enable |= (1 << 29);
1504
1505                 write_c0_hwrena(enable);
1506         }
1507
1508 #ifdef CONFIG_MIPS_MT_SMTC
1509         if (!secondaryTC) {
1510 #endif /* CONFIG_MIPS_MT_SMTC */
1511
1512         if (cpu_has_veic || cpu_has_vint) {
1513                 unsigned long sr = set_c0_status(ST0_BEV);
1514                 write_c0_ebase(ebase);
1515                 write_c0_status(sr);
1516                 /* Setting vector spacing enables EI/VI mode  */
1517                 change_c0_intctl(0x3e0, VECTORSPACING);
1518         }
1519         if (cpu_has_divec) {
1520                 if (cpu_has_mipsmt) {
1521                         unsigned int vpflags = dvpe();
1522                         set_c0_cause(CAUSEF_IV);
1523                         evpe(vpflags);
1524                 } else
1525                         set_c0_cause(CAUSEF_IV);
1526         }
1527
1528         /*
1529          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
1530          *
1531          *  o read IntCtl.IPTI to determine the timer interrupt
1532          *  o read IntCtl.IPPCI to determine the performance counter interrupt
1533          */
1534         if (cpu_has_mips_r2) {
1535                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
1536                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
1537                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
1538                 if (cp0_perfcount_irq == cp0_compare_irq)
1539                         cp0_perfcount_irq = -1;
1540         } else {
1541                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
1542                 cp0_compare_irq_shift = cp0_compare_irq;
1543                 cp0_perfcount_irq = -1;
1544         }
1545
1546 #ifdef CONFIG_MIPS_MT_SMTC
1547         }
1548 #endif /* CONFIG_MIPS_MT_SMTC */
1549
1550         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1551         TLBMISS_HANDLER_SETUP();
1552
1553         atomic_inc(&init_mm.mm_count);
1554         current->active_mm = &init_mm;
1555         BUG_ON(current->mm);
1556         enter_lazy_tlb(&init_mm, current);
1557
1558 #ifdef CONFIG_MIPS_MT_SMTC
1559         if (bootTC) {
1560 #endif /* CONFIG_MIPS_MT_SMTC */
1561                 cpu_cache_init();
1562                 tlb_init();
1563 #ifdef CONFIG_MIPS_MT_SMTC
1564         } else if (!secondaryTC) {
1565                 /*
1566                  * First TC in non-boot VPE must do subset of tlb_init()
1567                  * for MMU countrol registers.
1568                  */
1569                 write_c0_pagemask(PM_DEFAULT_MASK);
1570                 write_c0_wired(0);
1571         }
1572 #endif /* CONFIG_MIPS_MT_SMTC */
1573 }
1574
1575 /* Install CPU exception handler */
1576 void __init set_handler(unsigned long offset, void *addr, unsigned long size)
1577 {
1578         memcpy((void *)(ebase + offset), addr, size);
1579         local_flush_icache_range(ebase + offset, ebase + offset + size);
1580 }
1581
1582 static char panic_null_cerr[] __cpuinitdata =
1583         "Trying to set NULL cache error exception handler";
1584
1585 /*
1586  * Install uncached CPU exception handler.
1587  * This is suitable only for the cache error exception which is the only
1588  * exception handler that is being run uncached.
1589  */
1590 void __cpuinit set_uncached_handler(unsigned long offset, void *addr,
1591         unsigned long size)
1592 {
1593         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
1594
1595         if (!addr)
1596                 panic(panic_null_cerr);
1597
1598         memcpy((void *)(uncached_ebase + offset), addr, size);
1599 }
1600
1601 static int __initdata rdhwr_noopt;
1602 static int __init set_rdhwr_noopt(char *str)
1603 {
1604         rdhwr_noopt = 1;
1605         return 1;
1606 }
1607
1608 __setup("rdhwr_noopt", set_rdhwr_noopt);
1609
1610 void __init trap_init(void)
1611 {
1612         extern char except_vec3_generic, except_vec3_r4000;
1613         extern char except_vec4;
1614         unsigned long i;
1615         int rollback;
1616
1617         check_wait();
1618         rollback = (cpu_wait == r4k_wait);
1619
1620 #if defined(CONFIG_KGDB)
1621         if (kgdb_early_setup)
1622                 return; /* Already done */
1623 #endif
1624
1625         if (cpu_has_veic || cpu_has_vint) {
1626                 unsigned long size = 0x200 + VECTORSPACING*64;
1627                 ebase = (unsigned long)
1628                         __alloc_bootmem(size, 1 << fls(size), 0);
1629         } else {
1630                 ebase = CKSEG0;
1631                 if (cpu_has_mips_r2)
1632                         ebase += (read_c0_ebase() & 0x3ffff000);
1633         }
1634
1635         per_cpu_trap_init();
1636
1637         /*
1638          * Copy the generic exception handlers to their final destination.
1639          * This will be overriden later as suitable for a particular
1640          * configuration.
1641          */
1642         set_handler(0x180, &except_vec3_generic, 0x80);
1643
1644         /*
1645          * Setup default vectors
1646          */
1647         for (i = 0; i <= 31; i++)
1648                 set_except_vector(i, handle_reserved);
1649
1650         /*
1651          * Copy the EJTAG debug exception vector handler code to it's final
1652          * destination.
1653          */
1654         if (cpu_has_ejtag && board_ejtag_handler_setup)
1655                 board_ejtag_handler_setup();
1656
1657         /*
1658          * Only some CPUs have the watch exceptions.
1659          */
1660         if (cpu_has_watch)
1661                 set_except_vector(23, handle_watch);
1662
1663         /*
1664          * Initialise interrupt handlers
1665          */
1666         if (cpu_has_veic || cpu_has_vint) {
1667                 int nvec = cpu_has_veic ? 64 : 8;
1668                 for (i = 0; i < nvec; i++)
1669                         set_vi_handler(i, NULL);
1670         }
1671         else if (cpu_has_divec)
1672                 set_handler(0x200, &except_vec4, 0x8);
1673
1674         /*
1675          * Some CPUs can enable/disable for cache parity detection, but does
1676          * it different ways.
1677          */
1678         parity_protection_init();
1679
1680         /*
1681          * The Data Bus Errors / Instruction Bus Errors are signaled
1682          * by external hardware.  Therefore these two exceptions
1683          * may have board specific handlers.
1684          */
1685         if (board_be_init)
1686                 board_be_init();
1687
1688         set_except_vector(0, rollback ? rollback_handle_int : handle_int);
1689         set_except_vector(1, handle_tlbm);
1690         set_except_vector(2, handle_tlbl);
1691         set_except_vector(3, handle_tlbs);
1692
1693         set_except_vector(4, handle_adel);
1694         set_except_vector(5, handle_ades);
1695
1696         set_except_vector(6, handle_ibe);
1697         set_except_vector(7, handle_dbe);
1698
1699         set_except_vector(8, handle_sys);
1700         set_except_vector(9, handle_bp);
1701         set_except_vector(10, rdhwr_noopt ? handle_ri :
1702                           (cpu_has_vtag_icache ?
1703                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
1704         set_except_vector(11, handle_cpu);
1705         set_except_vector(12, handle_ov);
1706         set_except_vector(13, handle_tr);
1707
1708         if (current_cpu_type() == CPU_R6000 ||
1709             current_cpu_type() == CPU_R6000A) {
1710                 /*
1711                  * The R6000 is the only R-series CPU that features a machine
1712                  * check exception (similar to the R4000 cache error) and
1713                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1714                  * written yet.  Well, anyway there is no R6000 machine on the
1715                  * current list of targets for Linux/MIPS.
1716                  * (Duh, crap, there is someone with a triple R6k machine)
1717                  */
1718                 //set_except_vector(14, handle_mc);
1719                 //set_except_vector(15, handle_ndc);
1720         }
1721
1722
1723         if (board_nmi_handler_setup)
1724                 board_nmi_handler_setup();
1725
1726         if (cpu_has_fpu && !cpu_has_nofpuex)
1727                 set_except_vector(15, handle_fpe);
1728
1729         set_except_vector(22, handle_mdmx);
1730
1731         if (cpu_has_mcheck)
1732                 set_except_vector(24, handle_mcheck);
1733
1734         if (cpu_has_mipsmt)
1735                 set_except_vector(25, handle_mt);
1736
1737         set_except_vector(26, handle_dsp);
1738
1739         if (cpu_has_vce)
1740                 /* Special exception: R4[04]00 uses also the divec space. */
1741                 memcpy((void *)(ebase + 0x180), &except_vec3_r4000, 0x100);
1742         else if (cpu_has_4kex)
1743                 memcpy((void *)(ebase + 0x180), &except_vec3_generic, 0x80);
1744         else
1745                 memcpy((void *)(ebase + 0x080), &except_vec3_generic, 0x80);
1746
1747         local_flush_icache_range(ebase, ebase + 0x400);
1748         flush_tlb_handlers();
1749
1750         sort_extable(__start___dbe_table, __stop___dbe_table);
1751
1752         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
1753 }