arch/blackfin/mach-bf533/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf533/head.S
   3  * Based on:
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  bf533 startup file
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  34 #include <asm/clocks.h>
  35 #include <mach/mem_init.h>
  36 #endif
  37
  38 .section .l1.text
  39 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  40 ENTRY(_start_dma_code)
  41         p0.h = hi(SIC_IWR);
  42         p0.l = lo(SIC_IWR);
  43         r0.l = 0x1;
  44         r0.h = 0x0;
  45         [p0] = r0;
  46         SSYNC;
  47
  48         /*
  49          *  Set PLL_CTL
  50          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
  51          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
  52          *   - [7]     = output delay (add 200ps of delay to mem signals)
  53          *   - [6]     = input delay (add 200ps of input delay to mem signals)
  54          *   - [5]     = PDWN      : 1=All Clocks off
  55          *   - [3]     = STOPCK    : 1=Core Clock off
  56          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
  57          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
  58          *   all other bits set to zero
  59          */
  60
  61         p0.h = hi(PLL_LOCKCNT);
  62         p0.l = lo(PLL_LOCKCNT);
  63         r0 = 0x300(Z);
  64         w[p0] = r0.l;
  65         ssync;
  66
  67         P2.H = hi(EBIU_SDGCTL);
  68         P2.L = lo(EBIU_SDGCTL);
  69         R0 = [P2];
  70         BITSET (R0, 24);
  71         [P2] = R0;
  72         SSYNC;
  73
  74         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
  75         r0 = r0 << 9;                    /* Shift it over,                  */
  76         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
  77         r0 = r1 | r0;
  78         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
  79         r1 = r1 << 8;                    /* Shift it over                   */
  80         r0 = r1 | r0;                    /* add them all together           */
  81 #ifdef ANOMALY_05000265
  82         BITSET(r0, 15);                  /* Add 250 mV of hysteresis to SPORT input pins */
  83 #endif
  84
  85         p0.h = hi(PLL_CTL);
  86         p0.l = lo(PLL_CTL);              /* Load the address                */
  87         cli r2;                          /* Disable interrupts              */
  88         ssync;
  89         w[p0] = r0.l;                    /* Set the value                   */
  90         idle;                            /* Wait for the PLL to stablize    */
  91         sti r2;                          /* Enable interrupts               */
  92
  93 .Lcheck_again:
  94         p0.h = hi(PLL_STAT);
  95         p0.l = lo(PLL_STAT);
  96         R0 = W[P0](Z);
  97         CC = BITTST(R0,5);
  98         if ! CC jump .Lcheck_again;
  99
 100         /* Configure SCLK & CCLK Dividers */
 101         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 102         p0.h = hi(PLL_DIV);
 103         p0.l = lo(PLL_DIV);
 104         w[p0] = r0.l;
 105         ssync;
 106
 107         p0.l = lo(EBIU_SDRRC);
 108         p0.h = hi(EBIU_SDRRC);
 109         r0 = mem_SDRRC;
 110         w[p0] = r0.l;
 111         ssync;
 112
 113         P2.H = hi(EBIU_SDGCTL);
 114         P2.L = lo(EBIU_SDGCTL);
 115         R0 = [P2];
 116         BITCLR (R0, 24);
 117         p0.h = hi(EBIU_SDSTAT);
 118         p0.l = lo(EBIU_SDSTAT);
 119         r2.l = w[p0];
 120         cc = bittst(r2,3);
 121         if !cc jump .Lskip;
 122         NOP;
 123         BITSET (R0, 23);
 124 .Lskip:
 125         [P2] = R0;
 126         SSYNC;
 127
 128         R0.L = lo(mem_SDGCTL);
 129         R0.H = hi(mem_SDGCTL);
 130         R1 = [p2];
 131         R1 = R1 | R0;
 132         [P2] = R1;
 133         SSYNC;
 134
 135         RTS;
 136 ENDPROC(_start_dma_code)
 137 #endif /* CONFIG_BFIN_KERNEL_CLOCK */