arch/blackfin/mach-bf527/include/mach/anomaly.h

   1 /*
   2  * File: include/asm-blackfin/mach-bf527/anomaly.h
   3  * Bugs: Enter bugs at http://blackfin.uclinux.org/
   4  *
   5  * Copyright (C) 2004-2008 Analog Devices Inc.
   6  * Licensed under the GPL-2 or later.
   7  */
   8
   9 /* This file shoule be up to date with:
  10  *  - Revision B, 08/12/2008; ADSP-BF526 Blackfin Processor Anomaly List
  11  *  - Revision E, 08/18/2008; ADSP-BF527 Blackfin Processor Anomaly List
  12  */
  13
  14 #ifndef _MACH_ANOMALY_H_
  15 #define _MACH_ANOMALY_H_
  16
  17 #if defined(__ADSPBF522__) || defined(__ADSPBF524__) || defined(__ADSPBF526__)
  18 # define ANOMALY_BF526 1
  19 #else
  20 # define ANOMALY_BF526 0
  21 #endif
  22 #if defined(__ADSPBF523__) || defined(__ADSPBF525__) || defined(__ADSPBF527__)
  23 # define ANOMALY_BF527 1
  24 #else
  25 # define ANOMALY_BF527 0
  26 #endif
  27
  28 /* Multi-Issue Instruction with dsp32shiftimm in slot1 and P-reg Store in slot2 Not Supported */
  29 #define ANOMALY_05000074 (1)
  30 /* DMA_RUN Bit Is Not Valid after a Peripheral Receive Channel DMA Stops */
  31 #define ANOMALY_05000119 (1)
  32 /* Rx.H Cannot Be Used to Access 16-bit System MMR Registers */
  33 #define ANOMALY_05000122 (1)
  34 /* Spurious Hardware Error from an Access in the Shadow of a Conditional Branch */
  35 #define ANOMALY_05000245 (1)
  36 /* Sensitivity To Noise with Slow Input Edge Rates on External SPORT TX and RX Clocks */
  37 #define ANOMALY_05000265 (1)
  38 /* False Hardware Errors Caused by Fetches at the Boundary of Reserved Memory */
  39 #define ANOMALY_05000310 (1)
  40 /* Errors when SSYNC, CSYNC, or Loads to LT, LB and LC Registers Are Interrupted */
  41 #define ANOMALY_05000312 (ANOMALY_BF527)
  42 /* PPI Is Level-Sensitive on First Transfer In Single Frame Sync Modes */
  43 #define ANOMALY_05000313 (__SILICON_REVISION__ < 2)
  44 /* Incorrect Access of OTP_STATUS During otp_write() Function */
  45 #define ANOMALY_05000328 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  46 /* Disallowed Configuration Prevents Subsequent Allowed Configuration on Host DMA Port */
  47 #define ANOMALY_05000337 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  48 /* Ethernet MAC MDIO Reads Do Not Meet IEEE Specification */
  49 #define ANOMALY_05000341 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  50 /* TWI May Not Operate Correctly Under Certain Signal Termination Conditions */
  51 #define ANOMALY_05000342 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  52 /* USB Calibration Value Is Not Initialized */
  53 #define ANOMALY_05000346 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  54 /* USB Calibration Value to use */
  55 #define ANOMALY_05000346_value 0xE510
  56 /* Preboot Routine Incorrectly Alters Reset Value of USB Register */
  57 #define ANOMALY_05000347 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  58 /* Security Features Are Not Functional */
  59 #define ANOMALY_05000348 (ANOMALY_BF527 && __SILICON_REVISION__ < 1)
  60 /* bfrom_SysControl() Firmware Function Performs Improper System Reset */
  61 #define ANOMALY_05000353 (ANOMALY_BF526)
  62 /* Regulator Programming Blocked when Hibernate Wakeup Source Remains Active */
  63 #define ANOMALY_05000355 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  64 /* Serial Port (SPORT) Multichannel Transmit Failure when Channel 0 Is Disabled */
  65 #define ANOMALY_05000357 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  66 /* Incorrect Revision Number in DSPID Register */
  67 #define ANOMALY_05000364 (ANOMALY_BF527 && __SILICON_REVISION__ == 1)
  68 /* PPI Underflow Error Goes Undetected in ITU-R 656 Mode */
  69 #define ANOMALY_05000366 (1)
  70 /* Incorrect Default CSEL Value in PLL_DIV */
  71 #define ANOMALY_05000368 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  72 /* Possible RETS Register Corruption when Subroutine Is under 5 Cycles in Duration */
  73 #define ANOMALY_05000371 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  74 /* Authentication Fails To Initiate */
  75 #define ANOMALY_05000376 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  76 /* Data Read From L3 Memory by USB DMA May be Corrupted */
  77 #define ANOMALY_05000380 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  78 /* 8-Bit NAND Flash Boot Mode Not Functional */
  79 #define ANOMALY_05000382 (__SILICON_REVISION__ < 2)
  80 /* Host Must Not Read Back During Host DMA Boot */
  81 #define ANOMALY_05000384 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  82 /* Boot from OTP Memory Not Functional */
  83 #define ANOMALY_05000385 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  84 /* bfrom_SysControl() Firmware Routine Not Functional */
  85 #define ANOMALY_05000386 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  86 /* Programmable Preboot Settings Not Functional */
  87 #define ANOMALY_05000387 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  88 /* CRC32 Checksum Support Not Functional */
  89 #define ANOMALY_05000388 (__SILICON_REVISION__ < 2)
  90 /* Reset Vector Must Not Be in SDRAM Memory Space */
  91 #define ANOMALY_05000389 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  92 /* pTempCurrent Not Present in ADI_BOOT_DATA Structure */
  93 #define ANOMALY_05000392 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  94 /* Deprecated Value of dTempByteCount in ADI_BOOT_DATA Structure */
  95 #define ANOMALY_05000393 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  96 /* Log Buffer Not Functional */
  97 #define ANOMALY_05000394 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
  98 /* Hook Routine Not Functional */
  99 #define ANOMALY_05000395 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 100 /* Header Indirect Bit Not Functional */
 101 #define ANOMALY_05000396 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 102 /* BK_ONES, BK_ZEROS, and BK_DATECODE Constants Not Functional */
 103 #define ANOMALY_05000397 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 104 /* SWRESET, DFRESET and WDRESET Bits in the SYSCR Register Not Functional */
 105 #define ANOMALY_05000398 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 106 /* BCODE_NOBOOT in BCODE Field of SYSCR Register Not Functional */
 107 #define ANOMALY_05000399 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 108 /* PPI Data Signals D0 and D8 do not Tristate After Disabling PPI */
 109 #define ANOMALY_05000401 (__SILICON_REVISION__ < 2)
 110 /* Level-Sensitive External GPIO Wakeups May Cause Indefinite Stall */
 111 #define ANOMALY_05000403 (__SILICON_REVISION__ < 2)
 112 /* Lockbox SESR Disallows Certain User Interrupts */
 113 #define ANOMALY_05000404 (__SILICON_REVISION__ < 2)
 114 /* Lockbox SESR Firmware Does Not Save/Restore Full Context */
 115 #define ANOMALY_05000405 (1)
 116 /* Lockbox SESR Firmware Arguments Are Not Retained After First Initialization */
 117 #define ANOMALY_05000407 (__SILICON_REVISION__ < 2)
 118 /* Lockbox Firmware Memory Cleanup Routine Does not Clear Registers */
 119 #define ANOMALY_05000408 (1)
 120 /* Lockbox firmware leaves MDMA0 channel enabled */
 121 #define ANOMALY_05000409 (__SILICON_REVISION__ < 2)
 122 /* Incorrect Default Internal Voltage Regulator Setting */
 123 #define ANOMALY_05000410 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 124 /* bfrom_SysControl() Firmware Function Cannot be Used to Enter Power Saving Modes */
 125 #define ANOMALY_05000411 (__SILICON_REVISION__ < 2)
 126 /* OTP_CHECK_FOR_PREV_WRITE Bit is Not Functional in bfrom_OtpWrite() API */
 127 #define ANOMALY_05000414 (__SILICON_REVISION__ < 2)
 128 /* DEB2_URGENT Bit Not Functional */
 129 #define ANOMALY_05000415 (__SILICON_REVISION__ < 2)
 130 /* Speculative Fetches Can Cause Undesired External FIFO Operations */
 131 #define ANOMALY_05000416 (1)
 132 /* SPORT0 Ignores External TSCLK0 on PG14 When TMR6 is an Output */
 133 #define ANOMALY_05000417 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 134 /* tSFSPE and tHFSPE Do Not Meet Data Sheet Specifications */
 135 #define ANOMALY_05000418 (__SILICON_REVISION__ < 2)
 136 /* USB PLL_STABLE Bit May Not Accurately Reflect the USB PLL's Status */
 137 #define ANOMALY_05000420 (__SILICON_REVISION__ < 2)
 138 /* TWI Fall Time (Tof) May Violate the Minimum I2C Specification */
 139 #define ANOMALY_05000421 (1)
 140 /* TWI Input Capacitance (Ci) May Violate the Maximum I2C Specification */
 141 #define ANOMALY_05000422 (ANOMALY_BF527 && __SILICON_REVISION__ > 1)
 142 /* Certain Ethernet Frames With Errors are Misclassified in RMII Mode */
 143 #define ANOMALY_05000423 (__SILICON_REVISION__ < 2)
 144 /* Internal Voltage Regulator Not Trimmed */
 145 #define ANOMALY_05000424 (ANOMALY_BF527 && __SILICON_REVISION__ < 2)
 146 /* Multichannel SPORT Channel Misalignment Under Specific Configuration */
 147 #define ANOMALY_05000425 (__SILICON_REVISION__ < 2)
 148 /* Speculative Fetches of Indirect-Pointer Instructions Can Cause Spurious Hardware Errors */
 149 #define ANOMALY_05000426 (1)
 150 /* WB_EDGE Bit in NFC_IRQSTAT Incorrectly Reflects Buffer Status Instead of IRQ Status */
 151 #define ANOMALY_05000429 (__SILICON_REVISION__ < 2)
 152 /* Software System Reset Corrupts PLL_LOCKCNT Register */
 153 #define ANOMALY_05000430 (ANOMALY_BF527 && __SILICON_REVISION__ > 1)
 154 /* bfrom_SysControl() Does Not Clear SIC_IWR1 Before Executing PLL Programming Sequence */
 155 #define ANOMALY_05000432 (ANOMALY_BF526)
 156
 157 /* Anomalies that don't exist on this proc */
 158 #define ANOMALY_05000125 (0)
 159 #define ANOMALY_05000158 (0)
 160 #define ANOMALY_05000183 (0)
 161 #define ANOMALY_05000198 (0)
 162 #define ANOMALY_05000230 (0)
 163 #define ANOMALY_05000244 (0)
 164 #define ANOMALY_05000261 (0)
 165 #define ANOMALY_05000263 (0)
 166 #define ANOMALY_05000266 (0)
 167 #define ANOMALY_05000273 (0)
 168 #define ANOMALY_05000285 (0)
 169 #define ANOMALY_05000307 (0)
 170 #define ANOMALY_05000311 (0)
 171 #define ANOMALY_05000323 (0)
 172 #define ANOMALY_05000363 (0)
 173
 174 #endif