mfd: Fix twl-irq function declaration warnings
[sfrench/cifs-2.6.git] / arch / blackfin / Kconfig
1 #
2 # For a description of the syntax of this configuration file,
3 # see Documentation/kbuild/kconfig-language.txt.
4 #
5
6 mainmenu "Blackfin Kernel Configuration"
7
8 config SYMBOL_PREFIX
9         string
10         default "_"
11
12 config MMU
13         def_bool n
14
15 config FPU
16         def_bool n
17
18 config RWSEM_GENERIC_SPINLOCK
19         def_bool y
20
21 config RWSEM_XCHGADD_ALGORITHM
22         def_bool n
23
24 config BLACKFIN
25         def_bool y
26         select HAVE_ARCH_KGDB
27         select HAVE_ARCH_TRACEHOOK
28         select HAVE_DYNAMIC_FTRACE
29         select HAVE_FTRACE_MCOUNT_RECORD
30         select HAVE_FUNCTION_GRAPH_TRACER
31         select HAVE_FUNCTION_TRACER
32         select HAVE_FUNCTION_TRACE_MCOUNT_TEST
33         select HAVE_IDE
34         select HAVE_KERNEL_GZIP if RAMKERNEL
35         select HAVE_KERNEL_BZIP2 if RAMKERNEL
36         select HAVE_KERNEL_LZMA if RAMKERNEL
37         select HAVE_KERNEL_LZO if RAMKERNEL
38         select HAVE_OPROFILE
39         select ARCH_WANT_OPTIONAL_GPIOLIB
40
41 config GENERIC_CSUM
42         def_bool y
43
44 config GENERIC_BUG
45         def_bool y
46         depends on BUG
47
48 config ZONE_DMA
49         def_bool y
50
51 config GENERIC_FIND_NEXT_BIT
52         def_bool y
53
54 config GENERIC_HARDIRQS
55         def_bool y
56
57 config GENERIC_IRQ_PROBE
58         def_bool y
59
60 config GENERIC_HARDIRQS_NO__DO_IRQ
61         def_bool y
62
63 config GENERIC_GPIO
64         def_bool y
65
66 config FORCE_MAX_ZONEORDER
67         int
68         default "14"
69
70 config GENERIC_CALIBRATE_DELAY
71         def_bool y
72
73 config LOCKDEP_SUPPORT
74         def_bool y
75
76 config STACKTRACE_SUPPORT
77         def_bool y
78
79 config TRACE_IRQFLAGS_SUPPORT
80         def_bool y
81
82 source "init/Kconfig"
83
84 source "kernel/Kconfig.preempt"
85
86 source "kernel/Kconfig.freezer"
87
88 menu "Blackfin Processor Options"
89
90 comment "Processor and Board Settings"
91
92 choice
93         prompt "CPU"
94         default BF533
95
96 config BF512
97         bool "BF512"
98         help
99           BF512 Processor Support.
100
101 config BF514
102         bool "BF514"
103         help
104           BF514 Processor Support.
105
106 config BF516
107         bool "BF516"
108         help
109           BF516 Processor Support.
110
111 config BF518
112         bool "BF518"
113         help
114           BF518 Processor Support.
115
116 config BF522
117         bool "BF522"
118         help
119           BF522 Processor Support.
120
121 config BF523
122         bool "BF523"
123         help
124           BF523 Processor Support.
125
126 config BF524
127         bool "BF524"
128         help
129           BF524 Processor Support.
130
131 config BF525
132         bool "BF525"
133         help
134           BF525 Processor Support.
135
136 config BF526
137         bool "BF526"
138         help
139           BF526 Processor Support.
140
141 config BF527
142         bool "BF527"
143         help
144           BF527 Processor Support.
145
146 config BF531
147         bool "BF531"
148         help
149           BF531 Processor Support.
150
151 config BF532
152         bool "BF532"
153         help
154           BF532 Processor Support.
155
156 config BF533
157         bool "BF533"
158         help
159           BF533 Processor Support.
160
161 config BF534
162         bool "BF534"
163         help
164           BF534 Processor Support.
165
166 config BF536
167         bool "BF536"
168         help
169           BF536 Processor Support.
170
171 config BF537
172         bool "BF537"
173         help
174           BF537 Processor Support.
175
176 config BF538
177         bool "BF538"
178         help
179           BF538 Processor Support.
180
181 config BF539
182         bool "BF539"
183         help
184           BF539 Processor Support.
185
186 config BF542_std
187         bool "BF542"
188         help
189           BF542 Processor Support.
190
191 config BF542M
192         bool "BF542m"
193         help
194           BF542 Processor Support.
195
196 config BF544_std
197         bool "BF544"
198         help
199           BF544 Processor Support.
200
201 config BF544M
202         bool "BF544m"
203         help
204           BF544 Processor Support.
205
206 config BF547_std
207         bool "BF547"
208         help
209           BF547 Processor Support.
210
211 config BF547M
212         bool "BF547m"
213         help
214           BF547 Processor Support.
215
216 config BF548_std
217         bool "BF548"
218         help
219           BF548 Processor Support.
220
221 config BF548M
222         bool "BF548m"
223         help
224           BF548 Processor Support.
225
226 config BF549_std
227         bool "BF549"
228         help
229           BF549 Processor Support.
230
231 config BF549M
232         bool "BF549m"
233         help
234           BF549 Processor Support.
235
236 config BF561
237         bool "BF561"
238         help
239           BF561 Processor Support.
240
241 endchoice
242
243 config SMP
244         depends on BF561
245         select TICKSOURCE_CORETMR
246         bool "Symmetric multi-processing support"
247         ---help---
248           This enables support for systems with more than one CPU,
249           like the dual core BF561. If you have a system with only one
250           CPU, say N. If you have a system with more than one CPU, say Y.
251
252           If you don't know what to do here, say N.
253
254 config NR_CPUS
255         int
256         depends on SMP
257         default 2 if BF561
258
259 config HOTPLUG_CPU
260         bool "Support for hot-pluggable CPUs"
261         depends on SMP && HOTPLUG
262         default y
263
264 config IRQ_PER_CPU
265         bool
266         depends on SMP
267         default y
268
269 config HAVE_LEGACY_PER_CPU_AREA
270         def_bool y
271         depends on SMP
272
273 config BF_REV_MIN
274         int
275         default 0 if (BF51x || BF52x || (BF54x && !BF54xM))
276         default 2 if (BF537 || BF536 || BF534)
277         default 3 if (BF561 || BF533 || BF532 || BF531 || BF54xM)
278         default 4 if (BF538 || BF539)
279
280 config BF_REV_MAX
281         int
282         default 2 if (BF51x || BF52x || (BF54x && !BF54xM))
283         default 3 if (BF537 || BF536 || BF534 || BF54xM)
284         default 5 if (BF561 || BF538 || BF539)
285         default 6 if (BF533 || BF532 || BF531)
286
287 choice
288         prompt "Silicon Rev"
289         default BF_REV_0_0 if (BF51x || BF52x)
290         default BF_REV_0_2 if (BF534 || BF536 || BF537 || (BF54x && !BF54xM))
291         default BF_REV_0_3 if (BF531 || BF532 || BF533 || BF54xM || BF561)
292
293 config BF_REV_0_0
294         bool "0.0"
295         depends on (BF51x || BF52x || (BF54x && !BF54xM))
296
297 config BF_REV_0_1
298         bool "0.1"
299         depends on (BF51x || BF52x || (BF54x && !BF54xM))
300
301 config BF_REV_0_2
302         bool "0.2"
303         depends on (BF51x || BF52x || BF537 || BF536 || BF534 || (BF54x && !BF54xM))
304
305 config BF_REV_0_3
306         bool "0.3"
307         depends on (BF54xM || BF561 || BF537 || BF536 || BF534 || BF533 || BF532 || BF531)
308
309 config BF_REV_0_4
310         bool "0.4"
311         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
312
313 config BF_REV_0_5
314         bool "0.5"
315         depends on (BF561 || BF533 || BF532 || BF531 || BF538 || BF539)
316
317 config BF_REV_0_6
318         bool "0.6"
319         depends on (BF533 || BF532 || BF531)
320
321 config BF_REV_ANY
322         bool "any"
323
324 config BF_REV_NONE
325         bool "none"
326
327 endchoice
328
329 config BF53x
330         bool
331         depends on (BF531 || BF532 || BF533 || BF534 || BF536 || BF537)
332         default y
333
334 config MEM_MT48LC64M4A2FB_7E
335         bool
336         depends on (BFIN533_STAMP)
337         default y
338
339 config MEM_MT48LC16M16A2TG_75
340         bool
341         depends on (BFIN533_EZKIT || BFIN561_EZKIT \
342                 || BFIN533_BLUETECHNIX_CM || BFIN537_BLUETECHNIX_CM_E \
343                 || BFIN537_BLUETECHNIX_CM_U || H8606_HVSISTEMAS \
344                 || BFIN527_BLUETECHNIX_CM)
345         default y
346
347 config MEM_MT48LC32M8A2_75
348         bool
349         depends on (BFIN518F_EZBRD || BFIN537_STAMP || PNAV10 || BFIN538_EZKIT)
350         default y
351
352 config MEM_MT48LC8M32B2B5_7
353         bool
354         depends on (BFIN561_BLUETECHNIX_CM)
355         default y
356
357 config MEM_MT48LC32M16A2TG_75
358         bool
359         depends on (BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN532_IP0X || BLACKSTAMP || BFIN527_AD7160EVAL)
360         default y
361
362 config MEM_MT48H32M16LFCJ_75
363         bool
364         depends on (BFIN526_EZBRD)
365         default y
366
367 source "arch/blackfin/mach-bf518/Kconfig"
368 source "arch/blackfin/mach-bf527/Kconfig"
369 source "arch/blackfin/mach-bf533/Kconfig"
370 source "arch/blackfin/mach-bf561/Kconfig"
371 source "arch/blackfin/mach-bf537/Kconfig"
372 source "arch/blackfin/mach-bf538/Kconfig"
373 source "arch/blackfin/mach-bf548/Kconfig"
374
375 menu "Board customizations"
376
377 config CMDLINE_BOOL
378         bool "Default bootloader kernel arguments"
379
380 config CMDLINE
381         string "Initial kernel command string"
382         depends on CMDLINE_BOOL
383         default "console=ttyBF0,57600"
384         help
385           If you don't have a boot loader capable of passing a command line string
386           to the kernel, you may specify one here. As a minimum, you should specify
387           the memory size and the root device (e.g., mem=8M, root=/dev/nfs).
388
389 config BOOT_LOAD
390         hex "Kernel load address for booting"
391         default "0x1000"
392         range 0x1000 0x20000000
393         help
394           This option allows you to set the load address of the kernel.
395           This can be useful if you are on a board which has a small amount
396           of memory or you wish to reserve some memory at the beginning of
397           the address space.
398
399           Note that you need to keep this value above 4k (0x1000) as this
400           memory region is used to capture NULL pointer references as well
401           as some core kernel functions.
402
403 config ROM_BASE
404         hex "Kernel ROM Base"
405         depends on ROMKERNEL
406         default "0x20040040"
407         range 0x20000000 0x20400000 if !(BF54x || BF561)
408         range 0x20000000 0x30000000 if (BF54x || BF561)
409         help
410           Make sure your ROM base does not include any file-header
411           information that is prepended to the kernel.
412
413           For example, the bootable U-Boot format (created with
414           mkimage) has a 64 byte header (0x40).  So while the image
415           you write to flash might start at say 0x20080000, you have
416           to add 0x40 to get the kernel's ROM base as it will come
417           after the header.
418
419 comment "Clock/PLL Setup"
420
421 config CLKIN_HZ
422         int "Frequency of the crystal on the board in Hz"
423         default "10000000" if BFIN532_IP0X
424         default "11059200" if BFIN533_STAMP
425         default "24576000" if PNAV10
426         default "25000000" # most people use this
427         default "27000000" if BFIN533_EZKIT
428         default "30000000" if BFIN561_EZKIT
429         default "24000000" if BFIN527_AD7160EVAL
430         help
431           The frequency of CLKIN crystal oscillator on the board in Hz.
432           Warning: This value should match the crystal on the board. Otherwise,
433           peripherals won't work properly.
434
435 config BFIN_KERNEL_CLOCK
436         bool "Re-program Clocks while Kernel boots?"
437         default n
438         help
439           This option decides if kernel clocks are re-programed from the
440           bootloader settings. If the clocks are not set, the SDRAM settings
441           are also not changed, and the Bootloader does 100% of the hardware
442           configuration.
443
444 config PLL_BYPASS
445         bool "Bypass PLL"
446         depends on BFIN_KERNEL_CLOCK
447         default n
448
449 config CLKIN_HALF
450         bool "Half Clock In"
451         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
452         default n
453         help
454           If this is set the clock will be divided by 2, before it goes to the PLL.
455
456 config VCO_MULT
457         int "VCO Multiplier"
458         depends on BFIN_KERNEL_CLOCK && (! PLL_BYPASS)
459         range 1 64
460         default "22" if BFIN533_EZKIT
461         default "45" if BFIN533_STAMP
462         default "20" if (BFIN537_STAMP || BFIN527_EZKIT || BFIN527_EZKIT_V2 || BFIN548_EZKIT || BFIN548_BLUETECHNIX_CM || BFIN538_EZKIT)
463         default "22" if BFIN533_BLUETECHNIX_CM
464         default "20" if (BFIN537_BLUETECHNIX_CM_E || BFIN537_BLUETECHNIX_CM_U || BFIN527_BLUETECHNIX_CM || BFIN561_BLUETECHNIX_CM)
465         default "20" if BFIN561_EZKIT
466         default "16" if (H8606_HVSISTEMAS || BLACKSTAMP || BFIN526_EZBRD || BFIN518F_EZBRD)
467         default "25" if BFIN527_AD7160EVAL
468         help
469           This controls the frequency of the on-chip PLL. This can be between 1 and 64.
470           PLL Frequency = (Crystal Frequency) * (this setting)
471
472 choice
473         prompt "Core Clock Divider"
474         depends on BFIN_KERNEL_CLOCK
475         default CCLK_DIV_1
476         help
477           This sets the frequency of the core. It can be 1, 2, 4 or 8
478           Core Frequency = (PLL frequency) / (this setting)
479
480 config CCLK_DIV_1
481         bool "1"
482
483 config CCLK_DIV_2
484         bool "2"
485
486 config CCLK_DIV_4
487         bool "4"
488
489 config CCLK_DIV_8
490         bool "8"
491 endchoice
492
493 config SCLK_DIV
494         int "System Clock Divider"
495         depends on BFIN_KERNEL_CLOCK
496         range 1 15
497         default 5
498         help
499           This sets the frequency of the system clock (including SDRAM or DDR).
500           This can be between 1 and 15
501           System Clock = (PLL frequency) / (this setting)
502
503 choice
504         prompt "DDR SDRAM Chip Type"
505         depends on BFIN_KERNEL_CLOCK
506         depends on BF54x
507         default MEM_MT46V32M16_5B
508
509 config MEM_MT46V32M16_6T
510         bool "MT46V32M16_6T"
511
512 config MEM_MT46V32M16_5B
513         bool "MT46V32M16_5B"
514 endchoice
515
516 choice
517         prompt "DDR/SDRAM Timing"
518         depends on BFIN_KERNEL_CLOCK
519         default BFIN_KERNEL_CLOCK_MEMINIT_CALC
520         help
521           This option allows you to specify Blackfin SDRAM/DDR Timing parameters
522           The calculated SDRAM timing parameters may not be 100%
523           accurate - This option is therefore marked experimental.
524
525 config BFIN_KERNEL_CLOCK_MEMINIT_CALC
526         bool "Calculate Timings (EXPERIMENTAL)"
527         depends on EXPERIMENTAL
528
529 config BFIN_KERNEL_CLOCK_MEMINIT_SPEC
530         bool "Provide accurate Timings based on target SCLK"
531         help
532           Please consult the Blackfin Hardware Reference Manuals as well
533           as the memory device datasheet.
534           http://docs.blackfin.uclinux.org/doku.php?id=bfin:sdram
535 endchoice
536
537 menu "Memory Init Control"
538         depends on BFIN_KERNEL_CLOCK_MEMINIT_SPEC
539
540 config MEM_DDRCTL0
541         depends on BF54x
542         hex "DDRCTL0"
543         default 0x0
544
545 config MEM_DDRCTL1
546         depends on BF54x
547         hex "DDRCTL1"
548         default 0x0
549
550 config MEM_DDRCTL2
551         depends on BF54x
552         hex "DDRCTL2"
553         default 0x0
554
555 config MEM_EBIU_DDRQUE
556         depends on BF54x
557         hex "DDRQUE"
558         default 0x0
559
560 config MEM_SDRRC
561         depends on !BF54x
562         hex "SDRRC"
563         default 0x0
564
565 config MEM_SDGCTL
566         depends on !BF54x
567         hex "SDGCTL"
568         default 0x0
569 endmenu
570
571 #
572 # Max & Min Speeds for various Chips
573 #
574 config MAX_VCO_HZ
575         int
576         default 400000000 if BF512
577         default 400000000 if BF514
578         default 400000000 if BF516
579         default 400000000 if BF518
580         default 400000000 if BF522
581         default 600000000 if BF523
582         default 400000000 if BF524
583         default 600000000 if BF525
584         default 400000000 if BF526
585         default 600000000 if BF527
586         default 400000000 if BF531
587         default 400000000 if BF532
588         default 750000000 if BF533
589         default 500000000 if BF534
590         default 400000000 if BF536
591         default 600000000 if BF537
592         default 533333333 if BF538
593         default 533333333 if BF539
594         default 600000000 if BF542
595         default 533333333 if BF544
596         default 600000000 if BF547
597         default 600000000 if BF548
598         default 533333333 if BF549
599         default 600000000 if BF561
600
601 config MIN_VCO_HZ
602         int
603         default 50000000
604
605 config MAX_SCLK_HZ
606         int
607         default 133333333
608
609 config MIN_SCLK_HZ
610         int
611         default 27000000
612
613 comment "Kernel Timer/Scheduler"
614
615 source kernel/Kconfig.hz
616
617 config GENERIC_CLOCKEVENTS
618         bool "Generic clock events"
619         default y
620
621 menu "Clock event device"
622         depends on GENERIC_CLOCKEVENTS
623 config TICKSOURCE_GPTMR0
624         bool "GPTimer0"
625         depends on !SMP
626         select BFIN_GPTIMERS
627
628 config TICKSOURCE_CORETMR
629         bool "Core timer"
630         default y
631 endmenu
632
633 menu "Clock souce"
634         depends on GENERIC_CLOCKEVENTS
635 config CYCLES_CLOCKSOURCE
636         bool "CYCLES"
637         default y
638         depends on !BFIN_SCRATCH_REG_CYCLES
639         depends on !SMP
640         help
641           If you say Y here, you will enable support for using the 'cycles'
642           registers as a clock source.  Doing so means you will be unable to
643           safely write to the 'cycles' register during runtime.  You will
644           still be able to read it (such as for performance monitoring), but
645           writing the registers will most likely crash the kernel.
646
647 config GPTMR0_CLOCKSOURCE
648         bool "GPTimer0"
649         select BFIN_GPTIMERS
650         depends on !TICKSOURCE_GPTMR0
651 endmenu
652
653 config ARCH_USES_GETTIMEOFFSET
654         depends on !GENERIC_CLOCKEVENTS
655         def_bool y
656
657 source kernel/time/Kconfig
658
659 comment "Misc"
660
661 choice
662         prompt "Blackfin Exception Scratch Register"
663         default BFIN_SCRATCH_REG_RETN
664         help
665           Select the resource to reserve for the Exception handler:
666             - RETN: Non-Maskable Interrupt (NMI)
667             - RETE: Exception Return (JTAG/ICE)
668             - CYCLES: Performance counter
669
670           If you are unsure, please select "RETN".
671
672 config BFIN_SCRATCH_REG_RETN
673         bool "RETN"
674         help
675           Use the RETN register in the Blackfin exception handler
676           as a stack scratch register.  This means you cannot
677           safely use NMI on the Blackfin while running Linux, but
678           you can debug the system with a JTAG ICE and use the
679           CYCLES performance registers.
680
681           If you are unsure, please select "RETN".
682
683 config BFIN_SCRATCH_REG_RETE
684         bool "RETE"
685         help
686           Use the RETE register in the Blackfin exception handler
687           as a stack scratch register.  This means you cannot
688           safely use a JTAG ICE while debugging a Blackfin board,
689           but you can safely use the CYCLES performance registers
690           and the NMI.
691
692           If you are unsure, please select "RETN".
693
694 config BFIN_SCRATCH_REG_CYCLES
695         bool "CYCLES"
696         help
697           Use the CYCLES register in the Blackfin exception handler
698           as a stack scratch register.  This means you cannot
699           safely use the CYCLES performance registers on a Blackfin
700           board at anytime, but you can debug the system with a JTAG
701           ICE and use the NMI.
702
703           If you are unsure, please select "RETN".
704
705 endchoice
706
707 endmenu
708
709
710 menu "Blackfin Kernel Optimizations"
711         depends on !SMP
712
713 comment "Memory Optimizations"
714
715 config I_ENTRY_L1
716         bool "Locate interrupt entry code in L1 Memory"
717         default y
718         help
719           If enabled, interrupt entry code (STORE/RESTORE CONTEXT) is linked
720           into L1 instruction memory. (less latency)
721
722 config EXCPT_IRQ_SYSC_L1
723         bool "Locate entire ASM lowlevel exception / interrupt - Syscall and CPLB handler code in L1 Memory"
724         default y
725         help
726           If enabled, the entire ASM lowlevel exception and interrupt entry code
727           (STORE/RESTORE CONTEXT) is linked into L1 instruction memory.
728           (less latency)
729
730 config DO_IRQ_L1
731         bool "Locate frequently called do_irq dispatcher function in L1 Memory"
732         default y
733         help
734           If enabled, the frequently called do_irq dispatcher function is linked
735           into L1 instruction memory. (less latency)
736
737 config CORE_TIMER_IRQ_L1
738         bool "Locate frequently called timer_interrupt() function in L1 Memory"
739         default y
740         help
741           If enabled, the frequently called timer_interrupt() function is linked
742           into L1 instruction memory. (less latency)
743
744 config IDLE_L1
745         bool "Locate frequently idle function in L1 Memory"
746         default y
747         help
748           If enabled, the frequently called idle function is linked
749           into L1 instruction memory. (less latency)
750
751 config SCHEDULE_L1
752         bool "Locate kernel schedule function in L1 Memory"
753         default y
754         help
755           If enabled, the frequently called kernel schedule is linked
756           into L1 instruction memory. (less latency)
757
758 config ARITHMETIC_OPS_L1
759         bool "Locate kernel owned arithmetic functions in L1 Memory"
760         default y
761         help
762           If enabled, arithmetic functions are linked
763           into L1 instruction memory. (less latency)
764
765 config ACCESS_OK_L1
766         bool "Locate access_ok function in L1 Memory"
767         default y
768         help
769           If enabled, the access_ok function is linked
770           into L1 instruction memory. (less latency)
771
772 config MEMSET_L1
773         bool "Locate memset function in L1 Memory"
774         default y
775         help
776           If enabled, the memset function is linked
777           into L1 instruction memory. (less latency)
778
779 config MEMCPY_L1
780         bool "Locate memcpy function in L1 Memory"
781         default y
782         help
783           If enabled, the memcpy function is linked
784           into L1 instruction memory. (less latency)
785
786 config STRCMP_L1
787         bool "locate strcmp function in L1 Memory"
788         default y
789         help
790           If enabled, the strcmp function is linked
791           into L1 instruction memory (less latency).
792
793 config STRNCMP_L1
794         bool "locate strncmp function in L1 Memory"
795         default y
796         help
797           If enabled, the strncmp function is linked
798           into L1 instruction memory (less latency).
799
800 config STRCPY_L1
801         bool "locate strcpy function in L1 Memory"
802         default y
803         help
804           If enabled, the strcpy function is linked
805           into L1 instruction memory (less latency).
806
807 config STRNCPY_L1
808         bool "locate strncpy function in L1 Memory"
809         default y
810         help
811           If enabled, the strncpy function is linked
812           into L1 instruction memory (less latency).
813
814 config SYS_BFIN_SPINLOCK_L1
815         bool "Locate sys_bfin_spinlock function in L1 Memory"
816         default y
817         help
818           If enabled, sys_bfin_spinlock function is linked
819           into L1 instruction memory. (less latency)
820
821 config IP_CHECKSUM_L1
822         bool "Locate IP Checksum function in L1 Memory"
823         default n
824         help
825           If enabled, the IP Checksum function is linked
826           into L1 instruction memory. (less latency)
827
828 config CACHELINE_ALIGNED_L1
829         bool "Locate cacheline_aligned data to L1 Data Memory"
830         default y if !BF54x
831         default n if BF54x
832         depends on !BF531
833         help
834           If enabled, cacheline_aligned data is linked
835           into L1 data memory. (less latency)
836
837 config SYSCALL_TAB_L1
838         bool "Locate Syscall Table L1 Data Memory"
839         default n
840         depends on !BF531
841         help
842           If enabled, the Syscall LUT is linked
843           into L1 data memory. (less latency)
844
845 config CPLB_SWITCH_TAB_L1
846         bool "Locate CPLB Switch Tables L1 Data Memory"
847         default n
848         depends on !BF531
849         help
850           If enabled, the CPLB Switch Tables are linked
851           into L1 data memory. (less latency)
852
853 config CACHE_FLUSH_L1
854         bool "Locate cache flush funcs in L1 Inst Memory"
855         default y
856         help
857           If enabled, the Blackfin cache flushing functions are linked
858           into L1 instruction memory.
859
860           Note that this might be required to address anomalies, but
861           these functions are pretty small, so it shouldn't be too bad.
862           If you are using a processor affected by an anomaly, the build
863           system will double check for you and prevent it.
864
865 config APP_STACK_L1
866         bool "Support locating application stack in L1 Scratch Memory"
867         default y
868         help
869           If enabled the application stack can be located in L1
870           scratch memory (less latency).
871
872           Currently only works with FLAT binaries.
873
874 config EXCEPTION_L1_SCRATCH
875         bool "Locate exception stack in L1 Scratch Memory"
876         default n
877         depends on !APP_STACK_L1
878         help
879           Whenever an exception occurs, use the L1 Scratch memory for
880           stack storage.  You cannot place the stacks of FLAT binaries
881           in L1 when using this option.
882
883           If you don't use L1 Scratch, then you should say Y here.
884
885 comment "Speed Optimizations"
886 config BFIN_INS_LOWOVERHEAD
887         bool "ins[bwl] low overhead, higher interrupt latency"
888         default y
889         help
890           Reads on the Blackfin are speculative. In Blackfin terms, this means
891           they can be interrupted at any time (even after they have been issued
892           on to the external bus), and re-issued after the interrupt occurs.
893           For memory - this is not a big deal, since memory does not change if
894           it sees a read.
895
896           If a FIFO is sitting on the end of the read, it will see two reads,
897           when the core only sees one since the FIFO receives both the read
898           which is cancelled (and not delivered to the core) and the one which
899           is re-issued (which is delivered to the core).
900
901           To solve this, interrupts are turned off before reads occur to
902           I/O space. This option controls which the overhead/latency of
903           controlling interrupts during this time
904            "n" turns interrupts off every read
905                 (higher overhead, but lower interrupt latency)
906            "y" turns interrupts off every loop
907                 (low overhead, but longer interrupt latency)
908
909           default behavior is to leave this set to on (type "Y"). If you are experiencing
910           interrupt latency issues, it is safe and OK to turn this off.
911
912 endmenu
913
914 choice
915         prompt "Kernel executes from"
916         help
917           Choose the memory type that the kernel will be running in.
918
919 config RAMKERNEL
920         bool "RAM"
921         help
922           The kernel will be resident in RAM when running.
923
924 config ROMKERNEL
925         bool "ROM"
926         help
927           The kernel will be resident in FLASH/ROM when running.
928
929 endchoice
930
931 # Common code uses "ROMKERNEL" or "XIP_KERNEL", so define both
932 config XIP_KERNEL
933         bool
934         default y
935         depends on ROMKERNEL
936
937 source "mm/Kconfig"
938
939 config BFIN_GPTIMERS
940         tristate "Enable Blackfin General Purpose Timers API"
941         default n
942         help
943           Enable support for the General Purpose Timers API.  If you
944           are unsure, say N.
945
946           To compile this driver as a module, choose M here: the module
947           will be called gptimers.
948
949 choice
950         prompt "Uncached DMA region"
951         default DMA_UNCACHED_1M
952 config DMA_UNCACHED_4M
953         bool "Enable 4M DMA region"
954 config DMA_UNCACHED_2M
955         bool "Enable 2M DMA region"
956 config DMA_UNCACHED_1M
957         bool "Enable 1M DMA region"
958 config DMA_UNCACHED_512K
959         bool "Enable 512K DMA region"
960 config DMA_UNCACHED_256K
961         bool "Enable 256K DMA region"
962 config DMA_UNCACHED_128K
963         bool "Enable 128K DMA region"
964 config DMA_UNCACHED_NONE
965         bool "Disable DMA region"
966 endchoice
967
968
969 comment "Cache Support"
970
971 config BFIN_ICACHE
972         bool "Enable ICACHE"
973         default y
974 config BFIN_EXTMEM_ICACHEABLE
975         bool "Enable ICACHE for external memory"
976         depends on BFIN_ICACHE
977         default y
978 config BFIN_L2_ICACHEABLE
979         bool "Enable ICACHE for L2 SRAM"
980         depends on BFIN_ICACHE
981         depends on BF54x || BF561
982         default n
983
984 config BFIN_DCACHE
985         bool "Enable DCACHE"
986         default y
987 config BFIN_DCACHE_BANKA
988         bool "Enable only 16k BankA DCACHE - BankB is SRAM"
989         depends on BFIN_DCACHE && !BF531
990         default n
991 config BFIN_EXTMEM_DCACHEABLE
992         bool "Enable DCACHE for external memory"
993         depends on BFIN_DCACHE
994         default y
995 choice
996         prompt "External memory DCACHE policy"
997         depends on BFIN_EXTMEM_DCACHEABLE
998         default BFIN_EXTMEM_WRITEBACK if !SMP
999         default BFIN_EXTMEM_WRITETHROUGH if SMP
1000 config BFIN_EXTMEM_WRITEBACK
1001         bool "Write back"
1002         depends on !SMP
1003         help
1004           Write Back Policy:
1005             Cached data will be written back to SDRAM only when needed.
1006             This can give a nice increase in performance, but beware of
1007             broken drivers that do not properly invalidate/flush their
1008             cache.
1009
1010           Write Through Policy:
1011             Cached data will always be written back to SDRAM when the
1012             cache is updated.  This is a completely safe setting, but
1013             performance is worse than Write Back.
1014
1015           If you are unsure of the options and you want to be safe,
1016           then go with Write Through.
1017
1018 config BFIN_EXTMEM_WRITETHROUGH
1019         bool "Write through"
1020         help
1021           Write Back Policy:
1022             Cached data will be written back to SDRAM only when needed.
1023             This can give a nice increase in performance, but beware of
1024             broken drivers that do not properly invalidate/flush their
1025             cache.
1026
1027           Write Through Policy:
1028             Cached data will always be written back to SDRAM when the
1029             cache is updated.  This is a completely safe setting, but
1030             performance is worse than Write Back.
1031
1032           If you are unsure of the options and you want to be safe,
1033           then go with Write Through.
1034
1035 endchoice
1036
1037 config BFIN_L2_DCACHEABLE
1038         bool "Enable DCACHE for L2 SRAM"
1039         depends on BFIN_DCACHE
1040         depends on (BF54x || BF561) && !SMP
1041         default n
1042 choice
1043         prompt "L2 SRAM DCACHE policy"
1044         depends on BFIN_L2_DCACHEABLE
1045         default BFIN_L2_WRITEBACK
1046 config BFIN_L2_WRITEBACK
1047         bool "Write back"
1048
1049 config BFIN_L2_WRITETHROUGH
1050         bool "Write through"
1051 endchoice
1052
1053
1054 comment "Memory Protection Unit"
1055 config MPU
1056         bool "Enable the memory protection unit (EXPERIMENTAL)"
1057         default n
1058         help
1059           Use the processor's MPU to protect applications from accessing
1060           memory they do not own.  This comes at a performance penalty
1061           and is recommended only for debugging.
1062
1063 comment "Asynchronous Memory Configuration"
1064
1065 menu "EBIU_AMGCTL Global Control"
1066 config C_AMCKEN
1067         bool "Enable CLKOUT"
1068         default y
1069
1070 config C_CDPRIO
1071         bool "DMA has priority over core for ext. accesses"
1072         default n
1073
1074 config C_B0PEN
1075         depends on BF561
1076         bool "Bank 0 16 bit packing enable"
1077         default y
1078
1079 config C_B1PEN
1080         depends on BF561
1081         bool "Bank 1 16 bit packing enable"
1082         default y
1083
1084 config C_B2PEN
1085         depends on BF561
1086         bool "Bank 2 16 bit packing enable"
1087         default y
1088
1089 config C_B3PEN
1090         depends on BF561
1091         bool "Bank 3 16 bit packing enable"
1092         default n
1093
1094 choice
1095         prompt "Enable Asynchronous Memory Banks"
1096         default C_AMBEN_ALL
1097
1098 config C_AMBEN
1099         bool "Disable All Banks"
1100
1101 config C_AMBEN_B0
1102         bool "Enable Bank 0"
1103
1104 config C_AMBEN_B0_B1
1105         bool "Enable Bank 0 & 1"
1106
1107 config C_AMBEN_B0_B1_B2
1108         bool "Enable Bank 0 & 1 & 2"
1109
1110 config C_AMBEN_ALL
1111         bool "Enable All Banks"
1112 endchoice
1113 endmenu
1114
1115 menu "EBIU_AMBCTL Control"
1116 config BANK_0
1117         hex "Bank 0 (AMBCTL0.L)"
1118         default 0x7BB0
1119         help
1120           These are the low 16 bits of the EBIU_AMBCTL0 MMR which are
1121           used to control the Asynchronous Memory Bank 0 settings.
1122
1123 config BANK_1
1124         hex "Bank 1 (AMBCTL0.H)"
1125         default 0x7BB0
1126         default 0x5558 if BF54x
1127         help
1128           These are the high 16 bits of the EBIU_AMBCTL0 MMR which are
1129           used to control the Asynchronous Memory Bank 1 settings.
1130
1131 config BANK_2
1132         hex "Bank 2 (AMBCTL1.L)"
1133         default 0x7BB0
1134         help
1135           These are the low 16 bits of the EBIU_AMBCTL1 MMR which are
1136           used to control the Asynchronous Memory Bank 2 settings.
1137
1138 config BANK_3
1139         hex "Bank 3 (AMBCTL1.H)"
1140         default 0x99B3
1141         help
1142           These are the high 16 bits of the EBIU_AMBCTL1 MMR which are
1143           used to control the Asynchronous Memory Bank 3 settings.
1144
1145 endmenu
1146
1147 config EBIU_MBSCTLVAL
1148         hex "EBIU Bank Select Control Register"
1149         depends on BF54x
1150         default 0
1151
1152 config EBIU_MODEVAL
1153         hex "Flash Memory Mode Control Register"
1154         depends on BF54x
1155         default 1
1156
1157 config EBIU_FCTLVAL
1158         hex "Flash Memory Bank Control Register"
1159         depends on BF54x
1160         default 6
1161 endmenu
1162
1163 #############################################################################
1164 menu "Bus options (PCI, PCMCIA, EISA, MCA, ISA)"
1165
1166 config PCI
1167         bool "PCI support"
1168         depends on BROKEN
1169         help
1170           Support for PCI bus.
1171
1172 source "drivers/pci/Kconfig"
1173
1174 source "drivers/pcmcia/Kconfig"
1175
1176 source "drivers/pci/hotplug/Kconfig"
1177
1178 endmenu
1179
1180 menu "Executable file formats"
1181
1182 source "fs/Kconfig.binfmt"
1183
1184 endmenu
1185
1186 menu "Power management options"
1187
1188 source "kernel/power/Kconfig"
1189
1190 config ARCH_SUSPEND_POSSIBLE
1191         def_bool y
1192
1193 choice
1194         prompt "Standby Power Saving Mode"
1195         depends on PM
1196         default PM_BFIN_SLEEP_DEEPER
1197 config  PM_BFIN_SLEEP_DEEPER
1198         bool "Sleep Deeper"
1199         help
1200           Sleep "Deeper" Mode (High Power Savings) - This mode reduces dynamic
1201           power dissipation by disabling the clock to the processor core (CCLK).
1202           Furthermore, Standby sets the internal power supply voltage (VDDINT)
1203           to 0.85 V to provide the greatest power savings, while preserving the
1204           processor state.
1205           The PLL and system clock (SCLK) continue to operate at a very low
1206           frequency of about 3.3 MHz. To preserve data integrity in the SDRAM,
1207           the SDRAM is put into Self Refresh Mode. Typically an external event
1208           such as GPIO interrupt or RTC activity wakes up the processor.
1209           Various Peripherals such as UART, SPORT, PPI may not function as
1210           normal during Sleep Deeper, due to the reduced SCLK frequency.
1211           When in the sleep mode, system DMA access to L1 memory is not supported.
1212
1213           If unsure, select "Sleep Deeper".
1214
1215 config  PM_BFIN_SLEEP
1216         bool "Sleep"
1217         help
1218           Sleep Mode (High Power Savings) - The sleep mode reduces power
1219           dissipation by disabling the clock to the processor core (CCLK).
1220           The PLL and system clock (SCLK), however, continue to operate in
1221           this mode. Typically an external event or RTC activity will wake
1222           up the processor. When in the sleep mode, system DMA access to L1
1223           memory is not supported.
1224
1225           If unsure, select "Sleep Deeper".
1226 endchoice
1227
1228 comment "Possible Suspend Mem / Hibernate Wake-Up Sources"
1229         depends on PM
1230
1231 config PM_BFIN_WAKE_PH6
1232         bool "Allow Wake-Up from on-chip PHY or PH6 GP"
1233         depends on PM && (BF51x || BF52x || BF534 || BF536 || BF537)
1234         default n
1235         help
1236           Enable PHY and PH6 GP Wake-Up (Voltage Regulator Power-Up)
1237
1238 config PM_BFIN_WAKE_GP
1239         bool "Allow Wake-Up from GPIOs"
1240         depends on PM && BF54x
1241         default n
1242         help
1243           Enable General-Purpose Wake-Up (Voltage Regulator Power-Up)
1244           (all processors, except ADSP-BF549). This option sets
1245           the general-purpose wake-up enable (GPWE) control bit to enable
1246           wake-up upon detection of an active low signal on the /GPW (PH7) pin.
1247           On ADSP-BF549 this option enables the the same functionality on the
1248           /MRXON pin also PH7.
1249
1250 endmenu
1251
1252 menu "CPU Frequency scaling"
1253
1254 source "drivers/cpufreq/Kconfig"
1255
1256 config BFIN_CPU_FREQ
1257         bool
1258         depends on CPU_FREQ
1259         select CPU_FREQ_TABLE
1260         default y
1261
1262 config CPU_VOLTAGE
1263         bool "CPU Voltage scaling"
1264         depends on EXPERIMENTAL
1265         depends on CPU_FREQ
1266         default n
1267         help
1268           Say Y here if you want CPU voltage scaling according to the CPU frequency.
1269           This option violates the PLL BYPASS recommendation in the Blackfin Processor
1270           manuals. There is a theoretical risk that during VDDINT transitions
1271           the PLL may unlock.
1272
1273 endmenu
1274
1275 source "net/Kconfig"
1276
1277 source "drivers/Kconfig"
1278
1279 source "drivers/firmware/Kconfig"
1280
1281 source "fs/Kconfig"
1282
1283 source "arch/blackfin/Kconfig.debug"
1284
1285 source "security/Kconfig"
1286
1287 source "crypto/Kconfig"
1288
1289 source "lib/Kconfig"