arch/arm64/include/asm/cputype.h

   1 /*
   2  * Copyright (C) 2012 ARM Ltd.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope that it will be useful,
   9  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  11  * GNU General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16 #ifndef __ASM_CPUTYPE_H
  17 #define __ASM_CPUTYPE_H
  18
  19 #define INVALID_HWID            ULONG_MAX
  20
  21 #define MPIDR_UP_BITMASK        (0x1 << 30)
  22 #define MPIDR_MT_BITMASK        (0x1 << 24)
  23 #define MPIDR_HWID_BITMASK      UL(0xff00ffffff)
  24
  25 #define MPIDR_LEVEL_BITS_SHIFT  3
  26 #define MPIDR_LEVEL_BITS        (1 << MPIDR_LEVEL_BITS_SHIFT)
  27 #define MPIDR_LEVEL_MASK        ((1 << MPIDR_LEVEL_BITS) - 1)
  28
  29 #define MPIDR_LEVEL_SHIFT(level) \
  30         (((1 << level) >> 1) << MPIDR_LEVEL_BITS_SHIFT)
  31
  32 #define MPIDR_AFFINITY_LEVEL(mpidr, level) \
  33         ((mpidr >> MPIDR_LEVEL_SHIFT(level)) & MPIDR_LEVEL_MASK)
  34
  35 #define MIDR_REVISION_MASK      0xf
  36 #define MIDR_REVISION(midr)     ((midr) & MIDR_REVISION_MASK)
  37 #define MIDR_PARTNUM_SHIFT      4
  38 #define MIDR_PARTNUM_MASK       (0xfff << MIDR_PARTNUM_SHIFT)
  39 #define MIDR_PARTNUM(midr)      \
  40         (((midr) & MIDR_PARTNUM_MASK) >> MIDR_PARTNUM_SHIFT)
  41 #define MIDR_ARCHITECTURE_SHIFT 16
  42 #define MIDR_ARCHITECTURE_MASK  (0xf << MIDR_ARCHITECTURE_SHIFT)
  43 #define MIDR_ARCHITECTURE(midr) \
  44         (((midr) & MIDR_ARCHITECTURE_MASK) >> MIDR_ARCHITECTURE_SHIFT)
  45 #define MIDR_VARIANT_SHIFT      20
  46 #define MIDR_VARIANT_MASK       (0xf << MIDR_VARIANT_SHIFT)
  47 #define MIDR_VARIANT(midr)      \
  48         (((midr) & MIDR_VARIANT_MASK) >> MIDR_VARIANT_SHIFT)
  49 #define MIDR_IMPLEMENTOR_SHIFT  24
  50 #define MIDR_IMPLEMENTOR_MASK   (0xff << MIDR_IMPLEMENTOR_SHIFT)
  51 #define MIDR_IMPLEMENTOR(midr)  \
  52         (((midr) & MIDR_IMPLEMENTOR_MASK) >> MIDR_IMPLEMENTOR_SHIFT)
  53
  54 #define MIDR_CPU_MODEL(imp, partnum) \
  55         (((imp)                 << MIDR_IMPLEMENTOR_SHIFT) | \
  56         (0xf                    << MIDR_ARCHITECTURE_SHIFT) | \
  57         ((partnum)              << MIDR_PARTNUM_SHIFT))
  58
  59 #define MIDR_CPU_VAR_REV(var, rev) \
  60         (((var) << MIDR_VARIANT_SHIFT) | (rev))
  61
  62 #define MIDR_CPU_MODEL_MASK (MIDR_IMPLEMENTOR_MASK | MIDR_PARTNUM_MASK | \
  63                              MIDR_ARCHITECTURE_MASK)
  64
  65 #define MIDR_IS_CPU_MODEL_RANGE(midr, model, rv_min, rv_max)            \
  66 ({                                                                      \
  67         u32 _model = (midr) & MIDR_CPU_MODEL_MASK;                      \
  68         u32 rv = (midr) & (MIDR_REVISION_MASK | MIDR_VARIANT_MASK);     \
  69                                                                         \
  70         _model == (model) && rv >= (rv_min) && rv <= (rv_max);          \
  71  })
  72
  73 #define ARM_CPU_IMP_ARM                 0x41
  74 #define ARM_CPU_IMP_APM                 0x50
  75 #define ARM_CPU_IMP_CAVIUM              0x43
  76 #define ARM_CPU_IMP_BRCM                0x42
  77 #define ARM_CPU_IMP_QCOM                0x51
  78 #define ARM_CPU_IMP_NVIDIA              0x4E
  79 #define ARM_CPU_IMP_FUJITSU             0x46
  80 #define ARM_CPU_IMP_HISI                0x48
  81
  82 #define ARM_CPU_PART_AEM_V8             0xD0F
  83 #define ARM_CPU_PART_FOUNDATION         0xD00
  84 #define ARM_CPU_PART_CORTEX_A57         0xD07
  85 #define ARM_CPU_PART_CORTEX_A72         0xD08
  86 #define ARM_CPU_PART_CORTEX_A53         0xD03
  87 #define ARM_CPU_PART_CORTEX_A73         0xD09
  88 #define ARM_CPU_PART_CORTEX_A75         0xD0A
  89 #define ARM_CPU_PART_CORTEX_A35         0xD04
  90 #define ARM_CPU_PART_CORTEX_A55         0xD05
  91 #define ARM_CPU_PART_CORTEX_A76         0xD0B
  92 #define ARM_CPU_PART_NEOVERSE_N1        0xD0C
  93
  94 #define APM_CPU_PART_POTENZA            0x000
  95
  96 #define CAVIUM_CPU_PART_THUNDERX        0x0A1
  97 #define CAVIUM_CPU_PART_THUNDERX_81XX   0x0A2
  98 #define CAVIUM_CPU_PART_THUNDERX_83XX   0x0A3
  99 #define CAVIUM_CPU_PART_THUNDERX2       0x0AF
 100
 101 #define BRCM_CPU_PART_VULCAN            0x516
 102
 103 #define QCOM_CPU_PART_FALKOR_V1         0x800
 104 #define QCOM_CPU_PART_FALKOR            0xC00
 105 #define QCOM_CPU_PART_KRYO              0x200
 106
 107 #define NVIDIA_CPU_PART_DENVER          0x003
 108 #define NVIDIA_CPU_PART_CARMEL          0x004
 109
 110 #define FUJITSU_CPU_PART_A64FX          0x001
 111
 112 #define HISI_CPU_PART_TSV110            0xD01
 113
 114 #define MIDR_CORTEX_A53 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A53)
 115 #define MIDR_CORTEX_A57 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A57)
 116 #define MIDR_CORTEX_A72 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A72)
 117 #define MIDR_CORTEX_A73 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A73)
 118 #define MIDR_CORTEX_A75 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A75)
 119 #define MIDR_CORTEX_A35 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A35)
 120 #define MIDR_CORTEX_A55 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A55)
 121 #define MIDR_CORTEX_A76 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_CORTEX_A76)
 122 #define MIDR_NEOVERSE_N1 MIDR_CPU_MODEL(ARM_CPU_IMP_ARM, ARM_CPU_PART_NEOVERSE_N1)
 123 #define MIDR_THUNDERX   MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX)
 124 #define MIDR_THUNDERX_81XX MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX_81XX)
 125 #define MIDR_THUNDERX_83XX MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX_83XX)
 126 #define MIDR_CAVIUM_THUNDERX2 MIDR_CPU_MODEL(ARM_CPU_IMP_CAVIUM, CAVIUM_CPU_PART_THUNDERX2)
 127 #define MIDR_BRCM_VULCAN MIDR_CPU_MODEL(ARM_CPU_IMP_BRCM, BRCM_CPU_PART_VULCAN)
 128 #define MIDR_QCOM_FALKOR_V1 MIDR_CPU_MODEL(ARM_CPU_IMP_QCOM, QCOM_CPU_PART_FALKOR_V1)
 129 #define MIDR_QCOM_FALKOR MIDR_CPU_MODEL(ARM_CPU_IMP_QCOM, QCOM_CPU_PART_FALKOR)
 130 #define MIDR_QCOM_KRYO MIDR_CPU_MODEL(ARM_CPU_IMP_QCOM, QCOM_CPU_PART_KRYO)
 131 #define MIDR_NVIDIA_DENVER MIDR_CPU_MODEL(ARM_CPU_IMP_NVIDIA, NVIDIA_CPU_PART_DENVER)
 132 #define MIDR_NVIDIA_CARMEL MIDR_CPU_MODEL(ARM_CPU_IMP_NVIDIA, NVIDIA_CPU_PART_CARMEL)
 133 #define MIDR_FUJITSU_A64FX MIDR_CPU_MODEL(ARM_CPU_IMP_FUJITSU, FUJITSU_CPU_PART_A64FX)
 134 #define MIDR_HISI_TSV110 MIDR_CPU_MODEL(ARM_CPU_IMP_HISI, HISI_CPU_PART_TSV110)
 135
 136 /* Fujitsu Erratum 010001 affects A64FX 1.0 and 1.1, (v0r0 and v1r0) */
 137 #define MIDR_FUJITSU_ERRATUM_010001             MIDR_FUJITSU_A64FX
 138 #define MIDR_FUJITSU_ERRATUM_010001_MASK        (~MIDR_CPU_VAR_REV(1, 0))
 139 #define TCR_CLEAR_FUJITSU_ERRATUM_010001        (TCR_NFD1 | TCR_NFD0)
 140
 141 #ifndef __ASSEMBLY__
 142
 143 #include <asm/sysreg.h>
 144
 145 #define read_cpuid(reg)                 read_sysreg_s(SYS_ ## reg)
 146
 147 /*
 148  * Represent a range of MIDR values for a given CPU model and a
 149  * range of variant/revision values.
 150  *
 151  * @model       - CPU model as defined by MIDR_CPU_MODEL
 152  * @rv_min      - Minimum value for the revision/variant as defined by
 153  *                MIDR_CPU_VAR_REV
 154  * @rv_max      - Maximum value for the variant/revision for the range.
 155  */
 156 struct midr_range {
 157         u32 model;
 158         u32 rv_min;
 159         u32 rv_max;
 160 };
 161
 162 #define MIDR_RANGE(m, v_min, r_min, v_max, r_max)               \
 163         {                                                       \
 164                 .model = m,                                     \
 165                 .rv_min = MIDR_CPU_VAR_REV(v_min, r_min),       \
 166                 .rv_max = MIDR_CPU_VAR_REV(v_max, r_max),       \
 167         }
 168
 169 #define MIDR_REV_RANGE(m, v, r_min, r_max) MIDR_RANGE(m, v, r_min, v, r_max)
 170 #define MIDR_REV(m, v, r) MIDR_RANGE(m, v, r, v, r)
 171 #define MIDR_ALL_VERSIONS(m) MIDR_RANGE(m, 0, 0, 0xf, 0xf)
 172
 173 static inline bool is_midr_in_range(u32 midr, struct midr_range const *range)
 174 {
 175         return MIDR_IS_CPU_MODEL_RANGE(midr, range->model,
 176                                  range->rv_min, range->rv_max);
 177 }
 178
 179 static inline bool
 180 is_midr_in_range_list(u32 midr, struct midr_range const *ranges)
 181 {
 182         while (ranges->model)
 183                 if (is_midr_in_range(midr, ranges++))
 184                         return true;
 185         return false;
 186 }
 187
 188 /*
 189  * The CPU ID never changes at run time, so we might as well tell the
 190  * compiler that it's constant.  Use this function to read the CPU ID
 191  * rather than directly reading processor_id or read_cpuid() directly.
 192  */
 193 static inline u32 __attribute_const__ read_cpuid_id(void)
 194 {
 195         return read_cpuid(MIDR_EL1);
 196 }
 197
 198 static inline u64 __attribute_const__ read_cpuid_mpidr(void)
 199 {
 200         return read_cpuid(MPIDR_EL1);
 201 }
 202
 203 static inline unsigned int __attribute_const__ read_cpuid_implementor(void)
 204 {
 205         return MIDR_IMPLEMENTOR(read_cpuid_id());
 206 }
 207
 208 static inline unsigned int __attribute_const__ read_cpuid_part_number(void)
 209 {
 210         return MIDR_PARTNUM(read_cpuid_id());
 211 }
 212
 213 static inline u32 __attribute_const__ read_cpuid_cachetype(void)
 214 {
 215         return read_cpuid(CTR_EL0);
 216 }
 217 #endif /* __ASSEMBLY__ */
 218
 219 #endif