3adcec05b1f672d7ff3356e0eaf13d2667a64b6a
[sfrench/cifs-2.6.git] / arch / arm64 / Kconfig
1 # SPDX-License-Identifier: GPL-2.0-only
2 config ARM64
3         def_bool y
4         select ACPI_CCA_REQUIRED if ACPI
5         select ACPI_GENERIC_GSI if ACPI
6         select ACPI_GTDT if ACPI
7         select ACPI_IORT if ACPI
8         select ACPI_REDUCED_HARDWARE_ONLY if ACPI
9         select ACPI_MCFG if (ACPI && PCI)
10         select ACPI_SPCR_TABLE if ACPI
11         select ACPI_PPTT if ACPI
12         select ARCH_CLOCKSOURCE_DATA
13         select ARCH_HAS_DEBUG_VIRTUAL
14         select ARCH_HAS_DEVMEM_IS_ALLOWED
15         select ARCH_HAS_DMA_COHERENT_TO_PFN
16         select ARCH_HAS_DMA_MMAP_PGPROT
17         select ARCH_HAS_DMA_PREP_COHERENT
18         select ARCH_HAS_ACPI_TABLE_UPGRADE if ACPI
19         select ARCH_HAS_ELF_RANDOMIZE
20         select ARCH_HAS_FAST_MULTIPLIER
21         select ARCH_HAS_FORTIFY_SOURCE
22         select ARCH_HAS_GCOV_PROFILE_ALL
23         select ARCH_HAS_GIGANTIC_PAGE
24         select ARCH_HAS_KCOV
25         select ARCH_HAS_KEEPINITRD
26         select ARCH_HAS_MEMBARRIER_SYNC_CORE
27         select ARCH_HAS_PTE_DEVMAP
28         select ARCH_HAS_PTE_SPECIAL
29         select ARCH_HAS_SETUP_DMA_OPS
30         select ARCH_HAS_SET_DIRECT_MAP
31         select ARCH_HAS_SET_MEMORY
32         select ARCH_HAS_STRICT_KERNEL_RWX
33         select ARCH_HAS_STRICT_MODULE_RWX
34         select ARCH_HAS_SYNC_DMA_FOR_DEVICE
35         select ARCH_HAS_SYNC_DMA_FOR_CPU
36         select ARCH_HAS_SYSCALL_WRAPPER
37         select ARCH_HAS_TEARDOWN_DMA_OPS if IOMMU_SUPPORT
38         select ARCH_HAS_TICK_BROADCAST if GENERIC_CLOCKEVENTS_BROADCAST
39         select ARCH_HAVE_NMI_SAFE_CMPXCHG
40         select ARCH_INLINE_READ_LOCK if !PREEMPT
41         select ARCH_INLINE_READ_LOCK_BH if !PREEMPT
42         select ARCH_INLINE_READ_LOCK_IRQ if !PREEMPT
43         select ARCH_INLINE_READ_LOCK_IRQSAVE if !PREEMPT
44         select ARCH_INLINE_READ_UNLOCK if !PREEMPT
45         select ARCH_INLINE_READ_UNLOCK_BH if !PREEMPT
46         select ARCH_INLINE_READ_UNLOCK_IRQ if !PREEMPT
47         select ARCH_INLINE_READ_UNLOCK_IRQRESTORE if !PREEMPT
48         select ARCH_INLINE_WRITE_LOCK if !PREEMPT
49         select ARCH_INLINE_WRITE_LOCK_BH if !PREEMPT
50         select ARCH_INLINE_WRITE_LOCK_IRQ if !PREEMPT
51         select ARCH_INLINE_WRITE_LOCK_IRQSAVE if !PREEMPT
52         select ARCH_INLINE_WRITE_UNLOCK if !PREEMPT
53         select ARCH_INLINE_WRITE_UNLOCK_BH if !PREEMPT
54         select ARCH_INLINE_WRITE_UNLOCK_IRQ if !PREEMPT
55         select ARCH_INLINE_WRITE_UNLOCK_IRQRESTORE if !PREEMPT
56         select ARCH_INLINE_SPIN_TRYLOCK if !PREEMPT
57         select ARCH_INLINE_SPIN_TRYLOCK_BH if !PREEMPT
58         select ARCH_INLINE_SPIN_LOCK if !PREEMPT
59         select ARCH_INLINE_SPIN_LOCK_BH if !PREEMPT
60         select ARCH_INLINE_SPIN_LOCK_IRQ if !PREEMPT
61         select ARCH_INLINE_SPIN_LOCK_IRQSAVE if !PREEMPT
62         select ARCH_INLINE_SPIN_UNLOCK if !PREEMPT
63         select ARCH_INLINE_SPIN_UNLOCK_BH if !PREEMPT
64         select ARCH_INLINE_SPIN_UNLOCK_IRQ if !PREEMPT
65         select ARCH_INLINE_SPIN_UNLOCK_IRQRESTORE if !PREEMPT
66         select ARCH_KEEP_MEMBLOCK
67         select ARCH_USE_CMPXCHG_LOCKREF
68         select ARCH_USE_QUEUED_RWLOCKS
69         select ARCH_USE_QUEUED_SPINLOCKS
70         select ARCH_SUPPORTS_MEMORY_FAILURE
71         select ARCH_SUPPORTS_ATOMIC_RMW
72         select ARCH_SUPPORTS_INT128 if GCC_VERSION >= 50000 || CC_IS_CLANG
73         select ARCH_SUPPORTS_NUMA_BALANCING
74         select ARCH_WANT_COMPAT_IPC_PARSE_VERSION if COMPAT
75         select ARCH_WANT_FRAME_POINTERS
76         select ARCH_WANT_HUGE_PMD_SHARE if ARM64_4K_PAGES || (ARM64_16K_PAGES && !ARM64_VA_BITS_36)
77         select ARCH_HAS_UBSAN_SANITIZE_ALL
78         select ARM_AMBA
79         select ARM_ARCH_TIMER
80         select ARM_GIC
81         select AUDIT_ARCH_COMPAT_GENERIC
82         select ARM_GIC_V2M if PCI
83         select ARM_GIC_V3
84         select ARM_GIC_V3_ITS if PCI
85         select ARM_PSCI_FW
86         select BUILDTIME_EXTABLE_SORT
87         select CLONE_BACKWARDS
88         select COMMON_CLK
89         select CPU_PM if (SUSPEND || CPU_IDLE)
90         select CRC32
91         select DCACHE_WORD_ACCESS
92         select DMA_DIRECT_REMAP
93         select EDAC_SUPPORT
94         select FRAME_POINTER
95         select GENERIC_ALLOCATOR
96         select GENERIC_ARCH_TOPOLOGY
97         select GENERIC_CLOCKEVENTS
98         select GENERIC_CLOCKEVENTS_BROADCAST
99         select GENERIC_CPU_AUTOPROBE
100         select GENERIC_CPU_VULNERABILITIES
101         select GENERIC_EARLY_IOREMAP
102         select GENERIC_IDLE_POLL_SETUP
103         select GENERIC_IRQ_MULTI_HANDLER
104         select GENERIC_IRQ_PROBE
105         select GENERIC_IRQ_SHOW
106         select GENERIC_IRQ_SHOW_LEVEL
107         select GENERIC_PCI_IOMAP
108         select GENERIC_SCHED_CLOCK
109         select GENERIC_SMP_IDLE_THREAD
110         select GENERIC_STRNCPY_FROM_USER
111         select GENERIC_STRNLEN_USER
112         select GENERIC_TIME_VSYSCALL
113         select GENERIC_GETTIMEOFDAY
114         select GENERIC_COMPAT_VDSO if (!CPU_BIG_ENDIAN && COMPAT)
115         select HANDLE_DOMAIN_IRQ
116         select HARDIRQS_SW_RESEND
117         select HAVE_PCI
118         select HAVE_ACPI_APEI if (ACPI && EFI)
119         select HAVE_ALIGNED_STRUCT_PAGE if SLUB
120         select HAVE_ARCH_AUDITSYSCALL
121         select HAVE_ARCH_BITREVERSE
122         select HAVE_ARCH_HUGE_VMAP
123         select HAVE_ARCH_JUMP_LABEL
124         select HAVE_ARCH_JUMP_LABEL_RELATIVE
125         select HAVE_ARCH_KASAN if !(ARM64_16K_PAGES && ARM64_VA_BITS_48)
126         select HAVE_ARCH_KASAN_SW_TAGS if HAVE_ARCH_KASAN
127         select HAVE_ARCH_KGDB
128         select HAVE_ARCH_MMAP_RND_BITS
129         select HAVE_ARCH_MMAP_RND_COMPAT_BITS if COMPAT
130         select HAVE_ARCH_PREL32_RELOCATIONS
131         select HAVE_ARCH_SECCOMP_FILTER
132         select HAVE_ARCH_STACKLEAK
133         select HAVE_ARCH_THREAD_STRUCT_WHITELIST
134         select HAVE_ARCH_TRACEHOOK
135         select HAVE_ARCH_TRANSPARENT_HUGEPAGE
136         select HAVE_ARCH_VMAP_STACK
137         select HAVE_ARM_SMCCC
138         select HAVE_EBPF_JIT
139         select HAVE_C_RECORDMCOUNT
140         select HAVE_CMPXCHG_DOUBLE
141         select HAVE_CMPXCHG_LOCAL
142         select HAVE_CONTEXT_TRACKING
143         select HAVE_DEBUG_BUGVERBOSE
144         select HAVE_DEBUG_KMEMLEAK
145         select HAVE_DMA_CONTIGUOUS
146         select HAVE_DYNAMIC_FTRACE
147         select HAVE_EFFICIENT_UNALIGNED_ACCESS
148         select HAVE_FAST_GUP
149         select HAVE_FTRACE_MCOUNT_RECORD
150         select HAVE_FUNCTION_TRACER
151         select HAVE_FUNCTION_GRAPH_TRACER
152         select HAVE_GCC_PLUGINS
153         select HAVE_HW_BREAKPOINT if PERF_EVENTS
154         select HAVE_IRQ_TIME_ACCOUNTING
155         select HAVE_MEMBLOCK_NODE_MAP if NUMA
156         select HAVE_NMI
157         select HAVE_PATA_PLATFORM
158         select HAVE_PERF_EVENTS
159         select HAVE_PERF_REGS
160         select HAVE_PERF_USER_STACK_DUMP
161         select HAVE_REGS_AND_STACK_ACCESS_API
162         select HAVE_FUNCTION_ARG_ACCESS_API
163         select HAVE_RCU_TABLE_FREE
164         select HAVE_RSEQ
165         select HAVE_STACKPROTECTOR
166         select HAVE_SYSCALL_TRACEPOINTS
167         select HAVE_KPROBES
168         select HAVE_KRETPROBES
169         select HAVE_GENERIC_VDSO
170         select IOMMU_DMA if IOMMU_SUPPORT
171         select IRQ_DOMAIN
172         select IRQ_FORCED_THREADING
173         select MODULES_USE_ELF_RELA
174         select NEED_DMA_MAP_STATE
175         select NEED_SG_DMA_LENGTH
176         select OF
177         select OF_EARLY_FLATTREE
178         select PCI_DOMAINS_GENERIC if PCI
179         select PCI_ECAM if (ACPI && PCI)
180         select PCI_SYSCALL if PCI
181         select POWER_RESET
182         select POWER_SUPPLY
183         select REFCOUNT_FULL
184         select SPARSE_IRQ
185         select SWIOTLB
186         select SYSCTL_EXCEPTION_TRACE
187         select THREAD_INFO_IN_TASK
188         help
189           ARM 64-bit (AArch64) Linux support.
190
191 config 64BIT
192         def_bool y
193
194 config MMU
195         def_bool y
196
197 config ARM64_PAGE_SHIFT
198         int
199         default 16 if ARM64_64K_PAGES
200         default 14 if ARM64_16K_PAGES
201         default 12
202
203 config ARM64_CONT_SHIFT
204         int
205         default 5 if ARM64_64K_PAGES
206         default 7 if ARM64_16K_PAGES
207         default 4
208
209 config ARCH_MMAP_RND_BITS_MIN
210        default 14 if ARM64_64K_PAGES
211        default 16 if ARM64_16K_PAGES
212        default 18
213
214 # max bits determined by the following formula:
215 #  VA_BITS - PAGE_SHIFT - 3
216 config ARCH_MMAP_RND_BITS_MAX
217        default 19 if ARM64_VA_BITS=36
218        default 24 if ARM64_VA_BITS=39
219        default 27 if ARM64_VA_BITS=42
220        default 30 if ARM64_VA_BITS=47
221        default 29 if ARM64_VA_BITS=48 && ARM64_64K_PAGES
222        default 31 if ARM64_VA_BITS=48 && ARM64_16K_PAGES
223        default 33 if ARM64_VA_BITS=48
224        default 14 if ARM64_64K_PAGES
225        default 16 if ARM64_16K_PAGES
226        default 18
227
228 config ARCH_MMAP_RND_COMPAT_BITS_MIN
229        default 7 if ARM64_64K_PAGES
230        default 9 if ARM64_16K_PAGES
231        default 11
232
233 config ARCH_MMAP_RND_COMPAT_BITS_MAX
234        default 16
235
236 config NO_IOPORT_MAP
237         def_bool y if !PCI
238
239 config STACKTRACE_SUPPORT
240         def_bool y
241
242 config ILLEGAL_POINTER_VALUE
243         hex
244         default 0xdead000000000000
245
246 config LOCKDEP_SUPPORT
247         def_bool y
248
249 config TRACE_IRQFLAGS_SUPPORT
250         def_bool y
251
252 config GENERIC_BUG
253         def_bool y
254         depends on BUG
255
256 config GENERIC_BUG_RELATIVE_POINTERS
257         def_bool y
258         depends on GENERIC_BUG
259
260 config GENERIC_HWEIGHT
261         def_bool y
262
263 config GENERIC_CSUM
264         def_bool y
265
266 config GENERIC_CALIBRATE_DELAY
267         def_bool y
268
269 config ZONE_DMA32
270         bool "Support DMA32 zone" if EXPERT
271         default y
272
273 config ARCH_ENABLE_MEMORY_HOTPLUG
274         def_bool y
275
276 config SMP
277         def_bool y
278
279 config KERNEL_MODE_NEON
280         def_bool y
281
282 config FIX_EARLYCON_MEM
283         def_bool y
284
285 config PGTABLE_LEVELS
286         int
287         default 2 if ARM64_16K_PAGES && ARM64_VA_BITS_36
288         default 2 if ARM64_64K_PAGES && ARM64_VA_BITS_42
289         default 3 if ARM64_64K_PAGES && (ARM64_VA_BITS_48 || ARM64_USER_VA_BITS_52)
290         default 3 if ARM64_4K_PAGES && ARM64_VA_BITS_39
291         default 3 if ARM64_16K_PAGES && ARM64_VA_BITS_47
292         default 4 if !ARM64_64K_PAGES && ARM64_VA_BITS_48
293
294 config ARCH_SUPPORTS_UPROBES
295         def_bool y
296
297 config ARCH_PROC_KCORE_TEXT
298         def_bool y
299
300 source "arch/arm64/Kconfig.platforms"
301
302 menu "Kernel Features"
303
304 menu "ARM errata workarounds via the alternatives framework"
305
306 config ARM64_WORKAROUND_CLEAN_CACHE
307         bool
308
309 config ARM64_ERRATUM_826319
310         bool "Cortex-A53: 826319: System might deadlock if a write cannot complete until read data is accepted"
311         default y
312         select ARM64_WORKAROUND_CLEAN_CACHE
313         help
314           This option adds an alternative code sequence to work around ARM
315           erratum 826319 on Cortex-A53 parts up to r0p2 with an AMBA 4 ACE or
316           AXI master interface and an L2 cache.
317
318           If a Cortex-A53 uses an AMBA AXI4 ACE interface to other processors
319           and is unable to accept a certain write via this interface, it will
320           not progress on read data presented on the read data channel and the
321           system can deadlock.
322
323           The workaround promotes data cache clean instructions to
324           data cache clean-and-invalidate.
325           Please note that this does not necessarily enable the workaround,
326           as it depends on the alternative framework, which will only patch
327           the kernel if an affected CPU is detected.
328
329           If unsure, say Y.
330
331 config ARM64_ERRATUM_827319
332         bool "Cortex-A53: 827319: Data cache clean instructions might cause overlapping transactions to the interconnect"
333         default y
334         select ARM64_WORKAROUND_CLEAN_CACHE
335         help
336           This option adds an alternative code sequence to work around ARM
337           erratum 827319 on Cortex-A53 parts up to r0p2 with an AMBA 5 CHI
338           master interface and an L2 cache.
339
340           Under certain conditions this erratum can cause a clean line eviction
341           to occur at the same time as another transaction to the same address
342           on the AMBA 5 CHI interface, which can cause data corruption if the
343           interconnect reorders the two transactions.
344
345           The workaround promotes data cache clean instructions to
346           data cache clean-and-invalidate.
347           Please note that this does not necessarily enable the workaround,
348           as it depends on the alternative framework, which will only patch
349           the kernel if an affected CPU is detected.
350
351           If unsure, say Y.
352
353 config ARM64_ERRATUM_824069
354         bool "Cortex-A53: 824069: Cache line might not be marked as clean after a CleanShared snoop"
355         default y
356         select ARM64_WORKAROUND_CLEAN_CACHE
357         help
358           This option adds an alternative code sequence to work around ARM
359           erratum 824069 on Cortex-A53 parts up to r0p2 when it is connected
360           to a coherent interconnect.
361
362           If a Cortex-A53 processor is executing a store or prefetch for
363           write instruction at the same time as a processor in another
364           cluster is executing a cache maintenance operation to the same
365           address, then this erratum might cause a clean cache line to be
366           incorrectly marked as dirty.
367
368           The workaround promotes data cache clean instructions to
369           data cache clean-and-invalidate.
370           Please note that this option does not necessarily enable the
371           workaround, as it depends on the alternative framework, which will
372           only patch the kernel if an affected CPU is detected.
373
374           If unsure, say Y.
375
376 config ARM64_ERRATUM_819472
377         bool "Cortex-A53: 819472: Store exclusive instructions might cause data corruption"
378         default y
379         select ARM64_WORKAROUND_CLEAN_CACHE
380         help
381           This option adds an alternative code sequence to work around ARM
382           erratum 819472 on Cortex-A53 parts up to r0p1 with an L2 cache
383           present when it is connected to a coherent interconnect.
384
385           If the processor is executing a load and store exclusive sequence at
386           the same time as a processor in another cluster is executing a cache
387           maintenance operation to the same address, then this erratum might
388           cause data corruption.
389
390           The workaround promotes data cache clean instructions to
391           data cache clean-and-invalidate.
392           Please note that this does not necessarily enable the workaround,
393           as it depends on the alternative framework, which will only patch
394           the kernel if an affected CPU is detected.
395
396           If unsure, say Y.
397
398 config ARM64_ERRATUM_832075
399         bool "Cortex-A57: 832075: possible deadlock on mixing exclusive memory accesses with device loads"
400         default y
401         help
402           This option adds an alternative code sequence to work around ARM
403           erratum 832075 on Cortex-A57 parts up to r1p2.
404
405           Affected Cortex-A57 parts might deadlock when exclusive load/store
406           instructions to Write-Back memory are mixed with Device loads.
407
408           The workaround is to promote device loads to use Load-Acquire
409           semantics.
410           Please note that this does not necessarily enable the workaround,
411           as it depends on the alternative framework, which will only patch
412           the kernel if an affected CPU is detected.
413
414           If unsure, say Y.
415
416 config ARM64_ERRATUM_834220
417         bool "Cortex-A57: 834220: Stage 2 translation fault might be incorrectly reported in presence of a Stage 1 fault"
418         depends on KVM
419         default y
420         help
421           This option adds an alternative code sequence to work around ARM
422           erratum 834220 on Cortex-A57 parts up to r1p2.
423
424           Affected Cortex-A57 parts might report a Stage 2 translation
425           fault as the result of a Stage 1 fault for load crossing a
426           page boundary when there is a permission or device memory
427           alignment fault at Stage 1 and a translation fault at Stage 2.
428
429           The workaround is to verify that the Stage 1 translation
430           doesn't generate a fault before handling the Stage 2 fault.
431           Please note that this does not necessarily enable the workaround,
432           as it depends on the alternative framework, which will only patch
433           the kernel if an affected CPU is detected.
434
435           If unsure, say Y.
436
437 config ARM64_ERRATUM_845719
438         bool "Cortex-A53: 845719: a load might read incorrect data"
439         depends on COMPAT
440         default y
441         help
442           This option adds an alternative code sequence to work around ARM
443           erratum 845719 on Cortex-A53 parts up to r0p4.
444
445           When running a compat (AArch32) userspace on an affected Cortex-A53
446           part, a load at EL0 from a virtual address that matches the bottom 32
447           bits of the virtual address used by a recent load at (AArch64) EL1
448           might return incorrect data.
449
450           The workaround is to write the contextidr_el1 register on exception
451           return to a 32-bit task.
452           Please note that this does not necessarily enable the workaround,
453           as it depends on the alternative framework, which will only patch
454           the kernel if an affected CPU is detected.
455
456           If unsure, say Y.
457
458 config ARM64_ERRATUM_843419
459         bool "Cortex-A53: 843419: A load or store might access an incorrect address"
460         default y
461         select ARM64_MODULE_PLTS if MODULES
462         help
463           This option links the kernel with '--fix-cortex-a53-843419' and
464           enables PLT support to replace certain ADRP instructions, which can
465           cause subsequent memory accesses to use an incorrect address on
466           Cortex-A53 parts up to r0p4.
467
468           If unsure, say Y.
469
470 config ARM64_ERRATUM_1024718
471         bool "Cortex-A55: 1024718: Update of DBM/AP bits without break before make might result in incorrect update"
472         default y
473         help
474           This option adds a workaround for ARM Cortex-A55 Erratum 1024718.
475
476           Affected Cortex-A55 cores (r0p0, r0p1, r1p0) could cause incorrect
477           update of the hardware dirty bit when the DBM/AP bits are updated
478           without a break-before-make. The workaround is to disable the usage
479           of hardware DBM locally on the affected cores. CPUs not affected by
480           this erratum will continue to use the feature.
481
482           If unsure, say Y.
483
484 config ARM64_ERRATUM_1418040
485         bool "Cortex-A76/Neoverse-N1: MRC read following MRRC read of specific Generic Timer in AArch32 might give incorrect result"
486         default y
487         depends on COMPAT
488         help
489           This option adds a workaround for ARM Cortex-A76/Neoverse-N1
490           errata 1188873 and 1418040.
491
492           Affected Cortex-A76/Neoverse-N1 cores (r0p0 to r3p1) could
493           cause register corruption when accessing the timer registers
494           from AArch32 userspace.
495
496           If unsure, say Y.
497
498 config ARM64_ERRATUM_1165522
499         bool "Cortex-A76: Speculative AT instruction using out-of-context translation regime could cause subsequent request to generate an incorrect translation"
500         default y
501         help
502           This option adds a workaround for ARM Cortex-A76 erratum 1165522.
503
504           Affected Cortex-A76 cores (r0p0, r1p0, r2p0) could end-up with
505           corrupted TLBs by speculating an AT instruction during a guest
506           context switch.
507
508           If unsure, say Y.
509
510 config ARM64_ERRATUM_1286807
511         bool "Cortex-A76: Modification of the translation table for a virtual address might lead to read-after-read ordering violation"
512         default y
513         select ARM64_WORKAROUND_REPEAT_TLBI
514         help
515           This option adds a workaround for ARM Cortex-A76 erratum 1286807.
516
517           On the affected Cortex-A76 cores (r0p0 to r3p0), if a virtual
518           address for a cacheable mapping of a location is being
519           accessed by a core while another core is remapping the virtual
520           address to a new physical page using the recommended
521           break-before-make sequence, then under very rare circumstances
522           TLBI+DSB completes before a read using the translation being
523           invalidated has been observed by other observers. The
524           workaround repeats the TLBI+DSB operation.
525
526           If unsure, say Y.
527
528 config ARM64_ERRATUM_1463225
529         bool "Cortex-A76: Software Step might prevent interrupt recognition"
530         default y
531         help
532           This option adds a workaround for Arm Cortex-A76 erratum 1463225.
533
534           On the affected Cortex-A76 cores (r0p0 to r3p1), software stepping
535           of a system call instruction (SVC) can prevent recognition of
536           subsequent interrupts when software stepping is disabled in the
537           exception handler of the system call and either kernel debugging
538           is enabled or VHE is in use.
539
540           Work around the erratum by triggering a dummy step exception
541           when handling a system call from a task that is being stepped
542           in a VHE configuration of the kernel.
543
544           If unsure, say Y.
545
546 config CAVIUM_ERRATUM_22375
547         bool "Cavium erratum 22375, 24313"
548         default y
549         help
550           Enable workaround for errata 22375 and 24313.
551
552           This implements two gicv3-its errata workarounds for ThunderX. Both
553           with a small impact affecting only ITS table allocation.
554
555             erratum 22375: only alloc 8MB table size
556             erratum 24313: ignore memory access type
557
558           The fixes are in ITS initialization and basically ignore memory access
559           type and table size provided by the TYPER and BASER registers.
560
561           If unsure, say Y.
562
563 config CAVIUM_ERRATUM_23144
564         bool "Cavium erratum 23144: ITS SYNC hang on dual socket system"
565         depends on NUMA
566         default y
567         help
568           ITS SYNC command hang for cross node io and collections/cpu mapping.
569
570           If unsure, say Y.
571
572 config CAVIUM_ERRATUM_23154
573         bool "Cavium erratum 23154: Access to ICC_IAR1_EL1 is not sync'ed"
574         default y
575         help
576           The gicv3 of ThunderX requires a modified version for
577           reading the IAR status to ensure data synchronization
578           (access to icc_iar1_el1 is not sync'ed before and after).
579
580           If unsure, say Y.
581
582 config CAVIUM_ERRATUM_27456
583         bool "Cavium erratum 27456: Broadcast TLBI instructions may cause icache corruption"
584         default y
585         help
586           On ThunderX T88 pass 1.x through 2.1 parts, broadcast TLBI
587           instructions may cause the icache to become corrupted if it
588           contains data for a non-current ASID.  The fix is to
589           invalidate the icache when changing the mm context.
590
591           If unsure, say Y.
592
593 config CAVIUM_ERRATUM_30115
594         bool "Cavium erratum 30115: Guest may disable interrupts in host"
595         default y
596         help
597           On ThunderX T88 pass 1.x through 2.2, T81 pass 1.0 through
598           1.2, and T83 Pass 1.0, KVM guest execution may disable
599           interrupts in host. Trapping both GICv3 group-0 and group-1
600           accesses sidesteps the issue.
601
602           If unsure, say Y.
603
604 config QCOM_FALKOR_ERRATUM_1003
605         bool "Falkor E1003: Incorrect translation due to ASID change"
606         default y
607         help
608           On Falkor v1, an incorrect ASID may be cached in the TLB when ASID
609           and BADDR are changed together in TTBRx_EL1. Since we keep the ASID
610           in TTBR1_EL1, this situation only occurs in the entry trampoline and
611           then only for entries in the walk cache, since the leaf translation
612           is unchanged. Work around the erratum by invalidating the walk cache
613           entries for the trampoline before entering the kernel proper.
614
615 config ARM64_WORKAROUND_REPEAT_TLBI
616         bool
617
618 config QCOM_FALKOR_ERRATUM_1009
619         bool "Falkor E1009: Prematurely complete a DSB after a TLBI"
620         default y
621         select ARM64_WORKAROUND_REPEAT_TLBI
622         help
623           On Falkor v1, the CPU may prematurely complete a DSB following a
624           TLBI xxIS invalidate maintenance operation. Repeat the TLBI operation
625           one more time to fix the issue.
626
627           If unsure, say Y.
628
629 config QCOM_QDF2400_ERRATUM_0065
630         bool "QDF2400 E0065: Incorrect GITS_TYPER.ITT_Entry_size"
631         default y
632         help
633           On Qualcomm Datacenter Technologies QDF2400 SoC, ITS hardware reports
634           ITE size incorrectly. The GITS_TYPER.ITT_Entry_size field should have
635           been indicated as 16Bytes (0xf), not 8Bytes (0x7).
636
637           If unsure, say Y.
638
639 config SOCIONEXT_SYNQUACER_PREITS
640         bool "Socionext Synquacer: Workaround for GICv3 pre-ITS"
641         default y
642         help
643           Socionext Synquacer SoCs implement a separate h/w block to generate
644           MSI doorbell writes with non-zero values for the device ID.
645
646           If unsure, say Y.
647
648 config HISILICON_ERRATUM_161600802
649         bool "Hip07 161600802: Erroneous redistributor VLPI base"
650         default y
651         help
652           The HiSilicon Hip07 SoC uses the wrong redistributor base
653           when issued ITS commands such as VMOVP and VMAPP, and requires
654           a 128kB offset to be applied to the target address in this commands.
655
656           If unsure, say Y.
657
658 config QCOM_FALKOR_ERRATUM_E1041
659         bool "Falkor E1041: Speculative instruction fetches might cause errant memory access"
660         default y
661         help
662           Falkor CPU may speculatively fetch instructions from an improper
663           memory location when MMU translation is changed from SCTLR_ELn[M]=1
664           to SCTLR_ELn[M]=0. Prefix an ISB instruction to fix the problem.
665
666           If unsure, say Y.
667
668 config FUJITSU_ERRATUM_010001
669         bool "Fujitsu-A64FX erratum E#010001: Undefined fault may occur wrongly"
670         default y
671         help
672           This option adds a workaround for Fujitsu-A64FX erratum E#010001.
673           On some variants of the Fujitsu-A64FX cores ver(1.0, 1.1), memory
674           accesses may cause undefined fault (Data abort, DFSC=0b111111).
675           This fault occurs under a specific hardware condition when a
676           load/store instruction performs an address translation using:
677           case-1  TTBR0_EL1 with TCR_EL1.NFD0 == 1.
678           case-2  TTBR0_EL2 with TCR_EL2.NFD0 == 1.
679           case-3  TTBR1_EL1 with TCR_EL1.NFD1 == 1.
680           case-4  TTBR1_EL2 with TCR_EL2.NFD1 == 1.
681
682           The workaround is to ensure these bits are clear in TCR_ELx.
683           The workaround only affects the Fujitsu-A64FX.
684
685           If unsure, say Y.
686
687 endmenu
688
689
690 choice
691         prompt "Page size"
692         default ARM64_4K_PAGES
693         help
694           Page size (translation granule) configuration.
695
696 config ARM64_4K_PAGES
697         bool "4KB"
698         help
699           This feature enables 4KB pages support.
700
701 config ARM64_16K_PAGES
702         bool "16KB"
703         help
704           The system will use 16KB pages support. AArch32 emulation
705           requires applications compiled with 16K (or a multiple of 16K)
706           aligned segments.
707
708 config ARM64_64K_PAGES
709         bool "64KB"
710         help
711           This feature enables 64KB pages support (4KB by default)
712           allowing only two levels of page tables and faster TLB
713           look-up. AArch32 emulation requires applications compiled
714           with 64K aligned segments.
715
716 endchoice
717
718 choice
719         prompt "Virtual address space size"
720         default ARM64_VA_BITS_39 if ARM64_4K_PAGES
721         default ARM64_VA_BITS_47 if ARM64_16K_PAGES
722         default ARM64_VA_BITS_42 if ARM64_64K_PAGES
723         help
724           Allows choosing one of multiple possible virtual address
725           space sizes. The level of translation table is determined by
726           a combination of page size and virtual address space size.
727
728 config ARM64_VA_BITS_36
729         bool "36-bit" if EXPERT
730         depends on ARM64_16K_PAGES
731
732 config ARM64_VA_BITS_39
733         bool "39-bit"
734         depends on ARM64_4K_PAGES
735
736 config ARM64_VA_BITS_42
737         bool "42-bit"
738         depends on ARM64_64K_PAGES
739
740 config ARM64_VA_BITS_47
741         bool "47-bit"
742         depends on ARM64_16K_PAGES
743
744 config ARM64_VA_BITS_48
745         bool "48-bit"
746
747 config ARM64_USER_VA_BITS_52
748         bool "52-bit (user)"
749         depends on ARM64_64K_PAGES && (ARM64_PAN || !ARM64_SW_TTBR0_PAN)
750         help
751           Enable 52-bit virtual addressing for userspace when explicitly
752           requested via a hint to mmap(). The kernel will continue to
753           use 48-bit virtual addresses for its own mappings.
754
755           NOTE: Enabling 52-bit virtual addressing in conjunction with
756           ARMv8.3 Pointer Authentication will result in the PAC being
757           reduced from 7 bits to 3 bits, which may have a significant
758           impact on its susceptibility to brute-force attacks.
759
760           If unsure, select 48-bit virtual addressing instead.
761
762 endchoice
763
764 config ARM64_FORCE_52BIT
765         bool "Force 52-bit virtual addresses for userspace"
766         depends on ARM64_USER_VA_BITS_52 && EXPERT
767         help
768           For systems with 52-bit userspace VAs enabled, the kernel will attempt
769           to maintain compatibility with older software by providing 48-bit VAs
770           unless a hint is supplied to mmap.
771
772           This configuration option disables the 48-bit compatibility logic, and
773           forces all userspace addresses to be 52-bit on HW that supports it. One
774           should only enable this configuration option for stress testing userspace
775           memory management code. If unsure say N here.
776
777 config ARM64_VA_BITS
778         int
779         default 36 if ARM64_VA_BITS_36
780         default 39 if ARM64_VA_BITS_39
781         default 42 if ARM64_VA_BITS_42
782         default 47 if ARM64_VA_BITS_47
783         default 48 if ARM64_VA_BITS_48 || ARM64_USER_VA_BITS_52
784
785 choice
786         prompt "Physical address space size"
787         default ARM64_PA_BITS_48
788         help
789           Choose the maximum physical address range that the kernel will
790           support.
791
792 config ARM64_PA_BITS_48
793         bool "48-bit"
794
795 config ARM64_PA_BITS_52
796         bool "52-bit (ARMv8.2)"
797         depends on ARM64_64K_PAGES
798         depends on ARM64_PAN || !ARM64_SW_TTBR0_PAN
799         help
800           Enable support for a 52-bit physical address space, introduced as
801           part of the ARMv8.2-LPA extension.
802
803           With this enabled, the kernel will also continue to work on CPUs that
804           do not support ARMv8.2-LPA, but with some added memory overhead (and
805           minor performance overhead).
806
807 endchoice
808
809 config ARM64_PA_BITS
810         int
811         default 48 if ARM64_PA_BITS_48
812         default 52 if ARM64_PA_BITS_52
813
814 config CPU_BIG_ENDIAN
815        bool "Build big-endian kernel"
816        help
817          Say Y if you plan on running a kernel in big-endian mode.
818
819 config SCHED_MC
820         bool "Multi-core scheduler support"
821         help
822           Multi-core scheduler support improves the CPU scheduler's decision
823           making when dealing with multi-core CPU chips at a cost of slightly
824           increased overhead in some places. If unsure say N here.
825
826 config SCHED_SMT
827         bool "SMT scheduler support"
828         help
829           Improves the CPU scheduler's decision making when dealing with
830           MultiThreading at a cost of slightly increased overhead in some
831           places. If unsure say N here.
832
833 config NR_CPUS
834         int "Maximum number of CPUs (2-4096)"
835         range 2 4096
836         default "256"
837
838 config HOTPLUG_CPU
839         bool "Support for hot-pluggable CPUs"
840         select GENERIC_IRQ_MIGRATION
841         help
842           Say Y here to experiment with turning CPUs off and on.  CPUs
843           can be controlled through /sys/devices/system/cpu.
844
845 # Common NUMA Features
846 config NUMA
847         bool "Numa Memory Allocation and Scheduler Support"
848         select ACPI_NUMA if ACPI
849         select OF_NUMA
850         help
851           Enable NUMA (Non Uniform Memory Access) support.
852
853           The kernel will try to allocate memory used by a CPU on the
854           local memory of the CPU and add some more
855           NUMA awareness to the kernel.
856
857 config NODES_SHIFT
858         int "Maximum NUMA Nodes (as a power of 2)"
859         range 1 10
860         default "2"
861         depends on NEED_MULTIPLE_NODES
862         help
863           Specify the maximum number of NUMA Nodes available on the target
864           system.  Increases memory reserved to accommodate various tables.
865
866 config USE_PERCPU_NUMA_NODE_ID
867         def_bool y
868         depends on NUMA
869
870 config HAVE_SETUP_PER_CPU_AREA
871         def_bool y
872         depends on NUMA
873
874 config NEED_PER_CPU_EMBED_FIRST_CHUNK
875         def_bool y
876         depends on NUMA
877
878 config HOLES_IN_ZONE
879         def_bool y
880
881 source "kernel/Kconfig.hz"
882
883 config ARCH_SUPPORTS_DEBUG_PAGEALLOC
884         def_bool y
885
886 config ARCH_SPARSEMEM_ENABLE
887         def_bool y
888         select SPARSEMEM_VMEMMAP_ENABLE
889
890 config ARCH_SPARSEMEM_DEFAULT
891         def_bool ARCH_SPARSEMEM_ENABLE
892
893 config ARCH_SELECT_MEMORY_MODEL
894         def_bool ARCH_SPARSEMEM_ENABLE
895
896 config ARCH_FLATMEM_ENABLE
897         def_bool !NUMA
898
899 config HAVE_ARCH_PFN_VALID
900         def_bool y
901
902 config HW_PERF_EVENTS
903         def_bool y
904         depends on ARM_PMU
905
906 config SYS_SUPPORTS_HUGETLBFS
907         def_bool y
908
909 config ARCH_WANT_HUGE_PMD_SHARE
910
911 config ARCH_HAS_CACHE_LINE_SIZE
912         def_bool y
913
914 config ARCH_ENABLE_SPLIT_PMD_PTLOCK
915         def_bool y if PGTABLE_LEVELS > 2
916
917 config SECCOMP
918         bool "Enable seccomp to safely compute untrusted bytecode"
919         ---help---
920           This kernel feature is useful for number crunching applications
921           that may need to compute untrusted bytecode during their
922           execution. By using pipes or other transports made available to
923           the process as file descriptors supporting the read/write
924           syscalls, it's possible to isolate those applications in
925           their own address space using seccomp. Once seccomp is
926           enabled via prctl(PR_SET_SECCOMP), it cannot be disabled
927           and the task is only allowed to execute a few safe syscalls
928           defined by each seccomp mode.
929
930 config PARAVIRT
931         bool "Enable paravirtualization code"
932         help
933           This changes the kernel so it can modify itself when it is run
934           under a hypervisor, potentially improving performance significantly
935           over full virtualization.
936
937 config PARAVIRT_TIME_ACCOUNTING
938         bool "Paravirtual steal time accounting"
939         select PARAVIRT
940         help
941           Select this option to enable fine granularity task steal time
942           accounting. Time spent executing other tasks in parallel with
943           the current vCPU is discounted from the vCPU power. To account for
944           that, there can be a small performance impact.
945
946           If in doubt, say N here.
947
948 config KEXEC
949         depends on PM_SLEEP_SMP
950         select KEXEC_CORE
951         bool "kexec system call"
952         ---help---
953           kexec is a system call that implements the ability to shutdown your
954           current kernel, and to start another kernel.  It is like a reboot
955           but it is independent of the system firmware.   And like a reboot
956           you can start any kernel with it, not just Linux.
957
958 config KEXEC_FILE
959         bool "kexec file based system call"
960         select KEXEC_CORE
961         help
962           This is new version of kexec system call. This system call is
963           file based and takes file descriptors as system call argument
964           for kernel and initramfs as opposed to list of segments as
965           accepted by previous system call.
966
967 config KEXEC_VERIFY_SIG
968         bool "Verify kernel signature during kexec_file_load() syscall"
969         depends on KEXEC_FILE
970         help
971           Select this option to verify a signature with loaded kernel
972           image. If configured, any attempt of loading a image without
973           valid signature will fail.
974
975           In addition to that option, you need to enable signature
976           verification for the corresponding kernel image type being
977           loaded in order for this to work.
978
979 config KEXEC_IMAGE_VERIFY_SIG
980         bool "Enable Image signature verification support"
981         default y
982         depends on KEXEC_VERIFY_SIG
983         depends on EFI && SIGNED_PE_FILE_VERIFICATION
984         help
985           Enable Image signature verification support.
986
987 comment "Support for PE file signature verification disabled"
988         depends on KEXEC_VERIFY_SIG
989         depends on !EFI || !SIGNED_PE_FILE_VERIFICATION
990
991 config CRASH_DUMP
992         bool "Build kdump crash kernel"
993         help
994           Generate crash dump after being started by kexec. This should
995           be normally only set in special crash dump kernels which are
996           loaded in the main kernel with kexec-tools into a specially
997           reserved region and then later executed after a crash by
998           kdump/kexec.
999
1000           For more details see Documentation/admin-guide/kdump/kdump.rst
1001
1002 config XEN_DOM0
1003         def_bool y
1004         depends on XEN
1005
1006 config XEN
1007         bool "Xen guest support on ARM64"
1008         depends on ARM64 && OF
1009         select SWIOTLB_XEN
1010         select PARAVIRT
1011         help
1012           Say Y if you want to run Linux in a Virtual Machine on Xen on ARM64.
1013
1014 config FORCE_MAX_ZONEORDER
1015         int
1016         default "14" if (ARM64_64K_PAGES && TRANSPARENT_HUGEPAGE)
1017         default "12" if (ARM64_16K_PAGES && TRANSPARENT_HUGEPAGE)
1018         default "11"
1019         help
1020           The kernel memory allocator divides physically contiguous memory
1021           blocks into "zones", where each zone is a power of two number of
1022           pages.  This option selects the largest power of two that the kernel
1023           keeps in the memory allocator.  If you need to allocate very large
1024           blocks of physically contiguous memory, then you may need to
1025           increase this value.
1026
1027           This config option is actually maximum order plus one. For example,
1028           a value of 11 means that the largest free memory block is 2^10 pages.
1029
1030           We make sure that we can allocate upto a HugePage size for each configuration.
1031           Hence we have :
1032                 MAX_ORDER = (PMD_SHIFT - PAGE_SHIFT) + 1 => PAGE_SHIFT - 2
1033
1034           However for 4K, we choose a higher default value, 11 as opposed to 10, giving us
1035           4M allocations matching the default size used by generic code.
1036
1037 config UNMAP_KERNEL_AT_EL0
1038         bool "Unmap kernel when running in userspace (aka \"KAISER\")" if EXPERT
1039         default y
1040         help
1041           Speculation attacks against some high-performance processors can
1042           be used to bypass MMU permission checks and leak kernel data to
1043           userspace. This can be defended against by unmapping the kernel
1044           when running in userspace, mapping it back in on exception entry
1045           via a trampoline page in the vector table.
1046
1047           If unsure, say Y.
1048
1049 config HARDEN_BRANCH_PREDICTOR
1050         bool "Harden the branch predictor against aliasing attacks" if EXPERT
1051         default y
1052         help
1053           Speculation attacks against some high-performance processors rely on
1054           being able to manipulate the branch predictor for a victim context by
1055           executing aliasing branches in the attacker context.  Such attacks
1056           can be partially mitigated against by clearing internal branch
1057           predictor state and limiting the prediction logic in some situations.
1058
1059           This config option will take CPU-specific actions to harden the
1060           branch predictor against aliasing attacks and may rely on specific
1061           instruction sequences or control bits being set by the system
1062           firmware.
1063
1064           If unsure, say Y.
1065
1066 config HARDEN_EL2_VECTORS
1067         bool "Harden EL2 vector mapping against system register leak" if EXPERT
1068         default y
1069         help
1070           Speculation attacks against some high-performance processors can
1071           be used to leak privileged information such as the vector base
1072           register, resulting in a potential defeat of the EL2 layout
1073           randomization.
1074
1075           This config option will map the vectors to a fixed location,
1076           independent of the EL2 code mapping, so that revealing VBAR_EL2
1077           to an attacker does not give away any extra information. This
1078           only gets enabled on affected CPUs.
1079
1080           If unsure, say Y.
1081
1082 config ARM64_SSBD
1083         bool "Speculative Store Bypass Disable" if EXPERT
1084         default y
1085         help
1086           This enables mitigation of the bypassing of previous stores
1087           by speculative loads.
1088
1089           If unsure, say Y.
1090
1091 config RODATA_FULL_DEFAULT_ENABLED
1092         bool "Apply r/o permissions of VM areas also to their linear aliases"
1093         default y
1094         help
1095           Apply read-only attributes of VM areas to the linear alias of
1096           the backing pages as well. This prevents code or read-only data
1097           from being modified (inadvertently or intentionally) via another
1098           mapping of the same memory page. This additional enhancement can
1099           be turned off at runtime by passing rodata=[off|on] (and turned on
1100           with rodata=full if this option is set to 'n')
1101
1102           This requires the linear region to be mapped down to pages,
1103           which may adversely affect performance in some cases.
1104
1105 config ARM64_SW_TTBR0_PAN
1106         bool "Emulate Privileged Access Never using TTBR0_EL1 switching"
1107         help
1108           Enabling this option prevents the kernel from accessing
1109           user-space memory directly by pointing TTBR0_EL1 to a reserved
1110           zeroed area and reserved ASID. The user access routines
1111           restore the valid TTBR0_EL1 temporarily.
1112
1113 menuconfig COMPAT
1114         bool "Kernel support for 32-bit EL0"
1115         depends on ARM64_4K_PAGES || EXPERT
1116         select COMPAT_BINFMT_ELF if BINFMT_ELF
1117         select HAVE_UID16
1118         select OLD_SIGSUSPEND3
1119         select COMPAT_OLD_SIGACTION
1120         help
1121           This option enables support for a 32-bit EL0 running under a 64-bit
1122           kernel at EL1. AArch32-specific components such as system calls,
1123           the user helper functions, VFP support and the ptrace interface are
1124           handled appropriately by the kernel.
1125
1126           If you use a page size other than 4KB (i.e, 16KB or 64KB), please be aware
1127           that you will only be able to execute AArch32 binaries that were compiled
1128           with page size aligned segments.
1129
1130           If you want to execute 32-bit userspace applications, say Y.
1131
1132 if COMPAT
1133
1134 config KUSER_HELPERS
1135         bool "Enable kuser helpers page for 32 bit applications"
1136         default y
1137         help
1138           Warning: disabling this option may break 32-bit user programs.
1139
1140           Provide kuser helpers to compat tasks. The kernel provides
1141           helper code to userspace in read only form at a fixed location
1142           to allow userspace to be independent of the CPU type fitted to
1143           the system. This permits binaries to be run on ARMv4 through
1144           to ARMv8 without modification.
1145
1146           See Documentation/arm/kernel_user_helpers.rst for details.
1147
1148           However, the fixed address nature of these helpers can be used
1149           by ROP (return orientated programming) authors when creating
1150           exploits.
1151
1152           If all of the binaries and libraries which run on your platform
1153           are built specifically for your platform, and make no use of
1154           these helpers, then you can turn this option off to hinder
1155           such exploits. However, in that case, if a binary or library
1156           relying on those helpers is run, it will not function correctly.
1157
1158           Say N here only if you are absolutely certain that you do not
1159           need these helpers; otherwise, the safe option is to say Y.
1160
1161
1162 menuconfig ARMV8_DEPRECATED
1163         bool "Emulate deprecated/obsolete ARMv8 instructions"
1164         depends on SYSCTL
1165         help
1166           Legacy software support may require certain instructions
1167           that have been deprecated or obsoleted in the architecture.
1168
1169           Enable this config to enable selective emulation of these
1170           features.
1171
1172           If unsure, say Y
1173
1174 if ARMV8_DEPRECATED
1175
1176 config SWP_EMULATION
1177         bool "Emulate SWP/SWPB instructions"
1178         help
1179           ARMv8 obsoletes the use of A32 SWP/SWPB instructions such that
1180           they are always undefined. Say Y here to enable software
1181           emulation of these instructions for userspace using LDXR/STXR.
1182
1183           In some older versions of glibc [<=2.8] SWP is used during futex
1184           trylock() operations with the assumption that the code will not
1185           be preempted. This invalid assumption may be more likely to fail
1186           with SWP emulation enabled, leading to deadlock of the user
1187           application.
1188
1189           NOTE: when accessing uncached shared regions, LDXR/STXR rely
1190           on an external transaction monitoring block called a global
1191           monitor to maintain update atomicity. If your system does not
1192           implement a global monitor, this option can cause programs that
1193           perform SWP operations to uncached memory to deadlock.
1194
1195           If unsure, say Y
1196
1197 config CP15_BARRIER_EMULATION
1198         bool "Emulate CP15 Barrier instructions"
1199         help
1200           The CP15 barrier instructions - CP15ISB, CP15DSB, and
1201           CP15DMB - are deprecated in ARMv8 (and ARMv7). It is
1202           strongly recommended to use the ISB, DSB, and DMB
1203           instructions instead.
1204
1205           Say Y here to enable software emulation of these
1206           instructions for AArch32 userspace code. When this option is
1207           enabled, CP15 barrier usage is traced which can help
1208           identify software that needs updating.
1209
1210           If unsure, say Y
1211
1212 config SETEND_EMULATION
1213         bool "Emulate SETEND instruction"
1214         help
1215           The SETEND instruction alters the data-endianness of the
1216           AArch32 EL0, and is deprecated in ARMv8.
1217
1218           Say Y here to enable software emulation of the instruction
1219           for AArch32 userspace code.
1220
1221           Note: All the cpus on the system must have mixed endian support at EL0
1222           for this feature to be enabled. If a new CPU - which doesn't support mixed
1223           endian - is hotplugged in after this feature has been enabled, there could
1224           be unexpected results in the applications.
1225
1226           If unsure, say Y
1227 endif
1228
1229 endif
1230
1231 menu "ARMv8.1 architectural features"
1232
1233 config ARM64_HW_AFDBM
1234         bool "Support for hardware updates of the Access and Dirty page flags"
1235         default y
1236         help
1237           The ARMv8.1 architecture extensions introduce support for
1238           hardware updates of the access and dirty information in page
1239           table entries. When enabled in TCR_EL1 (HA and HD bits) on
1240           capable processors, accesses to pages with PTE_AF cleared will
1241           set this bit instead of raising an access flag fault.
1242           Similarly, writes to read-only pages with the DBM bit set will
1243           clear the read-only bit (AP[2]) instead of raising a
1244           permission fault.
1245
1246           Kernels built with this configuration option enabled continue
1247           to work on pre-ARMv8.1 hardware and the performance impact is
1248           minimal. If unsure, say Y.
1249
1250 config ARM64_PAN
1251         bool "Enable support for Privileged Access Never (PAN)"
1252         default y
1253         help
1254          Privileged Access Never (PAN; part of the ARMv8.1 Extensions)
1255          prevents the kernel or hypervisor from accessing user-space (EL0)
1256          memory directly.
1257
1258          Choosing this option will cause any unprotected (not using
1259          copy_to_user et al) memory access to fail with a permission fault.
1260
1261          The feature is detected at runtime, and will remain as a 'nop'
1262          instruction if the cpu does not implement the feature.
1263
1264 config ARM64_LSE_ATOMICS
1265         bool "Atomic instructions"
1266         default y
1267         help
1268           As part of the Large System Extensions, ARMv8.1 introduces new
1269           atomic instructions that are designed specifically to scale in
1270           very large systems.
1271
1272           Say Y here to make use of these instructions for the in-kernel
1273           atomic routines. This incurs a small overhead on CPUs that do
1274           not support these instructions and requires the kernel to be
1275           built with binutils >= 2.25 in order for the new instructions
1276           to be used.
1277
1278 config ARM64_VHE
1279         bool "Enable support for Virtualization Host Extensions (VHE)"
1280         default y
1281         help
1282           Virtualization Host Extensions (VHE) allow the kernel to run
1283           directly at EL2 (instead of EL1) on processors that support
1284           it. This leads to better performance for KVM, as they reduce
1285           the cost of the world switch.
1286
1287           Selecting this option allows the VHE feature to be detected
1288           at runtime, and does not affect processors that do not
1289           implement this feature.
1290
1291 endmenu
1292
1293 menu "ARMv8.2 architectural features"
1294
1295 config ARM64_UAO
1296         bool "Enable support for User Access Override (UAO)"
1297         default y
1298         help
1299           User Access Override (UAO; part of the ARMv8.2 Extensions)
1300           causes the 'unprivileged' variant of the load/store instructions to
1301           be overridden to be privileged.
1302
1303           This option changes get_user() and friends to use the 'unprivileged'
1304           variant of the load/store instructions. This ensures that user-space
1305           really did have access to the supplied memory. When addr_limit is
1306           set to kernel memory the UAO bit will be set, allowing privileged
1307           access to kernel memory.
1308
1309           Choosing this option will cause copy_to_user() et al to use user-space
1310           memory permissions.
1311
1312           The feature is detected at runtime, the kernel will use the
1313           regular load/store instructions if the cpu does not implement the
1314           feature.
1315
1316 config ARM64_PMEM
1317         bool "Enable support for persistent memory"
1318         select ARCH_HAS_PMEM_API
1319         select ARCH_HAS_UACCESS_FLUSHCACHE
1320         help
1321           Say Y to enable support for the persistent memory API based on the
1322           ARMv8.2 DCPoP feature.
1323
1324           The feature is detected at runtime, and the kernel will use DC CVAC
1325           operations if DC CVAP is not supported (following the behaviour of
1326           DC CVAP itself if the system does not define a point of persistence).
1327
1328 config ARM64_RAS_EXTN
1329         bool "Enable support for RAS CPU Extensions"
1330         default y
1331         help
1332           CPUs that support the Reliability, Availability and Serviceability
1333           (RAS) Extensions, part of ARMv8.2 are able to track faults and
1334           errors, classify them and report them to software.
1335
1336           On CPUs with these extensions system software can use additional
1337           barriers to determine if faults are pending and read the
1338           classification from a new set of registers.
1339
1340           Selecting this feature will allow the kernel to use these barriers
1341           and access the new registers if the system supports the extension.
1342           Platform RAS features may additionally depend on firmware support.
1343
1344 config ARM64_CNP
1345         bool "Enable support for Common Not Private (CNP) translations"
1346         default y
1347         depends on ARM64_PAN || !ARM64_SW_TTBR0_PAN
1348         help
1349           Common Not Private (CNP) allows translation table entries to
1350           be shared between different PEs in the same inner shareable
1351           domain, so the hardware can use this fact to optimise the
1352           caching of such entries in the TLB.
1353
1354           Selecting this option allows the CNP feature to be detected
1355           at runtime, and does not affect PEs that do not implement
1356           this feature.
1357
1358 endmenu
1359
1360 menu "ARMv8.3 architectural features"
1361
1362 config ARM64_PTR_AUTH
1363         bool "Enable support for pointer authentication"
1364         default y
1365         depends on !KVM || ARM64_VHE
1366         help
1367           Pointer authentication (part of the ARMv8.3 Extensions) provides
1368           instructions for signing and authenticating pointers against secret
1369           keys, which can be used to mitigate Return Oriented Programming (ROP)
1370           and other attacks.
1371
1372           This option enables these instructions at EL0 (i.e. for userspace).
1373
1374           Choosing this option will cause the kernel to initialise secret keys
1375           for each process at exec() time, with these keys being
1376           context-switched along with the process.
1377
1378           The feature is detected at runtime. If the feature is not present in
1379           hardware it will not be advertised to userspace/KVM guest nor will it
1380           be enabled. However, KVM guest also require VHE mode and hence
1381           CONFIG_ARM64_VHE=y option to use this feature.
1382
1383 endmenu
1384
1385 config ARM64_SVE
1386         bool "ARM Scalable Vector Extension support"
1387         default y
1388         depends on !KVM || ARM64_VHE
1389         help
1390           The Scalable Vector Extension (SVE) is an extension to the AArch64
1391           execution state which complements and extends the SIMD functionality
1392           of the base architecture to support much larger vectors and to enable
1393           additional vectorisation opportunities.
1394
1395           To enable use of this extension on CPUs that implement it, say Y.
1396
1397           On CPUs that support the SVE2 extensions, this option will enable
1398           those too.
1399
1400           Note that for architectural reasons, firmware _must_ implement SVE
1401           support when running on SVE capable hardware.  The required support
1402           is present in:
1403
1404             * version 1.5 and later of the ARM Trusted Firmware
1405             * the AArch64 boot wrapper since commit 5e1261e08abf
1406               ("bootwrapper: SVE: Enable SVE for EL2 and below").
1407
1408           For other firmware implementations, consult the firmware documentation
1409           or vendor.
1410
1411           If you need the kernel to boot on SVE-capable hardware with broken
1412           firmware, you may need to say N here until you get your firmware
1413           fixed.  Otherwise, you may experience firmware panics or lockups when
1414           booting the kernel.  If unsure and you are not observing these
1415           symptoms, you should assume that it is safe to say Y.
1416
1417           CPUs that support SVE are architecturally required to support the
1418           Virtualization Host Extensions (VHE), so the kernel makes no
1419           provision for supporting SVE alongside KVM without VHE enabled.
1420           Thus, you will need to enable CONFIG_ARM64_VHE if you want to support
1421           KVM in the same kernel image.
1422
1423 config ARM64_MODULE_PLTS
1424         bool "Use PLTs to allow module memory to spill over into vmalloc area"
1425         depends on MODULES
1426         select HAVE_MOD_ARCH_SPECIFIC
1427         help
1428           Allocate PLTs when loading modules so that jumps and calls whose
1429           targets are too far away for their relative offsets to be encoded
1430           in the instructions themselves can be bounced via veneers in the
1431           module's PLT. This allows modules to be allocated in the generic
1432           vmalloc area after the dedicated module memory area has been
1433           exhausted.
1434
1435           When running with address space randomization (KASLR), the module
1436           region itself may be too far away for ordinary relative jumps and
1437           calls, and so in that case, module PLTs are required and cannot be
1438           disabled.
1439
1440           Specific errata workaround(s) might also force module PLTs to be
1441           enabled (ARM64_ERRATUM_843419).
1442
1443 config ARM64_PSEUDO_NMI
1444         bool "Support for NMI-like interrupts"
1445         select CONFIG_ARM_GIC_V3
1446         help
1447           Adds support for mimicking Non-Maskable Interrupts through the use of
1448           GIC interrupt priority. This support requires version 3 or later of
1449           ARM GIC.
1450
1451           This high priority configuration for interrupts needs to be
1452           explicitly enabled by setting the kernel parameter
1453           "irqchip.gicv3_pseudo_nmi" to 1.
1454
1455           If unsure, say N
1456
1457 if ARM64_PSEUDO_NMI
1458 config ARM64_DEBUG_PRIORITY_MASKING
1459         bool "Debug interrupt priority masking"
1460         help
1461           This adds runtime checks to functions enabling/disabling
1462           interrupts when using priority masking. The additional checks verify
1463           the validity of ICC_PMR_EL1 when calling concerned functions.
1464
1465           If unsure, say N
1466 endif
1467
1468 config RELOCATABLE
1469         bool
1470         help
1471           This builds the kernel as a Position Independent Executable (PIE),
1472           which retains all relocation metadata required to relocate the
1473           kernel binary at runtime to a different virtual address than the
1474           address it was linked at.
1475           Since AArch64 uses the RELA relocation format, this requires a
1476           relocation pass at runtime even if the kernel is loaded at the
1477           same address it was linked at.
1478
1479 config RANDOMIZE_BASE
1480         bool "Randomize the address of the kernel image"
1481         select ARM64_MODULE_PLTS if MODULES
1482         select RELOCATABLE
1483         help
1484           Randomizes the virtual address at which the kernel image is
1485           loaded, as a security feature that deters exploit attempts
1486           relying on knowledge of the location of kernel internals.
1487
1488           It is the bootloader's job to provide entropy, by passing a
1489           random u64 value in /chosen/kaslr-seed at kernel entry.
1490
1491           When booting via the UEFI stub, it will invoke the firmware's
1492           EFI_RNG_PROTOCOL implementation (if available) to supply entropy
1493           to the kernel proper. In addition, it will randomise the physical
1494           location of the kernel Image as well.
1495
1496           If unsure, say N.
1497
1498 config RANDOMIZE_MODULE_REGION_FULL
1499         bool "Randomize the module region over a 4 GB range"
1500         depends on RANDOMIZE_BASE
1501         default y
1502         help
1503           Randomizes the location of the module region inside a 4 GB window
1504           covering the core kernel. This way, it is less likely for modules
1505           to leak information about the location of core kernel data structures
1506           but it does imply that function calls between modules and the core
1507           kernel will need to be resolved via veneers in the module PLT.
1508
1509           When this option is not set, the module region will be randomized over
1510           a limited range that contains the [_stext, _etext] interval of the
1511           core kernel, so branch relocations are always in range.
1512
1513 config CC_HAVE_STACKPROTECTOR_SYSREG
1514         def_bool $(cc-option,-mstack-protector-guard=sysreg -mstack-protector-guard-reg=sp_el0 -mstack-protector-guard-offset=0)
1515
1516 config STACKPROTECTOR_PER_TASK
1517         def_bool y
1518         depends on STACKPROTECTOR && CC_HAVE_STACKPROTECTOR_SYSREG
1519
1520 endmenu
1521
1522 menu "Boot options"
1523
1524 config ARM64_ACPI_PARKING_PROTOCOL
1525         bool "Enable support for the ARM64 ACPI parking protocol"
1526         depends on ACPI
1527         help
1528           Enable support for the ARM64 ACPI parking protocol. If disabled
1529           the kernel will not allow booting through the ARM64 ACPI parking
1530           protocol even if the corresponding data is present in the ACPI
1531           MADT table.
1532
1533 config CMDLINE
1534         string "Default kernel command string"
1535         default ""
1536         help
1537           Provide a set of default command-line options at build time by
1538           entering them here. As a minimum, you should specify the the
1539           root device (e.g. root=/dev/nfs).
1540
1541 config CMDLINE_FORCE
1542         bool "Always use the default kernel command string"
1543         help
1544           Always use the default kernel command string, even if the boot
1545           loader passes other arguments to the kernel.
1546           This is useful if you cannot or don't want to change the
1547           command-line options your boot loader passes to the kernel.
1548
1549 config EFI_STUB
1550         bool
1551
1552 config EFI
1553         bool "UEFI runtime support"
1554         depends on OF && !CPU_BIG_ENDIAN
1555         depends on KERNEL_MODE_NEON
1556         select ARCH_SUPPORTS_ACPI
1557         select LIBFDT
1558         select UCS2_STRING
1559         select EFI_PARAMS_FROM_FDT
1560         select EFI_RUNTIME_WRAPPERS
1561         select EFI_STUB
1562         select EFI_ARMSTUB
1563         default y
1564         help
1565           This option provides support for runtime services provided
1566           by UEFI firmware (such as non-volatile variables, realtime
1567           clock, and platform reset). A UEFI stub is also provided to
1568           allow the kernel to be booted as an EFI application. This
1569           is only useful on systems that have UEFI firmware.
1570
1571 config DMI
1572         bool "Enable support for SMBIOS (DMI) tables"
1573         depends on EFI
1574         default y
1575         help
1576           This enables SMBIOS/DMI feature for systems.
1577
1578           This option is only useful on systems that have UEFI firmware.
1579           However, even with this option, the resultant kernel should
1580           continue to boot on existing non-UEFI platforms.
1581
1582 endmenu
1583
1584 config SYSVIPC_COMPAT
1585         def_bool y
1586         depends on COMPAT && SYSVIPC
1587
1588 config ARCH_ENABLE_HUGEPAGE_MIGRATION
1589         def_bool y
1590         depends on HUGETLB_PAGE && MIGRATION
1591
1592 menu "Power management options"
1593
1594 source "kernel/power/Kconfig"
1595
1596 config ARCH_HIBERNATION_POSSIBLE
1597         def_bool y
1598         depends on CPU_PM
1599
1600 config ARCH_HIBERNATION_HEADER
1601         def_bool y
1602         depends on HIBERNATION
1603
1604 config ARCH_SUSPEND_POSSIBLE
1605         def_bool y
1606
1607 endmenu
1608
1609 menu "CPU Power Management"
1610
1611 source "drivers/cpuidle/Kconfig"
1612
1613 source "drivers/cpufreq/Kconfig"
1614
1615 endmenu
1616
1617 source "drivers/firmware/Kconfig"
1618
1619 source "drivers/acpi/Kconfig"
1620
1621 source "arch/arm64/kvm/Kconfig"
1622
1623 if CRYPTO
1624 source "arch/arm64/crypto/Kconfig"
1625 endif