arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <asm/memory.h>
  19 #include <asm/glue-df.h>
  20 #include <asm/glue-pf.h>
  21 #include <asm/vfpmacros.h>
  22 #include <mach/entry-macro.S>
  23 #include <asm/thread_notify.h>
  24 #include <asm/unwind.h>
  25 #include <asm/unistd.h>
  26 #include <asm/tls.h>
  27
  28 #include "entry-header.S"
  29 #include <asm/entry-macro-multi.S>
  30
  31 /*
  32  * Interrupt handling.
  33  */
  34         .macro  irq_handler
  35 #ifdef CONFIG_MULTI_IRQ_HANDLER
  36         ldr     r1, =handle_arch_irq
  37         mov     r0, sp
  38         ldr     r1, [r1]
  39         adr     lr, BSYM(9997f)
  40         teq     r1, #0
  41         movne   pc, r1
  42 #endif
  43         arch_irq_handler_default
  44 9997:
  45         .endm
  46
  47         .macro  pabt_helper
  48         @ PABORT handler takes pt_regs in r2, fault address in r4 and psr in r5
  49 #ifdef MULTI_PABORT
  50         ldr     ip, .LCprocfns
  51         mov     lr, pc
  52         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  53 #else
  54         bl      CPU_PABORT_HANDLER
  55 #endif
  56         .endm
  57
  58         .macro  dabt_helper
  59
  60         @
  61         @ Call the processor-specific abort handler:
  62         @
  63         @  r2 - pt_regs
  64         @  r4 - aborted context pc
  65         @  r5 - aborted context psr
  66         @
  67         @ The abort handler must return the aborted address in r0, and
  68         @ the fault status register in r1.  r9 must be preserved.
  69         @
  70 #ifdef MULTI_DABORT
  71         ldr     ip, .LCprocfns
  72         mov     lr, pc
  73         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  74 #else
  75         bl      CPU_DABORT_HANDLER
  76 #endif
  77         .endm
  78
  79 #ifdef CONFIG_KPROBES
  80         .section        .kprobes.text,"ax",%progbits
  81 #else
  82         .text
  83 #endif
  84
  85 /*
  86  * Invalid mode handlers
  87  */
  88         .macro  inv_entry, reason
  89         sub     sp, sp, #S_FRAME_SIZE
  90  ARM(   stmib   sp, {r1 - lr}           )
  91  THUMB( stmia   sp, {r0 - r12}          )
  92  THUMB( str     sp, [sp, #S_SP]         )
  93  THUMB( str     lr, [sp, #S_LR]         )
  94         mov     r1, #\reason
  95         .endm
  96
  97 __pabt_invalid:
  98         inv_entry BAD_PREFETCH
  99         b       common_invalid
 100 ENDPROC(__pabt_invalid)
 101
 102 __dabt_invalid:
 103         inv_entry BAD_DATA
 104         b       common_invalid
 105 ENDPROC(__dabt_invalid)
 106
 107 __irq_invalid:
 108         inv_entry BAD_IRQ
 109         b       common_invalid
 110 ENDPROC(__irq_invalid)
 111
 112 __und_invalid:
 113         inv_entry BAD_UNDEFINSTR
 114
 115         @
 116         @ XXX fall through to common_invalid
 117         @
 118
 119 @
 120 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 121 @
 122 common_invalid:
 123         zero_fp
 124
 125         ldmia   r0, {r4 - r6}
 126         add     r0, sp, #S_PC           @ here for interlock avoidance
 127         mov     r7, #-1                 @  ""   ""    ""        ""
 128         str     r4, [sp]                @ save preserved r0
 129         stmia   r0, {r5 - r7}           @ lr_<exception>,
 130                                         @ cpsr_<exception>, "old_r0"
 131
 132         mov     r0, sp
 133         b       bad_mode
 134 ENDPROC(__und_invalid)
 135
 136 /*
 137  * SVC mode handlers
 138  */
 139
 140 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 141 #define SPFIX(code...) code
 142 #else
 143 #define SPFIX(code...)
 144 #endif
 145
 146         .macro  svc_entry, stack_hole=0
 147  UNWIND(.fnstart                )
 148  UNWIND(.save {r0 - pc}         )
 149         sub     sp, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 150 #ifdef CONFIG_THUMB2_KERNEL
 151  SPFIX( str     r0, [sp]        )       @ temporarily saved
 152  SPFIX( mov     r0, sp          )
 153  SPFIX( tst     r0, #4          )       @ test original stack alignment
 154  SPFIX( ldr     r0, [sp]        )       @ restored
 155 #else
 156  SPFIX( tst     sp, #4          )
 157 #endif
 158  SPFIX( subeq   sp, sp, #4      )
 159         stmia   sp, {r1 - r12}
 160
 161         ldmia   r0, {r3 - r5}
 162         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 163         mov     r6, #-1                 @  ""  ""      ""       ""
 164         add     r2, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 165  SPFIX( addeq   r2, r2, #4      )
 166         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 167                                         @ from the exception stack
 168
 169         mov     r3, lr
 170
 171         @
 172         @ We are now ready to fill in the remaining blanks on the stack:
 173         @
 174         @  r2 - sp_svc
 175         @  r3 - lr_svc
 176         @  r4 - lr_<exception>, already fixed up for correct return/restart
 177         @  r5 - spsr_<exception>
 178         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 179         @
 180         stmia   r7, {r2 - r6}
 181
 182 #ifdef CONFIG_TRACE_IRQFLAGS
 183         bl      trace_hardirqs_off
 184 #endif
 185         .endm
 186
 187         .align  5
 188 __dabt_svc:
 189         svc_entry
 190         mov     r2, sp
 191         dabt_helper
 192
 193         @
 194         @ IRQs off again before pulling preserved data off the stack
 195         @
 196         disable_irq_notrace
 197
 198         @
 199         @ restore SPSR and restart the instruction
 200         @
 201         ldr     r5, [sp, #S_PSR]
 202 #ifdef CONFIG_TRACE_IRQFLAGS
 203         tst     r5, #PSR_I_BIT
 204         bleq    trace_hardirqs_on
 205         tst     r5, #PSR_I_BIT
 206         blne    trace_hardirqs_off
 207 #endif
 208         svc_exit r5                             @ return from exception
 209  UNWIND(.fnend          )
 210 ENDPROC(__dabt_svc)
 211
 212         .align  5
 213 __irq_svc:
 214         svc_entry
 215         irq_handler
 216
 217 #ifdef CONFIG_PREEMPT
 218         get_thread_info tsk
 219         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 220         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 221         teq     r8, #0                          @ if preempt count != 0
 222         movne   r0, #0                          @ force flags to 0
 223         tst     r0, #_TIF_NEED_RESCHED
 224         blne    svc_preempt
 225 #endif
 226         ldr     r5, [sp, #S_PSR]
 227 #ifdef CONFIG_TRACE_IRQFLAGS
 228         @ The parent context IRQs must have been enabled to get here in
 229         @ the first place, so there's no point checking the PSR I bit.
 230         bl      trace_hardirqs_on
 231 #endif
 232         svc_exit r5                             @ return from exception
 233  UNWIND(.fnend          )
 234 ENDPROC(__irq_svc)
 235
 236         .ltorg
 237
 238 #ifdef CONFIG_PREEMPT
 239 svc_preempt:
 240         mov     r8, lr
 241 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 242         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 243         tst     r0, #_TIF_NEED_RESCHED
 244         moveq   pc, r8                          @ go again
 245         b       1b
 246 #endif
 247
 248         .align  5
 249 __und_svc:
 250 #ifdef CONFIG_KPROBES
 251         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 252         @ it obviously needs free stack space which then will belong to
 253         @ the saved context.
 254         svc_entry 64
 255 #else
 256         svc_entry
 257 #endif
 258         @
 259         @ call emulation code, which returns using r9 if it has emulated
 260         @ the instruction, or the more conventional lr if we are to treat
 261         @ this as a real undefined instruction
 262         @
 263         @  r0 - instruction
 264         @
 265 #ifndef CONFIG_THUMB2_KERNEL
 266         ldr     r0, [r4, #-4]
 267 #else
 268         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 269         and     r9, r0, #0xf800
 270         cmp     r9, #0xe800                     @ 32-bit instruction if xx >= 0
 271         ldrhhs  r9, [r4]                        @ bottom 16 bits
 272         orrhs   r0, r9, r0, lsl #16
 273 #endif
 274         adr     r9, BSYM(1f)
 275         mov     r2, r4
 276         bl      call_fpe
 277
 278         mov     r0, sp                          @ struct pt_regs *regs
 279         bl      do_undefinstr
 280
 281         @
 282         @ IRQs off again before pulling preserved data off the stack
 283         @
 284 1:      disable_irq_notrace
 285
 286         @
 287         @ restore SPSR and restart the instruction
 288         @
 289         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 290 #ifdef CONFIG_TRACE_IRQFLAGS
 291         tst     r5, #PSR_I_BIT
 292         bleq    trace_hardirqs_on
 293         tst     r5, #PSR_I_BIT
 294         blne    trace_hardirqs_off
 295 #endif
 296         svc_exit r5                             @ return from exception
 297  UNWIND(.fnend          )
 298 ENDPROC(__und_svc)
 299
 300         .align  5
 301 __pabt_svc:
 302         svc_entry
 303         mov     r2, sp                          @ regs
 304         pabt_helper
 305
 306         @
 307         @ IRQs off again before pulling preserved data off the stack
 308         @
 309         disable_irq_notrace
 310
 311         @
 312         @ restore SPSR and restart the instruction
 313         @
 314         ldr     r5, [sp, #S_PSR]
 315 #ifdef CONFIG_TRACE_IRQFLAGS
 316         tst     r5, #PSR_I_BIT
 317         bleq    trace_hardirqs_on
 318         tst     r5, #PSR_I_BIT
 319         blne    trace_hardirqs_off
 320 #endif
 321         svc_exit r5                             @ return from exception
 322  UNWIND(.fnend          )
 323 ENDPROC(__pabt_svc)
 324
 325         .align  5
 326 .LCcralign:
 327         .word   cr_alignment
 328 #ifdef MULTI_DABORT
 329 .LCprocfns:
 330         .word   processor
 331 #endif
 332 .LCfp:
 333         .word   fp_enter
 334
 335 /*
 336  * User mode handlers
 337  *
 338  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 339  */
 340
 341 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 342 #error "sizeof(struct pt_regs) must be a multiple of 8"
 343 #endif
 344
 345         .macro  usr_entry
 346  UNWIND(.fnstart        )
 347  UNWIND(.cantunwind     )       @ don't unwind the user space
 348         sub     sp, sp, #S_FRAME_SIZE
 349  ARM(   stmib   sp, {r1 - r12}  )
 350  THUMB( stmia   sp, {r0 - r12}  )
 351
 352         ldmia   r0, {r3 - r5}
 353         add     r0, sp, #S_PC           @ here for interlock avoidance
 354         mov     r6, #-1                 @  ""  ""     ""        ""
 355
 356         str     r3, [sp]                @ save the "real" r0 copied
 357                                         @ from the exception stack
 358
 359         @
 360         @ We are now ready to fill in the remaining blanks on the stack:
 361         @
 362         @  r4 - lr_<exception>, already fixed up for correct return/restart
 363         @  r5 - spsr_<exception>
 364         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 365         @
 366         @ Also, separately save sp_usr and lr_usr
 367         @
 368         stmia   r0, {r4 - r6}
 369  ARM(   stmdb   r0, {sp, lr}^                   )
 370  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 371
 372         @
 373         @ Enable the alignment trap while in kernel mode
 374         @
 375         alignment_trap r0
 376
 377         @
 378         @ Clear FP to mark the first stack frame
 379         @
 380         zero_fp
 381
 382 #ifdef CONFIG_IRQSOFF_TRACER
 383         bl      trace_hardirqs_off
 384 #endif
 385         .endm
 386
 387         .macro  kuser_cmpxchg_check
 388 #if __LINUX_ARM_ARCH__ < 6 && !defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 389 #ifndef CONFIG_MMU
 390 #warning "NPTL on non MMU needs fixing"
 391 #else
 392         @ Make sure our user space atomic helper is restarted
 393         @ if it was interrupted in a critical region.  Here we
 394         @ perform a quick test inline since it should be false
 395         @ 99.9999% of the time.  The rest is done out of line.
 396         cmp     r4, #TASK_SIZE
 397         blhs    kuser_cmpxchg_fixup
 398 #endif
 399 #endif
 400         .endm
 401
 402         .align  5
 403 __dabt_usr:
 404         usr_entry
 405         kuser_cmpxchg_check
 406         mov     r2, sp
 407         dabt_helper
 408         b       ret_from_exception
 409  UNWIND(.fnend          )
 410 ENDPROC(__dabt_usr)
 411
 412         .align  5
 413 __irq_usr:
 414         usr_entry
 415         kuser_cmpxchg_check
 416         irq_handler
 417         get_thread_info tsk
 418         mov     why, #0
 419         b       ret_to_user_from_irq
 420  UNWIND(.fnend          )
 421 ENDPROC(__irq_usr)
 422
 423         .ltorg
 424
 425         .align  5
 426 __und_usr:
 427         usr_entry
 428
 429         mov     r2, r4
 430         mov     r3, r5
 431
 432         @
 433         @ fall through to the emulation code, which returns using r9 if
 434         @ it has emulated the instruction, or the more conventional lr
 435         @ if we are to treat this as a real undefined instruction
 436         @
 437         @  r0 - instruction
 438         @
 439         adr     r9, BSYM(ret_from_exception)
 440         adr     lr, BSYM(__und_usr_unknown)
 441         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 442         itet    eq                              @ explicit IT needed for the 1f label
 443         subeq   r4, r2, #4                      @ ARM instr at LR - 4
 444         subne   r4, r2, #2                      @ Thumb instr at LR - 2
 445 1:      ldreqt  r0, [r4]
 446 #ifdef CONFIG_CPU_ENDIAN_BE8
 447         reveq   r0, r0                          @ little endian instruction
 448 #endif
 449         beq     call_fpe
 450         @ Thumb instruction
 451 #if __LINUX_ARM_ARCH__ >= 7
 452 2:
 453  ARM(   ldrht   r5, [r4], #2    )
 454  THUMB( ldrht   r5, [r4]        )
 455  THUMB( add     r4, r4, #2      )
 456         and     r0, r5, #0xf800                 @ mask bits 111x x... .... ....
 457         cmp     r0, #0xe800                     @ 32bit instruction if xx != 0
 458         blo     __und_usr_unknown
 459 3:      ldrht   r0, [r4]
 460         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 461         orr     r0, r0, r5, lsl #16
 462 #else
 463         b       __und_usr_unknown
 464 #endif
 465  UNWIND(.fnend          )
 466 ENDPROC(__und_usr)
 467
 468         @
 469         @ fallthrough to call_fpe
 470         @
 471
 472 /*
 473  * The out of line fixup for the ldrt above.
 474  */
 475         .pushsection .fixup, "ax"
 476 4:      mov     pc, r9
 477         .popsection
 478         .pushsection __ex_table,"a"
 479         .long   1b, 4b
 480 #if __LINUX_ARM_ARCH__ >= 7
 481         .long   2b, 4b
 482         .long   3b, 4b
 483 #endif
 484         .popsection
 485
 486 /*
 487  * Check whether the instruction is a co-processor instruction.
 488  * If yes, we need to call the relevant co-processor handler.
 489  *
 490  * Note that we don't do a full check here for the co-processor
 491  * instructions; all instructions with bit 27 set are well
 492  * defined.  The only instructions that should fault are the
 493  * co-processor instructions.  However, we have to watch out
 494  * for the ARM6/ARM7 SWI bug.
 495  *
 496  * NEON is a special case that has to be handled here. Not all
 497  * NEON instructions are co-processor instructions, so we have
 498  * to make a special case of checking for them. Plus, there's
 499  * five groups of them, so we have a table of mask/opcode pairs
 500  * to check against, and if any match then we branch off into the
 501  * NEON handler code.
 502  *
 503  * Emulators may wish to make use of the following registers:
 504  *  r0  = instruction opcode.
 505  *  r2  = PC+4
 506  *  r9  = normal "successful" return address
 507  *  r10 = this threads thread_info structure.
 508  *  lr  = unrecognised instruction return address
 509  */
 510         @
 511         @ Fall-through from Thumb-2 __und_usr
 512         @
 513 #ifdef CONFIG_NEON
 514         adr     r6, .LCneon_thumb_opcodes
 515         b       2f
 516 #endif
 517 call_fpe:
 518 #ifdef CONFIG_NEON
 519         adr     r6, .LCneon_arm_opcodes
 520 2:
 521         ldr     r7, [r6], #4                    @ mask value
 522         cmp     r7, #0                          @ end mask?
 523         beq     1f
 524         and     r8, r0, r7
 525         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 526         cmp     r8, r7                          @ NEON instruction?
 527         bne     2b
 528         get_thread_info r10
 529         mov     r7, #1
 530         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 531         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 532         b       do_vfp                          @ let VFP handler handle this
 533 1:
 534 #endif
 535         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 536         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 537 #if defined(CONFIG_CPU_ARM610) || defined(CONFIG_CPU_ARM710)
 538         and     r8, r0, #0x0f000000             @ mask out op-code bits
 539         teqne   r8, #0x0f000000                 @ SWI (ARM6/7 bug)?
 540 #endif
 541         moveq   pc, lr
 542         get_thread_info r10                     @ get current thread
 543         and     r8, r0, #0x00000f00             @ mask out CP number
 544  THUMB( lsr     r8, r8, #8              )
 545         mov     r7, #1
 546         add     r6, r10, #TI_USED_CP
 547  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 548  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 549 #ifdef CONFIG_IWMMXT
 550         @ Test if we need to give access to iWMMXt coprocessors
 551         ldr     r5, [r10, #TI_FLAGS]
 552         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 553         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 554         bcs     iwmmxt_task_enable
 555 #endif
 556  ARM(   add     pc, pc, r8, lsr #6      )
 557  THUMB( lsl     r8, r8, #2              )
 558  THUMB( add     pc, r8                  )
 559         nop
 560
 561         movw_pc lr                              @ CP#0
 562         W(b)    do_fpe                          @ CP#1 (FPE)
 563         W(b)    do_fpe                          @ CP#2 (FPE)
 564         movw_pc lr                              @ CP#3
 565 #ifdef CONFIG_CRUNCH
 566         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 567         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 568         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 569 #else
 570         movw_pc lr                              @ CP#4
 571         movw_pc lr                              @ CP#5
 572         movw_pc lr                              @ CP#6
 573 #endif
 574         movw_pc lr                              @ CP#7
 575         movw_pc lr                              @ CP#8
 576         movw_pc lr                              @ CP#9
 577 #ifdef CONFIG_VFP
 578         W(b)    do_vfp                          @ CP#10 (VFP)
 579         W(b)    do_vfp                          @ CP#11 (VFP)
 580 #else
 581         movw_pc lr                              @ CP#10 (VFP)
 582         movw_pc lr                              @ CP#11 (VFP)
 583 #endif
 584         movw_pc lr                              @ CP#12
 585         movw_pc lr                              @ CP#13
 586         movw_pc lr                              @ CP#14 (Debug)
 587         movw_pc lr                              @ CP#15 (Control)
 588
 589 #ifdef CONFIG_NEON
 590         .align  6
 591
 592 .LCneon_arm_opcodes:
 593         .word   0xfe000000                      @ mask
 594         .word   0xf2000000                      @ opcode
 595
 596         .word   0xff100000                      @ mask
 597         .word   0xf4000000                      @ opcode
 598
 599         .word   0x00000000                      @ mask
 600         .word   0x00000000                      @ opcode
 601
 602 .LCneon_thumb_opcodes:
 603         .word   0xef000000                      @ mask
 604         .word   0xef000000                      @ opcode
 605
 606         .word   0xff100000                      @ mask
 607         .word   0xf9000000                      @ opcode
 608
 609         .word   0x00000000                      @ mask
 610         .word   0x00000000                      @ opcode
 611 #endif
 612
 613 do_fpe:
 614         enable_irq
 615         ldr     r4, .LCfp
 616         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 617         ldr     pc, [r4]                        @ Call FP module USR entry point
 618
 619 /*
 620  * The FP module is called with these registers set:
 621  *  r0  = instruction
 622  *  r2  = PC+4
 623  *  r9  = normal "successful" return address
 624  *  r10 = FP workspace
 625  *  lr  = unrecognised FP instruction return address
 626  */
 627
 628         .pushsection .data
 629 ENTRY(fp_enter)
 630         .word   no_fp
 631         .popsection
 632
 633 ENTRY(no_fp)
 634         mov     pc, lr
 635 ENDPROC(no_fp)
 636
 637 __und_usr_unknown:
 638         enable_irq
 639         mov     r0, sp
 640         adr     lr, BSYM(ret_from_exception)
 641         b       do_undefinstr
 642 ENDPROC(__und_usr_unknown)
 643
 644         .align  5
 645 __pabt_usr:
 646         usr_entry
 647         mov     r2, sp                          @ regs
 648         pabt_helper
 649  UNWIND(.fnend          )
 650         /* fall through */
 651 /*
 652  * This is the return code to user mode for abort handlers
 653  */
 654 ENTRY(ret_from_exception)
 655  UNWIND(.fnstart        )
 656  UNWIND(.cantunwind     )
 657         get_thread_info tsk
 658         mov     why, #0
 659         b       ret_to_user
 660  UNWIND(.fnend          )
 661 ENDPROC(__pabt_usr)
 662 ENDPROC(ret_from_exception)
 663
 664 /*
 665  * Register switch for ARMv3 and ARMv4 processors
 666  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 667  * previous and next are guaranteed not to be the same.
 668  */
 669 ENTRY(__switch_to)
 670  UNWIND(.fnstart        )
 671  UNWIND(.cantunwind     )
 672         add     ip, r1, #TI_CPU_SAVE
 673         ldr     r3, [r2, #TI_TP_VALUE]
 674  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 675  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 676  THUMB( str     sp, [ip], #4               )
 677  THUMB( str     lr, [ip], #4               )
 678 #ifdef CONFIG_CPU_USE_DOMAINS
 679         ldr     r6, [r2, #TI_CPU_DOMAIN]
 680 #endif
 681         set_tls r3, r4, r5
 682 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 683         ldr     r7, [r2, #TI_TASK]
 684         ldr     r8, =__stack_chk_guard
 685         ldr     r7, [r7, #TSK_STACK_CANARY]
 686 #endif
 687 #ifdef CONFIG_CPU_USE_DOMAINS
 688         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 689 #endif
 690         mov     r5, r0
 691         add     r4, r2, #TI_CPU_SAVE
 692         ldr     r0, =thread_notify_head
 693         mov     r1, #THREAD_NOTIFY_SWITCH
 694         bl      atomic_notifier_call_chain
 695 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 696         str     r7, [r8]
 697 #endif
 698  THUMB( mov     ip, r4                     )
 699         mov     r0, r5
 700  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 701  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 702  THUMB( ldr     sp, [ip], #4               )
 703  THUMB( ldr     pc, [ip]                   )
 704  UNWIND(.fnend          )
 705 ENDPROC(__switch_to)
 706
 707         __INIT
 708
 709 /*
 710  * User helpers.
 711  *
 712  * These are segment of kernel provided user code reachable from user space
 713  * at a fixed address in kernel memory.  This is used to provide user space
 714  * with some operations which require kernel help because of unimplemented
 715  * native feature and/or instructions in many ARM CPUs. The idea is for
 716  * this code to be executed directly in user mode for best efficiency but
 717  * which is too intimate with the kernel counter part to be left to user
 718  * libraries.  In fact this code might even differ from one CPU to another
 719  * depending on the available  instruction set and restrictions like on
 720  * SMP systems.  In other words, the kernel reserves the right to change
 721  * this code as needed without warning. Only the entry points and their
 722  * results are guaranteed to be stable.
 723  *
 724  * Each segment is 32-byte aligned and will be moved to the top of the high
 725  * vector page.  New segments (if ever needed) must be added in front of
 726  * existing ones.  This mechanism should be used only for things that are
 727  * really small and justified, and not be abused freely.
 728  *
 729  * User space is expected to implement those things inline when optimizing
 730  * for a processor that has the necessary native support, but only if such
 731  * resulting binaries are already to be incompatible with earlier ARM
 732  * processors due to the use of unsupported instructions other than what
 733  * is provided here.  In other words don't make binaries unable to run on
 734  * earlier processors just for the sake of not using these kernel helpers
 735  * if your compiled code is not going to use the new instructions for other
 736  * purpose.
 737  */
 738  THUMB( .arm    )
 739
 740         .macro  usr_ret, reg
 741 #ifdef CONFIG_ARM_THUMB
 742         bx      \reg
 743 #else
 744         mov     pc, \reg
 745 #endif
 746         .endm
 747
 748         .align  5
 749         .globl  __kuser_helper_start
 750 __kuser_helper_start:
 751
 752 /*
 753  * Reference prototype:
 754  *
 755  *      void __kernel_memory_barrier(void)
 756  *
 757  * Input:
 758  *
 759  *      lr = return address
 760  *
 761  * Output:
 762  *
 763  *      none
 764  *
 765  * Clobbered:
 766  *
 767  *      none
 768  *
 769  * Definition and user space usage example:
 770  *
 771  *      typedef void (__kernel_dmb_t)(void);
 772  *      #define __kernel_dmb (*(__kernel_dmb_t *)0xffff0fa0)
 773  *
 774  * Apply any needed memory barrier to preserve consistency with data modified
 775  * manually and __kuser_cmpxchg usage.
 776  *
 777  * This could be used as follows:
 778  *
 779  * #define __kernel_dmb() \
 780  *         asm volatile ( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #95" \
 781  *              : : : "r0", "lr","cc" )
 782  */
 783
 784 __kuser_memory_barrier:                         @ 0xffff0fa0
 785         smp_dmb arm
 786         usr_ret lr
 787
 788         .align  5
 789
 790 /*
 791  * Reference prototype:
 792  *
 793  *      int __kernel_cmpxchg(int oldval, int newval, int *ptr)
 794  *
 795  * Input:
 796  *
 797  *      r0 = oldval
 798  *      r1 = newval
 799  *      r2 = ptr
 800  *      lr = return address
 801  *
 802  * Output:
 803  *
 804  *      r0 = returned value (zero or non-zero)
 805  *      C flag = set if r0 == 0, clear if r0 != 0
 806  *
 807  * Clobbered:
 808  *
 809  *      r3, ip, flags
 810  *
 811  * Definition and user space usage example:
 812  *
 813  *      typedef int (__kernel_cmpxchg_t)(int oldval, int newval, int *ptr);
 814  *      #define __kernel_cmpxchg (*(__kernel_cmpxchg_t *)0xffff0fc0)
 815  *
 816  * Atomically store newval in *ptr if *ptr is equal to oldval for user space.
 817  * Return zero if *ptr was changed or non-zero if no exchange happened.
 818  * The C flag is also set if *ptr was changed to allow for assembly
 819  * optimization in the calling code.
 820  *
 821  * Notes:
 822  *
 823  *    - This routine already includes memory barriers as needed.
 824  *
 825  * For example, a user space atomic_add implementation could look like this:
 826  *
 827  * #define atomic_add(ptr, val) \
 828  *      ({ register unsigned int *__ptr asm("r2") = (ptr); \
 829  *         register unsigned int __result asm("r1"); \
 830  *         asm volatile ( \
 831  *             "1: @ atomic_add\n\t" \
 832  *             "ldr     r0, [r2]\n\t" \
 833  *             "mov     r3, #0xffff0fff\n\t" \
 834  *             "add     lr, pc, #4\n\t" \
 835  *             "add     r1, r0, %2\n\t" \
 836  *             "add     pc, r3, #(0xffff0fc0 - 0xffff0fff)\n\t" \
 837  *             "bcc     1b" \
 838  *             : "=&r" (__result) \
 839  *             : "r" (__ptr), "rIL" (val) \
 840  *             : "r0","r3","ip","lr","cc","memory" ); \
 841  *         __result; })
 842  */
 843
 844 __kuser_cmpxchg:                                @ 0xffff0fc0
 845
 846 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 847
 848         /*
 849          * Poor you.  No fast solution possible...
 850          * The kernel itself must perform the operation.
 851          * A special ghost syscall is used for that (see traps.c).
 852          */
 853         stmfd   sp!, {r7, lr}
 854         ldr     r7, 1f                  @ it's 20 bits
 855         swi     __ARM_NR_cmpxchg
 856         ldmfd   sp!, {r7, pc}
 857 1:      .word   __ARM_NR_cmpxchg
 858
 859 #elif __LINUX_ARM_ARCH__ < 6
 860
 861 #ifdef CONFIG_MMU
 862
 863         /*
 864          * The only thing that can break atomicity in this cmpxchg
 865          * implementation is either an IRQ or a data abort exception
 866          * causing another process/thread to be scheduled in the middle
 867          * of the critical sequence.  To prevent this, code is added to
 868          * the IRQ and data abort exception handlers to set the pc back
 869          * to the beginning of the critical section if it is found to be
 870          * within that critical section (see kuser_cmpxchg_fixup).
 871          */
 872 1:      ldr     r3, [r2]                        @ load current val
 873         subs    r3, r3, r0                      @ compare with oldval
 874 2:      streq   r1, [r2]                        @ store newval if eq
 875         rsbs    r0, r3, #0                      @ set return val and C flag
 876         usr_ret lr
 877
 878         .text
 879 kuser_cmpxchg_fixup:
 880         @ Called from kuser_cmpxchg_check macro.
 881         @ r4 = address of interrupted insn (must be preserved).
 882         @ sp = saved regs. r7 and r8 are clobbered.
 883         @ 1b = first critical insn, 2b = last critical insn.
 884         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 885         mov     r7, #0xffff0fff
 886         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 887         subs    r8, r4, r7
 888         rsbcss  r8, r8, #(2b - 1b)
 889         strcs   r7, [sp, #S_PC]
 890         mov     pc, lr
 891         .previous
 892
 893 #else
 894 #warning "NPTL on non MMU needs fixing"
 895         mov     r0, #-1
 896         adds    r0, r0, #0
 897         usr_ret lr
 898 #endif
 899
 900 #else
 901
 902         smp_dmb arm
 903 1:      ldrex   r3, [r2]
 904         subs    r3, r3, r0
 905         strexeq r3, r1, [r2]
 906         teqeq   r3, #1
 907         beq     1b
 908         rsbs    r0, r3, #0
 909         /* beware -- each __kuser slot must be 8 instructions max */
 910         ALT_SMP(b       __kuser_memory_barrier)
 911         ALT_UP(usr_ret  lr)
 912
 913 #endif
 914
 915         .align  5
 916
 917 /*
 918  * Reference prototype:
 919  *
 920  *      int __kernel_get_tls(void)
 921  *
 922  * Input:
 923  *
 924  *      lr = return address
 925  *
 926  * Output:
 927  *
 928  *      r0 = TLS value
 929  *
 930  * Clobbered:
 931  *
 932  *      none
 933  *
 934  * Definition and user space usage example:
 935  *
 936  *      typedef int (__kernel_get_tls_t)(void);
 937  *      #define __kernel_get_tls (*(__kernel_get_tls_t *)0xffff0fe0)
 938  *
 939  * Get the TLS value as previously set via the __ARM_NR_set_tls syscall.
 940  *
 941  * This could be used as follows:
 942  *
 943  * #define __kernel_get_tls() \
 944  *      ({ register unsigned int __val asm("r0"); \
 945  *         asm( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #31" \
 946  *              : "=r" (__val) : : "lr","cc" ); \
 947  *         __val; })
 948  */
 949
 950 __kuser_get_tls:                                @ 0xffff0fe0
 951         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
 952         usr_ret lr
 953         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
 954         .rep    4
 955         .word   0                       @ 0xffff0ff0 software TLS value, then
 956         .endr                           @ pad up to __kuser_helper_version
 957
 958 /*
 959  * Reference declaration:
 960  *
 961  *      extern unsigned int __kernel_helper_version;
 962  *
 963  * Definition and user space usage example:
 964  *
 965  *      #define __kernel_helper_version (*(unsigned int *)0xffff0ffc)
 966  *
 967  * User space may read this to determine the curent number of helpers
 968  * available.
 969  */
 970
 971 __kuser_helper_version:                         @ 0xffff0ffc
 972         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
 973
 974         .globl  __kuser_helper_end
 975 __kuser_helper_end:
 976
 977  THUMB( .thumb  )
 978
 979 /*
 980  * Vector stubs.
 981  *
 982  * This code is copied to 0xffff0200 so we can use branches in the
 983  * vectors, rather than ldr's.  Note that this code must not
 984  * exceed 0x300 bytes.
 985  *
 986  * Common stub entry macro:
 987  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
 988  *
 989  * SP points to a minimal amount of processor-private memory, the address
 990  * of which is copied into r0 for the mode specific abort handler.
 991  */
 992         .macro  vector_stub, name, mode, correction=0
 993         .align  5
 994
 995 vector_\name:
 996         .if \correction
 997         sub     lr, lr, #\correction
 998         .endif
 999
1000         @
1001         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
1002         @ (parent CPSR)
1003         @
1004         stmia   sp, {r0, lr}            @ save r0, lr
1005         mrs     lr, spsr
1006         str     lr, [sp, #8]            @ save spsr
1007
1008         @
1009         @ Prepare for SVC32 mode.  IRQs remain disabled.
1010         @
1011         mrs     r0, cpsr
1012         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1013         msr     spsr_cxsf, r0
1014
1015         @
1016         @ the branch table must immediately follow this code
1017         @
1018         and     lr, lr, #0x0f
1019  THUMB( adr     r0, 1f                  )
1020  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1021         mov     r0, sp
1022  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1023         movs    pc, lr                  @ branch to handler in SVC mode
1024 ENDPROC(vector_\name)
1025
1026         .align  2
1027         @ handler addresses follow this label
1028 1:
1029         .endm
1030
1031         .globl  __stubs_start
1032 __stubs_start:
1033 /*
1034  * Interrupt dispatcher
1035  */
1036         vector_stub     irq, IRQ_MODE, 4
1037
1038         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1039         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1040         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1041         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1042         .long   __irq_invalid                   @  4
1043         .long   __irq_invalid                   @  5
1044         .long   __irq_invalid                   @  6
1045         .long   __irq_invalid                   @  7
1046         .long   __irq_invalid                   @  8
1047         .long   __irq_invalid                   @  9
1048         .long   __irq_invalid                   @  a
1049         .long   __irq_invalid                   @  b
1050         .long   __irq_invalid                   @  c
1051         .long   __irq_invalid                   @  d
1052         .long   __irq_invalid                   @  e
1053         .long   __irq_invalid                   @  f
1054
1055 /*
1056  * Data abort dispatcher
1057  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1058  */
1059         vector_stub     dabt, ABT_MODE, 8
1060
1061         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1062         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1063         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1064         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1065         .long   __dabt_invalid                  @  4
1066         .long   __dabt_invalid                  @  5
1067         .long   __dabt_invalid                  @  6
1068         .long   __dabt_invalid                  @  7
1069         .long   __dabt_invalid                  @  8
1070         .long   __dabt_invalid                  @  9
1071         .long   __dabt_invalid                  @  a
1072         .long   __dabt_invalid                  @  b
1073         .long   __dabt_invalid                  @  c
1074         .long   __dabt_invalid                  @  d
1075         .long   __dabt_invalid                  @  e
1076         .long   __dabt_invalid                  @  f
1077
1078 /*
1079  * Prefetch abort dispatcher
1080  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1081  */
1082         vector_stub     pabt, ABT_MODE, 4
1083
1084         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1085         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1086         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1087         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1088         .long   __pabt_invalid                  @  4
1089         .long   __pabt_invalid                  @  5
1090         .long   __pabt_invalid                  @  6
1091         .long   __pabt_invalid                  @  7
1092         .long   __pabt_invalid                  @  8
1093         .long   __pabt_invalid                  @  9
1094         .long   __pabt_invalid                  @  a
1095         .long   __pabt_invalid                  @  b
1096         .long   __pabt_invalid                  @  c
1097         .long   __pabt_invalid                  @  d
1098         .long   __pabt_invalid                  @  e
1099         .long   __pabt_invalid                  @  f
1100
1101 /*
1102  * Undef instr entry dispatcher
1103  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1104  */
1105         vector_stub     und, UND_MODE
1106
1107         .long   __und_usr                       @  0 (USR_26 / USR_32)
1108         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1109         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1110         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1111         .long   __und_invalid                   @  4
1112         .long   __und_invalid                   @  5
1113         .long   __und_invalid                   @  6
1114         .long   __und_invalid                   @  7
1115         .long   __und_invalid                   @  8
1116         .long   __und_invalid                   @  9
1117         .long   __und_invalid                   @  a
1118         .long   __und_invalid                   @  b
1119         .long   __und_invalid                   @  c
1120         .long   __und_invalid                   @  d
1121         .long   __und_invalid                   @  e
1122         .long   __und_invalid                   @  f
1123
1124         .align  5
1125
1126 /*=============================================================================
1127  * Undefined FIQs
1128  *-----------------------------------------------------------------------------
1129  * Enter in FIQ mode, spsr = ANY CPSR, lr = ANY PC
1130  * MUST PRESERVE SVC SPSR, but need to switch to SVC mode to show our msg.
1131  * Basically to switch modes, we *HAVE* to clobber one register...  brain
1132  * damage alert!  I don't think that we can execute any code in here in any
1133  * other mode than FIQ...  Ok you can switch to another mode, but you can't
1134  * get out of that mode without clobbering one register.
1135  */
1136 vector_fiq:
1137         disable_fiq
1138         subs    pc, lr, #4
1139
1140 /*=============================================================================
1141  * Address exception handler
1142  *-----------------------------------------------------------------------------
1143  * These aren't too critical.
1144  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1145  */
1146
1147 vector_addrexcptn:
1148         b       vector_addrexcptn
1149
1150 /*
1151  * We group all the following data together to optimise
1152  * for CPUs with separate I & D caches.
1153  */
1154         .align  5
1155
1156 .LCvswi:
1157         .word   vector_swi
1158
1159         .globl  __stubs_end
1160 __stubs_end:
1161
1162         .equ    stubs_offset, __vectors_start + 0x200 - __stubs_start
1163
1164         .globl  __vectors_start
1165 __vectors_start:
1166  ARM(   swi     SYS_ERROR0      )
1167  THUMB( svc     #0              )
1168  THUMB( nop                     )
1169         W(b)    vector_und + stubs_offset
1170         W(ldr)  pc, .LCvswi + stubs_offset
1171         W(b)    vector_pabt + stubs_offset
1172         W(b)    vector_dabt + stubs_offset
1173         W(b)    vector_addrexcptn + stubs_offset
1174         W(b)    vector_irq + stubs_offset
1175         W(b)    vector_fiq + stubs_offset
1176
1177         .globl  __vectors_end
1178 __vectors_end:
1179
1180         .data
1181
1182         .globl  cr_alignment
1183         .globl  cr_no_alignment
1184 cr_alignment:
1185         .space  4
1186 cr_no_alignment:
1187         .space  4
1188
1189 #ifdef CONFIG_MULTI_IRQ_HANDLER
1190         .globl  handle_arch_irq
1191 handle_arch_irq:
1192         .space  4
1193 #endif