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15 Documentation/memory-barriers.txt
18 역자： 박성재 <sj38.park@gmail.com>
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26 저자: David Howells <dhowells@redhat.com>
27 Paul E. McKenney <paulmck@linux.vnet.ibm.com>
28 Will Deacon <will.deacon@arm.com>
29 Peter Zijlstra <peterz@infradead.org>
35 이 문서는 명세서가 아닙니다; 이 문서는 완벽하지 않은데, 간결성을 위해 의도된
36 부분도 있고, 의도하진 않았지만 사람에 의해 쓰였다보니 불완전한 부분도 있습니다.
37 이 문서는 리눅스에서 제공하는 다양한 메모리 배리어들을 사용하기 위한
38 안내서입니다만, 뭔가 이상하다 싶으면 (그런게 많을 겁니다) 질문을 부탁드립니다.
40 다시 말하지만, 이 문서는 리눅스가 하드웨어에 기대하는 사항에 대한 명세서가
45 (1) 어떤 특정 배리어에 대해 기대할 수 있는 최소한의 기능을 명세하기 위해서,
48 (2) 사용 가능한 배리어들에 대해 어떻게 사용해야 하는지에 대한 안내를 제공하기
51 어떤 아키텍쳐는 특정한 배리어들에 대해서는 여기서 이야기하는 최소한의
52 요구사항들보다 많은 기능을 제공할 수도 있습니다만, 여기서 이야기하는
53 요구사항들을 충족하지 않는 아키텍쳐가 있다면 그 아키텍쳐가 잘못된 것이란 점을
56 또한, 특정 아키텍쳐에서 일부 배리어는 해당 아키텍쳐의 특수한 동작 방식으로 인해
57 해당 배리어의 명시적 사용이 불필요해서 no-op 이 될수도 있음을 알아두시기
60 역자: 본 번역 역시 완벽하지 않은데, 이 역시 부분적으로는 의도된 것이기도
61 합니다. 여타 기술 문서들이 그렇듯 완벽한 이해를 위해서는 번역문과 원문을 함께
62 읽으시되 번역문을 하나의 가이드로 활용하시길 추천드리며, 발견되는 오역 등에
63 대해서는 언제든 의견을 부탁드립니다. 과한 번역으로 인한 오해를 최소화하기 위해
64 애매한 부분이 있을 경우에는 어색함이 있더라도 원래의 용어를 차용합니다.
79 - 메모리 배리어에 대해 가정해선 안될 것.
84 - 읽기 메모리 배리어 vs 로드 예측.
100 (*) CPU 간 ACQUIRING 배리어의 효과.
102 - Acquire vs 메모리 액세스.
103 - Acquire vs I/O 액세스.
114 (*) 가정되는 가장 완화된 실행 순서 모델.
134 =======================
136 =======================
138 다음과 같이 추상화된 시스템 모델을 생각해 봅시다:
143 +-------+ : +--------+ : +-------+
146 | CPU 1 |<----->| Memory |<----->| CPU 2 |
149 +-------+ : +--------+ : +-------+
157 +---------->| Device |<----------+
163 프로그램은 여러 메모리 액세스 오퍼레이션을 발생시키고, 각각의 CPU 는 그런
164 프로그램들을 실행합니다. 추상화된 CPU 모델에서 메모리 오퍼레이션들의 순서는
165 매우 완화되어 있고, CPU 는 프로그램이 인과관계를 어기지 않는 상태로 관리된다고
166 보일 수만 있다면 메모리 오퍼레이션을 자신이 원하는 어떤 순서대로든 재배치해
167 동작시킬 수 있습니다. 비슷하게, 컴파일러 또한 프로그램의 정상적 동작을 해치지
168 않는 한도 내에서는 어떤 순서로든 자신이 원하는 대로 인스트럭션을 재배치 할 수
171 따라서 위의 다이어그램에서 한 CPU가 동작시키는 메모리 오퍼레이션이 만들어내는
172 변화는 해당 오퍼레이션이 CPU 와 시스템의 다른 부분들 사이의 인터페이스(점선)를
173 지나가면서 시스템의 나머지 부분들에 인지됩니다.
176 예를 들어, 다음의 일련의 이벤트들을 생각해 봅시다:
179 =============== ===============
184 다이어그램의 가운데에 위치한 메모리 시스템에 보여지게 되는 액세스들은 다음의 총
185 24개의 조합으로 재구성될 수 있습니다:
187 STORE A=3, STORE B=4, y=LOAD A->3, x=LOAD B->4
188 STORE A=3, STORE B=4, x=LOAD B->4, y=LOAD A->3
189 STORE A=3, y=LOAD A->3, STORE B=4, x=LOAD B->4
190 STORE A=3, y=LOAD A->3, x=LOAD B->2, STORE B=4
191 STORE A=3, x=LOAD B->2, STORE B=4, y=LOAD A->3
192 STORE A=3, x=LOAD B->2, y=LOAD A->3, STORE B=4
193 STORE B=4, STORE A=3, y=LOAD A->3, x=LOAD B->4
197 따라서 다음의 네가지 조합의 값들이 나올 수 있습니다:
205 한발 더 나아가서, 한 CPU 가 메모리 시스템에 반영한 스토어 오퍼레이션들의 결과는
206 다른 CPU 에서의 로드 오퍼레이션을 통해 인지되는데, 이 때 스토어가 반영된 순서와
210 예로, 아래의 일련의 이벤트들을 생각해 봅시다:
213 =============== ===============
214 { A == 1, B == 2, C == 3, P == &A, Q == &C }
218 D 로 읽혀지는 값은 CPU 2 에서 P 로부터 읽혀진 주소값에 의존적이기 때문에 여기엔
219 분명한 데이터 의존성이 있습니다. 하지만 이 이벤트들의 실행 결과로는 아래의
222 (Q == &A) and (D == 1)
223 (Q == &B) and (D == 2)
224 (Q == &B) and (D == 4)
226 CPU 2 는 *Q 의 로드를 요청하기 전에 P 를 Q 에 넣기 때문에 D 에 C 를 집어넣는
233 일부 디바이스는 자신의 컨트롤 인터페이스를 메모리의 특정 영역으로 매핑해서
234 제공하는데(Memory mapped I/O), 해당 컨트롤 레지스터에 접근하는 순서는 매우
235 중요합니다. 예를 들어, 어드레스 포트 레지스터 (A) 와 데이터 포트 레지스터 (D)
236 를 통해 접근되는 내부 레지스터 집합을 갖는 이더넷 카드를 생각해 봅시다. 내부의
237 5번 레지스터를 읽기 위해 다음의 코드가 사용될 수 있습니다:
242 하지만, 이건 다음의 두 조합 중 하나로 만들어질 수 있습니다:
244 STORE *A = 5, x = LOAD *D
245 x = LOAD *D, STORE *A = 5
247 두번째 조합은 데이터를 읽어온 _후에_ 주소를 설정하므로, 오동작을 일으킬 겁니다.
253 CPU 에게 기대할 수 있는 최소한의 보장사항 몇가지가 있습니다:
255 (*) 어떤 CPU 든, 의존성이 존재하는 메모리 액세스들은 해당 CPU 자신에게
256 있어서는 순서대로 메모리 시스템에 수행 요청됩니다. 즉, 다음에 대해서:
258 Q = READ_ONCE(P); smp_read_barrier_depends(); D = READ_ONCE(*Q);
260 CPU 는 다음과 같은 메모리 오퍼레이션 시퀀스를 수행 요청합니다:
262 Q = LOAD P, D = LOAD *Q
264 그리고 그 시퀀스 내에서의 순서는 항상 지켜집니다. 대부분의 시스템에서
265 smp_read_barrier_depends() 는 아무일도 안하지만 DEC Alpha 에서는
266 명시적으로 사용되어야 합니다. 보통의 경우에는 smp_read_barrier_depends()
267 를 직접 사용하는 대신 rcu_dereference() 같은 것들을 사용해야 함을
270 (*) 특정 CPU 내에서 겹치는 영역의 메모리에 행해지는 로드와 스토어 들은 해당
271 CPU 안에서는 순서가 바뀌지 않은 것으로 보여집니다. 즉, 다음에 대해서:
273 a = READ_ONCE(*X); WRITE_ONCE(*X, b);
275 CPU 는 다음의 메모리 오퍼레이션 시퀀스만을 메모리에 요청할 겁니다:
277 a = LOAD *X, STORE *X = b
281 WRITE_ONCE(*X, c); d = READ_ONCE(*X);
283 CPU 는 다음의 수행 요청만을 만들어 냅니다:
285 STORE *X = c, d = LOAD *X
287 (로드 오퍼레이션과 스토어 오퍼레이션이 겹치는 메모리 영역에 대해
288 수행된다면 해당 오퍼레이션들은 겹친다고 표현됩니다).
290 그리고 _반드시_ 또는 _절대로_ 가정하거나 가정하지 말아야 하는 것들이 있습니다:
292 (*) 컴파일러가 READ_ONCE() 나 WRITE_ONCE() 로 보호되지 않은 메모리 액세스를
293 당신이 원하는 대로 할 것이라는 가정은 _절대로_ 해선 안됩니다. 그것들이
294 없다면, 컴파일러는 컴파일러 배리어 섹션에서 다루게 될, 모든 "창의적인"
295 변경들을 만들어낼 권한을 갖게 됩니다.
297 (*) 개별적인 로드와 스토어들이 주어진 순서대로 요청될 것이라는 가정은 _절대로_
300 X = *A; Y = *B; *D = Z;
302 는 다음의 것들 중 어느 것으로든 만들어질 수 있다는 의미입니다:
304 X = LOAD *A, Y = LOAD *B, STORE *D = Z
305 X = LOAD *A, STORE *D = Z, Y = LOAD *B
306 Y = LOAD *B, X = LOAD *A, STORE *D = Z
307 Y = LOAD *B, STORE *D = Z, X = LOAD *A
308 STORE *D = Z, X = LOAD *A, Y = LOAD *B
309 STORE *D = Z, Y = LOAD *B, X = LOAD *A
311 (*) 겹치는 메모리 액세스들은 합쳐지거나 버려질 수 있음을 _반드시_ 가정해야
314 X = *A; Y = *(A + 4);
316 다음의 것들 중 뭐든 될 수 있습니다:
318 X = LOAD *A; Y = LOAD *(A + 4);
319 Y = LOAD *(A + 4); X = LOAD *A;
320 {X, Y} = LOAD {*A, *(A + 4) };
324 *A = X; *(A + 4) = Y;
328 STORE *A = X; STORE *(A + 4) = Y;
329 STORE *(A + 4) = Y; STORE *A = X;
330 STORE {*A, *(A + 4) } = {X, Y};
332 그리고 보장사항에 반대되는 것들(anti-guarantees)이 있습니다:
334 (*) 이 보장사항들은 bitfield 에는 적용되지 않는데, 컴파일러들은 bitfield 를
335 수정하는 코드를 생성할 때 원자성 없는(non-atomic) 읽고-수정하고-쓰는
336 인스트럭션들의 조합을 만드는 경우가 많기 때문입니다. 병렬 알고리즘의
337 동기화에 bitfield 를 사용하려 하지 마십시오.
339 (*) bitfield 들이 여러 락으로 보호되는 경우라 하더라도, 하나의 bitfield 의
340 모든 필드들은 하나의 락으로 보호되어야 합니다. 만약 한 bitfield 의 두
341 필드가 서로 다른 락으로 보호된다면, 컴파일러의 원자성 없는
342 읽고-수정하고-쓰는 인스트럭션 조합은 한 필드에의 업데이트가 근처의
343 필드에도 영향을 끼치게 할 수 있습니다.
345 (*) 이 보장사항들은 적절하게 정렬되고 크기가 잡힌 스칼라 변수들에 대해서만
346 적용됩니다. "적절하게 크기가 잡힌" 이라함은 현재로써는 "char", "short",
347 "int" 그리고 "long" 과 같은 크기의 변수들을 의미합니다. "적절하게 정렬된"
348 은 자연스런 정렬을 의미하는데, 따라서 "char" 에 대해서는 아무 제약이 없고,
349 "short" 에 대해서는 2바이트 정렬을, "int" 에는 4바이트 정렬을, 그리고
350 "long" 에 대해서는 32-bit 시스템인지 64-bit 시스템인지에 따라 4바이트 또는
351 8바이트 정렬을 의미합니다. 이 보장사항들은 C11 표준에서 소개되었으므로,
352 C11 전의 오래된 컴파일러(예를 들어, gcc 4.6) 를 사용할 때엔 주의하시기
353 바랍니다. 표준에 이 보장사항들은 "memory location" 을 정의하는 3.14
354 섹션에 다음과 같이 설명되어 있습니다:
355 (역자: 인용문이므로 번역하지 않습니다)
358 either an object of scalar type, or a maximal sequence
359 of adjacent bit-fields all having nonzero width
361 NOTE 1: Two threads of execution can update and access
362 separate memory locations without interfering with
365 NOTE 2: A bit-field and an adjacent non-bit-field member
366 are in separate memory locations. The same applies
367 to two bit-fields, if one is declared inside a nested
368 structure declaration and the other is not, or if the two
369 are separated by a zero-length bit-field declaration,
370 or if they are separated by a non-bit-field member
371 declaration. It is not safe to concurrently update two
372 bit-fields in the same structure if all members declared
373 between them are also bit-fields, no matter what the
374 sizes of those intervening bit-fields happen to be.
377 =========================
379 =========================
381 앞에서 봤듯이, 상호간 의존성이 없는 메모리 오퍼레이션들은 실제로는 무작위적
382 순서로 수행될 수 있으며, 이는 CPU 와 CPU 간의 상호작용이나 I/O 에 문제가 될 수
383 있습니다. 따라서 컴파일러와 CPU 가 순서를 바꾸는데 제약을 걸 수 있도록 개입할
386 메모리 배리어는 그런 개입 수단입니다. 메모리 배리어는 배리어를 사이에 둔 앞과
387 뒤 양측의 메모리 오퍼레이션들 간에 부분적 순서가 존재하도록 하는 효과를 줍니다.
389 시스템의 CPU 들과 여러 디바이스들은 성능을 올리기 위해 명령어 재배치, 실행
390 유예, 메모리 오퍼레이션들의 조합, 예측적 로드(speculative load), 브랜치
391 예측(speculative branch prediction), 다양한 종류의 캐싱(caching) 등의 다양한
392 트릭을 사용할 수 있기 때문에 이런 강제력은 중요합니다. 메모리 배리어들은 이런
393 트릭들을 무효로 하거나 억제하는 목적으로 사용되어져서 코드가 여러 CPU 와
394 디바이스들 간의 상호작용을 정상적으로 제어할 수 있게 해줍니다.
400 메모리 배리어는 네개의 기본 타입으로 분류됩니다:
402 (1) 쓰기 (또는 스토어) 메모리 배리어.
404 쓰기 메모리 배리어는 시스템의 다른 컴포넌트들에 해당 배리어보다 앞서
405 명시된 모든 STORE 오퍼레이션들이 해당 배리어 뒤에 명시된 모든 STORE
406 오퍼레이션들보다 먼저 수행된 것으로 보일 것을 보장합니다.
408 쓰기 배리어는 스토어 오퍼레이션들에 대한 부분적 순서 세우기입니다; 로드
409 오퍼레이션들에 대해서는 어떤 영향도 끼치지 않습니다.
411 CPU 는 시간의 흐름에 따라 메모리 시스템에 일련의 스토어 오퍼레이션들을
412 하나씩 요청해 집어넣습니다. 쓰기 배리어 앞의 모든 스토어 오퍼레이션들은
413 쓰기 배리어 뒤의 모든 스토어 오퍼레이션들보다 _앞서_ 수행될 겁니다.
415 [!] 쓰기 배리어들은 읽기 또는 데이터 의존성 배리어와 함께 짝을 맞춰
416 사용되어야만 함을 알아두세요; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
421 데이터 의존성 배리어는 읽기 배리어의 보다 완화된 형태입니다. 두개의 로드
422 오퍼레이션이 있고 두번째 것이 첫번째 것의 결과에 의존하고 있을 때(예:
423 두번째 로드가 참조할 주소를 첫번째 로드가 읽는 경우), 두번째 로드가 읽어올
424 데이터는 첫번째 로드에 의해 그 주소가 얻어지기 전에 업데이트 되어 있음을
425 보장하기 위해서 데이터 의존성 배리어가 필요할 수 있습니다.
427 데이터 의존성 배리어는 상호 의존적인 로드 오퍼레이션들 사이의 부분적 순서
428 세우기입니다; 스토어 오퍼레이션들이나 독립적인 로드들, 또는 중복되는
429 로드들에 대해서는 어떤 영향도 끼치지 않습니다.
431 (1) 에서 언급했듯이, 시스템의 CPU 들은 메모리 시스템에 일련의 스토어
432 오퍼레이션들을 던져 넣고 있으며, 거기에 관심이 있는 다른 CPU 는 그
433 오퍼레이션들을 메모리 시스템이 실행한 결과를 인지할 수 있습니다. 이처럼
434 다른 CPU 의 스토어 오퍼레이션의 결과에 관심을 두고 있는 CPU 가 수행 요청한
435 데이터 의존성 배리어는, 배리어 앞의 어떤 로드 오퍼레이션이 다른 CPU 에서
436 던져 넣은 스토어 오퍼레이션과 같은 영역을 향했다면, 그런 스토어
437 오퍼레이션들이 만들어내는 결과가 데이터 의존성 배리어 뒤의 로드
438 오퍼레이션들에게는 보일 것을 보장합니다.
440 이 순서 세우기 제약에 대한 그림을 보기 위해선 "메모리 배리어 시퀀스의 예"
443 [!] 첫번째 로드는 반드시 _데이터_ 의존성을 가져야지 컨트롤 의존성을 가져야
444 하는게 아님을 알아두십시오. 만약 두번째 로드를 위한 주소가 첫번째 로드에
445 의존적이지만 그 의존성은 조건적이지 그 주소 자체를 가져오는게 아니라면,
446 그것은 _컨트롤_ 의존성이고, 이 경우에는 읽기 배리어나 그보다 강력한
447 무언가가 필요합니다. 더 자세한 내용을 위해서는 "컨트롤 의존성" 서브섹션을
450 [!] 데이터 의존성 배리어는 보통 쓰기 배리어들과 함께 짝을 맞춰 사용되어야
451 합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
454 (3) 읽기 (또는 로드) 메모리 배리어.
456 읽기 배리어는 데이터 의존성 배리어 기능의 보장사항에 더해서 배리어보다
457 앞서 명시된 모든 LOAD 오퍼레이션들이 배리어 뒤에 명시되는 모든 LOAD
458 오퍼레이션들보다 먼저 행해진 것으로 시스템의 다른 컴포넌트들에 보여질 것을
461 읽기 배리어는 로드 오퍼레이션에 행해지는 부분적 순서 세우기입니다; 스토어
462 오퍼레이션에 대해서는 어떤 영향도 끼치지 않습니다.
464 읽기 메모리 배리어는 데이터 의존성 배리어를 내장하므로 데이터 의존성
467 [!] 읽기 배리어는 일반적으로 쓰기 배리어들과 함께 짝을 맞춰 사용되어야
468 합니다; "SMP 배리어 짝맞추기" 서브섹션을 참고하세요.
473 범용(general) 메모리 배리어는 배리어보다 앞서 명시된 모든 LOAD 와 STORE
474 오퍼레이션들이 배리어 뒤에 명시된 모든 LOAD 와 STORE 오퍼레이션들보다
475 먼저 수행된 것으로 시스템의 나머지 컴포넌트들에 보이게 됨을 보장합니다.
477 범용 메모리 배리어는 로드와 스토어 모두에 대한 부분적 순서 세우기입니다.
479 범용 메모리 배리어는 읽기 메모리 배리어, 쓰기 메모리 배리어 모두를
480 내장하므로, 두 배리어를 모두 대신할 수 있습니다.
483 그리고 두개의 명시적이지 않은 타입이 있습니다:
487 이 타입의 오퍼레이션은 단방향의 투과성 배리어처럼 동작합니다. ACQUIRE
488 오퍼레이션 뒤의 모든 메모리 오퍼레이션들이 ACQUIRE 오퍼레이션 후에
489 일어난 것으로 시스템의 나머지 컴포넌트들에 보이게 될 것이 보장됩니다.
490 LOCK 오퍼레이션과 smp_load_acquire(), smp_cond_acquire() 오퍼레이션도
491 ACQUIRE 오퍼레이션에 포함됩니다. smp_cond_acquire() 오퍼레이션은 컨트롤
492 의존성과 smp_rmb() 를 사용해서 ACQUIRE 의 의미적 요구사항(semantic)을
495 ACQUIRE 오퍼레이션 앞의 메모리 오퍼레이션들은 ACQUIRE 오퍼레이션 완료 후에
498 ACQUIRE 오퍼레이션은 거의 항상 RELEASE 오퍼레이션과 짝을 지어 사용되어야
504 이 타입의 오퍼레이션들도 단방향 투과성 배리어처럼 동작합니다. RELEASE
505 오퍼레이션 앞의 모든 메모리 오퍼레이션들은 RELEASE 오퍼레이션 전에 완료된
506 것으로 시스템의 다른 컴포넌트들에 보여질 것이 보장됩니다. UNLOCK 류의
507 오퍼레이션들과 smp_store_release() 오퍼레이션도 RELEASE 오퍼레이션의
510 RELEASE 오퍼레이션 뒤의 메모리 오퍼레이션들은 RELEASE 오퍼레이션이
511 완료되기 전에 행해진 것처럼 보일 수 있습니다.
513 ACQUIRE 와 RELEASE 오퍼레이션의 사용은 일반적으로 다른 메모리 배리어의
514 필요성을 없앱니다 (하지만 "MMIO 쓰기 배리어" 서브섹션에서 설명되는 예외를
515 알아두세요). 또한, RELEASE+ACQUIRE 조합은 범용 메모리 배리어처럼 동작할
516 것을 보장하지 -않습니다-. 하지만, 어떤 변수에 대한 RELEASE 오퍼레이션을
517 앞서는 메모리 액세스들의 수행 결과는 이 RELEASE 오퍼레이션을 뒤이어 같은
518 변수에 대해 수행된 ACQUIRE 오퍼레이션을 뒤따르는 메모리 액세스에는 보여질
519 것이 보장됩니다. 다르게 말하자면, 주어진 변수의 크리티컬 섹션에서는, 해당
520 변수에 대한 앞의 크리티컬 섹션에서의 모든 액세스들이 완료되었을 것을
523 즉, ACQUIRE 는 최소한의 "취득" 동작처럼, 그리고 RELEASE 는 최소한의 "공개"
526 atomic_t.txt 에 설명된 어토믹 오퍼레이션들 중 일부는 완전히 순서잡힌 것들과
527 (배리어를 사용하지 않는) 완화된 순서의 것들 외에 ACQUIRE 와 RELEASE 부류의
528 것들도 존재합니다. 로드와 스토어를 모두 수행하는 조합된 어토믹 오퍼레이션에서,
529 ACQUIRE 는 해당 오퍼레이션의 로드 부분에만 적용되고 RELEASE 는 해당
530 오퍼레이션의 스토어 부분에만 적용됩니다.
532 메모리 배리어들은 두 CPU 간, 또는 CPU 와 디바이스 간에 상호작용의 가능성이 있을
533 때에만 필요합니다. 만약 어떤 코드에 그런 상호작용이 없을 것이 보장된다면, 해당
534 코드에서는 메모리 배리어를 사용할 필요가 없습니다.
537 이것들은 _최소한의_ 보장사항들임을 알아두세요. 다른 아키텍쳐에서는 더 강력한
538 보장사항을 제공할 수도 있습니다만, 그런 보장사항은 아키텍쳐 종속적 코드 이외의
542 메모리 배리어에 대해 가정해선 안될 것
543 -------------------------------------
545 리눅스 커널 메모리 배리어들이 보장하지 않는 것들이 있습니다:
547 (*) 메모리 배리어 앞에서 명시된 어떤 메모리 액세스도 메모리 배리어 명령의 수행
548 완료 시점까지 _완료_ 될 것이란 보장은 없습니다; 배리어가 하는 일은 CPU 의
549 액세스 큐에 특정 타입의 액세스들은 넘을 수 없는 선을 긋는 것으로 생각될 수
552 (*) 한 CPU 에서 메모리 배리어를 수행하는게 시스템의 다른 CPU 나 하드웨어에
553 어떤 직접적인 영향을 끼친다는 보장은 존재하지 않습니다. 배리어 수행이
554 만드는 간접적 영향은 두번째 CPU 가 첫번째 CPU 의 액세스들의 결과를
555 바라보는 순서가 됩니다만, 다음 항목을 보세요:
557 (*) 첫번째 CPU 가 두번째 CPU 의 메모리 액세스들의 결과를 바라볼 때, _설령_
558 두번째 CPU 가 메모리 배리어를 사용한다 해도, 첫번째 CPU _또한_ 그에 맞는
559 메모리 배리어를 사용하지 않는다면 ("SMP 배리어 짝맞추기" 서브섹션을
560 참고하세요) 그 결과가 올바른 순서로 보여진다는 보장은 없습니다.
562 (*) CPU 바깥의 하드웨어[*] 가 메모리 액세스들의 순서를 바꾸지 않는다는 보장은
563 존재하지 않습니다. CPU 캐시 일관성 메커니즘은 메모리 배리어의 간접적
564 영향을 CPU 사이에 전파하긴 하지만, 순서대로 전파하지는 않을 수 있습니다.
566 [*] 버스 마스터링 DMA 와 일관성에 대해서는 다음을 참고하시기 바랍니다:
568 Documentation/PCI/pci.txt
569 Documentation/DMA-API-HOWTO.txt
570 Documentation/DMA-API.txt
576 데이터 의존성 배리어의 사용에 있어 지켜야 하는 사항들은 약간 미묘하고, 데이터
577 의존성 배리어가 사용되어야 하는 상황도 항상 명백하지는 않습니다. 설명을 위해
578 다음의 이벤트 시퀀스를 생각해 봅시다:
581 =============== ===============
582 { A == 1, B == 2, C == 3, P == &A, Q == &C }
589 여기엔 분명한 데이터 의존성이 존재하므로, 이 시퀀스가 끝났을 때 Q 는 &A 또는 &B
592 (Q == &A) 는 (D == 1) 를,
593 (Q == &B) 는 (D == 4) 를 의미합니다.
595 하지만! CPU 2 는 B 의 업데이트를 인식하기 전에 P 의 업데이트를 인식할 수 있고,
598 (Q == &B) and (D == 2) ????
600 이런 결과는 일관성이나 인과 관계 유지가 실패한 것처럼 보일 수도 있겠지만,
601 그렇지 않습니다, 그리고 이 현상은 (DEC Alpha 와 같은) 여러 CPU 에서 실제로
604 이 문제 상황을 제대로 해결하기 위해, 데이터 의존성 배리어나 그보다 강화된
605 무언가가 주소를 읽어올 때와 데이터를 읽어올 때 사이에 추가되어야만 합니다:
608 =============== ===============
609 { A == 1, B == 2, C == 3, P == &A, Q == &C }
617 이 변경은 앞의 처음 두가지 결과 중 하나만이 발생할 수 있고, 세번째의 결과는
621 [!] 이 상당히 반직관적인 상황은 분리된 캐시를 가지는 기계들에서 가장 잘
622 발생하는데, 예를 들면 한 캐시 뱅크는 짝수 번호의 캐시 라인들을 처리하고, 다른
623 뱅크는 홀수 번호의 캐시 라인들을 처리하는 경우임을 알아두시기 바랍니다. 포인터
624 P 는 짝수 번호 캐시 라인에 저장되어 있고, 변수 B 는 홀수 번호 캐시 라인에
625 저장되어 있을 수 있습니다. 여기서 값을 읽어오는 CPU 의 캐시의 홀수 번호 처리
626 뱅크는 열심히 일감을 처리중인 반면 홀수 번호 처리 뱅크는 할 일 없이 한가한
627 중이라면 포인터 P (&B) 의 새로운 값과 변수 B 의 기존 값 (2) 를 볼 수 있습니다.
630 의존적 쓰기들의 순서를 맞추는데에는 데이터 의존성 배리어가 필요치 않은데, 이는
631 리눅스 커널이 지원하는 CPU 들은 (1) 쓰기가 정말로 일어날지, (2) 쓰기가 어디에
632 이루어질지, 그리고 (3) 쓰여질 값을 확실히 알기 전까지는 쓰기를 수행하지 않기
633 때문입니다. 하지만 "컨트롤 의존성" 섹션과
634 Documentation/RCU/rcu_dereference.txt 파일을 주의 깊게 읽어 주시기 바랍니다:
635 컴파일러는 매우 창의적인 많은 방법으로 종속성을 깰 수 있습니다.
638 =============== ===============
639 { A == 1, B == 2, C = 3, P == &A, Q == &C }
646 따라서, Q 로의 읽기와 *Q 로의 쓰기 사이에는 데이터 종속성 배리어가 필요치
647 않습니다. 달리 말하면, 데이터 종속성 배리어가 없더라도 다음 결과는 생기지
650 (Q == &B) && (B == 4)
652 이런 패턴은 드물게 사용되어야 함을 알아 두시기 바랍니다. 무엇보다도, 의존성
653 순서 규칙의 의도는 쓰기 작업을 -예방- 해서 그로 인해 발생하는 비싼 캐시 미스도
654 없애려는 것입니다. 이 패턴은 드물게 발생하는 에러 조건 같은것들을 기록하는데
655 사용될 수 있으며, CPU의 자연적인 순서 보장이 그런 기록들을 사라지지 않게
659 데이터 의존성에 의해 제공되는 이 순서규칙은 이를 포함하고 있는 CPU 에
660 지역적임을 알아두시기 바랍니다. 더 많은 정보를 위해선 "Multicopy 원자성"
664 데이터 의존성 배리어는 매우 중요한데, 예를 들어 RCU 시스템에서 그렇습니다.
665 include/linux/rcupdate.h 의 rcu_assign_pointer() 와 rcu_dereference() 를
666 참고하세요. 여기서 데이터 의존성 배리어는 RCU 로 관리되는 포인터의 타겟을 현재
667 타겟에서 수정된 새로운 타겟으로 바꾸는 작업에서 새로 수정된 타겟이 초기화가
668 완료되지 않은 채로 보여지는 일이 일어나지 않게 해줍니다.
670 더 많은 예를 위해선 "캐시 일관성" 서브섹션을 참고하세요.
676 현재의 컴파일러들은 컨트롤 의존성을 이해하고 있지 않기 때문에 컨트롤 의존성은
677 약간 다루기 어려울 수 있습니다. 이 섹션의 목적은 여러분이 컴파일러의 무시로
678 인해 여러분의 코드가 망가지는 걸 막을 수 있도록 돕는겁니다.
680 로드-로드 컨트롤 의존성은 데이터 의존성 배리어만으로는 정확히 동작할 수가
681 없어서 읽기 메모리 배리어를 필요로 합니다. 아래의 코드를 봅시다:
685 <데이터 의존성 배리어> /* BUG: No data dependency!!! */
689 이 코드는 원하는 대로의 효과를 내지 못할 수 있는데, 이 코드에는 데이터 의존성이
690 아니라 컨트롤 의존성이 존재하기 때문으로, 이런 상황에서 CPU 는 실행 속도를 더
691 빠르게 하기 위해 분기 조건의 결과를 예측하고 코드를 재배치 할 수 있어서 다른
692 CPU 는 b 로부터의 로드 오퍼레이션이 a 로부터의 로드 오퍼레이션보다 먼저 발생한
693 걸로 인식할 수 있습니다. 여기에 정말로 필요했던 건 다음과 같습니다:
701 하지만, 스토어 오퍼레이션은 예측적으로 수행되지 않습니다. 즉, 다음 예에서와
702 같이 로드-스토어 컨트롤 의존성이 존재하는 경우에는 순서가 -지켜진다-는
710 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다. 그렇다곤
711 하나, READ_ONCE() 도 WRITE_ONCE() 도 선택사항이 아니라 필수사항임을 부디
712 명심하세요! READ_ONCE() 가 없다면, 컴파일러는 'a' 로부터의 로드를 'a' 로부터의
713 또다른 로드와 조합할 수 있습니다. WRITE_ONCE() 가 없다면, 컴파일러는 'b' 로의
714 스토어를 'b' 로의 또라느 스토어들과 조합할 수 있습니다. 두 경우 모두 순서에
715 있어 상당히 비직관적인 결과를 초래할 수 있습니다.
717 이걸로 끝이 아닌게, 컴파일러가 변수 'a' 의 값이 항상 0이 아니라고 증명할 수
718 있다면, 앞의 예에서 "if" 문을 없애서 다음과 같이 최적화 할 수도 있습니다:
721 b = 1; /* BUG: Compiler and CPU can both reorder!!! */
723 그러니 READ_ONCE() 를 반드시 사용하세요.
725 다음과 같이 "if" 문의 양갈래 브랜치에 모두 존재하는 동일한 스토어에 대해 순서를
726 강제하고 싶은 경우가 있을 수 있습니다:
739 안타깝게도, 현재의 컴파일러들은 높은 최적화 레벨에서는 이걸 다음과 같이
744 WRITE_ONCE(b, 1); /* BUG: No ordering vs. load from a!!! */
746 /* WRITE_ONCE(b, 1); -- moved up, BUG!!! */
749 /* WRITE_ONCE(b, 1); -- moved up, BUG!!! */
753 이제 'a' 에서의 로드와 'b' 로의 스토어 사이에는 조건적 관계가 없기 때문에 CPU
754 는 이들의 순서를 바꿀 수 있게 됩니다: 이런 경우에 조건적 관계는 반드시
755 필요한데, 모든 컴파일러 최적화가 이루어지고 난 후의 어셈블리 코드에서도
756 마찬가지입니다. 따라서, 이 예에서 순서를 지키기 위해서는 smp_store_release()
757 와 같은 명시적 메모리 배리어가 필요합니다:
761 smp_store_release(&b, 1);
764 smp_store_release(&b, 1);
768 반면에 명시적 메모리 배리어가 없다면, 이런 경우의 순서는 스토어 오퍼레이션들이
769 서로 다를 때에만 보장되는데, 예를 들면 다음과 같은 경우입니다:
780 처음의 READ_ONCE() 는 컴파일러가 'a' 의 값을 증명해내는 것을 막기 위해 여전히
783 또한, 로컬 변수 'q' 를 가지고 하는 일에 대해 주의해야 하는데, 그러지 않으면
784 컴파일러는 그 값을 추측하고 또다시 필요한 조건관계를 없애버릴 수 있습니다.
796 만약 MAX 가 1 로 정의된 상수라면, 컴파일러는 (q % MAX) 는 0이란 것을 알아채고,
797 위의 코드를 아래와 같이 바꿔버릴 수 있습니다:
803 이렇게 되면, CPU 는 변수 'a' 로부터의 로드와 변수 'b' 로의 스토어 사이의 순서를
804 지켜줄 필요가 없어집니다. barrier() 를 추가해 해결해 보고 싶겠지만, 그건
805 도움이 안됩니다. 조건 관계는 사라졌고, barrier() 는 이를 되돌리지 못합니다.
806 따라서, 이 순서를 지켜야 한다면, MAX 가 1 보다 크다는 것을, 다음과 같은 방법을
810 BUILD_BUG_ON(MAX <= 1); /* Order load from a with store to b. */
819 'b' 로의 스토어들은 여전히 서로 다름을 알아두세요. 만약 그것들이 동일하면,
820 앞에서 이야기했듯, 컴파일러가 그 스토어 오퍼레이션들을 'if' 문 바깥으로
823 또한 이진 조건문 평가에 너무 의존하지 않도록 조심해야 합니다. 다음의 예를
830 첫번째 조건만으로는 브랜치 조건 전체를 거짓으로 만들 수 없고 두번째 조건은 항상
831 참이기 때문에, 컴파일러는 이 예를 다음과 같이 바꿔서 컨트롤 의존성을 없애버릴
837 이 예는 컴파일러가 코드를 추측으로 수정할 수 없도록 분명히 해야 한다는 점을
838 강조합니다. 조금 더 일반적으로 말해서, READ_ONCE() 는 컴파일러에게 주어진 로드
839 오퍼레이션을 위한 코드를 정말로 만들도록 하지만, 컴파일러가 그렇게 만들어진
840 코드의 수행 결과를 사용하도록 강제하지는 않습니다.
842 또한, 컨트롤 의존성은 if 문의 then 절과 else 절에 대해서만 적용됩니다. 상세히
843 말해서, 컨트롤 의존성은 if 문을 뒤따르는 코드에는 적용되지 않습니다:
851 WRITE_ONCE(c, 1); /* BUG: No ordering against the read from 'a'. */
853 컴파일러는 volatile 타입에 대한 액세스를 재배치 할 수 없고 이 조건 하의 'b'
854 로의 쓰기를 재배치 할 수 없기 때문에 여기에 순서 규칙이 존재한다고 주장하고
855 싶을 겁니다. 불행히도 이 경우에, 컴파일러는 다음의 가상의 pseudo-assembly 언어
856 코드처럼 'b' 로의 두개의 쓰기 오퍼레이션을 conditional-move 인스트럭션으로
866 완화된 순서 규칙의 CPU 는 'a' 로부터의 로드와 'c' 로의 스토어 사이에 어떤
867 종류의 의존성도 갖지 않을 겁니다. 이 컨트롤 의존성은 두개의 cmov 인스트럭션과
868 거기에 의존하는 스토어 에게만 적용될 겁니다. 짧게 말하자면, 컨트롤 의존성은
869 주어진 if 문의 then 절과 else 절에게만 (그리고 이 두 절 내에서 호출되는
870 함수들에게까지) 적용되지, 이 if 문을 뒤따르는 코드에는 적용되지 않습니다.
873 컨트롤 의존성에 의해 제공되는 이 순서규칙은 이를 포함하고 있는 CPU 에
874 지역적입니다. 더 많은 정보를 위해선 "Multicopy 원자성" 섹션을 참고하세요.
879 (*) 컨트롤 의존성은 앞의 로드들을 뒤의 스토어들에 대해 순서를 맞춰줍니다.
880 하지만, 그 외의 어떤 순서도 보장하지 -않습니다-: 앞의 로드와 뒤의 로드들
881 사이에도, 앞의 스토어와 뒤의 스토어들 사이에도요. 이런 다른 형태의
882 순서가 필요하다면 smp_rmb() 나 smp_wmb()를, 또는, 앞의 스토어들과 뒤의
883 로드들 사이의 순서를 위해서는 smp_mb() 를 사용하세요.
885 (*) "if" 문의 양갈래 브랜치가 같은 변수에의 동일한 스토어로 시작한다면, 그
886 스토어들은 각 스토어 앞에 smp_mb() 를 넣거나 smp_store_release() 를
887 사용해서 스토어를 하는 식으로 순서를 맞춰줘야 합니다. 이 문제를 해결하기
888 위해 "if" 문의 양갈래 브랜치의 시작 지점에 barrier() 를 넣는 것만으로는
889 충분한 해결이 되지 않는데, 이는 앞의 예에서 본것과 같이, 컴파일러의
890 최적화는 barrier() 가 의미하는 바를 지키면서도 컨트롤 의존성을 손상시킬
891 수 있기 때문이라는 점을 부디 알아두시기 바랍니다.
893 (*) 컨트롤 의존성은 앞의 로드와 뒤의 스토어 사이에 최소 하나의, 실행
894 시점에서의 조건관계를 필요로 하며, 이 조건관계는 앞의 로드와 관계되어야
895 합니다. 만약 컴파일러가 조건 관계를 최적화로 없앨수 있다면, 순서도
896 최적화로 없애버렸을 겁니다. READ_ONCE() 와 WRITE_ONCE() 의 주의 깊은
897 사용은 주어진 조건 관계를 유지하는데 도움이 될 수 있습니다.
899 (*) 컨트롤 의존성을 위해선 컴파일러가 조건관계를 없애버리는 것을 막아야
900 합니다. 주의 깊은 READ_ONCE() 나 atomic{,64}_read() 의 사용이 컨트롤
901 의존성이 사라지지 않게 하는데 도움을 줄 수 있습니다. 더 많은 정보를
902 위해선 "컴파일러 배리어" 섹션을 참고하시기 바랍니다.
904 (*) 컨트롤 의존성은 컨트롤 의존성을 갖는 if 문의 then 절과 else 절과 이 두 절
905 내에서 호출되는 함수들에만 적용됩니다. 컨트롤 의존성은 컨트롤 의존성을
906 갖는 if 문을 뒤따르는 코드에는 적용되지 -않습니다-.
908 (*) 컨트롤 의존성은 보통 다른 타입의 배리어들과 짝을 맞춰 사용됩니다.
910 (*) 컨트롤 의존성은 multicopy 원자성을 제공하지 -않습니다-. 모든 CPU 들이
911 특정 스토어를 동시에 보길 원한다면, smp_mb() 를 사용하세요.
913 (*) 컴파일러는 컨트롤 의존성을 이해하고 있지 않습니다. 따라서 컴파일러가
914 여러분의 코드를 망가뜨리지 않도록 하는건 여러분이 해야 하는 일입니다.
920 CPU 간 상호작용을 다룰 때에 일부 타입의 메모리 배리어는 항상 짝을 맞춰
921 사용되어야 합니다. 적절하게 짝을 맞추지 않은 코드는 사실상 에러에 가깝습니다.
923 범용 배리어들은 범용 배리어끼리도 짝을 맞추지만 multicopy 원자성이 없는
924 대부분의 다른 타입의 배리어들과도 짝을 맞춥니다. ACQUIRE 배리어는 RELEASE
925 배리어와 짝을 맞춥니다만, 둘 다 범용 배리어를 포함해 다른 배리어들과도 짝을
926 맞출 수 있습니다. 쓰기 배리어는 데이터 의존성 배리어나 컨트롤 의존성, ACQUIRE
927 배리어, RELEASE 배리어, 읽기 배리어, 또는 범용 배리어와 짝을 맞춥니다.
928 비슷하게 읽기 배리어나 컨트롤 의존성, 또는 데이터 의존성 배리어는 쓰기 배리어나
929 ACQUIRE 배리어, RELEASE 배리어, 또는 범용 배리어와 짝을 맞추는데, 다음과
933 =============== ===============
936 WRITE_ONCE(b, 2); x = READ_ONCE(b);
943 =============== ===============================
946 WRITE_ONCE(b, &a); x = READ_ONCE(b);
953 =============== ===============================
956 WRITE_ONCE(x, 1); if (r2 = READ_ONCE(x)) {
961 assert(r1 == 0 || r2 == 0);
963 기본적으로, 여기서의 읽기 배리어는 "더 완화된" 타입일 순 있어도 항상 존재해야
966 [!] 쓰기 배리어 앞의 스토어 오퍼레이션은 일반적으로 읽기 배리어나 데이터
967 의존성 배리어 뒤의 로드 오퍼레이션과 매치될 것이고, 반대도 마찬가지입니다:
970 =================== ===================
971 WRITE_ONCE(a, 1); }---- --->{ v = READ_ONCE(c);
972 WRITE_ONCE(b, 2); } \ / { w = READ_ONCE(d);
974 WRITE_ONCE(c, 3); } / \ { x = READ_ONCE(a);
975 WRITE_ONCE(d, 4); }---- --->{ y = READ_ONCE(b);
979 -------------------------
981 첫째, 쓰기 배리어는 스토어 오퍼레이션들의 부분적 순서 세우기로 동작합니다.
985 =======================
993 이 이벤트 시퀀스는 메모리 일관성 시스템에 원소끼리의 순서가 존재하지 않는 집합
994 { STORE A, STORE B, STORE C } 가 역시 원소끼리의 순서가 존재하지 않는 집합
995 { STORE D, STORE E } 보다 먼저 일어난 것으로 시스템의 나머지 요소들에 보이도록
1000 | |------>| C=3 | } /\
1001 | | : +------+ }----- \ -----> 시스템의 나머지 요소에
1002 | | : | A=1 | } \/ 보여질 수 있는 이벤트들
1004 | CPU 1 | : | B=2 | }
1006 | | wwwwwwwwwwwwwwww } <--- 여기서 쓰기 배리어는 배리어 앞의
1007 | | +------+ } 모든 스토어가 배리어 뒤의 스토어
1008 | | : | E=5 | } 전에 메모리 시스템에 전달되도록
1009 | | : +------+ } 합니다
1014 | CPU 1 에 의해 메모리 시스템에 전달되는
1019 둘째, 데이터 의존성 배리어는 데이터 의존적 로드 오퍼레이션들의 부분적 순서
1020 세우기로 동작합니다. 다음 일련의 이벤트들을 보세요:
1023 ======================= =======================
1024 { B = 7; X = 9; Y = 8; C = &Y }
1029 STORE D = 4 LOAD C (gets &B)
1032 여기에 별다른 개입이 없다면, CPU 1 의 쓰기 배리어에도 불구하고 CPU 2 는 CPU 1
1033 의 이벤트들을 완전히 무작위적 순서로 인지하게 됩니다:
1036 | | +------+ +-------+ | CPU 2 에 인지되는
1037 | |------>| B=2 |----- --->| Y->8 | | 업데이트 이벤트
1038 | | : +------+ \ +-------+ | 시퀀스
1039 | CPU 1 | : | A=1 | \ --->| C->&Y | V
1040 | | +------+ | +-------+
1041 | | wwwwwwwwwwwwwwww | : :
1043 | | : | C=&B |--- | : : +-------+
1044 | | : +------+ \ | +-------+ | |
1045 | |------>| D=4 | ----------->| C->&B |------>| |
1046 | | +------+ | +-------+ | |
1047 +-------+ : : | : : | |
1051 분명히 잘못된 ---> | | B->7 |------>| |
1052 B 의 값 인지 (!) | +-------+ | |
1055 X 의 로드가 B 의 ---> \ | X->9 |------>| |
1056 일관성 유지를 \ +-------+ | |
1057 지연시킴 ----->| B->2 | +-------+
1062 앞의 예에서, CPU 2 는 (B 의 값이 될) *C 의 값 읽기가 C 의 LOAD 뒤에 이어짐에도
1065 하지만, 만약 데이터 의존성 배리어가 C 의 로드와 *C (즉, B) 의 로드 사이에
1069 ======================= =======================
1070 { B = 7; X = 9; Y = 8; C = &Y }
1075 STORE D = 4 LOAD C (gets &B)
1082 | | +------+ +-------+
1083 | |------>| B=2 |----- --->| Y->8 |
1084 | | : +------+ \ +-------+
1085 | CPU 1 | : | A=1 | \ --->| C->&Y |
1086 | | +------+ | +-------+
1087 | | wwwwwwwwwwwwwwww | : :
1089 | | : | C=&B |--- | : : +-------+
1090 | | : +------+ \ | +-------+ | |
1091 | |------>| D=4 | ----------->| C->&B |------>| |
1092 | | +------+ | +-------+ | |
1093 +-------+ : : | : : | |
1097 | | X->9 |------>| |
1099 C 로의 스토어 앞의 ---> \ ddddddddddddddddd | |
1100 모든 이벤트 결과가 \ +-------+ | |
1101 뒤의 로드에게 ----->| B->2 |------>| |
1102 보이게 강제한다 +-------+ | |
1106 셋째, 읽기 배리어는 로드 오퍼레이션들에의 부분적 순서 세우기로 동작합니다.
1110 ======================= =======================
1118 CPU 1 은 쓰기 배리어를 쳤지만, 별다른 개입이 없다면 CPU 2 는 CPU 1 에서 행해진
1119 이벤트의 결과를 무작위적 순서로 인지하게 됩니다.
1122 | | +------+ +-------+
1123 | |------>| A=1 |------ --->| A->0 |
1124 | | +------+ \ +-------+
1125 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1126 | | +------+ | +-------+
1127 | |------>| B=2 |--- | : :
1128 | | +------+ \ | : : +-------+
1129 +-------+ : : \ | +-------+ | |
1130 ---------->| B->2 |------>| |
1131 | +-------+ | CPU 2 |
1132 | | A->0 |------>| |
1142 하지만, 만약 읽기 배리어가 B 의 로드와 A 의 로드 사이에 존재한다면:
1145 ======================= =======================
1154 CPU 1 에 의해 만들어진 부분적 순서가 CPU 2 에도 그대로 인지됩니다:
1157 | | +------+ +-------+
1158 | |------>| A=1 |------ --->| A->0 |
1159 | | +------+ \ +-------+
1160 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1161 | | +------+ | +-------+
1162 | |------>| B=2 |--- | : :
1163 | | +------+ \ | : : +-------+
1164 +-------+ : : \ | +-------+ | |
1165 ---------->| B->2 |------>| |
1166 | +-------+ | CPU 2 |
1169 여기서 읽기 배리어는 ----> \ rrrrrrrrrrrrrrrrr | |
1170 B 로의 스토어 전의 \ +-------+ | |
1171 모든 결과를 CPU 2 에 ---->| A->1 |------>| |
1172 보이도록 한다 +-------+ | |
1176 더 완벽한 설명을 위해, A 의 로드가 읽기 배리어 앞과 뒤에 있으면 어떻게 될지
1180 ======================= =======================
1186 LOAD A [first load of A]
1188 LOAD A [second load of A]
1190 A 의 로드 두개가 모두 B 의 로드 뒤에 있지만, 서로 다른 값을 얻어올 수
1194 | | +------+ +-------+
1195 | |------>| A=1 |------ --->| A->0 |
1196 | | +------+ \ +-------+
1197 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1198 | | +------+ | +-------+
1199 | |------>| B=2 |--- | : :
1200 | | +------+ \ | : : +-------+
1201 +-------+ : : \ | +-------+ | |
1202 ---------->| B->2 |------>| |
1203 | +-------+ | CPU 2 |
1207 | | A->0 |------>| 1st |
1209 여기서 읽기 배리어는 ----> \ rrrrrrrrrrrrrrrrr | |
1210 B 로의 스토어 전의 \ +-------+ | |
1211 모든 결과를 CPU 2 에 ---->| A->1 |------>| 2nd |
1212 보이도록 한다 +-------+ | |
1216 하지만 CPU 1 에서의 A 업데이트는 읽기 배리어가 완료되기 전에도 보일 수도
1220 | | +------+ +-------+
1221 | |------>| A=1 |------ --->| A->0 |
1222 | | +------+ \ +-------+
1223 | CPU 1 | wwwwwwwwwwwwwwww \ --->| B->9 |
1224 | | +------+ | +-------+
1225 | |------>| B=2 |--- | : :
1226 | | +------+ \ | : : +-------+
1227 +-------+ : : \ | +-------+ | |
1228 ---------->| B->2 |------>| |
1229 | +-------+ | CPU 2 |
1233 ---->| A->1 |------>| 1st |
1235 rrrrrrrrrrrrrrrrr | |
1237 | A->1 |------>| 2nd |
1242 여기서 보장되는 건, 만약 B 의 로드가 B == 2 라는 결과를 봤다면, A 에의 두번째
1243 로드는 항상 A == 1 을 보게 될 것이라는 겁니다. A 에의 첫번째 로드에는 그런
1244 보장이 없습니다; A == 0 이거나 A == 1 이거나 둘 중 하나의 결과를 보게 될겁니다.
1248 -------------------------------
1250 많은 CPU들이 로드를 예측적으로 (speculatively) 합니다: 어떤 데이터를 메모리에서
1251 로드해야 하게 될지 예측을 했다면, 해당 데이터를 로드하는 인스트럭션을 실제로는
1252 아직 만나지 않았더라도 다른 로드 작업이 없어 버스 (bus) 가 아무 일도 하고 있지
1253 않다면, 그 데이터를 로드합니다. 이후에 실제 로드 인스트럭션이 실행되면 CPU 가
1254 이미 그 값을 가지고 있기 때문에 그 로드 인스트럭션은 즉시 완료됩니다.
1256 해당 CPU 는 실제로는 그 값이 필요치 않았다는 사실이 나중에 드러날 수도 있는데 -
1257 해당 로드 인스트럭션이 브랜치로 우회되거나 했을 수 있겠죠 - , 그렇게 되면 앞서
1258 읽어둔 값을 버리거나 나중의 사용을 위해 캐시에 넣어둘 수 있습니다.
1263 ======================= =======================
1265 DIVIDE } 나누기 명령은 일반적으로
1266 DIVIDE } 긴 시간을 필요로 합니다
1273 --->| B->2 |------>| |
1277 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | |
1278 CPU 는 A 의 LOAD 를 +-------+ ~ | |
1282 나누기가 끝나면 ---> ---> : : ~-->| |
1283 CPU 는 해당 LOAD 를 : : | |
1284 즉각 완료한다 : : +-------+
1287 읽기 배리어나 데이터 의존성 배리어를 두번째 로드 직전에 놓는다면:
1290 ======================= =======================
1297 예측으로 얻어진 값은 사용된 배리어의 타입에 따라서 해당 값이 옳은지 검토되게
1298 됩니다. 만약 해당 메모리 영역에 변화가 없었다면, 예측으로 얻어두었던 값이
1303 --->| B->2 |------>| |
1307 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | |
1308 CPU 는 A 의 LOAD 를 +-------+ ~ | |
1313 rrrrrrrrrrrrrrrr~ | |
1320 하지만 다른 CPU 에서 업데이트나 무효화가 있었다면, 그 예측은 무효화되고 그 값은
1325 --->| B->2 |------>| |
1329 나누기 하느라 바쁜 ---> --->| A->0 |~~~~ | |
1330 CPU 는 A 의 LOAD 를 +-------+ ~ | |
1335 rrrrrrrrrrrrrrrrr | |
1337 예측성 동작은 무효화 되고 ---> --->| A->1 |------>| |
1338 업데이트된 값이 다시 읽혀진다 +-------+ | |
1345 Multicopy 원자성은 실제의 컴퓨터 시스템에서 항상 제공되지는 않는, 순서 맞추기에
1346 대한 상당히 직관적인 개념으로, 특정 스토어가 모든 CPU 들에게 동시에 보여지게
1347 됨을, 달리 말하자면 모든 CPU 들이 모든 스토어들이 보여지는 순서를 동의하게 되는
1348 것입니다. 하지만, 완전한 multicopy 원자성의 사용은 가치있는 하드웨어
1349 최적화들을 무능하게 만들어버릴 수 있어서, 보다 완화된 형태의 ``다른 multicopy
1350 원자성'' 라는 이름의, 특정 스토어가 모든 -다른- CPU 들에게는 동시에 보여지게
1351 하는 보장을 대신 제공합니다. 이 문서의 뒷부분들은 이 완화된 형태에 대해 논하게
1352 됩니다만, 단순히 ``multicopy 원자성'' 이라고 부르겠습니다.
1354 다음의 예가 multicopy 원자성을 보입니다:
1357 ======================= ======================= =======================
1359 STORE X=1 r1=LOAD X (reads 1) LOAD Y (reads 1)
1363 CPU 2 의 Y 로의 스토어에 사용되는 X 로드의 결과가 1 이었고 CPU 3 의 Y 로드가
1364 1을 리턴했다고 해봅시다. 이는 CPU 1 의 X 로의 스토어가 CPU 2 의 X 로부터의
1365 로드를 앞서고 CPU 2 의 Y 로의 스토어가 CPU 3 의 Y 로부터의 로드를 앞섬을
1366 의미합니다. 또한, 여기서의 메모리 배리어들은 CPU 2 가 자신의 로드를 자신의
1367 스토어 전에 수행하고, CPU 3 가 Y 로부터의 로드를 X 로부터의 로드 전에 수행함을
1368 보장합니다. 그럼 "CPU 3 의 X 로부터의 로드는 0 을 리턴할 수 있을까요?"
1370 CPU 3 의 X 로드가 CPU 2 의 로드보다 뒤에 이루어졌으므로, CPU 3 의 X 로부터의
1371 로드는 1 을 리턴한다고 예상하는게 당연합니다. 이런 예상은 multicopy
1372 원자성으로부터 나옵니다: CPU B 에서 수행된 로드가 CPU A 의 같은 변수로부터의
1373 로드를 뒤따른다면 (그리고 CPU A 가 자신이 읽은 값으로 먼저 해당 변수에 스토어
1374 하지 않았다면) multicopy 원자성을 제공하는 시스템에서는, CPU B 의 로드가 CPU A
1375 의 로드와 같은 값 또는 그 나중 값을 리턴해야만 합니다. 하지만, 리눅스 커널은
1376 시스템들이 multicopy 원자성을 제공할 것을 요구하지 않습니다.
1378 앞의 범용 메모리 배리어의 사용은 모든 multicopy 원자성의 부족을 보상해줍니다.
1379 앞의 예에서, CPU 2 의 X 로부터의 로드가 1 을 리턴했고 CPU 3 의 Y 로부터의
1380 로드가 1 을 리턴했다면, CPU 3 의 X 로부터의 로드는 1을 리턴해야만 합니다.
1382 하지만, 의존성, 읽기 배리어, 쓰기 배리어는 항상 non-multicopy 원자성을 보상해
1383 주지는 않습니다. 예를 들어, CPU 2 의 범용 배리어가 앞의 예에서 사라져서
1384 아래처럼 데이터 의존성만 남게 되었다고 해봅시다:
1387 ======================= ======================= =======================
1389 STORE X=1 r1=LOAD X (reads 1) LOAD Y (reads 1)
1391 STORE Y=r1 LOAD X (reads 0)
1393 이 변화는 non-multicopy 원자성이 만연하게 합니다: 이 예에서, CPU 2 의 X
1394 로부터의 로드가 1을 리턴하고, CPU 3 의 Y 로부터의 로드가 1 을 리턴하는데, CPU 3
1395 의 X 로부터의 로드가 0 을 리턴하는게 완전히 합법적입니다.
1397 핵심은, CPU 2 의 데이터 의존성이 자신의 로드와 스토어를 순서짓지만, CPU 1 의
1398 스토어에 대한 순서는 보장하지 않는다는 것입니다. 따라서, 이 예제가 CPU 1 과
1399 CPU 2 가 스토어 버퍼나 한 수준의 캐시를 공유하는, multicopy 원자성을 제공하지
1400 않는 시스템에서 수행된다면 CPU 2 는 CPU 1 의 쓰기에 이른 접근을 할 수도
1401 있습니다. 따라서, 모든 CPU 들이 여러 접근들의 조합된 순서에 대해서 동의하게
1402 하기 위해서는 범용 배리어가 필요합니다.
1404 범용 배리어는 non-multicopy 원자성만 보상할 수 있는게 아니라, -모든- CPU 들이
1405 -모든- 오퍼레이션들의 순서를 동일하게 인식하게 하는 추가적인 순서 보장을
1406 만들어냅니다. 반대로, release-acquire 짝의 연결은 이런 추가적인 순서는
1407 제공하지 않는데, 해당 연결에 들어있는 CPU 들만이 메모리 접근의 조합된 순서에
1408 대해 동의할 것으로 보장됨을 의미합니다. 예를 들어, 존경스런 Herman Hollerith
1415 r0 = smp_load_acquire(&x);
1417 smp_store_release(&y, 1);
1422 r1 = smp_load_acquire(&y);
1425 smp_store_release(&z, 1);
1430 r2 = smp_load_acquire(&z);
1431 smp_store_release(&x, 1);
1441 cpu0(), cpu1(), 그리고 cpu2() 는 smp_store_release()/smp_load_acquire() 쌍의
1442 연결에 참여되어 있으므로, 다음과 같은 결과는 나오지 않을 겁니다:
1444 r0 == 1 && r1 == 1 && r2 == 1
1446 더 나아가서, cpu0() 와 cpu1() 사이의 release-acquire 관계로 인해, cpu1() 은
1447 cpu0() 의 쓰기를 봐야만 하므로, 다음과 같은 결과도 없을 겁니다:
1451 하지만, release-acquire 에 의해 제공되는 순서는 해당 연결에 동참한 CPU 들에만
1452 적용되므로 cpu3() 에, 적어도 스토어들 외에는 적용되지 않습니다. 따라서, 다음과
1455 r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0
1457 비슷하게, 다음과 같은 결과도 가능합니다:
1459 r0 == 0 && r1 == 1 && r2 == 1 && r3 == 0 && r4 == 0 && r5 == 1
1461 cpu0(), cpu1(), 그리고 cpu2() 는 그들의 읽기와 쓰기를 순서대로 보게 되지만,
1462 release-acquire 체인에 관여되지 않은 CPU 들은 그 순서에 이견을 가질 수
1463 있습니다. 이런 이견은 smp_load_acquire() 와 smp_store_release() 의 구현에
1464 사용되는 완화된 메모리 배리어 인스트럭션들은 항상 배리어 앞의 스토어들을 뒤의
1465 로드들에 앞세울 필요는 없다는 사실에서 기인합니다. 이 말은 cpu3() 는 cpu0() 의
1466 u 로의 스토어를 cpu1() 의 v 로부터의 로드 뒤에 일어난 것으로 볼 수 있다는
1467 뜻입니다, cpu0() 와 cpu1() 은 이 두 오퍼레이션이 의도된 순서대로 일어났음에
1470 하지만, smp_load_acquire() 는 마술이 아님을 명심하시기 바랍니다. 구체적으로,
1471 이 함수는 단순히 순서 규칙을 지키며 인자로부터의 읽기를 수행합니다. 이것은
1472 어떤 특정한 값이 읽힐 것인지는 보장하지 -않습니다-. 따라서, 다음과 같은 결과도
1475 r0 == 0 && r1 == 0 && r2 == 0 && r5 == 0
1477 이런 결과는 어떤 것도 재배치 되지 않는, 순차적 일관성을 가진 가상의
1478 시스템에서도 일어날 수 있음을 기억해 두시기 바랍니다.
1480 다시 말하지만, 당신의 코드가 모든 오퍼레이션들의 완전한 순서를 필요로 한다면,
1488 리눅스 커널은 서로 다른 단계에서 동작하는 다양한 배리어들을 가지고 있습니다:
1500 리눅스 커널은 컴파일러가 메모리 액세스를 재배치 하는 것을 막아주는 명시적인
1505 이건 범용 배리어입니다 -- barrier() 의 읽기-읽기 나 쓰기-쓰기 변종은 없습니다.
1506 하지만, READ_ONCE() 와 WRITE_ONCE() 는 특정 액세스들에 대해서만 동작하는
1507 barrier() 의 완화된 형태로 볼 수 있습니다.
1509 barrier() 함수는 다음과 같은 효과를 갖습니다:
1511 (*) 컴파일러가 barrier() 뒤의 액세스들이 barrier() 앞의 액세스보다 앞으로
1512 재배치되지 못하게 합니다. 예를 들어, 인터럽트 핸들러 코드와 인터럽트 당한
1513 코드 사이의 통신을 신중히 하기 위해 사용될 수 있습니다.
1515 (*) 루프에서, 컴파일러가 루프 조건에 사용된 변수를 매 이터레이션마다
1516 메모리에서 로드하지 않아도 되도록 최적화 하는걸 방지합니다.
1518 READ_ONCE() 와 WRITE_ONCE() 함수는 싱글 쓰레드 코드에서는 문제 없지만 동시성이
1519 있는 코드에서는 문제가 될 수 있는 모든 최적화를 막습니다. 이런 류의 최적화에
1520 대한 예를 몇가지 들어보면 다음과 같습니다:
1522 (*) 컴파일러는 같은 변수에 대한 로드와 스토어를 재배치 할 수 있고, 어떤
1523 경우에는 CPU가 같은 변수로부터의 로드들을 재배치할 수도 있습니다. 이는
1529 x 의 예전 값이 a[1] 에, 새 값이 a[0] 에 있게 할 수 있다는 뜻입니다.
1530 컴파일러와 CPU가 이런 일을 못하게 하려면 다음과 같이 해야 합니다:
1532 a[0] = READ_ONCE(x);
1533 a[1] = READ_ONCE(x);
1535 즉, READ_ONCE() 와 WRITE_ONCE() 는 여러 CPU 에서 하나의 변수에 가해지는
1536 액세스들에 캐시 일관성을 제공합니다.
1538 (*) 컴파일러는 같은 변수에 대한 연속적인 로드들을 병합할 수 있습니다. 그런
1539 병합 작업으로 컴파일러는 다음의 코드를:
1542 do_something_with(tmp);
1544 다음과 같이, 싱글 쓰레드 코드에서는 말이 되지만 개발자의 의도와 전혀 맞지
1545 않는 방향으로 "최적화" 할 수 있습니다:
1549 do_something_with(tmp);
1551 컴파일러가 이런 짓을 하지 못하게 하려면 READ_ONCE() 를 사용하세요:
1553 while (tmp = READ_ONCE(a))
1554 do_something_with(tmp);
1556 (*) 예컨대 레지스터 사용량이 많아 컴파일러가 모든 데이터를 레지스터에 담을 수
1557 없는 경우, 컴파일러는 변수를 다시 로드할 수 있습니다. 따라서 컴파일러는
1558 앞의 예에서 변수 'tmp' 사용을 최적화로 없애버릴 수 있습니다:
1561 do_something_with(tmp);
1563 이 코드는 다음과 같이 싱글 쓰레드에서는 완벽하지만 동시성이 존재하는
1564 경우엔 치명적인 코드로 바뀔 수 있습니다:
1567 do_something_with(a);
1569 예를 들어, 최적화된 이 코드는 변수 a 가 다른 CPU 에 의해 "while" 문과
1570 do_something_with() 호출 사이에 바뀌어 do_something_with() 에 0을 넘길
1573 이번에도, 컴파일러가 그런 짓을 하는걸 막기 위해 READ_ONCE() 를 사용하세요:
1575 while (tmp = READ_ONCE(a))
1576 do_something_with(tmp);
1578 레지스터가 부족한 상황을 겪는 경우, 컴파일러는 tmp 를 스택에 저장해둘 수도
1579 있습니다. 컴파일러가 변수를 다시 읽어들이는건 이렇게 저장해두고 후에 다시
1580 읽어들이는데 드는 오버헤드 때문입니다. 그렇게 하는게 싱글 쓰레드
1581 코드에서는 안전하므로, 안전하지 않은 경우에는 컴파일러에게 직접 알려줘야
1584 (*) 컴파일러는 그 값이 무엇일지 알고 있다면 로드를 아예 안할 수도 있습니다.
1585 예를 들어, 다음의 코드는 변수 'a' 의 값이 항상 0임을 증명할 수 있다면:
1588 do_something_with(tmp);
1590 이렇게 최적화 되어버릴 수 있습니다:
1594 이 변환은 싱글 쓰레드 코드에서는 도움이 되는데 로드와 브랜치를 제거했기
1595 때문입니다. 문제는 컴파일러가 'a' 의 값을 업데이트 하는건 현재의 CPU 하나
1596 뿐이라는 가정 위에서 증명을 했다는데 있습니다. 만약 변수 'a' 가 공유되어
1597 있다면, 컴파일러의 증명은 틀린 것이 될겁니다. 컴파일러는 그 자신이
1598 생각하는 것만큼 많은 것을 알고 있지 못함을 컴파일러에게 알리기 위해
1599 READ_ONCE() 를 사용하세요:
1601 while (tmp = READ_ONCE(a))
1602 do_something_with(tmp);
1604 하지만 컴파일러는 READ_ONCE() 뒤에 나오는 값에 대해서도 눈길을 두고 있음을
1605 기억하세요. 예를 들어, 다음의 코드에서 MAX 는 전처리기 매크로로, 1의 값을
1608 while ((tmp = READ_ONCE(a)) % MAX)
1609 do_something_with(tmp);
1611 이렇게 되면 컴파일러는 MAX 를 가지고 수행되는 "%" 오퍼레이터의 결과가 항상
1612 0이라는 것을 알게 되고, 컴파일러가 코드를 실질적으로는 존재하지 않는
1613 것처럼 최적화 하는 것이 허용되어 버립니다. ('a' 변수의 로드는 여전히
1616 (*) 비슷하게, 컴파일러는 변수가 저장하려 하는 값을 이미 가지고 있다는 것을
1617 알면 스토어 자체를 제거할 수 있습니다. 이번에도, 컴파일러는 현재의 CPU
1618 만이 그 변수에 값을 쓰는 오로지 하나의 존재라고 생각하여 공유된 변수에
1619 대해서는 잘못된 일을 하게 됩니다. 예를 들어, 다음과 같은 경우가 있을 수
1623 ... 변수 a 에 스토어를 하지 않는 코드 ...
1626 컴파일러는 변수 'a' 의 값은 이미 0이라는 것을 알고, 따라서 두번째 스토어를
1627 삭제할 겁니다. 만약 다른 CPU 가 그 사이 변수 'a' 에 다른 값을 썼다면
1630 컴파일러가 그런 잘못된 추측을 하지 않도록 WRITE_ONCE() 를 사용하세요:
1633 ... 변수 a 에 스토어를 하지 않는 코드 ...
1636 (*) 컴파일러는 하지 말라고 하지 않으면 메모리 액세스들을 재배치 할 수
1637 있습니다. 예를 들어, 다음의 프로세스 레벨 코드와 인터럽트 핸들러 사이의
1640 void process_level(void)
1642 msg = get_message();
1646 void interrupt_handler(void)
1649 process_message(msg);
1652 이 코드에는 컴파일러가 process_level() 을 다음과 같이 변환하는 것을 막을
1653 수단이 없고, 이런 변환은 싱글쓰레드에서라면 실제로 훌륭한 선택일 수
1656 void process_level(void)
1659 msg = get_message();
1662 이 두개의 문장 사이에 인터럽트가 발생한다면, interrupt_handler() 는 의미를
1663 알 수 없는 메세지를 받을 수도 있습니다. 이걸 막기 위해 다음과 같이
1664 WRITE_ONCE() 를 사용하세요:
1666 void process_level(void)
1668 WRITE_ONCE(msg, get_message());
1669 WRITE_ONCE(flag, true);
1672 void interrupt_handler(void)
1674 if (READ_ONCE(flag))
1675 process_message(READ_ONCE(msg));
1678 interrupt_handler() 안에서도 중첩된 인터럽트나 NMI 와 같이 인터럽트 핸들러
1679 역시 'flag' 와 'msg' 에 접근하는 또다른 무언가에 인터럽트 될 수 있다면
1680 READ_ONCE() 와 WRITE_ONCE() 를 사용해야 함을 기억해 두세요. 만약 그런
1681 가능성이 없다면, interrupt_handler() 안에서는 문서화 목적이 아니라면
1682 READ_ONCE() 와 WRITE_ONCE() 는 필요치 않습니다. (근래의 리눅스 커널에서
1683 중첩된 인터럽트는 보통 잘 일어나지 않음도 기억해 두세요, 실제로, 어떤
1684 인터럽트 핸들러가 인터럽트가 활성화된 채로 리턴하면 WARN_ONCE() 가
1687 컴파일러는 READ_ONCE() 와 WRITE_ONCE() 뒤의 READ_ONCE() 나 WRITE_ONCE(),
1688 barrier(), 또는 비슷한 것들을 담고 있지 않은 코드를 움직일 수 있을 것으로
1691 이 효과는 barrier() 를 통해서도 만들 수 있지만, READ_ONCE() 와
1692 WRITE_ONCE() 가 좀 더 안목 높은 선택입니다: READ_ONCE() 와 WRITE_ONCE()는
1693 컴파일러에 주어진 메모리 영역에 대해서만 최적화 가능성을 포기하도록
1694 하지만, barrier() 는 컴파일러가 지금까지 기계의 레지스터에 캐시해 놓은
1695 모든 메모리 영역의 값을 버려야 하게 하기 때문입니다. 물론, 컴파일러는
1696 READ_ONCE() 와 WRITE_ONCE() 가 일어난 순서도 지켜줍니다, CPU 는 당연히
1699 (*) 컴파일러는 다음의 예에서와 같이 변수에의 스토어를 날조해낼 수도 있습니다:
1706 컴파일러는 아래와 같은 최적화로 브랜치를 줄일 겁니다:
1712 싱글 쓰레드 코드에서 이 최적화는 안전할 뿐 아니라 브랜치 갯수를
1713 줄여줍니다. 하지만 안타깝게도, 동시성이 있는 코드에서는 이 최적화는 다른
1714 CPU 가 'b' 를 로드할 때, -- 'a' 가 0이 아닌데도 -- 가짜인 값, 42를 보게
1715 되는 경우를 가능하게 합니다. 이걸 방지하기 위해 WRITE_ONCE() 를
1723 컴파일러는 로드를 만들어낼 수도 있습니다. 일반적으로는 문제를 일으키지
1724 않지만, 캐시 라인 바운싱을 일으켜 성능과 확장성을 떨어뜨릴 수 있습니다.
1725 날조된 로드를 막기 위해선 READ_ONCE() 를 사용하세요.
1727 (*) 정렬된 메모리 주소에 위치한, 한번의 메모리 참조 인스트럭션으로 액세스
1728 가능한 크기의 데이터는 하나의 큰 액세스가 여러개의 작은 액세스들로
1729 대체되는 "로드 티어링(load tearing)" 과 "스토어 티어링(store tearing)" 을
1730 방지합니다. 예를 들어, 주어진 아키텍쳐가 7-bit imeediate field 를 갖는
1731 16-bit 스토어 인스트럭션을 제공한다면, 컴파일러는 다음의 32-bit 스토어를
1732 구현하는데에 두개의 16-bit store-immediate 명령을 사용하려 할겁니다:
1736 스토어 할 상수를 만들고 그 값을 스토어 하기 위해 두개가 넘는 인스트럭션을
1737 사용하게 되는, 이런 종류의 최적화를 GCC 는 실제로 함을 부디 알아 두십시오.
1738 이 최적화는 싱글 쓰레드 코드에서는 성공적인 최적화 입니다. 실제로, 근래에
1739 발생한 (그리고 고쳐진) 버그는 GCC 가 volatile 스토어에 비정상적으로 이
1740 최적화를 사용하게 했습니다. 그런 버그가 없다면, 다음의 예에서
1741 WRITE_ONCE() 의 사용은 스토어 티어링을 방지합니다:
1743 WRITE_ONCE(p, 0x00010002);
1745 Packed 구조체의 사용 역시 다음의 예처럼 로드 / 스토어 티어링을 유발할 수
1748 struct __attribute__((__packed__)) foo {
1753 struct foo foo1, foo2;
1760 READ_ONCE() 나 WRITE_ONCE() 도 없고 volatile 마킹도 없기 때문에,
1761 컴파일러는 이 세개의 대입문을 두개의 32-bit 로드와 두개의 32-bit 스토어로
1762 변환할 수 있습니다. 이는 'foo1.b' 의 값의 로드 티어링과 'foo2.b' 의
1763 스토어 티어링을 초래할 겁니다. 이 예에서도 READ_ONCE() 와 WRITE_ONCE()
1767 WRITE_ONCE(foo2.b, READ_ONCE(foo1.b));
1770 그렇지만, volatile 로 마크된 변수에 대해서는 READ_ONCE() 와 WRITE_ONCE() 가
1771 필요치 않습니다. 예를 들어, 'jiffies' 는 volatile 로 마크되어 있기 때문에,
1772 READ_ONCE(jiffies) 라고 할 필요가 없습니다. READ_ONCE() 와 WRITE_ONCE() 가
1773 실은 volatile 캐스팅으로 구현되어 있어서 인자가 이미 volatile 로 마크되어
1774 있다면 또다른 효과를 내지는 않기 때문입니다.
1776 이 컴파일러 배리어들은 CPU 에는 직접적 효과를 전혀 만들지 않기 때문에, 결국은
1777 재배치가 일어날 수도 있음을 부디 기억해 두십시오.
1783 리눅스 커널은 다음의 여덟개 기본 CPU 메모리 배리어를 가지고 있습니다:
1785 TYPE MANDATORY SMP CONDITIONAL
1786 =============== ======================= ===========================
1790 데이터 의존성 read_barrier_depends() smp_read_barrier_depends()
1793 데이터 의존성 배리어를 제외한 모든 메모리 배리어는 컴파일러 배리어를
1794 포함합니다. 데이터 의존성은 컴파일러에의 추가적인 순서 보장을 포함하지
1797 방백: 데이터 의존성이 있는 경우, 컴파일러는 해당 로드를 올바른 순서로 일으킬
1798 것으로 (예: `a[b]` 는 a[b] 를 로드 하기 전에 b 의 값을 먼저 로드한다)
1799 기대되지만, C 언어 사양에는 컴파일러가 b 의 값을 추측 (예: 1 과 같음) 해서
1800 b 로드 전에 a 로드를 하는 코드 (예: tmp = a[1]; if (b != 1) tmp = a[b]; ) 를
1801 만들지 않아야 한다는 내용 같은 건 없습니다. 또한 컴파일러는 a[b] 를 로드한
1802 후에 b 를 또다시 로드할 수도 있어서, a[b] 보다 최신 버전의 b 값을 가질 수도
1803 있습니다. 이런 문제들의 해결책에 대한 의견 일치는 아직 없습니다만, 일단
1804 READ_ONCE() 매크로부터 보기 시작하는게 좋은 시작이 될겁니다.
1806 SMP 메모리 배리어들은 유니프로세서로 컴파일된 시스템에서는 컴파일러 배리어로
1807 바뀌는데, 하나의 CPU 는 스스로 일관성을 유지하고, 겹치는 액세스들 역시 올바른
1808 순서로 행해질 것으로 생각되기 때문입니다. 하지만, 아래의 "Virtual Machine
1809 Guests" 서브섹션을 참고하십시오.
1811 [!] SMP 시스템에서 공유메모리로의 접근들을 순서 세워야 할 때, SMP 메모리
1812 배리어는 _반드시_ 사용되어야 함을 기억하세요, 그대신 락을 사용하는 것으로도
1815 Mandatory 배리어들은 SMP 시스템에서도 UP 시스템에서도 SMP 효과만 통제하기에는
1816 불필요한 오버헤드를 갖기 때문에 SMP 효과만 통제하면 되는 곳에는 사용되지 않아야
1817 합니다. 하지만, 느슨한 순서 규칙의 메모리 I/O 윈도우를 통한 MMIO 의 효과를
1818 통제할 때에는 mandatory 배리어들이 사용될 수 있습니다. 이 배리어들은
1819 컴파일러와 CPU 모두 재배치를 못하도록 함으로써 메모리 오퍼레이션들이 디바이스에
1820 보여지는 순서에도 영향을 주기 때문에, SMP 가 아닌 시스템이라 할지라도 필요할 수
1824 일부 고급 배리어 함수들도 있습니다:
1826 (*) smp_store_mb(var, value)
1828 이 함수는 특정 변수에 특정 값을 대입하고 범용 메모리 배리어를 칩니다.
1829 UP 컴파일에서는 컴파일러 배리어보다 더한 것을 친다고는 보장되지 않습니다.
1832 (*) smp_mb__before_atomic();
1833 (*) smp_mb__after_atomic();
1835 이것들은 값을 리턴하지 않는 (더하기, 빼기, 증가, 감소와 같은) 어토믹
1836 함수들을 위한, 특히 그것들이 레퍼런스 카운팅에 사용될 때를 위한
1837 함수들입니다. 이 함수들은 메모리 배리어를 내포하고 있지는 않습니다.
1839 이것들은 값을 리턴하지 않으며 어토믹한 (set_bit 과 clear_bit 같은) 비트
1842 한 예로, 객체 하나를 무효한 것으로 표시하고 그 객체의 레퍼런스 카운트를
1846 smp_mb__before_atomic();
1847 atomic_dec(&obj->ref_count);
1849 이 코드는 객체의 업데이트된 death 마크가 레퍼런스 카운터 감소 동작
1852 더 많은 정보를 위해선 Documentation/atomic_{t,bitops}.txt 문서를
1856 (*) lockless_dereference();
1858 이 함수는 smp_read_barrier_depends() 데이터 의존성 배리어를 사용하는
1859 포인터 읽어오기 래퍼(wrapper) 함수로 생각될 수 있습니다.
1861 객체의 라이프타임이 RCU 외의 메커니즘으로 관리된다는 점을 제외하면
1862 rcu_dereference() 와도 유사한데, 예를 들면 객체가 시스템이 꺼질 때에만
1863 제거되는 경우 등입니다. 또한, lockless_dereference() 은 RCU 와 함께
1864 사용될수도, RCU 없이 사용될 수도 있는 일부 데이터 구조에 사용되고
1871 이것들은 CPU 와 DMA 가능한 디바이스에서 모두 액세스 가능한 공유 메모리의
1872 읽기, 쓰기 작업들의 순서를 보장하기 위해 consistent memory 에서 사용하기
1875 예를 들어, 디바이스와 메모리를 공유하며, 디스크립터 상태 값을 사용해
1876 디스크립터가 디바이스에 속해 있는지 아니면 CPU 에 속해 있는지 표시하고,
1877 공지용 초인종(doorbell) 을 사용해 업데이트된 디스크립터가 디바이스에 사용
1878 가능해졌음을 공지하는 디바이스 드라이버를 생각해 봅시다:
1880 if (desc->status != DEVICE_OWN) {
1881 /* 디스크립터를 소유하기 전에는 데이터를 읽지 않음 */
1885 read_data = desc->data;
1886 desc->data = write_data;
1888 /* 상태 업데이트 전 수정사항을 반영 */
1892 desc->status = DEVICE_OWN;
1894 /* MMIO 를 통해 디바이스에 공지를 하기 전에 메모리를 동기화 */
1897 /* 업데이트된 디스크립터의 디바이스에 공지 */
1898 writel(DESC_NOTIFY, doorbell);
1901 dma_rmb() 는 디스크립터로부터 데이터를 읽어오기 전에 디바이스가 소유권을
1902 내놓았음을 보장하게 하고, dma_wmb() 는 디바이스가 자신이 소유권을 다시
1903 가졌음을 보기 전에 디스크립터에 데이터가 쓰였음을 보장합니다. wmb() 는
1904 캐시 일관성이 없는 (cache incoherent) MMIO 영역에 쓰기를 시도하기 전에
1905 캐시 일관성이 있는 메모리 (cache coherent memory) 쓰기가 완료되었음을
1908 consistent memory 에 대한 자세한 내용을 위해선 Documentation/DMA-API.txt
1915 리눅스 커널은 또한 memory-mapped I/O 쓰기를 위한 특별한 배리어도 가지고
1920 이것은 mandatory 쓰기 배리어의 변종으로, 완화된 순서 규칙의 I/O 영역에으로의
1921 쓰기가 부분적으로 순서를 맞추도록 해줍니다. 이 함수는 CPU->하드웨어 사이를
1922 넘어서 실제 하드웨어에까지 일부 수준의 영향을 끼칩니다.
1924 더 많은 정보를 위해선 "Acquire vs I/O 액세스" 서브섹션을 참고하세요.
1927 =========================
1929 =========================
1931 리눅스 커널의 일부 함수들은 메모리 배리어를 내장하고 있는데, 락(lock)과
1932 스케쥴링 관련 함수들이 대부분입니다.
1934 여기선 _최소한의_ 보장을 설명합니다; 특정 아키텍쳐에서는 이 설명보다 더 많은
1935 보장을 제공할 수도 있습니다만 해당 아키텍쳐에 종속적인 코드 외의 부분에서는
1942 리눅스 커널은 다양한 락 구성체를 가지고 있습니다:
1950 각 구성체마다 모든 경우에 "ACQUIRE" 오퍼레이션과 "RELEASE" 오퍼레이션의 변종이
1951 존재합니다. 이 오퍼레이션들은 모두 적절한 배리어를 내포하고 있습니다:
1953 (1) ACQUIRE 오퍼레이션의 영향:
1955 ACQUIRE 뒤에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된
1958 ACQUIRE 앞에서 요청된 메모리 오퍼레이션은 ACQUIRE 오퍼레이션이 완료된 후에
1961 (2) RELEASE 오퍼레이션의 영향:
1963 RELEASE 앞에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션이 완료되기
1966 RELEASE 뒤에서 요청된 메모리 오퍼레이션은 RELEASE 오퍼레이션 완료 전에
1969 (3) ACQUIRE vs ACQUIRE 영향:
1971 어떤 ACQUIRE 오퍼레이션보다 앞에서 요청된 모든 ACQUIRE 오퍼레이션은 그
1972 ACQUIRE 오퍼레이션 전에 완료됩니다.
1974 (4) ACQUIRE vs RELEASE implication:
1976 어떤 RELEASE 오퍼레이션보다 앞서 요청된 ACQUIRE 오퍼레이션은 그 RELEASE
1979 (5) 실패한 조건적 ACQUIRE 영향:
1981 ACQUIRE 오퍼레이션의 일부 락(lock) 변종은 락이 곧바로 획득하기에는
1982 불가능한 상태이거나 락이 획득 가능해지도록 기다리는 도중 시그널을 받거나
1983 해서 실패할 수 있습니다. 실패한 락은 어떤 배리어도 내포하지 않습니다.
1985 [!] 참고: 락 ACQUIRE 와 RELEASE 가 단방향 배리어여서 나타나는 현상 중 하나는
1986 크리티컬 섹션 바깥의 인스트럭션의 영향이 크리티컬 섹션 내부로도 들어올 수
1989 RELEASE 후에 요청되는 ACQUIRE 는 전체 메모리 배리어라 여겨지면 안되는데,
1990 ACQUIRE 앞의 액세스가 ACQUIRE 후에 수행될 수 있고, RELEASE 후의 액세스가
1991 RELEASE 전에 수행될 수도 있으며, 그 두개의 액세스가 서로를 지나칠 수도 있기
2001 ACQUIRE M, STORE *B, STORE *A, RELEASE M
2003 ACQUIRE 와 RELEASE 가 락 획득과 해제라면, 그리고 락의 ACQUIRE 와 RELEASE 가
2004 같은 락 변수에 대한 것이라면, 해당 락을 쥐고 있지 않은 다른 CPU 의 시야에는
2005 이와 같은 재배치가 일어나는 것으로 보일 수 있습니다. 요약하자면, ACQUIRE 에
2006 이어 RELEASE 오퍼레이션을 순차적으로 실행하는 행위가 전체 메모리 배리어로
2009 비슷하게, 앞의 반대 케이스인 RELEASE 와 ACQUIRE 두개 오퍼레이션의 순차적 실행
2010 역시 전체 메모리 배리어를 내포하지 않습니다. 따라서, RELEASE, ACQUIRE 로
2011 규정되는 크리티컬 섹션의 CPU 수행은 RELEASE 와 ACQUIRE 를 가로지를 수 있으므로,
2021 ACQUIRE N, STORE *B, STORE *A, RELEASE M
2023 이런 재배치는 데드락을 일으킬 수도 있을 것처럼 보일 수 있습니다. 하지만, 그런
2024 데드락의 조짐이 있다면 RELEASE 는 단순히 완료될 것이므로 데드락은 존재할 수
2027 이게 어떻게 올바른 동작을 할 수 있을까요?
2029 우리가 이야기 하고 있는건 재배치를 하는 CPU 에 대한 이야기이지,
2030 컴파일러에 대한 것이 아니란 점이 핵심입니다. 컴파일러 (또는, 개발자)
2031 가 오퍼레이션들을 이렇게 재배치하면, 데드락이 일어날 수 -있습-니다.
2033 하지만 CPU 가 오퍼레이션들을 재배치 했다는걸 생각해 보세요. 이 예에서,
2034 어셈블리 코드 상으로는 언락이 락을 앞서게 되어 있습니다. CPU 가 이를
2035 재배치해서 뒤의 락 오퍼레이션을 먼저 실행하게 됩니다. 만약 데드락이
2036 존재한다면, 이 락 오퍼레이션은 그저 스핀을 하며 계속해서 락을
2037 시도합니다 (또는, 한참 후에겠지만, 잠듭니다). CPU 는 언젠가는
2038 (어셈블리 코드에서는 락을 앞서는) 언락 오퍼레이션을 실행하는데, 이 언락
2039 오퍼레이션이 잠재적 데드락을 해결하고, 락 오퍼레이션도 뒤이어 성공하게
2042 하지만 만약 락이 잠을 자는 타입이었다면요? 그런 경우에 코드는
2043 스케쥴러로 들어가려 할 거고, 여기서 결국은 메모리 배리어를 만나게
2044 되는데, 이 메모리 배리어는 앞의 언락 오퍼레이션이 완료되도록 만들고,
2045 데드락은 이번에도 해결됩니다. 잠을 자는 행위와 언락 사이의 경주 상황
2046 (race) 도 있을 수 있겠습니다만, 락 관련 기능들은 그런 경주 상황을 모든
2047 경우에 제대로 해결할 수 있어야 합니다.
2049 락과 세마포어는 UP 컴파일된 시스템에서의 순서에 대해 보장을 하지 않기 때문에,
2050 그런 상황에서 인터럽트 비활성화 오퍼레이션과 함께가 아니라면 어떤 일에도 - 특히
2051 I/O 액세스와 관련해서는 - 제대로 사용될 수 없을 겁니다.
2053 "CPU 간 ACQUIRING 배리어 효과" 섹션도 참고하시기 바랍니다.
2056 예를 들어, 다음과 같은 코드를 생각해 봅시다:
2067 여기선 다음의 이벤트 시퀀스가 생길 수 있습니다:
2069 ACQUIRE, {*F,*A}, *E, {*C,*D}, *B, RELEASE
2071 [+] {*F,*A} 는 조합된 액세스를 의미합니다.
2075 {*F,*A}, *B, ACQUIRE, *C, *D, RELEASE, *E
2076 *A, *B, *C, ACQUIRE, *D, RELEASE, *E, *F
2077 *A, *B, ACQUIRE, *C, RELEASE, *D, *E, *F
2078 *B, ACQUIRE, *C, *D, RELEASE, {*F,*A}, *E
2083 ----------------------
2085 인터럽트를 비활성화 하는 함수 (ACQUIRE 와 동일) 와 인터럽트를 활성화 하는 함수
2086 (RELEASE 와 동일) 는 컴파일러 배리어처럼만 동작합니다. 따라서, 별도의 메모리
2087 배리어나 I/O 배리어가 필요한 상황이라면 그 배리어들은 인터럽트 비활성화 함수
2092 --------------------
2094 글로벌 데이터에 표시된 이벤트에 의해 프로세스를 잠에 빠트리는 것과 깨우는 것은
2095 해당 이벤트를 기다리는 태스크의 태스크 상태와 그 이벤트를 알리기 위해 사용되는
2096 글로벌 데이터, 두 데이터간의 상호작용으로 볼 수 있습니다. 이것이 옳은 순서대로
2097 일어남을 분명히 하기 위해, 프로세스를 잠에 들게 하는 기능과 깨우는 기능은
2100 먼저, 잠을 재우는 쪽은 일반적으로 다음과 같은 이벤트 시퀀스를 따릅니다:
2103 set_current_state(TASK_UNINTERRUPTIBLE);
2104 if (event_indicated)
2109 set_current_state() 에 의해, 태스크 상태가 바뀐 후 범용 메모리 배리어가
2113 ===============================
2114 set_current_state();
2116 STORE current->state
2118 LOAD event_indicated
2120 set_current_state() 는 다음의 것들로 감싸질 수도 있습니다:
2123 prepare_to_wait_exclusive();
2125 이것들 역시 상태를 설정한 후 범용 메모리 배리어를 삽입합니다.
2126 앞의 전체 시퀀스는 다음과 같은 함수들로 한번에 수행 가능한데, 이것들은 모두
2127 올바른 장소에 메모리 배리어를 삽입합니다:
2130 wait_event_interruptible();
2131 wait_event_interruptible_exclusive();
2132 wait_event_interruptible_timeout();
2133 wait_event_killable();
2134 wait_event_timeout();
2139 두번째로, 깨우기를 수행하는 코드는 일반적으로 다음과 같을 겁니다:
2141 event_indicated = 1;
2142 wake_up(&event_wait_queue);
2146 event_indicated = 1;
2147 wake_up_process(event_daemon);
2149 wake_up() 류에 의해 쓰기 메모리 배리어가 내포됩니다. 만약 그것들이 뭔가를
2150 깨운다면요. 이 배리어는 태스크 상태가 지워지기 전에 수행되므로, 이벤트를
2151 알리기 위한 STORE 와 태스크 상태를 TASK_RUNNING 으로 설정하는 STORE 사이에
2155 =============================== ===============================
2156 set_current_state(); STORE event_indicated
2157 smp_store_mb(); wake_up();
2158 STORE current->state <쓰기 배리어>
2159 <범용 배리어> STORE current->state
2160 LOAD event_indicated
2162 한번더 말합니다만, 이 쓰기 메모리 배리어는 이 코드가 정말로 뭔가를 깨울 때에만
2163 실행됩니다. 이걸 설명하기 위해, X 와 Y 는 모두 0 으로 초기화 되어 있다는 가정
2164 하에 아래의 이벤트 시퀀스를 생각해 봅시다:
2167 =============================== ===============================
2168 X = 1; STORE event_indicated
2169 smp_mb(); wake_up();
2170 Y = 1; wait_event(wq, Y == 1);
2171 wake_up(); load from Y sees 1, no memory barrier
2172 load from X might see 0
2174 위 예제에서의 경우와 달리 깨우기가 정말로 행해졌다면, CPU 2 의 X 로드는 1 을
2177 사용 가능한 깨우기류 함수들로 다음과 같은 것들이 있습니다:
2183 wake_up_interruptible();
2184 wake_up_interruptible_all();
2185 wake_up_interruptible_nr();
2186 wake_up_interruptible_poll();
2187 wake_up_interruptible_sync();
2188 wake_up_interruptible_sync_poll();
2190 wake_up_locked_poll();
2196 [!] 잠재우는 코드와 깨우는 코드에 내포되는 메모리 배리어들은 깨우기 전에
2197 이루어진 스토어를 잠재우는 코드가 set_current_state() 를 호출한 후에 행하는
2198 로드에 대해 순서를 맞추지 _않는다는_ 점을 기억하세요. 예를 들어, 잠재우는
2201 set_current_state(TASK_INTERRUPTIBLE);
2202 if (event_indicated)
2204 __set_current_state(TASK_RUNNING);
2205 do_something(my_data);
2210 event_indicated = 1;
2211 wake_up(&event_wait_queue);
2213 event_indecated 에의 변경이 잠재우는 코드에게 my_data 에의 변경 후에 이루어진
2214 것으로 인지될 것이라는 보장이 없습니다. 이런 경우에는 양쪽 코드 모두 각각의
2215 데이터 액세스 사이에 메모리 배리어를 직접 쳐야 합니다. 따라서 앞의 재우는
2218 set_current_state(TASK_INTERRUPTIBLE);
2219 if (event_indicated) {
2221 do_something(my_data);
2224 그리고 깨우는 코드는 다음과 같이 되어야 합니다:
2228 event_indicated = 1;
2229 wake_up(&event_wait_queue);
2235 그외의 배리어를 내포하는 함수들은 다음과 같습니다:
2237 (*) schedule() 과 그 유사한 것들이 완전한 메모리 배리어를 내포합니다.
2240 ==============================
2241 CPU 간 ACQUIRING 배리어의 효과
2242 ==============================
2244 SMP 시스템에서의 락 기능들은 더욱 강력한 형태의 배리어를 제공합니다: 이
2245 배리어는 동일한 락을 사용하는 다른 CPU 들의 메모리 액세스 순서에도 영향을
2250 ------------------------
2252 다음의 예를 생각해 봅시다: 시스템은 두개의 스핀락 (M) 과 (Q), 그리고 세개의 CPU
2253 를 가지고 있습니다; 여기에 다음의 이벤트 시퀀스가 발생합니다:
2256 =============================== ===============================
2257 WRITE_ONCE(*A, a); WRITE_ONCE(*E, e);
2259 WRITE_ONCE(*B, b); WRITE_ONCE(*F, f);
2260 WRITE_ONCE(*C, c); WRITE_ONCE(*G, g);
2262 WRITE_ONCE(*D, d); WRITE_ONCE(*H, h);
2264 *A 로의 액세스부터 *H 로의 액세스까지가 어떤 순서로 CPU 3 에게 보여질지에
2265 대해서는 각 CPU 에서의 락 사용에 의해 내포되어 있는 제약을 제외하고는 어떤
2266 보장도 존재하지 않습니다. 예를 들어, CPU 3 에게 다음과 같은 순서로 보여지는
2269 *E, ACQUIRE M, ACQUIRE Q, *G, *C, *F, *A, *B, RELEASE Q, *D, *H, RELEASE M
2271 하지만 다음과 같이 보이지는 않을 겁니다:
2273 *B, *C or *D preceding ACQUIRE M
2274 *A, *B or *C following RELEASE M
2275 *F, *G or *H preceding ACQUIRE Q
2276 *E, *F or *G following RELEASE Q
2281 ----------------------
2283 특정한 (특히 NUMA 가 관련된) 환경 하에서 두개의 CPU 에서 동일한 스핀락으로
2284 보호되는 두개의 크리티컬 섹션 안의 I/O 액세스는 PCI 브릿지에 겹쳐진 I/O
2285 액세스로 보일 수 있는데, PCI 브릿지는 캐시 일관성 프로토콜과 합을 맞춰야 할
2286 의무가 없으므로, 필요한 읽기 메모리 배리어가 요청되지 않기 때문입니다.
2291 =============================== ===============================
2301 는 PCI 브릿지에 다음과 같이 보일 수 있습니다:
2303 STORE *ADDR = 0, STORE *ADDR = 4, STORE *DATA = 1, STORE *DATA = 5
2305 이렇게 되면 하드웨어의 오동작을 일으킬 수 있습니다.
2308 이런 경우엔 잡아둔 스핀락을 내려놓기 전에 mmiowb() 를 수행해야 하는데, 예를
2312 =============================== ===============================
2324 이 코드는 CPU 1 에서 요청된 두개의 스토어가 PCI 브릿지에 CPU 2 에서 요청된
2325 스토어들보다 먼저 보여짐을 보장합니다.
2328 또한, 같은 디바이스에서 스토어를 이어 로드가 수행되면 이 로드는 로드가 수행되기
2329 전에 스토어가 완료되기를 강제하므로 mmiowb() 의 필요가 없어집니다:
2332 =============================== ===============================
2343 더 많은 정보를 위해선 Documentation/driver-api/device-io.rst 를 참고하세요.
2346 =========================
2348 =========================
2350 설령 SMP 커널을 사용하더라도 싱글 쓰레드로 동작하는 코드는 올바르게 동작하는
2351 것으로 보여질 것이기 때문에, 평범한 시스템 운영중에 메모리 오퍼레이션 재배치는
2352 일반적으로 문제가 되지 않습니다. 하지만, 재배치가 문제가 _될 수 있는_ 네가지
2365 --------------------
2367 두개 이상의 프로세서를 가진 시스템이 있다면, 시스템의 두개 이상의 CPU 는 동시에
2368 같은 데이터에 대한 작업을 할 수 있습니다. 이는 동기화 문제를 일으킬 수 있고,
2369 이 문제를 해결하는 일반적 방법은 락을 사용하는 것입니다. 하지만, 락은 상당히
2370 비용이 비싸서 가능하면 락을 사용하지 않고 일을 처리하는 것이 낫습니다. 이런
2371 경우, 두 CPU 모두에 영향을 끼치는 오퍼레이션들은 오동작을 막기 위해 신중하게
2374 예를 들어, R/W 세마포어의 느린 수행경로 (slow path) 를 생각해 봅시다.
2375 세마포어를 위해 대기를 하는 하나의 프로세스가 자신의 스택 중 일부를 이
2376 세마포어의 대기 프로세스 리스트에 링크한 채로 있습니다:
2378 struct rw_semaphore {
2381 struct list_head waiters;
2384 struct rwsem_waiter {
2385 struct list_head list;
2386 struct task_struct *task;
2389 특정 대기 상태 프로세스를 깨우기 위해, up_read() 나 up_write() 함수는 다음과
2392 (1) 다음 대기 상태 프로세스 레코드는 어디있는지 알기 위해 이 대기 상태
2393 프로세스 레코드의 next 포인터를 읽습니다;
2395 (2) 이 대기 상태 프로세스의 task 구조체로의 포인터를 읽습니다;
2397 (3) 이 대기 상태 프로세스가 세마포어를 획득했음을 알리기 위해 task
2400 (4) 해당 태스크에 대해 wake_up_process() 를 호출합니다; 그리고
2402 (5) 해당 대기 상태 프로세스의 task 구조체를 잡고 있던 레퍼런스를 해제합니다.
2404 달리 말하자면, 다음 이벤트 시퀀스를 수행해야 합니다:
2406 LOAD waiter->list.next;
2412 그리고 이 이벤트들이 다른 순서로 수행된다면, 오동작이 일어날 수 있습니다.
2414 한번 세마포어의 대기줄에 들어갔고 세마포어 락을 놓았다면, 해당 대기 프로세스는
2415 락을 다시는 잡지 않습니다; 대신 자신의 task 포인터가 초기화 되길 기다립니다.
2416 그 레코드는 대기 프로세스의 스택에 있기 때문에, 리스트의 next 포인터가 읽혀지기
2417 _전에_ task 포인터가 지워진다면, 다른 CPU 는 해당 대기 프로세스를 시작해 버리고
2418 up*() 함수가 next 포인터를 읽기 전에 대기 프로세스의 스택을 마구 건드릴 수
2421 그렇게 되면 위의 이벤트 시퀀스에 어떤 일이 일어나는지 생각해 보죠:
2424 =============================== ===============================
2431 Woken up by other event
2436 foo() clobbers *waiter
2438 LOAD waiter->list.next;
2441 이 문제는 세마포어 락의 사용으로 해결될 수도 있겠지만, 그렇게 되면 깨어난 후에
2442 down_xxx() 함수가 불필요하게 스핀락을 또다시 얻어야만 합니다.
2444 이 문제를 해결하는 방법은 범용 SMP 메모리 배리어를 추가하는 겁니다:
2446 LOAD waiter->list.next;
2453 이 경우에, 배리어는 시스템의 나머지 CPU 들에게 모든 배리어 앞의 메모리 액세스가
2454 배리어 뒤의 메모리 액세스보다 앞서 일어난 것으로 보이게 만듭니다. 배리어 앞의
2455 메모리 액세스들이 배리어 명령 자체가 완료되는 시점까지 완료된다고는 보장하지
2458 (이게 문제가 되지 않을) 단일 프로세서 시스템에서 smp_mb() 는 실제로는 그저
2459 컴파일러가 CPU 안에서의 순서를 바꾸거나 하지 않고 주어진 순서대로 명령을
2460 내리도록 하는 컴파일러 배리어일 뿐입니다. 오직 하나의 CPU 만 있으니, CPU 의
2461 의존성 순서 로직이 그 외의 모든것을 알아서 처리할 겁니다.
2467 어토믹 오퍼레이션은 기술적으로 프로세서간 상호작용으로 분류되며 그 중 일부는
2468 전체 메모리 배리어를 내포하고 또 일부는 내포하지 않지만, 커널에서 상당히
2469 의존적으로 사용하는 기능 중 하나입니다.
2471 더 많은 내용을 위해선 Documentation/atomic_t.txt 를 참고하세요.
2477 많은 디바이스가 메모리 매핑 기법으로 제어될 수 있는데, 그렇게 제어되는
2478 디바이스는 CPU 에는 단지 특정 메모리 영역의 집합처럼 보이게 됩니다. 드라이버는
2479 그런 디바이스를 제어하기 위해 정확히 올바른 순서로 올바른 메모리 액세스를
2482 하지만, 액세스들을 재배치 하거나 조합하거나 병합하는게 더 효율적이라 판단하는
2483 영리한 CPU 나 컴파일러들을 사용하면 드라이버 코드의 조심스럽게 순서 맞춰진
2484 액세스들이 디바이스에는 요청된 순서대로 도착하지 못하게 할 수 있는 - 디바이스가
2485 오동작을 하게 할 - 잠재적 문제가 생길 수 있습니다.
2487 리눅스 커널 내부에서, I/O 는 어떻게 액세스들을 적절히 순차적이게 만들 수 있는지
2488 알고 있는, - inb() 나 writel() 과 같은 - 적절한 액세스 루틴을 통해 이루어져야만
2489 합니다. 이것들은 대부분의 경우에는 명시적 메모리 배리어 와 함께 사용될 필요가
2490 없습니다만, 다음의 두가지 상황에서는 명시적 메모리 배리어가 필요할 수 있습니다:
2492 (1) 일부 시스템에서 I/O 스토어는 모든 CPU 에 일관되게 순서 맞춰지지 않는데,
2493 따라서 _모든_ 일반적인 드라이버들에 락이 사용되어야만 하고 이 크리티컬
2494 섹션을 빠져나오기 전에 mmiowb() 가 꼭 호출되어야 합니다.
2496 (2) 만약 액세스 함수들이 완화된 메모리 액세스 속성을 갖는 I/O 메모리 윈도우를
2497 사용한다면, 순서를 강제하기 위해선 _mandatory_ 메모리 배리어가 필요합니다.
2499 더 많은 정보를 위해선 Documentation/driver-api/device-io.rst 를 참고하십시오.
2505 드라이버는 자신의 인터럽트 서비스 루틴에 의해 인터럽트 당할 수 있기 때문에
2506 드라이버의 이 두 부분은 서로의 디바이스 제어 또는 액세스 부분과 상호 간섭할 수
2509 스스로에게 인터럽트 당하는 걸 불가능하게 하고, 드라이버의 크리티컬한
2510 오퍼레이션들을 모두 인터럽트가 불가능하게 된 영역에 집어넣거나 하는 방법 (락의
2511 한 형태) 으로 이런 상호 간섭을 - 최소한 부분적으로라도 - 줄일 수 있습니다.
2512 드라이버의 인터럽트 루틴이 실행 중인 동안, 해당 드라이버의 코어는 같은 CPU 에서
2513 수행되지 않을 것이며, 현재의 인터럽트가 처리되는 중에는 또다시 인터럽트가
2514 일어나지 못하도록 되어 있으니 인터럽트 핸들러는 그에 대해서는 락을 잡지 않아도
2517 하지만, 어드레스 레지스터와 데이터 레지스터를 갖는 이더넷 카드를 다루는
2518 드라이버를 생각해 봅시다. 만약 이 드라이버의 코어가 인터럽트를 비활성화시킨
2519 채로 이더넷 카드와 대화하고 드라이버의 인터럽트 핸들러가 호출되었다면:
2530 만약 순서 규칙이 충분히 완화되어 있다면 데이터 레지스터에의 스토어는 어드레스
2531 레지스터에 두번째로 행해지는 스토어 뒤에 일어날 수도 있습니다:
2533 STORE *ADDR = 3, STORE *ADDR = 4, STORE *DATA = y, q = LOAD *DATA
2536 만약 순서 규칙이 충분히 완화되어 있고 묵시적으로든 명시적으로든 배리어가
2537 사용되지 않았다면 인터럽트 비활성화 섹션에서 일어난 액세스가 바깥으로 새어서
2538 인터럽트 내에서 일어난 액세스와 섞일 수 있다고 - 그리고 그 반대도 - 가정해야만
2541 그런 영역 안에서 일어나는 I/O 액세스들은 엄격한 순서 규칙의 I/O 레지스터에
2542 묵시적 I/O 배리어를 형성하는 동기적 (synchronous) 로드 오퍼레이션을 포함하기
2543 때문에 일반적으로는 이런게 문제가 되지 않습니다. 만약 이걸로는 충분치 않다면
2544 mmiowb() 가 명시적으로 사용될 필요가 있습니다.
2547 하나의 인터럽트 루틴과 별도의 CPU 에서 수행중이며 서로 통신을 하는 두 루틴
2548 사이에도 비슷한 상황이 일어날 수 있습니다. 만약 그런 경우가 발생할 가능성이
2549 있다면, 순서를 보장하기 위해 인터럽트 비활성화 락이 사용되어져야만 합니다.
2552 ======================
2554 ======================
2556 I/O 메모리에 액세스할 때, 드라이버는 적절한 액세스 함수를 사용해야 합니다:
2560 이것들은 메모리 공간보다는 I/O 공간에 이야기를 하려는 의도로
2561 만들어졌습니다만, 그건 기본적으로 CPU 마다 다른 컨셉입니다. i386 과
2562 x86_64 프로세서들은 특별한 I/O 공간 액세스 사이클과 명령어를 실제로 가지고
2563 있지만, 다른 많은 CPU 들에는 그런 컨셉이 존재하지 않습니다.
2565 다른 것들 중에서도 PCI 버스가 I/O 공간 컨셉을 정의하는데, 이는 - i386 과
2566 x86_64 같은 CPU 에서 - CPU 의 I/O 공간 컨셉으로 쉽게 매치됩니다. 하지만,
2567 대체할 I/O 공간이 없는 CPU 에서는 CPU 의 메모리 맵의 가상 I/O 공간으로
2570 이 공간으로의 액세스는 (i386 등에서는) 완전하게 동기화 됩니다만, 중간의
2571 (PCI 호스트 브리지와 같은) 브리지들은 이를 완전히 보장하진 않을수도
2574 이것들의 상호간의 순서는 완전하게 보장됩니다.
2576 다른 타입의 메모리 오퍼레이션, I/O 오퍼레이션에 대한 순서는 완전하게
2579 (*) readX(), writeX():
2581 이것들이 수행 요청되는 CPU 에서 서로에게 완전히 순서가 맞춰지고 독립적으로
2582 수행되는지에 대한 보장 여부는 이들이 액세스 하는 메모리 윈도우에 정의된
2583 특성에 의해 결정됩니다. 예를 들어, 최신의 i386 아키텍쳐 머신에서는 MTRR
2586 일반적으로는, 프리페치 (prefetch) 가능한 디바이스를 액세스 하는게
2587 아니라면, 이것들은 완전히 순서가 맞춰지고 결합되지 않게 보장될 겁니다.
2589 하지만, (PCI 브리지와 같은) 중간의 하드웨어는 자신이 원한다면 집행을
2590 연기시킬 수 있습니다; 스토어 명령을 실제로 하드웨어로 내려보내기(flush)
2591 위해서는 같은 위치로부터 로드를 하는 방법이 있습니다만[*], PCI 의 경우는
2592 같은 디바이스나 환경 구성 영역에서의 로드만으로도 충분할 겁니다.
2594 [*] 주의! 쓰여진 것과 같은 위치로부터의 로드를 시도하는 것은 오동작을
2595 일으킬 수도 있습니다 - 예로 16650 Rx/Tx 시리얼 레지스터를 생각해
2598 프리페치 가능한 I/O 메모리가 사용되면, 스토어 명령들이 순서를 지키도록
2599 하기 위해 mmiowb() 배리어가 필요할 수 있습니다.
2601 PCI 트랜잭션 사이의 상호작용에 대해 더 많은 정보를 위해선 PCI 명세서를
2604 (*) readX_relaxed(), writeX_relaxed()
2606 이것들은 readX() 와 writeX() 랑 비슷하지만, 더 완화된 메모리 순서 보장을
2607 제공합니다. 구체적으로, 이것들은 일반적 메모리 액세스 (예: DMA 버퍼) 에도
2608 LOCK 이나 UNLOCK 오퍼레이션들에도 순서를 보장하지 않습니다. LOCK 이나
2609 UNLOCK 오퍼레이션들에 맞춰지는 순서가 필요하다면, mmiowb() 배리어가 사용될
2610 수 있습니다. 같은 주변 장치에의 완화된 액세스끼리는 순서가 지켜짐을 알아
2613 (*) ioreadX(), iowriteX()
2615 이것들은 inX()/outX() 나 readX()/writeX() 처럼 실제로 수행하는 액세스의
2616 종류에 따라 적절하게 수행될 것입니다.
2619 ===================================
2620 가정되는 가장 완화된 실행 순서 모델
2621 ===================================
2623 컨셉적으로 CPU 는 주어진 프로그램에 대해 프로그램 그 자체에는 인과성 (program
2624 causality) 을 지키는 것처럼 보이게 하지만 일반적으로는 순서를 거의 지켜주지
2625 않는다고 가정되어야만 합니다. (i386 이나 x86_64 같은) 일부 CPU 들은 코드
2626 재배치에 (powerpc 나 frv 와 같은) 다른 것들에 비해 강한 제약을 갖지만, 아키텍쳐
2627 종속적 코드 이외의 코드에서는 순서에 대한 제약이 가장 완화된 경우 (DEC Alpha)
2630 이 말은, CPU 에게 주어지는 인스트럭션 스트림 내의 한 인스트럭션이 앞의
2631 인스트럭션에 종속적이라면 앞의 인스트럭션은 뒤의 종속적 인스트럭션이 실행되기
2632 전에 완료[*]될 수 있어야 한다는 제약 (달리 말해서, 인과성이 지켜지는 것으로
2633 보이게 함) 외에는 자신이 원하는 순서대로 - 심지어 병렬적으로도 - 그 스트림을
2636 [*] 일부 인스트럭션은 하나 이상의 영향 - 조건 코드를 바꾼다던지, 레지스터나
2637 메모리를 바꾼다던지 - 을 만들어내며, 다른 인스트럭션은 다른 효과에
2640 CPU 는 최종적으로 아무 효과도 만들지 않는 인스트럭션 시퀀스는 없애버릴 수도
2641 있습니다. 예를 들어, 만약 두개의 연속되는 인스트럭션이 둘 다 같은 레지스터에
2642 직접적인 값 (immediate value) 을 집어넣는다면, 첫번째 인스트럭션은 버려질 수도
2646 비슷하게, 컴파일러 역시 프로그램의 인과성만 지켜준다면 인스트럭션 스트림을
2647 자신이 보기에 올바르다 생각되는대로 재배치 할 수 있습니다.
2654 캐시된 메모리 오퍼레이션들이 시스템 전체에 어떻게 인지되는지는 CPU 와 메모리
2655 사이에 존재하는 캐시들, 그리고 시스템 상태의 일관성을 관리하는 메모리 일관성
2656 시스템에 상당 부분 영향을 받습니다.
2658 한 CPU 가 시스템의 다른 부분들과 캐시를 통해 상호작용한다면, 메모리 시스템은
2659 CPU 의 캐시들을 포함해야 하며, CPU 와 CPU 자신의 캐시 사이에서의 동작을 위한
2660 메모리 배리어를 가져야 합니다. (메모리 배리어는 논리적으로는 다음 그림의
2663 <--- CPU ---> : <----------- Memory ----------->
2665 +--------+ +--------+ : +--------+ +-----------+
2666 | | | | : | | | | +--------+
2667 | CPU | | Memory | : | CPU | | | | |
2668 | Core |--->| Access |----->| Cache |<-->| | | |
2669 | | | Queue | : | | | |--->| Memory |
2670 | | | | : | | | | | |
2671 +--------+ +--------+ : +--------+ | | | |
2672 : | Cache | +--------+
2674 : | Mechanism | +--------+
2675 +--------+ +--------+ : +--------+ | | | |
2676 | | | | : | | | | | |
2677 | CPU | | Memory | : | CPU | | |--->| Device |
2678 | Core |--->| Access |----->| Cache |<-->| | | |
2679 | | | Queue | : | | | | | |
2680 | | | | : | | | | +--------+
2681 +--------+ +--------+ : +--------+ +-----------+
2685 특정 로드나 스토어는 해당 오퍼레이션을 요청한 CPU 의 캐시 내에서 동작을 완료할
2686 수도 있기 때문에 해당 CPU 의 바깥에는 보이지 않을 수 있지만, 다른 CPU 가 관심을
2687 갖는다면 캐시 일관성 메커니즘이 해당 캐시라인을 해당 CPU 에게 전달하고, 해당
2688 메모리 영역에 대한 오퍼레이션이 발생할 때마다 그 영향을 전파시키기 때문에, 해당
2689 오퍼레이션은 메모리에 실제로 액세스를 한것처럼 나타날 것입니다.
2691 CPU 코어는 프로그램의 인과성이 유지된다고만 여겨진다면 인스트럭션들을 어떤
2692 순서로든 재배치해서 수행할 수 있습니다. 일부 인스트럭션들은 로드나 스토어
2693 오퍼레이션을 만드는데 이 오퍼레이션들은 이후 수행될 메모리 액세스 큐에 들어가게
2694 됩니다. 코어는 이 오퍼레이션들을 해당 큐에 어떤 순서로든 원하는대로 넣을 수
2695 있고, 다른 인스트럭션의 완료를 기다리도록 강제되기 전까지는 수행을 계속합니다.
2697 메모리 배리어가 하는 일은 CPU 쪽에서 메모리 쪽으로 넘어가는 액세스들의 순서,
2698 그리고 그 액세스의 결과가 시스템의 다른 관찰자들에게 인지되는 순서를 제어하는
2701 [!] CPU 들은 항상 그들 자신의 로드와 스토어는 프로그램 순서대로 일어난 것으로
2702 보기 때문에, 주어진 CPU 내에서는 메모리 배리어를 사용할 필요가 _없습니다_.
2704 [!] MMIO 나 다른 디바이스 액세스들은 캐시 시스템을 우회할 수도 있습니다. 우회
2705 여부는 디바이스가 액세스 되는 메모리 윈도우의 특성에 의해 결정될 수도 있고, CPU
2706 가 가지고 있을 수 있는 특수한 디바이스 통신 인스트럭션의 사용에 의해서 결정될
2713 하지만 삶은 앞에서 이야기한 것처럼 단순하지 않습니다: 캐시들은 일관적일 것으로
2714 기대되지만, 그 일관성이 순서에도 적용될 거라는 보장은 없습니다. 한 CPU 에서
2715 만들어진 변경 사항은 최종적으로는 시스템의 모든 CPU 에게 보여지게 되지만, 다른
2716 CPU 들에게도 같은 순서로 보이게 될 거라는 보장은 없다는 뜻입니다.
2719 두개의 CPU (1 & 2) 가 달려 있고, 각 CPU 에 두개의 데이터 캐시(CPU 1 은 A/B 를,
2720 CPU 2 는 C/D 를 갖습니다)가 병렬로 연결되어 있는 시스템을 다룬다고 생각해
2726 +--------+ : +--->| Cache A |<------->| |
2727 | | : | +---------+ | |
2729 | | : | +---------+ | |
2730 +--------+ : +--->| Cache B |<------->| |
2733 : +---------+ | System |
2734 +--------+ : +--->| Cache C |<------->| |
2735 | | : | +---------+ | |
2737 | | : | +---------+ | |
2738 +--------+ : +--->| Cache D |<------->| |
2743 이 시스템이 다음과 같은 특성을 갖는다 생각해 봅시다:
2745 (*) 홀수번 캐시라인은 캐시 A, 캐시 C 또는 메모리에 위치할 수 있음;
2747 (*) 짝수번 캐시라인은 캐시 B, 캐시 D 또는 메모리에 위치할 수 있음;
2749 (*) CPU 코어가 한개의 캐시에 접근하는 동안, 다른 캐시는 - 더티 캐시라인을
2750 메모리에 내리거나 추측성 로드를 하거나 하기 위해 - 시스템의 다른 부분에
2751 액세스 하기 위해 버스를 사용할 수 있음;
2753 (*) 각 캐시는 시스템의 나머지 부분들과 일관성을 맞추기 위해 해당 캐시에
2754 적용되어야 할 오퍼레이션들의 큐를 가짐;
2756 (*) 이 일관성 큐는 캐시에 이미 존재하는 라인에 가해지는 평범한 로드에 의해서는
2757 비워지지 않는데, 큐의 오퍼레이션들이 이 로드의 결과에 영향을 끼칠 수 있다
2760 이제, 첫번째 CPU 에서 두개의 쓰기 오퍼레이션을 만드는데, 해당 CPU 의 캐시에
2761 요청된 순서로 오퍼레이션이 도달됨을 보장하기 위해 두 오퍼레이션 사이에 쓰기
2762 배리어를 사용하는 상황을 상상해 봅시다:
2765 =============== =============== =======================================
2766 u == 0, v == 1 and p == &u, q == &u
2768 smp_wmb(); v 의 변경이 p 의 변경 전에 보일 것을
2770 <A:modify v=2> v 는 이제 캐시 A 에 독점적으로 존재함
2772 <B:modify p=&v> p 는 이제 캐시 B 에 독점적으로 존재함
2774 여기서의 쓰기 메모리 배리어는 CPU 1 의 캐시가 올바른 순서로 업데이트 된 것으로
2775 시스템의 다른 CPU 들이 인지하게 만듭니다. 하지만, 이제 두번째 CPU 가 그 값들을
2779 =============== =============== =======================================
2784 위의 두개의 읽기 오퍼레이션은 예상된 순서로 일어나지 못할 수 있는데, 두번째 CPU
2785 의 한 캐시에 다른 캐시 이벤트가 발생해 v 를 담고 있는 캐시라인의 해당 캐시에의
2786 업데이트가 지연되는 사이, p 를 담고 있는 캐시라인은 두번째 CPU 의 다른 캐시에
2787 업데이트 되어버렸을 수 있기 때문입니다.
2790 =============== =============== =======================================
2791 u == 0, v == 1 and p == &u, q == &u
2794 <A:modify v=2> <C:busy>
2798 <B:modify p=&v> <D:commit p=&v>
2801 <C:read *q> 캐시에 업데이트 되기 전의 v 를 읽음
2805 기본적으로, 두개의 캐시라인 모두 CPU 2 에 최종적으로는 업데이트 될 것이지만,
2806 별도의 개입 없이는, 업데이트의 순서가 CPU 1 에서 만들어진 순서와 동일할
2810 여기에 개입하기 위해선, 데이터 의존성 배리어나 읽기 배리어를 로드 오퍼레이션들
2811 사이에 넣어야 합니다. 이렇게 함으로써 캐시가 다음 요청을 처리하기 전에 일관성
2815 =============== =============== =======================================
2816 u == 0, v == 1 and p == &u, q == &u
2819 <A:modify v=2> <C:busy>
2823 <B:modify p=&v> <D:commit p=&v>
2825 smp_read_barrier_depends()
2829 <C:read *q> 캐시에 업데이트 된 v 를 읽음
2832 이런 부류의 문제는 DEC Alpha 계열 프로세서들에서 발견될 수 있는데, 이들은
2833 데이터 버스를 좀 더 잘 사용해 성능을 개선할 수 있는, 분할된 캐시를 가지고 있기
2834 때문입니다. 대부분의 CPU 는 하나의 읽기 오퍼레이션의 메모리 액세스가 다른 읽기
2835 오퍼레이션에 의존적이라면 데이터 의존성 배리어를 내포시킵니다만, 모두가 그런건
2836 아니기 때문에 이점에 의존해선 안됩니다.
2838 다른 CPU 들도 분할된 캐시를 가지고 있을 수 있지만, 그런 CPU 들은 평범한 메모리
2839 액세스를 위해서도 이 분할된 캐시들 사이의 조정을 해야만 합니다. Alpha 는 가장
2840 약한 메모리 순서 시맨틱 (semantic) 을 선택함으로써 메모리 배리어가 명시적으로
2841 사용되지 않았을 때에는 그런 조정이 필요하지 않게 했습니다.
2847 모든 시스템이 DMA 를 하는 디바이스에 대해서까지 캐시 일관성을 유지하지는
2848 않습니다. 그런 경우, DMA 를 시도하는 디바이스는 RAM 으로부터 잘못된 데이터를
2849 읽을 수 있는데, 더티 캐시 라인이 CPU 의 캐시에 머무르고 있고, 바뀐 값이 아직
2850 RAM 에 써지지 않았을 수 있기 때문입니다. 이 문제를 해결하기 위해선, 커널의
2851 적절한 부분에서 각 CPU 캐시의 문제되는 비트들을 플러시 (flush) 시켜야만 합니다
2852 (그리고 그것들을 무효화 - invalidation - 시킬 수도 있겠죠).
2854 또한, 디바이스에 의해 RAM 에 DMA 로 쓰여진 값은 디바이스가 쓰기를 완료한 후에
2855 CPU 의 캐시에서 RAM 으로 쓰여지는 더티 캐시 라인에 의해 덮어써질 수도 있고, CPU
2856 의 캐시에 존재하는 캐시 라인이 해당 캐시에서 삭제되고 다시 값을 읽어들이기
2857 전까지는 RAM 이 업데이트 되었다는 사실 자체가 숨겨져 버릴 수도 있습니다. 이
2858 문제를 해결하기 위해선, 커널의 적절한 부분에서 각 CPU 의 캐시 안의 문제가 되는
2861 캐시 관리에 대한 더 많은 정보를 위해선 Documentation/cachetlb.txt 를
2868 Memory mapped I/O 는 일반적으로 CPU 의 메모리 공간 내의 한 윈도우의 특정 부분
2869 내의 메모리 지역에 이루어지는데, 이 윈도우는 일반적인, RAM 으로 향하는
2872 그런 특성 가운데 하나는, 일반적으로 그런 액세스는 캐시를 완전히 우회하고
2873 디바이스 버스로 곧바로 향한다는 것입니다. 이 말은 MMIO 액세스는 먼저
2874 시작되어서 캐시에서 완료된 메모리 액세스를 추월할 수 있다는 뜻입니다. 이런
2875 경우엔 메모리 배리어만으로는 충분치 않고, 만약 캐시된 메모리 쓰기 오퍼레이션과
2876 MMIO 액세스가 어떤 방식으로든 의존적이라면 해당 캐시는 두 오퍼레이션 사이에
2880 ======================
2882 ======================
2884 프로그래머는 CPU 가 메모리 오퍼레이션들을 정확히 요청한대로 수행해 줄 것이라고
2885 생각하는데, 예를 들어 다음과 같은 코드를 CPU 에게 넘긴다면:
2893 CPU 는 다음 인스트럭션을 처리하기 전에 현재의 인스트럭션을 위한 메모리
2894 오퍼레이션을 완료할 것이라 생각하고, 따라서 시스템 외부에서 관찰하기에도 정해진
2895 순서대로 오퍼레이션이 수행될 것으로 예상합니다:
2897 LOAD *A, STORE *B, LOAD *C, LOAD *D, STORE *E.
2900 당연하지만, 실제로는 훨씬 엉망입니다. 많은 CPU 와 컴파일러에서 앞의 가정은
2901 성립하지 못하는데 그 이유는 다음과 같습니다:
2903 (*) 로드 오퍼레이션들은 실행을 계속 해나가기 위해 곧바로 완료될 필요가 있는
2904 경우가 많은 반면, 스토어 오퍼레이션들은 종종 별다른 문제 없이 유예될 수
2907 (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으며, 필요없는 로드였다고
2908 증명된 예측적 로드의 결과는 버려집니다;
2910 (*) 로드 오퍼레이션들은 예측적으로 수행될 수 있으므로, 예상된 이벤트의
2911 시퀀스와 다른 시간에 로드가 이뤄질 수 있습니다;
2913 (*) 메모리 액세스 순서는 CPU 버스와 캐시를 좀 더 잘 사용할 수 있도록 재배치
2916 (*) 로드와 스토어는 인접한 위치에의 액세스들을 일괄적으로 처리할 수 있는
2917 메모리나 I/O 하드웨어 (메모리와 PCI 디바이스 둘 다 이게 가능할 수
2918 있습니다) 에 대해 요청되는 경우, 개별 오퍼레이션을 위한 트랜잭션 설정
2919 비용을 아끼기 위해 조합되어 실행될 수 있습니다; 그리고
2921 (*) 해당 CPU 의 데이터 캐시가 순서에 영향을 끼칠 수도 있고, 캐시 일관성
2922 메커니즘이 - 스토어가 실제로 캐시에 도달한다면 - 이 문제를 완화시킬 수는
2923 있지만 이 일관성 관리가 다른 CPU 들에도 같은 순서로 전달된다는 보장은
2926 따라서, 앞의 코드에 대해 다른 CPU 가 보는 결과는 다음과 같을 수 있습니다:
2928 LOAD *A, ..., LOAD {*C,*D}, STORE *E, STORE *B
2930 ("LOAD {*C,*D}" 는 조합된 로드입니다)
2933 하지만, CPU 는 스스로는 일관적일 것을 보장합니다: CPU _자신_ 의 액세스들은
2934 자신에게는 메모리 배리어가 없음에도 불구하고 정확히 순서 세워진 것으로 보여질
2935 것입니다. 예를 들어 다음의 코드가 주어졌다면:
2944 그리고 외부의 영향에 의한 간섭이 없다고 가정하면, 최종 결과는 다음과 같이
2945 나타날 것이라고 예상될 수 있습니다:
2952 앞의 코드는 CPU 가 다음의 메모리 액세스 시퀀스를 만들도록 할겁니다:
2954 U=LOAD *A, STORE *A=V, STORE *A=W, X=LOAD *A, STORE *A=Y, Z=LOAD *A
2956 하지만, 별다른 개입이 없고 프로그램의 시야에 이 세상이 여전히 일관적이라고
2957 보인다는 보장만 지켜진다면 이 시퀀스는 어떤 조합으로든 재구성될 수 있으며, 각
2958 액세스들은 합쳐지거나 버려질 수 있습니다. 일부 아키텍쳐에서 CPU 는 같은 위치에
2959 대한 연속적인 로드 오퍼레이션들을 재배치 할 수 있기 때문에 앞의 예에서의
2960 READ_ONCE() 와 WRITE_ONCE() 는 반드시 존재해야 함을 알아두세요. 그런 종류의
2961 아키텍쳐에서 READ_ONCE() 와 WRITE_ONCE() 는 이 문제를 막기 위해 필요한 일을
2962 뭐가 됐든지 하게 되는데, 예를 들어 Itanium 에서는 READ_ONCE() 와 WRITE_ONCE()
2963 가 사용하는 volatile 캐스팅은 GCC 가 그런 재배치를 방지하는 특수 인스트럭션인
2964 ld.acq 와 stl.rel 인스트럭션을 각각 만들어 내도록 합니다.
2966 컴파일러 역시 이 시퀀스의 액세스들을 CPU 가 보기도 전에 합치거나 버리거나 뒤로
2974 는 다음과 같이 변형될 수 있습니다:
2978 따라서, 쓰기 배리어나 WRITE_ONCE() 가 없다면 *A 로의 V 값의 저장의 효과는
2979 사라진다고 가정될 수 있습니다. 비슷하게:
2984 는, 메모리 배리어나 READ_ONCE() 와 WRITE_ONCE() 없이는 다음과 같이 변형될 수
2990 그리고 이 LOAD 오퍼레이션은 CPU 바깥에는 아예 보이지 않습니다.
2994 ---------------------
2996 DEC Alpha CPU 는 가장 완화된 메모리 순서의 CPU 중 하나입니다. 뿐만 아니라,
2997 Alpha CPU 의 일부 버전은 분할된 데이터 캐시를 가지고 있어서, 의미적으로
2998 관계되어 있는 두개의 캐시 라인이 서로 다른 시간에 업데이트 되는게 가능합니다.
2999 이게 데이터 의존성 배리어가 정말 필요해지는 부분인데, 데이터 의존성 배리어는
3000 메모리 일관성 시스템과 함께 두개의 캐시를 동기화 시켜서, 포인터 변경과 새로운
3001 데이터의 발견을 올바른 순서로 일어나게 하기 때문입니다.
3003 리눅스 커널의 메모리 배리어 모델은 Alpha 에 기초해서 정의되었습니다.
3005 위의 "캐시 일관성" 서브섹션을 참고하세요.
3011 가상 머신에서 동작하는 게스트들은 게스트 자체는 SMP 지원 없이 컴파일 되었다
3012 해도 SMP 영향을 받을 수 있습니다. 이건 UP 커널을 사용하면서 SMP 호스트와
3013 결부되어 발생하는 부작용입니다. 이 경우에는 mandatory 배리어를 사용해서 문제를
3014 해결할 수 있겠지만 그런 해결은 대부분의 경우 최적의 해결책이 아닙니다.
3016 이 문제를 완벽하게 해결하기 위해, 로우 레벨의 virt_mb() 등의 매크로를 사용할 수
3017 있습니다. 이것들은 SMP 가 활성화 되어 있다면 smp_mb() 등과 동일한 효과를
3018 갖습니다만, SMP 와 SMP 아닌 시스템 모두에 대해 동일한 코드를 만들어냅니다.
3019 예를 들어, 가상 머신 게스트들은 (SMP 일 수 있는) 호스트와 동기화를 할 때에는
3020 smp_mb() 가 아니라 virt_mb() 를 사용해야 합니다.
3022 이것들은 smp_mb() 류의 것들과 모든 부분에서 동일하며, 특히, MMIO 의 영향에
3023 대해서는 간여하지 않습니다: MMIO 의 영향을 제어하려면, mandatory 배리어를
3034 메모리 배리어는 순환식 버퍼를 생성자(producer)와 소비자(consumer) 사이의
3035 동기화에 락을 사용하지 않고 구현하는데에 사용될 수 있습니다. 더 자세한 내용을
3038 Documentation/circular-buffers.txt
3045 Alpha AXP Architecture Reference Manual, Second Edition (Sites & Witek,
3047 Chapter 5.2: Physical Address Space Characteristics
3048 Chapter 5.4: Caches and Write Buffers
3049 Chapter 5.5: Data Sharing
3050 Chapter 5.6: Read/Write Ordering
3052 AMD64 Architecture Programmer's Manual Volume 2: System Programming
3053 Chapter 7.1: Memory-Access Ordering
3054 Chapter 7.4: Buffering and Combining Memory Writes
3056 ARM Architecture Reference Manual (ARMv8, for ARMv8-A architecture profile)
3057 Chapter B2: The AArch64 Application Level Memory Model
3059 IA-32 Intel Architecture Software Developer's Manual, Volume 3:
3060 System Programming Guide
3061 Chapter 7.1: Locked Atomic Operations
3062 Chapter 7.2: Memory Ordering
3063 Chapter 7.4: Serializing Instructions
3065 The SPARC Architecture Manual, Version 9
3066 Chapter 8: Memory Models
3067 Appendix D: Formal Specification of the Memory Models
3068 Appendix J: Programming with the Memory Models
3070 Storage in the PowerPC (Stone and Fitzgerald)
3072 UltraSPARC Programmer Reference Manual
3073 Chapter 5: Memory Accesses and Cacheability
3074 Chapter 15: Sparc-V9 Memory Models
3076 UltraSPARC III Cu User's Manual
3077 Chapter 9: Memory Models
3079 UltraSPARC IIIi Processor User's Manual
3080 Chapter 8: Memory Models
3082 UltraSPARC Architecture 2005
3084 Appendix D: Formal Specifications of the Memory Models
3086 UltraSPARC T1 Supplement to the UltraSPARC Architecture 2005
3087 Chapter 8: Memory Models
3088 Appendix F: Caches and Cache Coherency
3090 Solaris Internals, Core Kernel Architecture, p63-68:
3091 Chapter 3.3: Hardware Considerations for Locks and
3094 Unix Systems for Modern Architectures, Symmetric Multiprocessing and Caching
3095 for Kernel Programmers:
3096 Chapter 13: Other Memory Models
3098 Intel Itanium Architecture Software Developer's Manual: Volume 1:
3099 Section 2.6: Speculation
3100 Section 4.4: Memory Access
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