Documentation/perf/thunderx2-pmu.txt

   1 Cavium ThunderX2 SoC Performance Monitoring Unit (PMU UNCORE)
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   4 The ThunderX2 SoC PMU consists of independent, system-wide, per-socket
   5 PMUs such as the Level 3 Cache (L3C) and DDR4 Memory Controller (DMC).
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   7 The DMC has 8 interleaved channels and the L3C has 16 interleaved tiles.
   8 Events are counted for the default channel (i.e. channel 0) and prorated
   9 to the total number of channels/tiles.
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  11 The DMC and L3C support up to 4 counters. Counters are independently
  12 programmable and can be started and stopped individually. Each counter
  13 can be set to a different event. Counters are 32-bit and do not support
  14 an overflow interrupt; they are read every 2 seconds.
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  16 PMU UNCORE (perf) driver:
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  18 The thunderx2_pmu driver registers per-socket perf PMUs for the DMC and
  19 L3C devices.  Each PMU can be used to count up to 4 events
  20 simultaneously. The PMUs provide a description of their available events
  21 and configuration options under sysfs, see
  22 /sys/devices/uncore_<l3c_S/dmc_S/>; S is the socket id.
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  24 The driver does not support sampling, therefore "perf record" will not
  25 work. Per-task perf sessions are also not supported.
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  27 Examples:
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  29 # perf stat -a -e uncore_dmc_0/cnt_cycles/ sleep 1
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  31 # perf stat -a -e \
  32 uncore_dmc_0/cnt_cycles/,\
  33 uncore_dmc_0/data_transfers/,\
  34 uncore_dmc_0/read_txns/,\
  35 uncore_dmc_0/write_txns/ sleep 1
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  37 # perf stat -a -e \
  38 uncore_l3c_0/read_request/,\
  39 uncore_l3c_0/read_hit/,\
  40 uncore_l3c_0/inv_request/,\
  41 uncore_l3c_0/inv_hit/ sleep 1