Documentation/devicetree/bindings/spi/spi-mt65xx.txt

   1 Binding for MTK SPI controller
   2
   3 Required properties:
   4 - compatible: should be one of the following.
   5     - mediatek,mt2701-spi: for mt2701 platforms
   6     - mediatek,mt2712-spi: for mt2712 platforms
   7     - mediatek,mt6589-spi: for mt6589 platforms
   8     - mediatek,mt7622-spi: for mt7622 platforms
   9     - "mediatek,mt7629-spi", "mediatek,mt7622-spi": for mt7629 platforms
  10     - mediatek,mt8135-spi: for mt8135 platforms
  11     - mediatek,mt8173-spi: for mt8173 platforms
  12     - mediatek,mt8183-spi: for mt8183 platforms
  13     - "mediatek,mt8516-spi", "mediatek,mt2712-spi": for mt8516 platforms
  14
  15 - #address-cells: should be 1.
  16
  17 - #size-cells: should be 0.
  18
  19 - reg: Address and length of the register set for the device
  20
  21 - interrupts: Should contain spi interrupt
  22
  23 - clocks: phandles to input clocks.
  24   The first should be one of the following. It's PLL.
  25    -  <&clk26m>: specify parent clock 26MHZ.
  26    -  <&topckgen CLK_TOP_SYSPLL3_D2>: specify parent clock 109MHZ.
  27                                       It's the default one.
  28    -  <&topckgen CLK_TOP_SYSPLL4_D2>: specify parent clock 78MHZ.
  29    -  <&topckgen CLK_TOP_UNIVPLL2_D4>: specify parent clock 104MHZ.
  30    -  <&topckgen CLK_TOP_UNIVPLL1_D8>: specify parent clock 78MHZ.
  31   The second should be <&topckgen CLK_TOP_SPI_SEL>. It's clock mux.
  32   The third is <&pericfg CLK_PERI_SPI0>. It's clock gate.
  33
  34 - clock-names: shall be "parent-clk" for the parent clock, "sel-clk" for the
  35   muxes clock, and "spi-clk" for the clock gate.
  36
  37 Optional properties:
  38 -cs-gpios: see spi-bus.txt.
  39
  40 - mediatek,pad-select: specify which pins group(ck/mi/mo/cs) spi
  41   controller used. This is an array, the element value should be 0~3,
  42   only required for MT8173.
  43     0: specify GPIO69,70,71,72 for spi pins.
  44     1: specify GPIO102,103,104,105 for spi pins.
  45     2: specify GPIO128,129,130,131 for spi pins.
  46     3: specify GPIO5,6,7,8 for spi pins.
  47
  48 Example:
  49
  50 - SoC Specific Portion:
  51 spi: spi@1100a000 {
  52         compatible = "mediatek,mt8173-spi";
  53         #address-cells = <1>;
  54         #size-cells = <0>;
  55         reg = <0 0x1100a000 0 0x1000>;
  56         interrupts = <GIC_SPI 110 IRQ_TYPE_LEVEL_LOW>;
  57         clocks = <&topckgen CLK_TOP_SYSPLL3_D2>,
  58                  <&topckgen CLK_TOP_SPI_SEL>,
  59                  <&pericfg CLK_PERI_SPI0>;
  60         clock-names = "parent-clk", "sel-clk", "spi-clk";
  61         cs-gpios = <&pio 105 GPIO_ACTIVE_LOW>, <&pio 72 GPIO_ACTIVE_LOW>;
  62         mediatek,pad-select = <1>, <0>;
  63 };