Documentation/devicetree/bindings/phy/qcom-qmp-phy.txt

   1 Qualcomm QMP PHY controller
   2 ===========================
   3
   4 QMP phy controller supports physical layer functionality for a number of
   5 controllers on Qualcomm chipsets, such as, PCIe, UFS, and USB.
   6
   7 Required properties:
   8  - compatible: compatible list, contains:
   9                "qcom,ipq8074-qmp-pcie-phy" for PCIe phy on IPQ8074
  10                "qcom,msm8996-qmp-pcie-phy" for 14nm PCIe phy on msm8996,
  11                "qcom,msm8996-qmp-usb3-phy" for 14nm USB3 phy on msm8996,
  12                "qcom,msm8998-qmp-usb3-phy" for USB3 QMP V3 phy on msm8998,
  13                "qcom,msm8998-qmp-ufs-phy" for UFS QMP phy on msm8998,
  14                "qcom,sdm845-qmp-usb3-phy" for USB3 QMP V3 phy on sdm845,
  15                "qcom,sdm845-qmp-usb3-uni-phy" for USB3 QMP V3 UNI phy on sdm845,
  16                "qcom,sdm845-qmp-ufs-phy" for UFS QMP phy on sdm845.
  17
  18 - reg:
  19   - index 0: address and length of register set for PHY's common
  20              serdes block.
  21   - index 1: address and length of the DP_COM control block (for
  22              "qcom,sdm845-qmp-usb3-phy" only).
  23
  24 - reg-names:
  25   - For "qcom,sdm845-qmp-usb3-phy":
  26     - Should be: "reg-base", "dp_com"
  27   - For all others:
  28     - The reg-names property shouldn't be defined.
  29
  30  - #address-cells: must be 1
  31  - #size-cells: must be 1
  32  - ranges: must be present
  33
  34  - clocks: a list of phandles and clock-specifier pairs,
  35            one for each entry in clock-names.
  36  - clock-names: "cfg_ahb" for phy config clock,
  37                 "aux" for phy aux clock,
  38                 "ref" for 19.2 MHz ref clk,
  39                 "com_aux" for phy common block aux clock,
  40                 "ref_aux" for phy reference aux clock,
  41
  42                 For "qcom,ipq8074-qmp-pcie-phy": no clocks are listed.
  43                 For "qcom,msm8996-qmp-pcie-phy" must contain:
  44                         "aux", "cfg_ahb", "ref".
  45                 For "qcom,msm8996-qmp-usb3-phy" must contain:
  46                         "aux", "cfg_ahb", "ref".
  47                 For "qcom,msm8998-qmp-usb3-phy" must contain:
  48                         "aux", "cfg_ahb", "ref".
  49                 For "qcom,msm8998-qmp-ufs-phy" must contain:
  50                         "ref", "ref_aux".
  51                 For "qcom,sdm845-qmp-usb3-phy" must contain:
  52                         "aux", "cfg_ahb", "ref", "com_aux".
  53                 For "qcom,sdm845-qmp-usb3-uni-phy" must contain:
  54                         "aux", "cfg_ahb", "ref", "com_aux".
  55                 For "qcom,sdm845-qmp-ufs-phy" must contain:
  56                         "ref", "ref_aux".
  57
  58  - resets: a list of phandles and reset controller specifier pairs,
  59            one for each entry in reset-names.
  60  - reset-names: "phy" for reset of phy block,
  61                 "common" for phy common block reset,
  62                 "cfg" for phy's ahb cfg block reset.
  63
  64                 For "qcom,ipq8074-qmp-pcie-phy" must contain:
  65                         "phy", "common".
  66                 For "qcom,msm8996-qmp-pcie-phy" must contain:
  67                         "phy", "common", "cfg".
  68                 For "qcom,msm8996-qmp-usb3-phy" must contain
  69                         "phy", "common".
  70                 For "qcom,msm8998-qmp-usb3-phy" must contain
  71                         "phy", "common".
  72                 For "qcom,msm8998-qmp-ufs-phy": no resets are listed.
  73                 For "qcom,sdm845-qmp-usb3-phy" must contain:
  74                         "phy", "common".
  75                 For "qcom,sdm845-qmp-usb3-uni-phy" must contain:
  76                         "phy", "common".
  77                 For "qcom,sdm845-qmp-ufs-phy": no resets are listed.
  78
  79  - vdda-phy-supply: Phandle to a regulator supply to PHY core block.
  80  - vdda-pll-supply: Phandle to 1.8V regulator supply to PHY refclk pll block.
  81
  82 Optional properties:
  83  - vddp-ref-clk-supply: Phandle to a regulator supply to any specific refclk
  84                         pll block.
  85
  86 Required nodes:
  87  - Each device node of QMP phy is required to have as many child nodes as
  88    the number of lanes the PHY has.
  89
  90 Required properties for child nodes of PCIe PHYs (one child per lane):
  91  - reg: list of offset and length pairs of register sets for PHY blocks -
  92         tx, rx, pcs, and pcs_misc (optional).
  93  - #phy-cells: must be 0
  94
  95 Required properties for a single "lanes" child node of non-PCIe PHYs:
  96  - reg: list of offset and length pairs of register sets for PHY blocks
  97         For 1-lane devices:
  98                 tx, rx, pcs, and (optionally) pcs_misc
  99         For 2-lane devices:
 100                 tx0, rx0, pcs, tx1, rx1, and (optionally) pcs_misc
 101  - #phy-cells: must be 0
 102
 103 Required properties for child node of PCIe and USB3 qmp phys:
 104  - clocks: a list of phandles and clock-specifier pairs,
 105            one for each entry in clock-names.
 106  - clock-names: Must contain following:
 107                  "pipe<lane-number>" for pipe clock specific to each lane.
 108  - clock-output-names: Name of the PHY clock that will be the parent for
 109                        the above pipe clock.
 110         For "qcom,ipq8074-qmp-pcie-phy":
 111                 - "pcie20_phy0_pipe_clk"        Pipe Clock parent
 112                         (or)
 113                   "pcie20_phy1_pipe_clk"
 114  - #clock-cells: must be 0
 115     - Phy pll outputs pipe clocks for pipe based PHYs. These clocks are then
 116       gate-controlled by the gcc.
 117
 118 Required properties for child node of PHYs with lane reset, AKA:
 119         "qcom,msm8996-qmp-pcie-phy"
 120  - resets: a list of phandles and reset controller specifier pairs,
 121            one for each entry in reset-names.
 122  - reset-names: Must contain following:
 123                  "lane<lane-number>" for reset specific to each lane.
 124
 125 Example:
 126         phy@34000 {
 127                 compatible = "qcom,msm8996-qmp-pcie-phy";
 128                 reg = <0x34000 0x488>;
 129                 #address-cells = <1>;
 130                 #size-cells = <1>;
 131                 ranges;
 132
 133                 clocks = <&gcc GCC_PCIE_PHY_AUX_CLK>,
 134                         <&gcc GCC_PCIE_PHY_CFG_AHB_CLK>,
 135                         <&gcc GCC_PCIE_CLKREF_CLK>;
 136                 clock-names = "aux", "cfg_ahb", "ref";
 137
 138                 vdda-phy-supply = <&pm8994_l28>;
 139                 vdda-pll-supply = <&pm8994_l12>;
 140
 141                 resets = <&gcc GCC_PCIE_PHY_BCR>,
 142                         <&gcc GCC_PCIE_PHY_COM_BCR>,
 143                         <&gcc GCC_PCIE_PHY_COM_NOCSR_BCR>;
 144                 reset-names = "phy", "common", "cfg";
 145
 146                 pciephy_0: lane@35000 {
 147                         reg = <0x35000 0x130>,
 148                                 <0x35200 0x200>,
 149                                 <0x35400 0x1dc>;
 150                         #clock-cells = <0>;
 151                         #phy-cells = <0>;
 152
 153                         clocks = <&gcc GCC_PCIE_0_PIPE_CLK>;
 154                         clock-names = "pipe0";
 155                         clock-output-names = "pcie_0_pipe_clk_src";
 156                         resets = <&gcc GCC_PCIE_0_PHY_BCR>;
 157                         reset-names = "lane0";
 158                 };
 159
 160                 pciephy_1: lane@36000 {
 161                 ...
 162                 ...
 163         };
 164
 165         phy@88eb000 {
 166                 compatible = "qcom,sdm845-qmp-usb3-uni-phy";
 167                 reg = <0x88eb000 0x18c>;
 168                 #address-cells = <1>;
 169                 #size-cells = <1>;
 170                 ranges;
 171
 172                 clocks = <&gcc GCC_USB3_SEC_PHY_AUX_CLK>,
 173                          <&gcc GCC_USB_PHY_CFG_AHB2PHY_CLK>,
 174                          <&gcc GCC_USB3_SEC_CLKREF_CLK>,
 175                          <&gcc GCC_USB3_SEC_PHY_COM_AUX_CLK>;
 176                 clock-names = "aux", "cfg_ahb", "ref", "com_aux";
 177
 178                 resets = <&gcc GCC_USB3PHY_PHY_SEC_BCR>,
 179                          <&gcc GCC_USB3_PHY_SEC_BCR>;
 180                 reset-names = "phy", "common";
 181
 182                 lane@88eb200 {
 183                         reg = <0x88eb200 0x128>,
 184                               <0x88eb400 0x1fc>,
 185                               <0x88eb800 0x218>,
 186                               <0x88eb600 0x70>;
 187                         #clock-cells = <0>;
 188                         #phy-cells = <0>;
 189                         clocks = <&gcc GCC_USB3_SEC_PHY_PIPE_CLK>;
 190                         clock-names = "pipe0";
 191                         clock-output-names = "usb3_uni_phy_pipe_clk_src";
 192                 };
 193         };
 194
 195         phy@1d87000 {
 196                 compatible = "qcom,sdm845-qmp-ufs-phy";
 197                 reg = <0x1d87000 0x18c>;
 198                 #address-cells = <1>;
 199                 #size-cells = <1>;
 200                 ranges;
 201                 clock-names = "ref",
 202                               "ref_aux";
 203                 clocks = <&gcc GCC_UFS_MEM_CLKREF_CLK>,
 204                          <&gcc GCC_UFS_PHY_PHY_AUX_CLK>;
 205
 206                 lanes@1d87400 {
 207                         reg = <0x1d87400 0x108>,
 208                               <0x1d87600 0x1e0>,
 209                               <0x1d87c00 0x1dc>,
 210                               <0x1d87800 0x108>,
 211                               <0x1d87a00 0x1e0>;
 212                         #phy-cells = <0>;
 213                 };
 214         };