Documentation/devicetree/bindings/mmc/nvidia,tegra20-sdhci.txt

   1 * NVIDIA Tegra Secure Digital Host Controller
   2
   3 This controller on Tegra family SoCs provides an interface for MMC, SD,
   4 and SDIO types of memory cards.
   5
   6 This file documents differences between the core properties described
   7 by mmc.txt and the properties used by the sdhci-tegra driver.
   8
   9 Required properties:
  10 - compatible : should be one of:
  11   - "nvidia,tegra20-sdhci": for Tegra20
  12   - "nvidia,tegra30-sdhci": for Tegra30
  13   - "nvidia,tegra114-sdhci": for Tegra114
  14   - "nvidia,tegra124-sdhci": for Tegra124 and Tegra132
  15   - "nvidia,tegra210-sdhci": for Tegra210
  16   - "nvidia,tegra186-sdhci": for Tegra186
  17 - clocks : Must contain one entry, for the module clock.
  18   See ../clocks/clock-bindings.txt for details.
  19 - resets : Must contain an entry for each entry in reset-names.
  20   See ../reset/reset.txt for details.
  21 - reset-names : Must include the following entries:
  22   - sdhci
  23
  24 Optional properties:
  25 - power-gpios : Specify GPIOs for power control
  26
  27 Example:
  28
  29 sdhci@c8000200 {
  30         compatible = "nvidia,tegra20-sdhci";
  31         reg = <0xc8000200 0x200>;
  32         interrupts = <47>;
  33         clocks = <&tegra_car 14>;
  34         resets = <&tegra_car 14>;
  35         reset-names = "sdhci";
  36         cd-gpios = <&gpio 69 0>; /* gpio PI5 */
  37         wp-gpios = <&gpio 57 0>; /* gpio PH1 */
  38         power-gpios = <&gpio 155 0>; /* gpio PT3 */
  39         bus-width = <8>;
  40 };
  41
  42 Optional properties for Tegra210 and Tegra186:
  43 - pinctrl-names, pinctrl-0, pinctrl-1 : Specify pad voltage
  44   configurations. Valid pinctrl-names are "sdmmc-3v3" and "sdmmc-1v8"
  45   for controllers supporting multiple voltage levels. The order of names
  46   should correspond to the pin configuration states in pinctrl-0 and
  47   pinctrl-1.
  48 - nvidia,only-1-8-v : The presence of this property indicates that the
  49   controller operates at a 1.8 V fixed I/O voltage.
  50 - nvidia,pad-autocal-pull-up-offset-3v3,
  51   nvidia,pad-autocal-pull-down-offset-3v3 : Specify drive strength
  52   calibration offsets for 3.3 V signaling modes.
  53 - nvidia,pad-autocal-pull-up-offset-1v8,
  54   nvidia,pad-autocal-pull-down-offset-1v8 : Specify drive strength
  55   calibration offsets for 1.8 V signaling modes.
  56 - nvidia,pad-autocal-pull-up-offset-3v3-timeout,
  57   nvidia,pad-autocal-pull-down-offset-3v3-timeout : Specify drive
  58   strength used as a fallback in case the automatic calibration times
  59   out on a 3.3 V signaling mode.
  60 - nvidia,pad-autocal-pull-up-offset-1v8-timeout,
  61   nvidia,pad-autocal-pull-down-offset-1v8-timeout : Specify drive
  62   strength used as a fallback in case the automatic calibration times
  63   out on a 1.8 V signaling mode.
  64 - nvidia,pad-autocal-pull-up-offset-sdr104,
  65   nvidia,pad-autocal-pull-down-offset-sdr104 : Specify drive strength
  66   calibration offsets for SDR104 mode.
  67 - nvidia,pad-autocal-pull-up-offset-hs400,
  68   nvidia,pad-autocal-pull-down-offset-hs400 : Specify drive strength
  69   calibration offsets for HS400 mode.
  70 - nvidia,default-tap : Specify the default inbound sampling clock
  71   trimmer value for non-tunable modes.
  72 - nvidia,default-trim : Specify the default outbound clock trimmer
  73   value.
  74 - nvidia,dqs-trim : Specify DQS trim value for HS400 timing
  75
  76   Notes on the pad calibration pull up and pulldown offset values:
  77     - The property values are drive codes which are programmed into the
  78       PD_OFFSET and PU_OFFSET sections of the
  79       SDHCI_TEGRA_AUTO_CAL_CONFIG register.
  80     - A higher value corresponds to higher drive strength. Please refer
  81       to the reference manual of the SoC for correct values.
  82     - The SDR104 and HS400 timing specific values are used in
  83       corresponding modes if specified.
  84
  85   Notes on tap and trim values:
  86     - The values are used for compensating trace length differences
  87       by adjusting the sampling point.
  88     - The values are programmed to the Vendor Clock Control Register.
  89       Please refer to the reference manual of the SoC for correct
  90       values.
  91     - The DQS trim values are only used on controllers which support
  92       HS400 timing. Only SDMMC4 on Tegra210 and Tegra 186 supports
  93       HS400.
  94
  95 Example:
  96 sdhci@700b0000 {
  97         compatible = "nvidia,tegra210-sdhci", "nvidia,tegra124-sdhci";
  98         reg = <0x0 0x700b0000 0x0 0x200>;
  99         interrupts = <GIC_SPI 14 IRQ_TYPE_LEVEL_HIGH>;
 100         clocks = <&tegra_car TEGRA210_CLK_SDMMC1>;
 101         clock-names = "sdhci";
 102         resets = <&tegra_car 14>;
 103         reset-names = "sdhci";
 104         pinctrl-names = "sdmmc-3v3", "sdmmc-1v8";
 105         pinctrl-0 = <&sdmmc1_3v3>;
 106         pinctrl-1 = <&sdmmc1_1v8>;
 107         nvidia,pad-autocal-pull-up-offset-3v3 = <0x00>;
 108         nvidia,pad-autocal-pull-down-offset-3v3 = <0x7d>;
 109         nvidia,pad-autocal-pull-up-offset-1v8 = <0x7b>;
 110         nvidia,pad-autocal-pull-down-offset-1v8 = <0x7b>;
 111         status = "disabled";
 112 };