Merge branches 'arm/rockchip', 'arm/exynos', 'arm/smmu', 'x86/vt-d', 'x86/amd', ...
[sfrench/cifs-2.6.git] / Documentation / devicetree / bindings / iommu / arm,smmu-v3.txt
1 * ARM SMMUv3 Architecture Implementation
2
3 The SMMUv3 architecture is a significant deparature from previous
4 revisions, replacing the MMIO register interface with in-memory command
5 and event queues and adding support for the ATS and PRI components of
6 the PCIe specification.
7
8 ** SMMUv3 required properties:
9
10 - compatible        : Should include:
11
12                       * "arm,smmu-v3" for any SMMUv3 compliant
13                         implementation. This entry should be last in the
14                         compatible list.
15
16 - reg               : Base address and size of the SMMU.
17
18 - interrupts        : Non-secure interrupt list describing the wired
19                       interrupt sources corresponding to entries in
20                       interrupt-names. If no wired interrupts are
21                       present then this property may be omitted.
22
23 - interrupt-names   : When the interrupts property is present, should
24                       include the following:
25                       * "eventq"    - Event Queue not empty
26                       * "priq"      - PRI Queue not empty
27                       * "cmdq-sync" - CMD_SYNC complete
28                       * "gerror"    - Global Error activated
29
30 ** SMMUv3 optional properties:
31
32 - dma-coherent      : Present if DMA operations made by the SMMU (page
33                       table walks, stream table accesses etc) are cache
34                       coherent with the CPU.
35
36                       NOTE: this only applies to the SMMU itself, not
37                       masters connected upstream of the SMMU.