Documentation/devicetree/bindings/fpga/xilinx-pr-decoupler.txt

   1 Xilinx LogiCORE Partial Reconfig Decoupler Softcore
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   3 The Xilinx LogiCORE Partial Reconfig Decoupler manages one or more
   4 decouplers / fpga bridges.
   5 The controller can decouple/disable the bridges which prevents signal
   6 changes from passing through the bridge.  The controller can also
   7 couple / enable the bridges which allows traffic to pass through the
   8 bridge normally.
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  10 The Driver supports only MMIO handling. A PR region can have multiple
  11 PR Decouplers which can be handled independently or chained via decouple/
  12 decouple_status signals.
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  14 Required properties:
  15 - compatible            : Should contain "xlnx,pr-decoupler-1.00" followed by
  16                           "xlnx,pr-decoupler"
  17 - regs                  : base address and size for decoupler module
  18 - clocks                : input clock to IP
  19 - clock-names           : should contain "aclk"
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  21 Optional properties:
  22 - bridge-enable         : 0 if driver should disable bridge at startup
  23                           1 if driver should enable bridge at startup
  24                           Default is to leave bridge in current state.
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  26 See Documentation/devicetree/bindings/fpga/fpga-region.txt for generic bindings.
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  28 Example:
  29         fpga-bridge@100000450 {
  30                 compatible = "xlnx,pr-decoupler-1.00",
  31                              "xlnx-pr-decoupler";
  32                 regs = <0x10000045 0x10>;
  33                 clocks = <&clkc 15>;
  34                 clock-names = "aclk";
  35                 bridge-enable = <0>;
  36         };