Documentation/devicetree/bindings/display/msm/dsi.txt

   1 Qualcomm Technologies Inc. adreno/snapdragon DSI output
   2
   3 DSI Controller:
   4 Required properties:
   5 - compatible:
   6   * "qcom,mdss-dsi-ctrl"
   7 - reg: Physical base address and length of the registers of controller
   8 - reg-names: The names of register regions. The following regions are required:
   9   * "dsi_ctrl"
  10 - interrupts: The interrupt signal from the DSI block.
  11 - power-domains: Should be <&mmcc MDSS_GDSC>.
  12 - clocks: Phandles to device clocks.
  13 - clock-names: the following clocks are required:
  14   * "mdp_core"
  15   * "iface"
  16   * "bus"
  17   * "core_mmss"
  18   * "byte"
  19   * "pixel"
  20   * "core"
  21   For DSIv2, we need an additional clock:
  22    * "src"
  23   For DSI6G v2.0 onwards, we need also need the clock:
  24    * "byte_intf"
  25 - assigned-clocks: Parents of "byte" and "pixel" for the given platform.
  26 - assigned-clock-parents: The Byte clock and Pixel clock PLL outputs provided
  27   by a DSI PHY block. See [1] for details on clock bindings.
  28 - vdd-supply: phandle to vdd regulator device node
  29 - vddio-supply: phandle to vdd-io regulator device node
  30 - vdda-supply: phandle to vdda regulator device node
  31 - phys: phandle to DSI PHY device node
  32 - phy-names: the name of the corresponding PHY device
  33 - syscon-sfpb: A phandle to mmss_sfpb syscon node (only for DSIv2)
  34 - ports: Contains 2 DSI controller ports as child nodes. Each port contains
  35   an endpoint subnode as defined in [2] and [3].
  36
  37 Optional properties:
  38 - panel@0: Node of panel connected to this DSI controller.
  39   See files in [4] for each supported panel.
  40 - qcom,dual-dsi-mode: Boolean value indicating if the DSI controller is
  41   driving a panel which needs 2 DSI links.
  42 - qcom,master-dsi: Boolean value indicating if the DSI controller is driving
  43   the master link of the 2-DSI panel.
  44 - qcom,sync-dual-dsi: Boolean value indicating if the DSI controller is
  45   driving a 2-DSI panel whose 2 links need receive command simultaneously.
  46 - interrupt-parent: phandle to the MDP block if the interrupt signal is routed
  47   through MDP block
  48 - pinctrl-names: the pin control state names; should contain "default"
  49 - pinctrl-0: the default pinctrl state (active)
  50 - pinctrl-n: the "sleep" pinctrl state
  51 - ports: contains DSI controller input and output ports as children, each
  52   containing one endpoint subnode.
  53
  54   DSI Endpoint properties:
  55   - remote-endpoint: For port@0, set to phandle of the connected panel/bridge's
  56     input endpoint. For port@1, set to the MDP interface output. See [2] for
  57     device graph info.
  58
  59   - data-lanes: this describes how the physical DSI data lanes are mapped
  60     to the logical lanes on the given platform. The value contained in
  61     index n describes what physical lane is mapped to the logical lane n
  62     (DATAn, where n lies between 0 and 3). The clock lane position is fixed
  63     and can't be changed. Hence, they aren't a part of the DT bindings. See
  64     [3] for more info on the data-lanes property.
  65
  66     For example:
  67
  68     data-lanes = <3 0 1 2>;
  69
  70     The above mapping describes that the logical data lane DATA0 is mapped to
  71     the physical data lane DATA3, logical DATA1 to physical DATA0, logic DATA2
  72     to phys DATA1 and logic DATA3 to phys DATA2.
  73
  74     There are only a limited number of physical to logical mappings possible:
  75     <0 1 2 3>
  76     <1 2 3 0>
  77     <2 3 0 1>
  78     <3 0 1 2>
  79     <0 3 2 1>
  80     <1 0 3 2>
  81     <2 1 0 3>
  82     <3 2 1 0>
  83
  84 DSI PHY:
  85 Required properties:
  86 - compatible: Could be the following
  87   * "qcom,dsi-phy-28nm-hpm"
  88   * "qcom,dsi-phy-28nm-lp"
  89   * "qcom,dsi-phy-20nm"
  90   * "qcom,dsi-phy-28nm-8960"
  91   * "qcom,dsi-phy-14nm"
  92   * "qcom,dsi-phy-10nm"
  93 - reg: Physical base address and length of the registers of PLL, PHY. Some
  94   revisions require the PHY regulator base address, whereas others require the
  95   PHY lane base address. See below for each PHY revision.
  96 - reg-names: The names of register regions. The following regions are required:
  97   For DSI 28nm HPM/LP/8960 PHYs and 20nm PHY:
  98   * "dsi_pll"
  99   * "dsi_phy"
 100   * "dsi_phy_regulator"
 101   For DSI 14nm and 10nm PHYs:
 102   * "dsi_pll"
 103   * "dsi_phy"
 104   * "dsi_phy_lane"
 105 - clock-cells: Must be 1. The DSI PHY block acts as a clock provider, creating
 106   2 clocks: A byte clock (index 0), and a pixel clock (index 1).
 107 - power-domains: Should be <&mmcc MDSS_GDSC>.
 108 - clocks: Phandles to device clocks. See [1] for details on clock bindings.
 109 - clock-names: the following clocks are required:
 110   * "iface"
 111   For 28nm HPM/LP, 28nm 8960 PHYs:
 112 - vddio-supply: phandle to vdd-io regulator device node
 113   For 20nm PHY:
 114 - vddio-supply: phandle to vdd-io regulator device node
 115 - vcca-supply: phandle to vcca regulator device node
 116   For 14nm PHY:
 117 - vcca-supply: phandle to vcca regulator device node
 118   For 10nm PHY:
 119 - vdds-supply: phandle to vdds regulator device node
 120
 121 Optional properties:
 122 - qcom,dsi-phy-regulator-ldo-mode: Boolean value indicating if the LDO mode PHY
 123   regulator is wanted.
 124
 125 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
 126 [2] Documentation/devicetree/bindings/graph.txt
 127 [3] Documentation/devicetree/bindings/media/video-interfaces.txt
 128 [4] Documentation/devicetree/bindings/display/panel/
 129
 130 Example:
 131         dsi0: dsi@fd922800 {
 132                 compatible = "qcom,mdss-dsi-ctrl";
 133                 qcom,dsi-host-index = <0>;
 134                 interrupt-parent = <&mdp>;
 135                 interrupts = <4 0>;
 136                 reg-names = "dsi_ctrl";
 137                 reg = <0xfd922800 0x200>;
 138                 power-domains = <&mmcc MDSS_GDSC>;
 139                 clock-names =
 140                         "bus",
 141                         "byte",
 142                         "core",
 143                         "core_mmss",
 144                         "iface",
 145                         "mdp_core",
 146                         "pixel";
 147                 clocks =
 148                         <&mmcc MDSS_AXI_CLK>,
 149                         <&mmcc MDSS_BYTE0_CLK>,
 150                         <&mmcc MDSS_ESC0_CLK>,
 151                         <&mmcc MMSS_MISC_AHB_CLK>,
 152                         <&mmcc MDSS_AHB_CLK>,
 153                         <&mmcc MDSS_MDP_CLK>,
 154                         <&mmcc MDSS_PCLK0_CLK>;
 155
 156                 assigned-clocks =
 157                                  <&mmcc BYTE0_CLK_SRC>,
 158                                  <&mmcc PCLK0_CLK_SRC>;
 159                 assigned-clock-parents =
 160                                  <&dsi_phy0 0>,
 161                                  <&dsi_phy0 1>;
 162
 163                 vdda-supply = <&pma8084_l2>;
 164                 vdd-supply = <&pma8084_l22>;
 165                 vddio-supply = <&pma8084_l12>;
 166
 167                 phys = <&dsi_phy0>;
 168                 phy-names ="dsi-phy";
 169
 170                 qcom,dual-dsi-mode;
 171                 qcom,master-dsi;
 172                 qcom,sync-dual-dsi;
 173
 174                 pinctrl-names = "default", "sleep";
 175                 pinctrl-0 = <&dsi_active>;
 176                 pinctrl-1 = <&dsi_suspend>;
 177
 178                 ports {
 179                         #address-cells = <1>;
 180                         #size-cells = <0>;
 181
 182                         port@0 {
 183                                 reg = <0>;
 184                                 dsi0_in: endpoint {
 185                                         remote-endpoint = <&mdp_intf1_out>;
 186                                 };
 187                         };
 188
 189                         port@1 {
 190                                 reg = <1>;
 191                                 dsi0_out: endpoint {
 192                                         remote-endpoint = <&panel_in>;
 193                                         data-lanes = <0 1 2 3>;
 194                                 };
 195                         };
 196                 };
 197
 198                 panel: panel@0 {
 199                         compatible = "sharp,lq101r1sx01";
 200                         reg = <0>;
 201                         link2 = <&secondary>;
 202
 203                         power-supply = <...>;
 204                         backlight = <...>;
 205
 206                         port {
 207                                 panel_in: endpoint {
 208                                         remote-endpoint = <&dsi0_out>;
 209                                 };
 210                         };
 211                 };
 212         };
 213
 214         dsi_phy0: dsi-phy@fd922a00 {
 215                 compatible = "qcom,dsi-phy-28nm-hpm";
 216                 qcom,dsi-phy-index = <0>;
 217                 reg-names =
 218                         "dsi_pll",
 219                         "dsi_phy",
 220                         "dsi_phy_regulator";
 221                 reg =   <0xfd922a00 0xd4>,
 222                         <0xfd922b00 0x2b0>,
 223                         <0xfd922d80 0x7b>;
 224                 clock-names = "iface";
 225                 clocks = <&mmcc MDSS_AHB_CLK>;
 226                 #clock-cells = <1>;
 227                 vddio-supply = <&pma8084_l12>;
 228
 229                 qcom,dsi-phy-regulator-ldo-mode;
 230         };