Merge tag 'rtc-4.21' of git://git.kernel.org/pub/scm/linux/kernel/git/abelloni/linux
[sfrench/cifs-2.6.git] / Documentation / devicetree / bindings / arm / freescale / fsl,scu.txt
1 NXP i.MX System Controller Firmware (SCFW)
2 --------------------------------------------------------------------
3
4 The System Controller Firmware (SCFW) is a low-level system function
5 which runs on a dedicated Cortex-M core to provide power, clock, and
6 resource management. It exists on some i.MX8 processors. e.g. i.MX8QM
7 (QM, QP), and i.MX8QX (QXP, DX).
8
9 The AP communicates with the SC using a multi-ported MU module found
10 in the LSIO subsystem. The current definition of this MU module provides
11 5 remote AP connections to the SC to support up to 5 execution environments
12 (TZ, HV, standard Linux, etc.). The SC side of this MU module interfaces
13 with the LSIO DSC IP bus. The SC firmware will communicate with this MU
14 using the MSI bus.
15
16 System Controller Device Node:
17 ============================================================
18
19 The scu node with the following properties shall be under the /firmware/ node.
20
21 Required properties:
22 -------------------
23 - compatible:   should be "fsl,imx-scu".
24 - mbox-names:   should include "tx0", "tx1", "tx2", "tx3",
25                                "rx0", "rx1", "rx2", "rx3".
26 - mboxes:       List of phandle of 4 MU channels for tx and 4 MU channels
27                 for rx. All 8 MU channels must be in the same MU instance.
28                 Cross instances are not allowed. The MU instance can only
29                 be one of LSIO MU0~M4 for imx8qxp and imx8qm. Users need
30                 to make sure use the one which is not conflict with other
31                 execution environments. e.g. ATF.
32                 Note:
33                 Channel 0 must be "tx0" or "rx0".
34                 Channel 1 must be "tx1" or "rx1".
35                 Channel 2 must be "tx2" or "rx2".
36                 Channel 3 must be "tx3" or "rx3".
37                 e.g.
38                 mboxes = <&lsio_mu1 0 0
39                           &lsio_mu1 0 1
40                           &lsio_mu1 0 2
41                           &lsio_mu1 0 3
42                           &lsio_mu1 1 0
43                           &lsio_mu1 1 1
44                           &lsio_mu1 1 2
45                           &lsio_mu1 1 3>;
46                 See Documentation/devicetree/bindings/mailbox/fsl,mu.txt
47                 for detailed mailbox binding.
48
49 i.MX SCU Client Device Node:
50 ============================================================
51
52 Client nodes are maintained as children of the relevant IMX-SCU device node.
53
54 Power domain bindings based on SCU Message Protocol
55 ------------------------------------------------------------
56
57 This binding for the SCU power domain providers uses the generic power
58 domain binding[2].
59
60 Required properties:
61 - compatible:           Should be "fsl,imx8qxp-scu-pd".
62 - #power-domain-cells:  Must be 1. Contains the Resource ID used by
63                         SCU commands.
64                         See detailed Resource ID list from:
65                         include/dt-bindings/firmware/imx/rsrc.h
66
67 Clock bindings based on SCU Message Protocol
68 ------------------------------------------------------------
69
70 This binding uses the common clock binding[1].
71
72 Required properties:
73 - compatible:           Should be "fsl,imx8qxp-clock".
74 - #clock-cells:         Should be 1. Contains the Clock ID value.
75 - clocks:               List of clock specifiers, must contain an entry for
76                         each required entry in clock-names
77 - clock-names:          Should include entries "xtal_32KHz", "xtal_24MHz"
78
79 The clock consumer should specify the desired clock by having the clock
80 ID in its "clocks" phandle cell.
81
82 See the full list of clock IDs from:
83 include/dt-bindings/clock/imx8qxp-clock.h
84
85 Pinctrl bindings based on SCU Message Protocol
86 ------------------------------------------------------------
87
88 This binding uses the i.MX common pinctrl binding[3].
89
90 Required properties:
91 - compatible:           Should be one of:
92                         "fsl,imx8qm-iomuxc",
93                         "fsl,imx8qxp-iomuxc".
94
95 Required properties for Pinctrl sub nodes:
96 - fsl,pins:             Each entry consists of 3 integers which represents
97                         the mux and config setting for one pin. The first 2
98                         integers <pin_id mux_mode> are specified using a
99                         PIN_FUNC_ID macro, which can be found in
100                         <dt-bindings/pinctrl/pads-imx8qm.h>,
101                         <dt-bindings/pinctrl/pads-imx8qxp.h>.
102                         The last integer CONFIG is the pad setting value like
103                         pull-up on this pin.
104
105                         Please refer to i.MX8QXP Reference Manual for detailed
106                         CONFIG settings.
107
108 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
109 [2] Documentation/devicetree/bindings/power/power_domain.txt
110 [3] Documentation/devicetree/bindings/pinctrl/fsl,imx-pinctrl.txt
111
112 RTC bindings based on SCU Message Protocol
113 ------------------------------------------------------------
114
115 Required properties:
116 - compatible: should be "fsl,imx8qxp-sc-rtc";
117
118 Example (imx8qxp):
119 -------------
120 lsio_mu1: mailbox@5d1c0000 {
121         ...
122         #mbox-cells = <2>;
123 };
124
125 firmware {
126         scu {
127                 compatible = "fsl,imx-scu";
128                 mbox-names = "tx0", "tx1", "tx2", "tx3",
129                              "rx0", "rx1", "rx2", "rx3";
130                 mboxes = <&lsio_mu1 0 0
131                           &lsio_mu1 0 1
132                           &lsio_mu1 0 2
133                           &lsio_mu1 0 3
134                           &lsio_mu1 1 0
135                           &lsio_mu1 1 1
136                           &lsio_mu1 1 2
137                           &lsio_mu1 1 3>;
138
139                 clk: clk {
140                         compatible = "fsl,imx8qxp-clk";
141                         #clock-cells = <1>;
142                 };
143
144                 iomuxc {
145                         compatible = "fsl,imx8qxp-iomuxc";
146
147                         pinctrl_lpuart0: lpuart0grp {
148                                 fsl,pins = <
149                                         SC_P_UART0_RX_ADMA_UART0_RX     0x06000020
150                                         SC_P_UART0_TX_ADMA_UART0_TX     0x06000020
151                                 >;
152                         };
153                         ...
154                 };
155
156                 pd: imx8qx-pd {
157                         compatible = "fsl,imx8qxp-scu-pd";
158                         #power-domain-cells = <1>;
159                 };
160
161                 rtc: rtc {
162                         compatible = "fsl,imx8qxp-sc-rtc";
163                 };
164         };
165 };
166
167 serial@5a060000 {
168         ...
169         pinctrl-names = "default";
170         pinctrl-0 = <&pinctrl_lpuart0>;
171         clocks = <&clk IMX8QXP_UART0_CLK>,
172                  <&clk IMX8QXP_UART0_IPG_CLK>;
173         clock-names = "per", "ipg";
174         power-domains = <&pd IMX_SC_R_UART_0>;
175 };