2 * PCIe host controller driver for Kirin Phone SoCs
4 * Copyright (C) 2017 Hilisicon Electronics Co., Ltd.
5 * http://www.huawei.com
7 * Author: Xiaowei Song <songxiaowei@huawei.com>
9 * This program is free software; you can redistribute it and/or modify
10 * it under the terms of the GNU General Public License version 2 as
11 * published by the Free Software Foundation.
14 #include <asm/compiler.h>
15 #include <linux/compiler.h>
16 #include <linux/clk.h>
17 #include <linux/delay.h>
18 #include <linux/err.h>
19 #include <linux/gpio.h>
20 #include <linux/interrupt.h>
21 #include <linux/mfd/syscon.h>
22 #include <linux/of_address.h>
23 #include <linux/of_gpio.h>
24 #include <linux/of_pci.h>
25 #include <linux/pci.h>
26 #include <linux/pci_regs.h>
27 #include <linux/platform_device.h>
28 #include <linux/regmap.h>
29 #include <linux/resource.h>
30 #include <linux/types.h>
31 #include "pcie-designware.h"
33 #define to_kirin_pcie(x) dev_get_drvdata((x)->dev)
35 #define REF_CLK_FREQ 100000000
37 /* PCIe ELBI registers */
38 #define SOC_PCIECTRL_CTRL0_ADDR 0x000
39 #define SOC_PCIECTRL_CTRL1_ADDR 0x004
40 #define SOC_PCIEPHY_CTRL2_ADDR 0x008
41 #define SOC_PCIEPHY_CTRL3_ADDR 0x00c
42 #define PCIE_ELBI_SLV_DBI_ENABLE (0x1 << 21)
44 /* info located in APB */
45 #define PCIE_APP_LTSSM_ENABLE 0x01c
46 #define PCIE_APB_PHY_CTRL0 0x0
47 #define PCIE_APB_PHY_CTRL1 0x4
48 #define PCIE_APB_PHY_STATUS0 0x400
49 #define PCIE_LINKUP_ENABLE (0x8020)
50 #define PCIE_LTSSM_ENABLE_BIT (0x1 << 11)
51 #define PIPE_CLK_STABLE (0x1 << 19)
52 #define PHY_REF_PAD_BIT (0x1 << 8)
53 #define PHY_PWR_DOWN_BIT (0x1 << 22)
54 #define PHY_RST_ACK_BIT (0x1 << 16)
56 /* info located in sysctrl */
57 #define SCTRL_PCIE_CMOS_OFFSET 0x60
58 #define SCTRL_PCIE_CMOS_BIT 0x10
59 #define SCTRL_PCIE_ISO_OFFSET 0x44
60 #define SCTRL_PCIE_ISO_BIT 0x30
61 #define SCTRL_PCIE_HPCLK_OFFSET 0x190
62 #define SCTRL_PCIE_HPCLK_BIT 0x184000
63 #define SCTRL_PCIE_OE_OFFSET 0x14a
64 #define PCIE_DEBOUNCE_PARAM 0xF0F400
65 #define PCIE_OE_BYPASS (0x3 << 28)
68 #define CRGCTRL_PCIE_ASSERT_OFFSET 0x88
69 #define CRGCTRL_PCIE_ASSERT_BIT 0x8c000000
72 #define REF_2_PERST_MIN 20000
73 #define REF_2_PERST_MAX 25000
74 #define PERST_2_ACCESS_MIN 10000
75 #define PERST_2_ACCESS_MAX 12000
76 #define LINK_WAIT_MIN 900
77 #define LINK_WAIT_MAX 1000
78 #define PIPE_CLK_WAIT_MIN 550
79 #define PIPE_CLK_WAIT_MAX 600
80 #define TIME_CMOS_MIN 100
81 #define TIME_CMOS_MAX 105
82 #define TIME_PHY_PD_MIN 10
83 #define TIME_PHY_PD_MAX 11
87 void __iomem *apb_base;
88 void __iomem *phy_base;
89 struct regmap *crgctrl;
90 struct regmap *sysctrl;
91 struct clk *apb_sys_clk;
92 struct clk *apb_phy_clk;
93 struct clk *phy_ref_clk;
94 struct clk *pcie_aclk;
95 struct clk *pcie_aux_clk;
99 /* Registers in PCIeCTRL */
100 static inline void kirin_apb_ctrl_writel(struct kirin_pcie *kirin_pcie,
103 writel(val, kirin_pcie->apb_base + reg);
106 static inline u32 kirin_apb_ctrl_readl(struct kirin_pcie *kirin_pcie, u32 reg)
108 return readl(kirin_pcie->apb_base + reg);
111 /* Registers in PCIePHY */
112 static inline void kirin_apb_phy_writel(struct kirin_pcie *kirin_pcie,
115 writel(val, kirin_pcie->phy_base + reg);
118 static inline u32 kirin_apb_phy_readl(struct kirin_pcie *kirin_pcie, u32 reg)
120 return readl(kirin_pcie->phy_base + reg);
123 static long kirin_pcie_get_clk(struct kirin_pcie *kirin_pcie,
124 struct platform_device *pdev)
126 struct device *dev = &pdev->dev;
128 kirin_pcie->phy_ref_clk = devm_clk_get(dev, "pcie_phy_ref");
129 if (IS_ERR(kirin_pcie->phy_ref_clk))
130 return PTR_ERR(kirin_pcie->phy_ref_clk);
132 kirin_pcie->pcie_aux_clk = devm_clk_get(dev, "pcie_aux");
133 if (IS_ERR(kirin_pcie->pcie_aux_clk))
134 return PTR_ERR(kirin_pcie->pcie_aux_clk);
136 kirin_pcie->apb_phy_clk = devm_clk_get(dev, "pcie_apb_phy");
137 if (IS_ERR(kirin_pcie->apb_phy_clk))
138 return PTR_ERR(kirin_pcie->apb_phy_clk);
140 kirin_pcie->apb_sys_clk = devm_clk_get(dev, "pcie_apb_sys");
141 if (IS_ERR(kirin_pcie->apb_sys_clk))
142 return PTR_ERR(kirin_pcie->apb_sys_clk);
144 kirin_pcie->pcie_aclk = devm_clk_get(dev, "pcie_aclk");
145 if (IS_ERR(kirin_pcie->pcie_aclk))
146 return PTR_ERR(kirin_pcie->pcie_aclk);
151 static long kirin_pcie_get_resource(struct kirin_pcie *kirin_pcie,
152 struct platform_device *pdev)
154 struct device *dev = &pdev->dev;
155 struct resource *apb;
156 struct resource *phy;
157 struct resource *dbi;
159 apb = platform_get_resource_byname(pdev, IORESOURCE_MEM, "apb");
160 kirin_pcie->apb_base = devm_ioremap_resource(dev, apb);
161 if (IS_ERR(kirin_pcie->apb_base))
162 return PTR_ERR(kirin_pcie->apb_base);
164 phy = platform_get_resource_byname(pdev, IORESOURCE_MEM, "phy");
165 kirin_pcie->phy_base = devm_ioremap_resource(dev, phy);
166 if (IS_ERR(kirin_pcie->phy_base))
167 return PTR_ERR(kirin_pcie->phy_base);
169 dbi = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dbi");
170 kirin_pcie->pci->dbi_base = devm_ioremap_resource(dev, dbi);
171 if (IS_ERR(kirin_pcie->pci->dbi_base))
172 return PTR_ERR(kirin_pcie->pci->dbi_base);
174 kirin_pcie->crgctrl =
175 syscon_regmap_lookup_by_compatible("hisilicon,hi3660-crgctrl");
176 if (IS_ERR(kirin_pcie->crgctrl))
177 return PTR_ERR(kirin_pcie->crgctrl);
179 kirin_pcie->sysctrl =
180 syscon_regmap_lookup_by_compatible("hisilicon,hi3660-sctrl");
181 if (IS_ERR(kirin_pcie->sysctrl))
182 return PTR_ERR(kirin_pcie->sysctrl);
187 static int kirin_pcie_phy_init(struct kirin_pcie *kirin_pcie)
189 struct device *dev = kirin_pcie->pci->dev;
192 reg_val = kirin_apb_phy_readl(kirin_pcie, PCIE_APB_PHY_CTRL1);
193 reg_val &= ~PHY_REF_PAD_BIT;
194 kirin_apb_phy_writel(kirin_pcie, reg_val, PCIE_APB_PHY_CTRL1);
196 reg_val = kirin_apb_phy_readl(kirin_pcie, PCIE_APB_PHY_CTRL0);
197 reg_val &= ~PHY_PWR_DOWN_BIT;
198 kirin_apb_phy_writel(kirin_pcie, reg_val, PCIE_APB_PHY_CTRL0);
199 usleep_range(TIME_PHY_PD_MIN, TIME_PHY_PD_MAX);
201 reg_val = kirin_apb_phy_readl(kirin_pcie, PCIE_APB_PHY_CTRL1);
202 reg_val &= ~PHY_RST_ACK_BIT;
203 kirin_apb_phy_writel(kirin_pcie, reg_val, PCIE_APB_PHY_CTRL1);
205 usleep_range(PIPE_CLK_WAIT_MIN, PIPE_CLK_WAIT_MAX);
206 reg_val = kirin_apb_phy_readl(kirin_pcie, PCIE_APB_PHY_STATUS0);
207 if (reg_val & PIPE_CLK_STABLE) {
208 dev_err(dev, "PIPE clk is not stable\n");
215 static void kirin_pcie_oe_enable(struct kirin_pcie *kirin_pcie)
219 regmap_read(kirin_pcie->sysctrl, SCTRL_PCIE_OE_OFFSET, &val);
220 val |= PCIE_DEBOUNCE_PARAM;
221 val &= ~PCIE_OE_BYPASS;
222 regmap_write(kirin_pcie->sysctrl, SCTRL_PCIE_OE_OFFSET, val);
225 static int kirin_pcie_clk_ctrl(struct kirin_pcie *kirin_pcie, bool enable)
232 ret = clk_set_rate(kirin_pcie->phy_ref_clk, REF_CLK_FREQ);
236 ret = clk_prepare_enable(kirin_pcie->phy_ref_clk);
240 ret = clk_prepare_enable(kirin_pcie->apb_sys_clk);
244 ret = clk_prepare_enable(kirin_pcie->apb_phy_clk);
248 ret = clk_prepare_enable(kirin_pcie->pcie_aclk);
252 ret = clk_prepare_enable(kirin_pcie->pcie_aux_clk);
259 clk_disable_unprepare(kirin_pcie->pcie_aux_clk);
261 clk_disable_unprepare(kirin_pcie->pcie_aclk);
263 clk_disable_unprepare(kirin_pcie->apb_phy_clk);
265 clk_disable_unprepare(kirin_pcie->apb_sys_clk);
267 clk_disable_unprepare(kirin_pcie->phy_ref_clk);
272 static int kirin_pcie_power_on(struct kirin_pcie *kirin_pcie)
276 /* Power supply for Host */
277 regmap_write(kirin_pcie->sysctrl,
278 SCTRL_PCIE_CMOS_OFFSET, SCTRL_PCIE_CMOS_BIT);
279 usleep_range(TIME_CMOS_MIN, TIME_CMOS_MAX);
280 kirin_pcie_oe_enable(kirin_pcie);
282 ret = kirin_pcie_clk_ctrl(kirin_pcie, true);
286 /* ISO disable, PCIeCtrl, PHY assert and clk gate clear */
287 regmap_write(kirin_pcie->sysctrl,
288 SCTRL_PCIE_ISO_OFFSET, SCTRL_PCIE_ISO_BIT);
289 regmap_write(kirin_pcie->crgctrl,
290 CRGCTRL_PCIE_ASSERT_OFFSET, CRGCTRL_PCIE_ASSERT_BIT);
291 regmap_write(kirin_pcie->sysctrl,
292 SCTRL_PCIE_HPCLK_OFFSET, SCTRL_PCIE_HPCLK_BIT);
294 ret = kirin_pcie_phy_init(kirin_pcie);
298 /* perst assert Endpoint */
299 if (!gpio_request(kirin_pcie->gpio_id_reset, "pcie_perst")) {
300 usleep_range(REF_2_PERST_MIN, REF_2_PERST_MAX);
301 ret = gpio_direction_output(kirin_pcie->gpio_id_reset, 1);
304 usleep_range(PERST_2_ACCESS_MIN, PERST_2_ACCESS_MAX);
310 kirin_pcie_clk_ctrl(kirin_pcie, false);
314 static void kirin_pcie_sideband_dbi_w_mode(struct kirin_pcie *kirin_pcie,
319 val = kirin_apb_ctrl_readl(kirin_pcie, SOC_PCIECTRL_CTRL0_ADDR);
321 val = val | PCIE_ELBI_SLV_DBI_ENABLE;
323 val = val & ~PCIE_ELBI_SLV_DBI_ENABLE;
325 kirin_apb_ctrl_writel(kirin_pcie, val, SOC_PCIECTRL_CTRL0_ADDR);
328 static void kirin_pcie_sideband_dbi_r_mode(struct kirin_pcie *kirin_pcie,
333 val = kirin_apb_ctrl_readl(kirin_pcie, SOC_PCIECTRL_CTRL1_ADDR);
335 val = val | PCIE_ELBI_SLV_DBI_ENABLE;
337 val = val & ~PCIE_ELBI_SLV_DBI_ENABLE;
339 kirin_apb_ctrl_writel(kirin_pcie, val, SOC_PCIECTRL_CTRL1_ADDR);
342 static int kirin_pcie_rd_own_conf(struct pcie_port *pp,
343 int where, int size, u32 *val)
345 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
346 struct kirin_pcie *kirin_pcie = to_kirin_pcie(pci);
349 kirin_pcie_sideband_dbi_r_mode(kirin_pcie, true);
350 ret = dw_pcie_read(pci->dbi_base + where, size, val);
351 kirin_pcie_sideband_dbi_r_mode(kirin_pcie, false);
356 static int kirin_pcie_wr_own_conf(struct pcie_port *pp,
357 int where, int size, u32 val)
359 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
360 struct kirin_pcie *kirin_pcie = to_kirin_pcie(pci);
363 kirin_pcie_sideband_dbi_w_mode(kirin_pcie, true);
364 ret = dw_pcie_write(pci->dbi_base + where, size, val);
365 kirin_pcie_sideband_dbi_w_mode(kirin_pcie, false);
370 static u32 kirin_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base,
371 u32 reg, size_t size)
373 struct kirin_pcie *kirin_pcie = to_kirin_pcie(pci);
376 kirin_pcie_sideband_dbi_r_mode(kirin_pcie, true);
377 dw_pcie_read(base + reg, size, &ret);
378 kirin_pcie_sideband_dbi_r_mode(kirin_pcie, false);
383 static void kirin_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base,
384 u32 reg, size_t size, u32 val)
386 struct kirin_pcie *kirin_pcie = to_kirin_pcie(pci);
388 kirin_pcie_sideband_dbi_w_mode(kirin_pcie, true);
389 dw_pcie_write(base + reg, size, val);
390 kirin_pcie_sideband_dbi_w_mode(kirin_pcie, false);
393 static int kirin_pcie_link_up(struct dw_pcie *pci)
395 struct kirin_pcie *kirin_pcie = to_kirin_pcie(pci);
396 u32 val = kirin_apb_ctrl_readl(kirin_pcie, PCIE_APB_PHY_STATUS0);
398 if ((val & PCIE_LINKUP_ENABLE) == PCIE_LINKUP_ENABLE)
404 static int kirin_pcie_establish_link(struct pcie_port *pp)
406 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
407 struct kirin_pcie *kirin_pcie = to_kirin_pcie(pci);
408 struct device *dev = kirin_pcie->pci->dev;
411 if (kirin_pcie_link_up(pci))
414 dw_pcie_setup_rc(pp);
416 /* assert LTSSM enable */
417 kirin_apb_ctrl_writel(kirin_pcie, PCIE_LTSSM_ENABLE_BIT,
418 PCIE_APP_LTSSM_ENABLE);
420 /* check if the link is up or not */
421 while (!kirin_pcie_link_up(pci)) {
422 usleep_range(LINK_WAIT_MIN, LINK_WAIT_MAX);
425 dev_err(dev, "Link Fail\n");
433 static void kirin_pcie_host_init(struct pcie_port *pp)
435 kirin_pcie_establish_link(pp);
438 static struct dw_pcie_ops kirin_dw_pcie_ops = {
439 .read_dbi = kirin_pcie_read_dbi,
440 .write_dbi = kirin_pcie_write_dbi,
441 .link_up = kirin_pcie_link_up,
444 static struct dw_pcie_host_ops kirin_pcie_host_ops = {
445 .rd_own_conf = kirin_pcie_rd_own_conf,
446 .wr_own_conf = kirin_pcie_wr_own_conf,
447 .host_init = kirin_pcie_host_init,
450 static int __init kirin_add_pcie_port(struct dw_pcie *pci,
451 struct platform_device *pdev)
453 pci->pp.ops = &kirin_pcie_host_ops;
455 return dw_pcie_host_init(&pci->pp);
458 static int kirin_pcie_probe(struct platform_device *pdev)
460 struct device *dev = &pdev->dev;
461 struct kirin_pcie *kirin_pcie;
466 dev_err(dev, "NULL node\n");
470 kirin_pcie = devm_kzalloc(dev, sizeof(struct kirin_pcie), GFP_KERNEL);
474 pci = devm_kzalloc(dev, sizeof(*pci), GFP_KERNEL);
479 pci->ops = &kirin_dw_pcie_ops;
480 kirin_pcie->pci = pci;
482 ret = kirin_pcie_get_clk(kirin_pcie, pdev);
486 ret = kirin_pcie_get_resource(kirin_pcie, pdev);
490 kirin_pcie->gpio_id_reset = of_get_named_gpio(dev->of_node,
492 if (kirin_pcie->gpio_id_reset < 0)
495 ret = kirin_pcie_power_on(kirin_pcie);
499 platform_set_drvdata(pdev, kirin_pcie);
501 return kirin_add_pcie_port(pci, pdev);
504 static const struct of_device_id kirin_pcie_match[] = {
505 { .compatible = "hisilicon,kirin960-pcie" },
509 struct platform_driver kirin_pcie_driver = {
510 .probe = kirin_pcie_probe,
512 .name = "kirin-pcie",
513 .of_match_table = kirin_pcie_match,
514 .suppress_bind_attrs = true,
517 builtin_platform_driver(kirin_pcie_driver);