drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/dma-direct.h>
  32 #include <linux/iommu-helper.h>
  33 #include <linux/iommu.h>
  34 #include <linux/delay.h>
  35 #include <linux/amd-iommu.h>
  36 #include <linux/notifier.h>
  37 #include <linux/export.h>
  38 #include <linux/irq.h>
  39 #include <linux/msi.h>
  40 #include <linux/dma-contiguous.h>
  41 #include <linux/irqdomain.h>
  42 #include <linux/percpu.h>
  43 #include <linux/iova.h>
  44 #include <asm/irq_remapping.h>
  45 #include <asm/io_apic.h>
  46 #include <asm/apic.h>
  47 #include <asm/hw_irq.h>
  48 #include <asm/msidef.h>
  49 #include <asm/proto.h>
  50 #include <asm/iommu.h>
  51 #include <asm/gart.h>
  52 #include <asm/dma.h>
  53
  54 #include "amd_iommu_proto.h"
  55 #include "amd_iommu_types.h"
  56 #include "irq_remapping.h"
  57
  58 #define AMD_IOMMU_MAPPING_ERROR 0
  59
  60 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  61
  62 #define LOOP_TIMEOUT    100000
  63
  64 /* IO virtual address start page frame number */
  65 #define IOVA_START_PFN          (1)
  66 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  67
  68 /* Reserved IOVA ranges */
  69 #define MSI_RANGE_START         (0xfee00000)
  70 #define MSI_RANGE_END           (0xfeefffff)
  71 #define HT_RANGE_START          (0xfd00000000ULL)
  72 #define HT_RANGE_END            (0xffffffffffULL)
  73
  74 /*
  75  * This bitmap is used to advertise the page sizes our hardware support
  76  * to the IOMMU core, which will then use this information to split
  77  * physically contiguous memory regions it is mapping into page sizes
  78  * that we support.
  79  *
  80  * 512GB Pages are not supported due to a hardware bug
  81  */
  82 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  83
  84 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  85 static DEFINE_SPINLOCK(pd_bitmap_lock);
  86 static DEFINE_SPINLOCK(iommu_table_lock);
  87
  88 /* List of all available dev_data structures */
  89 static LLIST_HEAD(dev_data_list);
  90
  91 LIST_HEAD(ioapic_map);
  92 LIST_HEAD(hpet_map);
  93 LIST_HEAD(acpihid_map);
  94
  95 /*
  96  * Domain for untranslated devices - only allocated
  97  * if iommu=pt passed on kernel cmd line.
  98  */
  99 const struct iommu_ops amd_iommu_ops;
 100
 101 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 102 int amd_iommu_max_glx_val = -1;
 103
 104 static const struct dma_map_ops amd_iommu_dma_ops;
 105
 106 /*
 107  * general struct to manage commands send to an IOMMU
 108  */
 109 struct iommu_cmd {
 110         u32 data[4];
 111 };
 112
 113 struct kmem_cache *amd_iommu_irq_cache;
 114
 115 static void update_domain(struct protection_domain *domain);
 116 static int protection_domain_init(struct protection_domain *domain);
 117 static void detach_device(struct device *dev);
 118 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 119
 120 /*
 121  * Data container for a dma_ops specific protection domain
 122  */
 123 struct dma_ops_domain {
 124         /* generic protection domain information */
 125         struct protection_domain domain;
 126
 127         /* IOVA RB-Tree */
 128         struct iova_domain iovad;
 129 };
 130
 131 static struct iova_domain reserved_iova_ranges;
 132 static struct lock_class_key reserved_rbtree_key;
 133
 134 /****************************************************************************
 135  *
 136  * Helper functions
 137  *
 138  ****************************************************************************/
 139
 140 static inline int match_hid_uid(struct device *dev,
 141                                 struct acpihid_map_entry *entry)
 142 {
 143         const char *hid, *uid;
 144
 145         hid = acpi_device_hid(ACPI_COMPANION(dev));
 146         uid = acpi_device_uid(ACPI_COMPANION(dev));
 147
 148         if (!hid || !(*hid))
 149                 return -ENODEV;
 150
 151         if (!uid || !(*uid))
 152                 return strcmp(hid, entry->hid);
 153
 154         if (!(*entry->uid))
 155                 return strcmp(hid, entry->hid);
 156
 157         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 158 }
 159
 160 static inline u16 get_pci_device_id(struct device *dev)
 161 {
 162         struct pci_dev *pdev = to_pci_dev(dev);
 163
 164         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 165 }
 166
 167 static inline int get_acpihid_device_id(struct device *dev,
 168                                         struct acpihid_map_entry **entry)
 169 {
 170         struct acpihid_map_entry *p;
 171
 172         list_for_each_entry(p, &acpihid_map, list) {
 173                 if (!match_hid_uid(dev, p)) {
 174                         if (entry)
 175                                 *entry = p;
 176                         return p->devid;
 177                 }
 178         }
 179         return -EINVAL;
 180 }
 181
 182 static inline int get_device_id(struct device *dev)
 183 {
 184         int devid;
 185
 186         if (dev_is_pci(dev))
 187                 devid = get_pci_device_id(dev);
 188         else
 189                 devid = get_acpihid_device_id(dev, NULL);
 190
 191         return devid;
 192 }
 193
 194 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 195 {
 196         return container_of(dom, struct protection_domain, domain);
 197 }
 198
 199 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 200 {
 201         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 202         return container_of(domain, struct dma_ops_domain, domain);
 203 }
 204
 205 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 206 {
 207         struct iommu_dev_data *dev_data;
 208
 209         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 210         if (!dev_data)
 211                 return NULL;
 212
 213         dev_data->devid = devid;
 214         ratelimit_default_init(&dev_data->rs);
 215
 216         llist_add(&dev_data->dev_data_list, &dev_data_list);
 217         return dev_data;
 218 }
 219
 220 static struct iommu_dev_data *search_dev_data(u16 devid)
 221 {
 222         struct iommu_dev_data *dev_data;
 223         struct llist_node *node;
 224
 225         if (llist_empty(&dev_data_list))
 226                 return NULL;
 227
 228         node = dev_data_list.first;
 229         llist_for_each_entry(dev_data, node, dev_data_list) {
 230                 if (dev_data->devid == devid)
 231                         return dev_data;
 232         }
 233
 234         return NULL;
 235 }
 236
 237 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 238 {
 239         *(u16 *)data = alias;
 240         return 0;
 241 }
 242
 243 static u16 get_alias(struct device *dev)
 244 {
 245         struct pci_dev *pdev = to_pci_dev(dev);
 246         u16 devid, ivrs_alias, pci_alias;
 247
 248         /* The callers make sure that get_device_id() does not fail here */
 249         devid = get_device_id(dev);
 250         ivrs_alias = amd_iommu_alias_table[devid];
 251         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 252
 253         if (ivrs_alias == pci_alias)
 254                 return ivrs_alias;
 255
 256         /*
 257          * DMA alias showdown
 258          *
 259          * The IVRS is fairly reliable in telling us about aliases, but it
 260          * can't know about every screwy device.  If we don't have an IVRS
 261          * reported alias, use the PCI reported alias.  In that case we may
 262          * still need to initialize the rlookup and dev_table entries if the
 263          * alias is to a non-existent device.
 264          */
 265         if (ivrs_alias == devid) {
 266                 if (!amd_iommu_rlookup_table[pci_alias]) {
 267                         amd_iommu_rlookup_table[pci_alias] =
 268                                 amd_iommu_rlookup_table[devid];
 269                         memcpy(amd_iommu_dev_table[pci_alias].data,
 270                                amd_iommu_dev_table[devid].data,
 271                                sizeof(amd_iommu_dev_table[pci_alias].data));
 272                 }
 273
 274                 return pci_alias;
 275         }
 276
 277         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 278                 "for device %s[%04x:%04x], kernel reported alias "
 279                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 280                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 281                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 282                 PCI_FUNC(pci_alias));
 283
 284         /*
 285          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 286          * bus, then the IVRS table may know about a quirk that we don't.
 287          */
 288         if (pci_alias == devid &&
 289             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 290                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 291                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 292                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 293                         dev_name(dev));
 294         }
 295
 296         return ivrs_alias;
 297 }
 298
 299 static struct iommu_dev_data *find_dev_data(u16 devid)
 300 {
 301         struct iommu_dev_data *dev_data;
 302         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 303
 304         dev_data = search_dev_data(devid);
 305
 306         if (dev_data == NULL) {
 307                 dev_data = alloc_dev_data(devid);
 308                 if (!dev_data)
 309                         return NULL;
 310
 311                 if (translation_pre_enabled(iommu))
 312                         dev_data->defer_attach = true;
 313         }
 314
 315         return dev_data;
 316 }
 317
 318 struct iommu_dev_data *get_dev_data(struct device *dev)
 319 {
 320         return dev->archdata.iommu;
 321 }
 322 EXPORT_SYMBOL(get_dev_data);
 323
 324 /*
 325 * Find or create an IOMMU group for a acpihid device.
 326 */
 327 static struct iommu_group *acpihid_device_group(struct device *dev)
 328 {
 329         struct acpihid_map_entry *p, *entry = NULL;
 330         int devid;
 331
 332         devid = get_acpihid_device_id(dev, &entry);
 333         if (devid < 0)
 334                 return ERR_PTR(devid);
 335
 336         list_for_each_entry(p, &acpihid_map, list) {
 337                 if ((devid == p->devid) && p->group)
 338                         entry->group = p->group;
 339         }
 340
 341         if (!entry->group)
 342                 entry->group = generic_device_group(dev);
 343         else
 344                 iommu_group_ref_get(entry->group);
 345
 346         return entry->group;
 347 }
 348
 349 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 350 {
 351         static const int caps[] = {
 352                 PCI_EXT_CAP_ID_ATS,
 353                 PCI_EXT_CAP_ID_PRI,
 354                 PCI_EXT_CAP_ID_PASID,
 355         };
 356         int i, pos;
 357
 358         for (i = 0; i < 3; ++i) {
 359                 pos = pci_find_ext_capability(pdev, caps[i]);
 360                 if (pos == 0)
 361                         return false;
 362         }
 363
 364         return true;
 365 }
 366
 367 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 368 {
 369         struct iommu_dev_data *dev_data;
 370
 371         dev_data = get_dev_data(&pdev->dev);
 372
 373         return dev_data->errata & (1 << erratum) ? true : false;
 374 }
 375
 376 /*
 377  * This function checks if the driver got a valid device from the caller to
 378  * avoid dereferencing invalid pointers.
 379  */
 380 static bool check_device(struct device *dev)
 381 {
 382         int devid;
 383
 384         if (!dev || !dev->dma_mask)
 385                 return false;
 386
 387         devid = get_device_id(dev);
 388         if (devid < 0)
 389                 return false;
 390
 391         /* Out of our scope? */
 392         if (devid > amd_iommu_last_bdf)
 393                 return false;
 394
 395         if (amd_iommu_rlookup_table[devid] == NULL)
 396                 return false;
 397
 398         return true;
 399 }
 400
 401 static void init_iommu_group(struct device *dev)
 402 {
 403         struct iommu_group *group;
 404
 405         group = iommu_group_get_for_dev(dev);
 406         if (IS_ERR(group))
 407                 return;
 408
 409         iommu_group_put(group);
 410 }
 411
 412 static int iommu_init_device(struct device *dev)
 413 {
 414         struct iommu_dev_data *dev_data;
 415         struct amd_iommu *iommu;
 416         int devid;
 417
 418         if (dev->archdata.iommu)
 419                 return 0;
 420
 421         devid = get_device_id(dev);
 422         if (devid < 0)
 423                 return devid;
 424
 425         iommu = amd_iommu_rlookup_table[devid];
 426
 427         dev_data = find_dev_data(devid);
 428         if (!dev_data)
 429                 return -ENOMEM;
 430
 431         dev_data->alias = get_alias(dev);
 432
 433         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 434                 struct amd_iommu *iommu;
 435
 436                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 437                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 438         }
 439
 440         dev->archdata.iommu = dev_data;
 441
 442         iommu_device_link(&iommu->iommu, dev);
 443
 444         return 0;
 445 }
 446
 447 static void iommu_ignore_device(struct device *dev)
 448 {
 449         u16 alias;
 450         int devid;
 451
 452         devid = get_device_id(dev);
 453         if (devid < 0)
 454                 return;
 455
 456         alias = get_alias(dev);
 457
 458         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 459         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 460
 461         amd_iommu_rlookup_table[devid] = NULL;
 462         amd_iommu_rlookup_table[alias] = NULL;
 463 }
 464
 465 static void iommu_uninit_device(struct device *dev)
 466 {
 467         struct iommu_dev_data *dev_data;
 468         struct amd_iommu *iommu;
 469         int devid;
 470
 471         devid = get_device_id(dev);
 472         if (devid < 0)
 473                 return;
 474
 475         iommu = amd_iommu_rlookup_table[devid];
 476
 477         dev_data = search_dev_data(devid);
 478         if (!dev_data)
 479                 return;
 480
 481         if (dev_data->domain)
 482                 detach_device(dev);
 483
 484         iommu_device_unlink(&iommu->iommu, dev);
 485
 486         iommu_group_remove_device(dev);
 487
 488         /* Remove dma-ops */
 489         dev->dma_ops = NULL;
 490
 491         /*
 492          * We keep dev_data around for unplugged devices and reuse it when the
 493          * device is re-plugged - not doing so would introduce a ton of races.
 494          */
 495 }
 496
 497 /****************************************************************************
 498  *
 499  * Interrupt handling functions
 500  *
 501  ****************************************************************************/
 502
 503 static void dump_dte_entry(u16 devid)
 504 {
 505         int i;
 506
 507         for (i = 0; i < 4; ++i)
 508                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 509                         amd_iommu_dev_table[devid].data[i]);
 510 }
 511
 512 static void dump_command(unsigned long phys_addr)
 513 {
 514         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 515         int i;
 516
 517         for (i = 0; i < 4; ++i)
 518                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 519 }
 520
 521 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 522                                         u64 address, int flags)
 523 {
 524         struct iommu_dev_data *dev_data = NULL;
 525         struct pci_dev *pdev;
 526
 527         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 528                                            devid & 0xff);
 529         if (pdev)
 530                 dev_data = get_dev_data(&pdev->dev);
 531
 532         if (dev_data && __ratelimit(&dev_data->rs)) {
 533                 dev_err(&pdev->dev, "AMD-Vi: Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 534                         domain_id, address, flags);
 535         } else if (printk_ratelimit()) {
 536                 pr_err("AMD-Vi: Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 537                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 538                         domain_id, address, flags);
 539         }
 540
 541         if (pdev)
 542                 pci_dev_put(pdev);
 543 }
 544
 545 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 546 {
 547         struct device *dev = iommu->iommu.dev;
 548         int type, devid, domid, flags;
 549         volatile u32 *event = __evt;
 550         int count = 0;
 551         u64 address;
 552
 553 retry:
 554         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 555         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 556         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 557         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 558         address = (u64)(((u64)event[3]) << 32) | event[2];
 559
 560         if (type == 0) {
 561                 /* Did we hit the erratum? */
 562                 if (++count == LOOP_TIMEOUT) {
 563                         pr_err("AMD-Vi: No event written to event log\n");
 564                         return;
 565                 }
 566                 udelay(1);
 567                 goto retry;
 568         }
 569
 570         if (type == EVENT_TYPE_IO_FAULT) {
 571                 amd_iommu_report_page_fault(devid, domid, address, flags);
 572                 return;
 573         } else {
 574                 dev_err(dev, "AMD-Vi: Event logged [");
 575         }
 576
 577         switch (type) {
 578         case EVENT_TYPE_ILL_DEV:
 579                 dev_err(dev, "ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 580                         "address=0x%016llx flags=0x%04x]\n",
 581                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 582                         address, flags);
 583                 dump_dte_entry(devid);
 584                 break;
 585         case EVENT_TYPE_DEV_TAB_ERR:
 586                 dev_err(dev, "DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 587                         "address=0x%016llx flags=0x%04x]\n",
 588                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 589                         address, flags);
 590                 break;
 591         case EVENT_TYPE_PAGE_TAB_ERR:
 592                 dev_err(dev, "PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 593                         "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 594                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 595                         domid, address, flags);
 596                 break;
 597         case EVENT_TYPE_ILL_CMD:
 598                 dev_err(dev, "ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 599                 dump_command(address);
 600                 break;
 601         case EVENT_TYPE_CMD_HARD_ERR:
 602                 dev_err(dev, "COMMAND_HARDWARE_ERROR address=0x%016llx "
 603                         "flags=0x%04x]\n", address, flags);
 604                 break;
 605         case EVENT_TYPE_IOTLB_INV_TO:
 606                 dev_err(dev, "IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 607                         "address=0x%016llx]\n",
 608                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 609                         address);
 610                 break;
 611         case EVENT_TYPE_INV_DEV_REQ:
 612                 dev_err(dev, "INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 613                         "address=0x%016llx flags=0x%04x]\n",
 614                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 615                         address, flags);
 616                 break;
 617         default:
 618                 dev_err(dev, KERN_ERR "UNKNOWN event[0]=0x%08x event[1]=0x%08x "
 619                         "event[2]=0x%08x event[3]=0x%08x\n",
 620                         event[0], event[1], event[2], event[3]);
 621         }
 622
 623         memset(__evt, 0, 4 * sizeof(u32));
 624 }
 625
 626 static void iommu_poll_events(struct amd_iommu *iommu)
 627 {
 628         u32 head, tail;
 629
 630         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 631         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 632
 633         while (head != tail) {
 634                 iommu_print_event(iommu, iommu->evt_buf + head);
 635                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 636         }
 637
 638         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 639 }
 640
 641 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 642 {
 643         struct amd_iommu_fault fault;
 644
 645         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 646                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 647                 return;
 648         }
 649
 650         fault.address   = raw[1];
 651         fault.pasid     = PPR_PASID(raw[0]);
 652         fault.device_id = PPR_DEVID(raw[0]);
 653         fault.tag       = PPR_TAG(raw[0]);
 654         fault.flags     = PPR_FLAGS(raw[0]);
 655
 656         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 657 }
 658
 659 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 660 {
 661         u32 head, tail;
 662
 663         if (iommu->ppr_log == NULL)
 664                 return;
 665
 666         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 667         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 668
 669         while (head != tail) {
 670                 volatile u64 *raw;
 671                 u64 entry[2];
 672                 int i;
 673
 674                 raw = (u64 *)(iommu->ppr_log + head);
 675
 676                 /*
 677                  * Hardware bug: Interrupt may arrive before the entry is
 678                  * written to memory. If this happens we need to wait for the
 679                  * entry to arrive.
 680                  */
 681                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 682                         if (PPR_REQ_TYPE(raw[0]) != 0)
 683                                 break;
 684                         udelay(1);
 685                 }
 686
 687                 /* Avoid memcpy function-call overhead */
 688                 entry[0] = raw[0];
 689                 entry[1] = raw[1];
 690
 691                 /*
 692                  * To detect the hardware bug we need to clear the entry
 693                  * back to zero.
 694                  */
 695                 raw[0] = raw[1] = 0UL;
 696
 697                 /* Update head pointer of hardware ring-buffer */
 698                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 699                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 700
 701                 /* Handle PPR entry */
 702                 iommu_handle_ppr_entry(iommu, entry);
 703
 704                 /* Refresh ring-buffer information */
 705                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 706                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 707         }
 708 }
 709
 710 #ifdef CONFIG_IRQ_REMAP
 711 static int (*iommu_ga_log_notifier)(u32);
 712
 713 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 714 {
 715         iommu_ga_log_notifier = notifier;
 716
 717         return 0;
 718 }
 719 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 720
 721 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 722 {
 723         u32 head, tail, cnt = 0;
 724
 725         if (iommu->ga_log == NULL)
 726                 return;
 727
 728         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 729         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 730
 731         while (head != tail) {
 732                 volatile u64 *raw;
 733                 u64 log_entry;
 734
 735                 raw = (u64 *)(iommu->ga_log + head);
 736                 cnt++;
 737
 738                 /* Avoid memcpy function-call overhead */
 739                 log_entry = *raw;
 740
 741                 /* Update head pointer of hardware ring-buffer */
 742                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 743                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 744
 745                 /* Handle GA entry */
 746                 switch (GA_REQ_TYPE(log_entry)) {
 747                 case GA_GUEST_NR:
 748                         if (!iommu_ga_log_notifier)
 749                                 break;
 750
 751                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 752                                  __func__, GA_DEVID(log_entry),
 753                                  GA_TAG(log_entry));
 754
 755                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 756                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 757                         break;
 758                 default:
 759                         break;
 760                 }
 761         }
 762 }
 763 #endif /* CONFIG_IRQ_REMAP */
 764
 765 #define AMD_IOMMU_INT_MASK      \
 766         (MMIO_STATUS_EVT_INT_MASK | \
 767          MMIO_STATUS_PPR_INT_MASK | \
 768          MMIO_STATUS_GALOG_INT_MASK)
 769
 770 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 771 {
 772         struct amd_iommu *iommu = (struct amd_iommu *) data;
 773         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 774
 775         while (status & AMD_IOMMU_INT_MASK) {
 776                 /* Enable EVT and PPR and GA interrupts again */
 777                 writel(AMD_IOMMU_INT_MASK,
 778                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 779
 780                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 781                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 782                         iommu_poll_events(iommu);
 783                 }
 784
 785                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 786                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 787                         iommu_poll_ppr_log(iommu);
 788                 }
 789
 790 #ifdef CONFIG_IRQ_REMAP
 791                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 792                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 793                         iommu_poll_ga_log(iommu);
 794                 }
 795 #endif
 796
 797                 /*
 798                  * Hardware bug: ERBT1312
 799                  * When re-enabling interrupt (by writing 1
 800                  * to clear the bit), the hardware might also try to set
 801                  * the interrupt bit in the event status register.
 802                  * In this scenario, the bit will be set, and disable
 803                  * subsequent interrupts.
 804                  *
 805                  * Workaround: The IOMMU driver should read back the
 806                  * status register and check if the interrupt bits are cleared.
 807                  * If not, driver will need to go through the interrupt handler
 808                  * again and re-clear the bits
 809                  */
 810                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 811         }
 812         return IRQ_HANDLED;
 813 }
 814
 815 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 816 {
 817         return IRQ_WAKE_THREAD;
 818 }
 819
 820 /****************************************************************************
 821  *
 822  * IOMMU command queuing functions
 823  *
 824  ****************************************************************************/
 825
 826 static int wait_on_sem(volatile u64 *sem)
 827 {
 828         int i = 0;
 829
 830         while (*sem == 0 && i < LOOP_TIMEOUT) {
 831                 udelay(1);
 832                 i += 1;
 833         }
 834
 835         if (i == LOOP_TIMEOUT) {
 836                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 837                 return -EIO;
 838         }
 839
 840         return 0;
 841 }
 842
 843 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 844                                struct iommu_cmd *cmd)
 845 {
 846         u8 *target;
 847
 848         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 849
 850         iommu->cmd_buf_tail += sizeof(*cmd);
 851         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 852
 853         /* Copy command to buffer */
 854         memcpy(target, cmd, sizeof(*cmd));
 855
 856         /* Tell the IOMMU about it */
 857         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 858 }
 859
 860 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 861 {
 862         u64 paddr = iommu_virt_to_phys((void *)address);
 863
 864         WARN_ON(address & 0x7ULL);
 865
 866         memset(cmd, 0, sizeof(*cmd));
 867         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 868         cmd->data[1] = upper_32_bits(paddr);
 869         cmd->data[2] = 1;
 870         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 871 }
 872
 873 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 874 {
 875         memset(cmd, 0, sizeof(*cmd));
 876         cmd->data[0] = devid;
 877         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 878 }
 879
 880 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 881                                   size_t size, u16 domid, int pde)
 882 {
 883         u64 pages;
 884         bool s;
 885
 886         pages = iommu_num_pages(address, size, PAGE_SIZE);
 887         s     = false;
 888
 889         if (pages > 1) {
 890                 /*
 891                  * If we have to flush more than one page, flush all
 892                  * TLB entries for this domain
 893                  */
 894                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 895                 s = true;
 896         }
 897
 898         address &= PAGE_MASK;
 899
 900         memset(cmd, 0, sizeof(*cmd));
 901         cmd->data[1] |= domid;
 902         cmd->data[2]  = lower_32_bits(address);
 903         cmd->data[3]  = upper_32_bits(address);
 904         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 905         if (s) /* size bit - we flush more than one 4kb page */
 906                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 907         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 908                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 909 }
 910
 911 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 912                                   u64 address, size_t size)
 913 {
 914         u64 pages;
 915         bool s;
 916
 917         pages = iommu_num_pages(address, size, PAGE_SIZE);
 918         s     = false;
 919
 920         if (pages > 1) {
 921                 /*
 922                  * If we have to flush more than one page, flush all
 923                  * TLB entries for this domain
 924                  */
 925                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 926                 s = true;
 927         }
 928
 929         address &= PAGE_MASK;
 930
 931         memset(cmd, 0, sizeof(*cmd));
 932         cmd->data[0]  = devid;
 933         cmd->data[0] |= (qdep & 0xff) << 24;
 934         cmd->data[1]  = devid;
 935         cmd->data[2]  = lower_32_bits(address);
 936         cmd->data[3]  = upper_32_bits(address);
 937         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 938         if (s)
 939                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 940 }
 941
 942 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 943                                   u64 address, bool size)
 944 {
 945         memset(cmd, 0, sizeof(*cmd));
 946
 947         address &= ~(0xfffULL);
 948
 949         cmd->data[0]  = pasid;
 950         cmd->data[1]  = domid;
 951         cmd->data[2]  = lower_32_bits(address);
 952         cmd->data[3]  = upper_32_bits(address);
 953         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 954         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 955         if (size)
 956                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 957         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 958 }
 959
 960 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 961                                   int qdep, u64 address, bool size)
 962 {
 963         memset(cmd, 0, sizeof(*cmd));
 964
 965         address &= ~(0xfffULL);
 966
 967         cmd->data[0]  = devid;
 968         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 969         cmd->data[0] |= (qdep  & 0xff) << 24;
 970         cmd->data[1]  = devid;
 971         cmd->data[1] |= (pasid & 0xff) << 16;
 972         cmd->data[2]  = lower_32_bits(address);
 973         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 974         cmd->data[3]  = upper_32_bits(address);
 975         if (size)
 976                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 977         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 978 }
 979
 980 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 981                                int status, int tag, bool gn)
 982 {
 983         memset(cmd, 0, sizeof(*cmd));
 984
 985         cmd->data[0]  = devid;
 986         if (gn) {
 987                 cmd->data[1]  = pasid;
 988                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 989         }
 990         cmd->data[3]  = tag & 0x1ff;
 991         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 992
 993         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 994 }
 995
 996 static void build_inv_all(struct iommu_cmd *cmd)
 997 {
 998         memset(cmd, 0, sizeof(*cmd));
 999         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1000 }
1001
1002 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1003 {
1004         memset(cmd, 0, sizeof(*cmd));
1005         cmd->data[0] = devid;
1006         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1007 }
1008
1009 /*
1010  * Writes the command to the IOMMUs command buffer and informs the
1011  * hardware about the new command.
1012  */
1013 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1014                                       struct iommu_cmd *cmd,
1015                                       bool sync)
1016 {
1017         unsigned int count = 0;
1018         u32 left, next_tail;
1019
1020         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1021 again:
1022         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1023
1024         if (left <= 0x20) {
1025                 /* Skip udelay() the first time around */
1026                 if (count++) {
1027                         if (count == LOOP_TIMEOUT) {
1028                                 pr_err("AMD-Vi: Command buffer timeout\n");
1029                                 return -EIO;
1030                         }
1031
1032                         udelay(1);
1033                 }
1034
1035                 /* Update head and recheck remaining space */
1036                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1037                                             MMIO_CMD_HEAD_OFFSET);
1038
1039                 goto again;
1040         }
1041
1042         copy_cmd_to_buffer(iommu, cmd);
1043
1044         /* Do we need to make sure all commands are processed? */
1045         iommu->need_sync = sync;
1046
1047         return 0;
1048 }
1049
1050 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1051                                     struct iommu_cmd *cmd,
1052                                     bool sync)
1053 {
1054         unsigned long flags;
1055         int ret;
1056
1057         raw_spin_lock_irqsave(&iommu->lock, flags);
1058         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1059         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1060
1061         return ret;
1062 }
1063
1064 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1065 {
1066         return iommu_queue_command_sync(iommu, cmd, true);
1067 }
1068
1069 /*
1070  * This function queues a completion wait command into the command
1071  * buffer of an IOMMU
1072  */
1073 static int iommu_completion_wait(struct amd_iommu *iommu)
1074 {
1075         struct iommu_cmd cmd;
1076         unsigned long flags;
1077         int ret;
1078
1079         if (!iommu->need_sync)
1080                 return 0;
1081
1082
1083         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1084
1085         raw_spin_lock_irqsave(&iommu->lock, flags);
1086
1087         iommu->cmd_sem = 0;
1088
1089         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1090         if (ret)
1091                 goto out_unlock;
1092
1093         ret = wait_on_sem(&iommu->cmd_sem);
1094
1095 out_unlock:
1096         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1097
1098         return ret;
1099 }
1100
1101 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1102 {
1103         struct iommu_cmd cmd;
1104
1105         build_inv_dte(&cmd, devid);
1106
1107         return iommu_queue_command(iommu, &cmd);
1108 }
1109
1110 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1111 {
1112         u32 devid;
1113
1114         for (devid = 0; devid <= 0xffff; ++devid)
1115                 iommu_flush_dte(iommu, devid);
1116
1117         iommu_completion_wait(iommu);
1118 }
1119
1120 /*
1121  * This function uses heavy locking and may disable irqs for some time. But
1122  * this is no issue because it is only called during resume.
1123  */
1124 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1125 {
1126         u32 dom_id;
1127
1128         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1129                 struct iommu_cmd cmd;
1130                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1131                                       dom_id, 1);
1132                 iommu_queue_command(iommu, &cmd);
1133         }
1134
1135         iommu_completion_wait(iommu);
1136 }
1137
1138 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1139 {
1140         struct iommu_cmd cmd;
1141
1142         build_inv_all(&cmd);
1143
1144         iommu_queue_command(iommu, &cmd);
1145         iommu_completion_wait(iommu);
1146 }
1147
1148 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1149 {
1150         struct iommu_cmd cmd;
1151
1152         build_inv_irt(&cmd, devid);
1153
1154         iommu_queue_command(iommu, &cmd);
1155 }
1156
1157 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1158 {
1159         u32 devid;
1160
1161         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1162                 iommu_flush_irt(iommu, devid);
1163
1164         iommu_completion_wait(iommu);
1165 }
1166
1167 void iommu_flush_all_caches(struct amd_iommu *iommu)
1168 {
1169         if (iommu_feature(iommu, FEATURE_IA)) {
1170                 amd_iommu_flush_all(iommu);
1171         } else {
1172                 amd_iommu_flush_dte_all(iommu);
1173                 amd_iommu_flush_irt_all(iommu);
1174                 amd_iommu_flush_tlb_all(iommu);
1175         }
1176 }
1177
1178 /*
1179  * Command send function for flushing on-device TLB
1180  */
1181 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1182                               u64 address, size_t size)
1183 {
1184         struct amd_iommu *iommu;
1185         struct iommu_cmd cmd;
1186         int qdep;
1187
1188         qdep     = dev_data->ats.qdep;
1189         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1190
1191         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1192
1193         return iommu_queue_command(iommu, &cmd);
1194 }
1195
1196 /*
1197  * Command send function for invalidating a device table entry
1198  */
1199 static int device_flush_dte(struct iommu_dev_data *dev_data)
1200 {
1201         struct amd_iommu *iommu;
1202         u16 alias;
1203         int ret;
1204
1205         iommu = amd_iommu_rlookup_table[dev_data->devid];
1206         alias = dev_data->alias;
1207
1208         ret = iommu_flush_dte(iommu, dev_data->devid);
1209         if (!ret && alias != dev_data->devid)
1210                 ret = iommu_flush_dte(iommu, alias);
1211         if (ret)
1212                 return ret;
1213
1214         if (dev_data->ats.enabled)
1215                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1216
1217         return ret;
1218 }
1219
1220 /*
1221  * TLB invalidation function which is called from the mapping functions.
1222  * It invalidates a single PTE if the range to flush is within a single
1223  * page. Otherwise it flushes the whole TLB of the IOMMU.
1224  */
1225 static void __domain_flush_pages(struct protection_domain *domain,
1226                                  u64 address, size_t size, int pde)
1227 {
1228         struct iommu_dev_data *dev_data;
1229         struct iommu_cmd cmd;
1230         int ret = 0, i;
1231
1232         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1233
1234         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1235                 if (!domain->dev_iommu[i])
1236                         continue;
1237
1238                 /*
1239                  * Devices of this domain are behind this IOMMU
1240                  * We need a TLB flush
1241                  */
1242                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1243         }
1244
1245         list_for_each_entry(dev_data, &domain->dev_list, list) {
1246
1247                 if (!dev_data->ats.enabled)
1248                         continue;
1249
1250                 ret |= device_flush_iotlb(dev_data, address, size);
1251         }
1252
1253         WARN_ON(ret);
1254 }
1255
1256 static void domain_flush_pages(struct protection_domain *domain,
1257                                u64 address, size_t size)
1258 {
1259         __domain_flush_pages(domain, address, size, 0);
1260 }
1261
1262 /* Flush the whole IO/TLB for a given protection domain */
1263 static void domain_flush_tlb(struct protection_domain *domain)
1264 {
1265         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1266 }
1267
1268 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1269 static void domain_flush_tlb_pde(struct protection_domain *domain)
1270 {
1271         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1272 }
1273
1274 static void domain_flush_complete(struct protection_domain *domain)
1275 {
1276         int i;
1277
1278         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1279                 if (domain && !domain->dev_iommu[i])
1280                         continue;
1281
1282                 /*
1283                  * Devices of this domain are behind this IOMMU
1284                  * We need to wait for completion of all commands.
1285                  */
1286                 iommu_completion_wait(amd_iommus[i]);
1287         }
1288 }
1289
1290
1291 /*
1292  * This function flushes the DTEs for all devices in domain
1293  */
1294 static void domain_flush_devices(struct protection_domain *domain)
1295 {
1296         struct iommu_dev_data *dev_data;
1297
1298         list_for_each_entry(dev_data, &domain->dev_list, list)
1299                 device_flush_dte(dev_data);
1300 }
1301
1302 /****************************************************************************
1303  *
1304  * The functions below are used the create the page table mappings for
1305  * unity mapped regions.
1306  *
1307  ****************************************************************************/
1308
1309 /*
1310  * This function is used to add another level to an IO page table. Adding
1311  * another level increases the size of the address space by 9 bits to a size up
1312  * to 64 bits.
1313  */
1314 static bool increase_address_space(struct protection_domain *domain,
1315                                    gfp_t gfp)
1316 {
1317         u64 *pte;
1318
1319         if (domain->mode == PAGE_MODE_6_LEVEL)
1320                 /* address space already 64 bit large */
1321                 return false;
1322
1323         pte = (void *)get_zeroed_page(gfp);
1324         if (!pte)
1325                 return false;
1326
1327         *pte             = PM_LEVEL_PDE(domain->mode,
1328                                         iommu_virt_to_phys(domain->pt_root));
1329         domain->pt_root  = pte;
1330         domain->mode    += 1;
1331         domain->updated  = true;
1332
1333         return true;
1334 }
1335
1336 static u64 *alloc_pte(struct protection_domain *domain,
1337                       unsigned long address,
1338                       unsigned long page_size,
1339                       u64 **pte_page,
1340                       gfp_t gfp)
1341 {
1342         int level, end_lvl;
1343         u64 *pte, *page;
1344
1345         BUG_ON(!is_power_of_2(page_size));
1346
1347         while (address > PM_LEVEL_SIZE(domain->mode))
1348                 increase_address_space(domain, gfp);
1349
1350         level   = domain->mode - 1;
1351         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1352         address = PAGE_SIZE_ALIGN(address, page_size);
1353         end_lvl = PAGE_SIZE_LEVEL(page_size);
1354
1355         while (level > end_lvl) {
1356                 u64 __pte, __npte;
1357
1358                 __pte = *pte;
1359
1360                 if (!IOMMU_PTE_PRESENT(__pte)) {
1361                         page = (u64 *)get_zeroed_page(gfp);
1362                         if (!page)
1363                                 return NULL;
1364
1365                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1366
1367                         /* pte could have been changed somewhere. */
1368                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1369                                 free_page((unsigned long)page);
1370                                 continue;
1371                         }
1372                 }
1373
1374                 /* No level skipping support yet */
1375                 if (PM_PTE_LEVEL(*pte) != level)
1376                         return NULL;
1377
1378                 level -= 1;
1379
1380                 pte = IOMMU_PTE_PAGE(*pte);
1381
1382                 if (pte_page && level == end_lvl)
1383                         *pte_page = pte;
1384
1385                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1386         }
1387
1388         return pte;
1389 }
1390
1391 /*
1392  * This function checks if there is a PTE for a given dma address. If
1393  * there is one, it returns the pointer to it.
1394  */
1395 static u64 *fetch_pte(struct protection_domain *domain,
1396                       unsigned long address,
1397                       unsigned long *page_size)
1398 {
1399         int level;
1400         u64 *pte;
1401
1402         if (address > PM_LEVEL_SIZE(domain->mode))
1403                 return NULL;
1404
1405         level      =  domain->mode - 1;
1406         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1407         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1408
1409         while (level > 0) {
1410
1411                 /* Not Present */
1412                 if (!IOMMU_PTE_PRESENT(*pte))
1413                         return NULL;
1414
1415                 /* Large PTE */
1416                 if (PM_PTE_LEVEL(*pte) == 7 ||
1417                     PM_PTE_LEVEL(*pte) == 0)
1418                         break;
1419
1420                 /* No level skipping support yet */
1421                 if (PM_PTE_LEVEL(*pte) != level)
1422                         return NULL;
1423
1424                 level -= 1;
1425
1426                 /* Walk to the next level */
1427                 pte        = IOMMU_PTE_PAGE(*pte);
1428                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1429                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1430         }
1431
1432         if (PM_PTE_LEVEL(*pte) == 0x07) {
1433                 unsigned long pte_mask;
1434
1435                 /*
1436                  * If we have a series of large PTEs, make
1437                  * sure to return a pointer to the first one.
1438                  */
1439                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1440                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1441                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1442         }
1443
1444         return pte;
1445 }
1446
1447 /*
1448  * Generic mapping functions. It maps a physical address into a DMA
1449  * address space. It allocates the page table pages if necessary.
1450  * In the future it can be extended to a generic mapping function
1451  * supporting all features of AMD IOMMU page tables like level skipping
1452  * and full 64 bit address spaces.
1453  */
1454 static int iommu_map_page(struct protection_domain *dom,
1455                           unsigned long bus_addr,
1456                           unsigned long phys_addr,
1457                           unsigned long page_size,
1458                           int prot,
1459                           gfp_t gfp)
1460 {
1461         u64 __pte, *pte;
1462         int i, count;
1463
1464         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1465         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1466
1467         if (!(prot & IOMMU_PROT_MASK))
1468                 return -EINVAL;
1469
1470         count = PAGE_SIZE_PTE_COUNT(page_size);
1471         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1472
1473         if (!pte)
1474                 return -ENOMEM;
1475
1476         for (i = 0; i < count; ++i)
1477                 if (IOMMU_PTE_PRESENT(pte[i]))
1478                         return -EBUSY;
1479
1480         if (count > 1) {
1481                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1482                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1483         } else
1484                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1485
1486         if (prot & IOMMU_PROT_IR)
1487                 __pte |= IOMMU_PTE_IR;
1488         if (prot & IOMMU_PROT_IW)
1489                 __pte |= IOMMU_PTE_IW;
1490
1491         for (i = 0; i < count; ++i)
1492                 pte[i] = __pte;
1493
1494         update_domain(dom);
1495
1496         return 0;
1497 }
1498
1499 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1500                                       unsigned long bus_addr,
1501                                       unsigned long page_size)
1502 {
1503         unsigned long long unmapped;
1504         unsigned long unmap_size;
1505         u64 *pte;
1506
1507         BUG_ON(!is_power_of_2(page_size));
1508
1509         unmapped = 0;
1510
1511         while (unmapped < page_size) {
1512
1513                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1514
1515                 if (pte) {
1516                         int i, count;
1517
1518                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1519                         for (i = 0; i < count; i++)
1520                                 pte[i] = 0ULL;
1521                 }
1522
1523                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1524                 unmapped += unmap_size;
1525         }
1526
1527         BUG_ON(unmapped && !is_power_of_2(unmapped));
1528
1529         return unmapped;
1530 }
1531
1532 /****************************************************************************
1533  *
1534  * The next functions belong to the address allocator for the dma_ops
1535  * interface functions.
1536  *
1537  ****************************************************************************/
1538
1539
1540 static unsigned long dma_ops_alloc_iova(struct device *dev,
1541                                         struct dma_ops_domain *dma_dom,
1542                                         unsigned int pages, u64 dma_mask)
1543 {
1544         unsigned long pfn = 0;
1545
1546         pages = __roundup_pow_of_two(pages);
1547
1548         if (dma_mask > DMA_BIT_MASK(32))
1549                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1550                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1551
1552         if (!pfn)
1553                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1554                                       IOVA_PFN(dma_mask), true);
1555
1556         return (pfn << PAGE_SHIFT);
1557 }
1558
1559 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1560                               unsigned long address,
1561                               unsigned int pages)
1562 {
1563         pages = __roundup_pow_of_two(pages);
1564         address >>= PAGE_SHIFT;
1565
1566         free_iova_fast(&dma_dom->iovad, address, pages);
1567 }
1568
1569 /****************************************************************************
1570  *
1571  * The next functions belong to the domain allocation. A domain is
1572  * allocated for every IOMMU as the default domain. If device isolation
1573  * is enabled, every device get its own domain. The most important thing
1574  * about domains is the page table mapping the DMA address space they
1575  * contain.
1576  *
1577  ****************************************************************************/
1578
1579 /*
1580  * This function adds a protection domain to the global protection domain list
1581  */
1582 static void add_domain_to_list(struct protection_domain *domain)
1583 {
1584         unsigned long flags;
1585
1586         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1587         list_add(&domain->list, &amd_iommu_pd_list);
1588         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1589 }
1590
1591 /*
1592  * This function removes a protection domain to the global
1593  * protection domain list
1594  */
1595 static void del_domain_from_list(struct protection_domain *domain)
1596 {
1597         unsigned long flags;
1598
1599         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1600         list_del(&domain->list);
1601         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1602 }
1603
1604 static u16 domain_id_alloc(void)
1605 {
1606         int id;
1607
1608         spin_lock(&pd_bitmap_lock);
1609         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1610         BUG_ON(id == 0);
1611         if (id > 0 && id < MAX_DOMAIN_ID)
1612                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1613         else
1614                 id = 0;
1615         spin_unlock(&pd_bitmap_lock);
1616
1617         return id;
1618 }
1619
1620 static void domain_id_free(int id)
1621 {
1622         spin_lock(&pd_bitmap_lock);
1623         if (id > 0 && id < MAX_DOMAIN_ID)
1624                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1625         spin_unlock(&pd_bitmap_lock);
1626 }
1627
1628 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1629 static void free_pt_##LVL (unsigned long __pt)                  \
1630 {                                                               \
1631         unsigned long p;                                        \
1632         u64 *pt;                                                \
1633         int i;                                                  \
1634                                                                 \
1635         pt = (u64 *)__pt;                                       \
1636                                                                 \
1637         for (i = 0; i < 512; ++i) {                             \
1638                 /* PTE present? */                              \
1639                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1640                         continue;                               \
1641                                                                 \
1642                 /* Large PTE? */                                \
1643                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1644                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1645                         continue;                               \
1646                                                                 \
1647                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1648                 FN(p);                                          \
1649         }                                                       \
1650         free_page((unsigned long)pt);                           \
1651 }
1652
1653 DEFINE_FREE_PT_FN(l2, free_page)
1654 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1655 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1656 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1657 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1658
1659 static void free_pagetable(struct protection_domain *domain)
1660 {
1661         unsigned long root = (unsigned long)domain->pt_root;
1662
1663         switch (domain->mode) {
1664         case PAGE_MODE_NONE:
1665                 break;
1666         case PAGE_MODE_1_LEVEL:
1667                 free_page(root);
1668                 break;
1669         case PAGE_MODE_2_LEVEL:
1670                 free_pt_l2(root);
1671                 break;
1672         case PAGE_MODE_3_LEVEL:
1673                 free_pt_l3(root);
1674                 break;
1675         case PAGE_MODE_4_LEVEL:
1676                 free_pt_l4(root);
1677                 break;
1678         case PAGE_MODE_5_LEVEL:
1679                 free_pt_l5(root);
1680                 break;
1681         case PAGE_MODE_6_LEVEL:
1682                 free_pt_l6(root);
1683                 break;
1684         default:
1685                 BUG();
1686         }
1687 }
1688
1689 static void free_gcr3_tbl_level1(u64 *tbl)
1690 {
1691         u64 *ptr;
1692         int i;
1693
1694         for (i = 0; i < 512; ++i) {
1695                 if (!(tbl[i] & GCR3_VALID))
1696                         continue;
1697
1698                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1699
1700                 free_page((unsigned long)ptr);
1701         }
1702 }
1703
1704 static void free_gcr3_tbl_level2(u64 *tbl)
1705 {
1706         u64 *ptr;
1707         int i;
1708
1709         for (i = 0; i < 512; ++i) {
1710                 if (!(tbl[i] & GCR3_VALID))
1711                         continue;
1712
1713                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1714
1715                 free_gcr3_tbl_level1(ptr);
1716         }
1717 }
1718
1719 static void free_gcr3_table(struct protection_domain *domain)
1720 {
1721         if (domain->glx == 2)
1722                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1723         else if (domain->glx == 1)
1724                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1725         else
1726                 BUG_ON(domain->glx != 0);
1727
1728         free_page((unsigned long)domain->gcr3_tbl);
1729 }
1730
1731 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1732 {
1733         domain_flush_tlb(&dom->domain);
1734         domain_flush_complete(&dom->domain);
1735 }
1736
1737 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1738 {
1739         struct dma_ops_domain *dom;
1740
1741         dom = container_of(iovad, struct dma_ops_domain, iovad);
1742
1743         dma_ops_domain_flush_tlb(dom);
1744 }
1745
1746 /*
1747  * Free a domain, only used if something went wrong in the
1748  * allocation path and we need to free an already allocated page table
1749  */
1750 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1751 {
1752         if (!dom)
1753                 return;
1754
1755         del_domain_from_list(&dom->domain);
1756
1757         put_iova_domain(&dom->iovad);
1758
1759         free_pagetable(&dom->domain);
1760
1761         if (dom->domain.id)
1762                 domain_id_free(dom->domain.id);
1763
1764         kfree(dom);
1765 }
1766
1767 /*
1768  * Allocates a new protection domain usable for the dma_ops functions.
1769  * It also initializes the page table and the address allocator data
1770  * structures required for the dma_ops interface
1771  */
1772 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1773 {
1774         struct dma_ops_domain *dma_dom;
1775
1776         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1777         if (!dma_dom)
1778                 return NULL;
1779
1780         if (protection_domain_init(&dma_dom->domain))
1781                 goto free_dma_dom;
1782
1783         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1784         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1785         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1786         if (!dma_dom->domain.pt_root)
1787                 goto free_dma_dom;
1788
1789         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1790
1791         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1792                 goto free_dma_dom;
1793
1794         /* Initialize reserved ranges */
1795         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1796
1797         add_domain_to_list(&dma_dom->domain);
1798
1799         return dma_dom;
1800
1801 free_dma_dom:
1802         dma_ops_domain_free(dma_dom);
1803
1804         return NULL;
1805 }
1806
1807 /*
1808  * little helper function to check whether a given protection domain is a
1809  * dma_ops domain
1810  */
1811 static bool dma_ops_domain(struct protection_domain *domain)
1812 {
1813         return domain->flags & PD_DMA_OPS_MASK;
1814 }
1815
1816 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1817                           bool ats, bool ppr)
1818 {
1819         u64 pte_root = 0;
1820         u64 flags = 0;
1821
1822         if (domain->mode != PAGE_MODE_NONE)
1823                 pte_root = iommu_virt_to_phys(domain->pt_root);
1824
1825         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1826                     << DEV_ENTRY_MODE_SHIFT;
1827         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1828
1829         flags = amd_iommu_dev_table[devid].data[1];
1830
1831         if (ats)
1832                 flags |= DTE_FLAG_IOTLB;
1833
1834         if (ppr) {
1835                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1836
1837                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1838                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1839         }
1840
1841         if (domain->flags & PD_IOMMUV2_MASK) {
1842                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1843                 u64 glx  = domain->glx;
1844                 u64 tmp;
1845
1846                 pte_root |= DTE_FLAG_GV;
1847                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1848
1849                 /* First mask out possible old values for GCR3 table */
1850                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1851                 flags    &= ~tmp;
1852
1853                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1854                 flags    &= ~tmp;
1855
1856                 /* Encode GCR3 table into DTE */
1857                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1858                 pte_root |= tmp;
1859
1860                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1861                 flags    |= tmp;
1862
1863                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1864                 flags    |= tmp;
1865         }
1866
1867         flags &= ~DEV_DOMID_MASK;
1868         flags |= domain->id;
1869
1870         amd_iommu_dev_table[devid].data[1]  = flags;
1871         amd_iommu_dev_table[devid].data[0]  = pte_root;
1872 }
1873
1874 static void clear_dte_entry(u16 devid)
1875 {
1876         /* remove entry from the device table seen by the hardware */
1877         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1878         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1879
1880         amd_iommu_apply_erratum_63(devid);
1881 }
1882
1883 static void do_attach(struct iommu_dev_data *dev_data,
1884                       struct protection_domain *domain)
1885 {
1886         struct amd_iommu *iommu;
1887         u16 alias;
1888         bool ats;
1889
1890         iommu = amd_iommu_rlookup_table[dev_data->devid];
1891         alias = dev_data->alias;
1892         ats   = dev_data->ats.enabled;
1893
1894         /* Update data structures */
1895         dev_data->domain = domain;
1896         list_add(&dev_data->list, &domain->dev_list);
1897
1898         /* Do reference counting */
1899         domain->dev_iommu[iommu->index] += 1;
1900         domain->dev_cnt                 += 1;
1901
1902         /* Update device table */
1903         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1904         if (alias != dev_data->devid)
1905                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1906
1907         device_flush_dte(dev_data);
1908 }
1909
1910 static void do_detach(struct iommu_dev_data *dev_data)
1911 {
1912         struct amd_iommu *iommu;
1913         u16 alias;
1914
1915         /*
1916          * First check if the device is still attached. It might already
1917          * be detached from its domain because the generic
1918          * iommu_detach_group code detached it and we try again here in
1919          * our alias handling.
1920          */
1921         if (!dev_data->domain)
1922                 return;
1923
1924         iommu = amd_iommu_rlookup_table[dev_data->devid];
1925         alias = dev_data->alias;
1926
1927         /* decrease reference counters */
1928         dev_data->domain->dev_iommu[iommu->index] -= 1;
1929         dev_data->domain->dev_cnt                 -= 1;
1930
1931         /* Update data structures */
1932         dev_data->domain = NULL;
1933         list_del(&dev_data->list);
1934         clear_dte_entry(dev_data->devid);
1935         if (alias != dev_data->devid)
1936                 clear_dte_entry(alias);
1937
1938         /* Flush the DTE entry */
1939         device_flush_dte(dev_data);
1940 }
1941
1942 /*
1943  * If a device is not yet associated with a domain, this function does
1944  * assigns it visible for the hardware
1945  */
1946 static int __attach_device(struct iommu_dev_data *dev_data,
1947                            struct protection_domain *domain)
1948 {
1949         int ret;
1950
1951         /*
1952          * Must be called with IRQs disabled. Warn here to detect early
1953          * when its not.
1954          */
1955         WARN_ON(!irqs_disabled());
1956
1957         /* lock domain */
1958         spin_lock(&domain->lock);
1959
1960         ret = -EBUSY;
1961         if (dev_data->domain != NULL)
1962                 goto out_unlock;
1963
1964         /* Attach alias group root */
1965         do_attach(dev_data, domain);
1966
1967         ret = 0;
1968
1969 out_unlock:
1970
1971         /* ready */
1972         spin_unlock(&domain->lock);
1973
1974         return ret;
1975 }
1976
1977
1978 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1979 {
1980         pci_disable_ats(pdev);
1981         pci_disable_pri(pdev);
1982         pci_disable_pasid(pdev);
1983 }
1984
1985 /* FIXME: Change generic reset-function to do the same */
1986 static int pri_reset_while_enabled(struct pci_dev *pdev)
1987 {
1988         u16 control;
1989         int pos;
1990
1991         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1992         if (!pos)
1993                 return -EINVAL;
1994
1995         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
1996         control |= PCI_PRI_CTRL_RESET;
1997         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
1998
1999         return 0;
2000 }
2001
2002 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2003 {
2004         bool reset_enable;
2005         int reqs, ret;
2006
2007         /* FIXME: Hardcode number of outstanding requests for now */
2008         reqs = 32;
2009         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2010                 reqs = 1;
2011         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2012
2013         /* Only allow access to user-accessible pages */
2014         ret = pci_enable_pasid(pdev, 0);
2015         if (ret)
2016                 goto out_err;
2017
2018         /* First reset the PRI state of the device */
2019         ret = pci_reset_pri(pdev);
2020         if (ret)
2021                 goto out_err;
2022
2023         /* Enable PRI */
2024         ret = pci_enable_pri(pdev, reqs);
2025         if (ret)
2026                 goto out_err;
2027
2028         if (reset_enable) {
2029                 ret = pri_reset_while_enabled(pdev);
2030                 if (ret)
2031                         goto out_err;
2032         }
2033
2034         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2035         if (ret)
2036                 goto out_err;
2037
2038         return 0;
2039
2040 out_err:
2041         pci_disable_pri(pdev);
2042         pci_disable_pasid(pdev);
2043
2044         return ret;
2045 }
2046
2047 /* FIXME: Move this to PCI code */
2048 #define PCI_PRI_TLP_OFF         (1 << 15)
2049
2050 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2051 {
2052         u16 status;
2053         int pos;
2054
2055         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2056         if (!pos)
2057                 return false;
2058
2059         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2060
2061         return (status & PCI_PRI_TLP_OFF) ? true : false;
2062 }
2063
2064 /*
2065  * If a device is not yet associated with a domain, this function
2066  * assigns it visible for the hardware
2067  */
2068 static int attach_device(struct device *dev,
2069                          struct protection_domain *domain)
2070 {
2071         struct pci_dev *pdev;
2072         struct iommu_dev_data *dev_data;
2073         unsigned long flags;
2074         int ret;
2075
2076         dev_data = get_dev_data(dev);
2077
2078         if (!dev_is_pci(dev))
2079                 goto skip_ats_check;
2080
2081         pdev = to_pci_dev(dev);
2082         if (domain->flags & PD_IOMMUV2_MASK) {
2083                 if (!dev_data->passthrough)
2084                         return -EINVAL;
2085
2086                 if (dev_data->iommu_v2) {
2087                         if (pdev_iommuv2_enable(pdev) != 0)
2088                                 return -EINVAL;
2089
2090                         dev_data->ats.enabled = true;
2091                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2092                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2093                 }
2094         } else if (amd_iommu_iotlb_sup &&
2095                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2096                 dev_data->ats.enabled = true;
2097                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2098         }
2099
2100 skip_ats_check:
2101         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2102         ret = __attach_device(dev_data, domain);
2103         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2104
2105         /*
2106          * We might boot into a crash-kernel here. The crashed kernel
2107          * left the caches in the IOMMU dirty. So we have to flush
2108          * here to evict all dirty stuff.
2109          */
2110         domain_flush_tlb_pde(domain);
2111
2112         return ret;
2113 }
2114
2115 /*
2116  * Removes a device from a protection domain (unlocked)
2117  */
2118 static void __detach_device(struct iommu_dev_data *dev_data)
2119 {
2120         struct protection_domain *domain;
2121
2122         /*
2123          * Must be called with IRQs disabled. Warn here to detect early
2124          * when its not.
2125          */
2126         WARN_ON(!irqs_disabled());
2127
2128         if (WARN_ON(!dev_data->domain))
2129                 return;
2130
2131         domain = dev_data->domain;
2132
2133         spin_lock(&domain->lock);
2134
2135         do_detach(dev_data);
2136
2137         spin_unlock(&domain->lock);
2138 }
2139
2140 /*
2141  * Removes a device from a protection domain (with devtable_lock held)
2142  */
2143 static void detach_device(struct device *dev)
2144 {
2145         struct protection_domain *domain;
2146         struct iommu_dev_data *dev_data;
2147         unsigned long flags;
2148
2149         dev_data = get_dev_data(dev);
2150         domain   = dev_data->domain;
2151
2152         /* lock device table */
2153         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2154         __detach_device(dev_data);
2155         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2156
2157         if (!dev_is_pci(dev))
2158                 return;
2159
2160         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2161                 pdev_iommuv2_disable(to_pci_dev(dev));
2162         else if (dev_data->ats.enabled)
2163                 pci_disable_ats(to_pci_dev(dev));
2164
2165         dev_data->ats.enabled = false;
2166 }
2167
2168 static int amd_iommu_add_device(struct device *dev)
2169 {
2170         struct iommu_dev_data *dev_data;
2171         struct iommu_domain *domain;
2172         struct amd_iommu *iommu;
2173         int ret, devid;
2174
2175         if (!check_device(dev) || get_dev_data(dev))
2176                 return 0;
2177
2178         devid = get_device_id(dev);
2179         if (devid < 0)
2180                 return devid;
2181
2182         iommu = amd_iommu_rlookup_table[devid];
2183
2184         ret = iommu_init_device(dev);
2185         if (ret) {
2186                 if (ret != -ENOTSUPP)
2187                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2188                                 dev_name(dev));
2189
2190                 iommu_ignore_device(dev);
2191                 dev->dma_ops = &dma_direct_ops;
2192                 goto out;
2193         }
2194         init_iommu_group(dev);
2195
2196         dev_data = get_dev_data(dev);
2197
2198         BUG_ON(!dev_data);
2199
2200         if (iommu_pass_through || dev_data->iommu_v2)
2201                 iommu_request_dm_for_dev(dev);
2202
2203         /* Domains are initialized for this device - have a look what we ended up with */
2204         domain = iommu_get_domain_for_dev(dev);
2205         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2206                 dev_data->passthrough = true;
2207         else
2208                 dev->dma_ops = &amd_iommu_dma_ops;
2209
2210 out:
2211         iommu_completion_wait(iommu);
2212
2213         return 0;
2214 }
2215
2216 static void amd_iommu_remove_device(struct device *dev)
2217 {
2218         struct amd_iommu *iommu;
2219         int devid;
2220
2221         if (!check_device(dev))
2222                 return;
2223
2224         devid = get_device_id(dev);
2225         if (devid < 0)
2226                 return;
2227
2228         iommu = amd_iommu_rlookup_table[devid];
2229
2230         iommu_uninit_device(dev);
2231         iommu_completion_wait(iommu);
2232 }
2233
2234 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2235 {
2236         if (dev_is_pci(dev))
2237                 return pci_device_group(dev);
2238
2239         return acpihid_device_group(dev);
2240 }
2241
2242 /*****************************************************************************
2243  *
2244  * The next functions belong to the dma_ops mapping/unmapping code.
2245  *
2246  *****************************************************************************/
2247
2248 /*
2249  * In the dma_ops path we only have the struct device. This function
2250  * finds the corresponding IOMMU, the protection domain and the
2251  * requestor id for a given device.
2252  * If the device is not yet associated with a domain this is also done
2253  * in this function.
2254  */
2255 static struct protection_domain *get_domain(struct device *dev)
2256 {
2257         struct protection_domain *domain;
2258         struct iommu_domain *io_domain;
2259
2260         if (!check_device(dev))
2261                 return ERR_PTR(-EINVAL);
2262
2263         domain = get_dev_data(dev)->domain;
2264         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2265                 get_dev_data(dev)->defer_attach = false;
2266                 io_domain = iommu_get_domain_for_dev(dev);
2267                 domain = to_pdomain(io_domain);
2268                 attach_device(dev, domain);
2269         }
2270         if (domain == NULL)
2271                 return ERR_PTR(-EBUSY);
2272
2273         if (!dma_ops_domain(domain))
2274                 return ERR_PTR(-EBUSY);
2275
2276         return domain;
2277 }
2278
2279 static void update_device_table(struct protection_domain *domain)
2280 {
2281         struct iommu_dev_data *dev_data;
2282
2283         list_for_each_entry(dev_data, &domain->dev_list, list) {
2284                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2285                               dev_data->iommu_v2);
2286
2287                 if (dev_data->devid == dev_data->alias)
2288                         continue;
2289
2290                 /* There is an alias, update device table entry for it */
2291                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2292                               dev_data->iommu_v2);
2293         }
2294 }
2295
2296 static void update_domain(struct protection_domain *domain)
2297 {
2298         if (!domain->updated)
2299                 return;
2300
2301         update_device_table(domain);
2302
2303         domain_flush_devices(domain);
2304         domain_flush_tlb_pde(domain);
2305
2306         domain->updated = false;
2307 }
2308
2309 static int dir2prot(enum dma_data_direction direction)
2310 {
2311         if (direction == DMA_TO_DEVICE)
2312                 return IOMMU_PROT_IR;
2313         else if (direction == DMA_FROM_DEVICE)
2314                 return IOMMU_PROT_IW;
2315         else if (direction == DMA_BIDIRECTIONAL)
2316                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2317         else
2318                 return 0;
2319 }
2320
2321 /*
2322  * This function contains common code for mapping of a physically
2323  * contiguous memory region into DMA address space. It is used by all
2324  * mapping functions provided with this IOMMU driver.
2325  * Must be called with the domain lock held.
2326  */
2327 static dma_addr_t __map_single(struct device *dev,
2328                                struct dma_ops_domain *dma_dom,
2329                                phys_addr_t paddr,
2330                                size_t size,
2331                                enum dma_data_direction direction,
2332                                u64 dma_mask)
2333 {
2334         dma_addr_t offset = paddr & ~PAGE_MASK;
2335         dma_addr_t address, start, ret;
2336         unsigned int pages;
2337         int prot = 0;
2338         int i;
2339
2340         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2341         paddr &= PAGE_MASK;
2342
2343         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2344         if (address == AMD_IOMMU_MAPPING_ERROR)
2345                 goto out;
2346
2347         prot = dir2prot(direction);
2348
2349         start = address;
2350         for (i = 0; i < pages; ++i) {
2351                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2352                                      PAGE_SIZE, prot, GFP_ATOMIC);
2353                 if (ret)
2354                         goto out_unmap;
2355
2356                 paddr += PAGE_SIZE;
2357                 start += PAGE_SIZE;
2358         }
2359         address += offset;
2360
2361         if (unlikely(amd_iommu_np_cache)) {
2362                 domain_flush_pages(&dma_dom->domain, address, size);
2363                 domain_flush_complete(&dma_dom->domain);
2364         }
2365
2366 out:
2367         return address;
2368
2369 out_unmap:
2370
2371         for (--i; i >= 0; --i) {
2372                 start -= PAGE_SIZE;
2373                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2374         }
2375
2376         domain_flush_tlb(&dma_dom->domain);
2377         domain_flush_complete(&dma_dom->domain);
2378
2379         dma_ops_free_iova(dma_dom, address, pages);
2380
2381         return AMD_IOMMU_MAPPING_ERROR;
2382 }
2383
2384 /*
2385  * Does the reverse of the __map_single function. Must be called with
2386  * the domain lock held too
2387  */
2388 static void __unmap_single(struct dma_ops_domain *dma_dom,
2389                            dma_addr_t dma_addr,
2390                            size_t size,
2391                            int dir)
2392 {
2393         dma_addr_t i, start;
2394         unsigned int pages;
2395
2396         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2397         dma_addr &= PAGE_MASK;
2398         start = dma_addr;
2399
2400         for (i = 0; i < pages; ++i) {
2401                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2402                 start += PAGE_SIZE;
2403         }
2404
2405         if (amd_iommu_unmap_flush) {
2406                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2407                 domain_flush_tlb(&dma_dom->domain);
2408                 domain_flush_complete(&dma_dom->domain);
2409         } else {
2410                 pages = __roundup_pow_of_two(pages);
2411                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2412         }
2413 }
2414
2415 /*
2416  * The exported map_single function for dma_ops.
2417  */
2418 static dma_addr_t map_page(struct device *dev, struct page *page,
2419                            unsigned long offset, size_t size,
2420                            enum dma_data_direction dir,
2421                            unsigned long attrs)
2422 {
2423         phys_addr_t paddr = page_to_phys(page) + offset;
2424         struct protection_domain *domain;
2425         struct dma_ops_domain *dma_dom;
2426         u64 dma_mask;
2427
2428         domain = get_domain(dev);
2429         if (PTR_ERR(domain) == -EINVAL)
2430                 return (dma_addr_t)paddr;
2431         else if (IS_ERR(domain))
2432                 return AMD_IOMMU_MAPPING_ERROR;
2433
2434         dma_mask = *dev->dma_mask;
2435         dma_dom = to_dma_ops_domain(domain);
2436
2437         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2438 }
2439
2440 /*
2441  * The exported unmap_single function for dma_ops.
2442  */
2443 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2444                        enum dma_data_direction dir, unsigned long attrs)
2445 {
2446         struct protection_domain *domain;
2447         struct dma_ops_domain *dma_dom;
2448
2449         domain = get_domain(dev);
2450         if (IS_ERR(domain))
2451                 return;
2452
2453         dma_dom = to_dma_ops_domain(domain);
2454
2455         __unmap_single(dma_dom, dma_addr, size, dir);
2456 }
2457
2458 static int sg_num_pages(struct device *dev,
2459                         struct scatterlist *sglist,
2460                         int nelems)
2461 {
2462         unsigned long mask, boundary_size;
2463         struct scatterlist *s;
2464         int i, npages = 0;
2465
2466         mask          = dma_get_seg_boundary(dev);
2467         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2468                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2469
2470         for_each_sg(sglist, s, nelems, i) {
2471                 int p, n;
2472
2473                 s->dma_address = npages << PAGE_SHIFT;
2474                 p = npages % boundary_size;
2475                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2476                 if (p + n > boundary_size)
2477                         npages += boundary_size - p;
2478                 npages += n;
2479         }
2480
2481         return npages;
2482 }
2483
2484 /*
2485  * The exported map_sg function for dma_ops (handles scatter-gather
2486  * lists).
2487  */
2488 static int map_sg(struct device *dev, struct scatterlist *sglist,
2489                   int nelems, enum dma_data_direction direction,
2490                   unsigned long attrs)
2491 {
2492         int mapped_pages = 0, npages = 0, prot = 0, i;
2493         struct protection_domain *domain;
2494         struct dma_ops_domain *dma_dom;
2495         struct scatterlist *s;
2496         unsigned long address;
2497         u64 dma_mask;
2498
2499         domain = get_domain(dev);
2500         if (IS_ERR(domain))
2501                 return 0;
2502
2503         dma_dom  = to_dma_ops_domain(domain);
2504         dma_mask = *dev->dma_mask;
2505
2506         npages = sg_num_pages(dev, sglist, nelems);
2507
2508         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2509         if (address == AMD_IOMMU_MAPPING_ERROR)
2510                 goto out_err;
2511
2512         prot = dir2prot(direction);
2513
2514         /* Map all sg entries */
2515         for_each_sg(sglist, s, nelems, i) {
2516                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2517
2518                 for (j = 0; j < pages; ++j) {
2519                         unsigned long bus_addr, phys_addr;
2520                         int ret;
2521
2522                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2523                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2524                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2525                         if (ret)
2526                                 goto out_unmap;
2527
2528                         mapped_pages += 1;
2529                 }
2530         }
2531
2532         /* Everything is mapped - write the right values into s->dma_address */
2533         for_each_sg(sglist, s, nelems, i) {
2534                 s->dma_address += address + s->offset;
2535                 s->dma_length   = s->length;
2536         }
2537
2538         return nelems;
2539
2540 out_unmap:
2541         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2542                dev_name(dev), npages);
2543
2544         for_each_sg(sglist, s, nelems, i) {
2545                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2546
2547                 for (j = 0; j < pages; ++j) {
2548                         unsigned long bus_addr;
2549
2550                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2551                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2552
2553                         if (--mapped_pages)
2554                                 goto out_free_iova;
2555                 }
2556         }
2557
2558 out_free_iova:
2559         free_iova_fast(&dma_dom->iovad, address, npages);
2560
2561 out_err:
2562         return 0;
2563 }
2564
2565 /*
2566  * The exported map_sg function for dma_ops (handles scatter-gather
2567  * lists).
2568  */
2569 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2570                      int nelems, enum dma_data_direction dir,
2571                      unsigned long attrs)
2572 {
2573         struct protection_domain *domain;
2574         struct dma_ops_domain *dma_dom;
2575         unsigned long startaddr;
2576         int npages = 2;
2577
2578         domain = get_domain(dev);
2579         if (IS_ERR(domain))
2580                 return;
2581
2582         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2583         dma_dom   = to_dma_ops_domain(domain);
2584         npages    = sg_num_pages(dev, sglist, nelems);
2585
2586         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2587 }
2588
2589 /*
2590  * The exported alloc_coherent function for dma_ops.
2591  */
2592 static void *alloc_coherent(struct device *dev, size_t size,
2593                             dma_addr_t *dma_addr, gfp_t flag,
2594                             unsigned long attrs)
2595 {
2596         u64 dma_mask = dev->coherent_dma_mask;
2597         struct protection_domain *domain = get_domain(dev);
2598         bool is_direct = false;
2599         void *virt_addr;
2600
2601         if (IS_ERR(domain)) {
2602                 if (PTR_ERR(domain) != -EINVAL)
2603                         return NULL;
2604                 is_direct = true;
2605         }
2606
2607         virt_addr = dma_direct_alloc(dev, size, dma_addr, flag, attrs);
2608         if (!virt_addr || is_direct)
2609                 return virt_addr;
2610
2611         if (!dma_mask)
2612                 dma_mask = *dev->dma_mask;
2613
2614         *dma_addr = __map_single(dev, to_dma_ops_domain(domain),
2615                         virt_to_phys(virt_addr), PAGE_ALIGN(size),
2616                         DMA_BIDIRECTIONAL, dma_mask);
2617         if (*dma_addr == AMD_IOMMU_MAPPING_ERROR)
2618                 goto out_free;
2619         return virt_addr;
2620
2621 out_free:
2622         dma_direct_free(dev, size, virt_addr, *dma_addr, attrs);
2623         return NULL;
2624 }
2625
2626 /*
2627  * The exported free_coherent function for dma_ops.
2628  */
2629 static void free_coherent(struct device *dev, size_t size,
2630                           void *virt_addr, dma_addr_t dma_addr,
2631                           unsigned long attrs)
2632 {
2633         struct protection_domain *domain = get_domain(dev);
2634
2635         size = PAGE_ALIGN(size);
2636
2637         if (!IS_ERR(domain)) {
2638                 struct dma_ops_domain *dma_dom = to_dma_ops_domain(domain);
2639
2640                 __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2641         }
2642
2643         dma_direct_free(dev, size, virt_addr, dma_addr, attrs);
2644 }
2645
2646 /*
2647  * This function is called by the DMA layer to find out if we can handle a
2648  * particular device. It is part of the dma_ops.
2649  */
2650 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2651 {
2652         if (!dma_direct_supported(dev, mask))
2653                 return 0;
2654         return check_device(dev);
2655 }
2656
2657 static int amd_iommu_mapping_error(struct device *dev, dma_addr_t dma_addr)
2658 {
2659         return dma_addr == AMD_IOMMU_MAPPING_ERROR;
2660 }
2661
2662 static const struct dma_map_ops amd_iommu_dma_ops = {
2663         .alloc          = alloc_coherent,
2664         .free           = free_coherent,
2665         .map_page       = map_page,
2666         .unmap_page     = unmap_page,
2667         .map_sg         = map_sg,
2668         .unmap_sg       = unmap_sg,
2669         .dma_supported  = amd_iommu_dma_supported,
2670         .mapping_error  = amd_iommu_mapping_error,
2671 };
2672
2673 static int init_reserved_iova_ranges(void)
2674 {
2675         struct pci_dev *pdev = NULL;
2676         struct iova *val;
2677
2678         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2679
2680         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2681                           &reserved_rbtree_key);
2682
2683         /* MSI memory range */
2684         val = reserve_iova(&reserved_iova_ranges,
2685                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2686         if (!val) {
2687                 pr_err("Reserving MSI range failed\n");
2688                 return -ENOMEM;
2689         }
2690
2691         /* HT memory range */
2692         val = reserve_iova(&reserved_iova_ranges,
2693                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2694         if (!val) {
2695                 pr_err("Reserving HT range failed\n");
2696                 return -ENOMEM;
2697         }
2698
2699         /*
2700          * Memory used for PCI resources
2701          * FIXME: Check whether we can reserve the PCI-hole completly
2702          */
2703         for_each_pci_dev(pdev) {
2704                 int i;
2705
2706                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2707                         struct resource *r = &pdev->resource[i];
2708
2709                         if (!(r->flags & IORESOURCE_MEM))
2710                                 continue;
2711
2712                         val = reserve_iova(&reserved_iova_ranges,
2713                                            IOVA_PFN(r->start),
2714                                            IOVA_PFN(r->end));
2715                         if (!val) {
2716                                 pr_err("Reserve pci-resource range failed\n");
2717                                 return -ENOMEM;
2718                         }
2719                 }
2720         }
2721
2722         return 0;
2723 }
2724
2725 int __init amd_iommu_init_api(void)
2726 {
2727         int ret, err = 0;
2728
2729         ret = iova_cache_get();
2730         if (ret)
2731                 return ret;
2732
2733         ret = init_reserved_iova_ranges();
2734         if (ret)
2735                 return ret;
2736
2737         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2738         if (err)
2739                 return err;
2740 #ifdef CONFIG_ARM_AMBA
2741         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2742         if (err)
2743                 return err;
2744 #endif
2745         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2746         if (err)
2747                 return err;
2748
2749         return 0;
2750 }
2751
2752 int __init amd_iommu_init_dma_ops(void)
2753 {
2754         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2755         iommu_detected = 1;
2756
2757         /*
2758          * In case we don't initialize SWIOTLB (actually the common case
2759          * when AMD IOMMU is enabled and SME is not active), make sure there
2760          * are global dma_ops set as a fall-back for devices not handled by
2761          * this driver (for example non-PCI devices). When SME is active,
2762          * make sure that swiotlb variable remains set so the global dma_ops
2763          * continue to be SWIOTLB.
2764          */
2765         if (!swiotlb)
2766                 dma_ops = &dma_direct_ops;
2767
2768         if (amd_iommu_unmap_flush)
2769                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2770         else
2771                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2772
2773         return 0;
2774
2775 }
2776
2777 /*****************************************************************************
2778  *
2779  * The following functions belong to the exported interface of AMD IOMMU
2780  *
2781  * This interface allows access to lower level functions of the IOMMU
2782  * like protection domain handling and assignement of devices to domains
2783  * which is not possible with the dma_ops interface.
2784  *
2785  *****************************************************************************/
2786
2787 static void cleanup_domain(struct protection_domain *domain)
2788 {
2789         struct iommu_dev_data *entry;
2790         unsigned long flags;
2791
2792         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2793
2794         while (!list_empty(&domain->dev_list)) {
2795                 entry = list_first_entry(&domain->dev_list,
2796                                          struct iommu_dev_data, list);
2797                 __detach_device(entry);
2798         }
2799
2800         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2801 }
2802
2803 static void protection_domain_free(struct protection_domain *domain)
2804 {
2805         if (!domain)
2806                 return;
2807
2808         del_domain_from_list(domain);
2809
2810         if (domain->id)
2811                 domain_id_free(domain->id);
2812
2813         kfree(domain);
2814 }
2815
2816 static int protection_domain_init(struct protection_domain *domain)
2817 {
2818         spin_lock_init(&domain->lock);
2819         mutex_init(&domain->api_lock);
2820         domain->id = domain_id_alloc();
2821         if (!domain->id)
2822                 return -ENOMEM;
2823         INIT_LIST_HEAD(&domain->dev_list);
2824
2825         return 0;
2826 }
2827
2828 static struct protection_domain *protection_domain_alloc(void)
2829 {
2830         struct protection_domain *domain;
2831
2832         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2833         if (!domain)
2834                 return NULL;
2835
2836         if (protection_domain_init(domain))
2837                 goto out_err;
2838
2839         add_domain_to_list(domain);
2840
2841         return domain;
2842
2843 out_err:
2844         kfree(domain);
2845
2846         return NULL;
2847 }
2848
2849 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2850 {
2851         struct protection_domain *pdomain;
2852         struct dma_ops_domain *dma_domain;
2853
2854         switch (type) {
2855         case IOMMU_DOMAIN_UNMANAGED:
2856                 pdomain = protection_domain_alloc();
2857                 if (!pdomain)
2858                         return NULL;
2859
2860                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2861                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2862                 if (!pdomain->pt_root) {
2863                         protection_domain_free(pdomain);
2864                         return NULL;
2865                 }
2866
2867                 pdomain->domain.geometry.aperture_start = 0;
2868                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2869                 pdomain->domain.geometry.force_aperture = true;
2870
2871                 break;
2872         case IOMMU_DOMAIN_DMA:
2873                 dma_domain = dma_ops_domain_alloc();
2874                 if (!dma_domain) {
2875                         pr_err("AMD-Vi: Failed to allocate\n");
2876                         return NULL;
2877                 }
2878                 pdomain = &dma_domain->domain;
2879                 break;
2880         case IOMMU_DOMAIN_IDENTITY:
2881                 pdomain = protection_domain_alloc();
2882                 if (!pdomain)
2883                         return NULL;
2884
2885                 pdomain->mode = PAGE_MODE_NONE;
2886                 break;
2887         default:
2888                 return NULL;
2889         }
2890
2891         return &pdomain->domain;
2892 }
2893
2894 static void amd_iommu_domain_free(struct iommu_domain *dom)
2895 {
2896         struct protection_domain *domain;
2897         struct dma_ops_domain *dma_dom;
2898
2899         domain = to_pdomain(dom);
2900
2901         if (domain->dev_cnt > 0)
2902                 cleanup_domain(domain);
2903
2904         BUG_ON(domain->dev_cnt != 0);
2905
2906         if (!dom)
2907                 return;
2908
2909         switch (dom->type) {
2910         case IOMMU_DOMAIN_DMA:
2911                 /* Now release the domain */
2912                 dma_dom = to_dma_ops_domain(domain);
2913                 dma_ops_domain_free(dma_dom);
2914                 break;
2915         default:
2916                 if (domain->mode != PAGE_MODE_NONE)
2917                         free_pagetable(domain);
2918
2919                 if (domain->flags & PD_IOMMUV2_MASK)
2920                         free_gcr3_table(domain);
2921
2922                 protection_domain_free(domain);
2923                 break;
2924         }
2925 }
2926
2927 static void amd_iommu_detach_device(struct iommu_domain *dom,
2928                                     struct device *dev)
2929 {
2930         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2931         struct amd_iommu *iommu;
2932         int devid;
2933
2934         if (!check_device(dev))
2935                 return;
2936
2937         devid = get_device_id(dev);
2938         if (devid < 0)
2939                 return;
2940
2941         if (dev_data->domain != NULL)
2942                 detach_device(dev);
2943
2944         iommu = amd_iommu_rlookup_table[devid];
2945         if (!iommu)
2946                 return;
2947
2948 #ifdef CONFIG_IRQ_REMAP
2949         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
2950             (dom->type == IOMMU_DOMAIN_UNMANAGED))
2951                 dev_data->use_vapic = 0;
2952 #endif
2953
2954         iommu_completion_wait(iommu);
2955 }
2956
2957 static int amd_iommu_attach_device(struct iommu_domain *dom,
2958                                    struct device *dev)
2959 {
2960         struct protection_domain *domain = to_pdomain(dom);
2961         struct iommu_dev_data *dev_data;
2962         struct amd_iommu *iommu;
2963         int ret;
2964
2965         if (!check_device(dev))
2966                 return -EINVAL;
2967
2968         dev_data = dev->archdata.iommu;
2969
2970         iommu = amd_iommu_rlookup_table[dev_data->devid];
2971         if (!iommu)
2972                 return -EINVAL;
2973
2974         if (dev_data->domain)
2975                 detach_device(dev);
2976
2977         ret = attach_device(dev, domain);
2978
2979 #ifdef CONFIG_IRQ_REMAP
2980         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
2981                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
2982                         dev_data->use_vapic = 1;
2983                 else
2984                         dev_data->use_vapic = 0;
2985         }
2986 #endif
2987
2988         iommu_completion_wait(iommu);
2989
2990         return ret;
2991 }
2992
2993 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
2994                          phys_addr_t paddr, size_t page_size, int iommu_prot)
2995 {
2996         struct protection_domain *domain = to_pdomain(dom);
2997         int prot = 0;
2998         int ret;
2999
3000         if (domain->mode == PAGE_MODE_NONE)
3001                 return -EINVAL;
3002
3003         if (iommu_prot & IOMMU_READ)
3004                 prot |= IOMMU_PROT_IR;
3005         if (iommu_prot & IOMMU_WRITE)
3006                 prot |= IOMMU_PROT_IW;
3007
3008         mutex_lock(&domain->api_lock);
3009         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3010         mutex_unlock(&domain->api_lock);
3011
3012         return ret;
3013 }
3014
3015 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3016                            size_t page_size)
3017 {
3018         struct protection_domain *domain = to_pdomain(dom);
3019         size_t unmap_size;
3020
3021         if (domain->mode == PAGE_MODE_NONE)
3022                 return 0;
3023
3024         mutex_lock(&domain->api_lock);
3025         unmap_size = iommu_unmap_page(domain, iova, page_size);
3026         mutex_unlock(&domain->api_lock);
3027
3028         return unmap_size;
3029 }
3030
3031 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3032                                           dma_addr_t iova)
3033 {
3034         struct protection_domain *domain = to_pdomain(dom);
3035         unsigned long offset_mask, pte_pgsize;
3036         u64 *pte, __pte;
3037
3038         if (domain->mode == PAGE_MODE_NONE)
3039                 return iova;
3040
3041         pte = fetch_pte(domain, iova, &pte_pgsize);
3042
3043         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3044                 return 0;
3045
3046         offset_mask = pte_pgsize - 1;
3047         __pte       = *pte & PM_ADDR_MASK;
3048
3049         return (__pte & ~offset_mask) | (iova & offset_mask);
3050 }
3051
3052 static bool amd_iommu_capable(enum iommu_cap cap)
3053 {
3054         switch (cap) {
3055         case IOMMU_CAP_CACHE_COHERENCY:
3056                 return true;
3057         case IOMMU_CAP_INTR_REMAP:
3058                 return (irq_remapping_enabled == 1);
3059         case IOMMU_CAP_NOEXEC:
3060                 return false;
3061         }
3062
3063         return false;
3064 }
3065
3066 static void amd_iommu_get_resv_regions(struct device *dev,
3067                                        struct list_head *head)
3068 {
3069         struct iommu_resv_region *region;
3070         struct unity_map_entry *entry;
3071         int devid;
3072
3073         devid = get_device_id(dev);
3074         if (devid < 0)
3075                 return;
3076
3077         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3078                 size_t length;
3079                 int prot = 0;
3080
3081                 if (devid < entry->devid_start || devid > entry->devid_end)
3082                         continue;
3083
3084                 length = entry->address_end - entry->address_start;
3085                 if (entry->prot & IOMMU_PROT_IR)
3086                         prot |= IOMMU_READ;
3087                 if (entry->prot & IOMMU_PROT_IW)
3088                         prot |= IOMMU_WRITE;
3089
3090                 region = iommu_alloc_resv_region(entry->address_start,
3091                                                  length, prot,
3092                                                  IOMMU_RESV_DIRECT);
3093                 if (!region) {
3094                         pr_err("Out of memory allocating dm-regions for %s\n",
3095                                 dev_name(dev));
3096                         return;
3097                 }
3098                 list_add_tail(&region->list, head);
3099         }
3100
3101         region = iommu_alloc_resv_region(MSI_RANGE_START,
3102                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3103                                          0, IOMMU_RESV_MSI);
3104         if (!region)
3105                 return;
3106         list_add_tail(&region->list, head);
3107
3108         region = iommu_alloc_resv_region(HT_RANGE_START,
3109                                          HT_RANGE_END - HT_RANGE_START + 1,
3110                                          0, IOMMU_RESV_RESERVED);
3111         if (!region)
3112                 return;
3113         list_add_tail(&region->list, head);
3114 }
3115
3116 static void amd_iommu_put_resv_regions(struct device *dev,
3117                                      struct list_head *head)
3118 {
3119         struct iommu_resv_region *entry, *next;
3120
3121         list_for_each_entry_safe(entry, next, head, list)
3122                 kfree(entry);
3123 }
3124
3125 static void amd_iommu_apply_resv_region(struct device *dev,
3126                                       struct iommu_domain *domain,
3127                                       struct iommu_resv_region *region)
3128 {
3129         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3130         unsigned long start, end;
3131
3132         start = IOVA_PFN(region->start);
3133         end   = IOVA_PFN(region->start + region->length - 1);
3134
3135         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3136 }
3137
3138 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3139                                          struct device *dev)
3140 {
3141         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3142         return dev_data->defer_attach;
3143 }
3144
3145 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3146 {
3147         struct protection_domain *dom = to_pdomain(domain);
3148
3149         domain_flush_tlb_pde(dom);
3150         domain_flush_complete(dom);
3151 }
3152
3153 static void amd_iommu_iotlb_range_add(struct iommu_domain *domain,
3154                                       unsigned long iova, size_t size)
3155 {
3156 }
3157
3158 const struct iommu_ops amd_iommu_ops = {
3159         .capable = amd_iommu_capable,
3160         .domain_alloc = amd_iommu_domain_alloc,
3161         .domain_free  = amd_iommu_domain_free,
3162         .attach_dev = amd_iommu_attach_device,
3163         .detach_dev = amd_iommu_detach_device,
3164         .map = amd_iommu_map,
3165         .unmap = amd_iommu_unmap,
3166         .map_sg = default_iommu_map_sg,
3167         .iova_to_phys = amd_iommu_iova_to_phys,
3168         .add_device = amd_iommu_add_device,
3169         .remove_device = amd_iommu_remove_device,
3170         .device_group = amd_iommu_device_group,
3171         .get_resv_regions = amd_iommu_get_resv_regions,
3172         .put_resv_regions = amd_iommu_put_resv_regions,
3173         .apply_resv_region = amd_iommu_apply_resv_region,
3174         .is_attach_deferred = amd_iommu_is_attach_deferred,
3175         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3176         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3177         .iotlb_range_add = amd_iommu_iotlb_range_add,
3178         .iotlb_sync = amd_iommu_flush_iotlb_all,
3179 };
3180
3181 /*****************************************************************************
3182  *
3183  * The next functions do a basic initialization of IOMMU for pass through
3184  * mode
3185  *
3186  * In passthrough mode the IOMMU is initialized and enabled but not used for
3187  * DMA-API translation.
3188  *
3189  *****************************************************************************/
3190
3191 /* IOMMUv2 specific functions */
3192 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3193 {
3194         return atomic_notifier_chain_register(&ppr_notifier, nb);
3195 }
3196 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3197
3198 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3199 {
3200         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3201 }
3202 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3203
3204 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3205 {
3206         struct protection_domain *domain = to_pdomain(dom);
3207         unsigned long flags;
3208
3209         spin_lock_irqsave(&domain->lock, flags);
3210
3211         /* Update data structure */
3212         domain->mode    = PAGE_MODE_NONE;
3213         domain->updated = true;
3214
3215         /* Make changes visible to IOMMUs */
3216         update_domain(domain);
3217
3218         /* Page-table is not visible to IOMMU anymore, so free it */
3219         free_pagetable(domain);
3220
3221         spin_unlock_irqrestore(&domain->lock, flags);
3222 }
3223 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3224
3225 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3226 {
3227         struct protection_domain *domain = to_pdomain(dom);
3228         unsigned long flags;
3229         int levels, ret;
3230
3231         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3232                 return -EINVAL;
3233
3234         /* Number of GCR3 table levels required */
3235         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3236                 levels += 1;
3237
3238         if (levels > amd_iommu_max_glx_val)
3239                 return -EINVAL;
3240
3241         spin_lock_irqsave(&domain->lock, flags);
3242
3243         /*
3244          * Save us all sanity checks whether devices already in the
3245          * domain support IOMMUv2. Just force that the domain has no
3246          * devices attached when it is switched into IOMMUv2 mode.
3247          */
3248         ret = -EBUSY;
3249         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3250                 goto out;
3251
3252         ret = -ENOMEM;
3253         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3254         if (domain->gcr3_tbl == NULL)
3255                 goto out;
3256
3257         domain->glx      = levels;
3258         domain->flags   |= PD_IOMMUV2_MASK;
3259         domain->updated  = true;
3260
3261         update_domain(domain);
3262
3263         ret = 0;
3264
3265 out:
3266         spin_unlock_irqrestore(&domain->lock, flags);
3267
3268         return ret;
3269 }
3270 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3271
3272 static int __flush_pasid(struct protection_domain *domain, int pasid,
3273                          u64 address, bool size)
3274 {
3275         struct iommu_dev_data *dev_data;
3276         struct iommu_cmd cmd;
3277         int i, ret;
3278
3279         if (!(domain->flags & PD_IOMMUV2_MASK))
3280                 return -EINVAL;
3281
3282         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3283
3284         /*
3285          * IOMMU TLB needs to be flushed before Device TLB to
3286          * prevent device TLB refill from IOMMU TLB
3287          */
3288         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3289                 if (domain->dev_iommu[i] == 0)
3290                         continue;
3291
3292                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3293                 if (ret != 0)
3294                         goto out;
3295         }
3296
3297         /* Wait until IOMMU TLB flushes are complete */
3298         domain_flush_complete(domain);
3299
3300         /* Now flush device TLBs */
3301         list_for_each_entry(dev_data, &domain->dev_list, list) {
3302                 struct amd_iommu *iommu;
3303                 int qdep;
3304
3305                 /*
3306                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3307                  * domain.
3308                  */
3309                 if (!dev_data->ats.enabled)
3310                         continue;
3311
3312                 qdep  = dev_data->ats.qdep;
3313                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3314
3315                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3316                                       qdep, address, size);
3317
3318                 ret = iommu_queue_command(iommu, &cmd);
3319                 if (ret != 0)
3320                         goto out;
3321         }
3322
3323         /* Wait until all device TLBs are flushed */
3324         domain_flush_complete(domain);
3325
3326         ret = 0;
3327
3328 out:
3329
3330         return ret;
3331 }
3332
3333 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3334                                   u64 address)
3335 {
3336         return __flush_pasid(domain, pasid, address, false);
3337 }
3338
3339 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3340                          u64 address)
3341 {
3342         struct protection_domain *domain = to_pdomain(dom);
3343         unsigned long flags;
3344         int ret;
3345
3346         spin_lock_irqsave(&domain->lock, flags);
3347         ret = __amd_iommu_flush_page(domain, pasid, address);
3348         spin_unlock_irqrestore(&domain->lock, flags);
3349
3350         return ret;
3351 }
3352 EXPORT_SYMBOL(amd_iommu_flush_page);
3353
3354 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3355 {
3356         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3357                              true);
3358 }
3359
3360 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3361 {
3362         struct protection_domain *domain = to_pdomain(dom);
3363         unsigned long flags;
3364         int ret;
3365
3366         spin_lock_irqsave(&domain->lock, flags);
3367         ret = __amd_iommu_flush_tlb(domain, pasid);
3368         spin_unlock_irqrestore(&domain->lock, flags);
3369
3370         return ret;
3371 }
3372 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3373
3374 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3375 {
3376         int index;
3377         u64 *pte;
3378
3379         while (true) {
3380
3381                 index = (pasid >> (9 * level)) & 0x1ff;
3382                 pte   = &root[index];
3383
3384                 if (level == 0)
3385                         break;
3386
3387                 if (!(*pte & GCR3_VALID)) {
3388                         if (!alloc)
3389                                 return NULL;
3390
3391                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3392                         if (root == NULL)
3393                                 return NULL;
3394
3395                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3396                 }
3397
3398                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3399
3400                 level -= 1;
3401         }
3402
3403         return pte;
3404 }
3405
3406 static int __set_gcr3(struct protection_domain *domain, int pasid,
3407                       unsigned long cr3)
3408 {
3409         u64 *pte;
3410
3411         if (domain->mode != PAGE_MODE_NONE)
3412                 return -EINVAL;
3413
3414         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3415         if (pte == NULL)
3416                 return -ENOMEM;
3417
3418         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3419
3420         return __amd_iommu_flush_tlb(domain, pasid);
3421 }
3422
3423 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3424 {
3425         u64 *pte;
3426
3427         if (domain->mode != PAGE_MODE_NONE)
3428                 return -EINVAL;
3429
3430         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3431         if (pte == NULL)
3432                 return 0;
3433
3434         *pte = 0;
3435
3436         return __amd_iommu_flush_tlb(domain, pasid);
3437 }
3438
3439 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3440                               unsigned long cr3)
3441 {
3442         struct protection_domain *domain = to_pdomain(dom);
3443         unsigned long flags;
3444         int ret;
3445
3446         spin_lock_irqsave(&domain->lock, flags);
3447         ret = __set_gcr3(domain, pasid, cr3);
3448         spin_unlock_irqrestore(&domain->lock, flags);
3449
3450         return ret;
3451 }
3452 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3453
3454 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3455 {
3456         struct protection_domain *domain = to_pdomain(dom);
3457         unsigned long flags;
3458         int ret;
3459
3460         spin_lock_irqsave(&domain->lock, flags);
3461         ret = __clear_gcr3(domain, pasid);
3462         spin_unlock_irqrestore(&domain->lock, flags);
3463
3464         return ret;
3465 }
3466 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3467
3468 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3469                            int status, int tag)
3470 {
3471         struct iommu_dev_data *dev_data;
3472         struct amd_iommu *iommu;
3473         struct iommu_cmd cmd;
3474
3475         dev_data = get_dev_data(&pdev->dev);
3476         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3477
3478         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3479                            tag, dev_data->pri_tlp);
3480
3481         return iommu_queue_command(iommu, &cmd);
3482 }
3483 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3484
3485 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3486 {
3487         struct protection_domain *pdomain;
3488
3489         pdomain = get_domain(&pdev->dev);
3490         if (IS_ERR(pdomain))
3491                 return NULL;
3492
3493         /* Only return IOMMUv2 domains */
3494         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3495                 return NULL;
3496
3497         return &pdomain->domain;
3498 }
3499 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3500
3501 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3502 {
3503         struct iommu_dev_data *dev_data;
3504
3505         if (!amd_iommu_v2_supported())
3506                 return;
3507
3508         dev_data = get_dev_data(&pdev->dev);
3509         dev_data->errata |= (1 << erratum);
3510 }
3511 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3512
3513 int amd_iommu_device_info(struct pci_dev *pdev,
3514                           struct amd_iommu_device_info *info)
3515 {
3516         int max_pasids;
3517         int pos;
3518
3519         if (pdev == NULL || info == NULL)
3520                 return -EINVAL;
3521
3522         if (!amd_iommu_v2_supported())
3523                 return -EINVAL;
3524
3525         memset(info, 0, sizeof(*info));
3526
3527         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3528         if (pos)
3529                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3530
3531         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3532         if (pos)
3533                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3534
3535         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3536         if (pos) {
3537                 int features;
3538
3539                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3540                 max_pasids = min(max_pasids, (1 << 20));
3541
3542                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3543                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3544
3545                 features = pci_pasid_features(pdev);
3546                 if (features & PCI_PASID_CAP_EXEC)
3547                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3548                 if (features & PCI_PASID_CAP_PRIV)
3549                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3550         }
3551
3552         return 0;
3553 }
3554 EXPORT_SYMBOL(amd_iommu_device_info);
3555
3556 #ifdef CONFIG_IRQ_REMAP
3557
3558 /*****************************************************************************
3559  *
3560  * Interrupt Remapping Implementation
3561  *
3562  *****************************************************************************/
3563
3564 static struct irq_chip amd_ir_chip;
3565
3566 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3567 {
3568         u64 dte;
3569
3570         dte     = amd_iommu_dev_table[devid].data[2];
3571         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3572         dte     |= iommu_virt_to_phys(table->table);
3573         dte     |= DTE_IRQ_REMAP_INTCTL;
3574         dte     |= DTE_IRQ_TABLE_LEN;
3575         dte     |= DTE_IRQ_REMAP_ENABLE;
3576
3577         amd_iommu_dev_table[devid].data[2] = dte;
3578 }
3579
3580 static struct irq_remap_table *get_irq_table(u16 devid)
3581 {
3582         struct irq_remap_table *table;
3583
3584         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3585                       "%s: no iommu for devid %x\n", __func__, devid))
3586                 return NULL;
3587
3588         table = irq_lookup_table[devid];
3589         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3590                 return NULL;
3591
3592         return table;
3593 }
3594
3595 static struct irq_remap_table *__alloc_irq_table(void)
3596 {
3597         struct irq_remap_table *table;
3598
3599         table = kzalloc(sizeof(*table), GFP_KERNEL);
3600         if (!table)
3601                 return NULL;
3602
3603         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3604         if (!table->table) {
3605                 kfree(table);
3606                 return NULL;
3607         }
3608         raw_spin_lock_init(&table->lock);
3609
3610         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3611                 memset(table->table, 0,
3612                        MAX_IRQS_PER_TABLE * sizeof(u32));
3613         else
3614                 memset(table->table, 0,
3615                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3616         return table;
3617 }
3618
3619 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3620                                   struct irq_remap_table *table)
3621 {
3622         irq_lookup_table[devid] = table;
3623         set_dte_irq_entry(devid, table);
3624         iommu_flush_dte(iommu, devid);
3625 }
3626
3627 static struct irq_remap_table *alloc_irq_table(u16 devid)
3628 {
3629         struct irq_remap_table *table = NULL;
3630         struct irq_remap_table *new_table = NULL;
3631         struct amd_iommu *iommu;
3632         unsigned long flags;
3633         u16 alias;
3634
3635         spin_lock_irqsave(&iommu_table_lock, flags);
3636
3637         iommu = amd_iommu_rlookup_table[devid];
3638         if (!iommu)
3639                 goto out_unlock;
3640
3641         table = irq_lookup_table[devid];
3642         if (table)
3643                 goto out_unlock;
3644
3645         alias = amd_iommu_alias_table[devid];
3646         table = irq_lookup_table[alias];
3647         if (table) {
3648                 set_remap_table_entry(iommu, devid, table);
3649                 goto out_wait;
3650         }
3651         spin_unlock_irqrestore(&iommu_table_lock, flags);
3652
3653         /* Nothing there yet, allocate new irq remapping table */
3654         new_table = __alloc_irq_table();
3655         if (!new_table)
3656                 return NULL;
3657
3658         spin_lock_irqsave(&iommu_table_lock, flags);
3659
3660         table = irq_lookup_table[devid];
3661         if (table)
3662                 goto out_unlock;
3663
3664         table = irq_lookup_table[alias];
3665         if (table) {
3666                 set_remap_table_entry(iommu, devid, table);
3667                 goto out_wait;
3668         }
3669
3670         table = new_table;
3671         new_table = NULL;
3672
3673         set_remap_table_entry(iommu, devid, table);
3674         if (devid != alias)
3675                 set_remap_table_entry(iommu, alias, table);
3676
3677 out_wait:
3678         iommu_completion_wait(iommu);
3679
3680 out_unlock:
3681         spin_unlock_irqrestore(&iommu_table_lock, flags);
3682
3683         if (new_table) {
3684                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3685                 kfree(new_table);
3686         }
3687         return table;
3688 }
3689
3690 static int alloc_irq_index(u16 devid, int count, bool align)
3691 {
3692         struct irq_remap_table *table;
3693         int index, c, alignment = 1;
3694         unsigned long flags;
3695         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3696
3697         if (!iommu)
3698                 return -ENODEV;
3699
3700         table = alloc_irq_table(devid);
3701         if (!table)
3702                 return -ENODEV;
3703
3704         if (align)
3705                 alignment = roundup_pow_of_two(count);
3706
3707         raw_spin_lock_irqsave(&table->lock, flags);
3708
3709         /* Scan table for free entries */
3710         for (index = ALIGN(table->min_index, alignment), c = 0;
3711              index < MAX_IRQS_PER_TABLE;) {
3712                 if (!iommu->irte_ops->is_allocated(table, index)) {
3713                         c += 1;
3714                 } else {
3715                         c     = 0;
3716                         index = ALIGN(index + 1, alignment);
3717                         continue;
3718                 }
3719
3720                 if (c == count) {
3721                         for (; c != 0; --c)
3722                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3723
3724                         index -= count - 1;
3725                         goto out;
3726                 }
3727
3728                 index++;
3729         }
3730
3731         index = -ENOSPC;
3732
3733 out:
3734         raw_spin_unlock_irqrestore(&table->lock, flags);
3735
3736         return index;
3737 }
3738
3739 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3740                           struct amd_ir_data *data)
3741 {
3742         struct irq_remap_table *table;
3743         struct amd_iommu *iommu;
3744         unsigned long flags;
3745         struct irte_ga *entry;
3746
3747         iommu = amd_iommu_rlookup_table[devid];
3748         if (iommu == NULL)
3749                 return -EINVAL;
3750
3751         table = get_irq_table(devid);
3752         if (!table)
3753                 return -ENOMEM;
3754
3755         raw_spin_lock_irqsave(&table->lock, flags);
3756
3757         entry = (struct irte_ga *)table->table;
3758         entry = &entry[index];
3759         entry->lo.fields_remap.valid = 0;
3760         entry->hi.val = irte->hi.val;
3761         entry->lo.val = irte->lo.val;
3762         entry->lo.fields_remap.valid = 1;
3763         if (data)
3764                 data->ref = entry;
3765
3766         raw_spin_unlock_irqrestore(&table->lock, flags);
3767
3768         iommu_flush_irt(iommu, devid);
3769         iommu_completion_wait(iommu);
3770
3771         return 0;
3772 }
3773
3774 static int modify_irte(u16 devid, int index, union irte *irte)
3775 {
3776         struct irq_remap_table *table;
3777         struct amd_iommu *iommu;
3778         unsigned long flags;
3779
3780         iommu = amd_iommu_rlookup_table[devid];
3781         if (iommu == NULL)
3782                 return -EINVAL;
3783
3784         table = get_irq_table(devid);
3785         if (!table)
3786                 return -ENOMEM;
3787
3788         raw_spin_lock_irqsave(&table->lock, flags);
3789         table->table[index] = irte->val;
3790         raw_spin_unlock_irqrestore(&table->lock, flags);
3791
3792         iommu_flush_irt(iommu, devid);
3793         iommu_completion_wait(iommu);
3794
3795         return 0;
3796 }
3797
3798 static void free_irte(u16 devid, int index)
3799 {
3800         struct irq_remap_table *table;
3801         struct amd_iommu *iommu;
3802         unsigned long flags;
3803
3804         iommu = amd_iommu_rlookup_table[devid];
3805         if (iommu == NULL)
3806                 return;
3807
3808         table = get_irq_table(devid);
3809         if (!table)
3810                 return;
3811
3812         raw_spin_lock_irqsave(&table->lock, flags);
3813         iommu->irte_ops->clear_allocated(table, index);
3814         raw_spin_unlock_irqrestore(&table->lock, flags);
3815
3816         iommu_flush_irt(iommu, devid);
3817         iommu_completion_wait(iommu);
3818 }
3819
3820 static void irte_prepare(void *entry,
3821                          u32 delivery_mode, u32 dest_mode,
3822                          u8 vector, u32 dest_apicid, int devid)
3823 {
3824         union irte *irte = (union irte *) entry;
3825
3826         irte->val                = 0;
3827         irte->fields.vector      = vector;
3828         irte->fields.int_type    = delivery_mode;
3829         irte->fields.destination = dest_apicid;
3830         irte->fields.dm          = dest_mode;
3831         irte->fields.valid       = 1;
3832 }
3833
3834 static void irte_ga_prepare(void *entry,
3835                             u32 delivery_mode, u32 dest_mode,
3836                             u8 vector, u32 dest_apicid, int devid)
3837 {
3838         struct irte_ga *irte = (struct irte_ga *) entry;
3839
3840         irte->lo.val                      = 0;
3841         irte->hi.val                      = 0;
3842         irte->lo.fields_remap.int_type    = delivery_mode;
3843         irte->lo.fields_remap.dm          = dest_mode;
3844         irte->hi.fields.vector            = vector;
3845         irte->lo.fields_remap.destination = dest_apicid;
3846         irte->lo.fields_remap.valid       = 1;
3847 }
3848
3849 static void irte_activate(void *entry, u16 devid, u16 index)
3850 {
3851         union irte *irte = (union irte *) entry;
3852
3853         irte->fields.valid = 1;
3854         modify_irte(devid, index, irte);
3855 }
3856
3857 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3858 {
3859         struct irte_ga *irte = (struct irte_ga *) entry;
3860
3861         irte->lo.fields_remap.valid = 1;
3862         modify_irte_ga(devid, index, irte, NULL);
3863 }
3864
3865 static void irte_deactivate(void *entry, u16 devid, u16 index)
3866 {
3867         union irte *irte = (union irte *) entry;
3868
3869         irte->fields.valid = 0;
3870         modify_irte(devid, index, irte);
3871 }
3872
3873 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3874 {
3875         struct irte_ga *irte = (struct irte_ga *) entry;
3876
3877         irte->lo.fields_remap.valid = 0;
3878         modify_irte_ga(devid, index, irte, NULL);
3879 }
3880
3881 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3882                               u8 vector, u32 dest_apicid)
3883 {
3884         union irte *irte = (union irte *) entry;
3885
3886         irte->fields.vector = vector;
3887         irte->fields.destination = dest_apicid;
3888         modify_irte(devid, index, irte);
3889 }
3890
3891 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3892                                  u8 vector, u32 dest_apicid)
3893 {
3894         struct irte_ga *irte = (struct irte_ga *) entry;
3895
3896         if (!irte->lo.fields_remap.guest_mode) {
3897                 irte->hi.fields.vector = vector;
3898                 irte->lo.fields_remap.destination = dest_apicid;
3899                 modify_irte_ga(devid, index, irte, NULL);
3900         }
3901 }
3902
3903 #define IRTE_ALLOCATED (~1U)
3904 static void irte_set_allocated(struct irq_remap_table *table, int index)
3905 {
3906         table->table[index] = IRTE_ALLOCATED;
3907 }
3908
3909 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3910 {
3911         struct irte_ga *ptr = (struct irte_ga *)table->table;
3912         struct irte_ga *irte = &ptr[index];
3913
3914         memset(&irte->lo.val, 0, sizeof(u64));
3915         memset(&irte->hi.val, 0, sizeof(u64));
3916         irte->hi.fields.vector = 0xff;
3917 }
3918
3919 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3920 {
3921         union irte *ptr = (union irte *)table->table;
3922         union irte *irte = &ptr[index];
3923
3924         return irte->val != 0;
3925 }
3926
3927 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3928 {
3929         struct irte_ga *ptr = (struct irte_ga *)table->table;
3930         struct irte_ga *irte = &ptr[index];
3931
3932         return irte->hi.fields.vector != 0;
3933 }
3934
3935 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3936 {
3937         table->table[index] = 0;
3938 }
3939
3940 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3941 {
3942         struct irte_ga *ptr = (struct irte_ga *)table->table;
3943         struct irte_ga *irte = &ptr[index];
3944
3945         memset(&irte->lo.val, 0, sizeof(u64));
3946         memset(&irte->hi.val, 0, sizeof(u64));
3947 }
3948
3949 static int get_devid(struct irq_alloc_info *info)
3950 {
3951         int devid = -1;
3952
3953         switch (info->type) {
3954         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3955                 devid     = get_ioapic_devid(info->ioapic_id);
3956                 break;
3957         case X86_IRQ_ALLOC_TYPE_HPET:
3958                 devid     = get_hpet_devid(info->hpet_id);
3959                 break;
3960         case X86_IRQ_ALLOC_TYPE_MSI:
3961         case X86_IRQ_ALLOC_TYPE_MSIX:
3962                 devid = get_device_id(&info->msi_dev->dev);
3963                 break;
3964         default:
3965                 BUG_ON(1);
3966                 break;
3967         }
3968
3969         return devid;
3970 }
3971
3972 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3973 {
3974         struct amd_iommu *iommu;
3975         int devid;
3976
3977         if (!info)
3978                 return NULL;
3979
3980         devid = get_devid(info);
3981         if (devid >= 0) {
3982                 iommu = amd_iommu_rlookup_table[devid];
3983                 if (iommu)
3984                         return iommu->ir_domain;
3985         }
3986
3987         return NULL;
3988 }
3989
3990 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3991 {
3992         struct amd_iommu *iommu;
3993         int devid;
3994
3995         if (!info)
3996                 return NULL;
3997
3998         switch (info->type) {
3999         case X86_IRQ_ALLOC_TYPE_MSI:
4000         case X86_IRQ_ALLOC_TYPE_MSIX:
4001                 devid = get_device_id(&info->msi_dev->dev);
4002                 if (devid < 0)
4003                         return NULL;
4004
4005                 iommu = amd_iommu_rlookup_table[devid];
4006                 if (iommu)
4007                         return iommu->msi_domain;
4008                 break;
4009         default:
4010                 break;
4011         }
4012
4013         return NULL;
4014 }
4015
4016 struct irq_remap_ops amd_iommu_irq_ops = {
4017         .prepare                = amd_iommu_prepare,
4018         .enable                 = amd_iommu_enable,
4019         .disable                = amd_iommu_disable,
4020         .reenable               = amd_iommu_reenable,
4021         .enable_faulting        = amd_iommu_enable_faulting,
4022         .get_ir_irq_domain      = get_ir_irq_domain,
4023         .get_irq_domain         = get_irq_domain,
4024 };
4025
4026 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4027                                        struct irq_cfg *irq_cfg,
4028                                        struct irq_alloc_info *info,
4029                                        int devid, int index, int sub_handle)
4030 {
4031         struct irq_2_irte *irte_info = &data->irq_2_irte;
4032         struct msi_msg *msg = &data->msi_entry;
4033         struct IO_APIC_route_entry *entry;
4034         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4035
4036         if (!iommu)
4037                 return;
4038
4039         data->irq_2_irte.devid = devid;
4040         data->irq_2_irte.index = index + sub_handle;
4041         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4042                                  apic->irq_dest_mode, irq_cfg->vector,
4043                                  irq_cfg->dest_apicid, devid);
4044
4045         switch (info->type) {
4046         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4047                 /* Setup IOAPIC entry */
4048                 entry = info->ioapic_entry;
4049                 info->ioapic_entry = NULL;
4050                 memset(entry, 0, sizeof(*entry));
4051                 entry->vector        = index;
4052                 entry->mask          = 0;
4053                 entry->trigger       = info->ioapic_trigger;
4054                 entry->polarity      = info->ioapic_polarity;
4055                 /* Mask level triggered irqs. */
4056                 if (info->ioapic_trigger)
4057                         entry->mask = 1;
4058                 break;
4059
4060         case X86_IRQ_ALLOC_TYPE_HPET:
4061         case X86_IRQ_ALLOC_TYPE_MSI:
4062         case X86_IRQ_ALLOC_TYPE_MSIX:
4063                 msg->address_hi = MSI_ADDR_BASE_HI;
4064                 msg->address_lo = MSI_ADDR_BASE_LO;
4065                 msg->data = irte_info->index;
4066                 break;
4067
4068         default:
4069                 BUG_ON(1);
4070                 break;
4071         }
4072 }
4073
4074 struct amd_irte_ops irte_32_ops = {
4075         .prepare = irte_prepare,
4076         .activate = irte_activate,
4077         .deactivate = irte_deactivate,
4078         .set_affinity = irte_set_affinity,
4079         .set_allocated = irte_set_allocated,
4080         .is_allocated = irte_is_allocated,
4081         .clear_allocated = irte_clear_allocated,
4082 };
4083
4084 struct amd_irte_ops irte_128_ops = {
4085         .prepare = irte_ga_prepare,
4086         .activate = irte_ga_activate,
4087         .deactivate = irte_ga_deactivate,
4088         .set_affinity = irte_ga_set_affinity,
4089         .set_allocated = irte_ga_set_allocated,
4090         .is_allocated = irte_ga_is_allocated,
4091         .clear_allocated = irte_ga_clear_allocated,
4092 };
4093
4094 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4095                                unsigned int nr_irqs, void *arg)
4096 {
4097         struct irq_alloc_info *info = arg;
4098         struct irq_data *irq_data;
4099         struct amd_ir_data *data = NULL;
4100         struct irq_cfg *cfg;
4101         int i, ret, devid;
4102         int index;
4103
4104         if (!info)
4105                 return -EINVAL;
4106         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4107             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4108                 return -EINVAL;
4109
4110         /*
4111          * With IRQ remapping enabled, don't need contiguous CPU vectors
4112          * to support multiple MSI interrupts.
4113          */
4114         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4115                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4116
4117         devid = get_devid(info);
4118         if (devid < 0)
4119                 return -EINVAL;
4120
4121         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4122         if (ret < 0)
4123                 return ret;
4124
4125         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4126                 struct irq_remap_table *table;
4127                 struct amd_iommu *iommu;
4128
4129                 table = alloc_irq_table(devid);
4130                 if (table) {
4131                         if (!table->min_index) {
4132                                 /*
4133                                  * Keep the first 32 indexes free for IOAPIC
4134                                  * interrupts.
4135                                  */
4136                                 table->min_index = 32;
4137                                 iommu = amd_iommu_rlookup_table[devid];
4138                                 for (i = 0; i < 32; ++i)
4139                                         iommu->irte_ops->set_allocated(table, i);
4140                         }
4141                         WARN_ON(table->min_index != 32);
4142                         index = info->ioapic_pin;
4143                 } else {
4144                         index = -ENOMEM;
4145                 }
4146         } else {
4147                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4148
4149                 index = alloc_irq_index(devid, nr_irqs, align);
4150         }
4151         if (index < 0) {
4152                 pr_warn("Failed to allocate IRTE\n");
4153                 ret = index;
4154                 goto out_free_parent;
4155         }
4156
4157         for (i = 0; i < nr_irqs; i++) {
4158                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4159                 cfg = irqd_cfg(irq_data);
4160                 if (!irq_data || !cfg) {
4161                         ret = -EINVAL;
4162                         goto out_free_data;
4163                 }
4164
4165                 ret = -ENOMEM;
4166                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4167                 if (!data)
4168                         goto out_free_data;
4169
4170                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4171                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4172                 else
4173                         data->entry = kzalloc(sizeof(struct irte_ga),
4174                                                      GFP_KERNEL);
4175                 if (!data->entry) {
4176                         kfree(data);
4177                         goto out_free_data;
4178                 }
4179
4180                 irq_data->hwirq = (devid << 16) + i;
4181                 irq_data->chip_data = data;
4182                 irq_data->chip = &amd_ir_chip;
4183                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4184                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4185         }
4186
4187         return 0;
4188
4189 out_free_data:
4190         for (i--; i >= 0; i--) {
4191                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4192                 if (irq_data)
4193                         kfree(irq_data->chip_data);
4194         }
4195         for (i = 0; i < nr_irqs; i++)
4196                 free_irte(devid, index + i);
4197 out_free_parent:
4198         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4199         return ret;
4200 }
4201
4202 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4203                                unsigned int nr_irqs)
4204 {
4205         struct irq_2_irte *irte_info;
4206         struct irq_data *irq_data;
4207         struct amd_ir_data *data;
4208         int i;
4209
4210         for (i = 0; i < nr_irqs; i++) {
4211                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4212                 if (irq_data && irq_data->chip_data) {
4213                         data = irq_data->chip_data;
4214                         irte_info = &data->irq_2_irte;
4215                         free_irte(irte_info->devid, irte_info->index);
4216                         kfree(data->entry);
4217                         kfree(data);
4218                 }
4219         }
4220         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4221 }
4222
4223 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4224                                struct amd_ir_data *ir_data,
4225                                struct irq_2_irte *irte_info,
4226                                struct irq_cfg *cfg);
4227
4228 static int irq_remapping_activate(struct irq_domain *domain,
4229                                   struct irq_data *irq_data, bool reserve)
4230 {
4231         struct amd_ir_data *data = irq_data->chip_data;
4232         struct irq_2_irte *irte_info = &data->irq_2_irte;
4233         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4234         struct irq_cfg *cfg = irqd_cfg(irq_data);
4235
4236         if (!iommu)
4237                 return 0;
4238
4239         iommu->irte_ops->activate(data->entry, irte_info->devid,
4240                                   irte_info->index);
4241         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4242         return 0;
4243 }
4244
4245 static void irq_remapping_deactivate(struct irq_domain *domain,
4246                                      struct irq_data *irq_data)
4247 {
4248         struct amd_ir_data *data = irq_data->chip_data;
4249         struct irq_2_irte *irte_info = &data->irq_2_irte;
4250         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4251
4252         if (iommu)
4253                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4254                                             irte_info->index);
4255 }
4256
4257 static const struct irq_domain_ops amd_ir_domain_ops = {
4258         .alloc = irq_remapping_alloc,
4259         .free = irq_remapping_free,
4260         .activate = irq_remapping_activate,
4261         .deactivate = irq_remapping_deactivate,
4262 };
4263
4264 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4265 {
4266         struct amd_iommu *iommu;
4267         struct amd_iommu_pi_data *pi_data = vcpu_info;
4268         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4269         struct amd_ir_data *ir_data = data->chip_data;
4270         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4271         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4272         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4273
4274         /* Note:
4275          * This device has never been set up for guest mode.
4276          * we should not modify the IRTE
4277          */
4278         if (!dev_data || !dev_data->use_vapic)
4279                 return 0;
4280
4281         pi_data->ir_data = ir_data;
4282
4283         /* Note:
4284          * SVM tries to set up for VAPIC mode, but we are in
4285          * legacy mode. So, we force legacy mode instead.
4286          */
4287         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4288                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4289                          __func__);
4290                 pi_data->is_guest_mode = false;
4291         }
4292
4293         iommu = amd_iommu_rlookup_table[irte_info->devid];
4294         if (iommu == NULL)
4295                 return -EINVAL;
4296
4297         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4298         if (pi_data->is_guest_mode) {
4299                 /* Setting */
4300                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4301                 irte->hi.fields.vector = vcpu_pi_info->vector;
4302                 irte->lo.fields_vapic.ga_log_intr = 1;
4303                 irte->lo.fields_vapic.guest_mode = 1;
4304                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4305
4306                 ir_data->cached_ga_tag = pi_data->ga_tag;
4307         } else {
4308                 /* Un-Setting */
4309                 struct irq_cfg *cfg = irqd_cfg(data);
4310
4311                 irte->hi.val = 0;
4312                 irte->lo.val = 0;
4313                 irte->hi.fields.vector = cfg->vector;
4314                 irte->lo.fields_remap.guest_mode = 0;
4315                 irte->lo.fields_remap.destination = cfg->dest_apicid;
4316                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4317                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4318
4319                 /*
4320                  * This communicates the ga_tag back to the caller
4321                  * so that it can do all the necessary clean up.
4322                  */
4323                 ir_data->cached_ga_tag = 0;
4324         }
4325
4326         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4327 }
4328
4329
4330 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4331                                struct amd_ir_data *ir_data,
4332                                struct irq_2_irte *irte_info,
4333                                struct irq_cfg *cfg)
4334 {
4335
4336         /*
4337          * Atomically updates the IRTE with the new destination, vector
4338          * and flushes the interrupt entry cache.
4339          */
4340         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4341                                       irte_info->index, cfg->vector,
4342                                       cfg->dest_apicid);
4343 }
4344
4345 static int amd_ir_set_affinity(struct irq_data *data,
4346                                const struct cpumask *mask, bool force)
4347 {
4348         struct amd_ir_data *ir_data = data->chip_data;
4349         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4350         struct irq_cfg *cfg = irqd_cfg(data);
4351         struct irq_data *parent = data->parent_data;
4352         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4353         int ret;
4354
4355         if (!iommu)
4356                 return -ENODEV;
4357
4358         ret = parent->chip->irq_set_affinity(parent, mask, force);
4359         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4360                 return ret;
4361
4362         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4363         /*
4364          * After this point, all the interrupts will start arriving
4365          * at the new destination. So, time to cleanup the previous
4366          * vector allocation.
4367          */
4368         send_cleanup_vector(cfg);
4369
4370         return IRQ_SET_MASK_OK_DONE;
4371 }
4372
4373 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4374 {
4375         struct amd_ir_data *ir_data = irq_data->chip_data;
4376
4377         *msg = ir_data->msi_entry;
4378 }
4379
4380 static struct irq_chip amd_ir_chip = {
4381         .name                   = "AMD-IR",
4382         .irq_ack                = ir_ack_apic_edge,
4383         .irq_set_affinity       = amd_ir_set_affinity,
4384         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4385         .irq_compose_msi_msg    = ir_compose_msi_msg,
4386 };
4387
4388 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4389 {
4390         struct fwnode_handle *fn;
4391
4392         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4393         if (!fn)
4394                 return -ENOMEM;
4395         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4396         irq_domain_free_fwnode(fn);
4397         if (!iommu->ir_domain)
4398                 return -ENOMEM;
4399
4400         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4401         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4402                                                              "AMD-IR-MSI",
4403                                                              iommu->index);
4404         return 0;
4405 }
4406
4407 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4408 {
4409         unsigned long flags;
4410         struct amd_iommu *iommu;
4411         struct irq_remap_table *table;
4412         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4413         int devid = ir_data->irq_2_irte.devid;
4414         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4415         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4416
4417         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4418             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4419                 return 0;
4420
4421         iommu = amd_iommu_rlookup_table[devid];
4422         if (!iommu)
4423                 return -ENODEV;
4424
4425         table = get_irq_table(devid);
4426         if (!table)
4427                 return -ENODEV;
4428
4429         raw_spin_lock_irqsave(&table->lock, flags);
4430
4431         if (ref->lo.fields_vapic.guest_mode) {
4432                 if (cpu >= 0)
4433                         ref->lo.fields_vapic.destination = cpu;
4434                 ref->lo.fields_vapic.is_run = is_run;
4435                 barrier();
4436         }
4437
4438         raw_spin_unlock_irqrestore(&table->lock, flags);
4439
4440         iommu_flush_irt(iommu, devid);
4441         iommu_completion_wait(iommu);
4442         return 0;
4443 }
4444 EXPORT_SYMBOL(amd_iommu_update_ga);
4445 #endif