drivers/gpu/drm/radeon/radeon.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __RADEON_H__
  29 #define __RADEON_H__
  30
  31 /* TODO: Here are things that needs to be done :
  32  *      - surface allocator & initializer : (bit like scratch reg) should
  33  *        initialize HDP_ stuff on RS600, R600, R700 hw, well anythings
  34  *        related to surface
  35  *      - WB : write back stuff (do it bit like scratch reg things)
  36  *      - Vblank : look at Jesse's rework and what we should do
  37  *      - r600/r700: gart & cp
  38  *      - cs : clean cs ioctl use bitmap & things like that.
  39  *      - power management stuff
  40  *      - Barrier in gart code
  41  *      - Unmappabled vram ?
  42  *      - TESTING, TESTING, TESTING
  43  */
  44
  45 /* Initialization path:
  46  *  We expect that acceleration initialization might fail for various
  47  *  reasons even thought we work hard to make it works on most
  48  *  configurations. In order to still have a working userspace in such
  49  *  situation the init path must succeed up to the memory controller
  50  *  initialization point. Failure before this point are considered as
  51  *  fatal error. Here is the init callchain :
  52  *      radeon_device_init  perform common structure, mutex initialization
  53  *      asic_init           setup the GPU memory layout and perform all
  54  *                          one time initialization (failure in this
  55  *                          function are considered fatal)
  56  *      asic_startup        setup the GPU acceleration, in order to
  57  *                          follow guideline the first thing this
  58  *                          function should do is setting the GPU
  59  *                          memory controller (only MC setup failure
  60  *                          are considered as fatal)
  61  */
  62
  63 #include <asm/atomic.h>
  64 #include <linux/wait.h>
  65 #include <linux/list.h>
  66 #include <linux/kref.h>
  67
  68 #include <ttm/ttm_bo_api.h>
  69 #include <ttm/ttm_bo_driver.h>
  70 #include <ttm/ttm_placement.h>
  71 #include <ttm/ttm_module.h>
  72
  73 #include "radeon_family.h"
  74 #include "radeon_mode.h"
  75 #include "radeon_reg.h"
  76
  77 /*
  78  * Modules parameters.
  79  */
  80 extern int radeon_no_wb;
  81 extern int radeon_modeset;
  82 extern int radeon_dynclks;
  83 extern int radeon_r4xx_atom;
  84 extern int radeon_agpmode;
  85 extern int radeon_vram_limit;
  86 extern int radeon_gart_size;
  87 extern int radeon_benchmarking;
  88 extern int radeon_testing;
  89 extern int radeon_connector_table;
  90 extern int radeon_tv;
  91 extern int radeon_new_pll;
  92 extern int radeon_audio;
  93 extern int radeon_disp_priority;
  94 extern int radeon_hw_i2c;
  95
  96 /*
  97  * Copy from radeon_drv.h so we don't have to include both and have conflicting
  98  * symbol;
  99  */
 100 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
 101 #define RADEON_FENCE_JIFFIES_TIMEOUT    (HZ / 2)
 102 /* RADEON_IB_POOL_SIZE must be a power of 2 */
 103 #define RADEON_IB_POOL_SIZE             16
 104 #define RADEON_DEBUGFS_MAX_NUM_FILES    32
 105 #define RADEONFB_CONN_LIMIT             4
 106 #define RADEON_BIOS_NUM_SCRATCH         8
 107
 108 /*
 109  * Errata workarounds.
 110  */
 111 enum radeon_pll_errata {
 112         CHIP_ERRATA_R300_CG             = 0x00000001,
 113         CHIP_ERRATA_PLL_DUMMYREADS      = 0x00000002,
 114         CHIP_ERRATA_PLL_DELAY           = 0x00000004
 115 };
 116
 117
 118 struct radeon_device;
 119
 120
 121 /*
 122  * BIOS.
 123  */
 124 #define ATRM_BIOS_PAGE 4096
 125
 126 #if defined(CONFIG_VGA_SWITCHEROO)
 127 bool radeon_atrm_supported(struct pci_dev *pdev);
 128 int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len);
 129 #else
 130 static inline bool radeon_atrm_supported(struct pci_dev *pdev)
 131 {
 132         return false;
 133 }
 134
 135 static inline int radeon_atrm_get_bios_chunk(uint8_t *bios, int offset, int len){
 136         return -EINVAL;
 137 }
 138 #endif
 139 bool radeon_get_bios(struct radeon_device *rdev);
 140
 141
 142 /*
 143  * Dummy page
 144  */
 145 struct radeon_dummy_page {
 146         struct page     *page;
 147         dma_addr_t      addr;
 148 };
 149 int radeon_dummy_page_init(struct radeon_device *rdev);
 150 void radeon_dummy_page_fini(struct radeon_device *rdev);
 151
 152
 153 /*
 154  * Clocks
 155  */
 156 struct radeon_clock {
 157         struct radeon_pll p1pll;
 158         struct radeon_pll p2pll;
 159         struct radeon_pll dcpll;
 160         struct radeon_pll spll;
 161         struct radeon_pll mpll;
 162         /* 10 Khz units */
 163         uint32_t default_mclk;
 164         uint32_t default_sclk;
 165         uint32_t default_dispclk;
 166         uint32_t dp_extclk;
 167 };
 168
 169 /*
 170  * Power management
 171  */
 172 int radeon_pm_init(struct radeon_device *rdev);
 173 void radeon_pm_fini(struct radeon_device *rdev);
 174 void radeon_pm_compute_clocks(struct radeon_device *rdev);
 175 void radeon_pm_suspend(struct radeon_device *rdev);
 176 void radeon_pm_resume(struct radeon_device *rdev);
 177 void radeon_combios_get_power_modes(struct radeon_device *rdev);
 178 void radeon_atombios_get_power_modes(struct radeon_device *rdev);
 179
 180 /*
 181  * Fences.
 182  */
 183 struct radeon_fence_driver {
 184         uint32_t                        scratch_reg;
 185         atomic_t                        seq;
 186         uint32_t                        last_seq;
 187         unsigned long                   last_jiffies;
 188         unsigned long                   last_timeout;
 189         wait_queue_head_t               queue;
 190         rwlock_t                        lock;
 191         struct list_head                created;
 192         struct list_head                emited;
 193         struct list_head                signaled;
 194         bool                            initialized;
 195 };
 196
 197 struct radeon_fence {
 198         struct radeon_device            *rdev;
 199         struct kref                     kref;
 200         struct list_head                list;
 201         /* protected by radeon_fence.lock */
 202         uint32_t                        seq;
 203         bool                            emited;
 204         bool                            signaled;
 205 };
 206
 207 int radeon_fence_driver_init(struct radeon_device *rdev);
 208 void radeon_fence_driver_fini(struct radeon_device *rdev);
 209 int radeon_fence_create(struct radeon_device *rdev, struct radeon_fence **fence);
 210 int radeon_fence_emit(struct radeon_device *rdev, struct radeon_fence *fence);
 211 void radeon_fence_process(struct radeon_device *rdev);
 212 bool radeon_fence_signaled(struct radeon_fence *fence);
 213 int radeon_fence_wait(struct radeon_fence *fence, bool interruptible);
 214 int radeon_fence_wait_next(struct radeon_device *rdev);
 215 int radeon_fence_wait_last(struct radeon_device *rdev);
 216 struct radeon_fence *radeon_fence_ref(struct radeon_fence *fence);
 217 void radeon_fence_unref(struct radeon_fence **fence);
 218
 219 /*
 220  * Tiling registers
 221  */
 222 struct radeon_surface_reg {
 223         struct radeon_bo *bo;
 224 };
 225
 226 #define RADEON_GEM_MAX_SURFACES 8
 227
 228 /*
 229  * TTM.
 230  */
 231 struct radeon_mman {
 232         struct ttm_bo_global_ref        bo_global_ref;
 233         struct ttm_global_reference     mem_global_ref;
 234         struct ttm_bo_device            bdev;
 235         bool                            mem_global_referenced;
 236         bool                            initialized;
 237 };
 238
 239 struct radeon_bo {
 240         /* Protected by gem.mutex */
 241         struct list_head                list;
 242         /* Protected by tbo.reserved */
 243         u32                             placements[3];
 244         struct ttm_placement            placement;
 245         struct ttm_buffer_object        tbo;
 246         struct ttm_bo_kmap_obj          kmap;
 247         unsigned                        pin_count;
 248         void                            *kptr;
 249         u32                             tiling_flags;
 250         u32                             pitch;
 251         int                             surface_reg;
 252         /* Constant after initialization */
 253         struct radeon_device            *rdev;
 254         struct drm_gem_object           *gobj;
 255 };
 256
 257 struct radeon_bo_list {
 258         struct list_head        list;
 259         struct radeon_bo        *bo;
 260         uint64_t                gpu_offset;
 261         unsigned                rdomain;
 262         unsigned                wdomain;
 263         u32                     tiling_flags;
 264 };
 265
 266 /*
 267  * GEM objects.
 268  */
 269 struct radeon_gem {
 270         struct mutex            mutex;
 271         struct list_head        objects;
 272 };
 273
 274 int radeon_gem_init(struct radeon_device *rdev);
 275 void radeon_gem_fini(struct radeon_device *rdev);
 276 int radeon_gem_object_create(struct radeon_device *rdev, int size,
 277                                 int alignment, int initial_domain,
 278                                 bool discardable, bool kernel,
 279                                 struct drm_gem_object **obj);
 280 int radeon_gem_object_pin(struct drm_gem_object *obj, uint32_t pin_domain,
 281                           uint64_t *gpu_addr);
 282 void radeon_gem_object_unpin(struct drm_gem_object *obj);
 283
 284
 285 /*
 286  * GART structures, functions & helpers
 287  */
 288 struct radeon_mc;
 289
 290 struct radeon_gart_table_ram {
 291         volatile uint32_t               *ptr;
 292 };
 293
 294 struct radeon_gart_table_vram {
 295         struct radeon_bo                *robj;
 296         volatile uint32_t               *ptr;
 297 };
 298
 299 union radeon_gart_table {
 300         struct radeon_gart_table_ram    ram;
 301         struct radeon_gart_table_vram   vram;
 302 };
 303
 304 #define RADEON_GPU_PAGE_SIZE 4096
 305 #define RADEON_GPU_PAGE_MASK (RADEON_GPU_PAGE_SIZE - 1)
 306
 307 struct radeon_gart {
 308         dma_addr_t                      table_addr;
 309         unsigned                        num_gpu_pages;
 310         unsigned                        num_cpu_pages;
 311         unsigned                        table_size;
 312         union radeon_gart_table         table;
 313         struct page                     **pages;
 314         dma_addr_t                      *pages_addr;
 315         bool                            ready;
 316 };
 317
 318 int radeon_gart_table_ram_alloc(struct radeon_device *rdev);
 319 void radeon_gart_table_ram_free(struct radeon_device *rdev);
 320 int radeon_gart_table_vram_alloc(struct radeon_device *rdev);
 321 void radeon_gart_table_vram_free(struct radeon_device *rdev);
 322 int radeon_gart_init(struct radeon_device *rdev);
 323 void radeon_gart_fini(struct radeon_device *rdev);
 324 void radeon_gart_unbind(struct radeon_device *rdev, unsigned offset,
 325                         int pages);
 326 int radeon_gart_bind(struct radeon_device *rdev, unsigned offset,
 327                      int pages, struct page **pagelist);
 328
 329
 330 /*
 331  * GPU MC structures, functions & helpers
 332  */
 333 struct radeon_mc {
 334         resource_size_t         aper_size;
 335         resource_size_t         aper_base;
 336         resource_size_t         agp_base;
 337         /* for some chips with <= 32MB we need to lie
 338          * about vram size near mc fb location */
 339         u64                     mc_vram_size;
 340         u64                     visible_vram_size;
 341         u64                     gtt_size;
 342         u64                     gtt_start;
 343         u64                     gtt_end;
 344         u64                     vram_start;
 345         u64                     vram_end;
 346         unsigned                vram_width;
 347         u64                     real_vram_size;
 348         int                     vram_mtrr;
 349         bool                    vram_is_ddr;
 350         bool                    igp_sideport_enabled;
 351 };
 352
 353 bool radeon_combios_sideport_present(struct radeon_device *rdev);
 354 bool radeon_atombios_sideport_present(struct radeon_device *rdev);
 355
 356 /*
 357  * GPU scratch registers structures, functions & helpers
 358  */
 359 struct radeon_scratch {
 360         unsigned                num_reg;
 361         bool                    free[32];
 362         uint32_t                reg[32];
 363 };
 364
 365 int radeon_scratch_get(struct radeon_device *rdev, uint32_t *reg);
 366 void radeon_scratch_free(struct radeon_device *rdev, uint32_t reg);
 367
 368
 369 /*
 370  * IRQS.
 371  */
 372 struct radeon_irq {
 373         bool            installed;
 374         bool            sw_int;
 375         /* FIXME: use a define max crtc rather than hardcode it */
 376         bool            crtc_vblank_int[6];
 377         wait_queue_head_t       vblank_queue;
 378         /* FIXME: use defines for max hpd/dacs */
 379         bool            hpd[6];
 380         bool            gui_idle;
 381         bool            gui_idle_acked;
 382         wait_queue_head_t       idle_queue;
 383         /* FIXME: use defines for max HDMI blocks */
 384         bool            hdmi[2];
 385         spinlock_t sw_lock;
 386         int sw_refcount;
 387 };
 388
 389 int radeon_irq_kms_init(struct radeon_device *rdev);
 390 void radeon_irq_kms_fini(struct radeon_device *rdev);
 391 void radeon_irq_kms_sw_irq_get(struct radeon_device *rdev);
 392 void radeon_irq_kms_sw_irq_put(struct radeon_device *rdev);
 393
 394 /*
 395  * CP & ring.
 396  */
 397 struct radeon_ib {
 398         struct list_head        list;
 399         unsigned                idx;
 400         uint64_t                gpu_addr;
 401         struct radeon_fence     *fence;
 402         uint32_t                *ptr;
 403         uint32_t                length_dw;
 404         bool                    free;
 405 };
 406
 407 /*
 408  * locking -
 409  * mutex protects scheduled_ibs, ready, alloc_bm
 410  */
 411 struct radeon_ib_pool {
 412         struct mutex            mutex;
 413         struct radeon_bo        *robj;
 414         struct list_head        bogus_ib;
 415         struct radeon_ib        ibs[RADEON_IB_POOL_SIZE];
 416         bool                    ready;
 417         unsigned                head_id;
 418 };
 419
 420 struct radeon_cp {
 421         struct radeon_bo        *ring_obj;
 422         volatile uint32_t       *ring;
 423         unsigned                rptr;
 424         unsigned                wptr;
 425         unsigned                wptr_old;
 426         unsigned                ring_size;
 427         unsigned                ring_free_dw;
 428         int                     count_dw;
 429         uint64_t                gpu_addr;
 430         uint32_t                align_mask;
 431         uint32_t                ptr_mask;
 432         struct mutex            mutex;
 433         bool                    ready;
 434 };
 435
 436 /*
 437  * R6xx+ IH ring
 438  */
 439 struct r600_ih {
 440         struct radeon_bo        *ring_obj;
 441         volatile uint32_t       *ring;
 442         unsigned                rptr;
 443         unsigned                wptr;
 444         unsigned                wptr_old;
 445         unsigned                ring_size;
 446         uint64_t                gpu_addr;
 447         uint32_t                ptr_mask;
 448         spinlock_t              lock;
 449         bool                    enabled;
 450 };
 451
 452 struct r600_blit {
 453         struct mutex            mutex;
 454         struct radeon_bo        *shader_obj;
 455         u64 shader_gpu_addr;
 456         u32 vs_offset, ps_offset;
 457         u32 state_offset;
 458         u32 state_len;
 459         u32 vb_used, vb_total;
 460         struct radeon_ib *vb_ib;
 461 };
 462
 463 int radeon_ib_get(struct radeon_device *rdev, struct radeon_ib **ib);
 464 void radeon_ib_free(struct radeon_device *rdev, struct radeon_ib **ib);
 465 int radeon_ib_schedule(struct radeon_device *rdev, struct radeon_ib *ib);
 466 int radeon_ib_pool_init(struct radeon_device *rdev);
 467 void radeon_ib_pool_fini(struct radeon_device *rdev);
 468 int radeon_ib_test(struct radeon_device *rdev);
 469 extern void radeon_ib_bogus_add(struct radeon_device *rdev, struct radeon_ib *ib);
 470 /* Ring access between begin & end cannot sleep */
 471 void radeon_ring_free_size(struct radeon_device *rdev);
 472 int radeon_ring_alloc(struct radeon_device *rdev, unsigned ndw);
 473 int radeon_ring_lock(struct radeon_device *rdev, unsigned ndw);
 474 void radeon_ring_commit(struct radeon_device *rdev);
 475 void radeon_ring_unlock_commit(struct radeon_device *rdev);
 476 void radeon_ring_unlock_undo(struct radeon_device *rdev);
 477 int radeon_ring_test(struct radeon_device *rdev);
 478 int radeon_ring_init(struct radeon_device *rdev, unsigned ring_size);
 479 void radeon_ring_fini(struct radeon_device *rdev);
 480
 481
 482 /*
 483  * CS.
 484  */
 485 struct radeon_cs_reloc {
 486         struct drm_gem_object           *gobj;
 487         struct radeon_bo                *robj;
 488         struct radeon_bo_list           lobj;
 489         uint32_t                        handle;
 490         uint32_t                        flags;
 491 };
 492
 493 struct radeon_cs_chunk {
 494         uint32_t                chunk_id;
 495         uint32_t                length_dw;
 496         int kpage_idx[2];
 497         uint32_t                *kpage[2];
 498         uint32_t                *kdata;
 499         void __user *user_ptr;
 500         int last_copied_page;
 501         int last_page_index;
 502 };
 503
 504 struct radeon_cs_parser {
 505         struct device           *dev;
 506         struct radeon_device    *rdev;
 507         struct drm_file         *filp;
 508         /* chunks */
 509         unsigned                nchunks;
 510         struct radeon_cs_chunk  *chunks;
 511         uint64_t                *chunks_array;
 512         /* IB */
 513         unsigned                idx;
 514         /* relocations */
 515         unsigned                nrelocs;
 516         struct radeon_cs_reloc  *relocs;
 517         struct radeon_cs_reloc  **relocs_ptr;
 518         struct list_head        validated;
 519         /* indices of various chunks */
 520         int                     chunk_ib_idx;
 521         int                     chunk_relocs_idx;
 522         struct radeon_ib        *ib;
 523         void                    *track;
 524         unsigned                family;
 525         int parser_error;
 526 };
 527
 528 extern int radeon_cs_update_pages(struct radeon_cs_parser *p, int pg_idx);
 529 extern int radeon_cs_finish_pages(struct radeon_cs_parser *p);
 530
 531
 532 static inline u32 radeon_get_ib_value(struct radeon_cs_parser *p, int idx)
 533 {
 534         struct radeon_cs_chunk *ibc = &p->chunks[p->chunk_ib_idx];
 535         u32 pg_idx, pg_offset;
 536         u32 idx_value = 0;
 537         int new_page;
 538
 539         pg_idx = (idx * 4) / PAGE_SIZE;
 540         pg_offset = (idx * 4) % PAGE_SIZE;
 541
 542         if (ibc->kpage_idx[0] == pg_idx)
 543                 return ibc->kpage[0][pg_offset/4];
 544         if (ibc->kpage_idx[1] == pg_idx)
 545                 return ibc->kpage[1][pg_offset/4];
 546
 547         new_page = radeon_cs_update_pages(p, pg_idx);
 548         if (new_page < 0) {
 549                 p->parser_error = new_page;
 550                 return 0;
 551         }
 552
 553         idx_value = ibc->kpage[new_page][pg_offset/4];
 554         return idx_value;
 555 }
 556
 557 struct radeon_cs_packet {
 558         unsigned        idx;
 559         unsigned        type;
 560         unsigned        reg;
 561         unsigned        opcode;
 562         int             count;
 563         unsigned        one_reg_wr;
 564 };
 565
 566 typedef int (*radeon_packet0_check_t)(struct radeon_cs_parser *p,
 567                                       struct radeon_cs_packet *pkt,
 568                                       unsigned idx, unsigned reg);
 569 typedef int (*radeon_packet3_check_t)(struct radeon_cs_parser *p,
 570                                       struct radeon_cs_packet *pkt);
 571
 572
 573 /*
 574  * AGP
 575  */
 576 int radeon_agp_init(struct radeon_device *rdev);
 577 void radeon_agp_resume(struct radeon_device *rdev);
 578 void radeon_agp_fini(struct radeon_device *rdev);
 579
 580
 581 /*
 582  * Writeback
 583  */
 584 struct radeon_wb {
 585         struct radeon_bo        *wb_obj;
 586         volatile uint32_t       *wb;
 587         uint64_t                gpu_addr;
 588 };
 589
 590 /**
 591  * struct radeon_pm - power management datas
 592  * @max_bandwidth:      maximum bandwidth the gpu has (MByte/s)
 593  * @igp_sideport_mclk:  sideport memory clock Mhz (rs690,rs740,rs780,rs880)
 594  * @igp_system_mclk:    system clock Mhz (rs690,rs740,rs780,rs880)
 595  * @igp_ht_link_clk:    ht link clock Mhz (rs690,rs740,rs780,rs880)
 596  * @igp_ht_link_width:  ht link width in bits (rs690,rs740,rs780,rs880)
 597  * @k8_bandwidth:       k8 bandwidth the gpu has (MByte/s) (IGP)
 598  * @sideport_bandwidth: sideport bandwidth the gpu has (MByte/s) (IGP)
 599  * @ht_bandwidth:       ht bandwidth the gpu has (MByte/s) (IGP)
 600  * @core_bandwidth:     core GPU bandwidth the gpu has (MByte/s) (IGP)
 601  * @sclk:               GPU clock Mhz (core bandwith depends of this clock)
 602  * @needed_bandwidth:   current bandwidth needs
 603  *
 604  * It keeps track of various data needed to take powermanagement decision.
 605  * Bandwith need is used to determine minimun clock of the GPU and memory.
 606  * Equation between gpu/memory clock and available bandwidth is hw dependent
 607  * (type of memory, bus size, efficiency, ...)
 608  */
 609
 610 enum radeon_pm_method {
 611         PM_METHOD_PROFILE,
 612         PM_METHOD_DYNPM,
 613 };
 614
 615 enum radeon_dynpm_state {
 616         DYNPM_STATE_DISABLED,
 617         DYNPM_STATE_MINIMUM,
 618         DYNPM_STATE_PAUSED,
 619         DYNPM_STATE_ACTIVE
 620 };
 621 enum radeon_dynpm_action {
 622         DYNPM_ACTION_NONE,
 623         DYNPM_ACTION_MINIMUM,
 624         DYNPM_ACTION_DOWNCLOCK,
 625         DYNPM_ACTION_UPCLOCK,
 626         DYNPM_ACTION_DEFAULT
 627 };
 628
 629 enum radeon_voltage_type {
 630         VOLTAGE_NONE = 0,
 631         VOLTAGE_GPIO,
 632         VOLTAGE_VDDC,
 633         VOLTAGE_SW
 634 };
 635
 636 enum radeon_pm_state_type {
 637         POWER_STATE_TYPE_DEFAULT,
 638         POWER_STATE_TYPE_POWERSAVE,
 639         POWER_STATE_TYPE_BATTERY,
 640         POWER_STATE_TYPE_BALANCED,
 641         POWER_STATE_TYPE_PERFORMANCE,
 642 };
 643
 644 enum radeon_pm_profile_type {
 645         PM_PROFILE_DEFAULT,
 646         PM_PROFILE_AUTO,
 647         PM_PROFILE_LOW,
 648         PM_PROFILE_HIGH,
 649 };
 650
 651 #define PM_PROFILE_DEFAULT_IDX 0
 652 #define PM_PROFILE_LOW_SH_IDX  1
 653 #define PM_PROFILE_HIGH_SH_IDX 2
 654 #define PM_PROFILE_LOW_MH_IDX  3
 655 #define PM_PROFILE_HIGH_MH_IDX 4
 656 #define PM_PROFILE_MAX         5
 657
 658 struct radeon_pm_profile {
 659         int dpms_off_ps_idx;
 660         int dpms_on_ps_idx;
 661         int dpms_off_cm_idx;
 662         int dpms_on_cm_idx;
 663 };
 664
 665 struct radeon_voltage {
 666         enum radeon_voltage_type type;
 667         /* gpio voltage */
 668         struct radeon_gpio_rec gpio;
 669         u32 delay; /* delay in usec from voltage drop to sclk change */
 670         bool active_high; /* voltage drop is active when bit is high */
 671         /* VDDC voltage */
 672         u8 vddc_id; /* index into vddc voltage table */
 673         u8 vddci_id; /* index into vddci voltage table */
 674         bool vddci_enabled;
 675         /* r6xx+ sw */
 676         u32 voltage;
 677 };
 678
 679 /* clock mode flags */
 680 #define RADEON_PM_MODE_NO_DISPLAY          (1 << 0)
 681
 682 struct radeon_pm_clock_info {
 683         /* memory clock */
 684         u32 mclk;
 685         /* engine clock */
 686         u32 sclk;
 687         /* voltage info */
 688         struct radeon_voltage voltage;
 689         /* standardized clock flags */
 690         u32 flags;
 691 };
 692
 693 /* state flags */
 694 #define RADEON_PM_STATE_SINGLE_DISPLAY_ONLY (1 << 0)
 695
 696 struct radeon_power_state {
 697         enum radeon_pm_state_type type;
 698         /* XXX: use a define for num clock modes */
 699         struct radeon_pm_clock_info clock_info[8];
 700         /* number of valid clock modes in this power state */
 701         int num_clock_modes;
 702         struct radeon_pm_clock_info *default_clock_mode;
 703         /* standardized state flags */
 704         u32 flags;
 705         u32 misc; /* vbios specific flags */
 706         u32 misc2; /* vbios specific flags */
 707         int pcie_lanes; /* pcie lanes */
 708 };
 709
 710 /*
 711  * Some modes are overclocked by very low value, accept them
 712  */
 713 #define RADEON_MODE_OVERCLOCK_MARGIN 500 /* 5 MHz */
 714
 715 struct radeon_pm {
 716         struct mutex            mutex;
 717         u32                     active_crtcs;
 718         int                     active_crtc_count;
 719         int                     req_vblank;
 720         bool                    vblank_sync;
 721         bool                    gui_idle;
 722         fixed20_12              max_bandwidth;
 723         fixed20_12              igp_sideport_mclk;
 724         fixed20_12              igp_system_mclk;
 725         fixed20_12              igp_ht_link_clk;
 726         fixed20_12              igp_ht_link_width;
 727         fixed20_12              k8_bandwidth;
 728         fixed20_12              sideport_bandwidth;
 729         fixed20_12              ht_bandwidth;
 730         fixed20_12              core_bandwidth;
 731         fixed20_12              sclk;
 732         fixed20_12              mclk;
 733         fixed20_12              needed_bandwidth;
 734         /* XXX: use a define for num power modes */
 735         struct radeon_power_state power_state[8];
 736         /* number of valid power states */
 737         int                     num_power_states;
 738         int                     current_power_state_index;
 739         int                     current_clock_mode_index;
 740         int                     requested_power_state_index;
 741         int                     requested_clock_mode_index;
 742         int                     default_power_state_index;
 743         u32                     current_sclk;
 744         u32                     current_mclk;
 745         struct radeon_i2c_chan *i2c_bus;
 746         /* selected pm method */
 747         enum radeon_pm_method     pm_method;
 748         /* dynpm power management */
 749         struct delayed_work     dynpm_idle_work;
 750         enum radeon_dynpm_state dynpm_state;
 751         enum radeon_dynpm_action        dynpm_planned_action;
 752         unsigned long           dynpm_action_timeout;
 753         bool                    dynpm_can_upclock;
 754         bool                    dynpm_can_downclock;
 755         /* profile-based power management */
 756         enum radeon_pm_profile_type profile;
 757         int                     profile_index;
 758         struct radeon_pm_profile profiles[PM_PROFILE_MAX];
 759 };
 760
 761
 762 /*
 763  * Benchmarking
 764  */
 765 void radeon_benchmark(struct radeon_device *rdev);
 766
 767
 768 /*
 769  * Testing
 770  */
 771 void radeon_test_moves(struct radeon_device *rdev);
 772
 773
 774 /*
 775  * Debugfs
 776  */
 777 int radeon_debugfs_add_files(struct radeon_device *rdev,
 778                              struct drm_info_list *files,
 779                              unsigned nfiles);
 780 int radeon_debugfs_fence_init(struct radeon_device *rdev);
 781
 782
 783 /*
 784  * ASIC specific functions.
 785  */
 786 struct radeon_asic {
 787         int (*init)(struct radeon_device *rdev);
 788         void (*fini)(struct radeon_device *rdev);
 789         int (*resume)(struct radeon_device *rdev);
 790         int (*suspend)(struct radeon_device *rdev);
 791         void (*vga_set_state)(struct radeon_device *rdev, bool state);
 792         bool (*gpu_is_lockup)(struct radeon_device *rdev);
 793         int (*asic_reset)(struct radeon_device *rdev);
 794         void (*gart_tlb_flush)(struct radeon_device *rdev);
 795         int (*gart_set_page)(struct radeon_device *rdev, int i, uint64_t addr);
 796         int (*cp_init)(struct radeon_device *rdev, unsigned ring_size);
 797         void (*cp_fini)(struct radeon_device *rdev);
 798         void (*cp_disable)(struct radeon_device *rdev);
 799         void (*cp_commit)(struct radeon_device *rdev);
 800         void (*ring_start)(struct radeon_device *rdev);
 801         int (*ring_test)(struct radeon_device *rdev);
 802         void (*ring_ib_execute)(struct radeon_device *rdev, struct radeon_ib *ib);
 803         int (*irq_set)(struct radeon_device *rdev);
 804         int (*irq_process)(struct radeon_device *rdev);
 805         u32 (*get_vblank_counter)(struct radeon_device *rdev, int crtc);
 806         void (*fence_ring_emit)(struct radeon_device *rdev, struct radeon_fence *fence);
 807         int (*cs_parse)(struct radeon_cs_parser *p);
 808         int (*copy_blit)(struct radeon_device *rdev,
 809                          uint64_t src_offset,
 810                          uint64_t dst_offset,
 811                          unsigned num_pages,
 812                          struct radeon_fence *fence);
 813         int (*copy_dma)(struct radeon_device *rdev,
 814                         uint64_t src_offset,
 815                         uint64_t dst_offset,
 816                         unsigned num_pages,
 817                         struct radeon_fence *fence);
 818         int (*copy)(struct radeon_device *rdev,
 819                     uint64_t src_offset,
 820                     uint64_t dst_offset,
 821                     unsigned num_pages,
 822                     struct radeon_fence *fence);
 823         uint32_t (*get_engine_clock)(struct radeon_device *rdev);
 824         void (*set_engine_clock)(struct radeon_device *rdev, uint32_t eng_clock);
 825         uint32_t (*get_memory_clock)(struct radeon_device *rdev);
 826         void (*set_memory_clock)(struct radeon_device *rdev, uint32_t mem_clock);
 827         int (*get_pcie_lanes)(struct radeon_device *rdev);
 828         void (*set_pcie_lanes)(struct radeon_device *rdev, int lanes);
 829         void (*set_clock_gating)(struct radeon_device *rdev, int enable);
 830         int (*set_surface_reg)(struct radeon_device *rdev, int reg,
 831                                uint32_t tiling_flags, uint32_t pitch,
 832                                uint32_t offset, uint32_t obj_size);
 833         void (*clear_surface_reg)(struct radeon_device *rdev, int reg);
 834         void (*bandwidth_update)(struct radeon_device *rdev);
 835         void (*hpd_init)(struct radeon_device *rdev);
 836         void (*hpd_fini)(struct radeon_device *rdev);
 837         bool (*hpd_sense)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 838         void (*hpd_set_polarity)(struct radeon_device *rdev, enum radeon_hpd_id hpd);
 839         /* ioctl hw specific callback. Some hw might want to perform special
 840          * operation on specific ioctl. For instance on wait idle some hw
 841          * might want to perform and HDP flush through MMIO as it seems that
 842          * some R6XX/R7XX hw doesn't take HDP flush into account if programmed
 843          * through ring.
 844          */
 845         void (*ioctl_wait_idle)(struct radeon_device *rdev, struct radeon_bo *bo);
 846         bool (*gui_idle)(struct radeon_device *rdev);
 847         /* power management */
 848         void (*pm_misc)(struct radeon_device *rdev);
 849         void (*pm_prepare)(struct radeon_device *rdev);
 850         void (*pm_finish)(struct radeon_device *rdev);
 851         void (*pm_init_profile)(struct radeon_device *rdev);
 852         void (*pm_get_dynpm_state)(struct radeon_device *rdev);
 853 };
 854
 855 /*
 856  * Asic structures
 857  */
 858 struct r100_gpu_lockup {
 859         unsigned long   last_jiffies;
 860         u32             last_cp_rptr;
 861 };
 862
 863 struct r100_asic {
 864         const unsigned          *reg_safe_bm;
 865         unsigned                reg_safe_bm_size;
 866         u32                     hdp_cntl;
 867         struct r100_gpu_lockup  lockup;
 868 };
 869
 870 struct r300_asic {
 871         const unsigned          *reg_safe_bm;
 872         unsigned                reg_safe_bm_size;
 873         u32                     resync_scratch;
 874         u32                     hdp_cntl;
 875         struct r100_gpu_lockup  lockup;
 876 };
 877
 878 struct r600_asic {
 879         unsigned                max_pipes;
 880         unsigned                max_tile_pipes;
 881         unsigned                max_simds;
 882         unsigned                max_backends;
 883         unsigned                max_gprs;
 884         unsigned                max_threads;
 885         unsigned                max_stack_entries;
 886         unsigned                max_hw_contexts;
 887         unsigned                max_gs_threads;
 888         unsigned                sx_max_export_size;
 889         unsigned                sx_max_export_pos_size;
 890         unsigned                sx_max_export_smx_size;
 891         unsigned                sq_num_cf_insts;
 892         unsigned                tiling_nbanks;
 893         unsigned                tiling_npipes;
 894         unsigned                tiling_group_size;
 895         struct r100_gpu_lockup  lockup;
 896 };
 897
 898 struct rv770_asic {
 899         unsigned                max_pipes;
 900         unsigned                max_tile_pipes;
 901         unsigned                max_simds;
 902         unsigned                max_backends;
 903         unsigned                max_gprs;
 904         unsigned                max_threads;
 905         unsigned                max_stack_entries;
 906         unsigned                max_hw_contexts;
 907         unsigned                max_gs_threads;
 908         unsigned                sx_max_export_size;
 909         unsigned                sx_max_export_pos_size;
 910         unsigned                sx_max_export_smx_size;
 911         unsigned                sq_num_cf_insts;
 912         unsigned                sx_num_of_sets;
 913         unsigned                sc_prim_fifo_size;
 914         unsigned                sc_hiz_tile_fifo_size;
 915         unsigned                sc_earlyz_tile_fifo_fize;
 916         unsigned                tiling_nbanks;
 917         unsigned                tiling_npipes;
 918         unsigned                tiling_group_size;
 919         struct r100_gpu_lockup  lockup;
 920 };
 921
 922 struct evergreen_asic {
 923         unsigned num_ses;
 924         unsigned max_pipes;
 925         unsigned max_tile_pipes;
 926         unsigned max_simds;
 927         unsigned max_backends;
 928         unsigned max_gprs;
 929         unsigned max_threads;
 930         unsigned max_stack_entries;
 931         unsigned max_hw_contexts;
 932         unsigned max_gs_threads;
 933         unsigned sx_max_export_size;
 934         unsigned sx_max_export_pos_size;
 935         unsigned sx_max_export_smx_size;
 936         unsigned sq_num_cf_insts;
 937         unsigned sx_num_of_sets;
 938         unsigned sc_prim_fifo_size;
 939         unsigned sc_hiz_tile_fifo_size;
 940         unsigned sc_earlyz_tile_fifo_size;
 941         unsigned tiling_nbanks;
 942         unsigned tiling_npipes;
 943         unsigned tiling_group_size;
 944 };
 945
 946 union radeon_asic_config {
 947         struct r300_asic        r300;
 948         struct r100_asic        r100;
 949         struct r600_asic        r600;
 950         struct rv770_asic       rv770;
 951         struct evergreen_asic   evergreen;
 952 };
 953
 954 /*
 955  * asic initizalization from radeon_asic.c
 956  */
 957 void radeon_agp_disable(struct radeon_device *rdev);
 958 int radeon_asic_init(struct radeon_device *rdev);
 959
 960
 961 /*
 962  * IOCTL.
 963  */
 964 int radeon_gem_info_ioctl(struct drm_device *dev, void *data,
 965                           struct drm_file *filp);
 966 int radeon_gem_create_ioctl(struct drm_device *dev, void *data,
 967                             struct drm_file *filp);
 968 int radeon_gem_pin_ioctl(struct drm_device *dev, void *data,
 969                          struct drm_file *file_priv);
 970 int radeon_gem_unpin_ioctl(struct drm_device *dev, void *data,
 971                            struct drm_file *file_priv);
 972 int radeon_gem_pwrite_ioctl(struct drm_device *dev, void *data,
 973                             struct drm_file *file_priv);
 974 int radeon_gem_pread_ioctl(struct drm_device *dev, void *data,
 975                            struct drm_file *file_priv);
 976 int radeon_gem_set_domain_ioctl(struct drm_device *dev, void *data,
 977                                 struct drm_file *filp);
 978 int radeon_gem_mmap_ioctl(struct drm_device *dev, void *data,
 979                           struct drm_file *filp);
 980 int radeon_gem_busy_ioctl(struct drm_device *dev, void *data,
 981                           struct drm_file *filp);
 982 int radeon_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
 983                               struct drm_file *filp);
 984 int radeon_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 985 int radeon_gem_set_tiling_ioctl(struct drm_device *dev, void *data,
 986                                 struct drm_file *filp);
 987 int radeon_gem_get_tiling_ioctl(struct drm_device *dev, void *data,
 988                                 struct drm_file *filp);
 989
 990
 991 /*
 992  * Core structure, functions and helpers.
 993  */
 994 typedef uint32_t (*radeon_rreg_t)(struct radeon_device*, uint32_t);
 995 typedef void (*radeon_wreg_t)(struct radeon_device*, uint32_t, uint32_t);
 996
 997 struct radeon_device {
 998         struct device                   *dev;
 999         struct drm_device               *ddev;
1000         struct pci_dev                  *pdev;
1001         /* ASIC */
1002         union radeon_asic_config        config;
1003         enum radeon_family              family;
1004         unsigned long                   flags;
1005         int                             usec_timeout;
1006         enum radeon_pll_errata          pll_errata;
1007         int                             num_gb_pipes;
1008         int                             num_z_pipes;
1009         int                             disp_priority;
1010         /* BIOS */
1011         uint8_t                         *bios;
1012         bool                            is_atom_bios;
1013         uint16_t                        bios_header_start;
1014         struct radeon_bo                *stollen_vga_memory;
1015         /* Register mmio */
1016         resource_size_t                 rmmio_base;
1017         resource_size_t                 rmmio_size;
1018         void                            *rmmio;
1019         radeon_rreg_t                   mc_rreg;
1020         radeon_wreg_t                   mc_wreg;
1021         radeon_rreg_t                   pll_rreg;
1022         radeon_wreg_t                   pll_wreg;
1023         uint32_t                        pcie_reg_mask;
1024         radeon_rreg_t                   pciep_rreg;
1025         radeon_wreg_t                   pciep_wreg;
1026         struct radeon_clock             clock;
1027         struct radeon_mc                mc;
1028         struct radeon_gart              gart;
1029         struct radeon_mode_info         mode_info;
1030         struct radeon_scratch           scratch;
1031         struct radeon_mman              mman;
1032         struct radeon_fence_driver      fence_drv;
1033         struct radeon_cp                cp;
1034         struct radeon_ib_pool           ib_pool;
1035         struct radeon_irq               irq;
1036         struct radeon_asic              *asic;
1037         struct radeon_gem               gem;
1038         struct radeon_pm                pm;
1039         uint32_t                        bios_scratch[RADEON_BIOS_NUM_SCRATCH];
1040         struct mutex                    cs_mutex;
1041         struct radeon_wb                wb;
1042         struct radeon_dummy_page        dummy_page;
1043         bool                            gpu_lockup;
1044         bool                            shutdown;
1045         bool                            suspend;
1046         bool                            need_dma32;
1047         bool                            accel_working;
1048         struct radeon_surface_reg surface_regs[RADEON_GEM_MAX_SURFACES];
1049         const struct firmware *me_fw;   /* all family ME firmware */
1050         const struct firmware *pfp_fw;  /* r6/700 PFP firmware */
1051         const struct firmware *rlc_fw;  /* r6/700 RLC firmware */
1052         struct r600_blit r600_blit;
1053         int msi_enabled; /* msi enabled */
1054         struct r600_ih ih; /* r6/700 interrupt ring */
1055         struct workqueue_struct *wq;
1056         struct work_struct hotplug_work;
1057         int num_crtc; /* number of crtcs */
1058         struct mutex dc_hw_i2c_mutex; /* display controller hw i2c mutex */
1059         struct mutex vram_mutex;
1060
1061         /* audio stuff */
1062         struct timer_list       audio_timer;
1063         int                     audio_channels;
1064         int                     audio_rate;
1065         int                     audio_bits_per_sample;
1066         uint8_t                 audio_status_bits;
1067         uint8_t                 audio_category_code;
1068
1069         bool powered_down;
1070         struct notifier_block acpi_nb;
1071 };
1072
1073 int radeon_device_init(struct radeon_device *rdev,
1074                        struct drm_device *ddev,
1075                        struct pci_dev *pdev,
1076                        uint32_t flags);
1077 void radeon_device_fini(struct radeon_device *rdev);
1078 int radeon_gpu_wait_for_idle(struct radeon_device *rdev);
1079
1080 /* r600 blit */
1081 int r600_blit_prepare_copy(struct radeon_device *rdev, int size_bytes);
1082 void r600_blit_done_copy(struct radeon_device *rdev, struct radeon_fence *fence);
1083 void r600_kms_blit_copy(struct radeon_device *rdev,
1084                         u64 src_gpu_addr, u64 dst_gpu_addr,
1085                         int size_bytes);
1086
1087 static inline uint32_t r100_mm_rreg(struct radeon_device *rdev, uint32_t reg)
1088 {
1089         if (reg < rdev->rmmio_size)
1090                 return readl(((void __iomem *)rdev->rmmio) + reg);
1091         else {
1092                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1093                 return readl(((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1094         }
1095 }
1096
1097 static inline void r100_mm_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1098 {
1099         if (reg < rdev->rmmio_size)
1100                 writel(v, ((void __iomem *)rdev->rmmio) + reg);
1101         else {
1102                 writel(reg, ((void __iomem *)rdev->rmmio) + RADEON_MM_INDEX);
1103                 writel(v, ((void __iomem *)rdev->rmmio) + RADEON_MM_DATA);
1104         }
1105 }
1106
1107 /*
1108  * Cast helper
1109  */
1110 #define to_radeon_fence(p) ((struct radeon_fence *)(p))
1111
1112 /*
1113  * Registers read & write functions.
1114  */
1115 #define RREG8(reg) readb(((void __iomem *)rdev->rmmio) + (reg))
1116 #define WREG8(reg, v) writeb(v, ((void __iomem *)rdev->rmmio) + (reg))
1117 #define RREG32(reg) r100_mm_rreg(rdev, (reg))
1118 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", r100_mm_rreg(rdev, (reg)))
1119 #define WREG32(reg, v) r100_mm_wreg(rdev, (reg), (v))
1120 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1121 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1122 #define RREG32_PLL(reg) rdev->pll_rreg(rdev, (reg))
1123 #define WREG32_PLL(reg, v) rdev->pll_wreg(rdev, (reg), (v))
1124 #define RREG32_MC(reg) rdev->mc_rreg(rdev, (reg))
1125 #define WREG32_MC(reg, v) rdev->mc_wreg(rdev, (reg), (v))
1126 #define RREG32_PCIE(reg) rv370_pcie_rreg(rdev, (reg))
1127 #define WREG32_PCIE(reg, v) rv370_pcie_wreg(rdev, (reg), (v))
1128 #define RREG32_PCIE_P(reg) rdev->pciep_rreg(rdev, (reg))
1129 #define WREG32_PCIE_P(reg, v) rdev->pciep_wreg(rdev, (reg), (v))
1130 #define WREG32_P(reg, val, mask)                                \
1131         do {                                                    \
1132                 uint32_t tmp_ = RREG32(reg);                    \
1133                 tmp_ &= (mask);                                 \
1134                 tmp_ |= ((val) & ~(mask));                      \
1135                 WREG32(reg, tmp_);                              \
1136         } while (0)
1137 #define WREG32_PLL_P(reg, val, mask)                            \
1138         do {                                                    \
1139                 uint32_t tmp_ = RREG32_PLL(reg);                \
1140                 tmp_ &= (mask);                                 \
1141                 tmp_ |= ((val) & ~(mask));                      \
1142                 WREG32_PLL(reg, tmp_);                          \
1143         } while (0)
1144 #define DREG32_SYS(sqf, rdev, reg) seq_printf((sqf), #reg " : 0x%08X\n", r100_mm_rreg((rdev), (reg)))
1145
1146 /*
1147  * Indirect registers accessor
1148  */
1149 static inline uint32_t rv370_pcie_rreg(struct radeon_device *rdev, uint32_t reg)
1150 {
1151         uint32_t r;
1152
1153         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1154         r = RREG32(RADEON_PCIE_DATA);
1155         return r;
1156 }
1157
1158 static inline void rv370_pcie_wreg(struct radeon_device *rdev, uint32_t reg, uint32_t v)
1159 {
1160         WREG32(RADEON_PCIE_INDEX, ((reg) & rdev->pcie_reg_mask));
1161         WREG32(RADEON_PCIE_DATA, (v));
1162 }
1163
1164 void r100_pll_errata_after_index(struct radeon_device *rdev);
1165
1166
1167 /*
1168  * ASICs helpers.
1169  */
1170 #define ASIC_IS_RN50(rdev) ((rdev->pdev->device == 0x515e) || \
1171                             (rdev->pdev->device == 0x5969))
1172 #define ASIC_IS_RV100(rdev) ((rdev->family == CHIP_RV100) || \
1173                 (rdev->family == CHIP_RV200) || \
1174                 (rdev->family == CHIP_RS100) || \
1175                 (rdev->family == CHIP_RS200) || \
1176                 (rdev->family == CHIP_RV250) || \
1177                 (rdev->family == CHIP_RV280) || \
1178                 (rdev->family == CHIP_RS300))
1179 #define ASIC_IS_R300(rdev) ((rdev->family == CHIP_R300)  ||     \
1180                 (rdev->family == CHIP_RV350) ||                 \
1181                 (rdev->family == CHIP_R350)  ||                 \
1182                 (rdev->family == CHIP_RV380) ||                 \
1183                 (rdev->family == CHIP_R420)  ||                 \
1184                 (rdev->family == CHIP_R423)  ||                 \
1185                 (rdev->family == CHIP_RV410) ||                 \
1186                 (rdev->family == CHIP_RS400) ||                 \
1187                 (rdev->family == CHIP_RS480))
1188 #define ASIC_IS_AVIVO(rdev) ((rdev->family >= CHIP_RS600))
1189 #define ASIC_IS_DCE3(rdev) ((rdev->family >= CHIP_RV620))
1190 #define ASIC_IS_DCE32(rdev) ((rdev->family >= CHIP_RV730))
1191 #define ASIC_IS_DCE4(rdev) ((rdev->family >= CHIP_CEDAR))
1192
1193 /*
1194  * BIOS helpers.
1195  */
1196 #define RBIOS8(i) (rdev->bios[i])
1197 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1198 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1199
1200 int radeon_combios_init(struct radeon_device *rdev);
1201 void radeon_combios_fini(struct radeon_device *rdev);
1202 int radeon_atombios_init(struct radeon_device *rdev);
1203 void radeon_atombios_fini(struct radeon_device *rdev);
1204
1205
1206 /*
1207  * RING helpers.
1208  */
1209 static inline void radeon_ring_write(struct radeon_device *rdev, uint32_t v)
1210 {
1211 #if DRM_DEBUG_CODE
1212         if (rdev->cp.count_dw <= 0) {
1213                 DRM_ERROR("radeon: writting more dword to ring than expected !\n");
1214         }
1215 #endif
1216         rdev->cp.ring[rdev->cp.wptr++] = v;
1217         rdev->cp.wptr &= rdev->cp.ptr_mask;
1218         rdev->cp.count_dw--;
1219         rdev->cp.ring_free_dw--;
1220 }
1221
1222
1223 /*
1224  * ASICs macro.
1225  */
1226 #define radeon_init(rdev) (rdev)->asic->init((rdev))
1227 #define radeon_fini(rdev) (rdev)->asic->fini((rdev))
1228 #define radeon_resume(rdev) (rdev)->asic->resume((rdev))
1229 #define radeon_suspend(rdev) (rdev)->asic->suspend((rdev))
1230 #define radeon_cs_parse(p) rdev->asic->cs_parse((p))
1231 #define radeon_vga_set_state(rdev, state) (rdev)->asic->vga_set_state((rdev), (state))
1232 #define radeon_gpu_is_lockup(rdev) (rdev)->asic->gpu_is_lockup((rdev))
1233 #define radeon_asic_reset(rdev) (rdev)->asic->asic_reset((rdev))
1234 #define radeon_gart_tlb_flush(rdev) (rdev)->asic->gart_tlb_flush((rdev))
1235 #define radeon_gart_set_page(rdev, i, p) (rdev)->asic->gart_set_page((rdev), (i), (p))
1236 #define radeon_cp_commit(rdev) (rdev)->asic->cp_commit((rdev))
1237 #define radeon_ring_start(rdev) (rdev)->asic->ring_start((rdev))
1238 #define radeon_ring_test(rdev) (rdev)->asic->ring_test((rdev))
1239 #define radeon_ring_ib_execute(rdev, ib) (rdev)->asic->ring_ib_execute((rdev), (ib))
1240 #define radeon_irq_set(rdev) (rdev)->asic->irq_set((rdev))
1241 #define radeon_irq_process(rdev) (rdev)->asic->irq_process((rdev))
1242 #define radeon_get_vblank_counter(rdev, crtc) (rdev)->asic->get_vblank_counter((rdev), (crtc))
1243 #define radeon_fence_ring_emit(rdev, fence) (rdev)->asic->fence_ring_emit((rdev), (fence))
1244 #define radeon_copy_blit(rdev, s, d, np, f) (rdev)->asic->copy_blit((rdev), (s), (d), (np), (f))
1245 #define radeon_copy_dma(rdev, s, d, np, f) (rdev)->asic->copy_dma((rdev), (s), (d), (np), (f))
1246 #define radeon_copy(rdev, s, d, np, f) (rdev)->asic->copy((rdev), (s), (d), (np), (f))
1247 #define radeon_get_engine_clock(rdev) (rdev)->asic->get_engine_clock((rdev))
1248 #define radeon_set_engine_clock(rdev, e) (rdev)->asic->set_engine_clock((rdev), (e))
1249 #define radeon_get_memory_clock(rdev) (rdev)->asic->get_memory_clock((rdev))
1250 #define radeon_set_memory_clock(rdev, e) (rdev)->asic->set_memory_clock((rdev), (e))
1251 #define radeon_get_pcie_lanes(rdev) (rdev)->asic->get_pcie_lanes((rdev))
1252 #define radeon_set_pcie_lanes(rdev, l) (rdev)->asic->set_pcie_lanes((rdev), (l))
1253 #define radeon_set_clock_gating(rdev, e) (rdev)->asic->set_clock_gating((rdev), (e))
1254 #define radeon_set_surface_reg(rdev, r, f, p, o, s) ((rdev)->asic->set_surface_reg((rdev), (r), (f), (p), (o), (s)))
1255 #define radeon_clear_surface_reg(rdev, r) ((rdev)->asic->clear_surface_reg((rdev), (r)))
1256 #define radeon_bandwidth_update(rdev) (rdev)->asic->bandwidth_update((rdev))
1257 #define radeon_hpd_init(rdev) (rdev)->asic->hpd_init((rdev))
1258 #define radeon_hpd_fini(rdev) (rdev)->asic->hpd_fini((rdev))
1259 #define radeon_hpd_sense(rdev, hpd) (rdev)->asic->hpd_sense((rdev), (hpd))
1260 #define radeon_hpd_set_polarity(rdev, hpd) (rdev)->asic->hpd_set_polarity((rdev), (hpd))
1261 #define radeon_gui_idle(rdev) (rdev)->asic->gui_idle((rdev))
1262 #define radeon_pm_misc(rdev) (rdev)->asic->pm_misc((rdev))
1263 #define radeon_pm_prepare(rdev) (rdev)->asic->pm_prepare((rdev))
1264 #define radeon_pm_finish(rdev) (rdev)->asic->pm_finish((rdev))
1265 #define radeon_pm_init_profile(rdev) (rdev)->asic->pm_init_profile((rdev))
1266 #define radeon_pm_get_dynpm_state(rdev) (rdev)->asic->pm_get_dynpm_state((rdev))
1267
1268 /* Common functions */
1269 /* AGP */
1270 extern int radeon_gpu_reset(struct radeon_device *rdev);
1271 extern void radeon_agp_disable(struct radeon_device *rdev);
1272 extern int radeon_gart_table_vram_pin(struct radeon_device *rdev);
1273 extern void radeon_gart_restore(struct radeon_device *rdev);
1274 extern int radeon_modeset_init(struct radeon_device *rdev);
1275 extern void radeon_modeset_fini(struct radeon_device *rdev);
1276 extern bool radeon_card_posted(struct radeon_device *rdev);
1277 extern void radeon_update_bandwidth_info(struct radeon_device *rdev);
1278 extern void radeon_update_display_priority(struct radeon_device *rdev);
1279 extern bool radeon_boot_test_post_card(struct radeon_device *rdev);
1280 extern int radeon_clocks_init(struct radeon_device *rdev);
1281 extern void radeon_clocks_fini(struct radeon_device *rdev);
1282 extern void radeon_scratch_init(struct radeon_device *rdev);
1283 extern void radeon_surface_init(struct radeon_device *rdev);
1284 extern int radeon_cs_parser_init(struct radeon_cs_parser *p, void *data);
1285 extern void radeon_legacy_set_clock_gating(struct radeon_device *rdev, int enable);
1286 extern void radeon_atom_set_clock_gating(struct radeon_device *rdev, int enable);
1287 extern void radeon_ttm_placement_from_domain(struct radeon_bo *rbo, u32 domain);
1288 extern bool radeon_ttm_bo_is_radeon_bo(struct ttm_buffer_object *bo);
1289 extern void radeon_vram_location(struct radeon_device *rdev, struct radeon_mc *mc, u64 base);
1290 extern void radeon_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1291 extern int radeon_resume_kms(struct drm_device *dev);
1292 extern int radeon_suspend_kms(struct drm_device *dev, pm_message_t state);
1293
1294 /* r100,rv100,rs100,rv200,rs200,r200,rv250,rs300,rv280 */
1295 extern void r100_gpu_lockup_update(struct r100_gpu_lockup *lockup, struct radeon_cp *cp);
1296 extern bool r100_gpu_cp_is_lockup(struct radeon_device *rdev, struct r100_gpu_lockup *lockup, struct radeon_cp *cp);
1297
1298 /* rv200,rv250,rv280 */
1299 extern void r200_set_safe_registers(struct radeon_device *rdev);
1300
1301 /* r300,r350,rv350,rv370,rv380 */
1302 extern void r300_set_reg_safe(struct radeon_device *rdev);
1303 extern void r300_mc_program(struct radeon_device *rdev);
1304 extern void r300_mc_init(struct radeon_device *rdev);
1305 extern void r300_clock_startup(struct radeon_device *rdev);
1306 extern int r300_mc_wait_for_idle(struct radeon_device *rdev);
1307 extern int rv370_pcie_gart_init(struct radeon_device *rdev);
1308 extern void rv370_pcie_gart_fini(struct radeon_device *rdev);
1309 extern int rv370_pcie_gart_enable(struct radeon_device *rdev);
1310 extern void rv370_pcie_gart_disable(struct radeon_device *rdev);
1311
1312 /* r420,r423,rv410 */
1313 extern u32 r420_mc_rreg(struct radeon_device *rdev, u32 reg);
1314 extern void r420_mc_wreg(struct radeon_device *rdev, u32 reg, u32 v);
1315 extern int r420_debugfs_pipes_info_init(struct radeon_device *rdev);
1316 extern void r420_pipes_init(struct radeon_device *rdev);
1317
1318 /* rv515 */
1319 struct rv515_mc_save {
1320         u32 d1vga_control;
1321         u32 d2vga_control;
1322         u32 vga_render_control;
1323         u32 vga_hdp_control;
1324         u32 d1crtc_control;
1325         u32 d2crtc_control;
1326 };
1327 extern void rv515_bandwidth_avivo_update(struct radeon_device *rdev);
1328 extern void rv515_vga_render_disable(struct radeon_device *rdev);
1329 extern void rv515_set_safe_registers(struct radeon_device *rdev);
1330 extern void rv515_mc_stop(struct radeon_device *rdev, struct rv515_mc_save *save);
1331 extern void rv515_mc_resume(struct radeon_device *rdev, struct rv515_mc_save *save);
1332 extern void rv515_clock_startup(struct radeon_device *rdev);
1333 extern void rv515_debugfs(struct radeon_device *rdev);
1334 extern int rv515_suspend(struct radeon_device *rdev);
1335
1336 /* rs400 */
1337 extern int rs400_gart_init(struct radeon_device *rdev);
1338 extern int rs400_gart_enable(struct radeon_device *rdev);
1339 extern void rs400_gart_adjust_size(struct radeon_device *rdev);
1340 extern void rs400_gart_disable(struct radeon_device *rdev);
1341 extern void rs400_gart_fini(struct radeon_device *rdev);
1342
1343 /* rs600 */
1344 extern void rs600_set_safe_registers(struct radeon_device *rdev);
1345 extern int rs600_irq_set(struct radeon_device *rdev);
1346 extern void rs600_irq_disable(struct radeon_device *rdev);
1347
1348 /* rs690, rs740 */
1349 extern void rs690_line_buffer_adjust(struct radeon_device *rdev,
1350                                         struct drm_display_mode *mode1,
1351                                         struct drm_display_mode *mode2);
1352
1353 /* r600, rv610, rv630, rv620, rv635, rv670, rs780, rs880 */
1354 extern void r600_vram_gtt_location(struct radeon_device *rdev, struct radeon_mc *mc);
1355 extern bool r600_card_posted(struct radeon_device *rdev);
1356 extern void r600_cp_stop(struct radeon_device *rdev);
1357 extern int r600_cp_start(struct radeon_device *rdev);
1358 extern void r600_ring_init(struct radeon_device *rdev, unsigned ring_size);
1359 extern int r600_cp_resume(struct radeon_device *rdev);
1360 extern void r600_cp_fini(struct radeon_device *rdev);
1361 extern int r600_count_pipe_bits(uint32_t val);
1362 extern int r600_mc_wait_for_idle(struct radeon_device *rdev);
1363 extern int r600_pcie_gart_init(struct radeon_device *rdev);
1364 extern void r600_pcie_gart_tlb_flush(struct radeon_device *rdev);
1365 extern int r600_ib_test(struct radeon_device *rdev);
1366 extern int r600_ring_test(struct radeon_device *rdev);
1367 extern void r600_wb_fini(struct radeon_device *rdev);
1368 extern int r600_wb_enable(struct radeon_device *rdev);
1369 extern void r600_wb_disable(struct radeon_device *rdev);
1370 extern void r600_scratch_init(struct radeon_device *rdev);
1371 extern int r600_blit_init(struct radeon_device *rdev);
1372 extern void r600_blit_fini(struct radeon_device *rdev);
1373 extern int r600_init_microcode(struct radeon_device *rdev);
1374 extern int r600_asic_reset(struct radeon_device *rdev);
1375 /* r600 irq */
1376 extern int r600_irq_init(struct radeon_device *rdev);
1377 extern void r600_irq_fini(struct radeon_device *rdev);
1378 extern void r600_ih_ring_init(struct radeon_device *rdev, unsigned ring_size);
1379 extern int r600_irq_set(struct radeon_device *rdev);
1380 extern void r600_irq_suspend(struct radeon_device *rdev);
1381 extern void r600_disable_interrupts(struct radeon_device *rdev);
1382 extern void r600_rlc_stop(struct radeon_device *rdev);
1383 /* r600 audio */
1384 extern int r600_audio_init(struct radeon_device *rdev);
1385 extern int r600_audio_tmds_index(struct drm_encoder *encoder);
1386 extern void r600_audio_set_clock(struct drm_encoder *encoder, int clock);
1387 extern int r600_audio_channels(struct radeon_device *rdev);
1388 extern int r600_audio_bits_per_sample(struct radeon_device *rdev);
1389 extern int r600_audio_rate(struct radeon_device *rdev);
1390 extern uint8_t r600_audio_status_bits(struct radeon_device *rdev);
1391 extern uint8_t r600_audio_category_code(struct radeon_device *rdev);
1392 extern void r600_audio_schedule_polling(struct radeon_device *rdev);
1393 extern void r600_audio_enable_polling(struct drm_encoder *encoder);
1394 extern void r600_audio_disable_polling(struct drm_encoder *encoder);
1395 extern void r600_audio_fini(struct radeon_device *rdev);
1396 extern void r600_hdmi_init(struct drm_encoder *encoder);
1397 extern void r600_hdmi_enable(struct drm_encoder *encoder);
1398 extern void r600_hdmi_disable(struct drm_encoder *encoder);
1399 extern void r600_hdmi_setmode(struct drm_encoder *encoder, struct drm_display_mode *mode);
1400 extern int r600_hdmi_buffer_status_changed(struct drm_encoder *encoder);
1401 extern void r600_hdmi_update_audio_settings(struct drm_encoder *encoder);
1402
1403 extern void r700_cp_stop(struct radeon_device *rdev);
1404 extern void r700_cp_fini(struct radeon_device *rdev);
1405 extern void evergreen_disable_interrupt_state(struct radeon_device *rdev);
1406 extern int evergreen_irq_set(struct radeon_device *rdev);
1407
1408 /* evergreen */
1409 struct evergreen_mc_save {
1410         u32 vga_control[6];
1411         u32 vga_render_control;
1412         u32 vga_hdp_control;
1413         u32 crtc_control[6];
1414 };
1415
1416 #include "radeon_object.h"
1417
1418 #endif