drivers/gpu/drm/i915/intel_mocs.c

   1 /*
   2  * Copyright (c) 2015 Intel Corporation
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions: *
  10  * The above copyright notice and this permission notice (including the next
  11  * paragraph) shall be included in all copies or substantial portions of the
  12  * Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  18  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  19  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  20  * SOFTWARE.
  21  */
  22
  23 #include "intel_mocs.h"
  24 #include "intel_lrc.h"
  25 #include "intel_ringbuffer.h"
  26
  27 /* structures required */
  28 struct drm_i915_mocs_entry {
  29         u32 control_value;
  30         u16 l3cc_value;
  31 };
  32
  33 struct drm_i915_mocs_table {
  34         u32 size;
  35         const struct drm_i915_mocs_entry *table;
  36 };
  37
  38 /* Defines for the tables (XXX_MOCS_0 - XXX_MOCS_63) */
  39 #define LE_CACHEABILITY(value)  ((value) << 0)
  40 #define LE_TGT_CACHE(value)     ((value) << 2)
  41 #define LE_LRUM(value)          ((value) << 4)
  42 #define LE_AOM(value)           ((value) << 6)
  43 #define LE_RSC(value)           ((value) << 7)
  44 #define LE_SCC(value)           ((value) << 8)
  45 #define LE_PFM(value)           ((value) << 11)
  46 #define LE_SCF(value)           ((value) << 14)
  47
  48 /* Defines for the tables (LNCFMOCS0 - LNCFMOCS31) - two entries per word */
  49 #define L3_ESC(value)           ((value) << 0)
  50 #define L3_SCC(value)           ((value) << 1)
  51 #define L3_CACHEABILITY(value)  ((value) << 4)
  52
  53 /* Helper defines */
  54 #define GEN9_NUM_MOCS_ENTRIES   62  /* 62 out of 64 - 63 & 64 are reserved. */
  55
  56 /* (e)LLC caching options */
  57 #define LE_PAGETABLE            0
  58 #define LE_UC                   1
  59 #define LE_WT                   2
  60 #define LE_WB                   3
  61
  62 /* L3 caching options */
  63 #define L3_DIRECT               0
  64 #define L3_UC                   1
  65 #define L3_RESERVED             2
  66 #define L3_WB                   3
  67
  68 /* Target cache */
  69 #define LE_TC_PAGETABLE         0
  70 #define LE_TC_LLC               1
  71 #define LE_TC_LLC_ELLC          2
  72 #define LE_TC_LLC_ELLC_ALT      3
  73
  74 /*
  75  * MOCS tables
  76  *
  77  * These are the MOCS tables that are programmed across all the rings.
  78  * The control value is programmed to all the rings that support the
  79  * MOCS registers. While the l3cc_values are only programmed to the
  80  * LNCFCMOCS0 - LNCFCMOCS32 registers.
  81  *
  82  * These tables are intended to be kept reasonably consistent across
  83  * platforms. However some of the fields are not applicable to all of
  84  * them.
  85  *
  86  * Entries not part of the following tables are undefined as far as
  87  * userspace is concerned and shouldn't be relied upon.  For the time
  88  * being they will be implicitly initialized to the strictest caching
  89  * configuration (uncached) to guarantee forwards compatibility with
  90  * userspace programs written against more recent kernels providing
  91  * additional MOCS entries.
  92  *
  93  * NOTE: These tables MUST start with being uncached and the length
  94  *       MUST be less than 63 as the last two registers are reserved
  95  *       by the hardware.  These tables are part of the kernel ABI and
  96  *       may only be updated incrementally by adding entries at the
  97  *       end.
  98  */
  99 static const struct drm_i915_mocs_entry skylake_mocs_table[] = {
 100         [I915_MOCS_UNCACHED] = {
 101           /* 0x00000009 */
 102           .control_value = LE_CACHEABILITY(LE_UC) |
 103                            LE_TGT_CACHE(LE_TC_LLC_ELLC) |
 104                            LE_LRUM(0) | LE_AOM(0) | LE_RSC(0) | LE_SCC(0) |
 105                            LE_PFM(0) | LE_SCF(0),
 106
 107           /* 0x0010 */
 108           .l3cc_value =    L3_ESC(0) | L3_SCC(0) | L3_CACHEABILITY(L3_UC),
 109         },
 110         [I915_MOCS_PTE] = {
 111           /* 0x00000038 */
 112           .control_value = LE_CACHEABILITY(LE_PAGETABLE) |
 113                            LE_TGT_CACHE(LE_TC_LLC_ELLC) |
 114                            LE_LRUM(3) | LE_AOM(0) | LE_RSC(0) | LE_SCC(0) |
 115                            LE_PFM(0) | LE_SCF(0),
 116           /* 0x0030 */
 117           .l3cc_value =    L3_ESC(0) | L3_SCC(0) | L3_CACHEABILITY(L3_WB),
 118         },
 119         [I915_MOCS_CACHED] = {
 120           /* 0x0000003b */
 121           .control_value = LE_CACHEABILITY(LE_WB) |
 122                            LE_TGT_CACHE(LE_TC_LLC_ELLC) |
 123                            LE_LRUM(3) | LE_AOM(0) | LE_RSC(0) | LE_SCC(0) |
 124                            LE_PFM(0) | LE_SCF(0),
 125           /* 0x0030 */
 126           .l3cc_value =   L3_ESC(0) | L3_SCC(0) | L3_CACHEABILITY(L3_WB),
 127         },
 128 };
 129
 130 /* NOTE: the LE_TGT_CACHE is not used on Broxton */
 131 static const struct drm_i915_mocs_entry broxton_mocs_table[] = {
 132         [I915_MOCS_UNCACHED] = {
 133           /* 0x00000009 */
 134           .control_value = LE_CACHEABILITY(LE_UC) |
 135                            LE_TGT_CACHE(LE_TC_LLC_ELLC) |
 136                            LE_LRUM(0) | LE_AOM(0) | LE_RSC(0) | LE_SCC(0) |
 137                            LE_PFM(0) | LE_SCF(0),
 138
 139           /* 0x0010 */
 140           .l3cc_value =    L3_ESC(0) | L3_SCC(0) | L3_CACHEABILITY(L3_UC),
 141         },
 142         [I915_MOCS_PTE] = {
 143           /* 0x00000038 */
 144           .control_value = LE_CACHEABILITY(LE_PAGETABLE) |
 145                            LE_TGT_CACHE(LE_TC_LLC_ELLC) |
 146                            LE_LRUM(3) | LE_AOM(0) | LE_RSC(0) | LE_SCC(0) |
 147                            LE_PFM(0) | LE_SCF(0),
 148
 149           /* 0x0030 */
 150           .l3cc_value =    L3_ESC(0) | L3_SCC(0) | L3_CACHEABILITY(L3_WB),
 151         },
 152         [I915_MOCS_CACHED] = {
 153           /* 0x00000039 */
 154           .control_value = LE_CACHEABILITY(LE_UC) |
 155                            LE_TGT_CACHE(LE_TC_LLC_ELLC) |
 156                            LE_LRUM(3) | LE_AOM(0) | LE_RSC(0) | LE_SCC(0) |
 157                            LE_PFM(0) | LE_SCF(0),
 158
 159           /* 0x0030 */
 160           .l3cc_value =    L3_ESC(0) | L3_SCC(0) | L3_CACHEABILITY(L3_WB),
 161         },
 162 };
 163
 164 /**
 165  * get_mocs_settings()
 166  * @dev_priv:   i915 device.
 167  * @table:      Output table that will be made to point at appropriate
 168  *            MOCS values for the device.
 169  *
 170  * This function will return the values of the MOCS table that needs to
 171  * be programmed for the platform. It will return the values that need
 172  * to be programmed and if they need to be programmed.
 173  *
 174  * Return: true if there are applicable MOCS settings for the device.
 175  */
 176 static bool get_mocs_settings(struct drm_i915_private *dev_priv,
 177                               struct drm_i915_mocs_table *table)
 178 {
 179         bool result = false;
 180
 181         if (IS_GEN9_BC(dev_priv) || IS_CANNONLAKE(dev_priv) ||
 182             IS_ICELAKE(dev_priv)) {
 183                 table->size  = ARRAY_SIZE(skylake_mocs_table);
 184                 table->table = skylake_mocs_table;
 185                 result = true;
 186         } else if (IS_GEN9_LP(dev_priv)) {
 187                 table->size  = ARRAY_SIZE(broxton_mocs_table);
 188                 table->table = broxton_mocs_table;
 189                 result = true;
 190         } else {
 191                 WARN_ONCE(INTEL_GEN(dev_priv) >= 9,
 192                           "Platform that should have a MOCS table does not.\n");
 193         }
 194
 195         /* WaDisableSkipCaching:skl,bxt,kbl,glk */
 196         if (IS_GEN9(dev_priv)) {
 197                 int i;
 198
 199                 for (i = 0; i < table->size; i++)
 200                         if (WARN_ON(table->table[i].l3cc_value &
 201                                     (L3_ESC(1) | L3_SCC(0x7))))
 202                                 return false;
 203         }
 204
 205         return result;
 206 }
 207
 208 static i915_reg_t mocs_register(enum intel_engine_id engine_id, int index)
 209 {
 210         switch (engine_id) {
 211         case RCS:
 212                 return GEN9_GFX_MOCS(index);
 213         case VCS:
 214                 return GEN9_MFX0_MOCS(index);
 215         case BCS:
 216                 return GEN9_BLT_MOCS(index);
 217         case VECS:
 218                 return GEN9_VEBOX_MOCS(index);
 219         case VCS2:
 220                 return GEN9_MFX1_MOCS(index);
 221         case VCS3:
 222                 return GEN11_MFX2_MOCS(index);
 223         default:
 224                 MISSING_CASE(engine_id);
 225                 return INVALID_MMIO_REG;
 226         }
 227 }
 228
 229 /**
 230  * intel_mocs_init_engine() - emit the mocs control table
 231  * @engine:     The engine for whom to emit the registers.
 232  *
 233  * This function simply emits a MI_LOAD_REGISTER_IMM command for the
 234  * given table starting at the given address.
 235  */
 236 void intel_mocs_init_engine(struct intel_engine_cs *engine)
 237 {
 238         struct drm_i915_private *dev_priv = engine->i915;
 239         struct drm_i915_mocs_table table;
 240         unsigned int index;
 241
 242         if (!get_mocs_settings(dev_priv, &table))
 243                 return;
 244
 245         GEM_BUG_ON(table.size > GEN9_NUM_MOCS_ENTRIES);
 246
 247         for (index = 0; index < table.size; index++)
 248                 I915_WRITE(mocs_register(engine->id, index),
 249                            table.table[index].control_value);
 250
 251         /*
 252          * Ok, now set the unused entries to uncached. These entries
 253          * are officially undefined and no contract for the contents
 254          * and settings is given for these entries.
 255          *
 256          * Entry 0 in the table is uncached - so we are just writing
 257          * that value to all the used entries.
 258          */
 259         for (; index < GEN9_NUM_MOCS_ENTRIES; index++)
 260                 I915_WRITE(mocs_register(engine->id, index),
 261                            table.table[0].control_value);
 262 }
 263
 264 /**
 265  * emit_mocs_control_table() - emit the mocs control table
 266  * @rq: Request to set up the MOCS table for.
 267  * @table:      The values to program into the control regs.
 268  *
 269  * This function simply emits a MI_LOAD_REGISTER_IMM command for the
 270  * given table starting at the given address.
 271  *
 272  * Return: 0 on success, otherwise the error status.
 273  */
 274 static int emit_mocs_control_table(struct i915_request *rq,
 275                                    const struct drm_i915_mocs_table *table)
 276 {
 277         enum intel_engine_id engine = rq->engine->id;
 278         unsigned int index;
 279         u32 *cs;
 280
 281         if (WARN_ON(table->size > GEN9_NUM_MOCS_ENTRIES))
 282                 return -ENODEV;
 283
 284         cs = intel_ring_begin(rq, 2 + 2 * GEN9_NUM_MOCS_ENTRIES);
 285         if (IS_ERR(cs))
 286                 return PTR_ERR(cs);
 287
 288         *cs++ = MI_LOAD_REGISTER_IMM(GEN9_NUM_MOCS_ENTRIES);
 289
 290         for (index = 0; index < table->size; index++) {
 291                 *cs++ = i915_mmio_reg_offset(mocs_register(engine, index));
 292                 *cs++ = table->table[index].control_value;
 293         }
 294
 295         /*
 296          * Ok, now set the unused entries to uncached. These entries
 297          * are officially undefined and no contract for the contents
 298          * and settings is given for these entries.
 299          *
 300          * Entry 0 in the table is uncached - so we are just writing
 301          * that value to all the used entries.
 302          */
 303         for (; index < GEN9_NUM_MOCS_ENTRIES; index++) {
 304                 *cs++ = i915_mmio_reg_offset(mocs_register(engine, index));
 305                 *cs++ = table->table[0].control_value;
 306         }
 307
 308         *cs++ = MI_NOOP;
 309         intel_ring_advance(rq, cs);
 310
 311         return 0;
 312 }
 313
 314 static inline u32 l3cc_combine(const struct drm_i915_mocs_table *table,
 315                                u16 low,
 316                                u16 high)
 317 {
 318         return table->table[low].l3cc_value |
 319                table->table[high].l3cc_value << 16;
 320 }
 321
 322 /**
 323  * emit_mocs_l3cc_table() - emit the mocs control table
 324  * @rq: Request to set up the MOCS table for.
 325  * @table:      The values to program into the control regs.
 326  *
 327  * This function simply emits a MI_LOAD_REGISTER_IMM command for the
 328  * given table starting at the given address. This register set is
 329  * programmed in pairs.
 330  *
 331  * Return: 0 on success, otherwise the error status.
 332  */
 333 static int emit_mocs_l3cc_table(struct i915_request *rq,
 334                                 const struct drm_i915_mocs_table *table)
 335 {
 336         unsigned int i;
 337         u32 *cs;
 338
 339         if (WARN_ON(table->size > GEN9_NUM_MOCS_ENTRIES))
 340                 return -ENODEV;
 341
 342         cs = intel_ring_begin(rq, 2 + GEN9_NUM_MOCS_ENTRIES);
 343         if (IS_ERR(cs))
 344                 return PTR_ERR(cs);
 345
 346         *cs++ = MI_LOAD_REGISTER_IMM(GEN9_NUM_MOCS_ENTRIES / 2);
 347
 348         for (i = 0; i < table->size/2; i++) {
 349                 *cs++ = i915_mmio_reg_offset(GEN9_LNCFCMOCS(i));
 350                 *cs++ = l3cc_combine(table, 2 * i, 2 * i + 1);
 351         }
 352
 353         if (table->size & 0x01) {
 354                 /* Odd table size - 1 left over */
 355                 *cs++ = i915_mmio_reg_offset(GEN9_LNCFCMOCS(i));
 356                 *cs++ = l3cc_combine(table, 2 * i, 0);
 357                 i++;
 358         }
 359
 360         /*
 361          * Now set the rest of the table to uncached - use entry 0 as
 362          * this will be uncached. Leave the last pair uninitialised as
 363          * they are reserved by the hardware.
 364          */
 365         for (; i < GEN9_NUM_MOCS_ENTRIES / 2; i++) {
 366                 *cs++ = i915_mmio_reg_offset(GEN9_LNCFCMOCS(i));
 367                 *cs++ = l3cc_combine(table, 0, 0);
 368         }
 369
 370         *cs++ = MI_NOOP;
 371         intel_ring_advance(rq, cs);
 372
 373         return 0;
 374 }
 375
 376 /**
 377  * intel_mocs_init_l3cc_table() - program the mocs control table
 378  * @dev_priv:      i915 device private
 379  *
 380  * This function simply programs the mocs registers for the given table
 381  * starting at the given address. This register set is  programmed in pairs.
 382  *
 383  * These registers may get programmed more than once, it is simpler to
 384  * re-program 32 registers than maintain the state of when they were programmed.
 385  * We are always reprogramming with the same values and this only on context
 386  * start.
 387  *
 388  * Return: Nothing.
 389  */
 390 void intel_mocs_init_l3cc_table(struct drm_i915_private *dev_priv)
 391 {
 392         struct drm_i915_mocs_table table;
 393         unsigned int i;
 394
 395         if (!get_mocs_settings(dev_priv, &table))
 396                 return;
 397
 398         for (i = 0; i < table.size/2; i++)
 399                 I915_WRITE(GEN9_LNCFCMOCS(i), l3cc_combine(&table, 2*i, 2*i+1));
 400
 401         /* Odd table size - 1 left over */
 402         if (table.size & 0x01) {
 403                 I915_WRITE(GEN9_LNCFCMOCS(i), l3cc_combine(&table, 2*i, 0));
 404                 i++;
 405         }
 406
 407         /*
 408          * Now set the rest of the table to uncached - use entry 0 as
 409          * this will be uncached. Leave the last pair as initialised as
 410          * they are reserved by the hardware.
 411          */
 412         for (; i < (GEN9_NUM_MOCS_ENTRIES / 2); i++)
 413                 I915_WRITE(GEN9_LNCFCMOCS(i), l3cc_combine(&table, 0, 0));
 414 }
 415
 416 /**
 417  * intel_rcs_context_init_mocs() - program the MOCS register.
 418  * @rq: Request to set up the MOCS tables for.
 419  *
 420  * This function will emit a batch buffer with the values required for
 421  * programming the MOCS register values for all the currently supported
 422  * rings.
 423  *
 424  * These registers are partially stored in the RCS context, so they are
 425  * emitted at the same time so that when a context is created these registers
 426  * are set up. These registers have to be emitted into the start of the
 427  * context as setting the ELSP will re-init some of these registers back
 428  * to the hw values.
 429  *
 430  * Return: 0 on success, otherwise the error status.
 431  */
 432 int intel_rcs_context_init_mocs(struct i915_request *rq)
 433 {
 434         struct drm_i915_mocs_table t;
 435         int ret;
 436
 437         if (get_mocs_settings(rq->i915, &t)) {
 438                 /* Program the RCS control registers */
 439                 ret = emit_mocs_control_table(rq, &t);
 440                 if (ret)
 441                         return ret;
 442
 443                 /* Now program the l3cc registers */
 444                 ret = emit_mocs_l3cc_table(rq, &t);
 445                 if (ret)
 446                         return ret;
 447         }
 448
 449         return 0;
 450 }