drivers/gpu/drm/i915/i915_reg.h

   1 /* Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   2  * All Rights Reserved.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sub license, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice (including the
  13  * next paragraph) shall be included in all copies or substantial portions
  14  * of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  17  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  18  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  19  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  20  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  21  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  22  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  23  */
  24
  25 #ifndef _I915_REG_H_
  26 #define _I915_REG_H_
  27
  28 typedef struct {
  29         uint32_t reg;
  30 } i915_reg_t;
  31
  32 #define _MMIO(r) ((const i915_reg_t){ .reg = (r) })
  33
  34 #define INVALID_MMIO_REG _MMIO(0)
  35
  36 static inline uint32_t i915_mmio_reg_offset(i915_reg_t reg)
  37 {
  38         return reg.reg;
  39 }
  40
  41 static inline bool i915_mmio_reg_equal(i915_reg_t a, i915_reg_t b)
  42 {
  43         return i915_mmio_reg_offset(a) == i915_mmio_reg_offset(b);
  44 }
  45
  46 static inline bool i915_mmio_reg_valid(i915_reg_t reg)
  47 {
  48         return !i915_mmio_reg_equal(reg, INVALID_MMIO_REG);
  49 }
  50
  51 #define _PICK(__index, ...) (((const u32 []){ __VA_ARGS__ })[__index])
  52
  53 #define _PIPE(pipe, a, b) ((a) + (pipe)*((b)-(a)))
  54 #define _MMIO_PIPE(pipe, a, b) _MMIO(_PIPE(pipe, a, b))
  55 #define _PLANE(plane, a, b) _PIPE(plane, a, b)
  56 #define _MMIO_PLANE(plane, a, b) _MMIO_PIPE(plane, a, b)
  57 #define _TRANS(tran, a, b) ((a) + (tran)*((b)-(a)))
  58 #define _MMIO_TRANS(tran, a, b) _MMIO(_TRANS(tran, a, b))
  59 #define _PORT(port, a, b) ((a) + (port)*((b)-(a)))
  60 #define _MMIO_PORT(port, a, b) _MMIO(_PORT(port, a, b))
  61 #define _MMIO_PIPE3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
  62 #define _MMIO_PORT3(pipe, a, b, c) _MMIO(_PICK(pipe, a, b, c))
  63 #define _PLL(pll, a, b) ((a) + (pll)*((b)-(a)))
  64 #define _MMIO_PLL(pll, a, b) _MMIO(_PLL(pll, a, b))
  65 #define _MMIO_PORT6(port, a, b, c, d, e, f) _MMIO(_PICK(port, a, b, c, d, e, f))
  66 #define _MMIO_PORT6_LN(port, ln, a0, a1, b, c, d, e, f)                 \
  67         _MMIO(_PICK(port, a0, b, c, d, e, f) + (ln * (a1 - a0)))
  68 #define _PHY3(phy, ...) _PICK(phy, __VA_ARGS__)
  69 #define _MMIO_PHY3(phy, a, b, c) _MMIO(_PHY3(phy, a, b, c))
  70
  71 #define _MASKED_FIELD(mask, value) ({                                      \
  72         if (__builtin_constant_p(mask))                                    \
  73                 BUILD_BUG_ON_MSG(((mask) & 0xffff0000), "Incorrect mask"); \
  74         if (__builtin_constant_p(value))                                   \
  75                 BUILD_BUG_ON_MSG((value) & 0xffff0000, "Incorrect value"); \
  76         if (__builtin_constant_p(mask) && __builtin_constant_p(value))     \
  77                 BUILD_BUG_ON_MSG((value) & ~(mask),                        \
  78                                  "Incorrect value for mask");              \
  79         (mask) << 16 | (value); })
  80 #define _MASKED_BIT_ENABLE(a)   ({ typeof(a) _a = (a); _MASKED_FIELD(_a, _a); })
  81 #define _MASKED_BIT_DISABLE(a)  (_MASKED_FIELD((a), 0))
  82
  83 /* Engine ID */
  84
  85 #define RCS_HW          0
  86 #define VCS_HW          1
  87 #define BCS_HW          2
  88 #define VECS_HW         3
  89 #define VCS2_HW         4
  90
  91 /* Engine class */
  92
  93 #define RENDER_CLASS            0
  94 #define VIDEO_DECODE_CLASS      1
  95 #define VIDEO_ENHANCEMENT_CLASS 2
  96 #define COPY_ENGINE_CLASS       3
  97 #define OTHER_CLASS             4
  98
  99 /* PCI config space */
 100
 101 #define MCHBAR_I915 0x44
 102 #define MCHBAR_I965 0x48
 103 #define MCHBAR_SIZE (4 * 4096)
 104
 105 #define DEVEN 0x54
 106 #define   DEVEN_MCHBAR_EN (1 << 28)
 107
 108 /* BSM in include/drm/i915_drm.h */
 109
 110 #define HPLLCC  0xc0 /* 85x only */
 111 #define   GC_CLOCK_CONTROL_MASK         (0x7 << 0)
 112 #define   GC_CLOCK_133_200              (0 << 0)
 113 #define   GC_CLOCK_100_200              (1 << 0)
 114 #define   GC_CLOCK_100_133              (2 << 0)
 115 #define   GC_CLOCK_133_266              (3 << 0)
 116 #define   GC_CLOCK_133_200_2            (4 << 0)
 117 #define   GC_CLOCK_133_266_2            (5 << 0)
 118 #define   GC_CLOCK_166_266              (6 << 0)
 119 #define   GC_CLOCK_166_250              (7 << 0)
 120
 121 #define I915_GDRST 0xc0 /* PCI config register */
 122 #define   GRDOM_FULL            (0 << 2)
 123 #define   GRDOM_RENDER          (1 << 2)
 124 #define   GRDOM_MEDIA           (3 << 2)
 125 #define   GRDOM_MASK            (3 << 2)
 126 #define   GRDOM_RESET_STATUS    (1 << 1)
 127 #define   GRDOM_RESET_ENABLE    (1 << 0)
 128
 129 /* BSpec only has register offset, PCI device and bit found empirically */
 130 #define I830_CLOCK_GATE 0xc8 /* device 0 */
 131 #define   I830_L2_CACHE_CLOCK_GATE_DISABLE      (1 << 2)
 132
 133 #define GCDGMBUS 0xcc
 134
 135 #define GCFGC2  0xda
 136 #define GCFGC   0xf0 /* 915+ only */
 137 #define   GC_LOW_FREQUENCY_ENABLE       (1 << 7)
 138 #define   GC_DISPLAY_CLOCK_190_200_MHZ  (0 << 4)
 139 #define   GC_DISPLAY_CLOCK_333_320_MHZ  (4 << 4)
 140 #define   GC_DISPLAY_CLOCK_267_MHZ_PNV  (0 << 4)
 141 #define   GC_DISPLAY_CLOCK_333_MHZ_PNV  (1 << 4)
 142 #define   GC_DISPLAY_CLOCK_444_MHZ_PNV  (2 << 4)
 143 #define   GC_DISPLAY_CLOCK_200_MHZ_PNV  (5 << 4)
 144 #define   GC_DISPLAY_CLOCK_133_MHZ_PNV  (6 << 4)
 145 #define   GC_DISPLAY_CLOCK_167_MHZ_PNV  (7 << 4)
 146 #define   GC_DISPLAY_CLOCK_MASK         (7 << 4)
 147 #define   GM45_GC_RENDER_CLOCK_MASK     (0xf << 0)
 148 #define   GM45_GC_RENDER_CLOCK_266_MHZ  (8 << 0)
 149 #define   GM45_GC_RENDER_CLOCK_320_MHZ  (9 << 0)
 150 #define   GM45_GC_RENDER_CLOCK_400_MHZ  (0xb << 0)
 151 #define   GM45_GC_RENDER_CLOCK_533_MHZ  (0xc << 0)
 152 #define   I965_GC_RENDER_CLOCK_MASK     (0xf << 0)
 153 #define   I965_GC_RENDER_CLOCK_267_MHZ  (2 << 0)
 154 #define   I965_GC_RENDER_CLOCK_333_MHZ  (3 << 0)
 155 #define   I965_GC_RENDER_CLOCK_444_MHZ  (4 << 0)
 156 #define   I965_GC_RENDER_CLOCK_533_MHZ  (5 << 0)
 157 #define   I945_GC_RENDER_CLOCK_MASK     (7 << 0)
 158 #define   I945_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 159 #define   I945_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 160 #define   I945_GC_RENDER_CLOCK_250_MHZ  (3 << 0)
 161 #define   I945_GC_RENDER_CLOCK_400_MHZ  (5 << 0)
 162 #define   I915_GC_RENDER_CLOCK_MASK     (7 << 0)
 163 #define   I915_GC_RENDER_CLOCK_166_MHZ  (0 << 0)
 164 #define   I915_GC_RENDER_CLOCK_200_MHZ  (1 << 0)
 165 #define   I915_GC_RENDER_CLOCK_333_MHZ  (4 << 0)
 166
 167 #define ASLE    0xe4
 168 #define ASLS    0xfc
 169
 170 #define SWSCI   0xe8
 171 #define   SWSCI_SCISEL  (1 << 15)
 172 #define   SWSCI_GSSCIE  (1 << 0)
 173
 174 #define LBPC 0xf4 /* legacy/combination backlight modes, also called LBB */
 175
 176
 177 #define ILK_GDSR _MMIO(MCHBAR_MIRROR_BASE + 0x2ca4)
 178 #define  ILK_GRDOM_FULL         (0<<1)
 179 #define  ILK_GRDOM_RENDER       (1<<1)
 180 #define  ILK_GRDOM_MEDIA        (3<<1)
 181 #define  ILK_GRDOM_MASK         (3<<1)
 182 #define  ILK_GRDOM_RESET_ENABLE (1<<0)
 183
 184 #define GEN6_MBCUNIT_SNPCR      _MMIO(0x900c) /* for LLC config */
 185 #define   GEN6_MBC_SNPCR_SHIFT  21
 186 #define   GEN6_MBC_SNPCR_MASK   (3<<21)
 187 #define   GEN6_MBC_SNPCR_MAX    (0<<21)
 188 #define   GEN6_MBC_SNPCR_MED    (1<<21)
 189 #define   GEN6_MBC_SNPCR_LOW    (2<<21)
 190 #define   GEN6_MBC_SNPCR_MIN    (3<<21) /* only 1/16th of the cache is shared */
 191
 192 #define VLV_G3DCTL              _MMIO(0x9024)
 193 #define VLV_GSCKGCTL            _MMIO(0x9028)
 194
 195 #define GEN6_MBCTL              _MMIO(0x0907c)
 196 #define   GEN6_MBCTL_ENABLE_BOOT_FETCH  (1 << 4)
 197 #define   GEN6_MBCTL_CTX_FETCH_NEEDED   (1 << 3)
 198 #define   GEN6_MBCTL_BME_UPDATE_ENABLE  (1 << 2)
 199 #define   GEN6_MBCTL_MAE_UPDATE_ENABLE  (1 << 1)
 200 #define   GEN6_MBCTL_BOOT_FETCH_MECH    (1 << 0)
 201
 202 #define GEN6_GDRST      _MMIO(0x941c)
 203 #define  GEN6_GRDOM_FULL                (1 << 0)
 204 #define  GEN6_GRDOM_RENDER              (1 << 1)
 205 #define  GEN6_GRDOM_MEDIA               (1 << 2)
 206 #define  GEN6_GRDOM_BLT                 (1 << 3)
 207 #define  GEN6_GRDOM_VECS                (1 << 4)
 208 #define  GEN9_GRDOM_GUC                 (1 << 5)
 209 #define  GEN8_GRDOM_MEDIA2              (1 << 7)
 210
 211 #define RING_PP_DIR_BASE(engine)        _MMIO((engine)->mmio_base+0x228)
 212 #define RING_PP_DIR_BASE_READ(engine)   _MMIO((engine)->mmio_base+0x518)
 213 #define RING_PP_DIR_DCLV(engine)        _MMIO((engine)->mmio_base+0x220)
 214 #define   PP_DIR_DCLV_2G                0xffffffff
 215
 216 #define GEN8_RING_PDP_UDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8 + 4)
 217 #define GEN8_RING_PDP_LDW(engine, n)    _MMIO((engine)->mmio_base+0x270 + (n) * 8)
 218
 219 #define GEN8_R_PWR_CLK_STATE            _MMIO(0x20C8)
 220 #define   GEN8_RPCS_ENABLE              (1 << 31)
 221 #define   GEN8_RPCS_S_CNT_ENABLE        (1 << 18)
 222 #define   GEN8_RPCS_S_CNT_SHIFT         15
 223 #define   GEN8_RPCS_S_CNT_MASK          (0x7 << GEN8_RPCS_S_CNT_SHIFT)
 224 #define   GEN8_RPCS_SS_CNT_ENABLE       (1 << 11)
 225 #define   GEN8_RPCS_SS_CNT_SHIFT        8
 226 #define   GEN8_RPCS_SS_CNT_MASK         (0x7 << GEN8_RPCS_SS_CNT_SHIFT)
 227 #define   GEN8_RPCS_EU_MAX_SHIFT        4
 228 #define   GEN8_RPCS_EU_MAX_MASK         (0xf << GEN8_RPCS_EU_MAX_SHIFT)
 229 #define   GEN8_RPCS_EU_MIN_SHIFT        0
 230 #define   GEN8_RPCS_EU_MIN_MASK         (0xf << GEN8_RPCS_EU_MIN_SHIFT)
 231
 232 #define GAM_ECOCHK                      _MMIO(0x4090)
 233 #define   BDW_DISABLE_HDC_INVALIDATION  (1<<25)
 234 #define   ECOCHK_SNB_BIT                (1<<10)
 235 #define   ECOCHK_DIS_TLB                (1<<8)
 236 #define   HSW_ECOCHK_ARB_PRIO_SOL       (1<<6)
 237 #define   ECOCHK_PPGTT_CACHE64B         (0x3<<3)
 238 #define   ECOCHK_PPGTT_CACHE4B          (0x0<<3)
 239 #define   ECOCHK_PPGTT_GFDT_IVB         (0x1<<4)
 240 #define   ECOCHK_PPGTT_LLC_IVB          (0x1<<3)
 241 #define   ECOCHK_PPGTT_UC_HSW           (0x1<<3)
 242 #define   ECOCHK_PPGTT_WT_HSW           (0x2<<3)
 243 #define   ECOCHK_PPGTT_WB_HSW           (0x3<<3)
 244
 245 #define GEN8_CONFIG0                    _MMIO(0xD00)
 246 #define  GEN9_DEFAULT_FIXES             (1 << 3 | 1 << 2 | 1 << 1)
 247
 248 #define GAC_ECO_BITS                    _MMIO(0x14090)
 249 #define   ECOBITS_SNB_BIT               (1<<13)
 250 #define   ECOBITS_PPGTT_CACHE64B        (3<<8)
 251 #define   ECOBITS_PPGTT_CACHE4B         (0<<8)
 252
 253 #define GAB_CTL                         _MMIO(0x24000)
 254 #define   GAB_CTL_CONT_AFTER_PAGEFAULT  (1<<8)
 255
 256 #define GEN6_STOLEN_RESERVED            _MMIO(0x1082C0)
 257 #define GEN6_STOLEN_RESERVED_ADDR_MASK  (0xFFF << 20)
 258 #define GEN7_STOLEN_RESERVED_ADDR_MASK  (0x3FFF << 18)
 259 #define GEN6_STOLEN_RESERVED_SIZE_MASK  (3 << 4)
 260 #define GEN6_STOLEN_RESERVED_1M         (0 << 4)
 261 #define GEN6_STOLEN_RESERVED_512K       (1 << 4)
 262 #define GEN6_STOLEN_RESERVED_256K       (2 << 4)
 263 #define GEN6_STOLEN_RESERVED_128K       (3 << 4)
 264 #define GEN7_STOLEN_RESERVED_SIZE_MASK  (1 << 5)
 265 #define GEN7_STOLEN_RESERVED_1M         (0 << 5)
 266 #define GEN7_STOLEN_RESERVED_256K       (1 << 5)
 267 #define GEN8_STOLEN_RESERVED_SIZE_MASK  (3 << 7)
 268 #define GEN8_STOLEN_RESERVED_1M         (0 << 7)
 269 #define GEN8_STOLEN_RESERVED_2M         (1 << 7)
 270 #define GEN8_STOLEN_RESERVED_4M         (2 << 7)
 271 #define GEN8_STOLEN_RESERVED_8M         (3 << 7)
 272
 273 /* VGA stuff */
 274
 275 #define VGA_ST01_MDA 0x3ba
 276 #define VGA_ST01_CGA 0x3da
 277
 278 #define _VGA_MSR_WRITE _MMIO(0x3c2)
 279 #define VGA_MSR_WRITE 0x3c2
 280 #define VGA_MSR_READ 0x3cc
 281 #define   VGA_MSR_MEM_EN (1<<1)
 282 #define   VGA_MSR_CGA_MODE (1<<0)
 283
 284 #define VGA_SR_INDEX 0x3c4
 285 #define SR01                    1
 286 #define VGA_SR_DATA 0x3c5
 287
 288 #define VGA_AR_INDEX 0x3c0
 289 #define   VGA_AR_VID_EN (1<<5)
 290 #define VGA_AR_DATA_WRITE 0x3c0
 291 #define VGA_AR_DATA_READ 0x3c1
 292
 293 #define VGA_GR_INDEX 0x3ce
 294 #define VGA_GR_DATA 0x3cf
 295 /* GR05 */
 296 #define   VGA_GR_MEM_READ_MODE_SHIFT 3
 297 #define     VGA_GR_MEM_READ_MODE_PLANE 1
 298 /* GR06 */
 299 #define   VGA_GR_MEM_MODE_MASK 0xc
 300 #define   VGA_GR_MEM_MODE_SHIFT 2
 301 #define   VGA_GR_MEM_A0000_AFFFF 0
 302 #define   VGA_GR_MEM_A0000_BFFFF 1
 303 #define   VGA_GR_MEM_B0000_B7FFF 2
 304 #define   VGA_GR_MEM_B0000_BFFFF 3
 305
 306 #define VGA_DACMASK 0x3c6
 307 #define VGA_DACRX 0x3c7
 308 #define VGA_DACWX 0x3c8
 309 #define VGA_DACDATA 0x3c9
 310
 311 #define VGA_CR_INDEX_MDA 0x3b4
 312 #define VGA_CR_DATA_MDA 0x3b5
 313 #define VGA_CR_INDEX_CGA 0x3d4
 314 #define VGA_CR_DATA_CGA 0x3d5
 315
 316 /*
 317  * Instruction field definitions used by the command parser
 318  */
 319 #define INSTR_CLIENT_SHIFT      29
 320 #define   INSTR_MI_CLIENT       0x0
 321 #define   INSTR_BC_CLIENT       0x2
 322 #define   INSTR_RC_CLIENT       0x3
 323 #define INSTR_SUBCLIENT_SHIFT   27
 324 #define INSTR_SUBCLIENT_MASK    0x18000000
 325 #define   INSTR_MEDIA_SUBCLIENT 0x2
 326 #define INSTR_26_TO_24_MASK     0x7000000
 327 #define   INSTR_26_TO_24_SHIFT  24
 328
 329 /*
 330  * Memory interface instructions used by the kernel
 331  */
 332 #define MI_INSTR(opcode, flags) (((opcode) << 23) | (flags))
 333 /* Many MI commands use bit 22 of the header dword for GGTT vs PPGTT */
 334 #define  MI_GLOBAL_GTT    (1<<22)
 335
 336 #define MI_NOOP                 MI_INSTR(0, 0)
 337 #define MI_USER_INTERRUPT       MI_INSTR(0x02, 0)
 338 #define MI_WAIT_FOR_EVENT       MI_INSTR(0x03, 0)
 339 #define   MI_WAIT_FOR_OVERLAY_FLIP      (1<<16)
 340 #define   MI_WAIT_FOR_PLANE_B_FLIP      (1<<6)
 341 #define   MI_WAIT_FOR_PLANE_A_FLIP      (1<<2)
 342 #define   MI_WAIT_FOR_PLANE_A_SCANLINES (1<<1)
 343 #define MI_FLUSH                MI_INSTR(0x04, 0)
 344 #define   MI_READ_FLUSH         (1 << 0)
 345 #define   MI_EXE_FLUSH          (1 << 1)
 346 #define   MI_NO_WRITE_FLUSH     (1 << 2)
 347 #define   MI_SCENE_COUNT        (1 << 3) /* just increment scene count */
 348 #define   MI_END_SCENE          (1 << 4) /* flush binner and incr scene count */
 349 #define   MI_INVALIDATE_ISP     (1 << 5) /* invalidate indirect state pointers */
 350 #define MI_REPORT_HEAD          MI_INSTR(0x07, 0)
 351 #define MI_ARB_ON_OFF           MI_INSTR(0x08, 0)
 352 #define   MI_ARB_ENABLE                 (1<<0)
 353 #define   MI_ARB_DISABLE                (0<<0)
 354 #define MI_BATCH_BUFFER_END     MI_INSTR(0x0a, 0)
 355 #define MI_SUSPEND_FLUSH        MI_INSTR(0x0b, 0)
 356 #define   MI_SUSPEND_FLUSH_EN   (1<<0)
 357 #define MI_SET_APPID            MI_INSTR(0x0e, 0)
 358 #define MI_OVERLAY_FLIP         MI_INSTR(0x11, 0)
 359 #define   MI_OVERLAY_CONTINUE   (0x0<<21)
 360 #define   MI_OVERLAY_ON         (0x1<<21)
 361 #define   MI_OVERLAY_OFF        (0x2<<21)
 362 #define MI_LOAD_SCAN_LINES_INCL MI_INSTR(0x12, 0)
 363 #define MI_DISPLAY_FLIP         MI_INSTR(0x14, 2)
 364 #define MI_DISPLAY_FLIP_I915    MI_INSTR(0x14, 1)
 365 #define   MI_DISPLAY_FLIP_PLANE(n) ((n) << 20)
 366 /* IVB has funny definitions for which plane to flip. */
 367 #define   MI_DISPLAY_FLIP_IVB_PLANE_A  (0 << 19)
 368 #define   MI_DISPLAY_FLIP_IVB_PLANE_B  (1 << 19)
 369 #define   MI_DISPLAY_FLIP_IVB_SPRITE_A (2 << 19)
 370 #define   MI_DISPLAY_FLIP_IVB_SPRITE_B (3 << 19)
 371 #define   MI_DISPLAY_FLIP_IVB_PLANE_C  (4 << 19)
 372 #define   MI_DISPLAY_FLIP_IVB_SPRITE_C (5 << 19)
 373 /* SKL ones */
 374 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_A (0 << 8)
 375 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_B (1 << 8)
 376 #define   MI_DISPLAY_FLIP_SKL_PLANE_1_C (2 << 8)
 377 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_A (4 << 8)
 378 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_B (5 << 8)
 379 #define   MI_DISPLAY_FLIP_SKL_PLANE_2_C (6 << 8)
 380 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_A (7 << 8)
 381 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_B (8 << 8)
 382 #define   MI_DISPLAY_FLIP_SKL_PLANE_3_C (9 << 8)
 383 #define MI_SEMAPHORE_MBOX       MI_INSTR(0x16, 1) /* gen6, gen7 */
 384 #define   MI_SEMAPHORE_GLOBAL_GTT    (1<<22)
 385 #define   MI_SEMAPHORE_UPDATE       (1<<21)
 386 #define   MI_SEMAPHORE_COMPARE      (1<<20)
 387 #define   MI_SEMAPHORE_REGISTER     (1<<18)
 388 #define   MI_SEMAPHORE_SYNC_VR      (0<<16) /* RCS  wait for VCS  (RVSYNC) */
 389 #define   MI_SEMAPHORE_SYNC_VER     (1<<16) /* RCS  wait for VECS (RVESYNC) */
 390 #define   MI_SEMAPHORE_SYNC_BR      (2<<16) /* RCS  wait for BCS  (RBSYNC) */
 391 #define   MI_SEMAPHORE_SYNC_BV      (0<<16) /* VCS  wait for BCS  (VBSYNC) */
 392 #define   MI_SEMAPHORE_SYNC_VEV     (1<<16) /* VCS  wait for VECS (VVESYNC) */
 393 #define   MI_SEMAPHORE_SYNC_RV      (2<<16) /* VCS  wait for RCS  (VRSYNC) */
 394 #define   MI_SEMAPHORE_SYNC_RB      (0<<16) /* BCS  wait for RCS  (BRSYNC) */
 395 #define   MI_SEMAPHORE_SYNC_VEB     (1<<16) /* BCS  wait for VECS (BVESYNC) */
 396 #define   MI_SEMAPHORE_SYNC_VB      (2<<16) /* BCS  wait for VCS  (BVSYNC) */
 397 #define   MI_SEMAPHORE_SYNC_BVE     (0<<16) /* VECS wait for BCS  (VEBSYNC) */
 398 #define   MI_SEMAPHORE_SYNC_VVE     (1<<16) /* VECS wait for VCS  (VEVSYNC) */
 399 #define   MI_SEMAPHORE_SYNC_RVE     (2<<16) /* VECS wait for RCS  (VERSYNC) */
 400 #define   MI_SEMAPHORE_SYNC_INVALID (3<<16)
 401 #define   MI_SEMAPHORE_SYNC_MASK    (3<<16)
 402 #define MI_SET_CONTEXT          MI_INSTR(0x18, 0)
 403 #define   MI_MM_SPACE_GTT               (1<<8)
 404 #define   MI_MM_SPACE_PHYSICAL          (0<<8)
 405 #define   MI_SAVE_EXT_STATE_EN          (1<<3)
 406 #define   MI_RESTORE_EXT_STATE_EN       (1<<2)
 407 #define   MI_FORCE_RESTORE              (1<<1)
 408 #define   MI_RESTORE_INHIBIT            (1<<0)
 409 #define   HSW_MI_RS_SAVE_STATE_EN       (1<<3)
 410 #define   HSW_MI_RS_RESTORE_STATE_EN    (1<<2)
 411 #define MI_SEMAPHORE_SIGNAL     MI_INSTR(0x1b, 0) /* GEN8+ */
 412 #define   MI_SEMAPHORE_TARGET(engine)   ((engine)<<15)
 413 #define MI_SEMAPHORE_WAIT       MI_INSTR(0x1c, 2) /* GEN8+ */
 414 #define   MI_SEMAPHORE_POLL             (1<<15)
 415 #define   MI_SEMAPHORE_SAD_GTE_SDD      (1<<12)
 416 #define MI_STORE_DWORD_IMM      MI_INSTR(0x20, 1)
 417 #define MI_STORE_DWORD_IMM_GEN4 MI_INSTR(0x20, 2)
 418 #define   MI_MEM_VIRTUAL        (1 << 22) /* 945,g33,965 */
 419 #define   MI_USE_GGTT           (1 << 22) /* g4x+ */
 420 #define MI_STORE_DWORD_INDEX    MI_INSTR(0x21, 1)
 421 #define   MI_STORE_DWORD_INDEX_SHIFT 2
 422 /* Official intel docs are somewhat sloppy concerning MI_LOAD_REGISTER_IMM:
 423  * - Always issue a MI_NOOP _before_ the MI_LOAD_REGISTER_IMM - otherwise hw
 424  *   simply ignores the register load under certain conditions.
 425  * - One can actually load arbitrary many arbitrary registers: Simply issue x
 426  *   address/value pairs. Don't overdue it, though, x <= 2^4 must hold!
 427  */
 428 #define MI_LOAD_REGISTER_IMM(x) MI_INSTR(0x22, 2*(x)-1)
 429 #define   MI_LRI_FORCE_POSTED           (1<<12)
 430 #define MI_STORE_REGISTER_MEM        MI_INSTR(0x24, 1)
 431 #define MI_STORE_REGISTER_MEM_GEN8   MI_INSTR(0x24, 2)
 432 #define   MI_SRM_LRM_GLOBAL_GTT         (1<<22)
 433 #define MI_FLUSH_DW             MI_INSTR(0x26, 1) /* for GEN6 */
 434 #define   MI_FLUSH_DW_STORE_INDEX       (1<<21)
 435 #define   MI_INVALIDATE_TLB             (1<<18)
 436 #define   MI_FLUSH_DW_OP_STOREDW        (1<<14)
 437 #define   MI_FLUSH_DW_OP_MASK           (3<<14)
 438 #define   MI_FLUSH_DW_NOTIFY            (1<<8)
 439 #define   MI_INVALIDATE_BSD             (1<<7)
 440 #define   MI_FLUSH_DW_USE_GTT           (1<<2)
 441 #define   MI_FLUSH_DW_USE_PPGTT         (0<<2)
 442 #define MI_LOAD_REGISTER_MEM       MI_INSTR(0x29, 1)
 443 #define MI_LOAD_REGISTER_MEM_GEN8  MI_INSTR(0x29, 2)
 444 #define MI_BATCH_BUFFER         MI_INSTR(0x30, 1)
 445 #define   MI_BATCH_NON_SECURE           (1)
 446 /* for snb/ivb/vlv this also means "batch in ppgtt" when ppgtt is enabled. */
 447 #define   MI_BATCH_NON_SECURE_I965      (1<<8)
 448 #define   MI_BATCH_PPGTT_HSW            (1<<8)
 449 #define   MI_BATCH_NON_SECURE_HSW       (1<<13)
 450 #define MI_BATCH_BUFFER_START   MI_INSTR(0x31, 0)
 451 #define   MI_BATCH_GTT              (2<<6) /* aliased with (1<<7) on gen4 */
 452 #define MI_BATCH_BUFFER_START_GEN8      MI_INSTR(0x31, 1)
 453 #define   MI_BATCH_RESOURCE_STREAMER (1<<10)
 454
 455 #define MI_PREDICATE_SRC0       _MMIO(0x2400)
 456 #define MI_PREDICATE_SRC0_UDW   _MMIO(0x2400 + 4)
 457 #define MI_PREDICATE_SRC1       _MMIO(0x2408)
 458 #define MI_PREDICATE_SRC1_UDW   _MMIO(0x2408 + 4)
 459
 460 #define MI_PREDICATE_RESULT_2   _MMIO(0x2214)
 461 #define  LOWER_SLICE_ENABLED    (1<<0)
 462 #define  LOWER_SLICE_DISABLED   (0<<0)
 463
 464 /*
 465  * 3D instructions used by the kernel
 466  */
 467 #define GFX_INSTR(opcode, flags) ((0x3 << 29) | ((opcode) << 24) | (flags))
 468
 469 #define GEN9_MEDIA_POOL_STATE     ((0x3 << 29) | (0x2 << 27) | (0x5 << 16) | 4)
 470 #define   GEN9_MEDIA_POOL_ENABLE  (1 << 31)
 471 #define GFX_OP_RASTER_RULES    ((0x3<<29)|(0x7<<24))
 472 #define GFX_OP_SCISSOR         ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 473 #define   SC_UPDATE_SCISSOR       (0x1<<1)
 474 #define   SC_ENABLE_MASK          (0x1<<0)
 475 #define   SC_ENABLE               (0x1<<0)
 476 #define GFX_OP_LOAD_INDIRECT   ((0x3<<29)|(0x1d<<24)|(0x7<<16))
 477 #define GFX_OP_SCISSOR_INFO    ((0x3<<29)|(0x1d<<24)|(0x81<<16)|(0x1))
 478 #define   SCI_YMIN_MASK      (0xffff<<16)
 479 #define   SCI_XMIN_MASK      (0xffff<<0)
 480 #define   SCI_YMAX_MASK      (0xffff<<16)
 481 #define   SCI_XMAX_MASK      (0xffff<<0)
 482 #define GFX_OP_SCISSOR_ENABLE    ((0x3<<29)|(0x1c<<24)|(0x10<<19))
 483 #define GFX_OP_SCISSOR_RECT      ((0x3<<29)|(0x1d<<24)|(0x81<<16)|1)
 484 #define GFX_OP_COLOR_FACTOR      ((0x3<<29)|(0x1d<<24)|(0x1<<16)|0x0)
 485 #define GFX_OP_STIPPLE           ((0x3<<29)|(0x1d<<24)|(0x83<<16))
 486 #define GFX_OP_MAP_INFO          ((0x3<<29)|(0x1d<<24)|0x4)
 487 #define GFX_OP_DESTBUFFER_VARS   ((0x3<<29)|(0x1d<<24)|(0x85<<16)|0x0)
 488 #define GFX_OP_DESTBUFFER_INFO   ((0x3<<29)|(0x1d<<24)|(0x8e<<16)|1)
 489 #define GFX_OP_DRAWRECT_INFO     ((0x3<<29)|(0x1d<<24)|(0x80<<16)|(0x3))
 490 #define GFX_OP_DRAWRECT_INFO_I965  ((0x7900<<16)|0x2)
 491
 492 #define COLOR_BLT_CMD                   (2<<29 | 0x40<<22 | (5-2))
 493 #define SRC_COPY_BLT_CMD                ((2<<29)|(0x43<<22)|4)
 494 #define XY_SRC_COPY_BLT_CMD             ((2<<29)|(0x53<<22)|6)
 495 #define XY_MONO_SRC_COPY_IMM_BLT        ((2<<29)|(0x71<<22)|5)
 496 #define   BLT_WRITE_A                   (2<<20)
 497 #define   BLT_WRITE_RGB                 (1<<20)
 498 #define   BLT_WRITE_RGBA                (BLT_WRITE_RGB | BLT_WRITE_A)
 499 #define   BLT_DEPTH_8                   (0<<24)
 500 #define   BLT_DEPTH_16_565              (1<<24)
 501 #define   BLT_DEPTH_16_1555             (2<<24)
 502 #define   BLT_DEPTH_32                  (3<<24)
 503 #define   BLT_ROP_SRC_COPY              (0xcc<<16)
 504 #define   BLT_ROP_COLOR_COPY            (0xf0<<16)
 505 #define XY_SRC_COPY_BLT_SRC_TILED       (1<<15) /* 965+ only */
 506 #define XY_SRC_COPY_BLT_DST_TILED       (1<<11) /* 965+ only */
 507 #define CMD_OP_DISPLAYBUFFER_INFO ((0x0<<29)|(0x14<<23)|2)
 508 #define   ASYNC_FLIP                (1<<22)
 509 #define   DISPLAY_PLANE_A           (0<<20)
 510 #define   DISPLAY_PLANE_B           (1<<20)
 511 #define GFX_OP_PIPE_CONTROL(len)        ((0x3<<29)|(0x3<<27)|(0x2<<24)|((len)-2))
 512 #define   PIPE_CONTROL_FLUSH_L3                         (1<<27)
 513 #define   PIPE_CONTROL_GLOBAL_GTT_IVB                   (1<<24) /* gen7+ */
 514 #define   PIPE_CONTROL_MMIO_WRITE                       (1<<23)
 515 #define   PIPE_CONTROL_STORE_DATA_INDEX                 (1<<21)
 516 #define   PIPE_CONTROL_CS_STALL                         (1<<20)
 517 #define   PIPE_CONTROL_TLB_INVALIDATE                   (1<<18)
 518 #define   PIPE_CONTROL_MEDIA_STATE_CLEAR                (1<<16)
 519 #define   PIPE_CONTROL_QW_WRITE                         (1<<14)
 520 #define   PIPE_CONTROL_POST_SYNC_OP_MASK                (3<<14)
 521 #define   PIPE_CONTROL_DEPTH_STALL                      (1<<13)
 522 #define   PIPE_CONTROL_WRITE_FLUSH                      (1<<12)
 523 #define   PIPE_CONTROL_RENDER_TARGET_CACHE_FLUSH        (1<<12) /* gen6+ */
 524 #define   PIPE_CONTROL_INSTRUCTION_CACHE_INVALIDATE     (1<<11) /* MBZ on Ironlake */
 525 #define   PIPE_CONTROL_TEXTURE_CACHE_INVALIDATE         (1<<10) /* GM45+ only */
 526 #define   PIPE_CONTROL_INDIRECT_STATE_DISABLE           (1<<9)
 527 #define   PIPE_CONTROL_NOTIFY                           (1<<8)
 528 #define   PIPE_CONTROL_FLUSH_ENABLE                     (1<<7) /* gen7+ */
 529 #define   PIPE_CONTROL_DC_FLUSH_ENABLE                  (1<<5)
 530 #define   PIPE_CONTROL_VF_CACHE_INVALIDATE              (1<<4)
 531 #define   PIPE_CONTROL_CONST_CACHE_INVALIDATE           (1<<3)
 532 #define   PIPE_CONTROL_STATE_CACHE_INVALIDATE           (1<<2)
 533 #define   PIPE_CONTROL_STALL_AT_SCOREBOARD              (1<<1)
 534 #define   PIPE_CONTROL_DEPTH_CACHE_FLUSH                (1<<0)
 535 #define   PIPE_CONTROL_GLOBAL_GTT (1<<2) /* in addr dword */
 536
 537 /*
 538  * Commands used only by the command parser
 539  */
 540 #define MI_SET_PREDICATE        MI_INSTR(0x01, 0)
 541 #define MI_ARB_CHECK            MI_INSTR(0x05, 0)
 542 #define MI_RS_CONTROL           MI_INSTR(0x06, 0)
 543 #define MI_URB_ATOMIC_ALLOC     MI_INSTR(0x09, 0)
 544 #define MI_PREDICATE            MI_INSTR(0x0C, 0)
 545 #define MI_RS_CONTEXT           MI_INSTR(0x0F, 0)
 546 #define MI_TOPOLOGY_FILTER      MI_INSTR(0x0D, 0)
 547 #define MI_LOAD_SCAN_LINES_EXCL MI_INSTR(0x13, 0)
 548 #define MI_URB_CLEAR            MI_INSTR(0x19, 0)
 549 #define MI_UPDATE_GTT           MI_INSTR(0x23, 0)
 550 #define MI_CLFLUSH              MI_INSTR(0x27, 0)
 551 #define MI_REPORT_PERF_COUNT    MI_INSTR(0x28, 0)
 552 #define   MI_REPORT_PERF_COUNT_GGTT (1<<0)
 553 #define MI_LOAD_REGISTER_REG    MI_INSTR(0x2A, 0)
 554 #define MI_RS_STORE_DATA_IMM    MI_INSTR(0x2B, 0)
 555 #define MI_LOAD_URB_MEM         MI_INSTR(0x2C, 0)
 556 #define MI_STORE_URB_MEM        MI_INSTR(0x2D, 0)
 557 #define MI_CONDITIONAL_BATCH_BUFFER_END MI_INSTR(0x36, 0)
 558
 559 #define PIPELINE_SELECT                ((0x3<<29)|(0x1<<27)|(0x1<<24)|(0x4<<16))
 560 #define GFX_OP_3DSTATE_VF_STATISTICS   ((0x3<<29)|(0x1<<27)|(0x0<<24)|(0xB<<16))
 561 #define MEDIA_VFE_STATE                ((0x3<<29)|(0x2<<27)|(0x0<<24)|(0x0<<16))
 562 #define  MEDIA_VFE_STATE_MMIO_ACCESS_MASK (0x18)
 563 #define GPGPU_OBJECT                   ((0x3<<29)|(0x2<<27)|(0x1<<24)|(0x4<<16))
 564 #define GPGPU_WALKER                   ((0x3<<29)|(0x2<<27)|(0x1<<24)|(0x5<<16))
 565 #define GFX_OP_3DSTATE_DX9_CONSTANTF_VS \
 566         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x39<<16))
 567 #define GFX_OP_3DSTATE_DX9_CONSTANTF_PS \
 568         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x3A<<16))
 569 #define GFX_OP_3DSTATE_SO_DECL_LIST \
 570         ((0x3<<29)|(0x3<<27)|(0x1<<24)|(0x17<<16))
 571
 572 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_VS \
 573         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x43<<16))
 574 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_GS \
 575         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x44<<16))
 576 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_HS \
 577         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x45<<16))
 578 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_DS \
 579         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x46<<16))
 580 #define GFX_OP_3DSTATE_BINDING_TABLE_EDIT_PS \
 581         ((0x3<<29)|(0x3<<27)|(0x0<<24)|(0x47<<16))
 582
 583 #define MFX_WAIT  ((0x3<<29)|(0x1<<27)|(0x0<<16))
 584
 585 #define COLOR_BLT     ((0x2<<29)|(0x40<<22))
 586 #define SRC_COPY_BLT  ((0x2<<29)|(0x43<<22))
 587
 588 /*
 589  * Registers used only by the command parser
 590  */
 591 #define BCS_SWCTRL _MMIO(0x22200)
 592
 593 #define GPGPU_THREADS_DISPATCHED        _MMIO(0x2290)
 594 #define GPGPU_THREADS_DISPATCHED_UDW    _MMIO(0x2290 + 4)
 595 #define HS_INVOCATION_COUNT             _MMIO(0x2300)
 596 #define HS_INVOCATION_COUNT_UDW         _MMIO(0x2300 + 4)
 597 #define DS_INVOCATION_COUNT             _MMIO(0x2308)
 598 #define DS_INVOCATION_COUNT_UDW         _MMIO(0x2308 + 4)
 599 #define IA_VERTICES_COUNT               _MMIO(0x2310)
 600 #define IA_VERTICES_COUNT_UDW           _MMIO(0x2310 + 4)
 601 #define IA_PRIMITIVES_COUNT             _MMIO(0x2318)
 602 #define IA_PRIMITIVES_COUNT_UDW         _MMIO(0x2318 + 4)
 603 #define VS_INVOCATION_COUNT             _MMIO(0x2320)
 604 #define VS_INVOCATION_COUNT_UDW         _MMIO(0x2320 + 4)
 605 #define GS_INVOCATION_COUNT             _MMIO(0x2328)
 606 #define GS_INVOCATION_COUNT_UDW         _MMIO(0x2328 + 4)
 607 #define GS_PRIMITIVES_COUNT             _MMIO(0x2330)
 608 #define GS_PRIMITIVES_COUNT_UDW         _MMIO(0x2330 + 4)
 609 #define CL_INVOCATION_COUNT             _MMIO(0x2338)
 610 #define CL_INVOCATION_COUNT_UDW         _MMIO(0x2338 + 4)
 611 #define CL_PRIMITIVES_COUNT             _MMIO(0x2340)
 612 #define CL_PRIMITIVES_COUNT_UDW         _MMIO(0x2340 + 4)
 613 #define PS_INVOCATION_COUNT             _MMIO(0x2348)
 614 #define PS_INVOCATION_COUNT_UDW         _MMIO(0x2348 + 4)
 615 #define PS_DEPTH_COUNT                  _MMIO(0x2350)
 616 #define PS_DEPTH_COUNT_UDW              _MMIO(0x2350 + 4)
 617
 618 /* There are the 4 64-bit counter registers, one for each stream output */
 619 #define GEN7_SO_NUM_PRIMS_WRITTEN(n)            _MMIO(0x5200 + (n) * 8)
 620 #define GEN7_SO_NUM_PRIMS_WRITTEN_UDW(n)        _MMIO(0x5200 + (n) * 8 + 4)
 621
 622 #define GEN7_SO_PRIM_STORAGE_NEEDED(n)          _MMIO(0x5240 + (n) * 8)
 623 #define GEN7_SO_PRIM_STORAGE_NEEDED_UDW(n)      _MMIO(0x5240 + (n) * 8 + 4)
 624
 625 #define GEN7_3DPRIM_END_OFFSET          _MMIO(0x2420)
 626 #define GEN7_3DPRIM_START_VERTEX        _MMIO(0x2430)
 627 #define GEN7_3DPRIM_VERTEX_COUNT        _MMIO(0x2434)
 628 #define GEN7_3DPRIM_INSTANCE_COUNT      _MMIO(0x2438)
 629 #define GEN7_3DPRIM_START_INSTANCE      _MMIO(0x243C)
 630 #define GEN7_3DPRIM_BASE_VERTEX         _MMIO(0x2440)
 631
 632 #define GEN7_GPGPU_DISPATCHDIMX         _MMIO(0x2500)
 633 #define GEN7_GPGPU_DISPATCHDIMY         _MMIO(0x2504)
 634 #define GEN7_GPGPU_DISPATCHDIMZ         _MMIO(0x2508)
 635
 636 /* There are the 16 64-bit CS General Purpose Registers */
 637 #define HSW_CS_GPR(n)                   _MMIO(0x2600 + (n) * 8)
 638 #define HSW_CS_GPR_UDW(n)               _MMIO(0x2600 + (n) * 8 + 4)
 639
 640 #define GEN7_OACONTROL _MMIO(0x2360)
 641 #define  GEN7_OACONTROL_CTX_MASK            0xFFFFF000
 642 #define  GEN7_OACONTROL_TIMER_PERIOD_MASK   0x3F
 643 #define  GEN7_OACONTROL_TIMER_PERIOD_SHIFT  6
 644 #define  GEN7_OACONTROL_TIMER_ENABLE        (1<<5)
 645 #define  GEN7_OACONTROL_FORMAT_A13          (0<<2)
 646 #define  GEN7_OACONTROL_FORMAT_A29          (1<<2)
 647 #define  GEN7_OACONTROL_FORMAT_A13_B8_C8    (2<<2)
 648 #define  GEN7_OACONTROL_FORMAT_A29_B8_C8    (3<<2)
 649 #define  GEN7_OACONTROL_FORMAT_B4_C8        (4<<2)
 650 #define  GEN7_OACONTROL_FORMAT_A45_B8_C8    (5<<2)
 651 #define  GEN7_OACONTROL_FORMAT_B4_C8_A16    (6<<2)
 652 #define  GEN7_OACONTROL_FORMAT_C4_B8        (7<<2)
 653 #define  GEN7_OACONTROL_FORMAT_SHIFT        2
 654 #define  GEN7_OACONTROL_PER_CTX_ENABLE      (1<<1)
 655 #define  GEN7_OACONTROL_ENABLE              (1<<0)
 656
 657 #define GEN8_OACTXID _MMIO(0x2364)
 658
 659 #define GEN8_OACONTROL _MMIO(0x2B00)
 660 #define  GEN8_OA_REPORT_FORMAT_A12          (0<<2)
 661 #define  GEN8_OA_REPORT_FORMAT_A12_B8_C8    (2<<2)
 662 #define  GEN8_OA_REPORT_FORMAT_A36_B8_C8    (5<<2)
 663 #define  GEN8_OA_REPORT_FORMAT_C4_B8        (7<<2)
 664 #define  GEN8_OA_REPORT_FORMAT_SHIFT        2
 665 #define  GEN8_OA_SPECIFIC_CONTEXT_ENABLE    (1<<1)
 666 #define  GEN8_OA_COUNTER_ENABLE             (1<<0)
 667
 668 #define GEN8_OACTXCONTROL _MMIO(0x2360)
 669 #define  GEN8_OA_TIMER_PERIOD_MASK          0x3F
 670 #define  GEN8_OA_TIMER_PERIOD_SHIFT         2
 671 #define  GEN8_OA_TIMER_ENABLE               (1<<1)
 672 #define  GEN8_OA_COUNTER_RESUME             (1<<0)
 673
 674 #define GEN7_OABUFFER _MMIO(0x23B0) /* R/W */
 675 #define  GEN7_OABUFFER_OVERRUN_DISABLE      (1<<3)
 676 #define  GEN7_OABUFFER_EDGE_TRIGGER         (1<<2)
 677 #define  GEN7_OABUFFER_STOP_RESUME_ENABLE   (1<<1)
 678 #define  GEN7_OABUFFER_RESUME               (1<<0)
 679
 680 #define GEN8_OABUFFER _MMIO(0x2b14)
 681
 682 #define GEN7_OASTATUS1 _MMIO(0x2364)
 683 #define  GEN7_OASTATUS1_TAIL_MASK           0xffffffc0
 684 #define  GEN7_OASTATUS1_COUNTER_OVERFLOW    (1<<2)
 685 #define  GEN7_OASTATUS1_OABUFFER_OVERFLOW   (1<<1)
 686 #define  GEN7_OASTATUS1_REPORT_LOST         (1<<0)
 687
 688 #define GEN7_OASTATUS2 _MMIO(0x2368)
 689 #define GEN7_OASTATUS2_HEAD_MASK    0xffffffc0
 690
 691 #define GEN8_OASTATUS _MMIO(0x2b08)
 692 #define  GEN8_OASTATUS_OVERRUN_STATUS       (1<<3)
 693 #define  GEN8_OASTATUS_COUNTER_OVERFLOW     (1<<2)
 694 #define  GEN8_OASTATUS_OABUFFER_OVERFLOW    (1<<1)
 695 #define  GEN8_OASTATUS_REPORT_LOST          (1<<0)
 696
 697 #define GEN8_OAHEADPTR _MMIO(0x2B0C)
 698 #define GEN8_OATAILPTR _MMIO(0x2B10)
 699
 700 #define OABUFFER_SIZE_128K  (0<<3)
 701 #define OABUFFER_SIZE_256K  (1<<3)
 702 #define OABUFFER_SIZE_512K  (2<<3)
 703 #define OABUFFER_SIZE_1M    (3<<3)
 704 #define OABUFFER_SIZE_2M    (4<<3)
 705 #define OABUFFER_SIZE_4M    (5<<3)
 706 #define OABUFFER_SIZE_8M    (6<<3)
 707 #define OABUFFER_SIZE_16M   (7<<3)
 708
 709 #define OA_MEM_SELECT_GGTT  (1<<0)
 710
 711 #define EU_PERF_CNTL0       _MMIO(0xe458)
 712
 713 #define GDT_CHICKEN_BITS    _MMIO(0x9840)
 714 #define GT_NOA_ENABLE       0x00000080
 715
 716 /*
 717  * OA Boolean state
 718  */
 719
 720 #define OAREPORTTRIG1 _MMIO(0x2740)
 721 #define OAREPORTTRIG1_THRESHOLD_MASK 0xffff
 722 #define OAREPORTTRIG1_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
 723
 724 #define OAREPORTTRIG2 _MMIO(0x2744)
 725 #define OAREPORTTRIG2_INVERT_A_0  (1<<0)
 726 #define OAREPORTTRIG2_INVERT_A_1  (1<<1)
 727 #define OAREPORTTRIG2_INVERT_A_2  (1<<2)
 728 #define OAREPORTTRIG2_INVERT_A_3  (1<<3)
 729 #define OAREPORTTRIG2_INVERT_A_4  (1<<4)
 730 #define OAREPORTTRIG2_INVERT_A_5  (1<<5)
 731 #define OAREPORTTRIG2_INVERT_A_6  (1<<6)
 732 #define OAREPORTTRIG2_INVERT_A_7  (1<<7)
 733 #define OAREPORTTRIG2_INVERT_A_8  (1<<8)
 734 #define OAREPORTTRIG2_INVERT_A_9  (1<<9)
 735 #define OAREPORTTRIG2_INVERT_A_10 (1<<10)
 736 #define OAREPORTTRIG2_INVERT_A_11 (1<<11)
 737 #define OAREPORTTRIG2_INVERT_A_12 (1<<12)
 738 #define OAREPORTTRIG2_INVERT_A_13 (1<<13)
 739 #define OAREPORTTRIG2_INVERT_A_14 (1<<14)
 740 #define OAREPORTTRIG2_INVERT_A_15 (1<<15)
 741 #define OAREPORTTRIG2_INVERT_B_0  (1<<16)
 742 #define OAREPORTTRIG2_INVERT_B_1  (1<<17)
 743 #define OAREPORTTRIG2_INVERT_B_2  (1<<18)
 744 #define OAREPORTTRIG2_INVERT_B_3  (1<<19)
 745 #define OAREPORTTRIG2_INVERT_C_0  (1<<20)
 746 #define OAREPORTTRIG2_INVERT_C_1  (1<<21)
 747 #define OAREPORTTRIG2_INVERT_D_0  (1<<22)
 748 #define OAREPORTTRIG2_THRESHOLD_ENABLE      (1<<23)
 749 #define OAREPORTTRIG2_REPORT_TRIGGER_ENABLE (1<<31)
 750
 751 #define OAREPORTTRIG3 _MMIO(0x2748)
 752 #define OAREPORTTRIG3_NOA_SELECT_MASK       0xf
 753 #define OAREPORTTRIG3_NOA_SELECT_8_SHIFT    0
 754 #define OAREPORTTRIG3_NOA_SELECT_9_SHIFT    4
 755 #define OAREPORTTRIG3_NOA_SELECT_10_SHIFT   8
 756 #define OAREPORTTRIG3_NOA_SELECT_11_SHIFT   12
 757 #define OAREPORTTRIG3_NOA_SELECT_12_SHIFT   16
 758 #define OAREPORTTRIG3_NOA_SELECT_13_SHIFT   20
 759 #define OAREPORTTRIG3_NOA_SELECT_14_SHIFT   24
 760 #define OAREPORTTRIG3_NOA_SELECT_15_SHIFT   28
 761
 762 #define OAREPORTTRIG4 _MMIO(0x274c)
 763 #define OAREPORTTRIG4_NOA_SELECT_MASK       0xf
 764 #define OAREPORTTRIG4_NOA_SELECT_0_SHIFT    0
 765 #define OAREPORTTRIG4_NOA_SELECT_1_SHIFT    4
 766 #define OAREPORTTRIG4_NOA_SELECT_2_SHIFT    8
 767 #define OAREPORTTRIG4_NOA_SELECT_3_SHIFT    12
 768 #define OAREPORTTRIG4_NOA_SELECT_4_SHIFT    16
 769 #define OAREPORTTRIG4_NOA_SELECT_5_SHIFT    20
 770 #define OAREPORTTRIG4_NOA_SELECT_6_SHIFT    24
 771 #define OAREPORTTRIG4_NOA_SELECT_7_SHIFT    28
 772
 773 #define OAREPORTTRIG5 _MMIO(0x2750)
 774 #define OAREPORTTRIG5_THRESHOLD_MASK 0xffff
 775 #define OAREPORTTRIG5_EDGE_LEVEL_TRIGER_SELECT_MASK 0xffff0000 /* 0=level */
 776
 777 #define OAREPORTTRIG6 _MMIO(0x2754)
 778 #define OAREPORTTRIG6_INVERT_A_0  (1<<0)
 779 #define OAREPORTTRIG6_INVERT_A_1  (1<<1)
 780 #define OAREPORTTRIG6_INVERT_A_2  (1<<2)
 781 #define OAREPORTTRIG6_INVERT_A_3  (1<<3)
 782 #define OAREPORTTRIG6_INVERT_A_4  (1<<4)
 783 #define OAREPORTTRIG6_INVERT_A_5  (1<<5)
 784 #define OAREPORTTRIG6_INVERT_A_6  (1<<6)
 785 #define OAREPORTTRIG6_INVERT_A_7  (1<<7)
 786 #define OAREPORTTRIG6_INVERT_A_8  (1<<8)
 787 #define OAREPORTTRIG6_INVERT_A_9  (1<<9)
 788 #define OAREPORTTRIG6_INVERT_A_10 (1<<10)
 789 #define OAREPORTTRIG6_INVERT_A_11 (1<<11)
 790 #define OAREPORTTRIG6_INVERT_A_12 (1<<12)
 791 #define OAREPORTTRIG6_INVERT_A_13 (1<<13)
 792 #define OAREPORTTRIG6_INVERT_A_14 (1<<14)
 793 #define OAREPORTTRIG6_INVERT_A_15 (1<<15)
 794 #define OAREPORTTRIG6_INVERT_B_0  (1<<16)
 795 #define OAREPORTTRIG6_INVERT_B_1  (1<<17)
 796 #define OAREPORTTRIG6_INVERT_B_2  (1<<18)
 797 #define OAREPORTTRIG6_INVERT_B_3  (1<<19)
 798 #define OAREPORTTRIG6_INVERT_C_0  (1<<20)
 799 #define OAREPORTTRIG6_INVERT_C_1  (1<<21)
 800 #define OAREPORTTRIG6_INVERT_D_0  (1<<22)
 801 #define OAREPORTTRIG6_THRESHOLD_ENABLE      (1<<23)
 802 #define OAREPORTTRIG6_REPORT_TRIGGER_ENABLE (1<<31)
 803
 804 #define OAREPORTTRIG7 _MMIO(0x2758)
 805 #define OAREPORTTRIG7_NOA_SELECT_MASK       0xf
 806 #define OAREPORTTRIG7_NOA_SELECT_8_SHIFT    0
 807 #define OAREPORTTRIG7_NOA_SELECT_9_SHIFT    4
 808 #define OAREPORTTRIG7_NOA_SELECT_10_SHIFT   8
 809 #define OAREPORTTRIG7_NOA_SELECT_11_SHIFT   12
 810 #define OAREPORTTRIG7_NOA_SELECT_12_SHIFT   16
 811 #define OAREPORTTRIG7_NOA_SELECT_13_SHIFT   20
 812 #define OAREPORTTRIG7_NOA_SELECT_14_SHIFT   24
 813 #define OAREPORTTRIG7_NOA_SELECT_15_SHIFT   28
 814
 815 #define OAREPORTTRIG8 _MMIO(0x275c)
 816 #define OAREPORTTRIG8_NOA_SELECT_MASK       0xf
 817 #define OAREPORTTRIG8_NOA_SELECT_0_SHIFT    0
 818 #define OAREPORTTRIG8_NOA_SELECT_1_SHIFT    4
 819 #define OAREPORTTRIG8_NOA_SELECT_2_SHIFT    8
 820 #define OAREPORTTRIG8_NOA_SELECT_3_SHIFT    12
 821 #define OAREPORTTRIG8_NOA_SELECT_4_SHIFT    16
 822 #define OAREPORTTRIG8_NOA_SELECT_5_SHIFT    20
 823 #define OAREPORTTRIG8_NOA_SELECT_6_SHIFT    24
 824 #define OAREPORTTRIG8_NOA_SELECT_7_SHIFT    28
 825
 826 #define OASTARTTRIG1 _MMIO(0x2710)
 827 #define OASTARTTRIG1_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
 828 #define OASTARTTRIG1_THRESHOLD_MASK           0xffff
 829
 830 #define OASTARTTRIG2 _MMIO(0x2714)
 831 #define OASTARTTRIG2_INVERT_A_0 (1<<0)
 832 #define OASTARTTRIG2_INVERT_A_1 (1<<1)
 833 #define OASTARTTRIG2_INVERT_A_2 (1<<2)
 834 #define OASTARTTRIG2_INVERT_A_3 (1<<3)
 835 #define OASTARTTRIG2_INVERT_A_4 (1<<4)
 836 #define OASTARTTRIG2_INVERT_A_5 (1<<5)
 837 #define OASTARTTRIG2_INVERT_A_6 (1<<6)
 838 #define OASTARTTRIG2_INVERT_A_7 (1<<7)
 839 #define OASTARTTRIG2_INVERT_A_8 (1<<8)
 840 #define OASTARTTRIG2_INVERT_A_9 (1<<9)
 841 #define OASTARTTRIG2_INVERT_A_10 (1<<10)
 842 #define OASTARTTRIG2_INVERT_A_11 (1<<11)
 843 #define OASTARTTRIG2_INVERT_A_12 (1<<12)
 844 #define OASTARTTRIG2_INVERT_A_13 (1<<13)
 845 #define OASTARTTRIG2_INVERT_A_14 (1<<14)
 846 #define OASTARTTRIG2_INVERT_A_15 (1<<15)
 847 #define OASTARTTRIG2_INVERT_B_0 (1<<16)
 848 #define OASTARTTRIG2_INVERT_B_1 (1<<17)
 849 #define OASTARTTRIG2_INVERT_B_2 (1<<18)
 850 #define OASTARTTRIG2_INVERT_B_3 (1<<19)
 851 #define OASTARTTRIG2_INVERT_C_0 (1<<20)
 852 #define OASTARTTRIG2_INVERT_C_1 (1<<21)
 853 #define OASTARTTRIG2_INVERT_D_0 (1<<22)
 854 #define OASTARTTRIG2_THRESHOLD_ENABLE       (1<<23)
 855 #define OASTARTTRIG2_START_TRIG_FLAG_MBZ    (1<<24)
 856 #define OASTARTTRIG2_EVENT_SELECT_0  (1<<28)
 857 #define OASTARTTRIG2_EVENT_SELECT_1  (1<<29)
 858 #define OASTARTTRIG2_EVENT_SELECT_2  (1<<30)
 859 #define OASTARTTRIG2_EVENT_SELECT_3  (1<<31)
 860
 861 #define OASTARTTRIG3 _MMIO(0x2718)
 862 #define OASTARTTRIG3_NOA_SELECT_MASK       0xf
 863 #define OASTARTTRIG3_NOA_SELECT_8_SHIFT    0
 864 #define OASTARTTRIG3_NOA_SELECT_9_SHIFT    4
 865 #define OASTARTTRIG3_NOA_SELECT_10_SHIFT   8
 866 #define OASTARTTRIG3_NOA_SELECT_11_SHIFT   12
 867 #define OASTARTTRIG3_NOA_SELECT_12_SHIFT   16
 868 #define OASTARTTRIG3_NOA_SELECT_13_SHIFT   20
 869 #define OASTARTTRIG3_NOA_SELECT_14_SHIFT   24
 870 #define OASTARTTRIG3_NOA_SELECT_15_SHIFT   28
 871
 872 #define OASTARTTRIG4 _MMIO(0x271c)
 873 #define OASTARTTRIG4_NOA_SELECT_MASK        0xf
 874 #define OASTARTTRIG4_NOA_SELECT_0_SHIFT    0
 875 #define OASTARTTRIG4_NOA_SELECT_1_SHIFT    4
 876 #define OASTARTTRIG4_NOA_SELECT_2_SHIFT    8
 877 #define OASTARTTRIG4_NOA_SELECT_3_SHIFT    12
 878 #define OASTARTTRIG4_NOA_SELECT_4_SHIFT    16
 879 #define OASTARTTRIG4_NOA_SELECT_5_SHIFT    20
 880 #define OASTARTTRIG4_NOA_SELECT_6_SHIFT    24
 881 #define OASTARTTRIG4_NOA_SELECT_7_SHIFT    28
 882
 883 #define OASTARTTRIG5 _MMIO(0x2720)
 884 #define OASTARTTRIG5_THRESHOLD_COUNT_MASK_MBZ 0xffff0000
 885 #define OASTARTTRIG5_THRESHOLD_MASK           0xffff
 886
 887 #define OASTARTTRIG6 _MMIO(0x2724)
 888 #define OASTARTTRIG6_INVERT_A_0 (1<<0)
 889 #define OASTARTTRIG6_INVERT_A_1 (1<<1)
 890 #define OASTARTTRIG6_INVERT_A_2 (1<<2)
 891 #define OASTARTTRIG6_INVERT_A_3 (1<<3)
 892 #define OASTARTTRIG6_INVERT_A_4 (1<<4)
 893 #define OASTARTTRIG6_INVERT_A_5 (1<<5)
 894 #define OASTARTTRIG6_INVERT_A_6 (1<<6)
 895 #define OASTARTTRIG6_INVERT_A_7 (1<<7)
 896 #define OASTARTTRIG6_INVERT_A_8 (1<<8)
 897 #define OASTARTTRIG6_INVERT_A_9 (1<<9)
 898 #define OASTARTTRIG6_INVERT_A_10 (1<<10)
 899 #define OASTARTTRIG6_INVERT_A_11 (1<<11)
 900 #define OASTARTTRIG6_INVERT_A_12 (1<<12)
 901 #define OASTARTTRIG6_INVERT_A_13 (1<<13)
 902 #define OASTARTTRIG6_INVERT_A_14 (1<<14)
 903 #define OASTARTTRIG6_INVERT_A_15 (1<<15)
 904 #define OASTARTTRIG6_INVERT_B_0 (1<<16)
 905 #define OASTARTTRIG6_INVERT_B_1 (1<<17)
 906 #define OASTARTTRIG6_INVERT_B_2 (1<<18)
 907 #define OASTARTTRIG6_INVERT_B_3 (1<<19)
 908 #define OASTARTTRIG6_INVERT_C_0 (1<<20)
 909 #define OASTARTTRIG6_INVERT_C_1 (1<<21)
 910 #define OASTARTTRIG6_INVERT_D_0 (1<<22)
 911 #define OASTARTTRIG6_THRESHOLD_ENABLE       (1<<23)
 912 #define OASTARTTRIG6_START_TRIG_FLAG_MBZ    (1<<24)
 913 #define OASTARTTRIG6_EVENT_SELECT_4  (1<<28)
 914 #define OASTARTTRIG6_EVENT_SELECT_5  (1<<29)
 915 #define OASTARTTRIG6_EVENT_SELECT_6  (1<<30)
 916 #define OASTARTTRIG6_EVENT_SELECT_7  (1<<31)
 917
 918 #define OASTARTTRIG7 _MMIO(0x2728)
 919 #define OASTARTTRIG7_NOA_SELECT_MASK       0xf
 920 #define OASTARTTRIG7_NOA_SELECT_8_SHIFT    0
 921 #define OASTARTTRIG7_NOA_SELECT_9_SHIFT    4
 922 #define OASTARTTRIG7_NOA_SELECT_10_SHIFT   8
 923 #define OASTARTTRIG7_NOA_SELECT_11_SHIFT   12
 924 #define OASTARTTRIG7_NOA_SELECT_12_SHIFT   16
 925 #define OASTARTTRIG7_NOA_SELECT_13_SHIFT   20
 926 #define OASTARTTRIG7_NOA_SELECT_14_SHIFT   24
 927 #define OASTARTTRIG7_NOA_SELECT_15_SHIFT   28
 928
 929 #define OASTARTTRIG8 _MMIO(0x272c)
 930 #define OASTARTTRIG8_NOA_SELECT_MASK       0xf
 931 #define OASTARTTRIG8_NOA_SELECT_0_SHIFT    0
 932 #define OASTARTTRIG8_NOA_SELECT_1_SHIFT    4
 933 #define OASTARTTRIG8_NOA_SELECT_2_SHIFT    8
 934 #define OASTARTTRIG8_NOA_SELECT_3_SHIFT    12
 935 #define OASTARTTRIG8_NOA_SELECT_4_SHIFT    16
 936 #define OASTARTTRIG8_NOA_SELECT_5_SHIFT    20
 937 #define OASTARTTRIG8_NOA_SELECT_6_SHIFT    24
 938 #define OASTARTTRIG8_NOA_SELECT_7_SHIFT    28
 939
 940 /* CECX_0 */
 941 #define OACEC_COMPARE_LESS_OR_EQUAL     6
 942 #define OACEC_COMPARE_NOT_EQUAL         5
 943 #define OACEC_COMPARE_LESS_THAN         4
 944 #define OACEC_COMPARE_GREATER_OR_EQUAL  3
 945 #define OACEC_COMPARE_EQUAL             2
 946 #define OACEC_COMPARE_GREATER_THAN      1
 947 #define OACEC_COMPARE_ANY_EQUAL         0
 948
 949 #define OACEC_COMPARE_VALUE_MASK    0xffff
 950 #define OACEC_COMPARE_VALUE_SHIFT   3
 951
 952 #define OACEC_SELECT_NOA        (0<<19)
 953 #define OACEC_SELECT_PREV       (1<<19)
 954 #define OACEC_SELECT_BOOLEAN    (2<<19)
 955
 956 /* CECX_1 */
 957 #define OACEC_MASK_MASK             0xffff
 958 #define OACEC_CONSIDERATIONS_MASK   0xffff
 959 #define OACEC_CONSIDERATIONS_SHIFT  16
 960
 961 #define OACEC0_0 _MMIO(0x2770)
 962 #define OACEC0_1 _MMIO(0x2774)
 963 #define OACEC1_0 _MMIO(0x2778)
 964 #define OACEC1_1 _MMIO(0x277c)
 965 #define OACEC2_0 _MMIO(0x2780)
 966 #define OACEC2_1 _MMIO(0x2784)
 967 #define OACEC3_0 _MMIO(0x2788)
 968 #define OACEC3_1 _MMIO(0x278c)
 969 #define OACEC4_0 _MMIO(0x2790)
 970 #define OACEC4_1 _MMIO(0x2794)
 971 #define OACEC5_0 _MMIO(0x2798)
 972 #define OACEC5_1 _MMIO(0x279c)
 973 #define OACEC6_0 _MMIO(0x27a0)
 974 #define OACEC6_1 _MMIO(0x27a4)
 975 #define OACEC7_0 _MMIO(0x27a8)
 976 #define OACEC7_1 _MMIO(0x27ac)
 977
 978
 979 #define _GEN7_PIPEA_DE_LOAD_SL  0x70068
 980 #define _GEN7_PIPEB_DE_LOAD_SL  0x71068
 981 #define GEN7_PIPE_DE_LOAD_SL(pipe) _MMIO_PIPE(pipe, _GEN7_PIPEA_DE_LOAD_SL, _GEN7_PIPEB_DE_LOAD_SL)
 982
 983 /*
 984  * Reset registers
 985  */
 986 #define DEBUG_RESET_I830                _MMIO(0x6070)
 987 #define  DEBUG_RESET_FULL               (1<<7)
 988 #define  DEBUG_RESET_RENDER             (1<<8)
 989 #define  DEBUG_RESET_DISPLAY            (1<<9)
 990
 991 /*
 992  * IOSF sideband
 993  */
 994 #define VLV_IOSF_DOORBELL_REQ                   _MMIO(VLV_DISPLAY_BASE + 0x2100)
 995 #define   IOSF_DEVFN_SHIFT                      24
 996 #define   IOSF_OPCODE_SHIFT                     16
 997 #define   IOSF_PORT_SHIFT                       8
 998 #define   IOSF_BYTE_ENABLES_SHIFT               4
 999 #define   IOSF_BAR_SHIFT                        1
1000 #define   IOSF_SB_BUSY                          (1<<0)
1001 #define   IOSF_PORT_BUNIT                       0x03
1002 #define   IOSF_PORT_PUNIT                       0x04
1003 #define   IOSF_PORT_NC                          0x11
1004 #define   IOSF_PORT_DPIO                        0x12
1005 #define   IOSF_PORT_GPIO_NC                     0x13
1006 #define   IOSF_PORT_CCK                         0x14
1007 #define   IOSF_PORT_DPIO_2                      0x1a
1008 #define   IOSF_PORT_FLISDSI                     0x1b
1009 #define   IOSF_PORT_GPIO_SC                     0x48
1010 #define   IOSF_PORT_GPIO_SUS                    0xa8
1011 #define   IOSF_PORT_CCU                         0xa9
1012 #define   CHV_IOSF_PORT_GPIO_N                  0x13
1013 #define   CHV_IOSF_PORT_GPIO_SE                 0x48
1014 #define   CHV_IOSF_PORT_GPIO_E                  0xa8
1015 #define   CHV_IOSF_PORT_GPIO_SW                 0xb2
1016 #define VLV_IOSF_DATA                           _MMIO(VLV_DISPLAY_BASE + 0x2104)
1017 #define VLV_IOSF_ADDR                           _MMIO(VLV_DISPLAY_BASE + 0x2108)
1018
1019 /* See configdb bunit SB addr map */
1020 #define BUNIT_REG_BISOC                         0x11
1021
1022 #define PUNIT_REG_DSPFREQ                       0x36
1023 #define   DSPFREQSTAT_SHIFT_CHV                 24
1024 #define   DSPFREQSTAT_MASK_CHV                  (0x1f << DSPFREQSTAT_SHIFT_CHV)
1025 #define   DSPFREQGUAR_SHIFT_CHV                 8
1026 #define   DSPFREQGUAR_MASK_CHV                  (0x1f << DSPFREQGUAR_SHIFT_CHV)
1027 #define   DSPFREQSTAT_SHIFT                     30
1028 #define   DSPFREQSTAT_MASK                      (0x3 << DSPFREQSTAT_SHIFT)
1029 #define   DSPFREQGUAR_SHIFT                     14
1030 #define   DSPFREQGUAR_MASK                      (0x3 << DSPFREQGUAR_SHIFT)
1031 #define   DSP_MAXFIFO_PM5_STATUS                (1 << 22) /* chv */
1032 #define   DSP_AUTO_CDCLK_GATE_DISABLE           (1 << 7) /* chv */
1033 #define   DSP_MAXFIFO_PM5_ENABLE                (1 << 6) /* chv */
1034 #define   _DP_SSC(val, pipe)                    ((val) << (2 * (pipe)))
1035 #define   DP_SSC_MASK(pipe)                     _DP_SSC(0x3, (pipe))
1036 #define   DP_SSC_PWR_ON(pipe)                   _DP_SSC(0x0, (pipe))
1037 #define   DP_SSC_CLK_GATE(pipe)                 _DP_SSC(0x1, (pipe))
1038 #define   DP_SSC_RESET(pipe)                    _DP_SSC(0x2, (pipe))
1039 #define   DP_SSC_PWR_GATE(pipe)                 _DP_SSC(0x3, (pipe))
1040 #define   _DP_SSS(val, pipe)                    ((val) << (2 * (pipe) + 16))
1041 #define   DP_SSS_MASK(pipe)                     _DP_SSS(0x3, (pipe))
1042 #define   DP_SSS_PWR_ON(pipe)                   _DP_SSS(0x0, (pipe))
1043 #define   DP_SSS_CLK_GATE(pipe)                 _DP_SSS(0x1, (pipe))
1044 #define   DP_SSS_RESET(pipe)                    _DP_SSS(0x2, (pipe))
1045 #define   DP_SSS_PWR_GATE(pipe)                 _DP_SSS(0x3, (pipe))
1046
1047 /* See the PUNIT HAS v0.8 for the below bits */
1048 enum punit_power_well {
1049         /* These numbers are fixed and must match the position of the pw bits */
1050         PUNIT_POWER_WELL_RENDER                 = 0,
1051         PUNIT_POWER_WELL_MEDIA                  = 1,
1052         PUNIT_POWER_WELL_DISP2D                 = 3,
1053         PUNIT_POWER_WELL_DPIO_CMN_BC            = 5,
1054         PUNIT_POWER_WELL_DPIO_TX_B_LANES_01     = 6,
1055         PUNIT_POWER_WELL_DPIO_TX_B_LANES_23     = 7,
1056         PUNIT_POWER_WELL_DPIO_TX_C_LANES_01     = 8,
1057         PUNIT_POWER_WELL_DPIO_TX_C_LANES_23     = 9,
1058         PUNIT_POWER_WELL_DPIO_RX0               = 10,
1059         PUNIT_POWER_WELL_DPIO_RX1               = 11,
1060         PUNIT_POWER_WELL_DPIO_CMN_D             = 12,
1061
1062         /* Not actual bit groups. Used as IDs for lookup_power_well() */
1063         PUNIT_POWER_WELL_ALWAYS_ON,
1064 };
1065
1066 enum skl_disp_power_wells {
1067         /* These numbers are fixed and must match the position of the pw bits */
1068         SKL_DISP_PW_MISC_IO,
1069         SKL_DISP_PW_DDI_A_E,
1070         GLK_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1071         CNL_DISP_PW_DDI_A = SKL_DISP_PW_DDI_A_E,
1072         SKL_DISP_PW_DDI_B,
1073         SKL_DISP_PW_DDI_C,
1074         SKL_DISP_PW_DDI_D,
1075
1076         GLK_DISP_PW_AUX_A = 8,
1077         GLK_DISP_PW_AUX_B,
1078         GLK_DISP_PW_AUX_C,
1079         CNL_DISP_PW_AUX_A = GLK_DISP_PW_AUX_A,
1080         CNL_DISP_PW_AUX_B = GLK_DISP_PW_AUX_B,
1081         CNL_DISP_PW_AUX_C = GLK_DISP_PW_AUX_C,
1082         CNL_DISP_PW_AUX_D,
1083
1084         SKL_DISP_PW_1 = 14,
1085         SKL_DISP_PW_2,
1086
1087         /* Not actual bit groups. Used as IDs for lookup_power_well() */
1088         SKL_DISP_PW_ALWAYS_ON,
1089         SKL_DISP_PW_DC_OFF,
1090
1091         BXT_DPIO_CMN_A,
1092         BXT_DPIO_CMN_BC,
1093         GLK_DPIO_CMN_C,
1094 };
1095
1096 #define SKL_POWER_WELL_STATE(pw) (1 << ((pw) * 2))
1097 #define SKL_POWER_WELL_REQ(pw) (1 << (((pw) * 2) + 1))
1098
1099 #define PUNIT_REG_PWRGT_CTRL                    0x60
1100 #define PUNIT_REG_PWRGT_STATUS                  0x61
1101 #define   PUNIT_PWRGT_MASK(power_well)          (3 << ((power_well) * 2))
1102 #define   PUNIT_PWRGT_PWR_ON(power_well)        (0 << ((power_well) * 2))
1103 #define   PUNIT_PWRGT_CLK_GATE(power_well)      (1 << ((power_well) * 2))
1104 #define   PUNIT_PWRGT_RESET(power_well)         (2 << ((power_well) * 2))
1105 #define   PUNIT_PWRGT_PWR_GATE(power_well)      (3 << ((power_well) * 2))
1106
1107 #define PUNIT_REG_GPU_LFM                       0xd3
1108 #define PUNIT_REG_GPU_FREQ_REQ                  0xd4
1109 #define PUNIT_REG_GPU_FREQ_STS                  0xd8
1110 #define   GPLLENABLE                            (1<<4)
1111 #define   GENFREQSTATUS                         (1<<0)
1112 #define PUNIT_REG_MEDIA_TURBO_FREQ_REQ          0xdc
1113 #define PUNIT_REG_CZ_TIMESTAMP                  0xce
1114
1115 #define PUNIT_FUSE_BUS2                         0xf6 /* bits 47:40 */
1116 #define PUNIT_FUSE_BUS1                         0xf5 /* bits 55:48 */
1117
1118 #define FB_GFX_FMAX_AT_VMAX_FUSE                0x136
1119 #define FB_GFX_FREQ_FUSE_MASK                   0xff
1120 #define FB_GFX_FMAX_AT_VMAX_2SS4EU_FUSE_SHIFT   24
1121 #define FB_GFX_FMAX_AT_VMAX_2SS6EU_FUSE_SHIFT   16
1122 #define FB_GFX_FMAX_AT_VMAX_2SS8EU_FUSE_SHIFT   8
1123
1124 #define FB_GFX_FMIN_AT_VMIN_FUSE                0x137
1125 #define FB_GFX_FMIN_AT_VMIN_FUSE_SHIFT          8
1126
1127 #define PUNIT_REG_DDR_SETUP2                    0x139
1128 #define   FORCE_DDR_FREQ_REQ_ACK                (1 << 8)
1129 #define   FORCE_DDR_LOW_FREQ                    (1 << 1)
1130 #define   FORCE_DDR_HIGH_FREQ                   (1 << 0)
1131
1132 #define PUNIT_GPU_STATUS_REG                    0xdb
1133 #define PUNIT_GPU_STATUS_MAX_FREQ_SHIFT 16
1134 #define PUNIT_GPU_STATUS_MAX_FREQ_MASK          0xff
1135 #define PUNIT_GPU_STATIS_GFX_MIN_FREQ_SHIFT     8
1136 #define PUNIT_GPU_STATUS_GFX_MIN_FREQ_MASK      0xff
1137
1138 #define PUNIT_GPU_DUTYCYCLE_REG         0xdf
1139 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_SHIFT      8
1140 #define PUNIT_GPU_DUTYCYCLE_RPE_FREQ_MASK       0xff
1141
1142 #define IOSF_NC_FB_GFX_FREQ_FUSE                0x1c
1143 #define   FB_GFX_MAX_FREQ_FUSE_SHIFT            3
1144 #define   FB_GFX_MAX_FREQ_FUSE_MASK             0x000007f8
1145 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_SHIFT    11
1146 #define   FB_GFX_FGUARANTEED_FREQ_FUSE_MASK     0x0007f800
1147 #define IOSF_NC_FB_GFX_FMAX_FUSE_HI             0x34
1148 #define   FB_FMAX_VMIN_FREQ_HI_MASK             0x00000007
1149 #define IOSF_NC_FB_GFX_FMAX_FUSE_LO             0x30
1150 #define   FB_FMAX_VMIN_FREQ_LO_SHIFT            27
1151 #define   FB_FMAX_VMIN_FREQ_LO_MASK             0xf8000000
1152
1153 #define VLV_TURBO_SOC_OVERRIDE  0x04
1154 #define         VLV_OVERRIDE_EN 1
1155 #define         VLV_SOC_TDP_EN  (1 << 1)
1156 #define         VLV_BIAS_CPU_125_SOC_875 (6 << 2)
1157 #define         CHV_BIAS_CPU_50_SOC_50 (3 << 2)
1158
1159 /* vlv2 north clock has */
1160 #define CCK_FUSE_REG                            0x8
1161 #define  CCK_FUSE_HPLL_FREQ_MASK                0x3
1162 #define CCK_REG_DSI_PLL_FUSE                    0x44
1163 #define CCK_REG_DSI_PLL_CONTROL                 0x48
1164 #define  DSI_PLL_VCO_EN                         (1 << 31)
1165 #define  DSI_PLL_LDO_GATE                       (1 << 30)
1166 #define  DSI_PLL_P1_POST_DIV_SHIFT              17
1167 #define  DSI_PLL_P1_POST_DIV_MASK               (0x1ff << 17)
1168 #define  DSI_PLL_P2_MUX_DSI0_DIV2               (1 << 13)
1169 #define  DSI_PLL_P3_MUX_DSI1_DIV2               (1 << 12)
1170 #define  DSI_PLL_MUX_MASK                       (3 << 9)
1171 #define  DSI_PLL_MUX_DSI0_DSIPLL                (0 << 10)
1172 #define  DSI_PLL_MUX_DSI0_CCK                   (1 << 10)
1173 #define  DSI_PLL_MUX_DSI1_DSIPLL                (0 << 9)
1174 #define  DSI_PLL_MUX_DSI1_CCK                   (1 << 9)
1175 #define  DSI_PLL_CLK_GATE_MASK                  (0xf << 5)
1176 #define  DSI_PLL_CLK_GATE_DSI0_DSIPLL           (1 << 8)
1177 #define  DSI_PLL_CLK_GATE_DSI1_DSIPLL           (1 << 7)
1178 #define  DSI_PLL_CLK_GATE_DSI0_CCK              (1 << 6)
1179 #define  DSI_PLL_CLK_GATE_DSI1_CCK              (1 << 5)
1180 #define  DSI_PLL_LOCK                           (1 << 0)
1181 #define CCK_REG_DSI_PLL_DIVIDER                 0x4c
1182 #define  DSI_PLL_LFSR                           (1 << 31)
1183 #define  DSI_PLL_FRACTION_EN                    (1 << 30)
1184 #define  DSI_PLL_FRAC_COUNTER_SHIFT             27
1185 #define  DSI_PLL_FRAC_COUNTER_MASK              (7 << 27)
1186 #define  DSI_PLL_USYNC_CNT_SHIFT                18
1187 #define  DSI_PLL_USYNC_CNT_MASK                 (0x1ff << 18)
1188 #define  DSI_PLL_N1_DIV_SHIFT                   16
1189 #define  DSI_PLL_N1_DIV_MASK                    (3 << 16)
1190 #define  DSI_PLL_M1_DIV_SHIFT                   0
1191 #define  DSI_PLL_M1_DIV_MASK                    (0x1ff << 0)
1192 #define CCK_CZ_CLOCK_CONTROL                    0x62
1193 #define CCK_GPLL_CLOCK_CONTROL                  0x67
1194 #define CCK_DISPLAY_CLOCK_CONTROL               0x6b
1195 #define CCK_DISPLAY_REF_CLOCK_CONTROL           0x6c
1196 #define  CCK_TRUNK_FORCE_ON                     (1 << 17)
1197 #define  CCK_TRUNK_FORCE_OFF                    (1 << 16)
1198 #define  CCK_FREQUENCY_STATUS                   (0x1f << 8)
1199 #define  CCK_FREQUENCY_STATUS_SHIFT             8
1200 #define  CCK_FREQUENCY_VALUES                   (0x1f << 0)
1201
1202 /* DPIO registers */
1203 #define DPIO_DEVFN                      0
1204
1205 #define DPIO_CTL                        _MMIO(VLV_DISPLAY_BASE + 0x2110)
1206 #define  DPIO_MODSEL1                   (1<<3) /* if ref clk b == 27 */
1207 #define  DPIO_MODSEL0                   (1<<2) /* if ref clk a == 27 */
1208 #define  DPIO_SFR_BYPASS                (1<<1)
1209 #define  DPIO_CMNRST                    (1<<0)
1210
1211 #define DPIO_PHY(pipe)                  ((pipe) >> 1)
1212 #define DPIO_PHY_IOSF_PORT(phy)         (dev_priv->dpio_phy_iosf_port[phy])
1213
1214 /*
1215  * Per pipe/PLL DPIO regs
1216  */
1217 #define _VLV_PLL_DW3_CH0                0x800c
1218 #define   DPIO_POST_DIV_SHIFT           (28) /* 3 bits */
1219 #define   DPIO_POST_DIV_DAC             0
1220 #define   DPIO_POST_DIV_HDMIDP          1 /* DAC 225-400M rate */
1221 #define   DPIO_POST_DIV_LVDS1           2
1222 #define   DPIO_POST_DIV_LVDS2           3
1223 #define   DPIO_K_SHIFT                  (24) /* 4 bits */
1224 #define   DPIO_P1_SHIFT                 (21) /* 3 bits */
1225 #define   DPIO_P2_SHIFT                 (16) /* 5 bits */
1226 #define   DPIO_N_SHIFT                  (12) /* 4 bits */
1227 #define   DPIO_ENABLE_CALIBRATION       (1<<11)
1228 #define   DPIO_M1DIV_SHIFT              (8) /* 3 bits */
1229 #define   DPIO_M2DIV_MASK               0xff
1230 #define _VLV_PLL_DW3_CH1                0x802c
1231 #define VLV_PLL_DW3(ch) _PIPE(ch, _VLV_PLL_DW3_CH0, _VLV_PLL_DW3_CH1)
1232
1233 #define _VLV_PLL_DW5_CH0                0x8014
1234 #define   DPIO_REFSEL_OVERRIDE          27
1235 #define   DPIO_PLL_MODESEL_SHIFT        24 /* 3 bits */
1236 #define   DPIO_BIAS_CURRENT_CTL_SHIFT   21 /* 3 bits, always 0x7 */
1237 #define   DPIO_PLL_REFCLK_SEL_SHIFT     16 /* 2 bits */
1238 #define   DPIO_PLL_REFCLK_SEL_MASK      3
1239 #define   DPIO_DRIVER_CTL_SHIFT         12 /* always set to 0x8 */
1240 #define   DPIO_CLK_BIAS_CTL_SHIFT       8 /* always set to 0x5 */
1241 #define _VLV_PLL_DW5_CH1                0x8034
1242 #define VLV_PLL_DW5(ch) _PIPE(ch, _VLV_PLL_DW5_CH0, _VLV_PLL_DW5_CH1)
1243
1244 #define _VLV_PLL_DW7_CH0                0x801c
1245 #define _VLV_PLL_DW7_CH1                0x803c
1246 #define VLV_PLL_DW7(ch) _PIPE(ch, _VLV_PLL_DW7_CH0, _VLV_PLL_DW7_CH1)
1247
1248 #define _VLV_PLL_DW8_CH0                0x8040
1249 #define _VLV_PLL_DW8_CH1                0x8060
1250 #define VLV_PLL_DW8(ch) _PIPE(ch, _VLV_PLL_DW8_CH0, _VLV_PLL_DW8_CH1)
1251
1252 #define VLV_PLL_DW9_BCAST               0xc044
1253 #define _VLV_PLL_DW9_CH0                0x8044
1254 #define _VLV_PLL_DW9_CH1                0x8064
1255 #define VLV_PLL_DW9(ch) _PIPE(ch, _VLV_PLL_DW9_CH0, _VLV_PLL_DW9_CH1)
1256
1257 #define _VLV_PLL_DW10_CH0               0x8048
1258 #define _VLV_PLL_DW10_CH1               0x8068
1259 #define VLV_PLL_DW10(ch) _PIPE(ch, _VLV_PLL_DW10_CH0, _VLV_PLL_DW10_CH1)
1260
1261 #define _VLV_PLL_DW11_CH0               0x804c
1262 #define _VLV_PLL_DW11_CH1               0x806c
1263 #define VLV_PLL_DW11(ch) _PIPE(ch, _VLV_PLL_DW11_CH0, _VLV_PLL_DW11_CH1)
1264
1265 /* Spec for ref block start counts at DW10 */
1266 #define VLV_REF_DW13                    0x80ac
1267
1268 #define VLV_CMN_DW0                     0x8100
1269
1270 /*
1271  * Per DDI channel DPIO regs
1272  */
1273
1274 #define _VLV_PCS_DW0_CH0                0x8200
1275 #define _VLV_PCS_DW0_CH1                0x8400
1276 #define   DPIO_PCS_TX_LANE2_RESET       (1<<16)
1277 #define   DPIO_PCS_TX_LANE1_RESET       (1<<7)
1278 #define   DPIO_LEFT_TXFIFO_RST_MASTER2  (1<<4)
1279 #define   DPIO_RIGHT_TXFIFO_RST_MASTER2 (1<<3)
1280 #define VLV_PCS_DW0(ch) _PORT(ch, _VLV_PCS_DW0_CH0, _VLV_PCS_DW0_CH1)
1281
1282 #define _VLV_PCS01_DW0_CH0              0x200
1283 #define _VLV_PCS23_DW0_CH0              0x400
1284 #define _VLV_PCS01_DW0_CH1              0x2600
1285 #define _VLV_PCS23_DW0_CH1              0x2800
1286 #define VLV_PCS01_DW0(ch) _PORT(ch, _VLV_PCS01_DW0_CH0, _VLV_PCS01_DW0_CH1)
1287 #define VLV_PCS23_DW0(ch) _PORT(ch, _VLV_PCS23_DW0_CH0, _VLV_PCS23_DW0_CH1)
1288
1289 #define _VLV_PCS_DW1_CH0                0x8204
1290 #define _VLV_PCS_DW1_CH1                0x8404
1291 #define   CHV_PCS_REQ_SOFTRESET_EN      (1<<23)
1292 #define   DPIO_PCS_CLK_CRI_RXEB_EIOS_EN (1<<22)
1293 #define   DPIO_PCS_CLK_CRI_RXDIGFILTSG_EN (1<<21)
1294 #define   DPIO_PCS_CLK_DATAWIDTH_SHIFT  (6)
1295 #define   DPIO_PCS_CLK_SOFT_RESET       (1<<5)
1296 #define VLV_PCS_DW1(ch) _PORT(ch, _VLV_PCS_DW1_CH0, _VLV_PCS_DW1_CH1)
1297
1298 #define _VLV_PCS01_DW1_CH0              0x204
1299 #define _VLV_PCS23_DW1_CH0              0x404
1300 #define _VLV_PCS01_DW1_CH1              0x2604
1301 #define _VLV_PCS23_DW1_CH1              0x2804
1302 #define VLV_PCS01_DW1(ch) _PORT(ch, _VLV_PCS01_DW1_CH0, _VLV_PCS01_DW1_CH1)
1303 #define VLV_PCS23_DW1(ch) _PORT(ch, _VLV_PCS23_DW1_CH0, _VLV_PCS23_DW1_CH1)
1304
1305 #define _VLV_PCS_DW8_CH0                0x8220
1306 #define _VLV_PCS_DW8_CH1                0x8420
1307 #define   CHV_PCS_USEDCLKCHANNEL_OVRRIDE        (1 << 20)
1308 #define   CHV_PCS_USEDCLKCHANNEL                (1 << 21)
1309 #define VLV_PCS_DW8(ch) _PORT(ch, _VLV_PCS_DW8_CH0, _VLV_PCS_DW8_CH1)
1310
1311 #define _VLV_PCS01_DW8_CH0              0x0220
1312 #define _VLV_PCS23_DW8_CH0              0x0420
1313 #define _VLV_PCS01_DW8_CH1              0x2620
1314 #define _VLV_PCS23_DW8_CH1              0x2820
1315 #define VLV_PCS01_DW8(port) _PORT(port, _VLV_PCS01_DW8_CH0, _VLV_PCS01_DW8_CH1)
1316 #define VLV_PCS23_DW8(port) _PORT(port, _VLV_PCS23_DW8_CH0, _VLV_PCS23_DW8_CH1)
1317
1318 #define _VLV_PCS_DW9_CH0                0x8224
1319 #define _VLV_PCS_DW9_CH1                0x8424
1320 #define   DPIO_PCS_TX2MARGIN_MASK       (0x7<<13)
1321 #define   DPIO_PCS_TX2MARGIN_000        (0<<13)
1322 #define   DPIO_PCS_TX2MARGIN_101        (1<<13)
1323 #define   DPIO_PCS_TX1MARGIN_MASK       (0x7<<10)
1324 #define   DPIO_PCS_TX1MARGIN_000        (0<<10)
1325 #define   DPIO_PCS_TX1MARGIN_101        (1<<10)
1326 #define VLV_PCS_DW9(ch) _PORT(ch, _VLV_PCS_DW9_CH0, _VLV_PCS_DW9_CH1)
1327
1328 #define _VLV_PCS01_DW9_CH0              0x224
1329 #define _VLV_PCS23_DW9_CH0              0x424
1330 #define _VLV_PCS01_DW9_CH1              0x2624
1331 #define _VLV_PCS23_DW9_CH1              0x2824
1332 #define VLV_PCS01_DW9(ch) _PORT(ch, _VLV_PCS01_DW9_CH0, _VLV_PCS01_DW9_CH1)
1333 #define VLV_PCS23_DW9(ch) _PORT(ch, _VLV_PCS23_DW9_CH0, _VLV_PCS23_DW9_CH1)
1334
1335 #define _CHV_PCS_DW10_CH0               0x8228
1336 #define _CHV_PCS_DW10_CH1               0x8428
1337 #define   DPIO_PCS_SWING_CALC_TX0_TX2   (1<<30)
1338 #define   DPIO_PCS_SWING_CALC_TX1_TX3   (1<<31)
1339 #define   DPIO_PCS_TX2DEEMP_MASK        (0xf<<24)
1340 #define   DPIO_PCS_TX2DEEMP_9P5         (0<<24)
1341 #define   DPIO_PCS_TX2DEEMP_6P0         (2<<24)
1342 #define   DPIO_PCS_TX1DEEMP_MASK        (0xf<<16)
1343 #define   DPIO_PCS_TX1DEEMP_9P5         (0<<16)
1344 #define   DPIO_PCS_TX1DEEMP_6P0         (2<<16)
1345 #define CHV_PCS_DW10(ch) _PORT(ch, _CHV_PCS_DW10_CH0, _CHV_PCS_DW10_CH1)
1346
1347 #define _VLV_PCS01_DW10_CH0             0x0228
1348 #define _VLV_PCS23_DW10_CH0             0x0428
1349 #define _VLV_PCS01_DW10_CH1             0x2628
1350 #define _VLV_PCS23_DW10_CH1             0x2828
1351 #define VLV_PCS01_DW10(port) _PORT(port, _VLV_PCS01_DW10_CH0, _VLV_PCS01_DW10_CH1)
1352 #define VLV_PCS23_DW10(port) _PORT(port, _VLV_PCS23_DW10_CH0, _VLV_PCS23_DW10_CH1)
1353
1354 #define _VLV_PCS_DW11_CH0               0x822c
1355 #define _VLV_PCS_DW11_CH1               0x842c
1356 #define   DPIO_TX2_STAGGER_MASK(x)      ((x)<<24)
1357 #define   DPIO_LANEDESKEW_STRAP_OVRD    (1<<3)
1358 #define   DPIO_LEFT_TXFIFO_RST_MASTER   (1<<1)
1359 #define   DPIO_RIGHT_TXFIFO_RST_MASTER  (1<<0)
1360 #define VLV_PCS_DW11(ch) _PORT(ch, _VLV_PCS_DW11_CH0, _VLV_PCS_DW11_CH1)
1361
1362 #define _VLV_PCS01_DW11_CH0             0x022c
1363 #define _VLV_PCS23_DW11_CH0             0x042c
1364 #define _VLV_PCS01_DW11_CH1             0x262c
1365 #define _VLV_PCS23_DW11_CH1             0x282c
1366 #define VLV_PCS01_DW11(ch) _PORT(ch, _VLV_PCS01_DW11_CH0, _VLV_PCS01_DW11_CH1)
1367 #define VLV_PCS23_DW11(ch) _PORT(ch, _VLV_PCS23_DW11_CH0, _VLV_PCS23_DW11_CH1)
1368
1369 #define _VLV_PCS01_DW12_CH0             0x0230
1370 #define _VLV_PCS23_DW12_CH0             0x0430
1371 #define _VLV_PCS01_DW12_CH1             0x2630
1372 #define _VLV_PCS23_DW12_CH1             0x2830
1373 #define VLV_PCS01_DW12(ch) _PORT(ch, _VLV_PCS01_DW12_CH0, _VLV_PCS01_DW12_CH1)
1374 #define VLV_PCS23_DW12(ch) _PORT(ch, _VLV_PCS23_DW12_CH0, _VLV_PCS23_DW12_CH1)
1375
1376 #define _VLV_PCS_DW12_CH0               0x8230
1377 #define _VLV_PCS_DW12_CH1               0x8430
1378 #define   DPIO_TX2_STAGGER_MULT(x)      ((x)<<20)
1379 #define   DPIO_TX1_STAGGER_MULT(x)      ((x)<<16)
1380 #define   DPIO_TX1_STAGGER_MASK(x)      ((x)<<8)
1381 #define   DPIO_LANESTAGGER_STRAP_OVRD   (1<<6)
1382 #define   DPIO_LANESTAGGER_STRAP(x)     ((x)<<0)
1383 #define VLV_PCS_DW12(ch) _PORT(ch, _VLV_PCS_DW12_CH0, _VLV_PCS_DW12_CH1)
1384
1385 #define _VLV_PCS_DW14_CH0               0x8238
1386 #define _VLV_PCS_DW14_CH1               0x8438
1387 #define VLV_PCS_DW14(ch) _PORT(ch, _VLV_PCS_DW14_CH0, _VLV_PCS_DW14_CH1)
1388
1389 #define _VLV_PCS_DW23_CH0               0x825c
1390 #define _VLV_PCS_DW23_CH1               0x845c
1391 #define VLV_PCS_DW23(ch) _PORT(ch, _VLV_PCS_DW23_CH0, _VLV_PCS_DW23_CH1)
1392
1393 #define _VLV_TX_DW2_CH0                 0x8288
1394 #define _VLV_TX_DW2_CH1                 0x8488
1395 #define   DPIO_SWING_MARGIN000_SHIFT    16
1396 #define   DPIO_SWING_MARGIN000_MASK     (0xff << DPIO_SWING_MARGIN000_SHIFT)
1397 #define   DPIO_UNIQ_TRANS_SCALE_SHIFT   8
1398 #define VLV_TX_DW2(ch) _PORT(ch, _VLV_TX_DW2_CH0, _VLV_TX_DW2_CH1)
1399
1400 #define _VLV_TX_DW3_CH0                 0x828c
1401 #define _VLV_TX_DW3_CH1                 0x848c
1402 /* The following bit for CHV phy */
1403 #define   DPIO_TX_UNIQ_TRANS_SCALE_EN   (1<<27)
1404 #define   DPIO_SWING_MARGIN101_SHIFT    16
1405 #define   DPIO_SWING_MARGIN101_MASK     (0xff << DPIO_SWING_MARGIN101_SHIFT)
1406 #define VLV_TX_DW3(ch) _PORT(ch, _VLV_TX_DW3_CH0, _VLV_TX_DW3_CH1)
1407
1408 #define _VLV_TX_DW4_CH0                 0x8290
1409 #define _VLV_TX_DW4_CH1                 0x8490
1410 #define   DPIO_SWING_DEEMPH9P5_SHIFT    24
1411 #define   DPIO_SWING_DEEMPH9P5_MASK     (0xff << DPIO_SWING_DEEMPH9P5_SHIFT)
1412 #define   DPIO_SWING_DEEMPH6P0_SHIFT    16
1413 #define   DPIO_SWING_DEEMPH6P0_MASK     (0xff << DPIO_SWING_DEEMPH6P0_SHIFT)
1414 #define VLV_TX_DW4(ch) _PORT(ch, _VLV_TX_DW4_CH0, _VLV_TX_DW4_CH1)
1415
1416 #define _VLV_TX3_DW4_CH0                0x690
1417 #define _VLV_TX3_DW4_CH1                0x2a90
1418 #define VLV_TX3_DW4(ch) _PORT(ch, _VLV_TX3_DW4_CH0, _VLV_TX3_DW4_CH1)
1419
1420 #define _VLV_TX_DW5_CH0                 0x8294
1421 #define _VLV_TX_DW5_CH1                 0x8494
1422 #define   DPIO_TX_OCALINIT_EN           (1<<31)
1423 #define VLV_TX_DW5(ch) _PORT(ch, _VLV_TX_DW5_CH0, _VLV_TX_DW5_CH1)
1424
1425 #define _VLV_TX_DW11_CH0                0x82ac
1426 #define _VLV_TX_DW11_CH1                0x84ac
1427 #define VLV_TX_DW11(ch) _PORT(ch, _VLV_TX_DW11_CH0, _VLV_TX_DW11_CH1)
1428
1429 #define _VLV_TX_DW14_CH0                0x82b8
1430 #define _VLV_TX_DW14_CH1                0x84b8
1431 #define VLV_TX_DW14(ch) _PORT(ch, _VLV_TX_DW14_CH0, _VLV_TX_DW14_CH1)
1432
1433 /* CHV dpPhy registers */
1434 #define _CHV_PLL_DW0_CH0                0x8000
1435 #define _CHV_PLL_DW0_CH1                0x8180
1436 #define CHV_PLL_DW0(ch) _PIPE(ch, _CHV_PLL_DW0_CH0, _CHV_PLL_DW0_CH1)
1437
1438 #define _CHV_PLL_DW1_CH0                0x8004
1439 #define _CHV_PLL_DW1_CH1                0x8184
1440 #define   DPIO_CHV_N_DIV_SHIFT          8
1441 #define   DPIO_CHV_M1_DIV_BY_2          (0 << 0)
1442 #define CHV_PLL_DW1(ch) _PIPE(ch, _CHV_PLL_DW1_CH0, _CHV_PLL_DW1_CH1)
1443
1444 #define _CHV_PLL_DW2_CH0                0x8008
1445 #define _CHV_PLL_DW2_CH1                0x8188
1446 #define CHV_PLL_DW2(ch) _PIPE(ch, _CHV_PLL_DW2_CH0, _CHV_PLL_DW2_CH1)
1447
1448 #define _CHV_PLL_DW3_CH0                0x800c
1449 #define _CHV_PLL_DW3_CH1                0x818c
1450 #define  DPIO_CHV_FRAC_DIV_EN           (1 << 16)
1451 #define  DPIO_CHV_FIRST_MOD             (0 << 8)
1452 #define  DPIO_CHV_SECOND_MOD            (1 << 8)
1453 #define  DPIO_CHV_FEEDFWD_GAIN_SHIFT    0
1454 #define  DPIO_CHV_FEEDFWD_GAIN_MASK             (0xF << 0)
1455 #define CHV_PLL_DW3(ch) _PIPE(ch, _CHV_PLL_DW3_CH0, _CHV_PLL_DW3_CH1)
1456
1457 #define _CHV_PLL_DW6_CH0                0x8018
1458 #define _CHV_PLL_DW6_CH1                0x8198
1459 #define   DPIO_CHV_GAIN_CTRL_SHIFT      16
1460 #define   DPIO_CHV_INT_COEFF_SHIFT      8
1461 #define   DPIO_CHV_PROP_COEFF_SHIFT     0
1462 #define CHV_PLL_DW6(ch) _PIPE(ch, _CHV_PLL_DW6_CH0, _CHV_PLL_DW6_CH1)
1463
1464 #define _CHV_PLL_DW8_CH0                0x8020
1465 #define _CHV_PLL_DW8_CH1                0x81A0
1466 #define   DPIO_CHV_TDC_TARGET_CNT_SHIFT 0
1467 #define   DPIO_CHV_TDC_TARGET_CNT_MASK  (0x3FF << 0)
1468 #define CHV_PLL_DW8(ch) _PIPE(ch, _CHV_PLL_DW8_CH0, _CHV_PLL_DW8_CH1)
1469
1470 #define _CHV_PLL_DW9_CH0                0x8024
1471 #define _CHV_PLL_DW9_CH1                0x81A4
1472 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SHIFT              1 /* 3 bits */
1473 #define  DPIO_CHV_INT_LOCK_THRESHOLD_MASK               (7 << 1)
1474 #define  DPIO_CHV_INT_LOCK_THRESHOLD_SEL_COARSE 1 /* 1: coarse & 0 : fine  */
1475 #define CHV_PLL_DW9(ch) _PIPE(ch, _CHV_PLL_DW9_CH0, _CHV_PLL_DW9_CH1)
1476
1477 #define _CHV_CMN_DW0_CH0               0x8100
1478 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH0        19
1479 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH0        18
1480 #define   DPIO_ALLDL_POWERDOWN                  (1 << 1)
1481 #define   DPIO_ANYDL_POWERDOWN                  (1 << 0)
1482
1483 #define _CHV_CMN_DW5_CH0               0x8114
1484 #define   CHV_BUFRIGHTENA1_DISABLE      (0 << 20)
1485 #define   CHV_BUFRIGHTENA1_NORMAL       (1 << 20)
1486 #define   CHV_BUFRIGHTENA1_FORCE        (3 << 20)
1487 #define   CHV_BUFRIGHTENA1_MASK         (3 << 20)
1488 #define   CHV_BUFLEFTENA1_DISABLE       (0 << 22)
1489 #define   CHV_BUFLEFTENA1_NORMAL        (1 << 22)
1490 #define   CHV_BUFLEFTENA1_FORCE         (3 << 22)
1491 #define   CHV_BUFLEFTENA1_MASK          (3 << 22)
1492
1493 #define _CHV_CMN_DW13_CH0               0x8134
1494 #define _CHV_CMN_DW0_CH1                0x8080
1495 #define   DPIO_CHV_S1_DIV_SHIFT         21
1496 #define   DPIO_CHV_P1_DIV_SHIFT         13 /* 3 bits */
1497 #define   DPIO_CHV_P2_DIV_SHIFT         8  /* 5 bits */
1498 #define   DPIO_CHV_K_DIV_SHIFT          4
1499 #define   DPIO_PLL_FREQLOCK             (1 << 1)
1500 #define   DPIO_PLL_LOCK                 (1 << 0)
1501 #define CHV_CMN_DW13(ch) _PIPE(ch, _CHV_CMN_DW13_CH0, _CHV_CMN_DW0_CH1)
1502
1503 #define _CHV_CMN_DW14_CH0               0x8138
1504 #define _CHV_CMN_DW1_CH1                0x8084
1505 #define   DPIO_AFC_RECAL                (1 << 14)
1506 #define   DPIO_DCLKP_EN                 (1 << 13)
1507 #define   CHV_BUFLEFTENA2_DISABLE       (0 << 17) /* CL2 DW1 only */
1508 #define   CHV_BUFLEFTENA2_NORMAL        (1 << 17) /* CL2 DW1 only */
1509 #define   CHV_BUFLEFTENA2_FORCE         (3 << 17) /* CL2 DW1 only */
1510 #define   CHV_BUFLEFTENA2_MASK          (3 << 17) /* CL2 DW1 only */
1511 #define   CHV_BUFRIGHTENA2_DISABLE      (0 << 19) /* CL2 DW1 only */
1512 #define   CHV_BUFRIGHTENA2_NORMAL       (1 << 19) /* CL2 DW1 only */
1513 #define   CHV_BUFRIGHTENA2_FORCE        (3 << 19) /* CL2 DW1 only */
1514 #define   CHV_BUFRIGHTENA2_MASK         (3 << 19) /* CL2 DW1 only */
1515 #define CHV_CMN_DW14(ch) _PIPE(ch, _CHV_CMN_DW14_CH0, _CHV_CMN_DW1_CH1)
1516
1517 #define _CHV_CMN_DW19_CH0               0x814c
1518 #define _CHV_CMN_DW6_CH1                0x8098
1519 #define   DPIO_ALLDL_POWERDOWN_SHIFT_CH1        30 /* CL2 DW6 only */
1520 #define   DPIO_ANYDL_POWERDOWN_SHIFT_CH1        29 /* CL2 DW6 only */
1521 #define   DPIO_DYNPWRDOWNEN_CH1         (1 << 28) /* CL2 DW6 only */
1522 #define   CHV_CMN_USEDCLKCHANNEL        (1 << 13)
1523
1524 #define CHV_CMN_DW19(ch) _PIPE(ch, _CHV_CMN_DW19_CH0, _CHV_CMN_DW6_CH1)
1525
1526 #define CHV_CMN_DW28                    0x8170
1527 #define   DPIO_CL1POWERDOWNEN           (1 << 23)
1528 #define   DPIO_DYNPWRDOWNEN_CH0         (1 << 22)
1529 #define   DPIO_SUS_CLK_CONFIG_ON                (0 << 0)
1530 #define   DPIO_SUS_CLK_CONFIG_CLKREQ            (1 << 0)
1531 #define   DPIO_SUS_CLK_CONFIG_GATE              (2 << 0)
1532 #define   DPIO_SUS_CLK_CONFIG_GATE_CLKREQ       (3 << 0)
1533
1534 #define CHV_CMN_DW30                    0x8178
1535 #define   DPIO_CL2_LDOFUSE_PWRENB       (1 << 6)
1536 #define   DPIO_LRC_BYPASS               (1 << 3)
1537
1538 #define _TXLANE(ch, lane, offset) ((ch ? 0x2400 : 0) + \
1539                                         (lane) * 0x200 + (offset))
1540
1541 #define CHV_TX_DW0(ch, lane) _TXLANE(ch, lane, 0x80)
1542 #define CHV_TX_DW1(ch, lane) _TXLANE(ch, lane, 0x84)
1543 #define CHV_TX_DW2(ch, lane) _TXLANE(ch, lane, 0x88)
1544 #define CHV_TX_DW3(ch, lane) _TXLANE(ch, lane, 0x8c)
1545 #define CHV_TX_DW4(ch, lane) _TXLANE(ch, lane, 0x90)
1546 #define CHV_TX_DW5(ch, lane) _TXLANE(ch, lane, 0x94)
1547 #define CHV_TX_DW6(ch, lane) _TXLANE(ch, lane, 0x98)
1548 #define CHV_TX_DW7(ch, lane) _TXLANE(ch, lane, 0x9c)
1549 #define CHV_TX_DW8(ch, lane) _TXLANE(ch, lane, 0xa0)
1550 #define CHV_TX_DW9(ch, lane) _TXLANE(ch, lane, 0xa4)
1551 #define CHV_TX_DW10(ch, lane) _TXLANE(ch, lane, 0xa8)
1552 #define CHV_TX_DW11(ch, lane) _TXLANE(ch, lane, 0xac)
1553 #define   DPIO_FRC_LATENCY_SHFIT        8
1554 #define CHV_TX_DW14(ch, lane) _TXLANE(ch, lane, 0xb8)
1555 #define   DPIO_UPAR_SHIFT               30
1556
1557 /* BXT PHY registers */
1558 #define _BXT_PHY0_BASE                  0x6C000
1559 #define _BXT_PHY1_BASE                  0x162000
1560 #define _BXT_PHY2_BASE                  0x163000
1561 #define BXT_PHY_BASE(phy)               _PHY3((phy), _BXT_PHY0_BASE, \
1562                                                      _BXT_PHY1_BASE, \
1563                                                      _BXT_PHY2_BASE)
1564
1565 #define _BXT_PHY(phy, reg)                                              \
1566         _MMIO(BXT_PHY_BASE(phy) - _BXT_PHY0_BASE + (reg))
1567
1568 #define _BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)          \
1569         (BXT_PHY_BASE(phy) + _PIPE((ch), (reg_ch0) - _BXT_PHY0_BASE,    \
1570                                          (reg_ch1) - _BXT_PHY0_BASE))
1571 #define _MMIO_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1)             \
1572         _MMIO(_BXT_PHY_CH(phy, ch, reg_ch0, reg_ch1))
1573
1574 #define BXT_P_CR_GT_DISP_PWRON          _MMIO(0x138090)
1575 #define  MIPIO_RST_CTRL                         (1 << 2)
1576
1577 #define _BXT_PHY_CTL_DDI_A              0x64C00
1578 #define _BXT_PHY_CTL_DDI_B              0x64C10
1579 #define _BXT_PHY_CTL_DDI_C              0x64C20
1580 #define   BXT_PHY_CMNLANE_POWERDOWN_ACK (1 << 10)
1581 #define   BXT_PHY_LANE_POWERDOWN_ACK    (1 << 9)
1582 #define   BXT_PHY_LANE_ENABLED          (1 << 8)
1583 #define BXT_PHY_CTL(port)               _MMIO_PORT(port, _BXT_PHY_CTL_DDI_A, \
1584                                                          _BXT_PHY_CTL_DDI_B)
1585
1586 #define _PHY_CTL_FAMILY_EDP             0x64C80
1587 #define _PHY_CTL_FAMILY_DDI             0x64C90
1588 #define _PHY_CTL_FAMILY_DDI_C           0x64CA0
1589 #define   COMMON_RESET_DIS              (1 << 31)
1590 #define BXT_PHY_CTL_FAMILY(phy)         _MMIO_PHY3((phy), _PHY_CTL_FAMILY_DDI, \
1591                                                           _PHY_CTL_FAMILY_EDP, \
1592                                                           _PHY_CTL_FAMILY_DDI_C)
1593
1594 /* BXT PHY PLL registers */
1595 #define _PORT_PLL_A                     0x46074
1596 #define _PORT_PLL_B                     0x46078
1597 #define _PORT_PLL_C                     0x4607c
1598 #define   PORT_PLL_ENABLE               (1 << 31)
1599 #define   PORT_PLL_LOCK                 (1 << 30)
1600 #define   PORT_PLL_REF_SEL              (1 << 27)
1601 #define   PORT_PLL_POWER_ENABLE         (1 << 26)
1602 #define   PORT_PLL_POWER_STATE          (1 << 25)
1603 #define BXT_PORT_PLL_ENABLE(port)       _MMIO_PORT(port, _PORT_PLL_A, _PORT_PLL_B)
1604
1605 #define _PORT_PLL_EBB_0_A               0x162034
1606 #define _PORT_PLL_EBB_0_B               0x6C034
1607 #define _PORT_PLL_EBB_0_C               0x6C340
1608 #define   PORT_PLL_P1_SHIFT             13
1609 #define   PORT_PLL_P1_MASK              (0x07 << PORT_PLL_P1_SHIFT)
1610 #define   PORT_PLL_P1(x)                ((x)  << PORT_PLL_P1_SHIFT)
1611 #define   PORT_PLL_P2_SHIFT             8
1612 #define   PORT_PLL_P2_MASK              (0x1f << PORT_PLL_P2_SHIFT)
1613 #define   PORT_PLL_P2(x)                ((x)  << PORT_PLL_P2_SHIFT)
1614 #define BXT_PORT_PLL_EBB_0(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1615                                                          _PORT_PLL_EBB_0_B, \
1616                                                          _PORT_PLL_EBB_0_C)
1617
1618 #define _PORT_PLL_EBB_4_A               0x162038
1619 #define _PORT_PLL_EBB_4_B               0x6C038
1620 #define _PORT_PLL_EBB_4_C               0x6C344
1621 #define   PORT_PLL_10BIT_CLK_ENABLE     (1 << 13)
1622 #define   PORT_PLL_RECALIBRATE          (1 << 14)
1623 #define BXT_PORT_PLL_EBB_4(phy, ch)     _MMIO_BXT_PHY_CH(phy, ch, \
1624                                                          _PORT_PLL_EBB_4_B, \
1625                                                          _PORT_PLL_EBB_4_C)
1626
1627 #define _PORT_PLL_0_A                   0x162100
1628 #define _PORT_PLL_0_B                   0x6C100
1629 #define _PORT_PLL_0_C                   0x6C380
1630 /* PORT_PLL_0_A */
1631 #define   PORT_PLL_M2_MASK              0xFF
1632 /* PORT_PLL_1_A */
1633 #define   PORT_PLL_N_SHIFT              8
1634 #define   PORT_PLL_N_MASK               (0x0F << PORT_PLL_N_SHIFT)
1635 #define   PORT_PLL_N(x)                 ((x) << PORT_PLL_N_SHIFT)
1636 /* PORT_PLL_2_A */
1637 #define   PORT_PLL_M2_FRAC_MASK         0x3FFFFF
1638 /* PORT_PLL_3_A */
1639 #define   PORT_PLL_M2_FRAC_ENABLE       (1 << 16)
1640 /* PORT_PLL_6_A */
1641 #define   PORT_PLL_PROP_COEFF_MASK      0xF
1642 #define   PORT_PLL_INT_COEFF_MASK       (0x1F << 8)
1643 #define   PORT_PLL_INT_COEFF(x)         ((x)  << 8)
1644 #define   PORT_PLL_GAIN_CTL_MASK        (0x07 << 16)
1645 #define   PORT_PLL_GAIN_CTL(x)          ((x)  << 16)
1646 /* PORT_PLL_8_A */
1647 #define   PORT_PLL_TARGET_CNT_MASK      0x3FF
1648 /* PORT_PLL_9_A */
1649 #define  PORT_PLL_LOCK_THRESHOLD_SHIFT  1
1650 #define  PORT_PLL_LOCK_THRESHOLD_MASK   (0x7 << PORT_PLL_LOCK_THRESHOLD_SHIFT)
1651 /* PORT_PLL_10_A */
1652 #define  PORT_PLL_DCO_AMP_OVR_EN_H      (1<<27)
1653 #define  PORT_PLL_DCO_AMP_DEFAULT       15
1654 #define  PORT_PLL_DCO_AMP_MASK          0x3c00
1655 #define  PORT_PLL_DCO_AMP(x)            ((x)<<10)
1656 #define _PORT_PLL_BASE(phy, ch)         _BXT_PHY_CH(phy, ch, \
1657                                                     _PORT_PLL_0_B, \
1658                                                     _PORT_PLL_0_C)
1659 #define BXT_PORT_PLL(phy, ch, idx)      _MMIO(_PORT_PLL_BASE(phy, ch) + \
1660                                               (idx) * 4)
1661
1662 /* BXT PHY common lane registers */
1663 #define _PORT_CL1CM_DW0_A               0x162000
1664 #define _PORT_CL1CM_DW0_BC              0x6C000
1665 #define   PHY_POWER_GOOD                (1 << 16)
1666 #define   PHY_RESERVED                  (1 << 7)
1667 #define BXT_PORT_CL1CM_DW0(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW0_BC)
1668
1669 #define CNL_PORT_CL1CM_DW5              _MMIO(0x162014)
1670 #define   CL_POWER_DOWN_ENABLE          (1 << 4)
1671 #define   SUS_CLOCK_CONFIG              (3 << 0)
1672
1673 #define _PORT_CL1CM_DW9_A               0x162024
1674 #define _PORT_CL1CM_DW9_BC              0x6C024
1675 #define   IREF0RC_OFFSET_SHIFT          8
1676 #define   IREF0RC_OFFSET_MASK           (0xFF << IREF0RC_OFFSET_SHIFT)
1677 #define BXT_PORT_CL1CM_DW9(phy)         _BXT_PHY((phy), _PORT_CL1CM_DW9_BC)
1678
1679 #define _PORT_CL1CM_DW10_A              0x162028
1680 #define _PORT_CL1CM_DW10_BC             0x6C028
1681 #define   IREF1RC_OFFSET_SHIFT          8
1682 #define   IREF1RC_OFFSET_MASK           (0xFF << IREF1RC_OFFSET_SHIFT)
1683 #define BXT_PORT_CL1CM_DW10(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW10_BC)
1684
1685 #define _PORT_CL1CM_DW28_A              0x162070
1686 #define _PORT_CL1CM_DW28_BC             0x6C070
1687 #define   OCL1_POWER_DOWN_EN            (1 << 23)
1688 #define   DW28_OLDO_DYN_PWR_DOWN_EN     (1 << 22)
1689 #define   SUS_CLK_CONFIG                0x3
1690 #define BXT_PORT_CL1CM_DW28(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW28_BC)
1691
1692 #define _PORT_CL1CM_DW30_A              0x162078
1693 #define _PORT_CL1CM_DW30_BC             0x6C078
1694 #define   OCL2_LDOFUSE_PWR_DIS          (1 << 6)
1695 #define BXT_PORT_CL1CM_DW30(phy)        _BXT_PHY((phy), _PORT_CL1CM_DW30_BC)
1696
1697 #define _CNL_PORT_PCS_DW1_GRP_AE        0x162304
1698 #define _CNL_PORT_PCS_DW1_GRP_B         0x162384
1699 #define _CNL_PORT_PCS_DW1_GRP_C         0x162B04
1700 #define _CNL_PORT_PCS_DW1_GRP_D         0x162B84
1701 #define _CNL_PORT_PCS_DW1_GRP_F         0x162A04
1702 #define _CNL_PORT_PCS_DW1_LN0_AE        0x162404
1703 #define _CNL_PORT_PCS_DW1_LN0_B         0x162604
1704 #define _CNL_PORT_PCS_DW1_LN0_C         0x162C04
1705 #define _CNL_PORT_PCS_DW1_LN0_D         0x162E04
1706 #define _CNL_PORT_PCS_DW1_LN0_F         0x162804
1707 #define CNL_PORT_PCS_DW1_GRP(port)      _MMIO_PORT6(port, \
1708                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1709                                                     _CNL_PORT_PCS_DW1_GRP_B, \
1710                                                     _CNL_PORT_PCS_DW1_GRP_C, \
1711                                                     _CNL_PORT_PCS_DW1_GRP_D, \
1712                                                     _CNL_PORT_PCS_DW1_GRP_AE, \
1713                                                     _CNL_PORT_PCS_DW1_GRP_F)
1714 #define CNL_PORT_PCS_DW1_LN0(port)      _MMIO_PORT6(port, \
1715                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1716                                                     _CNL_PORT_PCS_DW1_LN0_B, \
1717                                                     _CNL_PORT_PCS_DW1_LN0_C, \
1718                                                     _CNL_PORT_PCS_DW1_LN0_D, \
1719                                                     _CNL_PORT_PCS_DW1_LN0_AE, \
1720                                                     _CNL_PORT_PCS_DW1_LN0_F)
1721 #define   COMMON_KEEPER_EN              (1 << 26)
1722
1723 #define _CNL_PORT_TX_DW2_GRP_AE         0x162348
1724 #define _CNL_PORT_TX_DW2_GRP_B          0x1623C8
1725 #define _CNL_PORT_TX_DW2_GRP_C          0x162B48
1726 #define _CNL_PORT_TX_DW2_GRP_D          0x162BC8
1727 #define _CNL_PORT_TX_DW2_GRP_F          0x162A48
1728 #define _CNL_PORT_TX_DW2_LN0_AE         0x162448
1729 #define _CNL_PORT_TX_DW2_LN0_B          0x162648
1730 #define _CNL_PORT_TX_DW2_LN0_C          0x162C48
1731 #define _CNL_PORT_TX_DW2_LN0_D          0x162E48
1732 #define _CNL_PORT_TX_DW2_LN0_F          0x162A48
1733 #define CNL_PORT_TX_DW2_GRP(port)       _MMIO_PORT6(port, \
1734                                                     _CNL_PORT_TX_DW2_GRP_AE, \
1735                                                     _CNL_PORT_TX_DW2_GRP_B, \
1736                                                     _CNL_PORT_TX_DW2_GRP_C, \
1737                                                     _CNL_PORT_TX_DW2_GRP_D, \
1738                                                     _CNL_PORT_TX_DW2_GRP_AE, \
1739                                                     _CNL_PORT_TX_DW2_GRP_F)
1740 #define CNL_PORT_TX_DW2_LN0(port)       _MMIO_PORT6(port, \
1741                                                     _CNL_PORT_TX_DW2_LN0_AE, \
1742                                                     _CNL_PORT_TX_DW2_LN0_B, \
1743                                                     _CNL_PORT_TX_DW2_LN0_C, \
1744                                                     _CNL_PORT_TX_DW2_LN0_D, \
1745                                                     _CNL_PORT_TX_DW2_LN0_AE, \
1746                                                     _CNL_PORT_TX_DW2_LN0_F)
1747 #define   SWING_SEL_UPPER(x)            ((x >> 3) << 15)
1748 #define   SWING_SEL_LOWER(x)            ((x & 0x7) << 11)
1749 #define   RCOMP_SCALAR(x)               ((x) << 0)
1750
1751 #define _CNL_PORT_TX_DW4_GRP_AE         0x162350
1752 #define _CNL_PORT_TX_DW4_GRP_B          0x1623D0
1753 #define _CNL_PORT_TX_DW4_GRP_C          0x162B50
1754 #define _CNL_PORT_TX_DW4_GRP_D          0x162BD0
1755 #define _CNL_PORT_TX_DW4_GRP_F          0x162A50
1756 #define _CNL_PORT_TX_DW4_LN0_AE         0x162450
1757 #define _CNL_PORT_TX_DW4_LN1_AE         0x1624D0
1758 #define _CNL_PORT_TX_DW4_LN0_B          0x162650
1759 #define _CNL_PORT_TX_DW4_LN0_C          0x162C50
1760 #define _CNL_PORT_TX_DW4_LN0_D          0x162E50
1761 #define _CNL_PORT_TX_DW4_LN0_F          0x162850
1762 #define CNL_PORT_TX_DW4_GRP(port)       _MMIO_PORT6(port, \
1763                                                     _CNL_PORT_TX_DW4_GRP_AE, \
1764                                                     _CNL_PORT_TX_DW4_GRP_B, \
1765                                                     _CNL_PORT_TX_DW4_GRP_C, \
1766                                                     _CNL_PORT_TX_DW4_GRP_D, \
1767                                                     _CNL_PORT_TX_DW4_GRP_AE, \
1768                                                     _CNL_PORT_TX_DW4_GRP_F)
1769 #define CNL_PORT_TX_DW4_LN(port, ln)       _MMIO_PORT6_LN(port, ln,     \
1770                                                     _CNL_PORT_TX_DW4_LN0_AE, \
1771                                                     _CNL_PORT_TX_DW4_LN1_AE, \
1772                                                     _CNL_PORT_TX_DW4_LN0_B, \
1773                                                     _CNL_PORT_TX_DW4_LN0_C, \
1774                                                     _CNL_PORT_TX_DW4_LN0_D, \
1775                                                     _CNL_PORT_TX_DW4_LN0_AE, \
1776                                                     _CNL_PORT_TX_DW4_LN0_F)
1777 #define   LOADGEN_SELECT                (1 << 31)
1778 #define   POST_CURSOR_1(x)              ((x) << 12)
1779 #define   POST_CURSOR_2(x)              ((x) << 6)
1780 #define   CURSOR_COEFF(x)               ((x) << 0)
1781
1782 #define _CNL_PORT_TX_DW5_GRP_AE         0x162354
1783 #define _CNL_PORT_TX_DW5_GRP_B          0x1623D4
1784 #define _CNL_PORT_TX_DW5_GRP_C          0x162B54
1785 #define _CNL_PORT_TX_DW5_GRP_D          0x162BD4
1786 #define _CNL_PORT_TX_DW5_GRP_F          0x162A54
1787 #define _CNL_PORT_TX_DW5_LN0_AE         0x162454
1788 #define _CNL_PORT_TX_DW5_LN0_B          0x162654
1789 #define _CNL_PORT_TX_DW5_LN0_C          0x162C54
1790 #define _CNL_PORT_TX_DW5_LN0_D          0x162ED4
1791 #define _CNL_PORT_TX_DW5_LN0_F          0x162854
1792 #define CNL_PORT_TX_DW5_GRP(port)       _MMIO_PORT6(port, \
1793                                                     _CNL_PORT_TX_DW5_GRP_AE, \
1794                                                     _CNL_PORT_TX_DW5_GRP_B, \
1795                                                     _CNL_PORT_TX_DW5_GRP_C, \
1796                                                     _CNL_PORT_TX_DW5_GRP_D, \
1797                                                     _CNL_PORT_TX_DW5_GRP_AE, \
1798                                                     _CNL_PORT_TX_DW5_GRP_F)
1799 #define CNL_PORT_TX_DW5_LN0(port)       _MMIO_PORT6(port, \
1800                                                     _CNL_PORT_TX_DW5_LN0_AE, \
1801                                                     _CNL_PORT_TX_DW5_LN0_B, \
1802                                                     _CNL_PORT_TX_DW5_LN0_C, \
1803                                                     _CNL_PORT_TX_DW5_LN0_D, \
1804                                                     _CNL_PORT_TX_DW5_LN0_AE, \
1805                                                     _CNL_PORT_TX_DW5_LN0_F)
1806 #define   TX_TRAINING_EN                (1 << 31)
1807 #define   TAP3_DISABLE                  (1 << 29)
1808 #define   SCALING_MODE_SEL(x)           ((x) << 18)
1809 #define   RTERM_SELECT(x)               ((x) << 3)
1810
1811 #define _CNL_PORT_TX_DW7_GRP_AE         0x16235C
1812 #define _CNL_PORT_TX_DW7_GRP_B          0x1623DC
1813 #define _CNL_PORT_TX_DW7_GRP_C          0x162B5C
1814 #define _CNL_PORT_TX_DW7_GRP_D          0x162BDC
1815 #define _CNL_PORT_TX_DW7_GRP_F          0x162A5C
1816 #define _CNL_PORT_TX_DW7_LN0_AE         0x16245C
1817 #define _CNL_PORT_TX_DW7_LN0_B          0x16265C
1818 #define _CNL_PORT_TX_DW7_LN0_C          0x162C5C
1819 #define _CNL_PORT_TX_DW7_LN0_D          0x162EDC
1820 #define _CNL_PORT_TX_DW7_LN0_F          0x16285C
1821 #define CNL_PORT_TX_DW7_GRP(port)       _MMIO_PORT6(port, \
1822                                                     _CNL_PORT_TX_DW7_GRP_AE, \
1823                                                     _CNL_PORT_TX_DW7_GRP_B, \
1824                                                     _CNL_PORT_TX_DW7_GRP_C, \
1825                                                     _CNL_PORT_TX_DW7_GRP_D, \
1826                                                     _CNL_PORT_TX_DW7_GRP_AE, \
1827                                                     _CNL_PORT_TX_DW7_GRP_F)
1828 #define CNL_PORT_TX_DW7_LN0(port)       _MMIO_PORT6(port, \
1829                                                     _CNL_PORT_TX_DW7_LN0_AE, \
1830                                                     _CNL_PORT_TX_DW7_LN0_B, \
1831                                                     _CNL_PORT_TX_DW7_LN0_C, \
1832                                                     _CNL_PORT_TX_DW7_LN0_D, \
1833                                                     _CNL_PORT_TX_DW7_LN0_AE, \
1834                                                     _CNL_PORT_TX_DW7_LN0_F)
1835 #define   N_SCALAR(x)                   ((x) << 24)
1836
1837 /* The spec defines this only for BXT PHY0, but lets assume that this
1838  * would exist for PHY1 too if it had a second channel.
1839  */
1840 #define _PORT_CL2CM_DW6_A               0x162358
1841 #define _PORT_CL2CM_DW6_BC              0x6C358
1842 #define BXT_PORT_CL2CM_DW6(phy)         _BXT_PHY((phy), _PORT_CL2CM_DW6_BC)
1843 #define   DW6_OLDO_DYN_PWR_DOWN_EN      (1 << 28)
1844
1845 #define CNL_PORT_COMP_DW0               _MMIO(0x162100)
1846 #define   COMP_INIT                     (1 << 31)
1847 #define CNL_PORT_COMP_DW1               _MMIO(0x162104)
1848 #define CNL_PORT_COMP_DW3               _MMIO(0x16210c)
1849 #define   PROCESS_INFO_DOT_0            (0 << 26)
1850 #define   PROCESS_INFO_DOT_1            (1 << 26)
1851 #define   PROCESS_INFO_DOT_4            (2 << 26)
1852 #define   PROCESS_INFO_MASK             (7 << 26)
1853 #define   PROCESS_INFO_SHIFT            26
1854 #define   VOLTAGE_INFO_0_85V            (0 << 24)
1855 #define   VOLTAGE_INFO_0_95V            (1 << 24)
1856 #define   VOLTAGE_INFO_1_05V            (2 << 24)
1857 #define   VOLTAGE_INFO_MASK             (3 << 24)
1858 #define   VOLTAGE_INFO_SHIFT            24
1859 #define CNL_PORT_COMP_DW9               _MMIO(0x162124)
1860 #define CNL_PORT_COMP_DW10              _MMIO(0x162128)
1861
1862 /* BXT PHY Ref registers */
1863 #define _PORT_REF_DW3_A                 0x16218C
1864 #define _PORT_REF_DW3_BC                0x6C18C
1865 #define   GRC_DONE                      (1 << 22)
1866 #define BXT_PORT_REF_DW3(phy)           _BXT_PHY((phy), _PORT_REF_DW3_BC)
1867
1868 #define _PORT_REF_DW6_A                 0x162198
1869 #define _PORT_REF_DW6_BC                0x6C198
1870 #define   GRC_CODE_SHIFT                24
1871 #define   GRC_CODE_MASK                 (0xFF << GRC_CODE_SHIFT)
1872 #define   GRC_CODE_FAST_SHIFT           16
1873 #define   GRC_CODE_FAST_MASK            (0xFF << GRC_CODE_FAST_SHIFT)
1874 #define   GRC_CODE_SLOW_SHIFT           8
1875 #define   GRC_CODE_SLOW_MASK            (0xFF << GRC_CODE_SLOW_SHIFT)
1876 #define   GRC_CODE_NOM_MASK             0xFF
1877 #define BXT_PORT_REF_DW6(phy)           _BXT_PHY((phy), _PORT_REF_DW6_BC)
1878
1879 #define _PORT_REF_DW8_A                 0x1621A0
1880 #define _PORT_REF_DW8_BC                0x6C1A0
1881 #define   GRC_DIS                       (1 << 15)
1882 #define   GRC_RDY_OVRD                  (1 << 1)
1883 #define BXT_PORT_REF_DW8(phy)           _BXT_PHY((phy), _PORT_REF_DW8_BC)
1884
1885 /* BXT PHY PCS registers */
1886 #define _PORT_PCS_DW10_LN01_A           0x162428
1887 #define _PORT_PCS_DW10_LN01_B           0x6C428
1888 #define _PORT_PCS_DW10_LN01_C           0x6C828
1889 #define _PORT_PCS_DW10_GRP_A            0x162C28
1890 #define _PORT_PCS_DW10_GRP_B            0x6CC28
1891 #define _PORT_PCS_DW10_GRP_C            0x6CE28
1892 #define BXT_PORT_PCS_DW10_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
1893                                                          _PORT_PCS_DW10_LN01_B, \
1894                                                          _PORT_PCS_DW10_LN01_C)
1895 #define BXT_PORT_PCS_DW10_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
1896                                                          _PORT_PCS_DW10_GRP_B, \
1897                                                          _PORT_PCS_DW10_GRP_C)
1898
1899 #define   TX2_SWING_CALC_INIT           (1 << 31)
1900 #define   TX1_SWING_CALC_INIT           (1 << 30)
1901
1902 #define _PORT_PCS_DW12_LN01_A           0x162430
1903 #define _PORT_PCS_DW12_LN01_B           0x6C430
1904 #define _PORT_PCS_DW12_LN01_C           0x6C830
1905 #define _PORT_PCS_DW12_LN23_A           0x162630
1906 #define _PORT_PCS_DW12_LN23_B           0x6C630
1907 #define _PORT_PCS_DW12_LN23_C           0x6CA30
1908 #define _PORT_PCS_DW12_GRP_A            0x162c30
1909 #define _PORT_PCS_DW12_GRP_B            0x6CC30
1910 #define _PORT_PCS_DW12_GRP_C            0x6CE30
1911 #define   LANESTAGGER_STRAP_OVRD        (1 << 6)
1912 #define   LANE_STAGGER_MASK             0x1F
1913 #define BXT_PORT_PCS_DW12_LN01(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
1914                                                          _PORT_PCS_DW12_LN01_B, \
1915                                                          _PORT_PCS_DW12_LN01_C)
1916 #define BXT_PORT_PCS_DW12_LN23(phy, ch) _MMIO_BXT_PHY_CH(phy, ch, \
1917                                                          _PORT_PCS_DW12_LN23_B, \
1918                                                          _PORT_PCS_DW12_LN23_C)
1919 #define BXT_PORT_PCS_DW12_GRP(phy, ch)  _MMIO_BXT_PHY_CH(phy, ch, \
1920                                                          _PORT_PCS_DW12_GRP_B, \
1921                                                          _PORT_PCS_DW12_GRP_C)
1922
1923 /* BXT PHY TX registers */
1924 #define _BXT_LANE_OFFSET(lane)           (((lane) >> 1) * 0x200 +       \
1925                                           ((lane) & 1) * 0x80)
1926
1927 #define _PORT_TX_DW2_LN0_A              0x162508
1928 #define _PORT_TX_DW2_LN0_B              0x6C508
1929 #define _PORT_TX_DW2_LN0_C              0x6C908
1930 #define _PORT_TX_DW2_GRP_A              0x162D08
1931 #define _PORT_TX_DW2_GRP_B              0x6CD08
1932 #define _PORT_TX_DW2_GRP_C              0x6CF08
1933 #define BXT_PORT_TX_DW2_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1934                                                          _PORT_TX_DW2_LN0_B, \
1935                                                          _PORT_TX_DW2_LN0_C)
1936 #define BXT_PORT_TX_DW2_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1937                                                          _PORT_TX_DW2_GRP_B, \
1938                                                          _PORT_TX_DW2_GRP_C)
1939 #define   MARGIN_000_SHIFT              16
1940 #define   MARGIN_000                    (0xFF << MARGIN_000_SHIFT)
1941 #define   UNIQ_TRANS_SCALE_SHIFT        8
1942 #define   UNIQ_TRANS_SCALE              (0xFF << UNIQ_TRANS_SCALE_SHIFT)
1943
1944 #define _PORT_TX_DW3_LN0_A              0x16250C
1945 #define _PORT_TX_DW3_LN0_B              0x6C50C
1946 #define _PORT_TX_DW3_LN0_C              0x6C90C
1947 #define _PORT_TX_DW3_GRP_A              0x162D0C
1948 #define _PORT_TX_DW3_GRP_B              0x6CD0C
1949 #define _PORT_TX_DW3_GRP_C              0x6CF0C
1950 #define BXT_PORT_TX_DW3_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1951                                                          _PORT_TX_DW3_LN0_B, \
1952                                                          _PORT_TX_DW3_LN0_C)
1953 #define BXT_PORT_TX_DW3_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1954                                                          _PORT_TX_DW3_GRP_B, \
1955                                                          _PORT_TX_DW3_GRP_C)
1956 #define   SCALE_DCOMP_METHOD            (1 << 26)
1957 #define   UNIQUE_TRANGE_EN_METHOD       (1 << 27)
1958
1959 #define _PORT_TX_DW4_LN0_A              0x162510
1960 #define _PORT_TX_DW4_LN0_B              0x6C510
1961 #define _PORT_TX_DW4_LN0_C              0x6C910
1962 #define _PORT_TX_DW4_GRP_A              0x162D10
1963 #define _PORT_TX_DW4_GRP_B              0x6CD10
1964 #define _PORT_TX_DW4_GRP_C              0x6CF10
1965 #define BXT_PORT_TX_DW4_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1966                                                          _PORT_TX_DW4_LN0_B, \
1967                                                          _PORT_TX_DW4_LN0_C)
1968 #define BXT_PORT_TX_DW4_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1969                                                          _PORT_TX_DW4_GRP_B, \
1970                                                          _PORT_TX_DW4_GRP_C)
1971 #define   DEEMPH_SHIFT                  24
1972 #define   DE_EMPHASIS                   (0xFF << DEEMPH_SHIFT)
1973
1974 #define _PORT_TX_DW5_LN0_A              0x162514
1975 #define _PORT_TX_DW5_LN0_B              0x6C514
1976 #define _PORT_TX_DW5_LN0_C              0x6C914
1977 #define _PORT_TX_DW5_GRP_A              0x162D14
1978 #define _PORT_TX_DW5_GRP_B              0x6CD14
1979 #define _PORT_TX_DW5_GRP_C              0x6CF14
1980 #define BXT_PORT_TX_DW5_LN0(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1981                                                          _PORT_TX_DW5_LN0_B, \
1982                                                          _PORT_TX_DW5_LN0_C)
1983 #define BXT_PORT_TX_DW5_GRP(phy, ch)    _MMIO_BXT_PHY_CH(phy, ch, \
1984                                                          _PORT_TX_DW5_GRP_B, \
1985                                                          _PORT_TX_DW5_GRP_C)
1986 #define   DCC_DELAY_RANGE_1             (1 << 9)
1987 #define   DCC_DELAY_RANGE_2             (1 << 8)
1988
1989 #define _PORT_TX_DW14_LN0_A             0x162538
1990 #define _PORT_TX_DW14_LN0_B             0x6C538
1991 #define _PORT_TX_DW14_LN0_C             0x6C938
1992 #define   LATENCY_OPTIM_SHIFT           30
1993 #define   LATENCY_OPTIM                 (1 << LATENCY_OPTIM_SHIFT)
1994 #define BXT_PORT_TX_DW14_LN(phy, ch, lane)                              \
1995         _MMIO(_BXT_PHY_CH(phy, ch, _PORT_TX_DW14_LN0_B,                 \
1996                                    _PORT_TX_DW14_LN0_C) +               \
1997               _BXT_LANE_OFFSET(lane))
1998
1999 /* UAIMI scratch pad register 1 */
2000 #define UAIMI_SPR1                      _MMIO(0x4F074)
2001 /* SKL VccIO mask */
2002 #define SKL_VCCIO_MASK                  0x1
2003 /* SKL balance leg register */
2004 #define DISPIO_CR_TX_BMU_CR0            _MMIO(0x6C00C)
2005 /* I_boost values */
2006 #define BALANCE_LEG_SHIFT(port)         (8+3*(port))
2007 #define BALANCE_LEG_MASK(port)          (7<<(8+3*(port)))
2008 /* Balance leg disable bits */
2009 #define BALANCE_LEG_DISABLE_SHIFT       23
2010 #define BALANCE_LEG_DISABLE(port)       (1 << (23 + (port)))
2011
2012 /*
2013  * Fence registers
2014  * [0-7]  @ 0x2000 gen2,gen3
2015  * [8-15] @ 0x3000 945,g33,pnv
2016  *
2017  * [0-15] @ 0x3000 gen4,gen5
2018  *
2019  * [0-15] @ 0x100000 gen6,vlv,chv
2020  * [0-31] @ 0x100000 gen7+
2021  */
2022 #define FENCE_REG(i)                    _MMIO(0x2000 + (((i) & 8) << 9) + ((i) & 7) * 4)
2023 #define   I830_FENCE_START_MASK         0x07f80000
2024 #define   I830_FENCE_TILING_Y_SHIFT     12
2025 #define   I830_FENCE_SIZE_BITS(size)    ((ffs((size) >> 19) - 1) << 8)
2026 #define   I830_FENCE_PITCH_SHIFT        4
2027 #define   I830_FENCE_REG_VALID          (1<<0)
2028 #define   I915_FENCE_MAX_PITCH_VAL      4
2029 #define   I830_FENCE_MAX_PITCH_VAL      6
2030 #define   I830_FENCE_MAX_SIZE_VAL       (1<<8)
2031
2032 #define   I915_FENCE_START_MASK         0x0ff00000
2033 #define   I915_FENCE_SIZE_BITS(size)    ((ffs((size) >> 20) - 1) << 8)
2034
2035 #define FENCE_REG_965_LO(i)             _MMIO(0x03000 + (i) * 8)
2036 #define FENCE_REG_965_HI(i)             _MMIO(0x03000 + (i) * 8 + 4)
2037 #define   I965_FENCE_PITCH_SHIFT        2
2038 #define   I965_FENCE_TILING_Y_SHIFT     1
2039 #define   I965_FENCE_REG_VALID          (1<<0)
2040 #define   I965_FENCE_MAX_PITCH_VAL      0x0400
2041
2042 #define FENCE_REG_GEN6_LO(i)            _MMIO(0x100000 + (i) * 8)
2043 #define FENCE_REG_GEN6_HI(i)            _MMIO(0x100000 + (i) * 8 + 4)
2044 #define   GEN6_FENCE_PITCH_SHIFT        32
2045 #define   GEN7_FENCE_MAX_PITCH_VAL      0x0800
2046
2047
2048 /* control register for cpu gtt access */
2049 #define TILECTL                         _MMIO(0x101000)
2050 #define   TILECTL_SWZCTL                        (1 << 0)
2051 #define   TILECTL_TLBPF                 (1 << 1)
2052 #define   TILECTL_TLB_PREFETCH_DIS      (1 << 2)
2053 #define   TILECTL_BACKSNOOP_DIS         (1 << 3)
2054
2055 /*
2056  * Instruction and interrupt control regs
2057  */
2058 #define PGTBL_CTL       _MMIO(0x02020)
2059 #define   PGTBL_ADDRESS_LO_MASK 0xfffff000 /* bits [31:12] */
2060 #define   PGTBL_ADDRESS_HI_MASK 0x000000f0 /* bits [35:32] (gen4) */
2061 #define PGTBL_ER        _MMIO(0x02024)
2062 #define PRB0_BASE       (0x2030-0x30)
2063 #define PRB1_BASE       (0x2040-0x30) /* 830,gen3 */
2064 #define PRB2_BASE       (0x2050-0x30) /* gen3 */
2065 #define SRB0_BASE       (0x2100-0x30) /* gen2 */
2066 #define SRB1_BASE       (0x2110-0x30) /* gen2 */
2067 #define SRB2_BASE       (0x2120-0x30) /* 830 */
2068 #define SRB3_BASE       (0x2130-0x30) /* 830 */
2069 #define RENDER_RING_BASE        0x02000
2070 #define BSD_RING_BASE           0x04000
2071 #define GEN6_BSD_RING_BASE      0x12000
2072 #define GEN8_BSD2_RING_BASE     0x1c000
2073 #define VEBOX_RING_BASE         0x1a000
2074 #define BLT_RING_BASE           0x22000
2075 #define RING_TAIL(base)         _MMIO((base)+0x30)
2076 #define RING_HEAD(base)         _MMIO((base)+0x34)
2077 #define RING_START(base)        _MMIO((base)+0x38)
2078 #define RING_CTL(base)          _MMIO((base)+0x3c)
2079 #define   RING_CTL_SIZE(size)   ((size) - PAGE_SIZE) /* in bytes -> pages */
2080 #define RING_SYNC_0(base)       _MMIO((base)+0x40)
2081 #define RING_SYNC_1(base)       _MMIO((base)+0x44)
2082 #define RING_SYNC_2(base)       _MMIO((base)+0x48)
2083 #define GEN6_RVSYNC     (RING_SYNC_0(RENDER_RING_BASE))
2084 #define GEN6_RBSYNC     (RING_SYNC_1(RENDER_RING_BASE))
2085 #define GEN6_RVESYNC    (RING_SYNC_2(RENDER_RING_BASE))
2086 #define GEN6_VBSYNC     (RING_SYNC_0(GEN6_BSD_RING_BASE))
2087 #define GEN6_VRSYNC     (RING_SYNC_1(GEN6_BSD_RING_BASE))
2088 #define GEN6_VVESYNC    (RING_SYNC_2(GEN6_BSD_RING_BASE))
2089 #define GEN6_BRSYNC     (RING_SYNC_0(BLT_RING_BASE))
2090 #define GEN6_BVSYNC     (RING_SYNC_1(BLT_RING_BASE))
2091 #define GEN6_BVESYNC    (RING_SYNC_2(BLT_RING_BASE))
2092 #define GEN6_VEBSYNC    (RING_SYNC_0(VEBOX_RING_BASE))
2093 #define GEN6_VERSYNC    (RING_SYNC_1(VEBOX_RING_BASE))
2094 #define GEN6_VEVSYNC    (RING_SYNC_2(VEBOX_RING_BASE))
2095 #define GEN6_NOSYNC     INVALID_MMIO_REG
2096 #define RING_PSMI_CTL(base)     _MMIO((base)+0x50)
2097 #define RING_MAX_IDLE(base)     _MMIO((base)+0x54)
2098 #define RING_HWS_PGA(base)      _MMIO((base)+0x80)
2099 #define RING_HWS_PGA_GEN6(base) _MMIO((base)+0x2080)
2100 #define RING_RESET_CTL(base)    _MMIO((base)+0xd0)
2101 #define   RESET_CTL_REQUEST_RESET  (1 << 0)
2102 #define   RESET_CTL_READY_TO_RESET (1 << 1)
2103
2104 #define HSW_GTT_CACHE_EN        _MMIO(0x4024)
2105 #define   GTT_CACHE_EN_ALL      0xF0007FFF
2106 #define GEN7_WR_WATERMARK       _MMIO(0x4028)
2107 #define GEN7_GFX_PRIO_CTRL      _MMIO(0x402C)
2108 #define ARB_MODE                _MMIO(0x4030)
2109 #define   ARB_MODE_SWIZZLE_SNB  (1<<4)
2110 #define   ARB_MODE_SWIZZLE_IVB  (1<<5)
2111 #define GEN7_GFX_PEND_TLB0      _MMIO(0x4034)
2112 #define GEN7_GFX_PEND_TLB1      _MMIO(0x4038)
2113 /* L3, CVS, ZTLB, RCC, CASC LRA min, max values */
2114 #define GEN7_LRA_LIMITS(i)      _MMIO(0x403C + (i) * 4)
2115 #define GEN7_LRA_LIMITS_REG_NUM 13
2116 #define GEN7_MEDIA_MAX_REQ_COUNT        _MMIO(0x4070)
2117 #define GEN7_GFX_MAX_REQ_COUNT          _MMIO(0x4074)
2118
2119 #define GAMTARBMODE             _MMIO(0x04a08)
2120 #define   ARB_MODE_BWGTLB_DISABLE (1<<9)
2121 #define   ARB_MODE_SWIZZLE_BDW  (1<<1)
2122 #define RENDER_HWS_PGA_GEN7     _MMIO(0x04080)
2123 #define RING_FAULT_REG(engine)  _MMIO(0x4094 + 0x100*(engine)->hw_id)
2124 #define   RING_FAULT_GTTSEL_MASK (1<<11)
2125 #define   RING_FAULT_SRCID(x)   (((x) >> 3) & 0xff)
2126 #define   RING_FAULT_FAULT_TYPE(x) (((x) >> 1) & 0x3)
2127 #define   RING_FAULT_VALID      (1<<0)
2128 #define DONE_REG                _MMIO(0x40b0)
2129 #define GEN8_PRIVATE_PAT_LO     _MMIO(0x40e0)
2130 #define GEN8_PRIVATE_PAT_HI     _MMIO(0x40e0 + 4)
2131 #define BSD_HWS_PGA_GEN7        _MMIO(0x04180)
2132 #define BLT_HWS_PGA_GEN7        _MMIO(0x04280)
2133 #define VEBOX_HWS_PGA_GEN7      _MMIO(0x04380)
2134 #define RING_ACTHD(base)        _MMIO((base)+0x74)
2135 #define RING_ACTHD_UDW(base)    _MMIO((base)+0x5c)
2136 #define RING_NOPID(base)        _MMIO((base)+0x94)
2137 #define RING_IMR(base)          _MMIO((base)+0xa8)
2138 #define RING_HWSTAM(base)       _MMIO((base)+0x98)
2139 #define RING_TIMESTAMP(base)            _MMIO((base)+0x358)
2140 #define RING_TIMESTAMP_UDW(base)        _MMIO((base)+0x358 + 4)
2141 #define   TAIL_ADDR             0x001FFFF8
2142 #define   HEAD_WRAP_COUNT       0xFFE00000
2143 #define   HEAD_WRAP_ONE         0x00200000
2144 #define   HEAD_ADDR             0x001FFFFC
2145 #define   RING_NR_PAGES         0x001FF000
2146 #define   RING_REPORT_MASK      0x00000006
2147 #define   RING_REPORT_64K       0x00000002
2148 #define   RING_REPORT_128K      0x00000004
2149 #define   RING_NO_REPORT        0x00000000
2150 #define   RING_VALID_MASK       0x00000001
2151 #define   RING_VALID            0x00000001
2152 #define   RING_INVALID          0x00000000
2153 #define   RING_WAIT_I8XX        (1<<0) /* gen2, PRBx_HEAD */
2154 #define   RING_WAIT             (1<<11) /* gen3+, PRBx_CTL */
2155 #define   RING_WAIT_SEMAPHORE   (1<<10) /* gen6+ */
2156
2157 #define RING_FORCE_TO_NONPRIV(base, i) _MMIO(((base)+0x4D0) + (i)*4)
2158 #define   RING_MAX_NONPRIV_SLOTS  12
2159
2160 #define GEN7_TLB_RD_ADDR        _MMIO(0x4700)
2161
2162 #define GEN9_GAMT_ECO_REG_RW_IA _MMIO(0x4ab0)
2163 #define   GAMT_ECO_ENABLE_IN_PLACE_DECOMPRESS   (1<<18)
2164
2165 #define GAMT_CHKN_BIT_REG       _MMIO(0x4ab8)
2166 #define   GAMT_CHKN_DISABLE_DYNAMIC_CREDIT_SHARING      (1<<28)
2167
2168 #if 0
2169 #define PRB0_TAIL       _MMIO(0x2030)
2170 #define PRB0_HEAD       _MMIO(0x2034)
2171 #define PRB0_START      _MMIO(0x2038)
2172 #define PRB0_CTL        _MMIO(0x203c)
2173 #define PRB1_TAIL       _MMIO(0x2040) /* 915+ only */
2174 #define PRB1_HEAD       _MMIO(0x2044) /* 915+ only */
2175 #define PRB1_START      _MMIO(0x2048) /* 915+ only */
2176 #define PRB1_CTL        _MMIO(0x204c) /* 915+ only */
2177 #endif
2178 #define IPEIR_I965      _MMIO(0x2064)
2179 #define IPEHR_I965      _MMIO(0x2068)
2180 #define GEN7_SC_INSTDONE        _MMIO(0x7100)
2181 #define GEN7_SAMPLER_INSTDONE   _MMIO(0xe160)
2182 #define GEN7_ROW_INSTDONE       _MMIO(0xe164)
2183 #define GEN8_MCR_SELECTOR               _MMIO(0xfdc)
2184 #define   GEN8_MCR_SLICE(slice)         (((slice) & 3) << 26)
2185 #define   GEN8_MCR_SLICE_MASK           GEN8_MCR_SLICE(3)
2186 #define   GEN8_MCR_SUBSLICE(subslice)   (((subslice) & 3) << 24)
2187 #define   GEN8_MCR_SUBSLICE_MASK        GEN8_MCR_SUBSLICE(3)
2188 #define RING_IPEIR(base)        _MMIO((base)+0x64)
2189 #define RING_IPEHR(base)        _MMIO((base)+0x68)
2190 /*
2191  * On GEN4, only the render ring INSTDONE exists and has a different
2192  * layout than the GEN7+ version.
2193  * The GEN2 counterpart of this register is GEN2_INSTDONE.
2194  */
2195 #define RING_INSTDONE(base)     _MMIO((base)+0x6c)
2196 #define RING_INSTPS(base)       _MMIO((base)+0x70)
2197 #define RING_DMA_FADD(base)     _MMIO((base)+0x78)
2198 #define RING_DMA_FADD_UDW(base) _MMIO((base)+0x60) /* gen8+ */
2199 #define RING_INSTPM(base)       _MMIO((base)+0xc0)
2200 #define RING_MI_MODE(base)      _MMIO((base)+0x9c)
2201 #define INSTPS          _MMIO(0x2070) /* 965+ only */
2202 #define GEN4_INSTDONE1  _MMIO(0x207c) /* 965+ only, aka INSTDONE_2 on SNB */
2203 #define ACTHD_I965      _MMIO(0x2074)
2204 #define HWS_PGA         _MMIO(0x2080)
2205 #define HWS_ADDRESS_MASK        0xfffff000
2206 #define HWS_START_ADDRESS_SHIFT 4
2207 #define PWRCTXA         _MMIO(0x2088) /* 965GM+ only */
2208 #define   PWRCTX_EN     (1<<0)
2209 #define IPEIR           _MMIO(0x2088)
2210 #define IPEHR           _MMIO(0x208c)
2211 #define GEN2_INSTDONE   _MMIO(0x2090)
2212 #define NOPID           _MMIO(0x2094)
2213 #define HWSTAM          _MMIO(0x2098)
2214 #define DMA_FADD_I8XX   _MMIO(0x20d0)
2215 #define RING_BBSTATE(base)      _MMIO((base)+0x110)
2216 #define   RING_BB_PPGTT         (1 << 5)
2217 #define RING_SBBADDR(base)      _MMIO((base)+0x114) /* hsw+ */
2218 #define RING_SBBSTATE(base)     _MMIO((base)+0x118) /* hsw+ */
2219 #define RING_SBBADDR_UDW(base)  _MMIO((base)+0x11c) /* gen8+ */
2220 #define RING_BBADDR(base)       _MMIO((base)+0x140)
2221 #define RING_BBADDR_UDW(base)   _MMIO((base)+0x168) /* gen8+ */
2222 #define RING_BB_PER_CTX_PTR(base)       _MMIO((base)+0x1c0) /* gen8+ */
2223 #define RING_INDIRECT_CTX(base)         _MMIO((base)+0x1c4) /* gen8+ */
2224 #define RING_INDIRECT_CTX_OFFSET(base)  _MMIO((base)+0x1c8) /* gen8+ */
2225 #define RING_CTX_TIMESTAMP(base)        _MMIO((base)+0x3a8) /* gen8+ */
2226
2227 #define ERROR_GEN6      _MMIO(0x40a0)
2228 #define GEN7_ERR_INT    _MMIO(0x44040)
2229 #define   ERR_INT_POISON                (1<<31)
2230 #define   ERR_INT_MMIO_UNCLAIMED        (1<<13)
2231 #define   ERR_INT_PIPE_CRC_DONE_C       (1<<8)
2232 #define   ERR_INT_FIFO_UNDERRUN_C       (1<<6)
2233 #define   ERR_INT_PIPE_CRC_DONE_B       (1<<5)
2234 #define   ERR_INT_FIFO_UNDERRUN_B       (1<<3)
2235 #define   ERR_INT_PIPE_CRC_DONE_A       (1<<2)
2236 #define   ERR_INT_PIPE_CRC_DONE(pipe)   (1<<(2 + (pipe)*3))
2237 #define   ERR_INT_FIFO_UNDERRUN_A       (1<<0)
2238 #define   ERR_INT_FIFO_UNDERRUN(pipe)   (1<<((pipe)*3))
2239
2240 #define GEN8_FAULT_TLB_DATA0            _MMIO(0x4b10)
2241 #define GEN8_FAULT_TLB_DATA1            _MMIO(0x4b14)
2242
2243 #define FPGA_DBG                _MMIO(0x42300)
2244 #define   FPGA_DBG_RM_NOCLAIM   (1<<31)
2245
2246 #define CLAIM_ER                _MMIO(VLV_DISPLAY_BASE + 0x2028)
2247 #define   CLAIM_ER_CLR          (1 << 31)
2248 #define   CLAIM_ER_OVERFLOW     (1 << 16)
2249 #define   CLAIM_ER_CTR_MASK     0xffff
2250
2251 #define DERRMR          _MMIO(0x44050)
2252 /* Note that HBLANK events are reserved on bdw+ */
2253 #define   DERRMR_PIPEA_SCANLINE         (1<<0)
2254 #define   DERRMR_PIPEA_PRI_FLIP_DONE    (1<<1)
2255 #define   DERRMR_PIPEA_SPR_FLIP_DONE    (1<<2)
2256 #define   DERRMR_PIPEA_VBLANK           (1<<3)
2257 #define   DERRMR_PIPEA_HBLANK           (1<<5)
2258 #define   DERRMR_PIPEB_SCANLINE         (1<<8)
2259 #define   DERRMR_PIPEB_PRI_FLIP_DONE    (1<<9)
2260 #define   DERRMR_PIPEB_SPR_FLIP_DONE    (1<<10)
2261 #define   DERRMR_PIPEB_VBLANK           (1<<11)
2262 #define   DERRMR_PIPEB_HBLANK           (1<<13)
2263 /* Note that PIPEC is not a simple translation of PIPEA/PIPEB */
2264 #define   DERRMR_PIPEC_SCANLINE         (1<<14)
2265 #define   DERRMR_PIPEC_PRI_FLIP_DONE    (1<<15)
2266 #define   DERRMR_PIPEC_SPR_FLIP_DONE    (1<<20)
2267 #define   DERRMR_PIPEC_VBLANK           (1<<21)
2268 #define   DERRMR_PIPEC_HBLANK           (1<<22)
2269
2270
2271 /* GM45+ chicken bits -- debug workaround bits that may be required
2272  * for various sorts of correct behavior.  The top 16 bits of each are
2273  * the enables for writing to the corresponding low bit.
2274  */
2275 #define _3D_CHICKEN     _MMIO(0x2084)
2276 #define  _3D_CHICKEN_HIZ_PLANE_DISABLE_MSAA_4X_SNB      (1 << 10)
2277 #define _3D_CHICKEN2    _MMIO(0x208c)
2278 /* Disables pipelining of read flushes past the SF-WIZ interface.
2279  * Required on all Ironlake steppings according to the B-Spec, but the
2280  * particular danger of not doing so is not specified.
2281  */
2282 # define _3D_CHICKEN2_WM_READ_PIPELINED                 (1 << 14)
2283 #define _3D_CHICKEN3    _MMIO(0x2090)
2284 #define  _3D_CHICKEN_SF_DISABLE_OBJEND_CULL             (1 << 10)
2285 #define  _3D_CHICKEN3_SF_DISABLE_FASTCLIP_CULL          (1 << 5)
2286 #define  _3D_CHICKEN_SDE_LIMIT_FIFO_POLY_DEPTH(x)       ((x)<<1) /* gen8+ */
2287 #define  _3D_CHICKEN3_SF_DISABLE_PIPELINED_ATTR_FETCH   (1 << 1) /* gen6 */
2288
2289 #define MI_MODE         _MMIO(0x209c)
2290 # define VS_TIMER_DISPATCH                              (1 << 6)
2291 # define MI_FLUSH_ENABLE                                (1 << 12)
2292 # define ASYNC_FLIP_PERF_DISABLE                        (1 << 14)
2293 # define MODE_IDLE                                      (1 << 9)
2294 # define STOP_RING                                      (1 << 8)
2295
2296 #define GEN6_GT_MODE    _MMIO(0x20d0)
2297 #define GEN7_GT_MODE    _MMIO(0x7008)
2298 #define   GEN6_WIZ_HASHING(hi, lo)                      (((hi) << 9) | ((lo) << 7))
2299 #define   GEN6_WIZ_HASHING_8x8                          GEN6_WIZ_HASHING(0, 0)
2300 #define   GEN6_WIZ_HASHING_8x4                          GEN6_WIZ_HASHING(0, 1)
2301 #define   GEN6_WIZ_HASHING_16x4                         GEN6_WIZ_HASHING(1, 0)
2302 #define   GEN6_WIZ_HASHING_MASK                         GEN6_WIZ_HASHING(1, 1)
2303 #define   GEN6_TD_FOUR_ROW_DISPATCH_DISABLE             (1 << 5)
2304 #define   GEN9_IZ_HASHING_MASK(slice)                   (0x3 << ((slice) * 2))
2305 #define   GEN9_IZ_HASHING(slice, val)                   ((val) << ((slice) * 2))
2306
2307 /* chicken reg for WaConextSwitchWithConcurrentTLBInvalidate */
2308 #define GEN9_CSFE_CHICKEN1_RCS _MMIO(0x20D4)
2309 #define   GEN9_PREEMPT_GPGPU_SYNC_SWITCH_DISABLE (1 << 2)
2310
2311 /* WaClearTdlStateAckDirtyBits */
2312 #define GEN8_STATE_ACK          _MMIO(0x20F0)
2313 #define GEN9_STATE_ACK_SLICE1   _MMIO(0x20F8)
2314 #define GEN9_STATE_ACK_SLICE2   _MMIO(0x2100)
2315 #define   GEN9_STATE_ACK_TDL0 (1 << 12)
2316 #define   GEN9_STATE_ACK_TDL1 (1 << 13)
2317 #define   GEN9_STATE_ACK_TDL2 (1 << 14)
2318 #define   GEN9_STATE_ACK_TDL3 (1 << 15)
2319 #define   GEN9_SUBSLICE_TDL_ACK_BITS \
2320         (GEN9_STATE_ACK_TDL3 | GEN9_STATE_ACK_TDL2 | \
2321          GEN9_STATE_ACK_TDL1 | GEN9_STATE_ACK_TDL0)
2322
2323 #define GFX_MODE        _MMIO(0x2520)
2324 #define GFX_MODE_GEN7   _MMIO(0x229c)
2325 #define RING_MODE_GEN7(engine)  _MMIO((engine)->mmio_base+0x29c)
2326 #define   GFX_RUN_LIST_ENABLE           (1<<15)
2327 #define   GFX_INTERRUPT_STEERING        (1<<14)
2328 #define   GFX_TLB_INVALIDATE_EXPLICIT   (1<<13)
2329 #define   GFX_SURFACE_FAULT_ENABLE      (1<<12)
2330 #define   GFX_REPLAY_MODE               (1<<11)
2331 #define   GFX_PSMI_GRANULARITY          (1<<10)
2332 #define   GFX_PPGTT_ENABLE              (1<<9)
2333 #define   GEN8_GFX_PPGTT_48B            (1<<7)
2334
2335 #define   GFX_FORWARD_VBLANK_MASK       (3<<5)
2336 #define   GFX_FORWARD_VBLANK_NEVER      (0<<5)
2337 #define   GFX_FORWARD_VBLANK_ALWAYS     (1<<5)
2338 #define   GFX_FORWARD_VBLANK_COND       (2<<5)
2339
2340 #define VLV_DISPLAY_BASE 0x180000
2341 #define VLV_MIPI_BASE VLV_DISPLAY_BASE
2342 #define BXT_MIPI_BASE 0x60000
2343
2344 #define VLV_GU_CTL0     _MMIO(VLV_DISPLAY_BASE + 0x2030)
2345 #define VLV_GU_CTL1     _MMIO(VLV_DISPLAY_BASE + 0x2034)
2346 #define SCPD0           _MMIO(0x209c) /* 915+ only */
2347 #define IER             _MMIO(0x20a0)
2348 #define IIR             _MMIO(0x20a4)
2349 #define IMR             _MMIO(0x20a8)
2350 #define ISR             _MMIO(0x20ac)
2351 #define VLV_GUNIT_CLOCK_GATE    _MMIO(VLV_DISPLAY_BASE + 0x2060)
2352 #define   GINT_DIS              (1<<22)
2353 #define   GCFG_DIS              (1<<8)
2354 #define VLV_GUNIT_CLOCK_GATE2   _MMIO(VLV_DISPLAY_BASE + 0x2064)
2355 #define VLV_IIR_RW      _MMIO(VLV_DISPLAY_BASE + 0x2084)
2356 #define VLV_IER         _MMIO(VLV_DISPLAY_BASE + 0x20a0)
2357 #define VLV_IIR         _MMIO(VLV_DISPLAY_BASE + 0x20a4)
2358 #define VLV_IMR         _MMIO(VLV_DISPLAY_BASE + 0x20a8)
2359 #define VLV_ISR         _MMIO(VLV_DISPLAY_BASE + 0x20ac)
2360 #define VLV_PCBR        _MMIO(VLV_DISPLAY_BASE + 0x2120)
2361 #define VLV_PCBR_ADDR_SHIFT     12
2362
2363 #define   DISPLAY_PLANE_FLIP_PENDING(plane) (1<<(11-(plane))) /* A and B only */
2364 #define EIR             _MMIO(0x20b0)
2365 #define EMR             _MMIO(0x20b4)
2366 #define ESR             _MMIO(0x20b8)
2367 #define   GM45_ERROR_PAGE_TABLE                         (1<<5)
2368 #define   GM45_ERROR_MEM_PRIV                           (1<<4)
2369 #define   I915_ERROR_PAGE_TABLE                         (1<<4)
2370 #define   GM45_ERROR_CP_PRIV                            (1<<3)
2371 #define   I915_ERROR_MEMORY_REFRESH                     (1<<1)
2372 #define   I915_ERROR_INSTRUCTION                        (1<<0)
2373 #define INSTPM          _MMIO(0x20c0)
2374 #define   INSTPM_SELF_EN (1<<12) /* 915GM only */
2375 #define   INSTPM_AGPBUSY_INT_EN (1<<11) /* gen3: when disabled, pending interrupts
2376                                         will not assert AGPBUSY# and will only
2377                                         be delivered when out of C3. */
2378 #define   INSTPM_FORCE_ORDERING                         (1<<7) /* GEN6+ */
2379 #define   INSTPM_TLB_INVALIDATE (1<<9)
2380 #define   INSTPM_SYNC_FLUSH     (1<<5)
2381 #define ACTHD           _MMIO(0x20c8)
2382 #define MEM_MODE        _MMIO(0x20cc)
2383 #define   MEM_DISPLAY_B_TRICKLE_FEED_DISABLE (1<<3) /* 830 only */
2384 #define   MEM_DISPLAY_A_TRICKLE_FEED_DISABLE (1<<2) /* 830/845 only */
2385 #define   MEM_DISPLAY_TRICKLE_FEED_DISABLE (1<<2) /* 85x only */
2386 #define FW_BLC          _MMIO(0x20d8)
2387 #define FW_BLC2         _MMIO(0x20dc)
2388 #define FW_BLC_SELF     _MMIO(0x20e0) /* 915+ only */
2389 #define   FW_BLC_SELF_EN_MASK      (1<<31)
2390 #define   FW_BLC_SELF_FIFO_MASK    (1<<16) /* 945 only */
2391 #define   FW_BLC_SELF_EN           (1<<15) /* 945 only */
2392 #define MM_BURST_LENGTH     0x00700000
2393 #define MM_FIFO_WATERMARK   0x0001F000
2394 #define LM_BURST_LENGTH     0x00000700
2395 #define LM_FIFO_WATERMARK   0x0000001F
2396 #define MI_ARB_STATE    _MMIO(0x20e4) /* 915+ only */
2397
2398 /* Make render/texture TLB fetches lower priorty than associated data
2399  *   fetches. This is not turned on by default
2400  */
2401 #define   MI_ARB_RENDER_TLB_LOW_PRIORITY        (1 << 15)
2402
2403 /* Isoch request wait on GTT enable (Display A/B/C streams).
2404  * Make isoch requests stall on the TLB update. May cause
2405  * display underruns (test mode only)
2406  */
2407 #define   MI_ARB_ISOCH_WAIT_GTT                 (1 << 14)
2408
2409 /* Block grant count for isoch requests when block count is
2410  * set to a finite value.
2411  */
2412 #define   MI_ARB_BLOCK_GRANT_MASK               (3 << 12)
2413 #define   MI_ARB_BLOCK_GRANT_8                  (0 << 12)       /* for 3 display planes */
2414 #define   MI_ARB_BLOCK_GRANT_4                  (1 << 12)       /* for 2 display planes */
2415 #define   MI_ARB_BLOCK_GRANT_2                  (2 << 12)       /* for 1 display plane */
2416 #define   MI_ARB_BLOCK_GRANT_0                  (3 << 12)       /* don't use */
2417
2418 /* Enable render writes to complete in C2/C3/C4 power states.
2419  * If this isn't enabled, render writes are prevented in low
2420  * power states. That seems bad to me.
2421  */
2422 #define   MI_ARB_C3_LP_WRITE_ENABLE             (1 << 11)
2423
2424 /* This acknowledges an async flip immediately instead
2425  * of waiting for 2TLB fetches.
2426  */
2427 #define   MI_ARB_ASYNC_FLIP_ACK_IMMEDIATE       (1 << 10)
2428
2429 /* Enables non-sequential data reads through arbiter
2430  */
2431 #define   MI_ARB_DUAL_DATA_PHASE_DISABLE        (1 << 9)
2432
2433 /* Disable FSB snooping of cacheable write cycles from binner/render
2434  * command stream
2435  */
2436 #define   MI_ARB_CACHE_SNOOP_DISABLE            (1 << 8)
2437
2438 /* Arbiter time slice for non-isoch streams */
2439 #define   MI_ARB_TIME_SLICE_MASK                (7 << 5)
2440 #define   MI_ARB_TIME_SLICE_1                   (0 << 5)
2441 #define   MI_ARB_TIME_SLICE_2                   (1 << 5)
2442 #define   MI_ARB_TIME_SLICE_4                   (2 << 5)
2443 #define   MI_ARB_TIME_SLICE_6                   (3 << 5)
2444 #define   MI_ARB_TIME_SLICE_8                   (4 << 5)
2445 #define   MI_ARB_TIME_SLICE_10                  (5 << 5)
2446 #define   MI_ARB_TIME_SLICE_14                  (6 << 5)
2447 #define   MI_ARB_TIME_SLICE_16                  (7 << 5)
2448
2449 /* Low priority grace period page size */
2450 #define   MI_ARB_LOW_PRIORITY_GRACE_4KB         (0 << 4)        /* default */
2451 #define   MI_ARB_LOW_PRIORITY_GRACE_8KB         (1 << 4)
2452
2453 /* Disable display A/B trickle feed */
2454 #define   MI_ARB_DISPLAY_TRICKLE_FEED_DISABLE   (1 << 2)
2455
2456 /* Set display plane priority */
2457 #define   MI_ARB_DISPLAY_PRIORITY_A_B           (0 << 0)        /* display A > display B */
2458 #define   MI_ARB_DISPLAY_PRIORITY_B_A           (1 << 0)        /* display B > display A */
2459
2460 #define MI_STATE        _MMIO(0x20e4) /* gen2 only */
2461 #define   MI_AGPBUSY_INT_EN                     (1 << 1) /* 85x only */
2462 #define   MI_AGPBUSY_830_MODE                   (1 << 0) /* 85x only */
2463
2464 #define CACHE_MODE_0    _MMIO(0x2120) /* 915+ only */
2465 #define   CM0_PIPELINED_RENDER_FLUSH_DISABLE (1<<8)
2466 #define   CM0_IZ_OPT_DISABLE      (1<<6)
2467 #define   CM0_ZR_OPT_DISABLE      (1<<5)
2468 #define   CM0_STC_EVICT_DISABLE_LRA_SNB (1<<5)
2469 #define   CM0_DEPTH_EVICT_DISABLE (1<<4)
2470 #define   CM0_COLOR_EVICT_DISABLE (1<<3)
2471 #define   CM0_DEPTH_WRITE_DISABLE (1<<1)
2472 #define   CM0_RC_OP_FLUSH_DISABLE (1<<0)
2473 #define GFX_FLSH_CNTL   _MMIO(0x2170) /* 915+ only */
2474 #define GFX_FLSH_CNTL_GEN6      _MMIO(0x101008)
2475 #define   GFX_FLSH_CNTL_EN      (1<<0)
2476 #define ECOSKPD         _MMIO(0x21d0)
2477 #define   ECO_GATING_CX_ONLY    (1<<3)
2478 #define   ECO_FLIP_DONE         (1<<0)
2479
2480 #define CACHE_MODE_0_GEN7       _MMIO(0x7000) /* IVB+ */
2481 #define RC_OP_FLUSH_ENABLE (1<<0)
2482 #define   HIZ_RAW_STALL_OPT_DISABLE (1<<2)
2483 #define CACHE_MODE_1            _MMIO(0x7004) /* IVB+ */
2484 #define   PIXEL_SUBSPAN_COLLECT_OPT_DISABLE     (1<<6)
2485 #define   GEN8_4x4_STC_OPTIMIZATION_DISABLE     (1<<6)
2486 #define   GEN9_PARTIAL_RESOLVE_IN_VC_DISABLE    (1<<1)
2487
2488 #define GEN6_BLITTER_ECOSKPD    _MMIO(0x221d0)
2489 #define   GEN6_BLITTER_LOCK_SHIFT                       16
2490 #define   GEN6_BLITTER_FBC_NOTIFY                       (1<<3)
2491
2492 #define GEN6_RC_SLEEP_PSMI_CONTROL      _MMIO(0x2050)
2493 #define   GEN6_PSMI_SLEEP_MSG_DISABLE   (1 << 0)
2494 #define   GEN8_RC_SEMA_IDLE_MSG_DISABLE (1 << 12)
2495 #define   GEN8_FF_DOP_CLOCK_GATE_DISABLE        (1<<10)
2496
2497 /* Fuse readout registers for GT */
2498 #define CHV_FUSE_GT                     _MMIO(VLV_DISPLAY_BASE + 0x2168)
2499 #define   CHV_FGT_DISABLE_SS0           (1 << 10)
2500 #define   CHV_FGT_DISABLE_SS1           (1 << 11)
2501 #define   CHV_FGT_EU_DIS_SS0_R0_SHIFT   16
2502 #define   CHV_FGT_EU_DIS_SS0_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R0_SHIFT)
2503 #define   CHV_FGT_EU_DIS_SS0_R1_SHIFT   20
2504 #define   CHV_FGT_EU_DIS_SS0_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS0_R1_SHIFT)
2505 #define   CHV_FGT_EU_DIS_SS1_R0_SHIFT   24
2506 #define   CHV_FGT_EU_DIS_SS1_R0_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R0_SHIFT)
2507 #define   CHV_FGT_EU_DIS_SS1_R1_SHIFT   28
2508 #define   CHV_FGT_EU_DIS_SS1_R1_MASK    (0xf << CHV_FGT_EU_DIS_SS1_R1_SHIFT)
2509
2510 #define GEN8_FUSE2                      _MMIO(0x9120)
2511 #define   GEN8_F2_SS_DIS_SHIFT          21
2512 #define   GEN8_F2_SS_DIS_MASK           (0x7 << GEN8_F2_SS_DIS_SHIFT)
2513 #define   GEN8_F2_S_ENA_SHIFT           25
2514 #define   GEN8_F2_S_ENA_MASK            (0x7 << GEN8_F2_S_ENA_SHIFT)
2515
2516 #define   GEN9_F2_SS_DIS_SHIFT          20
2517 #define   GEN9_F2_SS_DIS_MASK           (0xf << GEN9_F2_SS_DIS_SHIFT)
2518
2519 #define GEN8_EU_DISABLE0                _MMIO(0x9134)
2520 #define   GEN8_EU_DIS0_S0_MASK          0xffffff
2521 #define   GEN8_EU_DIS0_S1_SHIFT         24
2522 #define   GEN8_EU_DIS0_S1_MASK          (0xff << GEN8_EU_DIS0_S1_SHIFT)
2523
2524 #define GEN8_EU_DISABLE1                _MMIO(0x9138)
2525 #define   GEN8_EU_DIS1_S1_MASK          0xffff
2526 #define   GEN8_EU_DIS1_S2_SHIFT         16
2527 #define   GEN8_EU_DIS1_S2_MASK          (0xffff << GEN8_EU_DIS1_S2_SHIFT)
2528
2529 #define GEN8_EU_DISABLE2                _MMIO(0x913c)
2530 #define   GEN8_EU_DIS2_S2_MASK          0xff
2531
2532 #define GEN9_EU_DISABLE(slice)          _MMIO(0x9134 + (slice)*0x4)
2533
2534 #define GEN6_BSD_SLEEP_PSMI_CONTROL     _MMIO(0x12050)
2535 #define   GEN6_BSD_SLEEP_MSG_DISABLE    (1 << 0)
2536 #define   GEN6_BSD_SLEEP_FLUSH_DISABLE  (1 << 2)
2537 #define   GEN6_BSD_SLEEP_INDICATOR      (1 << 3)
2538 #define   GEN6_BSD_GO_INDICATOR         (1 << 4)
2539
2540 /* On modern GEN architectures interrupt control consists of two sets
2541  * of registers. The first set pertains to the ring generating the
2542  * interrupt. The second control is for the functional block generating the
2543  * interrupt. These are PM, GT, DE, etc.
2544  *
2545  * Luckily *knocks on wood* all the ring interrupt bits match up with the
2546  * GT interrupt bits, so we don't need to duplicate the defines.
2547  *
2548  * These defines should cover us well from SNB->HSW with minor exceptions
2549  * it can also work on ILK.
2550  */
2551 #define GT_BLT_FLUSHDW_NOTIFY_INTERRUPT         (1 << 26)
2552 #define GT_BLT_CS_ERROR_INTERRUPT               (1 << 25)
2553 #define GT_BLT_USER_INTERRUPT                   (1 << 22)
2554 #define GT_BSD_CS_ERROR_INTERRUPT               (1 << 15)
2555 #define GT_BSD_USER_INTERRUPT                   (1 << 12)
2556 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1  (1 << 11) /* hsw+; rsvd on snb, ivb, vlv */
2557 #define GT_CONTEXT_SWITCH_INTERRUPT             (1 <<  8)
2558 #define GT_RENDER_L3_PARITY_ERROR_INTERRUPT     (1 <<  5) /* !snb */
2559 #define GT_RENDER_PIPECTL_NOTIFY_INTERRUPT      (1 <<  4)
2560 #define GT_RENDER_CS_MASTER_ERROR_INTERRUPT     (1 <<  3)
2561 #define GT_RENDER_SYNC_STATUS_INTERRUPT         (1 <<  2)
2562 #define GT_RENDER_DEBUG_INTERRUPT               (1 <<  1)
2563 #define GT_RENDER_USER_INTERRUPT                (1 <<  0)
2564
2565 #define PM_VEBOX_CS_ERROR_INTERRUPT             (1 << 12) /* hsw+ */
2566 #define PM_VEBOX_USER_INTERRUPT                 (1 << 10) /* hsw+ */
2567
2568 #define GT_PARITY_ERROR(dev_priv) \
2569         (GT_RENDER_L3_PARITY_ERROR_INTERRUPT | \
2570          (IS_HASWELL(dev_priv) ? GT_RENDER_L3_PARITY_ERROR_INTERRUPT_S1 : 0))
2571
2572 /* These are all the "old" interrupts */
2573 #define ILK_BSD_USER_INTERRUPT                          (1<<5)
2574
2575 #define I915_PM_INTERRUPT                               (1<<31)
2576 #define I915_ISP_INTERRUPT                              (1<<22)
2577 #define I915_LPE_PIPE_B_INTERRUPT                       (1<<21)
2578 #define I915_LPE_PIPE_A_INTERRUPT                       (1<<20)
2579 #define I915_MIPIC_INTERRUPT                            (1<<19)
2580 #define I915_MIPIA_INTERRUPT                            (1<<18)
2581 #define I915_PIPE_CONTROL_NOTIFY_INTERRUPT              (1<<18)
2582 #define I915_DISPLAY_PORT_INTERRUPT                     (1<<17)
2583 #define I915_DISPLAY_PIPE_C_HBLANK_INTERRUPT            (1<<16)
2584 #define I915_MASTER_ERROR_INTERRUPT                     (1<<15)
2585 #define I915_RENDER_COMMAND_PARSER_ERROR_INTERRUPT      (1<<15)
2586 #define I915_DISPLAY_PIPE_B_HBLANK_INTERRUPT            (1<<14)
2587 #define I915_GMCH_THERMAL_SENSOR_EVENT_INTERRUPT        (1<<14) /* p-state */
2588 #define I915_DISPLAY_PIPE_A_HBLANK_INTERRUPT            (1<<13)
2589 #define I915_HWB_OOM_INTERRUPT                          (1<<13)
2590 #define I915_LPE_PIPE_C_INTERRUPT                       (1<<12)
2591 #define I915_SYNC_STATUS_INTERRUPT                      (1<<12)
2592 #define I915_MISC_INTERRUPT                             (1<<11)
2593 #define I915_DISPLAY_PLANE_A_FLIP_PENDING_INTERRUPT     (1<<11)
2594 #define I915_DISPLAY_PIPE_C_VBLANK_INTERRUPT            (1<<10)
2595 #define I915_DISPLAY_PLANE_B_FLIP_PENDING_INTERRUPT     (1<<10)
2596 #define I915_DISPLAY_PIPE_C_EVENT_INTERRUPT             (1<<9)
2597 #define I915_OVERLAY_PLANE_FLIP_PENDING_INTERRUPT       (1<<9)
2598 #define I915_DISPLAY_PIPE_C_DPBM_INTERRUPT              (1<<8)
2599 #define I915_DISPLAY_PLANE_C_FLIP_PENDING_INTERRUPT     (1<<8)
2600 #define I915_DISPLAY_PIPE_A_VBLANK_INTERRUPT            (1<<7)
2601 #define I915_DISPLAY_PIPE_A_EVENT_INTERRUPT             (1<<6)
2602 #define I915_DISPLAY_PIPE_B_VBLANK_INTERRUPT            (1<<5)
2603 #define I915_DISPLAY_PIPE_B_EVENT_INTERRUPT             (1<<4)
2604 #define I915_DISPLAY_PIPE_A_DPBM_INTERRUPT              (1<<3)
2605 #define I915_DISPLAY_PIPE_B_DPBM_INTERRUPT              (1<<2)
2606 #define I915_DEBUG_INTERRUPT                            (1<<2)
2607 #define I915_WINVALID_INTERRUPT                         (1<<1)
2608 #define I915_USER_INTERRUPT                             (1<<1)
2609 #define I915_ASLE_INTERRUPT                             (1<<0)
2610 #define I915_BSD_USER_INTERRUPT                         (1<<25)
2611
2612 #define I915_HDMI_LPE_AUDIO_BASE        (VLV_DISPLAY_BASE + 0x65000)
2613 #define I915_HDMI_LPE_AUDIO_SIZE        0x1000
2614
2615 /* DisplayPort Audio w/ LPE */
2616 #define VLV_AUD_CHICKEN_BIT_REG         _MMIO(VLV_DISPLAY_BASE + 0x62F38)
2617 #define VLV_CHICKEN_BIT_DBG_ENABLE      (1 << 0)
2618
2619 #define _VLV_AUD_PORT_EN_B_DBG          (VLV_DISPLAY_BASE + 0x62F20)
2620 #define _VLV_AUD_PORT_EN_C_DBG          (VLV_DISPLAY_BASE + 0x62F30)
2621 #define _VLV_AUD_PORT_EN_D_DBG          (VLV_DISPLAY_BASE + 0x62F34)
2622 #define VLV_AUD_PORT_EN_DBG(port)       _MMIO_PORT3((port) - PORT_B,       \
2623                                                     _VLV_AUD_PORT_EN_B_DBG, \
2624                                                     _VLV_AUD_PORT_EN_C_DBG, \
2625                                                     _VLV_AUD_PORT_EN_D_DBG)
2626 #define VLV_AMP_MUTE                    (1 << 1)
2627
2628 #define GEN6_BSD_RNCID                  _MMIO(0x12198)
2629
2630 #define GEN7_FF_THREAD_MODE             _MMIO(0x20a0)
2631 #define   GEN7_FF_SCHED_MASK            0x0077070
2632 #define   GEN8_FF_DS_REF_CNT_FFME       (1 << 19)
2633 #define   GEN7_FF_TS_SCHED_HS1          (0x5<<16)
2634 #define   GEN7_FF_TS_SCHED_HS0          (0x3<<16)
2635 #define   GEN7_FF_TS_SCHED_LOAD_BALANCE (0x1<<16)
2636 #define   GEN7_FF_TS_SCHED_HW           (0x0<<16) /* Default */
2637 #define   GEN7_FF_VS_REF_CNT_FFME       (1 << 15)
2638 #define   GEN7_FF_VS_SCHED_HS1          (0x5<<12)
2639 #define   GEN7_FF_VS_SCHED_HS0          (0x3<<12)
2640 #define   GEN7_FF_VS_SCHED_LOAD_BALANCE (0x1<<12) /* Default */
2641 #define   GEN7_FF_VS_SCHED_HW           (0x0<<12)
2642 #define   GEN7_FF_DS_SCHED_HS1          (0x5<<4)
2643 #define   GEN7_FF_DS_SCHED_HS0          (0x3<<4)
2644 #define   GEN7_FF_DS_SCHED_LOAD_BALANCE (0x1<<4)  /* Default */
2645 #define   GEN7_FF_DS_SCHED_HW           (0x0<<4)
2646
2647 /*
2648  * Framebuffer compression (915+ only)
2649  */
2650
2651 #define FBC_CFB_BASE            _MMIO(0x3200) /* 4k page aligned */
2652 #define FBC_LL_BASE             _MMIO(0x3204) /* 4k page aligned */
2653 #define FBC_CONTROL             _MMIO(0x3208)
2654 #define   FBC_CTL_EN            (1<<31)
2655 #define   FBC_CTL_PERIODIC      (1<<30)
2656 #define   FBC_CTL_INTERVAL_SHIFT (16)
2657 #define   FBC_CTL_UNCOMPRESSIBLE (1<<14)
2658 #define   FBC_CTL_C3_IDLE       (1<<13)
2659 #define   FBC_CTL_STRIDE_SHIFT  (5)
2660 #define   FBC_CTL_FENCENO_SHIFT (0)
2661 #define FBC_COMMAND             _MMIO(0x320c)
2662 #define   FBC_CMD_COMPRESS      (1<<0)
2663 #define FBC_STATUS              _MMIO(0x3210)
2664 #define   FBC_STAT_COMPRESSING  (1<<31)
2665 #define   FBC_STAT_COMPRESSED   (1<<30)
2666 #define   FBC_STAT_MODIFIED     (1<<29)
2667 #define   FBC_STAT_CURRENT_LINE_SHIFT   (0)
2668 #define FBC_CONTROL2            _MMIO(0x3214)
2669 #define   FBC_CTL_FENCE_DBL     (0<<4)
2670 #define   FBC_CTL_IDLE_IMM      (0<<2)
2671 #define   FBC_CTL_IDLE_FULL     (1<<2)
2672 #define   FBC_CTL_IDLE_LINE     (2<<2)
2673 #define   FBC_CTL_IDLE_DEBUG    (3<<2)
2674 #define   FBC_CTL_CPU_FENCE     (1<<1)
2675 #define   FBC_CTL_PLANE(plane)  ((plane)<<0)
2676 #define FBC_FENCE_OFF           _MMIO(0x3218) /* BSpec typo has 321Bh */
2677 #define FBC_TAG(i)              _MMIO(0x3300 + (i) * 4)
2678
2679 #define FBC_LL_SIZE             (1536)
2680
2681 #define FBC_LLC_READ_CTRL       _MMIO(0x9044)
2682 #define   FBC_LLC_FULLY_OPEN    (1<<30)
2683
2684 /* Framebuffer compression for GM45+ */
2685 #define DPFC_CB_BASE            _MMIO(0x3200)
2686 #define DPFC_CONTROL            _MMIO(0x3208)
2687 #define   DPFC_CTL_EN           (1<<31)
2688 #define   DPFC_CTL_PLANE(plane) ((plane)<<30)
2689 #define   IVB_DPFC_CTL_PLANE(plane)     ((plane)<<29)
2690 #define   DPFC_CTL_FENCE_EN     (1<<29)
2691 #define   IVB_DPFC_CTL_FENCE_EN (1<<28)
2692 #define   DPFC_CTL_PERSISTENT_MODE      (1<<25)
2693 #define   DPFC_SR_EN            (1<<10)
2694 #define   DPFC_CTL_LIMIT_1X     (0<<6)
2695 #define   DPFC_CTL_LIMIT_2X     (1<<6)
2696 #define   DPFC_CTL_LIMIT_4X     (2<<6)
2697 #define DPFC_RECOMP_CTL         _MMIO(0x320c)
2698 #define   DPFC_RECOMP_STALL_EN  (1<<27)
2699 #define   DPFC_RECOMP_STALL_WM_SHIFT (16)
2700 #define   DPFC_RECOMP_STALL_WM_MASK (0x07ff0000)
2701 #define   DPFC_RECOMP_TIMER_COUNT_SHIFT (0)
2702 #define   DPFC_RECOMP_TIMER_COUNT_MASK (0x0000003f)
2703 #define DPFC_STATUS             _MMIO(0x3210)
2704 #define   DPFC_INVAL_SEG_SHIFT  (16)
2705 #define   DPFC_INVAL_SEG_MASK   (0x07ff0000)
2706 #define   DPFC_COMP_SEG_SHIFT   (0)
2707 #define   DPFC_COMP_SEG_MASK    (0x000007ff)
2708 #define DPFC_STATUS2            _MMIO(0x3214)
2709 #define DPFC_FENCE_YOFF         _MMIO(0x3218)
2710 #define DPFC_CHICKEN            _MMIO(0x3224)
2711 #define   DPFC_HT_MODIFY        (1<<31)
2712
2713 /* Framebuffer compression for Ironlake */
2714 #define ILK_DPFC_CB_BASE        _MMIO(0x43200)
2715 #define ILK_DPFC_CONTROL        _MMIO(0x43208)
2716 #define   FBC_CTL_FALSE_COLOR   (1<<10)
2717 /* The bit 28-8 is reserved */
2718 #define   DPFC_RESERVED         (0x1FFFFF00)
2719 #define ILK_DPFC_RECOMP_CTL     _MMIO(0x4320c)
2720 #define ILK_DPFC_STATUS         _MMIO(0x43210)
2721 #define  ILK_DPFC_COMP_SEG_MASK 0x7ff
2722 #define IVB_FBC_STATUS2         _MMIO(0x43214)
2723 #define  IVB_FBC_COMP_SEG_MASK  0x7ff
2724 #define  BDW_FBC_COMP_SEG_MASK  0xfff
2725 #define ILK_DPFC_FENCE_YOFF     _MMIO(0x43218)
2726 #define ILK_DPFC_CHICKEN        _MMIO(0x43224)
2727 #define   ILK_DPFC_DISABLE_DUMMY0 (1<<8)
2728 #define   ILK_DPFC_NUKE_ON_ANY_MODIFICATION     (1<<23)
2729 #define ILK_FBC_RT_BASE         _MMIO(0x2128)
2730 #define   ILK_FBC_RT_VALID      (1<<0)
2731 #define   SNB_FBC_FRONT_BUFFER  (1<<1)
2732
2733 #define ILK_DISPLAY_CHICKEN1    _MMIO(0x42000)
2734 #define   ILK_FBCQ_DIS          (1<<22)
2735 #define   ILK_PABSTRETCH_DIS    (1<<21)
2736
2737
2738 /*
2739  * Framebuffer compression for Sandybridge
2740  *
2741  * The following two registers are of type GTTMMADR
2742  */
2743 #define SNB_DPFC_CTL_SA         _MMIO(0x100100)
2744 #define   SNB_CPU_FENCE_ENABLE  (1<<29)
2745 #define DPFC_CPU_FENCE_OFFSET   _MMIO(0x100104)
2746
2747 /* Framebuffer compression for Ivybridge */
2748 #define IVB_FBC_RT_BASE                 _MMIO(0x7020)
2749
2750 #define IPS_CTL         _MMIO(0x43408)
2751 #define   IPS_ENABLE    (1 << 31)
2752
2753 #define MSG_FBC_REND_STATE      _MMIO(0x50380)
2754 #define   FBC_REND_NUKE         (1<<2)
2755 #define   FBC_REND_CACHE_CLEAN  (1<<1)
2756
2757 /*
2758  * GPIO regs
2759  */
2760 #define GPIOA                   _MMIO(0x5010)
2761 #define GPIOB                   _MMIO(0x5014)
2762 #define GPIOC                   _MMIO(0x5018)
2763 #define GPIOD                   _MMIO(0x501c)
2764 #define GPIOE                   _MMIO(0x5020)
2765 #define GPIOF                   _MMIO(0x5024)
2766 #define GPIOG                   _MMIO(0x5028)
2767 #define GPIOH                   _MMIO(0x502c)
2768 # define GPIO_CLOCK_DIR_MASK            (1 << 0)
2769 # define GPIO_CLOCK_DIR_IN              (0 << 1)
2770 # define GPIO_CLOCK_DIR_OUT             (1 << 1)
2771 # define GPIO_CLOCK_VAL_MASK            (1 << 2)
2772 # define GPIO_CLOCK_VAL_OUT             (1 << 3)
2773 # define GPIO_CLOCK_VAL_IN              (1 << 4)
2774 # define GPIO_CLOCK_PULLUP_DISABLE      (1 << 5)
2775 # define GPIO_DATA_DIR_MASK             (1 << 8)
2776 # define GPIO_DATA_DIR_IN               (0 << 9)
2777 # define GPIO_DATA_DIR_OUT              (1 << 9)
2778 # define GPIO_DATA_VAL_MASK             (1 << 10)
2779 # define GPIO_DATA_VAL_OUT              (1 << 11)
2780 # define GPIO_DATA_VAL_IN               (1 << 12)
2781 # define GPIO_DATA_PULLUP_DISABLE       (1 << 13)
2782
2783 #define GMBUS0                  _MMIO(dev_priv->gpio_mmio_base + 0x5100) /* clock/port select */
2784 #define   GMBUS_RATE_100KHZ     (0<<8)
2785 #define   GMBUS_RATE_50KHZ      (1<<8)
2786 #define   GMBUS_RATE_400KHZ     (2<<8) /* reserved on Pineview */
2787 #define   GMBUS_RATE_1MHZ       (3<<8) /* reserved on Pineview */
2788 #define   GMBUS_HOLD_EXT        (1<<7) /* 300ns hold time, rsvd on Pineview */
2789 #define   GMBUS_PIN_DISABLED    0
2790 #define   GMBUS_PIN_SSC         1
2791 #define   GMBUS_PIN_VGADDC      2
2792 #define   GMBUS_PIN_PANEL       3
2793 #define   GMBUS_PIN_DPD_CHV     3 /* HDMID_CHV */
2794 #define   GMBUS_PIN_DPC         4 /* HDMIC */
2795 #define   GMBUS_PIN_DPB         5 /* SDVO, HDMIB */
2796 #define   GMBUS_PIN_DPD         6 /* HDMID */
2797 #define   GMBUS_PIN_RESERVED    7 /* 7 reserved */
2798 #define   GMBUS_PIN_1_BXT       1 /* BXT+ (atom) and CNP+ (big core) */
2799 #define   GMBUS_PIN_2_BXT       2
2800 #define   GMBUS_PIN_3_BXT       3
2801 #define   GMBUS_PIN_4_CNP       4
2802 #define   GMBUS_NUM_PINS        7 /* including 0 */
2803 #define GMBUS1                  _MMIO(dev_priv->gpio_mmio_base + 0x5104) /* command/status */
2804 #define   GMBUS_SW_CLR_INT      (1<<31)
2805 #define   GMBUS_SW_RDY          (1<<30)
2806 #define   GMBUS_ENT             (1<<29) /* enable timeout */
2807 #define   GMBUS_CYCLE_NONE      (0<<25)
2808 #define   GMBUS_CYCLE_WAIT      (1<<25)
2809 #define   GMBUS_CYCLE_INDEX     (2<<25)
2810 #define   GMBUS_CYCLE_STOP      (4<<25)
2811 #define   GMBUS_BYTE_COUNT_SHIFT 16
2812 #define   GMBUS_BYTE_COUNT_MAX   256U
2813 #define   GMBUS_SLAVE_INDEX_SHIFT 8
2814 #define   GMBUS_SLAVE_ADDR_SHIFT 1
2815 #define   GMBUS_SLAVE_READ      (1<<0)
2816 #define   GMBUS_SLAVE_WRITE     (0<<0)
2817 #define GMBUS2                  _MMIO(dev_priv->gpio_mmio_base + 0x5108) /* status */
2818 #define   GMBUS_INUSE           (1<<15)
2819 #define   GMBUS_HW_WAIT_PHASE   (1<<14)
2820 #define   GMBUS_STALL_TIMEOUT   (1<<13)
2821 #define   GMBUS_INT             (1<<12)
2822 #define   GMBUS_HW_RDY          (1<<11)
2823 #define   GMBUS_SATOER          (1<<10)
2824 #define   GMBUS_ACTIVE          (1<<9)
2825 #define GMBUS3                  _MMIO(dev_priv->gpio_mmio_base + 0x510c) /* data buffer bytes 3-0 */
2826 #define GMBUS4                  _MMIO(dev_priv->gpio_mmio_base + 0x5110) /* interrupt mask (Pineview+) */
2827 #define   GMBUS_SLAVE_TIMEOUT_EN (1<<4)
2828 #define   GMBUS_NAK_EN          (1<<3)
2829 #define   GMBUS_IDLE_EN         (1<<2)
2830 #define   GMBUS_HW_WAIT_EN      (1<<1)
2831 #define   GMBUS_HW_RDY_EN       (1<<0)
2832 #define GMBUS5                  _MMIO(dev_priv->gpio_mmio_base + 0x5120) /* byte index */
2833 #define   GMBUS_2BYTE_INDEX_EN  (1<<31)
2834
2835 /*
2836  * Clock control & power management
2837  */
2838 #define _DPLL_A (dev_priv->info.display_mmio_offset + 0x6014)
2839 #define _DPLL_B (dev_priv->info.display_mmio_offset + 0x6018)
2840 #define _CHV_DPLL_C (dev_priv->info.display_mmio_offset + 0x6030)
2841 #define DPLL(pipe) _MMIO_PIPE3((pipe), _DPLL_A, _DPLL_B, _CHV_DPLL_C)
2842
2843 #define VGA0    _MMIO(0x6000)
2844 #define VGA1    _MMIO(0x6004)
2845 #define VGA_PD  _MMIO(0x6010)
2846 #define   VGA0_PD_P2_DIV_4      (1 << 7)
2847 #define   VGA0_PD_P1_DIV_2      (1 << 5)
2848 #define   VGA0_PD_P1_SHIFT      0
2849 #define   VGA0_PD_P1_MASK       (0x1f << 0)
2850 #define   VGA1_PD_P2_DIV_4      (1 << 15)
2851 #define   VGA1_PD_P1_DIV_2      (1 << 13)
2852 #define   VGA1_PD_P1_SHIFT      8
2853 #define   VGA1_PD_P1_MASK       (0x1f << 8)
2854 #define   DPLL_VCO_ENABLE               (1 << 31)
2855 #define   DPLL_SDVO_HIGH_SPEED          (1 << 30)
2856 #define   DPLL_DVO_2X_MODE              (1 << 30)
2857 #define   DPLL_EXT_BUFFER_ENABLE_VLV    (1 << 30)
2858 #define   DPLL_SYNCLOCK_ENABLE          (1 << 29)
2859 #define   DPLL_REF_CLK_ENABLE_VLV       (1 << 29)
2860 #define   DPLL_VGA_MODE_DIS             (1 << 28)
2861 #define   DPLLB_MODE_DAC_SERIAL         (1 << 26) /* i915 */
2862 #define   DPLLB_MODE_LVDS               (2 << 26) /* i915 */
2863 #define   DPLL_MODE_MASK                (3 << 26)
2864 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_10 (0 << 24) /* i915 */
2865 #define   DPLL_DAC_SERIAL_P2_CLOCK_DIV_5 (1 << 24) /* i915 */
2866 #define   DPLLB_LVDS_P2_CLOCK_DIV_14    (0 << 24) /* i915 */
2867 #define   DPLLB_LVDS_P2_CLOCK_DIV_7     (1 << 24) /* i915 */
2868 #define   DPLL_P2_CLOCK_DIV_MASK        0x03000000 /* i915 */
2869 #define   DPLL_FPA01_P1_POST_DIV_MASK   0x00ff0000 /* i915 */
2870 #define   DPLL_FPA01_P1_POST_DIV_MASK_PINEVIEW  0x00ff8000 /* Pineview */
2871 #define   DPLL_LOCK_VLV                 (1<<15)
2872 #define   DPLL_INTEGRATED_CRI_CLK_VLV   (1<<14)
2873 #define   DPLL_INTEGRATED_REF_CLK_VLV   (1<<13)
2874 #define   DPLL_SSC_REF_CLK_CHV          (1<<13)
2875 #define   DPLL_PORTC_READY_MASK         (0xf << 4)
2876 #define   DPLL_PORTB_READY_MASK         (0xf)
2877
2878 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830      0x001f0000
2879
2880 /* Additional CHV pll/phy registers */
2881 #define DPIO_PHY_STATUS                 _MMIO(VLV_DISPLAY_BASE + 0x6240)
2882 #define   DPLL_PORTD_READY_MASK         (0xf)
2883 #define DISPLAY_PHY_CONTROL _MMIO(VLV_DISPLAY_BASE + 0x60100)
2884 #define   PHY_CH_POWER_DOWN_OVRD_EN(phy, ch)    (1 << (2*(phy)+(ch)+27))
2885 #define   PHY_LDO_DELAY_0NS                     0x0
2886 #define   PHY_LDO_DELAY_200NS                   0x1
2887 #define   PHY_LDO_DELAY_600NS                   0x2
2888 #define   PHY_LDO_SEQ_DELAY(delay, phy)         ((delay) << (2*(phy)+23))
2889 #define   PHY_CH_POWER_DOWN_OVRD(mask, phy, ch) ((mask) << (8*(phy)+4*(ch)+11))
2890 #define   PHY_CH_SU_PSR                         0x1
2891 #define   PHY_CH_DEEP_PSR                       0x7
2892 #define   PHY_CH_POWER_MODE(mode, phy, ch)      ((mode) << (6*(phy)+3*(ch)+2))
2893 #define   PHY_COM_LANE_RESET_DEASSERT(phy)      (1 << (phy))
2894 #define DISPLAY_PHY_STATUS _MMIO(VLV_DISPLAY_BASE + 0x60104)
2895 #define   PHY_POWERGOOD(phy)    (((phy) == DPIO_PHY0) ? (1<<31) : (1<<30))
2896 #define   PHY_STATUS_CMN_LDO(phy, ch)                   (1 << (6-(6*(phy)+3*(ch))))
2897 #define   PHY_STATUS_SPLINE_LDO(phy, ch, spline)        (1 << (8-(6*(phy)+3*(ch)+(spline))))
2898
2899 /*
2900  * The i830 generation, in LVDS mode, defines P1 as the bit number set within
2901  * this field (only one bit may be set).
2902  */
2903 #define   DPLL_FPA01_P1_POST_DIV_MASK_I830_LVDS 0x003f0000
2904 #define   DPLL_FPA01_P1_POST_DIV_SHIFT  16
2905 #define   DPLL_FPA01_P1_POST_DIV_SHIFT_PINEVIEW 15
2906 /* i830, required in DVO non-gang */
2907 #define   PLL_P2_DIVIDE_BY_4            (1 << 23)
2908 #define   PLL_P1_DIVIDE_BY_TWO          (1 << 21) /* i830 */
2909 #define   PLL_REF_INPUT_DREFCLK         (0 << 13)
2910 #define   PLL_REF_INPUT_TVCLKINA        (1 << 13) /* i830 */
2911 #define   PLL_REF_INPUT_TVCLKINBC       (2 << 13) /* SDVO TVCLKIN */
2912 #define   PLLB_REF_INPUT_SPREADSPECTRUMIN (3 << 13)
2913 #define   PLL_REF_INPUT_MASK            (3 << 13)
2914 #define   PLL_LOAD_PULSE_PHASE_SHIFT            9
2915 /* Ironlake */
2916 # define PLL_REF_SDVO_HDMI_MULTIPLIER_SHIFT     9
2917 # define PLL_REF_SDVO_HDMI_MULTIPLIER_MASK      (7 << 9)
2918 # define PLL_REF_SDVO_HDMI_MULTIPLIER(x)        (((x)-1) << 9)
2919 # define DPLL_FPA1_P1_POST_DIV_SHIFT            0
2920 # define DPLL_FPA1_P1_POST_DIV_MASK             0xff
2921
2922 /*
2923  * Parallel to Serial Load Pulse phase selection.
2924  * Selects the phase for the 10X DPLL clock for the PCIe
2925  * digital display port. The range is 4 to 13; 10 or more
2926  * is just a flip delay. The default is 6
2927  */
2928 #define   PLL_LOAD_PULSE_PHASE_MASK             (0xf << PLL_LOAD_PULSE_PHASE_SHIFT)
2929 #define   DISPLAY_RATE_SELECT_FPA1              (1 << 8)
2930 /*
2931  * SDVO multiplier for 945G/GM. Not used on 965.
2932  */
2933 #define   SDVO_MULTIPLIER_MASK                  0x000000ff
2934 #define   SDVO_MULTIPLIER_SHIFT_HIRES           4
2935 #define   SDVO_MULTIPLIER_SHIFT_VGA             0
2936
2937 #define _DPLL_A_MD (dev_priv->info.display_mmio_offset + 0x601c)
2938 #define _DPLL_B_MD (dev_priv->info.display_mmio_offset + 0x6020)
2939 #define _CHV_DPLL_C_MD (dev_priv->info.display_mmio_offset + 0x603c)
2940 #define DPLL_MD(pipe) _MMIO_PIPE3((pipe), _DPLL_A_MD, _DPLL_B_MD, _CHV_DPLL_C_MD)
2941
2942 /*
2943  * UDI pixel divider, controlling how many pixels are stuffed into a packet.
2944  *
2945  * Value is pixels minus 1.  Must be set to 1 pixel for SDVO.
2946  */
2947 #define   DPLL_MD_UDI_DIVIDER_MASK              0x3f000000
2948 #define   DPLL_MD_UDI_DIVIDER_SHIFT             24
2949 /* UDI pixel divider for VGA, same as DPLL_MD_UDI_DIVIDER_MASK. */
2950 #define   DPLL_MD_VGA_UDI_DIVIDER_MASK          0x003f0000
2951 #define   DPLL_MD_VGA_UDI_DIVIDER_SHIFT         16
2952 /*
2953  * SDVO/UDI pixel multiplier.
2954  *
2955  * SDVO requires that the bus clock rate be between 1 and 2 Ghz, and the bus
2956  * clock rate is 10 times the DPLL clock.  At low resolution/refresh rate
2957  * modes, the bus rate would be below the limits, so SDVO allows for stuffing
2958  * dummy bytes in the datastream at an increased clock rate, with both sides of
2959  * the link knowing how many bytes are fill.
2960  *
2961  * So, for a mode with a dotclock of 65Mhz, we would want to double the clock
2962  * rate to 130Mhz to get a bus rate of 1.30Ghz.  The DPLL clock rate would be
2963  * set to 130Mhz, and the SDVO multiplier set to 2x in this register and
2964  * through an SDVO command.
2965  *
2966  * This register field has values of multiplication factor minus 1, with
2967  * a maximum multiplier of 5 for SDVO.
2968  */
2969 #define   DPLL_MD_UDI_MULTIPLIER_MASK           0x00003f00
2970 #define   DPLL_MD_UDI_MULTIPLIER_SHIFT          8
2971 /*
2972  * SDVO/UDI pixel multiplier for VGA, same as DPLL_MD_UDI_MULTIPLIER_MASK.
2973  * This best be set to the default value (3) or the CRT won't work. No,
2974  * I don't entirely understand what this does...
2975  */
2976 #define   DPLL_MD_VGA_UDI_MULTIPLIER_MASK       0x0000003f
2977 #define   DPLL_MD_VGA_UDI_MULTIPLIER_SHIFT      0
2978
2979 #define RAWCLK_FREQ_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6024)
2980
2981 #define _FPA0   0x6040
2982 #define _FPA1   0x6044
2983 #define _FPB0   0x6048
2984 #define _FPB1   0x604c
2985 #define FP0(pipe) _MMIO_PIPE(pipe, _FPA0, _FPB0)
2986 #define FP1(pipe) _MMIO_PIPE(pipe, _FPA1, _FPB1)
2987 #define   FP_N_DIV_MASK         0x003f0000
2988 #define   FP_N_PINEVIEW_DIV_MASK        0x00ff0000
2989 #define   FP_N_DIV_SHIFT                16
2990 #define   FP_M1_DIV_MASK        0x00003f00
2991 #define   FP_M1_DIV_SHIFT                8
2992 #define   FP_M2_DIV_MASK        0x0000003f
2993 #define   FP_M2_PINEVIEW_DIV_MASK       0x000000ff
2994 #define   FP_M2_DIV_SHIFT                0
2995 #define DPLL_TEST       _MMIO(0x606c)
2996 #define   DPLLB_TEST_SDVO_DIV_1         (0 << 22)
2997 #define   DPLLB_TEST_SDVO_DIV_2         (1 << 22)
2998 #define   DPLLB_TEST_SDVO_DIV_4         (2 << 22)
2999 #define   DPLLB_TEST_SDVO_DIV_MASK      (3 << 22)
3000 #define   DPLLB_TEST_N_BYPASS           (1 << 19)
3001 #define   DPLLB_TEST_M_BYPASS           (1 << 18)
3002 #define   DPLLB_INPUT_BUFFER_ENABLE     (1 << 16)
3003 #define   DPLLA_TEST_N_BYPASS           (1 << 3)
3004 #define   DPLLA_TEST_M_BYPASS           (1 << 2)
3005 #define   DPLLA_INPUT_BUFFER_ENABLE     (1 << 0)
3006 #define D_STATE         _MMIO(0x6104)
3007 #define  DSTATE_GFX_RESET_I830                  (1<<6)
3008 #define  DSTATE_PLL_D3_OFF                      (1<<3)
3009 #define  DSTATE_GFX_CLOCK_GATING                (1<<1)
3010 #define  DSTATE_DOT_CLOCK_GATING                (1<<0)
3011 #define DSPCLK_GATE_D   _MMIO(dev_priv->info.display_mmio_offset + 0x6200)
3012 # define DPUNIT_B_CLOCK_GATE_DISABLE            (1 << 30) /* 965 */
3013 # define VSUNIT_CLOCK_GATE_DISABLE              (1 << 29) /* 965 */
3014 # define VRHUNIT_CLOCK_GATE_DISABLE             (1 << 28) /* 965 */
3015 # define VRDUNIT_CLOCK_GATE_DISABLE             (1 << 27) /* 965 */
3016 # define AUDUNIT_CLOCK_GATE_DISABLE             (1 << 26) /* 965 */
3017 # define DPUNIT_A_CLOCK_GATE_DISABLE            (1 << 25) /* 965 */
3018 # define DPCUNIT_CLOCK_GATE_DISABLE             (1 << 24) /* 965 */
3019 # define TVRUNIT_CLOCK_GATE_DISABLE             (1 << 23) /* 915-945 */
3020 # define TVCUNIT_CLOCK_GATE_DISABLE             (1 << 22) /* 915-945 */
3021 # define TVFUNIT_CLOCK_GATE_DISABLE             (1 << 21) /* 915-945 */
3022 # define TVEUNIT_CLOCK_GATE_DISABLE             (1 << 20) /* 915-945 */
3023 # define DVSUNIT_CLOCK_GATE_DISABLE             (1 << 19) /* 915-945 */
3024 # define DSSUNIT_CLOCK_GATE_DISABLE             (1 << 18) /* 915-945 */
3025 # define DDBUNIT_CLOCK_GATE_DISABLE             (1 << 17) /* 915-945 */
3026 # define DPRUNIT_CLOCK_GATE_DISABLE             (1 << 16) /* 915-945 */
3027 # define DPFUNIT_CLOCK_GATE_DISABLE             (1 << 15) /* 915-945 */
3028 # define DPBMUNIT_CLOCK_GATE_DISABLE            (1 << 14) /* 915-945 */
3029 # define DPLSUNIT_CLOCK_GATE_DISABLE            (1 << 13) /* 915-945 */
3030 # define DPLUNIT_CLOCK_GATE_DISABLE             (1 << 12) /* 915-945 */
3031 # define DPOUNIT_CLOCK_GATE_DISABLE             (1 << 11)
3032 # define DPBUNIT_CLOCK_GATE_DISABLE             (1 << 10)
3033 # define DCUNIT_CLOCK_GATE_DISABLE              (1 << 9)
3034 # define DPUNIT_CLOCK_GATE_DISABLE              (1 << 8)
3035 # define VRUNIT_CLOCK_GATE_DISABLE              (1 << 7) /* 915+: reserved */
3036 # define OVHUNIT_CLOCK_GATE_DISABLE             (1 << 6) /* 830-865 */
3037 # define DPIOUNIT_CLOCK_GATE_DISABLE            (1 << 6) /* 915-945 */
3038 # define OVFUNIT_CLOCK_GATE_DISABLE             (1 << 5)
3039 # define OVBUNIT_CLOCK_GATE_DISABLE             (1 << 4)
3040 /*
3041  * This bit must be set on the 830 to prevent hangs when turning off the
3042  * overlay scaler.
3043  */
3044 # define OVRUNIT_CLOCK_GATE_DISABLE             (1 << 3)
3045 # define OVCUNIT_CLOCK_GATE_DISABLE             (1 << 2)
3046 # define OVUUNIT_CLOCK_GATE_DISABLE             (1 << 1)
3047 # define ZVUNIT_CLOCK_GATE_DISABLE              (1 << 0) /* 830 */
3048 # define OVLUNIT_CLOCK_GATE_DISABLE             (1 << 0) /* 845,865 */
3049
3050 #define RENCLK_GATE_D1          _MMIO(0x6204)
3051 # define BLITTER_CLOCK_GATE_DISABLE             (1 << 13) /* 945GM only */
3052 # define MPEG_CLOCK_GATE_DISABLE                (1 << 12) /* 945GM only */
3053 # define PC_FE_CLOCK_GATE_DISABLE               (1 << 11)
3054 # define PC_BE_CLOCK_GATE_DISABLE               (1 << 10)
3055 # define WINDOWER_CLOCK_GATE_DISABLE            (1 << 9)
3056 # define INTERPOLATOR_CLOCK_GATE_DISABLE        (1 << 8)
3057 # define COLOR_CALCULATOR_CLOCK_GATE_DISABLE    (1 << 7)
3058 # define MOTION_COMP_CLOCK_GATE_DISABLE         (1 << 6)
3059 # define MAG_CLOCK_GATE_DISABLE                 (1 << 5)
3060 /* This bit must be unset on 855,865 */
3061 # define MECI_CLOCK_GATE_DISABLE                (1 << 4)
3062 # define DCMP_CLOCK_GATE_DISABLE                (1 << 3)
3063 # define MEC_CLOCK_GATE_DISABLE                 (1 << 2)
3064 # define MECO_CLOCK_GATE_DISABLE                (1 << 1)
3065 /* This bit must be set on 855,865. */
3066 # define SV_CLOCK_GATE_DISABLE                  (1 << 0)
3067 # define I915_MPEG_CLOCK_GATE_DISABLE           (1 << 16)
3068 # define I915_VLD_IP_PR_CLOCK_GATE_DISABLE      (1 << 15)
3069 # define I915_MOTION_COMP_CLOCK_GATE_DISABLE    (1 << 14)
3070 # define I915_BD_BF_CLOCK_GATE_DISABLE          (1 << 13)
3071 # define I915_SF_SE_CLOCK_GATE_DISABLE          (1 << 12)
3072 # define I915_WM_CLOCK_GATE_DISABLE             (1 << 11)
3073 # define I915_IZ_CLOCK_GATE_DISABLE             (1 << 10)
3074 # define I915_PI_CLOCK_GATE_DISABLE             (1 << 9)
3075 # define I915_DI_CLOCK_GATE_DISABLE             (1 << 8)
3076 # define I915_SH_SV_CLOCK_GATE_DISABLE          (1 << 7)
3077 # define I915_PL_DG_QC_FT_CLOCK_GATE_DISABLE    (1 << 6)
3078 # define I915_SC_CLOCK_GATE_DISABLE             (1 << 5)
3079 # define I915_FL_CLOCK_GATE_DISABLE             (1 << 4)
3080 # define I915_DM_CLOCK_GATE_DISABLE             (1 << 3)
3081 # define I915_PS_CLOCK_GATE_DISABLE             (1 << 2)
3082 # define I915_CC_CLOCK_GATE_DISABLE             (1 << 1)
3083 # define I915_BY_CLOCK_GATE_DISABLE             (1 << 0)
3084
3085 # define I965_RCZ_CLOCK_GATE_DISABLE            (1 << 30)
3086 /* This bit must always be set on 965G/965GM */
3087 # define I965_RCC_CLOCK_GATE_DISABLE            (1 << 29)
3088 # define I965_RCPB_CLOCK_GATE_DISABLE           (1 << 28)
3089 # define I965_DAP_CLOCK_GATE_DISABLE            (1 << 27)
3090 # define I965_ROC_CLOCK_GATE_DISABLE            (1 << 26)
3091 # define I965_GW_CLOCK_GATE_DISABLE             (1 << 25)
3092 # define I965_TD_CLOCK_GATE_DISABLE             (1 << 24)
3093 /* This bit must always be set on 965G */
3094 # define I965_ISC_CLOCK_GATE_DISABLE            (1 << 23)
3095 # define I965_IC_CLOCK_GATE_DISABLE             (1 << 22)
3096 # define I965_EU_CLOCK_GATE_DISABLE             (1 << 21)
3097 # define I965_IF_CLOCK_GATE_DISABLE             (1 << 20)
3098 # define I965_TC_CLOCK_GATE_DISABLE             (1 << 19)
3099 # define I965_SO_CLOCK_GATE_DISABLE             (1 << 17)
3100 # define I965_FBC_CLOCK_GATE_DISABLE            (1 << 16)
3101 # define I965_MARI_CLOCK_GATE_DISABLE           (1 << 15)
3102 # define I965_MASF_CLOCK_GATE_DISABLE           (1 << 14)
3103 # define I965_MAWB_CLOCK_GATE_DISABLE           (1 << 13)
3104 # define I965_EM_CLOCK_GATE_DISABLE             (1 << 12)
3105 # define I965_UC_CLOCK_GATE_DISABLE             (1 << 11)
3106 # define I965_SI_CLOCK_GATE_DISABLE             (1 << 6)
3107 # define I965_MT_CLOCK_GATE_DISABLE             (1 << 5)
3108 # define I965_PL_CLOCK_GATE_DISABLE             (1 << 4)
3109 # define I965_DG_CLOCK_GATE_DISABLE             (1 << 3)
3110 # define I965_QC_CLOCK_GATE_DISABLE             (1 << 2)
3111 # define I965_FT_CLOCK_GATE_DISABLE             (1 << 1)
3112 # define I965_DM_CLOCK_GATE_DISABLE             (1 << 0)
3113
3114 #define RENCLK_GATE_D2          _MMIO(0x6208)
3115 #define VF_UNIT_CLOCK_GATE_DISABLE              (1 << 9)
3116 #define GS_UNIT_CLOCK_GATE_DISABLE              (1 << 7)
3117 #define CL_UNIT_CLOCK_GATE_DISABLE              (1 << 6)
3118
3119 #define VDECCLK_GATE_D          _MMIO(0x620C)           /* g4x only */
3120 #define  VCP_UNIT_CLOCK_GATE_DISABLE            (1 << 4)
3121
3122 #define RAMCLK_GATE_D           _MMIO(0x6210)           /* CRL only */
3123 #define DEUC                    _MMIO(0x6214)          /* CRL only */
3124
3125 #define FW_BLC_SELF_VLV         _MMIO(VLV_DISPLAY_BASE + 0x6500)
3126 #define  FW_CSPWRDWNEN          (1<<15)
3127
3128 #define MI_ARB_VLV              _MMIO(VLV_DISPLAY_BASE + 0x6504)
3129
3130 #define CZCLK_CDCLK_FREQ_RATIO  _MMIO(VLV_DISPLAY_BASE + 0x6508)
3131 #define   CDCLK_FREQ_SHIFT      4
3132 #define   CDCLK_FREQ_MASK       (0x1f << CDCLK_FREQ_SHIFT)
3133 #define   CZCLK_FREQ_MASK       0xf
3134
3135 #define GCI_CONTROL             _MMIO(VLV_DISPLAY_BASE + 0x650C)
3136 #define   PFI_CREDIT_63         (9 << 28)               /* chv only */
3137 #define   PFI_CREDIT_31         (8 << 28)               /* chv only */
3138 #define   PFI_CREDIT(x)         (((x) - 8) << 28)       /* 8-15 */
3139 #define   PFI_CREDIT_RESEND     (1 << 27)
3140 #define   VGA_FAST_MODE_DISABLE (1 << 14)
3141
3142 #define GMBUSFREQ_VLV           _MMIO(VLV_DISPLAY_BASE + 0x6510)
3143
3144 /*
3145  * Palette regs
3146  */
3147 #define PALETTE_A_OFFSET 0xa000
3148 #define PALETTE_B_OFFSET 0xa800
3149 #define CHV_PALETTE_C_OFFSET 0xc000
3150 #define PALETTE(pipe, i) _MMIO(dev_priv->info.palette_offsets[pipe] +   \
3151                               dev_priv->info.display_mmio_offset + (i) * 4)
3152
3153 /* MCH MMIO space */
3154
3155 /*
3156  * MCHBAR mirror.
3157  *
3158  * This mirrors the MCHBAR MMIO space whose location is determined by
3159  * device 0 function 0's pci config register 0x44 or 0x48 and matches it in
3160  * every way.  It is not accessible from the CP register read instructions.
3161  *
3162  * Starting from Haswell, you can't write registers using the MCHBAR mirror,
3163  * just read.
3164  */
3165 #define MCHBAR_MIRROR_BASE      0x10000
3166
3167 #define MCHBAR_MIRROR_BASE_SNB  0x140000
3168
3169 #define CTG_STOLEN_RESERVED             _MMIO(MCHBAR_MIRROR_BASE + 0x34)
3170 #define ELK_STOLEN_RESERVED             _MMIO(MCHBAR_MIRROR_BASE + 0x48)
3171 #define G4X_STOLEN_RESERVED_ADDR1_MASK  (0xFFFF << 16)
3172 #define G4X_STOLEN_RESERVED_ADDR2_MASK  (0xFFF << 4)
3173
3174 /* Memory controller frequency in MCHBAR for Haswell (possible SNB+) */
3175 #define DCLK _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5e04)
3176
3177 /* 915-945 and GM965 MCH register controlling DRAM channel access */
3178 #define DCC                     _MMIO(MCHBAR_MIRROR_BASE + 0x200)
3179 #define DCC_ADDRESSING_MODE_SINGLE_CHANNEL              (0 << 0)
3180 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_ASYMMETRIC     (1 << 0)
3181 #define DCC_ADDRESSING_MODE_DUAL_CHANNEL_INTERLEAVED    (2 << 0)
3182 #define DCC_ADDRESSING_MODE_MASK                        (3 << 0)
3183 #define DCC_CHANNEL_XOR_DISABLE                         (1 << 10)
3184 #define DCC_CHANNEL_XOR_BIT_17                          (1 << 9)
3185 #define DCC2                    _MMIO(MCHBAR_MIRROR_BASE + 0x204)
3186 #define DCC2_MODIFIED_ENHANCED_DISABLE                  (1 << 20)
3187
3188 /* Pineview MCH register contains DDR3 setting */
3189 #define CSHRDDR3CTL            _MMIO(MCHBAR_MIRROR_BASE + 0x1a8)
3190 #define CSHRDDR3CTL_DDR3       (1 << 2)
3191
3192 /* 965 MCH register controlling DRAM channel configuration */
3193 #define C0DRB3                  _MMIO(MCHBAR_MIRROR_BASE + 0x206)
3194 #define C1DRB3                  _MMIO(MCHBAR_MIRROR_BASE + 0x606)
3195
3196 /* snb MCH registers for reading the DRAM channel configuration */
3197 #define MAD_DIMM_C0                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5004)
3198 #define MAD_DIMM_C1                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5008)
3199 #define MAD_DIMM_C2                     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x500C)
3200 #define   MAD_DIMM_ECC_MASK             (0x3 << 24)
3201 #define   MAD_DIMM_ECC_OFF              (0x0 << 24)
3202 #define   MAD_DIMM_ECC_IO_ON_LOGIC_OFF  (0x1 << 24)
3203 #define   MAD_DIMM_ECC_IO_OFF_LOGIC_ON  (0x2 << 24)
3204 #define   MAD_DIMM_ECC_ON               (0x3 << 24)
3205 #define   MAD_DIMM_ENH_INTERLEAVE       (0x1 << 22)
3206 #define   MAD_DIMM_RANK_INTERLEAVE      (0x1 << 21)
3207 #define   MAD_DIMM_B_WIDTH_X16          (0x1 << 20) /* X8 chips if unset */
3208 #define   MAD_DIMM_A_WIDTH_X16          (0x1 << 19) /* X8 chips if unset */
3209 #define   MAD_DIMM_B_DUAL_RANK          (0x1 << 18)
3210 #define   MAD_DIMM_A_DUAL_RANK          (0x1 << 17)
3211 #define   MAD_DIMM_A_SELECT             (0x1 << 16)
3212 /* DIMM sizes are in multiples of 256mb. */
3213 #define   MAD_DIMM_B_SIZE_SHIFT         8
3214 #define   MAD_DIMM_B_SIZE_MASK          (0xff << MAD_DIMM_B_SIZE_SHIFT)
3215 #define   MAD_DIMM_A_SIZE_SHIFT         0
3216 #define   MAD_DIMM_A_SIZE_MASK          (0xff << MAD_DIMM_A_SIZE_SHIFT)
3217
3218 /* snb MCH registers for priority tuning */
3219 #define MCH_SSKPD                       _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5d10)
3220 #define   MCH_SSKPD_WM0_MASK            0x3f
3221 #define   MCH_SSKPD_WM0_VAL             0xc
3222
3223 #define MCH_SECP_NRG_STTS               _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x592c)
3224
3225 /* Clocking configuration register */
3226 #define CLKCFG                  _MMIO(MCHBAR_MIRROR_BASE + 0xc00)
3227 #define CLKCFG_FSB_400                                  (5 << 0)        /* hrawclk 100 */
3228 #define CLKCFG_FSB_533                                  (1 << 0)        /* hrawclk 133 */
3229 #define CLKCFG_FSB_667                                  (3 << 0)        /* hrawclk 166 */
3230 #define CLKCFG_FSB_800                                  (2 << 0)        /* hrawclk 200 */
3231 #define CLKCFG_FSB_1067                                 (6 << 0)        /* hrawclk 266 */
3232 #define CLKCFG_FSB_1067_ALT                             (0 << 0)        /* hrawclk 266 */
3233 #define CLKCFG_FSB_1333                                 (7 << 0)        /* hrawclk 333 */
3234 /*
3235  * Note that on at least on ELK the below value is reported for both
3236  * 333 and 400 MHz BIOS FSB setting, but given that the gmch datasheet
3237  * lists only 200/266/333 MHz FSB as supported let's decode it as 333 MHz.
3238  */
3239 #define CLKCFG_FSB_1333_ALT                             (4 << 0)        /* hrawclk 333 */
3240 #define CLKCFG_FSB_MASK                                 (7 << 0)
3241 #define CLKCFG_MEM_533                                  (1 << 4)
3242 #define CLKCFG_MEM_667                                  (2 << 4)
3243 #define CLKCFG_MEM_800                                  (3 << 4)
3244 #define CLKCFG_MEM_MASK                                 (7 << 4)
3245
3246 #define HPLLVCO                 _MMIO(MCHBAR_MIRROR_BASE + 0xc38)
3247 #define HPLLVCO_MOBILE          _MMIO(MCHBAR_MIRROR_BASE + 0xc0f)
3248
3249 #define TSC1                    _MMIO(0x11001)
3250 #define   TSE                   (1<<0)
3251 #define TR1                     _MMIO(0x11006)
3252 #define TSFS                    _MMIO(0x11020)
3253 #define   TSFS_SLOPE_MASK       0x0000ff00
3254 #define   TSFS_SLOPE_SHIFT      8
3255 #define   TSFS_INTR_MASK        0x000000ff
3256
3257 #define CRSTANDVID              _MMIO(0x11100)
3258 #define PXVFREQ(fstart)         _MMIO(0x11110 + (fstart) * 4)  /* P[0-15]VIDFREQ (0x1114c) (Ironlake) */
3259 #define   PXVFREQ_PX_MASK       0x7f000000
3260 #define   PXVFREQ_PX_SHIFT      24
3261 #define VIDFREQ_BASE            _MMIO(0x11110)
3262 #define VIDFREQ1                _MMIO(0x11110) /* VIDFREQ1-4 (0x1111c) (Cantiga) */
3263 #define VIDFREQ2                _MMIO(0x11114)
3264 #define VIDFREQ3                _MMIO(0x11118)
3265 #define VIDFREQ4                _MMIO(0x1111c)
3266 #define   VIDFREQ_P0_MASK       0x1f000000
3267 #define   VIDFREQ_P0_SHIFT      24
3268 #define   VIDFREQ_P0_CSCLK_MASK 0x00f00000
3269 #define   VIDFREQ_P0_CSCLK_SHIFT 20
3270 #define   VIDFREQ_P0_CRCLK_MASK 0x000f0000
3271 #define   VIDFREQ_P0_CRCLK_SHIFT 16
3272 #define   VIDFREQ_P1_MASK       0x00001f00
3273 #define   VIDFREQ_P1_SHIFT      8
3274 #define   VIDFREQ_P1_CSCLK_MASK 0x000000f0
3275 #define   VIDFREQ_P1_CSCLK_SHIFT 4
3276 #define   VIDFREQ_P1_CRCLK_MASK 0x0000000f
3277 #define INTTOEXT_BASE_ILK       _MMIO(0x11300)
3278 #define INTTOEXT_BASE           _MMIO(0x11120) /* INTTOEXT1-8 (0x1113c) */
3279 #define   INTTOEXT_MAP3_SHIFT   24
3280 #define   INTTOEXT_MAP3_MASK    (0x1f << INTTOEXT_MAP3_SHIFT)
3281 #define   INTTOEXT_MAP2_SHIFT   16
3282 #define   INTTOEXT_MAP2_MASK    (0x1f << INTTOEXT_MAP2_SHIFT)
3283 #define   INTTOEXT_MAP1_SHIFT   8
3284 #define   INTTOEXT_MAP1_MASK    (0x1f << INTTOEXT_MAP1_SHIFT)
3285 #define   INTTOEXT_MAP0_SHIFT   0
3286 #define   INTTOEXT_MAP0_MASK    (0x1f << INTTOEXT_MAP0_SHIFT)
3287 #define MEMSWCTL                _MMIO(0x11170) /* Ironlake only */
3288 #define   MEMCTL_CMD_MASK       0xe000
3289 #define   MEMCTL_CMD_SHIFT      13
3290 #define   MEMCTL_CMD_RCLK_OFF   0
3291 #define   MEMCTL_CMD_RCLK_ON    1
3292 #define   MEMCTL_CMD_CHFREQ     2
3293 #define   MEMCTL_CMD_CHVID      3
3294 #define   MEMCTL_CMD_VMMOFF     4
3295 #define   MEMCTL_CMD_VMMON      5
3296 #define   MEMCTL_CMD_STS        (1<<12) /* write 1 triggers command, clears
3297                                            when command complete */
3298 #define   MEMCTL_FREQ_MASK      0x0f00 /* jitter, from 0-15 */
3299 #define   MEMCTL_FREQ_SHIFT     8
3300 #define   MEMCTL_SFCAVM         (1<<7)
3301 #define   MEMCTL_TGT_VID_MASK   0x007f
3302 #define MEMIHYST                _MMIO(0x1117c)
3303 #define MEMINTREN               _MMIO(0x11180) /* 16 bits */
3304 #define   MEMINT_RSEXIT_EN      (1<<8)
3305 #define   MEMINT_CX_SUPR_EN     (1<<7)
3306 #define   MEMINT_CONT_BUSY_EN   (1<<6)
3307 #define   MEMINT_AVG_BUSY_EN    (1<<5)
3308 #define   MEMINT_EVAL_CHG_EN    (1<<4)
3309 #define   MEMINT_MON_IDLE_EN    (1<<3)
3310 #define   MEMINT_UP_EVAL_EN     (1<<2)
3311 #define   MEMINT_DOWN_EVAL_EN   (1<<1)
3312 #define   MEMINT_SW_CMD_EN      (1<<0)
3313 #define MEMINTRSTR              _MMIO(0x11182) /* 16 bits */
3314 #define   MEM_RSEXIT_MASK       0xc000
3315 #define   MEM_RSEXIT_SHIFT      14
3316 #define   MEM_CONT_BUSY_MASK    0x3000
3317 #define   MEM_CONT_BUSY_SHIFT   12
3318 #define   MEM_AVG_BUSY_MASK     0x0c00
3319 #define   MEM_AVG_BUSY_SHIFT    10
3320 #define   MEM_EVAL_CHG_MASK     0x0300
3321 #define   MEM_EVAL_BUSY_SHIFT   8
3322 #define   MEM_MON_IDLE_MASK     0x00c0
3323 #define   MEM_MON_IDLE_SHIFT    6
3324 #define   MEM_UP_EVAL_MASK      0x0030
3325 #define   MEM_UP_EVAL_SHIFT     4
3326 #define   MEM_DOWN_EVAL_MASK    0x000c
3327 #define   MEM_DOWN_EVAL_SHIFT   2
3328 #define   MEM_SW_CMD_MASK       0x0003
3329 #define   MEM_INT_STEER_GFX     0
3330 #define   MEM_INT_STEER_CMR     1
3331 #define   MEM_INT_STEER_SMI     2
3332 #define   MEM_INT_STEER_SCI     3
3333 #define MEMINTRSTS              _MMIO(0x11184)
3334 #define   MEMINT_RSEXIT         (1<<7)
3335 #define   MEMINT_CONT_BUSY      (1<<6)
3336 #define   MEMINT_AVG_BUSY       (1<<5)
3337 #define   MEMINT_EVAL_CHG       (1<<4)
3338 #define   MEMINT_MON_IDLE       (1<<3)
3339 #define   MEMINT_UP_EVAL        (1<<2)
3340 #define   MEMINT_DOWN_EVAL      (1<<1)
3341 #define   MEMINT_SW_CMD         (1<<0)
3342 #define MEMMODECTL              _MMIO(0x11190)
3343 #define   MEMMODE_BOOST_EN      (1<<31)
3344 #define   MEMMODE_BOOST_FREQ_MASK 0x0f000000 /* jitter for boost, 0-15 */
3345 #define   MEMMODE_BOOST_FREQ_SHIFT 24
3346 #define   MEMMODE_IDLE_MODE_MASK 0x00030000
3347 #define   MEMMODE_IDLE_MODE_SHIFT 16
3348 #define   MEMMODE_IDLE_MODE_EVAL 0
3349 #define   MEMMODE_IDLE_MODE_CONT 1
3350 #define   MEMMODE_HWIDLE_EN     (1<<15)
3351 #define   MEMMODE_SWMODE_EN     (1<<14)
3352 #define   MEMMODE_RCLK_GATE     (1<<13)
3353 #define   MEMMODE_HW_UPDATE     (1<<12)
3354 #define   MEMMODE_FSTART_MASK   0x00000f00 /* starting jitter, 0-15 */
3355 #define   MEMMODE_FSTART_SHIFT  8
3356 #define   MEMMODE_FMAX_MASK     0x000000f0 /* max jitter, 0-15 */
3357 #define   MEMMODE_FMAX_SHIFT    4
3358 #define   MEMMODE_FMIN_MASK     0x0000000f /* min jitter, 0-15 */
3359 #define RCBMAXAVG               _MMIO(0x1119c)
3360 #define MEMSWCTL2               _MMIO(0x1119e) /* Cantiga only */
3361 #define   SWMEMCMD_RENDER_OFF   (0 << 13)
3362 #define   SWMEMCMD_RENDER_ON    (1 << 13)
3363 #define   SWMEMCMD_SWFREQ       (2 << 13)
3364 #define   SWMEMCMD_TARVID       (3 << 13)
3365 #define   SWMEMCMD_VRM_OFF      (4 << 13)
3366 #define   SWMEMCMD_VRM_ON       (5 << 13)
3367 #define   CMDSTS                (1<<12)
3368 #define   SFCAVM                (1<<11)
3369 #define   SWFREQ_MASK           0x0380 /* P0-7 */
3370 #define   SWFREQ_SHIFT          7
3371 #define   TARVID_MASK           0x001f
3372 #define MEMSTAT_CTG             _MMIO(0x111a0)
3373 #define RCBMINAVG               _MMIO(0x111a0)
3374 #define RCUPEI                  _MMIO(0x111b0)
3375 #define RCDNEI                  _MMIO(0x111b4)
3376 #define RSTDBYCTL               _MMIO(0x111b8)
3377 #define   RS1EN                 (1<<31)
3378 #define   RS2EN                 (1<<30)
3379 #define   RS3EN                 (1<<29)
3380 #define   D3RS3EN               (1<<28) /* Display D3 imlies RS3 */
3381 #define   SWPROMORSX            (1<<27) /* RSx promotion timers ignored */
3382 #define   RCWAKERW              (1<<26) /* Resetwarn from PCH causes wakeup */
3383 #define   DPRSLPVREN            (1<<25) /* Fast voltage ramp enable */
3384 #define   GFXTGHYST             (1<<24) /* Hysteresis to allow trunk gating */
3385 #define   RCX_SW_EXIT           (1<<23) /* Leave RSx and prevent re-entry */
3386 #define   RSX_STATUS_MASK       (7<<20)
3387 #define   RSX_STATUS_ON         (0<<20)
3388 #define   RSX_STATUS_RC1        (1<<20)
3389 #define   RSX_STATUS_RC1E       (2<<20)
3390 #define   RSX_STATUS_RS1        (3<<20)
3391 #define   RSX_STATUS_RS2        (4<<20) /* aka rc6 */
3392 #define   RSX_STATUS_RSVD       (5<<20) /* deep rc6 unsupported on ilk */
3393 #define   RSX_STATUS_RS3        (6<<20) /* rs3 unsupported on ilk */
3394 #define   RSX_STATUS_RSVD2      (7<<20)
3395 #define   UWRCRSXE              (1<<19) /* wake counter limit prevents rsx */
3396 #define   RSCRP                 (1<<18) /* rs requests control on rs1/2 reqs */
3397 #define   JRSC                  (1<<17) /* rsx coupled to cpu c-state */
3398 #define   RS2INC0               (1<<16) /* allow rs2 in cpu c0 */
3399 #define   RS1CONTSAV_MASK       (3<<14)
3400 #define   RS1CONTSAV_NO_RS1     (0<<14) /* rs1 doesn't save/restore context */
3401 #define   RS1CONTSAV_RSVD       (1<<14)
3402 #define   RS1CONTSAV_SAVE_RS1   (2<<14) /* rs1 saves context */
3403 #define   RS1CONTSAV_FULL_RS1   (3<<14) /* rs1 saves and restores context */
3404 #define   NORMSLEXLAT_MASK      (3<<12)
3405 #define   SLOW_RS123            (0<<12)
3406 #define   SLOW_RS23             (1<<12)
3407 #define   SLOW_RS3              (2<<12)
3408 #define   NORMAL_RS123          (3<<12)
3409 #define   RCMODE_TIMEOUT        (1<<11) /* 0 is eval interval method */
3410 #define   IMPROMOEN             (1<<10) /* promo is immediate or delayed until next idle interval (only for timeout method above) */
3411 #define   RCENTSYNC             (1<<9) /* rs coupled to cpu c-state (3/6/7) */
3412 #define   STATELOCK             (1<<7) /* locked to rs_cstate if 0 */
3413 #define   RS_CSTATE_MASK        (3<<4)
3414 #define   RS_CSTATE_C367_RS1    (0<<4)
3415 #define   RS_CSTATE_C36_RS1_C7_RS2 (1<<4)
3416 #define   RS_CSTATE_RSVD        (2<<4)
3417 #define   RS_CSTATE_C367_RS2    (3<<4)
3418 #define   REDSAVES              (1<<3) /* no context save if was idle during rs0 */
3419 #define   REDRESTORES           (1<<2) /* no restore if was idle during rs0 */
3420 #define VIDCTL                  _MMIO(0x111c0)
3421 #define VIDSTS                  _MMIO(0x111c8)
3422 #define VIDSTART                _MMIO(0x111cc) /* 8 bits */
3423 #define MEMSTAT_ILK             _MMIO(0x111f8)
3424 #define   MEMSTAT_VID_MASK      0x7f00
3425 #define   MEMSTAT_VID_SHIFT     8
3426 #define   MEMSTAT_PSTATE_MASK   0x00f8
3427 #define   MEMSTAT_PSTATE_SHIFT  3
3428 #define   MEMSTAT_MON_ACTV      (1<<2)
3429 #define   MEMSTAT_SRC_CTL_MASK  0x0003
3430 #define   MEMSTAT_SRC_CTL_CORE  0
3431 #define   MEMSTAT_SRC_CTL_TRB   1
3432 #define   MEMSTAT_SRC_CTL_THM   2
3433 #define   MEMSTAT_SRC_CTL_STDBY 3
3434 #define RCPREVBSYTUPAVG         _MMIO(0x113b8)
3435 #define RCPREVBSYTDNAVG         _MMIO(0x113bc)
3436 #define PMMISC                  _MMIO(0x11214)
3437 #define   MCPPCE_EN             (1<<0) /* enable PM_MSG from PCH->MPC */
3438 #define SDEW                    _MMIO(0x1124c)
3439 #define CSIEW0                  _MMIO(0x11250)
3440 #define CSIEW1                  _MMIO(0x11254)
3441 #define CSIEW2                  _MMIO(0x11258)
3442 #define PEW(i)                  _MMIO(0x1125c + (i) * 4) /* 5 registers */
3443 #define DEW(i)                  _MMIO(0x11270 + (i) * 4) /* 3 registers */
3444 #define MCHAFE                  _MMIO(0x112c0)
3445 #define CSIEC                   _MMIO(0x112e0)
3446 #define DMIEC                   _MMIO(0x112e4)
3447 #define DDREC                   _MMIO(0x112e8)
3448 #define PEG0EC                  _MMIO(0x112ec)
3449 #define PEG1EC                  _MMIO(0x112f0)
3450 #define GFXEC                   _MMIO(0x112f4)
3451 #define RPPREVBSYTUPAVG         _MMIO(0x113b8)
3452 #define RPPREVBSYTDNAVG         _MMIO(0x113bc)
3453 #define ECR                     _MMIO(0x11600)
3454 #define   ECR_GPFE              (1<<31)
3455 #define   ECR_IMONE             (1<<30)
3456 #define   ECR_CAP_MASK          0x0000001f /* Event range, 0-31 */
3457 #define OGW0                    _MMIO(0x11608)
3458 #define OGW1                    _MMIO(0x1160c)
3459 #define EG0                     _MMIO(0x11610)
3460 #define EG1                     _MMIO(0x11614)
3461 #define EG2                     _MMIO(0x11618)
3462 #define EG3                     _MMIO(0x1161c)
3463 #define EG4                     _MMIO(0x11620)
3464 #define EG5                     _MMIO(0x11624)
3465 #define EG6                     _MMIO(0x11628)
3466 #define EG7                     _MMIO(0x1162c)
3467 #define PXW(i)                  _MMIO(0x11664 + (i) * 4) /* 4 registers */
3468 #define PXWL(i)                 _MMIO(0x11680 + (i) * 8) /* 8 registers */
3469 #define LCFUSE02                _MMIO(0x116c0)
3470 #define   LCFUSE_HIV_MASK       0x000000ff
3471 #define CSIPLL0                 _MMIO(0x12c10)
3472 #define DDRMPLL1                _MMIO(0X12c20)
3473 #define PEG_BAND_GAP_DATA       _MMIO(0x14d68)
3474
3475 #define GEN6_GT_THREAD_STATUS_REG _MMIO(0x13805c)
3476 #define GEN6_GT_THREAD_STATUS_CORE_MASK 0x7
3477
3478 #define GEN6_GT_PERF_STATUS     _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5948)
3479 #define BXT_GT_PERF_STATUS      _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x7070)
3480 #define GEN6_RP_STATE_LIMITS    _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5994)
3481 #define GEN6_RP_STATE_CAP       _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5998)
3482 #define BXT_RP_STATE_CAP        _MMIO(0x138170)
3483
3484 /*
3485  * Make these a multiple of magic 25 to avoid SNB (eg. Dell XPS
3486  * 8300) freezing up around GPU hangs. Looks as if even
3487  * scheduling/timer interrupts start misbehaving if the RPS
3488  * EI/thresholds are "bad", leading to a very sluggish or even
3489  * frozen machine.
3490  */
3491 #define INTERVAL_1_28_US(us)    roundup(((us) * 100) >> 7, 25)
3492 #define INTERVAL_1_33_US(us)    (((us) * 3)   >> 2)
3493 #define INTERVAL_0_833_US(us)   (((us) * 6) / 5)
3494 #define GT_INTERVAL_FROM_US(dev_priv, us) (IS_GEN9(dev_priv) ? \
3495                                 (IS_GEN9_LP(dev_priv) ? \
3496                                 INTERVAL_0_833_US(us) : \
3497                                 INTERVAL_1_33_US(us)) : \
3498                                 INTERVAL_1_28_US(us))
3499
3500 #define INTERVAL_1_28_TO_US(interval)  (((interval) << 7) / 100)
3501 #define INTERVAL_1_33_TO_US(interval)  (((interval) << 2) / 3)
3502 #define INTERVAL_0_833_TO_US(interval) (((interval) * 5)  / 6)
3503 #define GT_PM_INTERVAL_TO_US(dev_priv, interval) (IS_GEN9(dev_priv) ? \
3504                            (IS_GEN9_LP(dev_priv) ? \
3505                            INTERVAL_0_833_TO_US(interval) : \
3506                            INTERVAL_1_33_TO_US(interval)) : \
3507                            INTERVAL_1_28_TO_US(interval))
3508
3509 /*
3510  * Logical Context regs
3511  */
3512 #define CCID                            _MMIO(0x2180)
3513 #define   CCID_EN                       BIT(0)
3514 #define   CCID_EXTENDED_STATE_RESTORE   BIT(2)
3515 #define   CCID_EXTENDED_STATE_SAVE      BIT(3)
3516 /*
3517  * Notes on SNB/IVB/VLV context size:
3518  * - Power context is saved elsewhere (LLC or stolen)
3519  * - Ring/execlist context is saved on SNB, not on IVB
3520  * - Extended context size already includes render context size
3521  * - We always need to follow the extended context size.
3522  *   SNB BSpec has comments indicating that we should use the
3523  *   render context size instead if execlists are disabled, but
3524  *   based on empirical testing that's just nonsense.
3525  * - Pipelined/VF state is saved on SNB/IVB respectively
3526  * - GT1 size just indicates how much of render context
3527  *   doesn't need saving on GT1
3528  */
3529 #define CXT_SIZE                _MMIO(0x21a0)
3530 #define GEN6_CXT_POWER_SIZE(cxt_reg)    (((cxt_reg) >> 24) & 0x3f)
3531 #define GEN6_CXT_RING_SIZE(cxt_reg)     (((cxt_reg) >> 18) & 0x3f)
3532 #define GEN6_CXT_RENDER_SIZE(cxt_reg)   (((cxt_reg) >> 12) & 0x3f)
3533 #define GEN6_CXT_EXTENDED_SIZE(cxt_reg) (((cxt_reg) >> 6) & 0x3f)
3534 #define GEN6_CXT_PIPELINE_SIZE(cxt_reg) (((cxt_reg) >> 0) & 0x3f)
3535 #define GEN6_CXT_TOTAL_SIZE(cxt_reg)    (GEN6_CXT_RING_SIZE(cxt_reg) + \
3536                                         GEN6_CXT_EXTENDED_SIZE(cxt_reg) + \
3537                                         GEN6_CXT_PIPELINE_SIZE(cxt_reg))
3538 #define GEN7_CXT_SIZE           _MMIO(0x21a8)
3539 #define GEN7_CXT_POWER_SIZE(ctx_reg)    (((ctx_reg) >> 25) & 0x7f)
3540 #define GEN7_CXT_RING_SIZE(ctx_reg)     (((ctx_reg) >> 22) & 0x7)
3541 #define GEN7_CXT_RENDER_SIZE(ctx_reg)   (((ctx_reg) >> 16) & 0x3f)
3542 #define GEN7_CXT_EXTENDED_SIZE(ctx_reg) (((ctx_reg) >> 9) & 0x7f)
3543 #define GEN7_CXT_GT1_SIZE(ctx_reg)      (((ctx_reg) >> 6) & 0x7)
3544 #define GEN7_CXT_VFSTATE_SIZE(ctx_reg)  (((ctx_reg) >> 0) & 0x3f)
3545 #define GEN7_CXT_TOTAL_SIZE(ctx_reg)    (GEN7_CXT_EXTENDED_SIZE(ctx_reg) + \
3546                                          GEN7_CXT_VFSTATE_SIZE(ctx_reg))
3547
3548 enum {
3549         INTEL_ADVANCED_CONTEXT = 0,
3550         INTEL_LEGACY_32B_CONTEXT,
3551         INTEL_ADVANCED_AD_CONTEXT,
3552         INTEL_LEGACY_64B_CONTEXT
3553 };
3554
3555 enum {
3556         FAULT_AND_HANG = 0,
3557         FAULT_AND_HALT, /* Debug only */
3558         FAULT_AND_STREAM,
3559         FAULT_AND_CONTINUE /* Unsupported */
3560 };
3561
3562 #define GEN8_CTX_VALID (1<<0)
3563 #define GEN8_CTX_FORCE_PD_RESTORE (1<<1)
3564 #define GEN8_CTX_FORCE_RESTORE (1<<2)
3565 #define GEN8_CTX_L3LLC_COHERENT (1<<5)
3566 #define GEN8_CTX_PRIVILEGE (1<<8)
3567 #define GEN8_CTX_ADDRESSING_MODE_SHIFT 3
3568
3569 #define GEN8_CTX_ID_SHIFT 32
3570 #define GEN8_CTX_ID_WIDTH 21
3571
3572 #define CHV_CLK_CTL1                    _MMIO(0x101100)
3573 #define VLV_CLK_CTL2                    _MMIO(0x101104)
3574 #define   CLK_CTL2_CZCOUNT_30NS_SHIFT   28
3575
3576 /*
3577  * Overlay regs
3578  */
3579
3580 #define OVADD                   _MMIO(0x30000)
3581 #define DOVSTA                  _MMIO(0x30008)
3582 #define OC_BUF                  (0x3<<20)
3583 #define OGAMC5                  _MMIO(0x30010)
3584 #define OGAMC4                  _MMIO(0x30014)
3585 #define OGAMC3                  _MMIO(0x30018)
3586 #define OGAMC2                  _MMIO(0x3001c)
3587 #define OGAMC1                  _MMIO(0x30020)
3588 #define OGAMC0                  _MMIO(0x30024)
3589
3590 /*
3591  * GEN9 clock gating regs
3592  */
3593 #define GEN9_CLKGATE_DIS_0              _MMIO(0x46530)
3594 #define   PWM2_GATING_DIS               (1 << 14)
3595 #define   PWM1_GATING_DIS               (1 << 13)
3596
3597 /*
3598  * Display engine regs
3599  */
3600
3601 /* Pipe A CRC regs */
3602 #define _PIPE_CRC_CTL_A                 0x60050
3603 #define   PIPE_CRC_ENABLE               (1 << 31)
3604 /* ivb+ source selection */
3605 #define   PIPE_CRC_SOURCE_PRIMARY_IVB   (0 << 29)
3606 #define   PIPE_CRC_SOURCE_SPRITE_IVB    (1 << 29)
3607 #define   PIPE_CRC_SOURCE_PF_IVB        (2 << 29)
3608 /* ilk+ source selection */
3609 #define   PIPE_CRC_SOURCE_PRIMARY_ILK   (0 << 28)
3610 #define   PIPE_CRC_SOURCE_SPRITE_ILK    (1 << 28)
3611 #define   PIPE_CRC_SOURCE_PIPE_ILK      (2 << 28)
3612 /* embedded DP port on the north display block, reserved on ivb */
3613 #define   PIPE_CRC_SOURCE_PORT_A_ILK    (4 << 28)
3614 #define   PIPE_CRC_SOURCE_FDI_ILK       (5 << 28) /* reserved on ivb */
3615 /* vlv source selection */
3616 #define   PIPE_CRC_SOURCE_PIPE_VLV      (0 << 27)
3617 #define   PIPE_CRC_SOURCE_HDMIB_VLV     (1 << 27)
3618 #define   PIPE_CRC_SOURCE_HDMIC_VLV     (2 << 27)
3619 /* with DP port the pipe source is invalid */
3620 #define   PIPE_CRC_SOURCE_DP_D_VLV      (3 << 27)
3621 #define   PIPE_CRC_SOURCE_DP_B_VLV      (6 << 27)
3622 #define   PIPE_CRC_SOURCE_DP_C_VLV      (7 << 27)
3623 /* gen3+ source selection */
3624 #define   PIPE_CRC_SOURCE_PIPE_I9XX     (0 << 28)
3625 #define   PIPE_CRC_SOURCE_SDVOB_I9XX    (1 << 28)
3626 #define   PIPE_CRC_SOURCE_SDVOC_I9XX    (2 << 28)
3627 /* with DP/TV port the pipe source is invalid */
3628 #define   PIPE_CRC_SOURCE_DP_D_G4X      (3 << 28)
3629 #define   PIPE_CRC_SOURCE_TV_PRE        (4 << 28)
3630 #define   PIPE_CRC_SOURCE_TV_POST       (5 << 28)
3631 #define   PIPE_CRC_SOURCE_DP_B_G4X      (6 << 28)
3632 #define   PIPE_CRC_SOURCE_DP_C_G4X      (7 << 28)
3633 /* gen2 doesn't have source selection bits */
3634 #define   PIPE_CRC_INCLUDE_BORDER_I8XX  (1 << 30)
3635
3636 #define _PIPE_CRC_RES_1_A_IVB           0x60064
3637 #define _PIPE_CRC_RES_2_A_IVB           0x60068
3638 #define _PIPE_CRC_RES_3_A_IVB           0x6006c
3639 #define _PIPE_CRC_RES_4_A_IVB           0x60070
3640 #define _PIPE_CRC_RES_5_A_IVB           0x60074
3641
3642 #define _PIPE_CRC_RES_RED_A             0x60060
3643 #define _PIPE_CRC_RES_GREEN_A           0x60064
3644 #define _PIPE_CRC_RES_BLUE_A            0x60068
3645 #define _PIPE_CRC_RES_RES1_A_I915       0x6006c
3646 #define _PIPE_CRC_RES_RES2_A_G4X        0x60080
3647
3648 /* Pipe B CRC regs */
3649 #define _PIPE_CRC_RES_1_B_IVB           0x61064
3650 #define _PIPE_CRC_RES_2_B_IVB           0x61068
3651 #define _PIPE_CRC_RES_3_B_IVB           0x6106c
3652 #define _PIPE_CRC_RES_4_B_IVB           0x61070
3653 #define _PIPE_CRC_RES_5_B_IVB           0x61074
3654
3655 #define PIPE_CRC_CTL(pipe)              _MMIO_TRANS2(pipe, _PIPE_CRC_CTL_A)
3656 #define PIPE_CRC_RES_1_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_1_A_IVB)
3657 #define PIPE_CRC_RES_2_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_2_A_IVB)
3658 #define PIPE_CRC_RES_3_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_3_A_IVB)
3659 #define PIPE_CRC_RES_4_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_4_A_IVB)
3660 #define PIPE_CRC_RES_5_IVB(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_5_A_IVB)
3661
3662 #define PIPE_CRC_RES_RED(pipe)          _MMIO_TRANS2(pipe, _PIPE_CRC_RES_RED_A)
3663 #define PIPE_CRC_RES_GREEN(pipe)        _MMIO_TRANS2(pipe, _PIPE_CRC_RES_GREEN_A)
3664 #define PIPE_CRC_RES_BLUE(pipe)         _MMIO_TRANS2(pipe, _PIPE_CRC_RES_BLUE_A)
3665 #define PIPE_CRC_RES_RES1_I915(pipe)    _MMIO_TRANS2(pipe, _PIPE_CRC_RES_RES1_A_I915)
3666 #define PIPE_CRC_RES_RES2_G4X(pipe)     _MMIO_TRANS2(pipe, _PIPE_CRC_RES_RES2_A_G4X)
3667
3668 /* Pipe A timing regs */
3669 #define _HTOTAL_A       0x60000
3670 #define _HBLANK_A       0x60004
3671 #define _HSYNC_A        0x60008
3672 #define _VTOTAL_A       0x6000c
3673 #define _VBLANK_A       0x60010
3674 #define _VSYNC_A        0x60014
3675 #define _PIPEASRC       0x6001c
3676 #define _BCLRPAT_A      0x60020
3677 #define _VSYNCSHIFT_A   0x60028
3678 #define _PIPE_MULT_A    0x6002c
3679
3680 /* Pipe B timing regs */
3681 #define _HTOTAL_B       0x61000
3682 #define _HBLANK_B       0x61004
3683 #define _HSYNC_B        0x61008
3684 #define _VTOTAL_B       0x6100c
3685 #define _VBLANK_B       0x61010
3686 #define _VSYNC_B        0x61014
3687 #define _PIPEBSRC       0x6101c
3688 #define _BCLRPAT_B      0x61020
3689 #define _VSYNCSHIFT_B   0x61028
3690 #define _PIPE_MULT_B    0x6102c
3691
3692 #define TRANSCODER_A_OFFSET 0x60000
3693 #define TRANSCODER_B_OFFSET 0x61000
3694 #define TRANSCODER_C_OFFSET 0x62000
3695 #define CHV_TRANSCODER_C_OFFSET 0x63000
3696 #define TRANSCODER_EDP_OFFSET 0x6f000
3697
3698 #define _MMIO_TRANS2(pipe, reg) _MMIO(dev_priv->info.trans_offsets[(pipe)] - \
3699         dev_priv->info.trans_offsets[TRANSCODER_A] + (reg) + \
3700         dev_priv->info.display_mmio_offset)
3701
3702 #define HTOTAL(trans)           _MMIO_TRANS2(trans, _HTOTAL_A)
3703 #define HBLANK(trans)           _MMIO_TRANS2(trans, _HBLANK_A)
3704 #define HSYNC(trans)            _MMIO_TRANS2(trans, _HSYNC_A)
3705 #define VTOTAL(trans)           _MMIO_TRANS2(trans, _VTOTAL_A)
3706 #define VBLANK(trans)           _MMIO_TRANS2(trans, _VBLANK_A)
3707 #define VSYNC(trans)            _MMIO_TRANS2(trans, _VSYNC_A)
3708 #define BCLRPAT(trans)          _MMIO_TRANS2(trans, _BCLRPAT_A)
3709 #define VSYNCSHIFT(trans)       _MMIO_TRANS2(trans, _VSYNCSHIFT_A)
3710 #define PIPESRC(trans)          _MMIO_TRANS2(trans, _PIPEASRC)
3711 #define PIPE_MULT(trans)        _MMIO_TRANS2(trans, _PIPE_MULT_A)
3712
3713 /* VLV eDP PSR registers */
3714 #define _PSRCTLA                                (VLV_DISPLAY_BASE + 0x60090)
3715 #define _PSRCTLB                                (VLV_DISPLAY_BASE + 0x61090)
3716 #define  VLV_EDP_PSR_ENABLE                     (1<<0)
3717 #define  VLV_EDP_PSR_RESET                      (1<<1)
3718 #define  VLV_EDP_PSR_MODE_MASK                  (7<<2)
3719 #define  VLV_EDP_PSR_MODE_HW_TIMER              (1<<3)
3720 #define  VLV_EDP_PSR_MODE_SW_TIMER              (1<<2)
3721 #define  VLV_EDP_PSR_SINGLE_FRAME_UPDATE        (1<<7)
3722 #define  VLV_EDP_PSR_ACTIVE_ENTRY               (1<<8)
3723 #define  VLV_EDP_PSR_SRC_TRANSMITTER_STATE      (1<<9)
3724 #define  VLV_EDP_PSR_DBL_FRAME                  (1<<10)
3725 #define  VLV_EDP_PSR_FRAME_COUNT_MASK           (0xff<<16)
3726 #define  VLV_EDP_PSR_IDLE_FRAME_SHIFT           16
3727 #define VLV_PSRCTL(pipe)        _MMIO_PIPE(pipe, _PSRCTLA, _PSRCTLB)
3728
3729 #define _VSCSDPA                        (VLV_DISPLAY_BASE + 0x600a0)
3730 #define _VSCSDPB                        (VLV_DISPLAY_BASE + 0x610a0)
3731 #define  VLV_EDP_PSR_SDP_FREQ_MASK      (3<<30)
3732 #define  VLV_EDP_PSR_SDP_FREQ_ONCE      (1<<31)
3733 #define  VLV_EDP_PSR_SDP_FREQ_EVFRAME   (1<<30)
3734 #define VLV_VSCSDP(pipe)        _MMIO_PIPE(pipe, _VSCSDPA, _VSCSDPB)
3735
3736 #define _PSRSTATA                       (VLV_DISPLAY_BASE + 0x60094)
3737 #define _PSRSTATB                       (VLV_DISPLAY_BASE + 0x61094)
3738 #define  VLV_EDP_PSR_LAST_STATE_MASK    (7<<3)
3739 #define  VLV_EDP_PSR_CURR_STATE_MASK    7
3740 #define  VLV_EDP_PSR_DISABLED           (0<<0)
3741 #define  VLV_EDP_PSR_INACTIVE           (1<<0)
3742 #define  VLV_EDP_PSR_IN_TRANS_TO_ACTIVE (2<<0)
3743 #define  VLV_EDP_PSR_ACTIVE_NORFB_UP    (3<<0)
3744 #define  VLV_EDP_PSR_ACTIVE_SF_UPDATE   (4<<0)
3745 #define  VLV_EDP_PSR_EXIT               (5<<0)
3746 #define  VLV_EDP_PSR_IN_TRANS           (1<<7)
3747 #define VLV_PSRSTAT(pipe)       _MMIO_PIPE(pipe, _PSRSTATA, _PSRSTATB)
3748
3749 /* HSW+ eDP PSR registers */
3750 #define HSW_EDP_PSR_BASE        0x64800
3751 #define BDW_EDP_PSR_BASE        0x6f800
3752 #define EDP_PSR_CTL                             _MMIO(dev_priv->psr_mmio_base + 0)
3753 #define   EDP_PSR_ENABLE                        (1<<31)
3754 #define   BDW_PSR_SINGLE_FRAME                  (1<<30)
3755 #define   EDP_PSR_LINK_STANDBY                  (1<<27)
3756 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_MASK      (3<<25)
3757 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_8_LINES   (0<<25)
3758 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_4_LINES   (1<<25)
3759 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_2_LINES   (2<<25)
3760 #define   EDP_PSR_MIN_LINK_ENTRY_TIME_0_LINES   (3<<25)
3761 #define   EDP_PSR_MAX_SLEEP_TIME_SHIFT          20
3762 #define   EDP_PSR_SKIP_AUX_EXIT                 (1<<12)
3763 #define   EDP_PSR_TP1_TP2_SEL                   (0<<11)
3764 #define   EDP_PSR_TP1_TP3_SEL                   (1<<11)
3765 #define   EDP_PSR_TP2_TP3_TIME_500us            (0<<8)
3766 #define   EDP_PSR_TP2_TP3_TIME_100us            (1<<8)
3767 #define   EDP_PSR_TP2_TP3_TIME_2500us           (2<<8)
3768 #define   EDP_PSR_TP2_TP3_TIME_0us              (3<<8)
3769 #define   EDP_PSR_TP1_TIME_500us                (0<<4)
3770 #define   EDP_PSR_TP1_TIME_100us                (1<<4)
3771 #define   EDP_PSR_TP1_TIME_2500us               (2<<4)
3772 #define   EDP_PSR_TP1_TIME_0us                  (3<<4)
3773 #define   EDP_PSR_IDLE_FRAME_SHIFT              0
3774
3775 #define EDP_PSR_AUX_CTL                         _MMIO(dev_priv->psr_mmio_base + 0x10)
3776 #define EDP_PSR_AUX_DATA(i)                     _MMIO(dev_priv->psr_mmio_base + 0x14 + (i) * 4) /* 5 registers */
3777
3778 #define EDP_PSR_STATUS_CTL                      _MMIO(dev_priv->psr_mmio_base + 0x40)
3779 #define   EDP_PSR_STATUS_STATE_MASK             (7<<29)
3780 #define   EDP_PSR_STATUS_STATE_IDLE             (0<<29)
3781 #define   EDP_PSR_STATUS_STATE_SRDONACK         (1<<29)
3782 #define   EDP_PSR_STATUS_STATE_SRDENT           (2<<29)
3783 #define   EDP_PSR_STATUS_STATE_BUFOFF           (3<<29)
3784 #define   EDP_PSR_STATUS_STATE_BUFON            (4<<29)
3785 #define   EDP_PSR_STATUS_STATE_AUXACK           (5<<29)
3786 #define   EDP_PSR_STATUS_STATE_SRDOFFACK        (6<<29)
3787 #define   EDP_PSR_STATUS_LINK_MASK              (3<<26)
3788 #define   EDP_PSR_STATUS_LINK_FULL_OFF          (0<<26)
3789 #define   EDP_PSR_STATUS_LINK_FULL_ON           (1<<26)
3790 #define   EDP_PSR_STATUS_LINK_STANDBY           (2<<26)
3791 #define   EDP_PSR_STATUS_MAX_SLEEP_TIMER_SHIFT  20
3792 #define   EDP_PSR_STATUS_MAX_SLEEP_TIMER_MASK   0x1f
3793 #define   EDP_PSR_STATUS_COUNT_SHIFT            16
3794 #define   EDP_PSR_STATUS_COUNT_MASK             0xf
3795 #define   EDP_PSR_STATUS_AUX_ERROR              (1<<15)
3796 #define   EDP_PSR_STATUS_AUX_SENDING            (1<<12)
3797 #define   EDP_PSR_STATUS_SENDING_IDLE           (1<<9)
3798 #define   EDP_PSR_STATUS_SENDING_TP2_TP3        (1<<8)
3799 #define   EDP_PSR_STATUS_SENDING_TP1            (1<<4)
3800 #define   EDP_PSR_STATUS_IDLE_MASK              0xf
3801
3802 #define EDP_PSR_PERF_CNT                _MMIO(dev_priv->psr_mmio_base + 0x44)
3803 #define   EDP_PSR_PERF_CNT_MASK         0xffffff
3804
3805 #define EDP_PSR_DEBUG_CTL               _MMIO(dev_priv->psr_mmio_base + 0x60)
3806 #define   EDP_PSR_DEBUG_MASK_MAX_SLEEP         (1<<28)
3807 #define   EDP_PSR_DEBUG_MASK_LPSP              (1<<27)
3808 #define   EDP_PSR_DEBUG_MASK_MEMUP             (1<<26)
3809 #define   EDP_PSR_DEBUG_MASK_HPD               (1<<25)
3810 #define   EDP_PSR_DEBUG_MASK_DISP_REG_WRITE    (1<<16)
3811 #define   EDP_PSR_DEBUG_EXIT_ON_PIXEL_UNDERRUN (1<<15)
3812
3813 #define EDP_PSR2_CTL                    _MMIO(0x6f900)
3814 #define   EDP_PSR2_ENABLE               (1<<31)
3815 #define   EDP_SU_TRACK_ENABLE           (1<<30)
3816 #define   EDP_MAX_SU_DISABLE_TIME(t)    ((t)<<20)
3817 #define   EDP_MAX_SU_DISABLE_TIME_MASK  (0x1f<<20)
3818 #define   EDP_PSR2_TP2_TIME_500         (0<<8)
3819 #define   EDP_PSR2_TP2_TIME_100         (1<<8)
3820 #define   EDP_PSR2_TP2_TIME_2500        (2<<8)
3821 #define   EDP_PSR2_TP2_TIME_50          (3<<8)
3822 #define   EDP_PSR2_TP2_TIME_MASK        (3<<8)
3823 #define   EDP_PSR2_FRAME_BEFORE_SU_SHIFT 4
3824 #define   EDP_PSR2_FRAME_BEFORE_SU_MASK (0xf<<4)
3825 #define   EDP_PSR2_IDLE_MASK            0xf
3826 #define   EDP_FRAMES_BEFORE_SU_ENTRY   (1<<4)
3827
3828 #define EDP_PSR2_STATUS_CTL            _MMIO(0x6f940)
3829 #define EDP_PSR2_STATUS_STATE_MASK     (0xf<<28)
3830 #define EDP_PSR2_STATUS_STATE_SHIFT    28
3831
3832 /* VGA port control */
3833 #define ADPA                    _MMIO(0x61100)
3834 #define PCH_ADPA                _MMIO(0xe1100)
3835 #define VLV_ADPA                _MMIO(VLV_DISPLAY_BASE + 0x61100)
3836
3837 #define   ADPA_DAC_ENABLE       (1<<31)
3838 #define   ADPA_DAC_DISABLE      0
3839 #define   ADPA_PIPE_SELECT_MASK (1<<30)
3840 #define   ADPA_PIPE_A_SELECT    0
3841 #define   ADPA_PIPE_B_SELECT    (1<<30)
3842 #define   ADPA_PIPE_SELECT(pipe) ((pipe) << 30)
3843 /* CPT uses bits 29:30 for pch transcoder select */
3844 #define   ADPA_CRT_HOTPLUG_MASK  0x03ff0000 /* bit 25-16 */
3845 #define   ADPA_CRT_HOTPLUG_MONITOR_NONE  (0<<24)
3846 #define   ADPA_CRT_HOTPLUG_MONITOR_MASK  (3<<24)
3847 #define   ADPA_CRT_HOTPLUG_MONITOR_COLOR (3<<24)
3848 #define   ADPA_CRT_HOTPLUG_MONITOR_MONO  (2<<24)
3849 #define   ADPA_CRT_HOTPLUG_ENABLE        (1<<23)
3850 #define   ADPA_CRT_HOTPLUG_PERIOD_64     (0<<22)
3851 #define   ADPA_CRT_HOTPLUG_PERIOD_128    (1<<22)
3852 #define   ADPA_CRT_HOTPLUG_WARMUP_5MS    (0<<21)
3853 #define   ADPA_CRT_HOTPLUG_WARMUP_10MS   (1<<21)
3854 #define   ADPA_CRT_HOTPLUG_SAMPLE_2S     (0<<20)
3855 #define   ADPA_CRT_HOTPLUG_SAMPLE_4S     (1<<20)
3856 #define   ADPA_CRT_HOTPLUG_VOLTAGE_40    (0<<18)
3857 #define   ADPA_CRT_HOTPLUG_VOLTAGE_50    (1<<18)
3858 #define   ADPA_CRT_HOTPLUG_VOLTAGE_60    (2<<18)
3859 #define   ADPA_CRT_HOTPLUG_VOLTAGE_70    (3<<18)
3860 #define   ADPA_CRT_HOTPLUG_VOLREF_325MV  (0<<17)
3861 #define   ADPA_CRT_HOTPLUG_VOLREF_475MV  (1<<17)
3862 #define   ADPA_CRT_HOTPLUG_FORCE_TRIGGER (1<<16)
3863 #define   ADPA_USE_VGA_HVPOLARITY (1<<15)
3864 #define   ADPA_SETS_HVPOLARITY  0
3865 #define   ADPA_VSYNC_CNTL_DISABLE (1<<10)
3866 #define   ADPA_VSYNC_CNTL_ENABLE 0
3867 #define   ADPA_HSYNC_CNTL_DISABLE (1<<11)
3868 #define   ADPA_HSYNC_CNTL_ENABLE 0
3869 #define   ADPA_VSYNC_ACTIVE_HIGH (1<<4)
3870 #define   ADPA_VSYNC_ACTIVE_LOW 0
3871 #define   ADPA_HSYNC_ACTIVE_HIGH (1<<3)
3872 #define   ADPA_HSYNC_ACTIVE_LOW 0
3873 #define   ADPA_DPMS_MASK        (~(3<<10))
3874 #define   ADPA_DPMS_ON          (0<<10)
3875 #define   ADPA_DPMS_SUSPEND     (1<<10)
3876 #define   ADPA_DPMS_STANDBY     (2<<10)
3877 #define   ADPA_DPMS_OFF         (3<<10)
3878
3879
3880 /* Hotplug control (945+ only) */
3881 #define PORT_HOTPLUG_EN         _MMIO(dev_priv->info.display_mmio_offset + 0x61110)
3882 #define   PORTB_HOTPLUG_INT_EN                  (1 << 29)
3883 #define   PORTC_HOTPLUG_INT_EN                  (1 << 28)
3884 #define   PORTD_HOTPLUG_INT_EN                  (1 << 27)
3885 #define   SDVOB_HOTPLUG_INT_EN                  (1 << 26)
3886 #define   SDVOC_HOTPLUG_INT_EN                  (1 << 25)
3887 #define   TV_HOTPLUG_INT_EN                     (1 << 18)
3888 #define   CRT_HOTPLUG_INT_EN                    (1 << 9)
3889 #define HOTPLUG_INT_EN_MASK                     (PORTB_HOTPLUG_INT_EN | \
3890                                                  PORTC_HOTPLUG_INT_EN | \
3891                                                  PORTD_HOTPLUG_INT_EN | \
3892                                                  SDVOC_HOTPLUG_INT_EN | \
3893                                                  SDVOB_HOTPLUG_INT_EN | \
3894                                                  CRT_HOTPLUG_INT_EN)
3895 #define   CRT_HOTPLUG_FORCE_DETECT              (1 << 3)
3896 #define CRT_HOTPLUG_ACTIVATION_PERIOD_32        (0 << 8)
3897 /* must use period 64 on GM45 according to docs */
3898 #define CRT_HOTPLUG_ACTIVATION_PERIOD_64        (1 << 8)
3899 #define CRT_HOTPLUG_DAC_ON_TIME_2M              (0 << 7)
3900 #define CRT_HOTPLUG_DAC_ON_TIME_4M              (1 << 7)
3901 #define CRT_HOTPLUG_VOLTAGE_COMPARE_40          (0 << 5)
3902 #define CRT_HOTPLUG_VOLTAGE_COMPARE_50          (1 << 5)
3903 #define CRT_HOTPLUG_VOLTAGE_COMPARE_60          (2 << 5)
3904 #define CRT_HOTPLUG_VOLTAGE_COMPARE_70          (3 << 5)
3905 #define CRT_HOTPLUG_VOLTAGE_COMPARE_MASK        (3 << 5)
3906 #define CRT_HOTPLUG_DETECT_DELAY_1G             (0 << 4)
3907 #define CRT_HOTPLUG_DETECT_DELAY_2G             (1 << 4)
3908 #define CRT_HOTPLUG_DETECT_VOLTAGE_325MV        (0 << 2)
3909 #define CRT_HOTPLUG_DETECT_VOLTAGE_475MV        (1 << 2)
3910
3911 #define PORT_HOTPLUG_STAT       _MMIO(dev_priv->info.display_mmio_offset + 0x61114)
3912 /*
3913  * HDMI/DP bits are g4x+
3914  *
3915  * WARNING: Bspec for hpd status bits on gen4 seems to be completely confused.
3916  * Please check the detailed lore in the commit message for for experimental
3917  * evidence.
3918  */
3919 /* Bspec says GM45 should match G4X/VLV/CHV, but reality disagrees */
3920 #define   PORTD_HOTPLUG_LIVE_STATUS_GM45        (1 << 29)
3921 #define   PORTC_HOTPLUG_LIVE_STATUS_GM45        (1 << 28)
3922 #define   PORTB_HOTPLUG_LIVE_STATUS_GM45        (1 << 27)
3923 /* G4X/VLV/CHV DP/HDMI bits again match Bspec */
3924 #define   PORTD_HOTPLUG_LIVE_STATUS_G4X         (1 << 27)
3925 #define   PORTC_HOTPLUG_LIVE_STATUS_G4X         (1 << 28)
3926 #define   PORTB_HOTPLUG_LIVE_STATUS_G4X         (1 << 29)
3927 #define   PORTD_HOTPLUG_INT_STATUS              (3 << 21)
3928 #define   PORTD_HOTPLUG_INT_LONG_PULSE          (2 << 21)
3929 #define   PORTD_HOTPLUG_INT_SHORT_PULSE         (1 << 21)
3930 #define   PORTC_HOTPLUG_INT_STATUS              (3 << 19)
3931 #define   PORTC_HOTPLUG_INT_LONG_PULSE          (2 << 19)
3932 #define   PORTC_HOTPLUG_INT_SHORT_PULSE         (1 << 19)
3933 #define   PORTB_HOTPLUG_INT_STATUS              (3 << 17)
3934 #define   PORTB_HOTPLUG_INT_LONG_PULSE          (2 << 17)
3935 #define   PORTB_HOTPLUG_INT_SHORT_PLUSE         (1 << 17)
3936 /* CRT/TV common between gen3+ */
3937 #define   CRT_HOTPLUG_INT_STATUS                (1 << 11)
3938 #define   TV_HOTPLUG_INT_STATUS                 (1 << 10)
3939 #define   CRT_HOTPLUG_MONITOR_MASK              (3 << 8)
3940 #define   CRT_HOTPLUG_MONITOR_COLOR             (3 << 8)
3941 #define   CRT_HOTPLUG_MONITOR_MONO              (2 << 8)
3942 #define   CRT_HOTPLUG_MONITOR_NONE              (0 << 8)
3943 #define   DP_AUX_CHANNEL_D_INT_STATUS_G4X       (1 << 6)
3944 #define   DP_AUX_CHANNEL_C_INT_STATUS_G4X       (1 << 5)
3945 #define   DP_AUX_CHANNEL_B_INT_STATUS_G4X       (1 << 4)
3946 #define   DP_AUX_CHANNEL_MASK_INT_STATUS_G4X    (7 << 4)
3947
3948 /* SDVO is different across gen3/4 */
3949 #define   SDVOC_HOTPLUG_INT_STATUS_G4X          (1 << 3)
3950 #define   SDVOB_HOTPLUG_INT_STATUS_G4X          (1 << 2)
3951 /*
3952  * Bspec seems to be seriously misleaded about the SDVO hpd bits on i965g/gm,
3953  * since reality corrobates that they're the same as on gen3. But keep these
3954  * bits here (and the comment!) to help any other lost wanderers back onto the
3955  * right tracks.
3956  */
3957 #define   SDVOC_HOTPLUG_INT_STATUS_I965         (3 << 4)
3958 #define   SDVOB_HOTPLUG_INT_STATUS_I965         (3 << 2)
3959 #define   SDVOC_HOTPLUG_INT_STATUS_I915         (1 << 7)
3960 #define   SDVOB_HOTPLUG_INT_STATUS_I915         (1 << 6)
3961 #define   HOTPLUG_INT_STATUS_G4X                (CRT_HOTPLUG_INT_STATUS | \
3962                                                  SDVOB_HOTPLUG_INT_STATUS_G4X | \
3963                                                  SDVOC_HOTPLUG_INT_STATUS_G4X | \
3964                                                  PORTB_HOTPLUG_INT_STATUS | \
3965                                                  PORTC_HOTPLUG_INT_STATUS | \
3966                                                  PORTD_HOTPLUG_INT_STATUS)
3967
3968 #define HOTPLUG_INT_STATUS_I915                 (CRT_HOTPLUG_INT_STATUS | \
3969                                                  SDVOB_HOTPLUG_INT_STATUS_I915 | \
3970                                                  SDVOC_HOTPLUG_INT_STATUS_I915 | \
3971                                                  PORTB_HOTPLUG_INT_STATUS | \
3972                                                  PORTC_HOTPLUG_INT_STATUS | \
3973                                                  PORTD_HOTPLUG_INT_STATUS)
3974
3975 /* SDVO and HDMI port control.
3976  * The same register may be used for SDVO or HDMI */
3977 #define _GEN3_SDVOB     0x61140
3978 #define _GEN3_SDVOC     0x61160
3979 #define GEN3_SDVOB      _MMIO(_GEN3_SDVOB)
3980 #define GEN3_SDVOC      _MMIO(_GEN3_SDVOC)
3981 #define GEN4_HDMIB      GEN3_SDVOB
3982 #define GEN4_HDMIC      GEN3_SDVOC
3983 #define VLV_HDMIB       _MMIO(VLV_DISPLAY_BASE + 0x61140)
3984 #define VLV_HDMIC       _MMIO(VLV_DISPLAY_BASE + 0x61160)
3985 #define CHV_HDMID       _MMIO(VLV_DISPLAY_BASE + 0x6116C)
3986 #define PCH_SDVOB       _MMIO(0xe1140)
3987 #define PCH_HDMIB       PCH_SDVOB
3988 #define PCH_HDMIC       _MMIO(0xe1150)
3989 #define PCH_HDMID       _MMIO(0xe1160)
3990
3991 #define PORT_DFT_I9XX                           _MMIO(0x61150)
3992 #define   DC_BALANCE_RESET                      (1 << 25)
3993 #define PORT_DFT2_G4X           _MMIO(dev_priv->info.display_mmio_offset + 0x61154)
3994 #define   DC_BALANCE_RESET_VLV                  (1 << 31)
3995 #define   PIPE_SCRAMBLE_RESET_MASK              ((1 << 14) | (0x3 << 0))
3996 #define   PIPE_C_SCRAMBLE_RESET                 (1 << 14) /* chv */
3997 #define   PIPE_B_SCRAMBLE_RESET                 (1 << 1)
3998 #define   PIPE_A_SCRAMBLE_RESET                 (1 << 0)
3999
4000 /* Gen 3 SDVO bits: */
4001 #define   SDVO_ENABLE                           (1 << 31)
4002 #define   SDVO_PIPE_SEL(pipe)                   ((pipe) << 30)
4003 #define   SDVO_PIPE_SEL_MASK                    (1 << 30)
4004 #define   SDVO_PIPE_B_SELECT                    (1 << 30)
4005 #define   SDVO_STALL_SELECT                     (1 << 29)
4006 #define   SDVO_INTERRUPT_ENABLE                 (1 << 26)
4007 /*
4008  * 915G/GM SDVO pixel multiplier.
4009  * Programmed value is multiplier - 1, up to 5x.
4010  * \sa DPLL_MD_UDI_MULTIPLIER_MASK
4011  */
4012 #define   SDVO_PORT_MULTIPLY_MASK               (7 << 23)
4013 #define   SDVO_PORT_MULTIPLY_SHIFT              23
4014 #define   SDVO_PHASE_SELECT_MASK                (15 << 19)
4015 #define   SDVO_PHASE_SELECT_DEFAULT             (6 << 19)
4016 #define   SDVO_CLOCK_OUTPUT_INVERT              (1 << 18)
4017 #define   SDVOC_GANG_MODE                       (1 << 16) /* Port C only */
4018 #define   SDVO_BORDER_ENABLE                    (1 << 7) /* SDVO only */
4019 #define   SDVOB_PCIE_CONCURRENCY                (1 << 3) /* Port B only */
4020 #define   SDVO_DETECTED                         (1 << 2)
4021 /* Bits to be preserved when writing */
4022 #define   SDVOB_PRESERVE_MASK ((1 << 17) | (1 << 16) | (1 << 14) | \
4023                                SDVO_INTERRUPT_ENABLE)
4024 #define   SDVOC_PRESERVE_MASK ((1 << 17) | SDVO_INTERRUPT_ENABLE)
4025
4026 /* Gen 4 SDVO/HDMI bits: */
4027 #define   SDVO_COLOR_FORMAT_8bpc                (0 << 26)
4028 #define   SDVO_COLOR_FORMAT_MASK                (7 << 26)
4029 #define   SDVO_ENCODING_SDVO                    (0 << 10)
4030 #define   SDVO_ENCODING_HDMI                    (2 << 10)
4031 #define   HDMI_MODE_SELECT_HDMI                 (1 << 9) /* HDMI only */
4032 #define   HDMI_MODE_SELECT_DVI                  (0 << 9) /* HDMI only */
4033 #define   HDMI_COLOR_RANGE_16_235               (1 << 8) /* HDMI only */
4034 #define   SDVO_AUDIO_ENABLE                     (1 << 6)
4035 /* VSYNC/HSYNC bits new with 965, default is to be set */
4036 #define   SDVO_VSYNC_ACTIVE_HIGH                (1 << 4)
4037 #define   SDVO_HSYNC_ACTIVE_HIGH                (1 << 3)
4038
4039 /* Gen 5 (IBX) SDVO/HDMI bits: */
4040 #define   HDMI_COLOR_FORMAT_12bpc               (3 << 26) /* HDMI only */
4041 #define   SDVOB_HOTPLUG_ENABLE                  (1 << 23) /* SDVO only */
4042
4043 /* Gen 6 (CPT) SDVO/HDMI bits: */
4044 #define   SDVO_PIPE_SEL_CPT(pipe)               ((pipe) << 29)
4045 #define   SDVO_PIPE_SEL_MASK_CPT                (3 << 29)
4046
4047 /* CHV SDVO/HDMI bits: */
4048 #define   SDVO_PIPE_SEL_CHV(pipe)               ((pipe) << 24)
4049 #define   SDVO_PIPE_SEL_MASK_CHV                (3 << 24)
4050
4051
4052 /* DVO port control */
4053 #define _DVOA                   0x61120
4054 #define DVOA                    _MMIO(_DVOA)
4055 #define _DVOB                   0x61140
4056 #define DVOB                    _MMIO(_DVOB)
4057 #define _DVOC                   0x61160
4058 #define DVOC                    _MMIO(_DVOC)
4059 #define   DVO_ENABLE                    (1 << 31)
4060 #define   DVO_PIPE_B_SELECT             (1 << 30)
4061 #define   DVO_PIPE_STALL_UNUSED         (0 << 28)
4062 #define   DVO_PIPE_STALL                (1 << 28)
4063 #define   DVO_PIPE_STALL_TV             (2 << 28)
4064 #define   DVO_PIPE_STALL_MASK           (3 << 28)
4065 #define   DVO_USE_VGA_SYNC              (1 << 15)
4066 #define   DVO_DATA_ORDER_I740           (0 << 14)
4067 #define   DVO_DATA_ORDER_FP             (1 << 14)
4068 #define   DVO_VSYNC_DISABLE             (1 << 11)
4069 #define   DVO_HSYNC_DISABLE             (1 << 10)
4070 #define   DVO_VSYNC_TRISTATE            (1 << 9)
4071 #define   DVO_HSYNC_TRISTATE            (1 << 8)
4072 #define   DVO_BORDER_ENABLE             (1 << 7)
4073 #define   DVO_DATA_ORDER_GBRG           (1 << 6)
4074 #define   DVO_DATA_ORDER_RGGB           (0 << 6)
4075 #define   DVO_DATA_ORDER_GBRG_ERRATA    (0 << 6)
4076 #define   DVO_DATA_ORDER_RGGB_ERRATA    (1 << 6)
4077 #define   DVO_VSYNC_ACTIVE_HIGH         (1 << 4)
4078 #define   DVO_HSYNC_ACTIVE_HIGH         (1 << 3)
4079 #define   DVO_BLANK_ACTIVE_HIGH         (1 << 2)
4080 #define   DVO_OUTPUT_CSTATE_PIXELS      (1 << 1)        /* SDG only */
4081 #define   DVO_OUTPUT_SOURCE_SIZE_PIXELS (1 << 0)        /* SDG only */
4082 #define   DVO_PRESERVE_MASK             (0x7<<24)
4083 #define DVOA_SRCDIM             _MMIO(0x61124)
4084 #define DVOB_SRCDIM             _MMIO(0x61144)
4085 #define DVOC_SRCDIM             _MMIO(0x61164)
4086 #define   DVO_SRCDIM_HORIZONTAL_SHIFT   12
4087 #define   DVO_SRCDIM_VERTICAL_SHIFT     0
4088
4089 /* LVDS port control */
4090 #define LVDS                    _MMIO(0x61180)
4091 /*
4092  * Enables the LVDS port.  This bit must be set before DPLLs are enabled, as
4093  * the DPLL semantics change when the LVDS is assigned to that pipe.
4094  */
4095 #define   LVDS_PORT_EN                  (1 << 31)
4096 /* Selects pipe B for LVDS data.  Must be set on pre-965. */
4097 #define   LVDS_PIPEB_SELECT             (1 << 30)
4098 #define   LVDS_PIPE_MASK                (1 << 30)
4099 #define   LVDS_PIPE(pipe)               ((pipe) << 30)
4100 /* LVDS dithering flag on 965/g4x platform */
4101 #define   LVDS_ENABLE_DITHER            (1 << 25)
4102 /* LVDS sync polarity flags. Set to invert (i.e. negative) */
4103 #define   LVDS_VSYNC_POLARITY           (1 << 21)
4104 #define   LVDS_HSYNC_POLARITY           (1 << 20)
4105
4106 /* Enable border for unscaled (or aspect-scaled) display */
4107 #define   LVDS_BORDER_ENABLE            (1 << 15)
4108 /*
4109  * Enables the A0-A2 data pairs and CLKA, containing 18 bits of color data per
4110  * pixel.
4111  */
4112 #define   LVDS_A0A2_CLKA_POWER_MASK     (3 << 8)
4113 #define   LVDS_A0A2_CLKA_POWER_DOWN     (0 << 8)
4114 #define   LVDS_A0A2_CLKA_POWER_UP       (3 << 8)
4115 /*
4116  * Controls the A3 data pair, which contains the additional LSBs for 24 bit
4117  * mode.  Only enabled if LVDS_A0A2_CLKA_POWER_UP also indicates it should be
4118  * on.
4119  */
4120 #define   LVDS_A3_POWER_MASK            (3 << 6)
4121 #define   LVDS_A3_POWER_DOWN            (0 << 6)
4122 #define   LVDS_A3_POWER_UP              (3 << 6)
4123 /*
4124  * Controls the CLKB pair.  This should only be set when LVDS_B0B3_POWER_UP
4125  * is set.
4126  */
4127 #define   LVDS_CLKB_POWER_MASK          (3 << 4)
4128 #define   LVDS_CLKB_POWER_DOWN          (0 << 4)
4129 #define   LVDS_CLKB_POWER_UP            (3 << 4)
4130 /*
4131  * Controls the B0-B3 data pairs.  This must be set to match the DPLL p2
4132  * setting for whether we are in dual-channel mode.  The B3 pair will
4133  * additionally only be powered up when LVDS_A3_POWER_UP is set.
4134  */
4135 #define   LVDS_B0B3_POWER_MASK          (3 << 2)
4136 #define   LVDS_B0B3_POWER_DOWN          (0 << 2)
4137 #define   LVDS_B0B3_POWER_UP            (3 << 2)
4138
4139 /* Video Data Island Packet control */
4140 #define VIDEO_DIP_DATA          _MMIO(0x61178)
4141 /* Read the description of VIDEO_DIP_DATA (before Haswell) or VIDEO_DIP_ECC
4142  * (Haswell and newer) to see which VIDEO_DIP_DATA byte corresponds to each byte
4143  * of the infoframe structure specified by CEA-861. */
4144 #define   VIDEO_DIP_DATA_SIZE   32
4145 #define   VIDEO_DIP_VSC_DATA_SIZE       36
4146 #define VIDEO_DIP_CTL           _MMIO(0x61170)
4147 /* Pre HSW: */
4148 #define   VIDEO_DIP_ENABLE              (1 << 31)
4149 #define   VIDEO_DIP_PORT(port)          ((port) << 29)
4150 #define   VIDEO_DIP_PORT_MASK           (3 << 29)
4151 #define   VIDEO_DIP_ENABLE_GCP          (1 << 25)
4152 #define   VIDEO_DIP_ENABLE_AVI          (1 << 21)
4153 #define   VIDEO_DIP_ENABLE_VENDOR       (2 << 21)
4154 #define   VIDEO_DIP_ENABLE_GAMUT        (4 << 21)
4155 #define   VIDEO_DIP_ENABLE_SPD          (8 << 21)
4156 #define   VIDEO_DIP_SELECT_AVI          (0 << 19)
4157 #define   VIDEO_DIP_SELECT_VENDOR       (1 << 19)
4158 #define   VIDEO_DIP_SELECT_SPD          (3 << 19)
4159 #define   VIDEO_DIP_SELECT_MASK         (3 << 19)
4160 #define   VIDEO_DIP_FREQ_ONCE           (0 << 16)
4161 #define   VIDEO_DIP_FREQ_VSYNC          (1 << 16)
4162 #define   VIDEO_DIP_FREQ_2VSYNC         (2 << 16)
4163 #define   VIDEO_DIP_FREQ_MASK           (3 << 16)
4164 /* HSW and later: */
4165 #define   VIDEO_DIP_ENABLE_VSC_HSW      (1 << 20)
4166 #define   VIDEO_DIP_ENABLE_GCP_HSW      (1 << 16)
4167 #define   VIDEO_DIP_ENABLE_AVI_HSW      (1 << 12)
4168 #define   VIDEO_DIP_ENABLE_VS_HSW       (1 << 8)
4169 #define   VIDEO_DIP_ENABLE_GMP_HSW      (1 << 4)
4170 #define   VIDEO_DIP_ENABLE_SPD_HSW      (1 << 0)
4171
4172 /* Panel power sequencing */
4173 #define PPS_BASE                        0x61200
4174 #define VLV_PPS_BASE                    (VLV_DISPLAY_BASE + PPS_BASE)
4175 #define PCH_PPS_BASE                    0xC7200
4176
4177 #define _MMIO_PPS(pps_idx, reg)         _MMIO(dev_priv->pps_mmio_base - \
4178                                               PPS_BASE + (reg) +        \
4179                                               (pps_idx) * 0x100)
4180
4181 #define _PP_STATUS                      0x61200
4182 #define PP_STATUS(pps_idx)              _MMIO_PPS(pps_idx, _PP_STATUS)
4183 #define   PP_ON                         (1 << 31)
4184 /*
4185  * Indicates that all dependencies of the panel are on:
4186  *
4187  * - PLL enabled
4188  * - pipe enabled
4189  * - LVDS/DVOB/DVOC on
4190  */
4191 #define   PP_READY                      (1 << 30)
4192 #define   PP_SEQUENCE_NONE              (0 << 28)
4193 #define   PP_SEQUENCE_POWER_UP          (1 << 28)
4194 #define   PP_SEQUENCE_POWER_DOWN        (2 << 28)
4195 #define   PP_SEQUENCE_MASK              (3 << 28)
4196 #define   PP_SEQUENCE_SHIFT             28
4197 #define   PP_CYCLE_DELAY_ACTIVE         (1 << 27)
4198 #define   PP_SEQUENCE_STATE_MASK        0x0000000f
4199 #define   PP_SEQUENCE_STATE_OFF_IDLE    (0x0 << 0)
4200 #define   PP_SEQUENCE_STATE_OFF_S0_1    (0x1 << 0)
4201 #define   PP_SEQUENCE_STATE_OFF_S0_2    (0x2 << 0)
4202 #define   PP_SEQUENCE_STATE_OFF_S0_3    (0x3 << 0)
4203 #define   PP_SEQUENCE_STATE_ON_IDLE     (0x8 << 0)
4204 #define   PP_SEQUENCE_STATE_ON_S1_0     (0x9 << 0)
4205 #define   PP_SEQUENCE_STATE_ON_S1_2     (0xa << 0)
4206 #define   PP_SEQUENCE_STATE_ON_S1_3     (0xb << 0)
4207 #define   PP_SEQUENCE_STATE_RESET       (0xf << 0)
4208
4209 #define _PP_CONTROL                     0x61204
4210 #define PP_CONTROL(pps_idx)             _MMIO_PPS(pps_idx, _PP_CONTROL)
4211 #define  PANEL_UNLOCK_REGS              (0xabcd << 16)
4212 #define  PANEL_UNLOCK_MASK              (0xffff << 16)
4213 #define  BXT_POWER_CYCLE_DELAY_MASK     0x1f0
4214 #define  BXT_POWER_CYCLE_DELAY_SHIFT    4
4215 #define  EDP_FORCE_VDD                  (1 << 3)
4216 #define  EDP_BLC_ENABLE                 (1 << 2)
4217 #define  PANEL_POWER_RESET              (1 << 1)
4218 #define  PANEL_POWER_OFF                (0 << 0)
4219 #define  PANEL_POWER_ON                 (1 << 0)
4220
4221 #define _PP_ON_DELAYS                   0x61208
4222 #define PP_ON_DELAYS(pps_idx)           _MMIO_PPS(pps_idx, _PP_ON_DELAYS)
4223 #define  PANEL_PORT_SELECT_SHIFT        30
4224 #define  PANEL_PORT_SELECT_MASK         (3 << 30)
4225 #define  PANEL_PORT_SELECT_LVDS         (0 << 30)
4226 #define  PANEL_PORT_SELECT_DPA          (1 << 30)
4227 #define  PANEL_PORT_SELECT_DPC          (2 << 30)
4228 #define  PANEL_PORT_SELECT_DPD          (3 << 30)
4229 #define  PANEL_PORT_SELECT_VLV(port)    ((port) << 30)
4230 #define  PANEL_POWER_UP_DELAY_MASK      0x1fff0000
4231 #define  PANEL_POWER_UP_DELAY_SHIFT     16
4232 #define  PANEL_LIGHT_ON_DELAY_MASK      0x1fff
4233 #define  PANEL_LIGHT_ON_DELAY_SHIFT     0
4234
4235 #define _PP_OFF_DELAYS                  0x6120C
4236 #define PP_OFF_DELAYS(pps_idx)          _MMIO_PPS(pps_idx, _PP_OFF_DELAYS)
4237 #define  PANEL_POWER_DOWN_DELAY_MASK    0x1fff0000
4238 #define  PANEL_POWER_DOWN_DELAY_SHIFT   16
4239 #define  PANEL_LIGHT_OFF_DELAY_MASK     0x1fff
4240 #define  PANEL_LIGHT_OFF_DELAY_SHIFT    0
4241
4242 #define _PP_DIVISOR                     0x61210
4243 #define PP_DIVISOR(pps_idx)             _MMIO_PPS(pps_idx, _PP_DIVISOR)
4244 #define  PP_REFERENCE_DIVIDER_MASK      0xffffff00
4245 #define  PP_REFERENCE_DIVIDER_SHIFT     8
4246 #define  PANEL_POWER_CYCLE_DELAY_MASK   0x1f
4247 #define  PANEL_POWER_CYCLE_DELAY_SHIFT  0
4248
4249 /* Panel fitting */
4250 #define PFIT_CONTROL    _MMIO(dev_priv->info.display_mmio_offset + 0x61230)
4251 #define   PFIT_ENABLE           (1 << 31)
4252 #define   PFIT_PIPE_MASK        (3 << 29)
4253 #define   PFIT_PIPE_SHIFT       29
4254 #define   VERT_INTERP_DISABLE   (0 << 10)
4255 #define   VERT_INTERP_BILINEAR  (1 << 10)
4256 #define   VERT_INTERP_MASK      (3 << 10)
4257 #define   VERT_AUTO_SCALE       (1 << 9)
4258 #define   HORIZ_INTERP_DISABLE  (0 << 6)
4259 #define   HORIZ_INTERP_BILINEAR (1 << 6)
4260 #define   HORIZ_INTERP_MASK     (3 << 6)
4261 #define   HORIZ_AUTO_SCALE      (1 << 5)
4262 #define   PANEL_8TO6_DITHER_ENABLE (1 << 3)
4263 #define   PFIT_FILTER_FUZZY     (0 << 24)
4264 #define   PFIT_SCALING_AUTO     (0 << 26)
4265 #define   PFIT_SCALING_PROGRAMMED (1 << 26)
4266 #define   PFIT_SCALING_PILLAR   (2 << 26)
4267 #define   PFIT_SCALING_LETTER   (3 << 26)
4268 #define PFIT_PGM_RATIOS _MMIO(dev_priv->info.display_mmio_offset + 0x61234)
4269 /* Pre-965 */
4270 #define         PFIT_VERT_SCALE_SHIFT           20
4271 #define         PFIT_VERT_SCALE_MASK            0xfff00000
4272 #define         PFIT_HORIZ_SCALE_SHIFT          4
4273 #define         PFIT_HORIZ_SCALE_MASK           0x0000fff0
4274 /* 965+ */
4275 #define         PFIT_VERT_SCALE_SHIFT_965       16
4276 #define         PFIT_VERT_SCALE_MASK_965        0x1fff0000
4277 #define         PFIT_HORIZ_SCALE_SHIFT_965      0
4278 #define         PFIT_HORIZ_SCALE_MASK_965       0x00001fff
4279
4280 #define PFIT_AUTO_RATIOS _MMIO(dev_priv->info.display_mmio_offset + 0x61238)
4281
4282 #define _VLV_BLC_PWM_CTL2_A (dev_priv->info.display_mmio_offset + 0x61250)
4283 #define _VLV_BLC_PWM_CTL2_B (dev_priv->info.display_mmio_offset + 0x61350)
4284 #define VLV_BLC_PWM_CTL2(pipe) _MMIO_PIPE(pipe, _VLV_BLC_PWM_CTL2_A, \
4285                                          _VLV_BLC_PWM_CTL2_B)
4286
4287 #define _VLV_BLC_PWM_CTL_A (dev_priv->info.display_mmio_offset + 0x61254)
4288 #define _VLV_BLC_PWM_CTL_B (dev_priv->info.display_mmio_offset + 0x61354)
4289 #define VLV_BLC_PWM_CTL(pipe) _MMIO_PIPE(pipe, _VLV_BLC_PWM_CTL_A, \
4290                                         _VLV_BLC_PWM_CTL_B)
4291
4292 #define _VLV_BLC_HIST_CTL_A (dev_priv->info.display_mmio_offset + 0x61260)
4293 #define _VLV_BLC_HIST_CTL_B (dev_priv->info.display_mmio_offset + 0x61360)
4294 #define VLV_BLC_HIST_CTL(pipe) _MMIO_PIPE(pipe, _VLV_BLC_HIST_CTL_A, \
4295                                          _VLV_BLC_HIST_CTL_B)
4296
4297 /* Backlight control */
4298 #define BLC_PWM_CTL2    _MMIO(dev_priv->info.display_mmio_offset + 0x61250) /* 965+ only */
4299 #define   BLM_PWM_ENABLE                (1 << 31)
4300 #define   BLM_COMBINATION_MODE          (1 << 30) /* gen4 only */
4301 #define   BLM_PIPE_SELECT               (1 << 29)
4302 #define   BLM_PIPE_SELECT_IVB           (3 << 29)
4303 #define   BLM_PIPE_A                    (0 << 29)
4304 #define   BLM_PIPE_B                    (1 << 29)
4305 #define   BLM_PIPE_C                    (2 << 29) /* ivb + */
4306 #define   BLM_TRANSCODER_A              BLM_PIPE_A /* hsw */
4307 #define   BLM_TRANSCODER_B              BLM_PIPE_B
4308 #define   BLM_TRANSCODER_C              BLM_PIPE_C
4309 #define   BLM_TRANSCODER_EDP            (3 << 29)
4310 #define   BLM_PIPE(pipe)                ((pipe) << 29)
4311 #define   BLM_POLARITY_I965             (1 << 28) /* gen4 only */
4312 #define   BLM_PHASE_IN_INTERUPT_STATUS  (1 << 26)
4313 #define   BLM_PHASE_IN_ENABLE           (1 << 25)
4314 #define   BLM_PHASE_IN_INTERUPT_ENABL   (1 << 24)
4315 #define   BLM_PHASE_IN_TIME_BASE_SHIFT  (16)
4316 #define   BLM_PHASE_IN_TIME_BASE_MASK   (0xff << 16)
4317 #define   BLM_PHASE_IN_COUNT_SHIFT      (8)
4318 #define   BLM_PHASE_IN_COUNT_MASK       (0xff << 8)
4319 #define   BLM_PHASE_IN_INCR_SHIFT       (0)
4320 #define   BLM_PHASE_IN_INCR_MASK        (0xff << 0)
4321 #define BLC_PWM_CTL     _MMIO(dev_priv->info.display_mmio_offset + 0x61254)
4322 /*
4323  * This is the most significant 15 bits of the number of backlight cycles in a
4324  * complete cycle of the modulated backlight control.
4325  *
4326  * The actual value is this field multiplied by two.
4327  */
4328 #define   BACKLIGHT_MODULATION_FREQ_SHIFT       (17)
4329 #define   BACKLIGHT_MODULATION_FREQ_MASK        (0x7fff << 17)
4330 #define   BLM_LEGACY_MODE                       (1 << 16) /* gen2 only */
4331 /*
4332  * This is the number of cycles out of the backlight modulation cycle for which
4333  * the backlight is on.
4334  *
4335  * This field must be no greater than the number of cycles in the complete
4336  * backlight modulation cycle.
4337  */
4338 #define   BACKLIGHT_DUTY_CYCLE_SHIFT            (0)
4339 #define   BACKLIGHT_DUTY_CYCLE_MASK             (0xffff)
4340 #define   BACKLIGHT_DUTY_CYCLE_MASK_PNV         (0xfffe)
4341 #define   BLM_POLARITY_PNV                      (1 << 0) /* pnv only */
4342
4343 #define BLC_HIST_CTL    _MMIO(dev_priv->info.display_mmio_offset + 0x61260)
4344 #define  BLM_HISTOGRAM_ENABLE                   (1 << 31)
4345
4346 /* New registers for PCH-split platforms. Safe where new bits show up, the
4347  * register layout machtes with gen4 BLC_PWM_CTL[12]. */
4348 #define BLC_PWM_CPU_CTL2        _MMIO(0x48250)
4349 #define BLC_PWM_CPU_CTL         _MMIO(0x48254)
4350
4351 #define HSW_BLC_PWM2_CTL        _MMIO(0x48350)
4352
4353 /* PCH CTL1 is totally different, all but the below bits are reserved. CTL2 is
4354  * like the normal CTL from gen4 and earlier. Hooray for confusing naming. */
4355 #define BLC_PWM_PCH_CTL1        _MMIO(0xc8250)
4356 #define   BLM_PCH_PWM_ENABLE                    (1 << 31)
4357 #define   BLM_PCH_OVERRIDE_ENABLE               (1 << 30)
4358 #define   BLM_PCH_POLARITY                      (1 << 29)
4359 #define BLC_PWM_PCH_CTL2        _MMIO(0xc8254)
4360
4361 #define UTIL_PIN_CTL            _MMIO(0x48400)
4362 #define   UTIL_PIN_ENABLE       (1 << 31)
4363
4364 #define   UTIL_PIN_PIPE(x)     ((x) << 29)
4365 #define   UTIL_PIN_PIPE_MASK   (3 << 29)
4366 #define   UTIL_PIN_MODE_PWM    (1 << 24)
4367 #define   UTIL_PIN_MODE_MASK   (0xf << 24)
4368 #define   UTIL_PIN_POLARITY    (1 << 22)
4369
4370 /* BXT backlight register definition. */
4371 #define _BXT_BLC_PWM_CTL1                       0xC8250
4372 #define   BXT_BLC_PWM_ENABLE                    (1 << 31)
4373 #define   BXT_BLC_PWM_POLARITY                  (1 << 29)
4374 #define _BXT_BLC_PWM_FREQ1                      0xC8254
4375 #define _BXT_BLC_PWM_DUTY1                      0xC8258
4376
4377 #define _BXT_BLC_PWM_CTL2                       0xC8350
4378 #define _BXT_BLC_PWM_FREQ2                      0xC8354
4379 #define _BXT_BLC_PWM_DUTY2                      0xC8358
4380
4381 #define BXT_BLC_PWM_CTL(controller)    _MMIO_PIPE(controller,           \
4382                                         _BXT_BLC_PWM_CTL1, _BXT_BLC_PWM_CTL2)
4383 #define BXT_BLC_PWM_FREQ(controller)   _MMIO_PIPE(controller, \
4384                                         _BXT_BLC_PWM_FREQ1, _BXT_BLC_PWM_FREQ2)
4385 #define BXT_BLC_PWM_DUTY(controller)   _MMIO_PIPE(controller, \
4386                                         _BXT_BLC_PWM_DUTY1, _BXT_BLC_PWM_DUTY2)
4387
4388 #define PCH_GTC_CTL             _MMIO(0xe7000)
4389 #define   PCH_GTC_ENABLE        (1 << 31)
4390
4391 /* TV port control */
4392 #define TV_CTL                  _MMIO(0x68000)
4393 /* Enables the TV encoder */
4394 # define TV_ENC_ENABLE                  (1 << 31)
4395 /* Sources the TV encoder input from pipe B instead of A. */
4396 # define TV_ENC_PIPEB_SELECT            (1 << 30)
4397 /* Outputs composite video (DAC A only) */
4398 # define TV_ENC_OUTPUT_COMPOSITE        (0 << 28)
4399 /* Outputs SVideo video (DAC B/C) */
4400 # define TV_ENC_OUTPUT_SVIDEO           (1 << 28)
4401 /* Outputs Component video (DAC A/B/C) */
4402 # define TV_ENC_OUTPUT_COMPONENT        (2 << 28)
4403 /* Outputs Composite and SVideo (DAC A/B/C) */
4404 # define TV_ENC_OUTPUT_SVIDEO_COMPOSITE (3 << 28)
4405 # define TV_TRILEVEL_SYNC               (1 << 21)
4406 /* Enables slow sync generation (945GM only) */
4407 # define TV_SLOW_SYNC                   (1 << 20)
4408 /* Selects 4x oversampling for 480i and 576p */
4409 # define TV_OVERSAMPLE_4X               (0 << 18)
4410 /* Selects 2x oversampling for 720p and 1080i */
4411 # define TV_OVERSAMPLE_2X               (1 << 18)
4412 /* Selects no oversampling for 1080p */
4413 # define TV_OVERSAMPLE_NONE             (2 << 18)
4414 /* Selects 8x oversampling */
4415 # define TV_OVERSAMPLE_8X               (3 << 18)
4416 /* Selects progressive mode rather than interlaced */
4417 # define TV_PROGRESSIVE                 (1 << 17)
4418 /* Sets the colorburst to PAL mode.  Required for non-M PAL modes. */
4419 # define TV_PAL_BURST                   (1 << 16)
4420 /* Field for setting delay of Y compared to C */
4421 # define TV_YC_SKEW_MASK                (7 << 12)
4422 /* Enables a fix for 480p/576p standard definition modes on the 915GM only */
4423 # define TV_ENC_SDP_FIX                 (1 << 11)
4424 /*
4425  * Enables a fix for the 915GM only.
4426  *
4427  * Not sure what it does.
4428  */
4429 # define TV_ENC_C0_FIX                  (1 << 10)
4430 /* Bits that must be preserved by software */
4431 # define TV_CTL_SAVE                    ((1 << 11) | (3 << 9) | (7 << 6) | 0xf)
4432 # define TV_FUSE_STATE_MASK             (3 << 4)
4433 /* Read-only state that reports all features enabled */
4434 # define TV_FUSE_STATE_ENABLED          (0 << 4)
4435 /* Read-only state that reports that Macrovision is disabled in hardware*/
4436 # define TV_FUSE_STATE_NO_MACROVISION   (1 << 4)
4437 /* Read-only state that reports that TV-out is disabled in hardware. */
4438 # define TV_FUSE_STATE_DISABLED         (2 << 4)
4439 /* Normal operation */
4440 # define TV_TEST_MODE_NORMAL            (0 << 0)
4441 /* Encoder test pattern 1 - combo pattern */
4442 # define TV_TEST_MODE_PATTERN_1         (1 << 0)
4443 /* Encoder test pattern 2 - full screen vertical 75% color bars */
4444 # define TV_TEST_MODE_PATTERN_2         (2 << 0)
4445 /* Encoder test pattern 3 - full screen horizontal 75% color bars */
4446 # define TV_TEST_MODE_PATTERN_3         (3 << 0)
4447 /* Encoder test pattern 4 - random noise */
4448 # define TV_TEST_MODE_PATTERN_4         (4 << 0)
4449 /* Encoder test pattern 5 - linear color ramps */
4450 # define TV_TEST_MODE_PATTERN_5         (5 << 0)
4451 /*
4452  * This test mode forces the DACs to 50% of full output.
4453  *
4454  * This is used for load detection in combination with TVDAC_SENSE_MASK
4455  */
4456 # define TV_TEST_MODE_MONITOR_DETECT    (7 << 0)
4457 # define TV_TEST_MODE_MASK              (7 << 0)
4458
4459 #define TV_DAC                  _MMIO(0x68004)
4460 # define TV_DAC_SAVE            0x00ffff00
4461 /*
4462  * Reports that DAC state change logic has reported change (RO).
4463  *
4464  * This gets cleared when TV_DAC_STATE_EN is cleared
4465 */
4466 # define TVDAC_STATE_CHG                (1 << 31)
4467 # define TVDAC_SENSE_MASK               (7 << 28)
4468 /* Reports that DAC A voltage is above the detect threshold */
4469 # define TVDAC_A_SENSE                  (1 << 30)
4470 /* Reports that DAC B voltage is above the detect threshold */
4471 # define TVDAC_B_SENSE                  (1 << 29)
4472 /* Reports that DAC C voltage is above the detect threshold */
4473 # define TVDAC_C_SENSE                  (1 << 28)
4474 /*
4475  * Enables DAC state detection logic, for load-based TV detection.
4476  *
4477  * The PLL of the chosen pipe (in TV_CTL) must be running, and the encoder set
4478  * to off, for load detection to work.
4479  */
4480 # define TVDAC_STATE_CHG_EN             (1 << 27)
4481 /* Sets the DAC A sense value to high */
4482 # define TVDAC_A_SENSE_CTL              (1 << 26)
4483 /* Sets the DAC B sense value to high */
4484 # define TVDAC_B_SENSE_CTL              (1 << 25)
4485 /* Sets the DAC C sense value to high */
4486 # define TVDAC_C_SENSE_CTL              (1 << 24)
4487 /* Overrides the ENC_ENABLE and DAC voltage levels */
4488 # define DAC_CTL_OVERRIDE               (1 << 7)
4489 /* Sets the slew rate.  Must be preserved in software */
4490 # define ENC_TVDAC_SLEW_FAST            (1 << 6)
4491 # define DAC_A_1_3_V                    (0 << 4)
4492 # define DAC_A_1_1_V                    (1 << 4)
4493 # define DAC_A_0_7_V                    (2 << 4)
4494 # define DAC_A_MASK                     (3 << 4)
4495 # define DAC_B_1_3_V                    (0 << 2)
4496 # define DAC_B_1_1_V                    (1 << 2)
4497 # define DAC_B_0_7_V                    (2 << 2)
4498 # define DAC_B_MASK                     (3 << 2)
4499 # define DAC_C_1_3_V                    (0 << 0)
4500 # define DAC_C_1_1_V                    (1 << 0)
4501 # define DAC_C_0_7_V                    (2 << 0)
4502 # define DAC_C_MASK                     (3 << 0)
4503
4504 /*
4505  * CSC coefficients are stored in a floating point format with 9 bits of
4506  * mantissa and 2 or 3 bits of exponent.  The exponent is represented as 2**-n,
4507  * where 2-bit exponents are unsigned n, and 3-bit exponents are signed n with
4508  * -1 (0x3) being the only legal negative value.
4509  */
4510 #define TV_CSC_Y                _MMIO(0x68010)
4511 # define TV_RY_MASK                     0x07ff0000
4512 # define TV_RY_SHIFT                    16
4513 # define TV_GY_MASK                     0x00000fff
4514 # define TV_GY_SHIFT                    0
4515
4516 #define TV_CSC_Y2               _MMIO(0x68014)
4517 # define TV_BY_MASK                     0x07ff0000
4518 # define TV_BY_SHIFT                    16
4519 /*
4520  * Y attenuation for component video.
4521  *
4522  * Stored in 1.9 fixed point.
4523  */
4524 # define TV_AY_MASK                     0x000003ff
4525 # define TV_AY_SHIFT                    0
4526
4527 #define TV_CSC_U                _MMIO(0x68018)
4528 # define TV_RU_MASK                     0x07ff0000
4529 # define TV_RU_SHIFT                    16
4530 # define TV_GU_MASK                     0x000007ff
4531 # define TV_GU_SHIFT                    0
4532
4533 #define TV_CSC_U2               _MMIO(0x6801c)
4534 # define TV_BU_MASK                     0x07ff0000
4535 # define TV_BU_SHIFT                    16
4536 /*
4537  * U attenuation for component video.
4538  *
4539  * Stored in 1.9 fixed point.
4540  */
4541 # define TV_AU_MASK                     0x000003ff
4542 # define TV_AU_SHIFT                    0
4543
4544 #define TV_CSC_V                _MMIO(0x68020)
4545 # define TV_RV_MASK                     0x0fff0000
4546 # define TV_RV_SHIFT                    16
4547 # define TV_GV_MASK                     0x000007ff
4548 # define TV_GV_SHIFT                    0
4549
4550 #define TV_CSC_V2               _MMIO(0x68024)
4551 # define TV_BV_MASK                     0x07ff0000
4552 # define TV_BV_SHIFT                    16
4553 /*
4554  * V attenuation for component video.
4555  *
4556  * Stored in 1.9 fixed point.
4557  */
4558 # define TV_AV_MASK                     0x000007ff
4559 # define TV_AV_SHIFT                    0
4560
4561 #define TV_CLR_KNOBS            _MMIO(0x68028)
4562 /* 2s-complement brightness adjustment */
4563 # define TV_BRIGHTNESS_MASK             0xff000000
4564 # define TV_BRIGHTNESS_SHIFT            24
4565 /* Contrast adjustment, as a 2.6 unsigned floating point number */
4566 # define TV_CONTRAST_MASK               0x00ff0000
4567 # define TV_CONTRAST_SHIFT              16
4568 /* Saturation adjustment, as a 2.6 unsigned floating point number */
4569 # define TV_SATURATION_MASK             0x0000ff00
4570 # define TV_SATURATION_SHIFT            8
4571 /* Hue adjustment, as an integer phase angle in degrees */
4572 # define TV_HUE_MASK                    0x000000ff
4573 # define TV_HUE_SHIFT                   0
4574
4575 #define TV_CLR_LEVEL            _MMIO(0x6802c)
4576 /* Controls the DAC level for black */
4577 # define TV_BLACK_LEVEL_MASK            0x01ff0000
4578 # define TV_BLACK_LEVEL_SHIFT           16
4579 /* Controls the DAC level for blanking */
4580 # define TV_BLANK_LEVEL_MASK            0x000001ff
4581 # define TV_BLANK_LEVEL_SHIFT           0
4582
4583 #define TV_H_CTL_1              _MMIO(0x68030)
4584 /* Number of pixels in the hsync. */
4585 # define TV_HSYNC_END_MASK              0x1fff0000
4586 # define TV_HSYNC_END_SHIFT             16
4587 /* Total number of pixels minus one in the line (display and blanking). */
4588 # define TV_HTOTAL_MASK                 0x00001fff
4589 # define TV_HTOTAL_SHIFT                0
4590
4591 #define TV_H_CTL_2              _MMIO(0x68034)
4592 /* Enables the colorburst (needed for non-component color) */
4593 # define TV_BURST_ENA                   (1 << 31)
4594 /* Offset of the colorburst from the start of hsync, in pixels minus one. */
4595 # define TV_HBURST_START_SHIFT          16
4596 # define TV_HBURST_START_MASK           0x1fff0000
4597 /* Length of the colorburst */
4598 # define TV_HBURST_LEN_SHIFT            0
4599 # define TV_HBURST_LEN_MASK             0x0001fff
4600
4601 #define TV_H_CTL_3              _MMIO(0x68038)
4602 /* End of hblank, measured in pixels minus one from start of hsync */
4603 # define TV_HBLANK_END_SHIFT            16
4604 # define TV_HBLANK_END_MASK             0x1fff0000
4605 /* Start of hblank, measured in pixels minus one from start of hsync */
4606 # define TV_HBLANK_START_SHIFT          0
4607 # define TV_HBLANK_START_MASK           0x0001fff
4608
4609 #define TV_V_CTL_1              _MMIO(0x6803c)
4610 /* XXX */
4611 # define TV_NBR_END_SHIFT               16
4612 # define TV_NBR_END_MASK                0x07ff0000
4613 /* XXX */
4614 # define TV_VI_END_F1_SHIFT             8
4615 # define TV_VI_END_F1_MASK              0x00003f00
4616 /* XXX */
4617 # define TV_VI_END_F2_SHIFT             0
4618 # define TV_VI_END_F2_MASK              0x0000003f
4619
4620 #define TV_V_CTL_2              _MMIO(0x68040)
4621 /* Length of vsync, in half lines */
4622 # define TV_VSYNC_LEN_MASK              0x07ff0000
4623 # define TV_VSYNC_LEN_SHIFT             16
4624 /* Offset of the start of vsync in field 1, measured in one less than the
4625  * number of half lines.
4626  */
4627 # define TV_VSYNC_START_F1_MASK         0x00007f00
4628 # define TV_VSYNC_START_F1_SHIFT        8
4629 /*
4630  * Offset of the start of vsync in field 2, measured in one less than the
4631  * number of half lines.
4632  */
4633 # define TV_VSYNC_START_F2_MASK         0x0000007f
4634 # define TV_VSYNC_START_F2_SHIFT        0
4635
4636 #define TV_V_CTL_3              _MMIO(0x68044)
4637 /* Enables generation of the equalization signal */
4638 # define TV_EQUAL_ENA                   (1 << 31)
4639 /* Length of vsync, in half lines */
4640 # define TV_VEQ_LEN_MASK                0x007f0000
4641 # define TV_VEQ_LEN_SHIFT               16
4642 /* Offset of the start of equalization in field 1, measured in one less than
4643  * the number of half lines.
4644  */
4645 # define TV_VEQ_START_F1_MASK           0x0007f00
4646 # define TV_VEQ_START_F1_SHIFT          8
4647 /*
4648  * Offset of the start of equalization in field 2, measured in one less than
4649  * the number of half lines.
4650  */
4651 # define TV_VEQ_START_F2_MASK           0x000007f
4652 # define TV_VEQ_START_F2_SHIFT          0
4653
4654 #define TV_V_CTL_4              _MMIO(0x68048)
4655 /*
4656  * Offset to start of vertical colorburst, measured in one less than the
4657  * number of lines from vertical start.
4658  */
4659 # define TV_VBURST_START_F1_MASK        0x003f0000
4660 # define TV_VBURST_START_F1_SHIFT       16
4661 /*
4662  * Offset to the end of vertical colorburst, measured in one less than the
4663  * number of lines from the start of NBR.
4664  */
4665 # define TV_VBURST_END_F1_MASK          0x000000ff
4666 # define TV_VBURST_END_F1_SHIFT         0
4667
4668 #define TV_V_CTL_5              _MMIO(0x6804c)
4669 /*
4670  * Offset to start of vertical colorburst, measured in one less than the
4671  * number of lines from vertical start.
4672  */
4673 # define TV_VBURST_START_F2_MASK        0x003f0000
4674 # define TV_VBURST_START_F2_SHIFT       16
4675 /*
4676  * Offset to the end of vertical colorburst, measured in one less than the
4677  * number of lines from the start of NBR.
4678  */
4679 # define TV_VBURST_END_F2_MASK          0x000000ff
4680 # define TV_VBURST_END_F2_SHIFT         0
4681
4682 #define TV_V_CTL_6              _MMIO(0x68050)
4683 /*
4684  * Offset to start of vertical colorburst, measured in one less than the
4685  * number of lines from vertical start.
4686  */
4687 # define TV_VBURST_START_F3_MASK        0x003f0000
4688 # define TV_VBURST_START_F3_SHIFT       16
4689 /*
4690  * Offset to the end of vertical colorburst, measured in one less than the
4691  * number of lines from the start of NBR.
4692  */
4693 # define TV_VBURST_END_F3_MASK          0x000000ff
4694 # define TV_VBURST_END_F3_SHIFT         0
4695
4696 #define TV_V_CTL_7              _MMIO(0x68054)
4697 /*
4698  * Offset to start of vertical colorburst, measured in one less than the
4699  * number of lines from vertical start.
4700  */
4701 # define TV_VBURST_START_F4_MASK        0x003f0000
4702 # define TV_VBURST_START_F4_SHIFT       16
4703 /*
4704  * Offset to the end of vertical colorburst, measured in one less than the
4705  * number of lines from the start of NBR.
4706  */
4707 # define TV_VBURST_END_F4_MASK          0x000000ff
4708 # define TV_VBURST_END_F4_SHIFT         0
4709
4710 #define TV_SC_CTL_1             _MMIO(0x68060)
4711 /* Turns on the first subcarrier phase generation DDA */
4712 # define TV_SC_DDA1_EN                  (1 << 31)
4713 /* Turns on the first subcarrier phase generation DDA */
4714 # define TV_SC_DDA2_EN                  (1 << 30)
4715 /* Turns on the first subcarrier phase generation DDA */
4716 # define TV_SC_DDA3_EN                  (1 << 29)
4717 /* Sets the subcarrier DDA to reset frequency every other field */
4718 # define TV_SC_RESET_EVERY_2            (0 << 24)
4719 /* Sets the subcarrier DDA to reset frequency every fourth field */
4720 # define TV_SC_RESET_EVERY_4            (1 << 24)
4721 /* Sets the subcarrier DDA to reset frequency every eighth field */
4722 # define TV_SC_RESET_EVERY_8            (2 << 24)
4723 /* Sets the subcarrier DDA to never reset the frequency */
4724 # define TV_SC_RESET_NEVER              (3 << 24)
4725 /* Sets the peak amplitude of the colorburst.*/
4726 # define TV_BURST_LEVEL_MASK            0x00ff0000
4727 # define TV_BURST_LEVEL_SHIFT           16
4728 /* Sets the increment of the first subcarrier phase generation DDA */
4729 # define TV_SCDDA1_INC_MASK             0x00000fff
4730 # define TV_SCDDA1_INC_SHIFT            0
4731
4732 #define TV_SC_CTL_2             _MMIO(0x68064)
4733 /* Sets the rollover for the second subcarrier phase generation DDA */
4734 # define TV_SCDDA2_SIZE_MASK            0x7fff0000
4735 # define TV_SCDDA2_SIZE_SHIFT           16
4736 /* Sets the increent of the second subcarrier phase generation DDA */
4737 # define TV_SCDDA2_INC_MASK             0x00007fff
4738 # define TV_SCDDA2_INC_SHIFT            0
4739
4740 #define TV_SC_CTL_3             _MMIO(0x68068)
4741 /* Sets the rollover for the third subcarrier phase generation DDA */
4742 # define TV_SCDDA3_SIZE_MASK            0x7fff0000
4743 # define TV_SCDDA3_SIZE_SHIFT           16
4744 /* Sets the increent of the third subcarrier phase generation DDA */
4745 # define TV_SCDDA3_INC_MASK             0x00007fff
4746 # define TV_SCDDA3_INC_SHIFT            0
4747
4748 #define TV_WIN_POS              _MMIO(0x68070)
4749 /* X coordinate of the display from the start of horizontal active */
4750 # define TV_XPOS_MASK                   0x1fff0000
4751 # define TV_XPOS_SHIFT                  16
4752 /* Y coordinate of the display from the start of vertical active (NBR) */
4753 # define TV_YPOS_MASK                   0x00000fff
4754 # define TV_YPOS_SHIFT                  0
4755
4756 #define TV_WIN_SIZE             _MMIO(0x68074)
4757 /* Horizontal size of the display window, measured in pixels*/
4758 # define TV_XSIZE_MASK                  0x1fff0000
4759 # define TV_XSIZE_SHIFT                 16
4760 /*
4761  * Vertical size of the display window, measured in pixels.
4762  *
4763  * Must be even for interlaced modes.
4764  */
4765 # define TV_YSIZE_MASK                  0x00000fff
4766 # define TV_YSIZE_SHIFT                 0
4767
4768 #define TV_FILTER_CTL_1         _MMIO(0x68080)
4769 /*
4770  * Enables automatic scaling calculation.
4771  *
4772  * If set, the rest of the registers are ignored, and the calculated values can
4773  * be read back from the register.
4774  */
4775 # define TV_AUTO_SCALE                  (1 << 31)
4776 /*
4777  * Disables the vertical filter.
4778  *
4779  * This is required on modes more than 1024 pixels wide */
4780 # define TV_V_FILTER_BYPASS             (1 << 29)
4781 /* Enables adaptive vertical filtering */
4782 # define TV_VADAPT                      (1 << 28)
4783 # define TV_VADAPT_MODE_MASK            (3 << 26)
4784 /* Selects the least adaptive vertical filtering mode */
4785 # define TV_VADAPT_MODE_LEAST           (0 << 26)
4786 /* Selects the moderately adaptive vertical filtering mode */
4787 # define TV_VADAPT_MODE_MODERATE        (1 << 26)
4788 /* Selects the most adaptive vertical filtering mode */
4789 # define TV_VADAPT_MODE_MOST            (3 << 26)
4790 /*
4791  * Sets the horizontal scaling factor.
4792  *
4793  * This should be the fractional part of the horizontal scaling factor divided
4794  * by the oversampling rate.  TV_HSCALE should be less than 1, and set to:
4795  *
4796  * (src width - 1) / ((oversample * dest width) - 1)
4797  */
4798 # define TV_HSCALE_FRAC_MASK            0x00003fff
4799 # define TV_HSCALE_FRAC_SHIFT           0
4800
4801 #define TV_FILTER_CTL_2         _MMIO(0x68084)
4802 /*
4803  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
4804  *
4805  * TV_VSCALE should be (src height - 1) / ((interlace * dest height) - 1)
4806  */
4807 # define TV_VSCALE_INT_MASK             0x00038000
4808 # define TV_VSCALE_INT_SHIFT            15
4809 /*
4810  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
4811  *
4812  * \sa TV_VSCALE_INT_MASK
4813  */
4814 # define TV_VSCALE_FRAC_MASK            0x00007fff
4815 # define TV_VSCALE_FRAC_SHIFT           0
4816
4817 #define TV_FILTER_CTL_3         _MMIO(0x68088)
4818 /*
4819  * Sets the integer part of the 3.15 fixed-point vertical scaling factor.
4820  *
4821  * TV_VSCALE should be (src height - 1) / (1/4 * (dest height - 1))
4822  *
4823  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
4824  */
4825 # define TV_VSCALE_IP_INT_MASK          0x00038000
4826 # define TV_VSCALE_IP_INT_SHIFT         15
4827 /*
4828  * Sets the fractional part of the 3.15 fixed-point vertical scaling factor.
4829  *
4830  * For progressive modes, TV_VSCALE_IP_INT should be set to zeroes.
4831  *
4832  * \sa TV_VSCALE_IP_INT_MASK
4833  */
4834 # define TV_VSCALE_IP_FRAC_MASK         0x00007fff
4835 # define TV_VSCALE_IP_FRAC_SHIFT                0
4836
4837 #define TV_CC_CONTROL           _MMIO(0x68090)
4838 # define TV_CC_ENABLE                   (1 << 31)
4839 /*
4840  * Specifies which field to send the CC data in.
4841  *
4842  * CC data is usually sent in field 0.
4843  */
4844 # define TV_CC_FID_MASK                 (1 << 27)
4845 # define TV_CC_FID_SHIFT                27
4846 /* Sets the horizontal position of the CC data.  Usually 135. */
4847 # define TV_CC_HOFF_MASK                0x03ff0000
4848 # define TV_CC_HOFF_SHIFT               16
4849 /* Sets the vertical position of the CC data.  Usually 21 */
4850 # define TV_CC_LINE_MASK                0x0000003f
4851 # define TV_CC_LINE_SHIFT               0
4852
4853 #define TV_CC_DATA              _MMIO(0x68094)
4854 # define TV_CC_RDY                      (1 << 31)
4855 /* Second word of CC data to be transmitted. */
4856 # define TV_CC_DATA_2_MASK              0x007f0000
4857 # define TV_CC_DATA_2_SHIFT             16
4858 /* First word of CC data to be transmitted. */
4859 # define TV_CC_DATA_1_MASK              0x0000007f
4860 # define TV_CC_DATA_1_SHIFT             0
4861
4862 #define TV_H_LUMA(i)            _MMIO(0x68100 + (i) * 4) /* 60 registers */
4863 #define TV_H_CHROMA(i)          _MMIO(0x68200 + (i) * 4) /* 60 registers */
4864 #define TV_V_LUMA(i)            _MMIO(0x68300 + (i) * 4) /* 43 registers */
4865 #define TV_V_CHROMA(i)          _MMIO(0x68400 + (i) * 4) /* 43 registers */
4866
4867 /* Display Port */
4868 #define DP_A                    _MMIO(0x64000) /* eDP */
4869 #define DP_B                    _MMIO(0x64100)
4870 #define DP_C                    _MMIO(0x64200)
4871 #define DP_D                    _MMIO(0x64300)
4872
4873 #define VLV_DP_B                _MMIO(VLV_DISPLAY_BASE + 0x64100)
4874 #define VLV_DP_C                _MMIO(VLV_DISPLAY_BASE + 0x64200)
4875 #define CHV_DP_D                _MMIO(VLV_DISPLAY_BASE + 0x64300)
4876
4877 #define   DP_PORT_EN                    (1 << 31)
4878 #define   DP_PIPEB_SELECT               (1 << 30)
4879 #define   DP_PIPE_MASK                  (1 << 30)
4880 #define   DP_PIPE_SELECT_CHV(pipe)      ((pipe) << 16)
4881 #define   DP_PIPE_MASK_CHV              (3 << 16)
4882
4883 /* Link training mode - select a suitable mode for each stage */
4884 #define   DP_LINK_TRAIN_PAT_1           (0 << 28)
4885 #define   DP_LINK_TRAIN_PAT_2           (1 << 28)
4886 #define   DP_LINK_TRAIN_PAT_IDLE        (2 << 28)
4887 #define   DP_LINK_TRAIN_OFF             (3 << 28)
4888 #define   DP_LINK_TRAIN_MASK            (3 << 28)
4889 #define   DP_LINK_TRAIN_SHIFT           28
4890 #define   DP_LINK_TRAIN_PAT_3_CHV       (1 << 14)
4891 #define   DP_LINK_TRAIN_MASK_CHV        ((3 << 28)|(1<<14))
4892
4893 /* CPT Link training mode */
4894 #define   DP_LINK_TRAIN_PAT_1_CPT       (0 << 8)
4895 #define   DP_LINK_TRAIN_PAT_2_CPT       (1 << 8)
4896 #define   DP_LINK_TRAIN_PAT_IDLE_CPT    (2 << 8)
4897 #define   DP_LINK_TRAIN_OFF_CPT         (3 << 8)
4898 #define   DP_LINK_TRAIN_MASK_CPT        (7 << 8)
4899 #define   DP_LINK_TRAIN_SHIFT_CPT       8
4900
4901 /* Signal voltages. These are mostly controlled by the other end */
4902 #define   DP_VOLTAGE_0_4                (0 << 25)
4903 #define   DP_VOLTAGE_0_6                (1 << 25)
4904 #define   DP_VOLTAGE_0_8                (2 << 25)
4905 #define   DP_VOLTAGE_1_2                (3 << 25)
4906 #define   DP_VOLTAGE_MASK               (7 << 25)
4907 #define   DP_VOLTAGE_SHIFT              25
4908
4909 /* Signal pre-emphasis levels, like voltages, the other end tells us what
4910  * they want
4911  */
4912 #define   DP_PRE_EMPHASIS_0             (0 << 22)
4913 #define   DP_PRE_EMPHASIS_3_5           (1 << 22)
4914 #define   DP_PRE_EMPHASIS_6             (2 << 22)
4915 #define   DP_PRE_EMPHASIS_9_5           (3 << 22)
4916 #define   DP_PRE_EMPHASIS_MASK          (7 << 22)
4917 #define   DP_PRE_EMPHASIS_SHIFT         22
4918
4919 /* How many wires to use. I guess 3 was too hard */
4920 #define   DP_PORT_WIDTH(width)          (((width) - 1) << 19)
4921 #define   DP_PORT_WIDTH_MASK            (7 << 19)
4922 #define   DP_PORT_WIDTH_SHIFT           19
4923
4924 /* Mystic DPCD version 1.1 special mode */
4925 #define   DP_ENHANCED_FRAMING           (1 << 18)
4926
4927 /* eDP */
4928 #define   DP_PLL_FREQ_270MHZ            (0 << 16)
4929 #define   DP_PLL_FREQ_162MHZ            (1 << 16)
4930 #define   DP_PLL_FREQ_MASK              (3 << 16)
4931
4932 /* locked once port is enabled */
4933 #define   DP_PORT_REVERSAL              (1 << 15)
4934
4935 /* eDP */
4936 #define   DP_PLL_ENABLE                 (1 << 14)
4937
4938 /* sends the clock on lane 15 of the PEG for debug */
4939 #define   DP_CLOCK_OUTPUT_ENABLE        (1 << 13)
4940
4941 #define   DP_SCRAMBLING_DISABLE         (1 << 12)
4942 #define   DP_SCRAMBLING_DISABLE_IRONLAKE        (1 << 7)
4943
4944 /* limit RGB values to avoid confusing TVs */
4945 #define   DP_COLOR_RANGE_16_235         (1 << 8)
4946
4947 /* Turn on the audio link */
4948 #define   DP_AUDIO_OUTPUT_ENABLE        (1 << 6)
4949
4950 /* vs and hs sync polarity */
4951 #define   DP_SYNC_VS_HIGH               (1 << 4)
4952 #define   DP_SYNC_HS_HIGH               (1 << 3)
4953
4954 /* A fantasy */
4955 #define   DP_DETECTED                   (1 << 2)
4956
4957 /* The aux channel provides a way to talk to the
4958  * signal sink for DDC etc. Max packet size supported
4959  * is 20 bytes in each direction, hence the 5 fixed
4960  * data registers
4961  */
4962 #define _DPA_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64010)
4963 #define _DPA_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64014)
4964 #define _DPA_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64018)
4965 #define _DPA_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6401c)
4966 #define _DPA_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64020)
4967 #define _DPA_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64024)
4968
4969 #define _DPB_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64110)
4970 #define _DPB_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64114)
4971 #define _DPB_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64118)
4972 #define _DPB_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6411c)
4973 #define _DPB_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64120)
4974 #define _DPB_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64124)
4975
4976 #define _DPC_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64210)
4977 #define _DPC_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64214)
4978 #define _DPC_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64218)
4979 #define _DPC_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6421c)
4980 #define _DPC_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64220)
4981 #define _DPC_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64224)
4982
4983 #define _DPD_AUX_CH_CTL         (dev_priv->info.display_mmio_offset + 0x64310)
4984 #define _DPD_AUX_CH_DATA1       (dev_priv->info.display_mmio_offset + 0x64314)
4985 #define _DPD_AUX_CH_DATA2       (dev_priv->info.display_mmio_offset + 0x64318)
4986 #define _DPD_AUX_CH_DATA3       (dev_priv->info.display_mmio_offset + 0x6431c)
4987 #define _DPD_AUX_CH_DATA4       (dev_priv->info.display_mmio_offset + 0x64320)
4988 #define _DPD_AUX_CH_DATA5       (dev_priv->info.display_mmio_offset + 0x64324)
4989
4990 #define DP_AUX_CH_CTL(port)     _MMIO_PORT(port, _DPA_AUX_CH_CTL, _DPB_AUX_CH_CTL)
4991 #define DP_AUX_CH_DATA(port, i) _MMIO(_PORT(port, _DPA_AUX_CH_DATA1, _DPB_AUX_CH_DATA1) + (i) * 4) /* 5 registers */
4992
4993 #define   DP_AUX_CH_CTL_SEND_BUSY           (1 << 31)
4994 #define   DP_AUX_CH_CTL_DONE                (1 << 30)
4995 #define   DP_AUX_CH_CTL_INTERRUPT           (1 << 29)
4996 #define   DP_AUX_CH_CTL_TIME_OUT_ERROR      (1 << 28)
4997 #define   DP_AUX_CH_CTL_TIME_OUT_400us      (0 << 26)
4998 #define   DP_AUX_CH_CTL_TIME_OUT_600us      (1 << 26)
4999 #define   DP_AUX_CH_CTL_TIME_OUT_800us      (2 << 26)
5000 #define   DP_AUX_CH_CTL_TIME_OUT_1600us     (3 << 26)
5001 #define   DP_AUX_CH_CTL_TIME_OUT_MASK       (3 << 26)
5002 #define   DP_AUX_CH_CTL_RECEIVE_ERROR       (1 << 25)
5003 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_MASK    (0x1f << 20)
5004 #define   DP_AUX_CH_CTL_MESSAGE_SIZE_SHIFT   20
5005 #define   DP_AUX_CH_CTL_PRECHARGE_2US_MASK   (0xf << 16)
5006 #define   DP_AUX_CH_CTL_PRECHARGE_2US_SHIFT  16
5007 #define   DP_AUX_CH_CTL_AUX_AKSV_SELECT     (1 << 15)
5008 #define   DP_AUX_CH_CTL_MANCHESTER_TEST     (1 << 14)
5009 #define   DP_AUX_CH_CTL_SYNC_TEST           (1 << 13)
5010 #define   DP_AUX_CH_CTL_DEGLITCH_TEST       (1 << 12)
5011 #define   DP_AUX_CH_CTL_PRECHARGE_TEST      (1 << 11)
5012 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_MASK    (0x7ff)
5013 #define   DP_AUX_CH_CTL_BIT_CLOCK_2X_SHIFT   0
5014 #define   DP_AUX_CH_CTL_PSR_DATA_AUX_REG_SKL    (1 << 14)
5015 #define   DP_AUX_CH_CTL_FS_DATA_AUX_REG_SKL     (1 << 13)
5016 #define   DP_AUX_CH_CTL_GTC_DATA_AUX_REG_SKL    (1 << 12)
5017 #define   DP_AUX_CH_CTL_FW_SYNC_PULSE_SKL_MASK (0x1f << 5)
5018 #define   DP_AUX_CH_CTL_FW_SYNC_PULSE_SKL(c) (((c) - 1) << 5)
5019 #define   DP_AUX_CH_CTL_SYNC_PULSE_SKL(c)   ((c) - 1)
5020
5021 /*
5022  * Computing GMCH M and N values for the Display Port link
5023  *
5024  * GMCH M/N = dot clock * bytes per pixel / ls_clk * # of lanes
5025  *
5026  * ls_clk (we assume) is the DP link clock (1.62 or 2.7 GHz)
5027  *
5028  * The GMCH value is used internally
5029  *
5030  * bytes_per_pixel is the number of bytes coming out of the plane,
5031  * which is after the LUTs, so we want the bytes for our color format.
5032  * For our current usage, this is always 3, one byte for R, G and B.
5033  */
5034 #define _PIPEA_DATA_M_G4X       0x70050
5035 #define _PIPEB_DATA_M_G4X       0x71050
5036
5037 /* Transfer unit size for display port - 1, default is 0x3f (for TU size 64) */
5038 #define  TU_SIZE(x)             (((x)-1) << 25) /* default size 64 */
5039 #define  TU_SIZE_SHIFT          25
5040 #define  TU_SIZE_MASK           (0x3f << 25)
5041
5042 #define  DATA_LINK_M_N_MASK     (0xffffff)
5043 #define  DATA_LINK_N_MAX        (0x800000)
5044
5045 #define _PIPEA_DATA_N_G4X       0x70054
5046 #define _PIPEB_DATA_N_G4X       0x71054
5047 #define   PIPE_GMCH_DATA_N_MASK                 (0xffffff)
5048
5049 /*
5050  * Computing Link M and N values for the Display Port link
5051  *
5052  * Link M / N = pixel_clock / ls_clk
5053  *
5054  * (the DP spec calls pixel_clock the 'strm_clk')
5055  *
5056  * The Link value is transmitted in the Main Stream
5057  * Attributes and VB-ID.
5058  */
5059
5060 #define _PIPEA_LINK_M_G4X       0x70060
5061 #define _PIPEB_LINK_M_G4X       0x71060
5062 #define   PIPEA_DP_LINK_M_MASK                  (0xffffff)
5063
5064 #define _PIPEA_LINK_N_G4X       0x70064
5065 #define _PIPEB_LINK_N_G4X       0x71064
5066 #define   PIPEA_DP_LINK_N_MASK                  (0xffffff)
5067
5068 #define PIPE_DATA_M_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_DATA_M_G4X, _PIPEB_DATA_M_G4X)
5069 #define PIPE_DATA_N_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_DATA_N_G4X, _PIPEB_DATA_N_G4X)
5070 #define PIPE_LINK_M_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_LINK_M_G4X, _PIPEB_LINK_M_G4X)
5071 #define PIPE_LINK_N_G4X(pipe) _MMIO_PIPE(pipe, _PIPEA_LINK_N_G4X, _PIPEB_LINK_N_G4X)
5072
5073 /* Display & cursor control */
5074
5075 /* Pipe A */
5076 #define _PIPEADSL               0x70000
5077 #define   DSL_LINEMASK_GEN2     0x00000fff
5078 #define   DSL_LINEMASK_GEN3     0x00001fff
5079 #define _PIPEACONF              0x70008
5080 #define   PIPECONF_ENABLE       (1<<31)
5081 #define   PIPECONF_DISABLE      0
5082 #define   PIPECONF_DOUBLE_WIDE  (1<<30)
5083 #define   I965_PIPECONF_ACTIVE  (1<<30)
5084 #define   PIPECONF_DSI_PLL_LOCKED       (1<<29) /* vlv & pipe A only */
5085 #define   PIPECONF_FRAME_START_DELAY_MASK (3<<27)
5086 #define   PIPECONF_SINGLE_WIDE  0
5087 #define   PIPECONF_PIPE_UNLOCKED 0
5088 #define   PIPECONF_PIPE_LOCKED  (1<<25)
5089 #define   PIPECONF_PALETTE      0
5090 #define   PIPECONF_GAMMA                (1<<24)
5091 #define   PIPECONF_FORCE_BORDER (1<<25)
5092 #define   PIPECONF_INTERLACE_MASK       (7 << 21)
5093 #define   PIPECONF_INTERLACE_MASK_HSW   (3 << 21)
5094 /* Note that pre-gen3 does not support interlaced display directly. Panel
5095  * fitting must be disabled on pre-ilk for interlaced. */
5096 #define   PIPECONF_PROGRESSIVE                  (0 << 21)
5097 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT_PANEL (4 << 21) /* gen4 only */
5098 #define   PIPECONF_INTERLACE_W_SYNC_SHIFT       (5 << 21) /* gen4 only */
5099 #define   PIPECONF_INTERLACE_W_FIELD_INDICATION (6 << 21)
5100 #define   PIPECONF_INTERLACE_FIELD_0_ONLY       (7 << 21) /* gen3 only */
5101 /* Ironlake and later have a complete new set of values for interlaced. PFIT
5102  * means panel fitter required, PF means progressive fetch, DBL means power
5103  * saving pixel doubling. */
5104 #define   PIPECONF_PFIT_PF_INTERLACED_ILK       (1 << 21)
5105 #define   PIPECONF_INTERLACED_ILK               (3 << 21)
5106 #define   PIPECONF_INTERLACED_DBL_ILK           (4 << 21) /* ilk/snb only */
5107 #define   PIPECONF_PFIT_PF_INTERLACED_DBL_ILK   (5 << 21) /* ilk/snb only */
5108 #define   PIPECONF_INTERLACE_MODE_MASK          (7 << 21)
5109 #define   PIPECONF_EDP_RR_MODE_SWITCH           (1 << 20)
5110 #define   PIPECONF_CXSR_DOWNCLOCK       (1<<16)
5111 #define   PIPECONF_EDP_RR_MODE_SWITCH_VLV       (1 << 14)
5112 #define   PIPECONF_COLOR_RANGE_SELECT   (1 << 13)
5113 #define   PIPECONF_BPC_MASK     (0x7 << 5)
5114 #define   PIPECONF_8BPC         (0<<5)
5115 #define   PIPECONF_10BPC        (1<<5)
5116 #define   PIPECONF_6BPC         (2<<5)
5117 #define   PIPECONF_12BPC        (3<<5)
5118 #define   PIPECONF_DITHER_EN    (1<<4)
5119 #define   PIPECONF_DITHER_TYPE_MASK (0x0000000c)
5120 #define   PIPECONF_DITHER_TYPE_SP (0<<2)
5121 #define   PIPECONF_DITHER_TYPE_ST1 (1<<2)
5122 #define   PIPECONF_DITHER_TYPE_ST2 (2<<2)
5123 #define   PIPECONF_DITHER_TYPE_TEMP (3<<2)
5124 #define _PIPEASTAT              0x70024
5125 #define   PIPE_FIFO_UNDERRUN_STATUS             (1UL<<31)
5126 #define   SPRITE1_FLIP_DONE_INT_EN_VLV          (1UL<<30)
5127 #define   PIPE_CRC_ERROR_ENABLE                 (1UL<<29)
5128 #define   PIPE_CRC_DONE_ENABLE                  (1UL<<28)
5129 #define   PERF_COUNTER2_INTERRUPT_EN            (1UL<<27)
5130 #define   PIPE_GMBUS_EVENT_ENABLE               (1UL<<27)
5131 #define   PLANE_FLIP_DONE_INT_EN_VLV            (1UL<<26)
5132 #define   PIPE_HOTPLUG_INTERRUPT_ENABLE         (1UL<<26)
5133 #define   PIPE_VSYNC_INTERRUPT_ENABLE           (1UL<<25)
5134 #define   PIPE_DISPLAY_LINE_COMPARE_ENABLE      (1UL<<24)
5135 #define   PIPE_DPST_EVENT_ENABLE                (1UL<<23)
5136 #define   SPRITE0_FLIP_DONE_INT_EN_VLV          (1UL<<22)
5137 #define   PIPE_LEGACY_BLC_EVENT_ENABLE          (1UL<<22)
5138 #define   PIPE_ODD_FIELD_INTERRUPT_ENABLE       (1UL<<21)
5139 #define   PIPE_EVEN_FIELD_INTERRUPT_ENABLE      (1UL<<20)
5140 #define   PIPE_B_PSR_INTERRUPT_ENABLE_VLV       (1UL<<19)
5141 #define   PERF_COUNTER_INTERRUPT_EN             (1UL<<19)
5142 #define   PIPE_HOTPLUG_TV_INTERRUPT_ENABLE      (1UL<<18) /* pre-965 */
5143 #define   PIPE_START_VBLANK_INTERRUPT_ENABLE    (1UL<<18) /* 965 or later */
5144 #define   PIPE_FRAMESTART_INTERRUPT_ENABLE      (1UL<<17)
5145 #define   PIPE_VBLANK_INTERRUPT_ENABLE          (1UL<<17)
5146 #define   PIPEA_HBLANK_INT_EN_VLV               (1UL<<16)
5147 #define   PIPE_OVERLAY_UPDATED_ENABLE           (1UL<<16)
5148 #define   SPRITE1_FLIP_DONE_INT_STATUS_VLV      (1UL<<15)
5149 #define   SPRITE0_FLIP_DONE_INT_STATUS_VLV      (1UL<<14)
5150 #define   PIPE_CRC_ERROR_INTERRUPT_STATUS       (1UL<<13)
5151 #define   PIPE_CRC_DONE_INTERRUPT_STATUS        (1UL<<12)
5152 #define   PERF_COUNTER2_INTERRUPT_STATUS        (1UL<<11)
5153 #define   PIPE_GMBUS_INTERRUPT_STATUS           (1UL<<11)
5154 #define   PLANE_FLIP_DONE_INT_STATUS_VLV        (1UL<<10)
5155 #define   PIPE_HOTPLUG_INTERRUPT_STATUS         (1UL<<10)
5156 #define   PIPE_VSYNC_INTERRUPT_STATUS           (1UL<<9)
5157 #define   PIPE_DISPLAY_LINE_COMPARE_STATUS      (1UL<<8)
5158 #define   PIPE_DPST_EVENT_STATUS                (1UL<<7)
5159 #define   PIPE_A_PSR_STATUS_VLV                 (1UL<<6)
5160 #define   PIPE_LEGACY_BLC_EVENT_STATUS          (1UL<<6)
5161 #define   PIPE_ODD_FIELD_INTERRUPT_STATUS       (1UL<<5)
5162 #define   PIPE_EVEN_FIELD_INTERRUPT_STATUS      (1UL<<4)
5163 #define   PIPE_B_PSR_STATUS_VLV                 (1UL<<3)
5164 #define   PERF_COUNTER_INTERRUPT_STATUS         (1UL<<3)
5165 #define   PIPE_HOTPLUG_TV_INTERRUPT_STATUS      (1UL<<2) /* pre-965 */
5166 #define   PIPE_START_VBLANK_INTERRUPT_STATUS    (1UL<<2) /* 965 or later */
5167 #define   PIPE_FRAMESTART_INTERRUPT_STATUS      (1UL<<1)
5168 #define   PIPE_VBLANK_INTERRUPT_STATUS          (1UL<<1)
5169 #define   PIPE_HBLANK_INT_STATUS                (1UL<<0)
5170 #define   PIPE_OVERLAY_UPDATED_STATUS           (1UL<<0)
5171
5172 #define PIPESTAT_INT_ENABLE_MASK                0x7fff0000
5173 #define PIPESTAT_INT_STATUS_MASK                0x0000ffff
5174
5175 #define PIPE_A_OFFSET           0x70000
5176 #define PIPE_B_OFFSET           0x71000
5177 #define PIPE_C_OFFSET           0x72000
5178 #define CHV_PIPE_C_OFFSET       0x74000
5179 /*
5180  * There's actually no pipe EDP. Some pipe registers have
5181  * simply shifted from the pipe to the transcoder, while
5182  * keeping their original offset. Thus we need PIPE_EDP_OFFSET
5183  * to access such registers in transcoder EDP.
5184  */
5185 #define PIPE_EDP_OFFSET 0x7f000
5186
5187 #define _MMIO_PIPE2(pipe, reg) _MMIO(dev_priv->info.pipe_offsets[pipe] - \
5188         dev_priv->info.pipe_offsets[PIPE_A] + (reg) + \
5189         dev_priv->info.display_mmio_offset)
5190
5191 #define PIPECONF(pipe)          _MMIO_PIPE2(pipe, _PIPEACONF)
5192 #define PIPEDSL(pipe)           _MMIO_PIPE2(pipe, _PIPEADSL)
5193 #define PIPEFRAME(pipe)         _MMIO_PIPE2(pipe, _PIPEAFRAMEHIGH)
5194 #define PIPEFRAMEPIXEL(pipe)    _MMIO_PIPE2(pipe, _PIPEAFRAMEPIXEL)
5195 #define PIPESTAT(pipe)          _MMIO_PIPE2(pipe, _PIPEASTAT)
5196
5197 #define _PIPE_MISC_A                    0x70030
5198 #define _PIPE_MISC_B                    0x71030
5199 #define   PIPEMISC_DITHER_BPC_MASK      (7<<5)
5200 #define   PIPEMISC_DITHER_8_BPC         (0<<5)
5201 #define   PIPEMISC_DITHER_10_BPC        (1<<5)
5202 #define   PIPEMISC_DITHER_6_BPC         (2<<5)
5203 #define   PIPEMISC_DITHER_12_BPC        (3<<5)
5204 #define   PIPEMISC_DITHER_ENABLE        (1<<4)
5205 #define   PIPEMISC_DITHER_TYPE_MASK     (3<<2)
5206 #define   PIPEMISC_DITHER_TYPE_SP       (0<<2)
5207 #define PIPEMISC(pipe)                  _MMIO_PIPE2(pipe, _PIPE_MISC_A)
5208
5209 #define VLV_DPFLIPSTAT                          _MMIO(VLV_DISPLAY_BASE + 0x70028)
5210 #define   PIPEB_LINE_COMPARE_INT_EN             (1<<29)
5211 #define   PIPEB_HLINE_INT_EN                    (1<<28)
5212 #define   PIPEB_VBLANK_INT_EN                   (1<<27)
5213 #define   SPRITED_FLIP_DONE_INT_EN              (1<<26)
5214 #define   SPRITEC_FLIP_DONE_INT_EN              (1<<25)
5215 #define   PLANEB_FLIP_DONE_INT_EN               (1<<24)
5216 #define   PIPE_PSR_INT_EN                       (1<<22)
5217 #define   PIPEA_LINE_COMPARE_INT_EN             (1<<21)
5218 #define   PIPEA_HLINE_INT_EN                    (1<<20)
5219 #define   PIPEA_VBLANK_INT_EN                   (1<<19)
5220 #define   SPRITEB_FLIP_DONE_INT_EN              (1<<18)
5221 #define   SPRITEA_FLIP_DONE_INT_EN              (1<<17)
5222 #define   PLANEA_FLIPDONE_INT_EN                (1<<16)
5223 #define   PIPEC_LINE_COMPARE_INT_EN             (1<<13)
5224 #define   PIPEC_HLINE_INT_EN                    (1<<12)
5225 #define   PIPEC_VBLANK_INT_EN                   (1<<11)
5226 #define   SPRITEF_FLIPDONE_INT_EN               (1<<10)
5227 #define   SPRITEE_FLIPDONE_INT_EN               (1<<9)
5228 #define   PLANEC_FLIPDONE_INT_EN                (1<<8)
5229
5230 #define DPINVGTT                                _MMIO(VLV_DISPLAY_BASE + 0x7002c) /* VLV/CHV only */
5231 #define   SPRITEF_INVALID_GTT_INT_EN            (1<<27)
5232 #define   SPRITEE_INVALID_GTT_INT_EN            (1<<26)
5233 #define   PLANEC_INVALID_GTT_INT_EN             (1<<25)
5234 #define   CURSORC_INVALID_GTT_INT_EN            (1<<24)
5235 #define   CURSORB_INVALID_GTT_INT_EN            (1<<23)
5236 #define   CURSORA_INVALID_GTT_INT_EN            (1<<22)
5237 #define   SPRITED_INVALID_GTT_INT_EN            (1<<21)
5238 #define   SPRITEC_INVALID_GTT_INT_EN            (1<<20)
5239 #define   PLANEB_INVALID_GTT_INT_EN             (1<<19)
5240 #define   SPRITEB_INVALID_GTT_INT_EN            (1<<18)
5241 #define   SPRITEA_INVALID_GTT_INT_EN            (1<<17)
5242 #define   PLANEA_INVALID_GTT_INT_EN             (1<<16)
5243 #define   DPINVGTT_EN_MASK                      0xff0000
5244 #define   DPINVGTT_EN_MASK_CHV                  0xfff0000
5245 #define   SPRITEF_INVALID_GTT_STATUS            (1<<11)
5246 #define   SPRITEE_INVALID_GTT_STATUS            (1<<10)
5247 #define   PLANEC_INVALID_GTT_STATUS             (1<<9)
5248 #define   CURSORC_INVALID_GTT_STATUS            (1<<8)
5249 #define   CURSORB_INVALID_GTT_STATUS            (1<<7)
5250 #define   CURSORA_INVALID_GTT_STATUS            (1<<6)
5251 #define   SPRITED_INVALID_GTT_STATUS            (1<<5)
5252 #define   SPRITEC_INVALID_GTT_STATUS            (1<<4)
5253 #define   PLANEB_INVALID_GTT_STATUS             (1<<3)
5254 #define   SPRITEB_INVALID_GTT_STATUS            (1<<2)
5255 #define   SPRITEA_INVALID_GTT_STATUS            (1<<1)
5256 #define   PLANEA_INVALID_GTT_STATUS             (1<<0)
5257 #define   DPINVGTT_STATUS_MASK                  0xff
5258 #define   DPINVGTT_STATUS_MASK_CHV              0xfff
5259
5260 #define DSPARB                  _MMIO(dev_priv->info.display_mmio_offset + 0x70030)
5261 #define   DSPARB_CSTART_MASK    (0x7f << 7)
5262 #define   DSPARB_CSTART_SHIFT   7
5263 #define   DSPARB_BSTART_MASK    (0x7f)
5264 #define   DSPARB_BSTART_SHIFT   0
5265 #define   DSPARB_BEND_SHIFT     9 /* on 855 */
5266 #define   DSPARB_AEND_SHIFT     0
5267 #define   DSPARB_SPRITEA_SHIFT_VLV      0
5268 #define   DSPARB_SPRITEA_MASK_VLV       (0xff << 0)
5269 #define   DSPARB_SPRITEB_SHIFT_VLV      8
5270 #define   DSPARB_SPRITEB_MASK_VLV       (0xff << 8)
5271 #define   DSPARB_SPRITEC_SHIFT_VLV      16
5272 #define   DSPARB_SPRITEC_MASK_VLV       (0xff << 16)
5273 #define   DSPARB_SPRITED_SHIFT_VLV      24
5274 #define   DSPARB_SPRITED_MASK_VLV       (0xff << 24)
5275 #define DSPARB2                         _MMIO(VLV_DISPLAY_BASE + 0x70060) /* vlv/chv */
5276 #define   DSPARB_SPRITEA_HI_SHIFT_VLV   0
5277 #define   DSPARB_SPRITEA_HI_MASK_VLV    (0x1 << 0)
5278 #define   DSPARB_SPRITEB_HI_SHIFT_VLV   4
5279 #define   DSPARB_SPRITEB_HI_MASK_VLV    (0x1 << 4)
5280 #define   DSPARB_SPRITEC_HI_SHIFT_VLV   8
5281 #define   DSPARB_SPRITEC_HI_MASK_VLV    (0x1 << 8)
5282 #define   DSPARB_SPRITED_HI_SHIFT_VLV   12
5283 #define   DSPARB_SPRITED_HI_MASK_VLV    (0x1 << 12)
5284 #define   DSPARB_SPRITEE_HI_SHIFT_VLV   16
5285 #define   DSPARB_SPRITEE_HI_MASK_VLV    (0x1 << 16)
5286 #define   DSPARB_SPRITEF_HI_SHIFT_VLV   20
5287 #define   DSPARB_SPRITEF_HI_MASK_VLV    (0x1 << 20)
5288 #define DSPARB3                         _MMIO(VLV_DISPLAY_BASE + 0x7006c) /* chv */
5289 #define   DSPARB_SPRITEE_SHIFT_VLV      0
5290 #define   DSPARB_SPRITEE_MASK_VLV       (0xff << 0)
5291 #define   DSPARB_SPRITEF_SHIFT_VLV      8
5292 #define   DSPARB_SPRITEF_MASK_VLV       (0xff << 8)
5293
5294 /* pnv/gen4/g4x/vlv/chv */
5295 #define DSPFW1          _MMIO(dev_priv->info.display_mmio_offset + 0x70034)
5296 #define   DSPFW_SR_SHIFT                23
5297 #define   DSPFW_SR_MASK                 (0x1ff<<23)
5298 #define   DSPFW_CURSORB_SHIFT           16
5299 #define   DSPFW_CURSORB_MASK            (0x3f<<16)
5300 #define   DSPFW_PLANEB_SHIFT            8
5301 #define   DSPFW_PLANEB_MASK             (0x7f<<8)
5302 #define   DSPFW_PLANEB_MASK_VLV         (0xff<<8) /* vlv/chv */
5303 #define   DSPFW_PLANEA_SHIFT            0
5304 #define   DSPFW_PLANEA_MASK             (0x7f<<0)
5305 #define   DSPFW_PLANEA_MASK_VLV         (0xff<<0) /* vlv/chv */
5306 #define DSPFW2          _MMIO(dev_priv->info.display_mmio_offset + 0x70038)
5307 #define   DSPFW_FBC_SR_EN               (1<<31)   /* g4x */
5308 #define   DSPFW_FBC_SR_SHIFT            28
5309 #define   DSPFW_FBC_SR_MASK             (0x7<<28) /* g4x */
5310 #define   DSPFW_FBC_HPLL_SR_SHIFT       24
5311 #define   DSPFW_FBC_HPLL_SR_MASK        (0xf<<24) /* g4x */
5312 #define   DSPFW_SPRITEB_SHIFT           (16)
5313 #define   DSPFW_SPRITEB_MASK            (0x7f<<16) /* g4x */
5314 #define   DSPFW_SPRITEB_MASK_VLV        (0xff<<16) /* vlv/chv */
5315 #define   DSPFW_CURSORA_SHIFT           8
5316 #define   DSPFW_CURSORA_MASK            (0x3f<<8)
5317 #define   DSPFW_PLANEC_OLD_SHIFT        0
5318 #define   DSPFW_PLANEC_OLD_MASK         (0x7f<<0) /* pre-gen4 sprite C */
5319 #define   DSPFW_SPRITEA_SHIFT           0
5320 #define   DSPFW_SPRITEA_MASK            (0x7f<<0) /* g4x */
5321 #define   DSPFW_SPRITEA_MASK_VLV        (0xff<<0) /* vlv/chv */
5322 #define DSPFW3          _MMIO(dev_priv->info.display_mmio_offset + 0x7003c)
5323 #define   DSPFW_HPLL_SR_EN              (1<<31)
5324 #define   PINEVIEW_SELF_REFRESH_EN      (1<<30)
5325 #define   DSPFW_CURSOR_SR_SHIFT         24
5326 #define   DSPFW_CURSOR_SR_MASK          (0x3f<<24)
5327 #define   DSPFW_HPLL_CURSOR_SHIFT       16
5328 #define   DSPFW_HPLL_CURSOR_MASK        (0x3f<<16)
5329 #define   DSPFW_HPLL_SR_SHIFT           0
5330 #define   DSPFW_HPLL_SR_MASK            (0x1ff<<0)
5331
5332 /* vlv/chv */
5333 #define DSPFW4          _MMIO(VLV_DISPLAY_BASE + 0x70070)
5334 #define   DSPFW_SPRITEB_WM1_SHIFT       16
5335 #define   DSPFW_SPRITEB_WM1_MASK        (0xff<<16)
5336 #define   DSPFW_CURSORA_WM1_SHIFT       8
5337 #define   DSPFW_CURSORA_WM1_MASK        (0x3f<<8)
5338 #define   DSPFW_SPRITEA_WM1_SHIFT       0
5339 #define   DSPFW_SPRITEA_WM1_MASK        (0xff<<0)
5340 #define DSPFW5          _MMIO(VLV_DISPLAY_BASE + 0x70074)
5341 #define   DSPFW_PLANEB_WM1_SHIFT        24
5342 #define   DSPFW_PLANEB_WM1_MASK         (0xff<<24)
5343 #define   DSPFW_PLANEA_WM1_SHIFT        16
5344 #define   DSPFW_PLANEA_WM1_MASK         (0xff<<16)
5345 #define   DSPFW_CURSORB_WM1_SHIFT       8
5346 #define   DSPFW_CURSORB_WM1_MASK        (0x3f<<8)
5347 #define   DSPFW_CURSOR_SR_WM1_SHIFT     0
5348 #define   DSPFW_CURSOR_SR_WM1_MASK      (0x3f<<0)
5349 #define DSPFW6          _MMIO(VLV_DISPLAY_BASE + 0x70078)
5350 #define   DSPFW_SR_WM1_SHIFT            0
5351 #define   DSPFW_SR_WM1_MASK             (0x1ff<<0)
5352 #define DSPFW7          _MMIO(VLV_DISPLAY_BASE + 0x7007c)
5353 #define DSPFW7_CHV      _MMIO(VLV_DISPLAY_BASE + 0x700b4) /* wtf #1? */
5354 #define   DSPFW_SPRITED_WM1_SHIFT       24
5355 #define   DSPFW_SPRITED_WM1_MASK        (0xff<<24)
5356 #define   DSPFW_SPRITED_SHIFT           16
5357 #define   DSPFW_SPRITED_MASK_VLV        (0xff<<16)
5358 #define   DSPFW_SPRITEC_WM1_SHIFT       8
5359 #define   DSPFW_SPRITEC_WM1_MASK        (0xff<<8)
5360 #define   DSPFW_SPRITEC_SHIFT           0
5361 #define   DSPFW_SPRITEC_MASK_VLV        (0xff<<0)
5362 #define DSPFW8_CHV      _MMIO(VLV_DISPLAY_BASE + 0x700b8)
5363 #define   DSPFW_SPRITEF_WM1_SHIFT       24
5364 #define   DSPFW_SPRITEF_WM1_MASK        (0xff<<24)
5365 #define   DSPFW_SPRITEF_SHIFT           16
5366 #define   DSPFW_SPRITEF_MASK_VLV        (0xff<<16)
5367 #define   DSPFW_SPRITEE_WM1_SHIFT       8
5368 #define   DSPFW_SPRITEE_WM1_MASK        (0xff<<8)
5369 #define   DSPFW_SPRITEE_SHIFT           0
5370 #define   DSPFW_SPRITEE_MASK_VLV        (0xff<<0)
5371 #define DSPFW9_CHV      _MMIO(VLV_DISPLAY_BASE + 0x7007c) /* wtf #2? */
5372 #define   DSPFW_PLANEC_WM1_SHIFT        24
5373 #define   DSPFW_PLANEC_WM1_MASK         (0xff<<24)
5374 #define   DSPFW_PLANEC_SHIFT            16
5375 #define   DSPFW_PLANEC_MASK_VLV         (0xff<<16)
5376 #define   DSPFW_CURSORC_WM1_SHIFT       8
5377 #define   DSPFW_CURSORC_WM1_MASK        (0x3f<<16)
5378 #define   DSPFW_CURSORC_SHIFT           0
5379 #define   DSPFW_CURSORC_MASK            (0x3f<<0)
5380
5381 /* vlv/chv high order bits */
5382 #define DSPHOWM         _MMIO(VLV_DISPLAY_BASE + 0x70064)
5383 #define   DSPFW_SR_HI_SHIFT             24
5384 #define   DSPFW_SR_HI_MASK              (3<<24) /* 2 bits for chv, 1 for vlv */
5385 #define   DSPFW_SPRITEF_HI_SHIFT        23
5386 #define   DSPFW_SPRITEF_HI_MASK         (1<<23)
5387 #define   DSPFW_SPRITEE_HI_SHIFT        22
5388 #define   DSPFW_SPRITEE_HI_MASK         (1<<22)
5389 #define   DSPFW_PLANEC_HI_SHIFT         21
5390 #define   DSPFW_PLANEC_HI_MASK          (1<<21)
5391 #define   DSPFW_SPRITED_HI_SHIFT        20
5392 #define   DSPFW_SPRITED_HI_MASK         (1<<20)
5393 #define   DSPFW_SPRITEC_HI_SHIFT        16
5394 #define   DSPFW_SPRITEC_HI_MASK         (1<<16)
5395 #define   DSPFW_PLANEB_HI_SHIFT         12
5396 #define   DSPFW_PLANEB_HI_MASK          (1<<12)
5397 #define   DSPFW_SPRITEB_HI_SHIFT        8
5398 #define   DSPFW_SPRITEB_HI_MASK         (1<<8)
5399 #define   DSPFW_SPRITEA_HI_SHIFT        4
5400 #define   DSPFW_SPRITEA_HI_MASK         (1<<4)
5401 #define   DSPFW_PLANEA_HI_SHIFT         0
5402 #define   DSPFW_PLANEA_HI_MASK          (1<<0)
5403 #define DSPHOWM1        _MMIO(VLV_DISPLAY_BASE + 0x70068)
5404 #define   DSPFW_SR_WM1_HI_SHIFT         24
5405 #define   DSPFW_SR_WM1_HI_MASK          (3<<24) /* 2 bits for chv, 1 for vlv */
5406 #define   DSPFW_SPRITEF_WM1_HI_SHIFT    23
5407 #define   DSPFW_SPRITEF_WM1_HI_MASK     (1<<23)
5408 #define   DSPFW_SPRITEE_WM1_HI_SHIFT    22
5409 #define   DSPFW_SPRITEE_WM1_HI_MASK     (1<<22)
5410 #define   DSPFW_PLANEC_WM1_HI_SHIFT     21
5411 #define   DSPFW_PLANEC_WM1_HI_MASK      (1<<21)
5412 #define   DSPFW_SPRITED_WM1_HI_SHIFT    20
5413 #define   DSPFW_SPRITED_WM1_HI_MASK     (1<<20)
5414 #define   DSPFW_SPRITEC_WM1_HI_SHIFT    16
5415 #define   DSPFW_SPRITEC_WM1_HI_MASK     (1<<16)
5416 #define   DSPFW_PLANEB_WM1_HI_SHIFT     12
5417 #define   DSPFW_PLANEB_WM1_HI_MASK      (1<<12)
5418 #define   DSPFW_SPRITEB_WM1_HI_SHIFT    8
5419 #define   DSPFW_SPRITEB_WM1_HI_MASK     (1<<8)
5420 #define   DSPFW_SPRITEA_WM1_HI_SHIFT    4
5421 #define   DSPFW_SPRITEA_WM1_HI_MASK     (1<<4)
5422 #define   DSPFW_PLANEA_WM1_HI_SHIFT     0
5423 #define   DSPFW_PLANEA_WM1_HI_MASK      (1<<0)
5424
5425 /* drain latency register values*/
5426 #define VLV_DDL(pipe)                   _MMIO(VLV_DISPLAY_BASE + 0x70050 + 4 * (pipe))
5427 #define DDL_CURSOR_SHIFT                24
5428 #define DDL_SPRITE_SHIFT(sprite)        (8+8*(sprite))
5429 #define DDL_PLANE_SHIFT                 0
5430 #define DDL_PRECISION_HIGH              (1<<7)
5431 #define DDL_PRECISION_LOW               (0<<7)
5432 #define DRAIN_LATENCY_MASK              0x7f
5433
5434 #define CBR1_VLV                        _MMIO(VLV_DISPLAY_BASE + 0x70400)
5435 #define  CBR_PND_DEADLINE_DISABLE       (1<<31)
5436 #define  CBR_PWM_CLOCK_MUX_SELECT       (1<<30)
5437
5438 #define CBR4_VLV                        _MMIO(VLV_DISPLAY_BASE + 0x70450)
5439 #define  CBR_DPLLBMD_PIPE_C             (1<<29)
5440 #define  CBR_DPLLBMD_PIPE_B             (1<<18)
5441
5442 /* FIFO watermark sizes etc */
5443 #define G4X_FIFO_LINE_SIZE      64
5444 #define I915_FIFO_LINE_SIZE     64
5445 #define I830_FIFO_LINE_SIZE     32
5446
5447 #define VALLEYVIEW_FIFO_SIZE    255
5448 #define G4X_FIFO_SIZE           127
5449 #define I965_FIFO_SIZE          512
5450 #define I945_FIFO_SIZE          127
5451 #define I915_FIFO_SIZE          95
5452 #define I855GM_FIFO_SIZE        127 /* In cachelines */
5453 #define I830_FIFO_SIZE          95
5454
5455 #define VALLEYVIEW_MAX_WM       0xff
5456 #define G4X_MAX_WM              0x3f
5457 #define I915_MAX_WM             0x3f
5458
5459 #define PINEVIEW_DISPLAY_FIFO   512 /* in 64byte unit */
5460 #define PINEVIEW_FIFO_LINE_SIZE 64
5461 #define PINEVIEW_MAX_WM         0x1ff
5462 #define PINEVIEW_DFT_WM         0x3f
5463 #define PINEVIEW_DFT_HPLLOFF_WM 0
5464 #define PINEVIEW_GUARD_WM               10
5465 #define PINEVIEW_CURSOR_FIFO            64
5466 #define PINEVIEW_CURSOR_MAX_WM  0x3f
5467 #define PINEVIEW_CURSOR_DFT_WM  0
5468 #define PINEVIEW_CURSOR_GUARD_WM        5
5469
5470 #define VALLEYVIEW_CURSOR_MAX_WM 64
5471 #define I965_CURSOR_FIFO        64
5472 #define I965_CURSOR_MAX_WM      32
5473 #define I965_CURSOR_DFT_WM      8
5474
5475 /* Watermark register definitions for SKL */
5476 #define _CUR_WM_A_0             0x70140
5477 #define _CUR_WM_B_0             0x71140
5478 #define _PLANE_WM_1_A_0         0x70240
5479 #define _PLANE_WM_1_B_0         0x71240
5480 #define _PLANE_WM_2_A_0         0x70340
5481 #define _PLANE_WM_2_B_0         0x71340
5482 #define _PLANE_WM_TRANS_1_A_0   0x70268
5483 #define _PLANE_WM_TRANS_1_B_0   0x71268
5484 #define _PLANE_WM_TRANS_2_A_0   0x70368
5485 #define _PLANE_WM_TRANS_2_B_0   0x71368
5486 #define _CUR_WM_TRANS_A_0       0x70168
5487 #define _CUR_WM_TRANS_B_0       0x71168
5488 #define   PLANE_WM_EN           (1 << 31)
5489 #define   PLANE_WM_LINES_SHIFT  14
5490 #define   PLANE_WM_LINES_MASK   0x1f
5491 #define   PLANE_WM_BLOCKS_MASK  0x3ff
5492
5493 #define _CUR_WM_0(pipe) _PIPE(pipe, _CUR_WM_A_0, _CUR_WM_B_0)
5494 #define CUR_WM(pipe, level) _MMIO(_CUR_WM_0(pipe) + ((4) * (level)))
5495 #define CUR_WM_TRANS(pipe) _MMIO_PIPE(pipe, _CUR_WM_TRANS_A_0, _CUR_WM_TRANS_B_0)
5496
5497 #define _PLANE_WM_1(pipe) _PIPE(pipe, _PLANE_WM_1_A_0, _PLANE_WM_1_B_0)
5498 #define _PLANE_WM_2(pipe) _PIPE(pipe, _PLANE_WM_2_A_0, _PLANE_WM_2_B_0)
5499 #define _PLANE_WM_BASE(pipe, plane)     \
5500                         _PLANE(plane, _PLANE_WM_1(pipe), _PLANE_WM_2(pipe))
5501 #define PLANE_WM(pipe, plane, level)    \
5502                         _MMIO(_PLANE_WM_BASE(pipe, plane) + ((4) * (level)))
5503 #define _PLANE_WM_TRANS_1(pipe) \
5504                         _PIPE(pipe, _PLANE_WM_TRANS_1_A_0, _PLANE_WM_TRANS_1_B_0)
5505 #define _PLANE_WM_TRANS_2(pipe) \
5506                         _PIPE(pipe, _PLANE_WM_TRANS_2_A_0, _PLANE_WM_TRANS_2_B_0)
5507 #define PLANE_WM_TRANS(pipe, plane)     \
5508         _MMIO(_PLANE(plane, _PLANE_WM_TRANS_1(pipe), _PLANE_WM_TRANS_2(pipe)))
5509
5510 /* define the Watermark register on Ironlake */
5511 #define WM0_PIPEA_ILK           _MMIO(0x45100)
5512 #define  WM0_PIPE_PLANE_MASK    (0xffff<<16)
5513 #define  WM0_PIPE_PLANE_SHIFT   16
5514 #define  WM0_PIPE_SPRITE_MASK   (0xff<<8)
5515 #define  WM0_PIPE_SPRITE_SHIFT  8
5516 #define  WM0_PIPE_CURSOR_MASK   (0xff)
5517
5518 #define WM0_PIPEB_ILK           _MMIO(0x45104)
5519 #define WM0_PIPEC_IVB           _MMIO(0x45200)
5520 #define WM1_LP_ILK              _MMIO(0x45108)
5521 #define  WM1_LP_SR_EN           (1<<31)
5522 #define  WM1_LP_LATENCY_SHIFT   24
5523 #define  WM1_LP_LATENCY_MASK    (0x7f<<24)
5524 #define  WM1_LP_FBC_MASK        (0xf<<20)
5525 #define  WM1_LP_FBC_SHIFT       20
5526 #define  WM1_LP_FBC_SHIFT_BDW   19
5527 #define  WM1_LP_SR_MASK         (0x7ff<<8)
5528 #define  WM1_LP_SR_SHIFT        8
5529 #define  WM1_LP_CURSOR_MASK     (0xff)
5530 #define WM2_LP_ILK              _MMIO(0x4510c)
5531 #define  WM2_LP_EN              (1<<31)
5532 #define WM3_LP_ILK              _MMIO(0x45110)
5533 #define  WM3_LP_EN              (1<<31)
5534 #define WM1S_LP_ILK             _MMIO(0x45120)
5535 #define WM2S_LP_IVB             _MMIO(0x45124)
5536 #define WM3S_LP_IVB             _MMIO(0x45128)
5537 #define  WM1S_LP_EN             (1<<31)
5538
5539 #define HSW_WM_LP_VAL(lat, fbc, pri, cur) \
5540         (WM3_LP_EN | ((lat) << WM1_LP_LATENCY_SHIFT) | \
5541          ((fbc) << WM1_LP_FBC_SHIFT) | ((pri) << WM1_LP_SR_SHIFT) | (cur))
5542
5543 /* Memory latency timer register */
5544 #define MLTR_ILK                _MMIO(0x11222)
5545 #define  MLTR_WM1_SHIFT         0
5546 #define  MLTR_WM2_SHIFT         8
5547 /* the unit of memory self-refresh latency time is 0.5us */
5548 #define  ILK_SRLT_MASK          0x3f
5549
5550
5551 /* the address where we get all kinds of latency value */
5552 #define SSKPD                   _MMIO(0x5d10)
5553 #define SSKPD_WM_MASK           0x3f
5554 #define SSKPD_WM0_SHIFT         0
5555 #define SSKPD_WM1_SHIFT         8
5556 #define SSKPD_WM2_SHIFT         16
5557 #define SSKPD_WM3_SHIFT         24
5558
5559 /*
5560  * The two pipe frame counter registers are not synchronized, so
5561  * reading a stable value is somewhat tricky. The following code
5562  * should work:
5563  *
5564  *  do {
5565  *    high1 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
5566  *             PIPE_FRAME_HIGH_SHIFT;
5567  *    low1 =  ((INREG(PIPEAFRAMEPIXEL) & PIPE_FRAME_LOW_MASK) >>
5568  *             PIPE_FRAME_LOW_SHIFT);
5569  *    high2 = ((INREG(PIPEAFRAMEHIGH) & PIPE_FRAME_HIGH_MASK) >>
5570  *             PIPE_FRAME_HIGH_SHIFT);
5571  *  } while (high1 != high2);
5572  *  frame = (high1 << 8) | low1;
5573  */
5574 #define _PIPEAFRAMEHIGH          0x70040
5575 #define   PIPE_FRAME_HIGH_MASK    0x0000ffff
5576 #define   PIPE_FRAME_HIGH_SHIFT   0
5577 #define _PIPEAFRAMEPIXEL         0x70044
5578 #define   PIPE_FRAME_LOW_MASK     0xff000000
5579 #define   PIPE_FRAME_LOW_SHIFT    24
5580 #define   PIPE_PIXEL_MASK         0x00ffffff
5581 #define   PIPE_PIXEL_SHIFT        0
5582 /* GM45+ just has to be different */
5583 #define _PIPEA_FRMCOUNT_G4X     0x70040
5584 #define _PIPEA_FLIPCOUNT_G4X    0x70044
5585 #define PIPE_FRMCOUNT_G4X(pipe) _MMIO_PIPE2(pipe, _PIPEA_FRMCOUNT_G4X)
5586 #define PIPE_FLIPCOUNT_G4X(pipe) _MMIO_PIPE2(pipe, _PIPEA_FLIPCOUNT_G4X)
5587
5588 /* Cursor A & B regs */
5589 #define _CURACNTR               0x70080
5590 /* Old style CUR*CNTR flags (desktop 8xx) */
5591 #define   CURSOR_ENABLE         0x80000000
5592 #define   CURSOR_GAMMA_ENABLE   0x40000000
5593 #define   CURSOR_STRIDE_SHIFT   28
5594 #define   CURSOR_STRIDE(x)      ((ffs(x)-9) << CURSOR_STRIDE_SHIFT) /* 256,512,1k,2k */
5595 #define   CURSOR_PIPE_CSC_ENABLE (1<<24)
5596 #define   CURSOR_FORMAT_SHIFT   24
5597 #define   CURSOR_FORMAT_MASK    (0x07 << CURSOR_FORMAT_SHIFT)
5598 #define   CURSOR_FORMAT_2C      (0x00 << CURSOR_FORMAT_SHIFT)
5599 #define   CURSOR_FORMAT_3C      (0x01 << CURSOR_FORMAT_SHIFT)
5600 #define   CURSOR_FORMAT_4C      (0x02 << CURSOR_FORMAT_SHIFT)
5601 #define   CURSOR_FORMAT_ARGB    (0x04 << CURSOR_FORMAT_SHIFT)
5602 #define   CURSOR_FORMAT_XRGB    (0x05 << CURSOR_FORMAT_SHIFT)
5603 /* New style CUR*CNTR flags */
5604 #define   CURSOR_MODE           0x27
5605 #define   CURSOR_MODE_DISABLE   0x00
5606 #define   CURSOR_MODE_128_32B_AX 0x02
5607 #define   CURSOR_MODE_256_32B_AX 0x03
5608 #define   CURSOR_MODE_64_32B_AX 0x07
5609 #define   CURSOR_MODE_128_ARGB_AX ((1 << 5) | CURSOR_MODE_128_32B_AX)
5610 #define   CURSOR_MODE_256_ARGB_AX ((1 << 5) | CURSOR_MODE_256_32B_AX)
5611 #define   CURSOR_MODE_64_ARGB_AX ((1 << 5) | CURSOR_MODE_64_32B_AX)
5612 #define   MCURSOR_PIPE_SELECT(pipe)     ((pipe) << 28)
5613 #define   MCURSOR_GAMMA_ENABLE  (1 << 26)
5614 #define   CURSOR_ROTATE_180     (1<<15)
5615 #define   CURSOR_TRICKLE_FEED_DISABLE   (1 << 14)
5616 #define _CURABASE               0x70084
5617 #define _CURAPOS                0x70088
5618 #define   CURSOR_POS_MASK       0x007FF
5619 #define   CURSOR_POS_SIGN       0x8000
5620 #define   CURSOR_X_SHIFT        0
5621 #define   CURSOR_Y_SHIFT        16
5622 #define CURSIZE                 _MMIO(0x700a0) /* 845/865 */
5623 #define _CUR_FBC_CTL_A          0x700a0 /* ivb+ */
5624 #define   CUR_FBC_CTL_EN        (1 << 31)
5625 #define _CURBCNTR               0x700c0
5626 #define _CURBBASE               0x700c4
5627 #define _CURBPOS                0x700c8
5628
5629 #define _CURBCNTR_IVB           0x71080
5630 #define _CURBBASE_IVB           0x71084
5631 #define _CURBPOS_IVB            0x71088
5632
5633 #define _CURSOR2(pipe, reg) _MMIO(dev_priv->info.cursor_offsets[(pipe)] - \
5634         dev_priv->info.cursor_offsets[PIPE_A] + (reg) + \
5635         dev_priv->info.display_mmio_offset)
5636
5637 #define CURCNTR(pipe) _CURSOR2(pipe, _CURACNTR)
5638 #define CURBASE(pipe) _CURSOR2(pipe, _CURABASE)
5639 #define CURPOS(pipe) _CURSOR2(pipe, _CURAPOS)
5640 #define CUR_FBC_CTL(pipe) _CURSOR2(pipe, _CUR_FBC_CTL_A)
5641
5642 #define CURSOR_A_OFFSET 0x70080
5643 #define CURSOR_B_OFFSET 0x700c0
5644 #define CHV_CURSOR_C_OFFSET 0x700e0
5645 #define IVB_CURSOR_B_OFFSET 0x71080
5646 #define IVB_CURSOR_C_OFFSET 0x72080
5647
5648 /* Display A control */
5649 #define _DSPACNTR                               0x70180
5650 #define   DISPLAY_PLANE_ENABLE                  (1<<31)
5651 #define   DISPLAY_PLANE_DISABLE                 0
5652 #define   DISPPLANE_GAMMA_ENABLE                (1<<30)
5653 #define   DISPPLANE_GAMMA_DISABLE               0
5654 #define   DISPPLANE_PIXFORMAT_MASK              (0xf<<26)
5655 #define   DISPPLANE_YUV422                      (0x0<<26)
5656 #define   DISPPLANE_8BPP                        (0x2<<26)
5657 #define   DISPPLANE_BGRA555                     (0x3<<26)
5658 #define   DISPPLANE_BGRX555                     (0x4<<26)
5659 #define   DISPPLANE_BGRX565                     (0x5<<26)
5660 #define   DISPPLANE_BGRX888                     (0x6<<26)
5661 #define   DISPPLANE_BGRA888                     (0x7<<26)
5662 #define   DISPPLANE_RGBX101010                  (0x8<<26)
5663 #define   DISPPLANE_RGBA101010                  (0x9<<26)
5664 #define   DISPPLANE_BGRX101010                  (0xa<<26)
5665 #define   DISPPLANE_RGBX161616                  (0xc<<26)
5666 #define   DISPPLANE_RGBX888                     (0xe<<26)
5667 #define   DISPPLANE_RGBA888                     (0xf<<26)
5668 #define   DISPPLANE_STEREO_ENABLE               (1<<25)
5669 #define   DISPPLANE_STEREO_DISABLE              0
5670 #define   DISPPLANE_PIPE_CSC_ENABLE             (1<<24)
5671 #define   DISPPLANE_SEL_PIPE_SHIFT              24
5672 #define   DISPPLANE_SEL_PIPE_MASK               (3<<DISPPLANE_SEL_PIPE_SHIFT)
5673 #define   DISPPLANE_SEL_PIPE(pipe)              ((pipe)<<DISPPLANE_SEL_PIPE_SHIFT)
5674 #define   DISPPLANE_SRC_KEY_ENABLE              (1<<22)
5675 #define   DISPPLANE_SRC_KEY_DISABLE             0
5676 #define   DISPPLANE_LINE_DOUBLE                 (1<<20)
5677 #define   DISPPLANE_NO_LINE_DOUBLE              0
5678 #define   DISPPLANE_STEREO_POLARITY_FIRST       0
5679 #define   DISPPLANE_STEREO_POLARITY_SECOND      (1<<18)
5680 #define   DISPPLANE_ALPHA_PREMULTIPLY           (1<<16) /* CHV pipe B */
5681 #define   DISPPLANE_ROTATE_180                  (1<<15)
5682 #define   DISPPLANE_TRICKLE_FEED_DISABLE        (1<<14) /* Ironlake */
5683 #define   DISPPLANE_TILED                       (1<<10)
5684 #define   DISPPLANE_MIRROR                      (1<<8) /* CHV pipe B */
5685 #define _DSPAADDR                               0x70184
5686 #define _DSPASTRIDE                             0x70188
5687 #define _DSPAPOS                                0x7018C /* reserved */
5688 #define _DSPASIZE                               0x70190
5689 #define _DSPASURF                               0x7019C /* 965+ only */
5690 #define _DSPATILEOFF                            0x701A4 /* 965+ only */
5691 #define _DSPAOFFSET                             0x701A4 /* HSW */
5692 #define _DSPASURFLIVE                           0x701AC
5693
5694 #define DSPCNTR(plane)          _MMIO_PIPE2(plane, _DSPACNTR)
5695 #define DSPADDR(plane)          _MMIO_PIPE2(plane, _DSPAADDR)
5696 #define DSPSTRIDE(plane)        _MMIO_PIPE2(plane, _DSPASTRIDE)
5697 #define DSPPOS(plane)           _MMIO_PIPE2(plane, _DSPAPOS)
5698 #define DSPSIZE(plane)          _MMIO_PIPE2(plane, _DSPASIZE)
5699 #define DSPSURF(plane)          _MMIO_PIPE2(plane, _DSPASURF)
5700 #define DSPTILEOFF(plane)       _MMIO_PIPE2(plane, _DSPATILEOFF)
5701 #define DSPLINOFF(plane)        DSPADDR(plane)
5702 #define DSPOFFSET(plane)        _MMIO_PIPE2(plane, _DSPAOFFSET)
5703 #define DSPSURFLIVE(plane)      _MMIO_PIPE2(plane, _DSPASURFLIVE)
5704
5705 /* CHV pipe B blender and primary plane */
5706 #define _CHV_BLEND_A            0x60a00
5707 #define   CHV_BLEND_LEGACY              (0<<30)
5708 #define   CHV_BLEND_ANDROID             (1<<30)
5709 #define   CHV_BLEND_MPO                 (2<<30)
5710 #define   CHV_BLEND_MASK                (3<<30)
5711 #define _CHV_CANVAS_A           0x60a04
5712 #define _PRIMPOS_A              0x60a08
5713 #define _PRIMSIZE_A             0x60a0c
5714 #define _PRIMCNSTALPHA_A        0x60a10
5715 #define   PRIM_CONST_ALPHA_ENABLE       (1<<31)
5716
5717 #define CHV_BLEND(pipe)         _MMIO_TRANS2(pipe, _CHV_BLEND_A)
5718 #define CHV_CANVAS(pipe)        _MMIO_TRANS2(pipe, _CHV_CANVAS_A)
5719 #define PRIMPOS(plane)          _MMIO_TRANS2(plane, _PRIMPOS_A)
5720 #define PRIMSIZE(plane)         _MMIO_TRANS2(plane, _PRIMSIZE_A)
5721 #define PRIMCNSTALPHA(plane)    _MMIO_TRANS2(plane, _PRIMCNSTALPHA_A)
5722
5723 /* Display/Sprite base address macros */
5724 #define DISP_BASEADDR_MASK      (0xfffff000)
5725 #define I915_LO_DISPBASE(val)   (val & ~DISP_BASEADDR_MASK)
5726 #define I915_HI_DISPBASE(val)   (val & DISP_BASEADDR_MASK)
5727
5728 /*
5729  * VBIOS flags
5730  * gen2:
5731  * [00:06] alm,mgm
5732  * [10:16] all
5733  * [30:32] alm,mgm
5734  * gen3+:
5735  * [00:0f] all
5736  * [10:1f] all
5737  * [30:32] all
5738  */
5739 #define SWF0(i) _MMIO(dev_priv->info.display_mmio_offset + 0x70410 + (i) * 4)
5740 #define SWF1(i) _MMIO(dev_priv->info.display_mmio_offset + 0x71410 + (i) * 4)
5741 #define SWF3(i) _MMIO(dev_priv->info.display_mmio_offset + 0x72414 + (i) * 4)
5742 #define SWF_ILK(i)      _MMIO(0x4F000 + (i) * 4)
5743
5744 /* Pipe B */
5745 #define _PIPEBDSL               (dev_priv->info.display_mmio_offset + 0x71000)
5746 #define _PIPEBCONF              (dev_priv->info.display_mmio_offset + 0x71008)
5747 #define _PIPEBSTAT              (dev_priv->info.display_mmio_offset + 0x71024)
5748 #define _PIPEBFRAMEHIGH         0x71040
5749 #define _PIPEBFRAMEPIXEL        0x71044
5750 #define _PIPEB_FRMCOUNT_G4X     (dev_priv->info.display_mmio_offset + 0x71040)
5751 #define _PIPEB_FLIPCOUNT_G4X    (dev_priv->info.display_mmio_offset + 0x71044)
5752
5753
5754 /* Display B control */
5755 #define _DSPBCNTR               (dev_priv->info.display_mmio_offset + 0x71180)
5756 #define   DISPPLANE_ALPHA_TRANS_ENABLE          (1<<15)
5757 #define   DISPPLANE_ALPHA_TRANS_DISABLE         0
5758 #define   DISPPLANE_SPRITE_ABOVE_DISPLAY        0
5759 #define   DISPPLANE_SPRITE_ABOVE_OVERLAY        (1)
5760 #define _DSPBADDR               (dev_priv->info.display_mmio_offset + 0x71184)
5761 #define _DSPBSTRIDE             (dev_priv->info.display_mmio_offset + 0x71188)
5762 #define _DSPBPOS                (dev_priv->info.display_mmio_offset + 0x7118C)
5763 #define _DSPBSIZE               (dev_priv->info.display_mmio_offset + 0x71190)
5764 #define _DSPBSURF               (dev_priv->info.display_mmio_offset + 0x7119C)
5765 #define _DSPBTILEOFF            (dev_priv->info.display_mmio_offset + 0x711A4)
5766 #define _DSPBOFFSET             (dev_priv->info.display_mmio_offset + 0x711A4)
5767 #define _DSPBSURFLIVE           (dev_priv->info.display_mmio_offset + 0x711AC)
5768
5769 /* Sprite A control */
5770 #define _DVSACNTR               0x72180
5771 #define   DVS_ENABLE            (1<<31)
5772 #define   DVS_GAMMA_ENABLE      (1<<30)
5773 #define   DVS_PIXFORMAT_MASK    (3<<25)
5774 #define   DVS_FORMAT_YUV422     (0<<25)
5775 #define   DVS_FORMAT_RGBX101010 (1<<25)
5776 #define   DVS_FORMAT_RGBX888    (2<<25)
5777 #define   DVS_FORMAT_RGBX161616 (3<<25)
5778 #define   DVS_PIPE_CSC_ENABLE   (1<<24)
5779 #define   DVS_SOURCE_KEY        (1<<22)
5780 #define   DVS_RGB_ORDER_XBGR    (1<<20)
5781 #define   DVS_YUV_BYTE_ORDER_MASK (3<<16)
5782 #define   DVS_YUV_ORDER_YUYV    (0<<16)
5783 #define   DVS_YUV_ORDER_UYVY    (1<<16)
5784 #define   DVS_YUV_ORDER_YVYU    (2<<16)
5785 #define   DVS_YUV_ORDER_VYUY    (3<<16)
5786 #define   DVS_ROTATE_180        (1<<15)
5787 #define   DVS_DEST_KEY          (1<<2)
5788 #define   DVS_TRICKLE_FEED_DISABLE (1<<14)
5789 #define   DVS_TILED             (1<<10)
5790 #define _DVSALINOFF             0x72184
5791 #define _DVSASTRIDE             0x72188
5792 #define _DVSAPOS                0x7218c
5793 #define _DVSASIZE               0x72190
5794 #define _DVSAKEYVAL             0x72194
5795 #define _DVSAKEYMSK             0x72198
5796 #define _DVSASURF               0x7219c
5797 #define _DVSAKEYMAXVAL          0x721a0
5798 #define _DVSATILEOFF            0x721a4
5799 #define _DVSASURFLIVE           0x721ac
5800 #define _DVSASCALE              0x72204
5801 #define   DVS_SCALE_ENABLE      (1<<31)
5802 #define   DVS_FILTER_MASK       (3<<29)
5803 #define   DVS_FILTER_MEDIUM     (0<<29)
5804 #define   DVS_FILTER_ENHANCING  (1<<29)
5805 #define   DVS_FILTER_SOFTENING  (2<<29)
5806 #define   DVS_VERTICAL_OFFSET_HALF (1<<28) /* must be enabled below */
5807 #define   DVS_VERTICAL_OFFSET_ENABLE (1<<27)
5808 #define _DVSAGAMC               0x72300
5809
5810 #define _DVSBCNTR               0x73180
5811 #define _DVSBLINOFF             0x73184
5812 #define _DVSBSTRIDE             0x73188
5813 #define _DVSBPOS                0x7318c
5814 #define _DVSBSIZE               0x73190
5815 #define _DVSBKEYVAL             0x73194
5816 #define _DVSBKEYMSK             0x73198
5817 #define _DVSBSURF               0x7319c
5818 #define _DVSBKEYMAXVAL          0x731a0
5819 #define _DVSBTILEOFF            0x731a4
5820 #define _DVSBSURFLIVE           0x731ac
5821 #define _DVSBSCALE              0x73204
5822 #define _DVSBGAMC               0x73300
5823
5824 #define DVSCNTR(pipe) _MMIO_PIPE(pipe, _DVSACNTR, _DVSBCNTR)
5825 #define DVSLINOFF(pipe) _MMIO_PIPE(pipe, _DVSALINOFF, _DVSBLINOFF)
5826 #define DVSSTRIDE(pipe) _MMIO_PIPE(pipe, _DVSASTRIDE, _DVSBSTRIDE)
5827 #define DVSPOS(pipe) _MMIO_PIPE(pipe, _DVSAPOS, _DVSBPOS)
5828 #define DVSSURF(pipe) _MMIO_PIPE(pipe, _DVSASURF, _DVSBSURF)
5829 #define DVSKEYMAX(pipe) _MMIO_PIPE(pipe, _DVSAKEYMAXVAL, _DVSBKEYMAXVAL)
5830 #define DVSSIZE(pipe) _MMIO_PIPE(pipe, _DVSASIZE, _DVSBSIZE)
5831 #define DVSSCALE(pipe) _MMIO_PIPE(pipe, _DVSASCALE, _DVSBSCALE)
5832 #define DVSTILEOFF(pipe) _MMIO_PIPE(pipe, _DVSATILEOFF, _DVSBTILEOFF)
5833 #define DVSKEYVAL(pipe) _MMIO_PIPE(pipe, _DVSAKEYVAL, _DVSBKEYVAL)
5834 #define DVSKEYMSK(pipe) _MMIO_PIPE(pipe, _DVSAKEYMSK, _DVSBKEYMSK)
5835 #define DVSSURFLIVE(pipe) _MMIO_PIPE(pipe, _DVSASURFLIVE, _DVSBSURFLIVE)
5836
5837 #define _SPRA_CTL               0x70280
5838 #define   SPRITE_ENABLE                 (1<<31)
5839 #define   SPRITE_GAMMA_ENABLE           (1<<30)
5840 #define   SPRITE_PIXFORMAT_MASK         (7<<25)
5841 #define   SPRITE_FORMAT_YUV422          (0<<25)
5842 #define   SPRITE_FORMAT_RGBX101010      (1<<25)
5843 #define   SPRITE_FORMAT_RGBX888         (2<<25)
5844 #define   SPRITE_FORMAT_RGBX161616      (3<<25)
5845 #define   SPRITE_FORMAT_YUV444          (4<<25)
5846 #define   SPRITE_FORMAT_XR_BGR101010    (5<<25) /* Extended range */
5847 #define   SPRITE_PIPE_CSC_ENABLE        (1<<24)
5848 #define   SPRITE_SOURCE_KEY             (1<<22)
5849 #define   SPRITE_RGB_ORDER_RGBX         (1<<20) /* only for 888 and 161616 */
5850 #define   SPRITE_YUV_TO_RGB_CSC_DISABLE (1<<19)
5851 #define   SPRITE_YUV_CSC_FORMAT_BT709   (1<<18) /* 0 is BT601 */
5852 #define   SPRITE_YUV_BYTE_ORDER_MASK    (3<<16)
5853 #define   SPRITE_YUV_ORDER_YUYV         (0<<16)
5854 #define   SPRITE_YUV_ORDER_UYVY         (1<<16)
5855 #define   SPRITE_YUV_ORDER_YVYU         (2<<16)
5856 #define   SPRITE_YUV_ORDER_VYUY         (3<<16)
5857 #define   SPRITE_ROTATE_180             (1<<15)
5858 #define   SPRITE_TRICKLE_FEED_DISABLE   (1<<14)
5859 #define   SPRITE_INT_GAMMA_ENABLE       (1<<13)
5860 #define   SPRITE_TILED                  (1<<10)
5861 #define   SPRITE_DEST_KEY               (1<<2)
5862 #define _SPRA_LINOFF            0x70284
5863 #define _SPRA_STRIDE            0x70288
5864 #define _SPRA_POS               0x7028c
5865 #define _SPRA_SIZE              0x70290
5866 #define _SPRA_KEYVAL            0x70294
5867 #define _SPRA_KEYMSK            0x70298
5868 #define _SPRA_SURF              0x7029c
5869 #define _SPRA_KEYMAX            0x702a0
5870 #define _SPRA_TILEOFF           0x702a4
5871 #define _SPRA_OFFSET            0x702a4
5872 #define _SPRA_SURFLIVE          0x702ac
5873 #define _SPRA_SCALE             0x70304
5874 #define   SPRITE_SCALE_ENABLE   (1<<31)
5875 #define   SPRITE_FILTER_MASK    (3<<29)
5876 #define   SPRITE_FILTER_MEDIUM  (0<<29)
5877 #define   SPRITE_FILTER_ENHANCING       (1<<29)
5878 #define   SPRITE_FILTER_SOFTENING       (2<<29)
5879 #define   SPRITE_VERTICAL_OFFSET_HALF   (1<<28) /* must be enabled below */
5880 #define   SPRITE_VERTICAL_OFFSET_ENABLE (1<<27)
5881 #define _SPRA_GAMC              0x70400
5882
5883 #define _SPRB_CTL               0x71280
5884 #define _SPRB_LINOFF            0x71284
5885 #define _SPRB_STRIDE            0x71288
5886 #define _SPRB_POS               0x7128c
5887 #define _SPRB_SIZE              0x71290
5888 #define _SPRB_KEYVAL            0x71294
5889 #define _SPRB_KEYMSK            0x71298
5890 #define _SPRB_SURF              0x7129c
5891 #define _SPRB_KEYMAX            0x712a0
5892 #define _SPRB_TILEOFF           0x712a4
5893 #define _SPRB_OFFSET            0x712a4
5894 #define _SPRB_SURFLIVE          0x712ac
5895 #define _SPRB_SCALE             0x71304
5896 #define _SPRB_GAMC              0x71400
5897
5898 #define SPRCTL(pipe) _MMIO_PIPE(pipe, _SPRA_CTL, _SPRB_CTL)
5899 #define SPRLINOFF(pipe) _MMIO_PIPE(pipe, _SPRA_LINOFF, _SPRB_LINOFF)
5900 #define SPRSTRIDE(pipe) _MMIO_PIPE(pipe, _SPRA_STRIDE, _SPRB_STRIDE)
5901 #define SPRPOS(pipe) _MMIO_PIPE(pipe, _SPRA_POS, _SPRB_POS)
5902 #define SPRSIZE(pipe) _MMIO_PIPE(pipe, _SPRA_SIZE, _SPRB_SIZE)
5903 #define SPRKEYVAL(pipe) _MMIO_PIPE(pipe, _SPRA_KEYVAL, _SPRB_KEYVAL)
5904 #define SPRKEYMSK(pipe) _MMIO_PIPE(pipe, _SPRA_KEYMSK, _SPRB_KEYMSK)
5905 #define SPRSURF(pipe) _MMIO_PIPE(pipe, _SPRA_SURF, _SPRB_SURF)
5906 #define SPRKEYMAX(pipe) _MMIO_PIPE(pipe, _SPRA_KEYMAX, _SPRB_KEYMAX)
5907 #define SPRTILEOFF(pipe) _MMIO_PIPE(pipe, _SPRA_TILEOFF, _SPRB_TILEOFF)
5908 #define SPROFFSET(pipe) _MMIO_PIPE(pipe, _SPRA_OFFSET, _SPRB_OFFSET)
5909 #define SPRSCALE(pipe) _MMIO_PIPE(pipe, _SPRA_SCALE, _SPRB_SCALE)
5910 #define SPRGAMC(pipe) _MMIO_PIPE(pipe, _SPRA_GAMC, _SPRB_GAMC)
5911 #define SPRSURFLIVE(pipe) _MMIO_PIPE(pipe, _SPRA_SURFLIVE, _SPRB_SURFLIVE)
5912
5913 #define _SPACNTR                (VLV_DISPLAY_BASE + 0x72180)
5914 #define   SP_ENABLE                     (1<<31)
5915 #define   SP_GAMMA_ENABLE               (1<<30)
5916 #define   SP_PIXFORMAT_MASK             (0xf<<26)
5917 #define   SP_FORMAT_YUV422              (0<<26)
5918 #define   SP_FORMAT_BGR565              (5<<26)
5919 #define   SP_FORMAT_BGRX8888            (6<<26)
5920 #define   SP_FORMAT_BGRA8888            (7<<26)
5921 #define   SP_FORMAT_RGBX1010102         (8<<26)
5922 #define   SP_FORMAT_RGBA1010102         (9<<26)
5923 #define   SP_FORMAT_RGBX8888            (0xe<<26)
5924 #define   SP_FORMAT_RGBA8888            (0xf<<26)
5925 #define   SP_ALPHA_PREMULTIPLY          (1<<23) /* CHV pipe B */
5926 #define   SP_SOURCE_KEY                 (1<<22)
5927 #define   SP_YUV_BYTE_ORDER_MASK        (3<<16)
5928 #define   SP_YUV_ORDER_YUYV             (0<<16)
5929 #define   SP_YUV_ORDER_UYVY             (1<<16)
5930 #define   SP_YUV_ORDER_YVYU             (2<<16)
5931 #define   SP_YUV_ORDER_VYUY             (3<<16)
5932 #define   SP_ROTATE_180                 (1<<15)
5933 #define   SP_TILED                      (1<<10)
5934 #define   SP_MIRROR                     (1<<8) /* CHV pipe B */
5935 #define _SPALINOFF              (VLV_DISPLAY_BASE + 0x72184)
5936 #define _SPASTRIDE              (VLV_DISPLAY_BASE + 0x72188)
5937 #define _SPAPOS                 (VLV_DISPLAY_BASE + 0x7218c)
5938 #define _SPASIZE                (VLV_DISPLAY_BASE + 0x72190)
5939 #define _SPAKEYMINVAL           (VLV_DISPLAY_BASE + 0x72194)
5940 #define _SPAKEYMSK              (VLV_DISPLAY_BASE + 0x72198)
5941 #define _SPASURF                (VLV_DISPLAY_BASE + 0x7219c)
5942 #define _SPAKEYMAXVAL           (VLV_DISPLAY_BASE + 0x721a0)
5943 #define _SPATILEOFF             (VLV_DISPLAY_BASE + 0x721a4)
5944 #define _SPACONSTALPHA          (VLV_DISPLAY_BASE + 0x721a8)
5945 #define   SP_CONST_ALPHA_ENABLE         (1<<31)
5946 #define _SPAGAMC                (VLV_DISPLAY_BASE + 0x721f4)
5947
5948 #define _SPBCNTR                (VLV_DISPLAY_BASE + 0x72280)
5949 #define _SPBLINOFF              (VLV_DISPLAY_BASE + 0x72284)
5950 #define _SPBSTRIDE              (VLV_DISPLAY_BASE + 0x72288)
5951 #define _SPBPOS                 (VLV_DISPLAY_BASE + 0x7228c)
5952 #define _SPBSIZE                (VLV_DISPLAY_BASE + 0x72290)
5953 #define _SPBKEYMINVAL           (VLV_DISPLAY_BASE + 0x72294)
5954 #define _SPBKEYMSK              (VLV_DISPLAY_BASE + 0x72298)
5955 #define _SPBSURF                (VLV_DISPLAY_BASE + 0x7229c)
5956 #define _SPBKEYMAXVAL           (VLV_DISPLAY_BASE + 0x722a0)
5957 #define _SPBTILEOFF             (VLV_DISPLAY_BASE + 0x722a4)
5958 #define _SPBCONSTALPHA          (VLV_DISPLAY_BASE + 0x722a8)
5959 #define _SPBGAMC                (VLV_DISPLAY_BASE + 0x722f4)
5960
5961 #define _MMIO_VLV_SPR(pipe, plane_id, reg_a, reg_b) \
5962         _MMIO_PIPE((pipe) * 2 + (plane_id) - PLANE_SPRITE0, (reg_a), (reg_b))
5963
5964 #define SPCNTR(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPACNTR, _SPBCNTR)
5965 #define SPLINOFF(pipe, plane_id)        _MMIO_VLV_SPR((pipe), (plane_id), _SPALINOFF, _SPBLINOFF)
5966 #define SPSTRIDE(pipe, plane_id)        _MMIO_VLV_SPR((pipe), (plane_id), _SPASTRIDE, _SPBSTRIDE)
5967 #define SPPOS(pipe, plane_id)           _MMIO_VLV_SPR((pipe), (plane_id), _SPAPOS, _SPBPOS)
5968 #define SPSIZE(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPASIZE, _SPBSIZE)
5969 #define SPKEYMINVAL(pipe, plane_id)     _MMIO_VLV_SPR((pipe), (plane_id), _SPAKEYMINVAL, _SPBKEYMINVAL)
5970 #define SPKEYMSK(pipe, plane_id)        _MMIO_VLV_SPR((pipe), (plane_id), _SPAKEYMSK, _SPBKEYMSK)
5971 #define SPSURF(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPASURF, _SPBSURF)
5972 #define SPKEYMAXVAL(pipe, plane_id)     _MMIO_VLV_SPR((pipe), (plane_id), _SPAKEYMAXVAL, _SPBKEYMAXVAL)
5973 #define SPTILEOFF(pipe, plane_id)       _MMIO_VLV_SPR((pipe), (plane_id), _SPATILEOFF, _SPBTILEOFF)
5974 #define SPCONSTALPHA(pipe, plane_id)    _MMIO_VLV_SPR((pipe), (plane_id), _SPACONSTALPHA, _SPBCONSTALPHA)
5975 #define SPGAMC(pipe, plane_id)          _MMIO_VLV_SPR((pipe), (plane_id), _SPAGAMC, _SPBGAMC)
5976
5977 /*
5978  * CHV pipe B sprite CSC
5979  *
5980  * |cr|   |c0 c1 c2|   |cr + cr_ioff|   |cr_ooff|
5981  * |yg| = |c3 c4 c5| x |yg + yg_ioff| + |yg_ooff|
5982  * |cb|   |c6 c7 c8|   |cb + cr_ioff|   |cb_ooff|
5983  */
5984 #define _MMIO_CHV_SPCSC(plane_id, reg) \
5985         _MMIO(VLV_DISPLAY_BASE + ((plane_id) - PLANE_SPRITE0) * 0x1000 + (reg))
5986
5987 #define SPCSCYGOFF(plane_id)    _MMIO_CHV_SPCSC(plane_id, 0x6d900)
5988 #define SPCSCCBOFF(plane_id)    _MMIO_CHV_SPCSC(plane_id, 0x6d904)
5989 #define SPCSCCROFF(plane_id)    _MMIO_CHV_SPCSC(plane_id, 0x6d908)
5990 #define  SPCSC_OOFF(x)          (((x) & 0x7ff) << 16) /* s11 */
5991 #define  SPCSC_IOFF(x)          (((x) & 0x7ff) << 0) /* s11 */
5992
5993 #define SPCSCC01(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d90c)
5994 #define SPCSCC23(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d910)
5995 #define SPCSCC45(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d914)
5996 #define SPCSCC67(plane_id)      _MMIO_CHV_SPCSC(plane_id, 0x6d918)
5997 #define SPCSCC8(plane_id)       _MMIO_CHV_SPCSC(plane_id, 0x6d91c)
5998 #define  SPCSC_C1(x)            (((x) & 0x7fff) << 16) /* s3.12 */
5999 #define  SPCSC_C0(x)            (((x) & 0x7fff) << 0) /* s3.12 */
6000
6001 #define SPCSCYGICLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d920)
6002 #define SPCSCCBICLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d924)
6003 #define SPCSCCRICLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d928)
6004 #define  SPCSC_IMAX(x)          (((x) & 0x7ff) << 16) /* s11 */
6005 #define  SPCSC_IMIN(x)          (((x) & 0x7ff) << 0) /* s11 */
6006
6007 #define SPCSCYGOCLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d92c)
6008 #define SPCSCCBOCLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d930)
6009 #define SPCSCCROCLAMP(plane_id) _MMIO_CHV_SPCSC(plane_id, 0x6d934)
6010 #define  SPCSC_OMAX(x)          ((x) << 16) /* u10 */
6011 #define  SPCSC_OMIN(x)          ((x) << 0) /* u10 */
6012
6013 /* Skylake plane registers */
6014
6015 #define _PLANE_CTL_1_A                          0x70180
6016 #define _PLANE_CTL_2_A                          0x70280
6017 #define _PLANE_CTL_3_A                          0x70380
6018 #define   PLANE_CTL_ENABLE                      (1 << 31)
6019 #define   PLANE_CTL_PIPE_GAMMA_ENABLE           (1 << 30)
6020 #define   PLANE_CTL_FORMAT_MASK                 (0xf << 24)
6021 #define   PLANE_CTL_FORMAT_YUV422               (  0 << 24)
6022 #define   PLANE_CTL_FORMAT_NV12                 (  1 << 24)
6023 #define   PLANE_CTL_FORMAT_XRGB_2101010         (  2 << 24)
6024 #define   PLANE_CTL_FORMAT_XRGB_8888            (  4 << 24)
6025 #define   PLANE_CTL_FORMAT_XRGB_16161616F       (  6 << 24)
6026 #define   PLANE_CTL_FORMAT_AYUV                 (  8 << 24)
6027 #define   PLANE_CTL_FORMAT_INDEXED              ( 12 << 24)
6028 #define   PLANE_CTL_FORMAT_RGB_565              ( 14 << 24)
6029 #define   PLANE_CTL_PIPE_CSC_ENABLE             (1 << 23)
6030 #define   PLANE_CTL_KEY_ENABLE_MASK             (0x3 << 21)
6031 #define   PLANE_CTL_KEY_ENABLE_SOURCE           (  1 << 21)
6032 #define   PLANE_CTL_KEY_ENABLE_DESTINATION      (  2 << 21)
6033 #define   PLANE_CTL_ORDER_BGRX                  (0 << 20)
6034 #define   PLANE_CTL_ORDER_RGBX                  (1 << 20)
6035 #define   PLANE_CTL_YUV422_ORDER_MASK           (0x3 << 16)
6036 #define   PLANE_CTL_YUV422_YUYV                 (  0 << 16)
6037 #define   PLANE_CTL_YUV422_UYVY                 (  1 << 16)
6038 #define   PLANE_CTL_YUV422_YVYU                 (  2 << 16)
6039 #define   PLANE_CTL_YUV422_VYUY                 (  3 << 16)
6040 #define   PLANE_CTL_DECOMPRESSION_ENABLE        (1 << 15)
6041 #define   PLANE_CTL_TRICKLE_FEED_DISABLE        (1 << 14)
6042 #define   PLANE_CTL_PLANE_GAMMA_DISABLE         (1 << 13)
6043 #define   PLANE_CTL_TILED_MASK                  (0x7 << 10)
6044 #define   PLANE_CTL_TILED_LINEAR                (  0 << 10)
6045 #define   PLANE_CTL_TILED_X                     (  1 << 10)
6046 #define   PLANE_CTL_TILED_Y                     (  4 << 10)
6047 #define   PLANE_CTL_TILED_YF                    (  5 << 10)
6048 #define   PLANE_CTL_ALPHA_MASK                  (0x3 << 4)
6049 #define   PLANE_CTL_ALPHA_DISABLE               (  0 << 4)
6050 #define   PLANE_CTL_ALPHA_SW_PREMULTIPLY        (  2 << 4)
6051 #define   PLANE_CTL_ALPHA_HW_PREMULTIPLY        (  3 << 4)
6052 #define   PLANE_CTL_ROTATE_MASK                 0x3
6053 #define   PLANE_CTL_ROTATE_0                    0x0
6054 #define   PLANE_CTL_ROTATE_90                   0x1
6055 #define   PLANE_CTL_ROTATE_180                  0x2
6056 #define   PLANE_CTL_ROTATE_270                  0x3
6057 #define _PLANE_STRIDE_1_A                       0x70188
6058 #define _PLANE_STRIDE_2_A                       0x70288
6059 #define _PLANE_STRIDE_3_A                       0x70388
6060 #define _PLANE_POS_1_A                          0x7018c
6061 #define _PLANE_POS_2_A                          0x7028c
6062 #define _PLANE_POS_3_A                          0x7038c
6063 #define _PLANE_SIZE_1_A                         0x70190
6064 #define _PLANE_SIZE_2_A                         0x70290
6065 #define _PLANE_SIZE_3_A                         0x70390
6066 #define _PLANE_SURF_1_A                         0x7019c
6067 #define _PLANE_SURF_2_A                         0x7029c
6068 #define _PLANE_SURF_3_A                         0x7039c
6069 #define _PLANE_OFFSET_1_A                       0x701a4
6070 #define _PLANE_OFFSET_2_A                       0x702a4
6071 #define _PLANE_OFFSET_3_A                       0x703a4
6072 #define _PLANE_KEYVAL_1_A                       0x70194
6073 #define _PLANE_KEYVAL_2_A                       0x70294
6074 #define _PLANE_KEYMSK_1_A                       0x70198
6075 #define _PLANE_KEYMSK_2_A                       0x70298
6076 #define _PLANE_KEYMAX_1_A                       0x701a0
6077 #define _PLANE_KEYMAX_2_A                       0x702a0
6078 #define _PLANE_COLOR_CTL_1_A                    0x701CC /* GLK+ */
6079 #define _PLANE_COLOR_CTL_2_A                    0x702CC /* GLK+ */
6080 #define _PLANE_COLOR_CTL_3_A                    0x703CC /* GLK+ */
6081 #define   PLANE_COLOR_PIPE_GAMMA_ENABLE         (1 << 30)
6082 #define   PLANE_COLOR_PIPE_CSC_ENABLE           (1 << 23)
6083 #define   PLANE_COLOR_PLANE_GAMMA_DISABLE       (1 << 13)
6084 #define _PLANE_BUF_CFG_1_A                      0x7027c
6085 #define _PLANE_BUF_CFG_2_A                      0x7037c
6086 #define _PLANE_NV12_BUF_CFG_1_A         0x70278
6087 #define _PLANE_NV12_BUF_CFG_2_A         0x70378
6088
6089
6090 #define _PLANE_CTL_1_B                          0x71180
6091 #define _PLANE_CTL_2_B                          0x71280
6092 #define _PLANE_CTL_3_B                          0x71380
6093 #define _PLANE_CTL_1(pipe)      _PIPE(pipe, _PLANE_CTL_1_A, _PLANE_CTL_1_B)
6094 #define _PLANE_CTL_2(pipe)      _PIPE(pipe, _PLANE_CTL_2_A, _PLANE_CTL_2_B)
6095 #define _PLANE_CTL_3(pipe)      _PIPE(pipe, _PLANE_CTL_3_A, _PLANE_CTL_3_B)
6096 #define PLANE_CTL(pipe, plane)  \
6097         _MMIO_PLANE(plane, _PLANE_CTL_1(pipe), _PLANE_CTL_2(pipe))
6098
6099 #define _PLANE_STRIDE_1_B                       0x71188
6100 #define _PLANE_STRIDE_2_B                       0x71288
6101 #define _PLANE_STRIDE_3_B                       0x71388
6102 #define _PLANE_STRIDE_1(pipe)   \
6103         _PIPE(pipe, _PLANE_STRIDE_1_A, _PLANE_STRIDE_1_B)
6104 #define _PLANE_STRIDE_2(pipe)   \
6105         _PIPE(pipe, _PLANE_STRIDE_2_A, _PLANE_STRIDE_2_B)
6106 #define _PLANE_STRIDE_3(pipe)   \
6107         _PIPE(pipe, _PLANE_STRIDE_3_A, _PLANE_STRIDE_3_B)
6108 #define PLANE_STRIDE(pipe, plane)       \
6109         _MMIO_PLANE(plane, _PLANE_STRIDE_1(pipe), _PLANE_STRIDE_2(pipe))
6110
6111 #define _PLANE_POS_1_B                          0x7118c
6112 #define _PLANE_POS_2_B                          0x7128c
6113 #define _PLANE_POS_3_B                          0x7138c
6114 #define _PLANE_POS_1(pipe)      _PIPE(pipe, _PLANE_POS_1_A, _PLANE_POS_1_B)
6115 #define _PLANE_POS_2(pipe)      _PIPE(pipe, _PLANE_POS_2_A, _PLANE_POS_2_B)
6116 #define _PLANE_POS_3(pipe)      _PIPE(pipe, _PLANE_POS_3_A, _PLANE_POS_3_B)
6117 #define PLANE_POS(pipe, plane)  \
6118         _MMIO_PLANE(plane, _PLANE_POS_1(pipe), _PLANE_POS_2(pipe))
6119
6120 #define _PLANE_SIZE_1_B                         0x71190
6121 #define _PLANE_SIZE_2_B                         0x71290
6122 #define _PLANE_SIZE_3_B                         0x71390
6123 #define _PLANE_SIZE_1(pipe)     _PIPE(pipe, _PLANE_SIZE_1_A, _PLANE_SIZE_1_B)
6124 #define _PLANE_SIZE_2(pipe)     _PIPE(pipe, _PLANE_SIZE_2_A, _PLANE_SIZE_2_B)
6125 #define _PLANE_SIZE_3(pipe)     _PIPE(pipe, _PLANE_SIZE_3_A, _PLANE_SIZE_3_B)
6126 #define PLANE_SIZE(pipe, plane) \
6127         _MMIO_PLANE(plane, _PLANE_SIZE_1(pipe), _PLANE_SIZE_2(pipe))
6128
6129 #define _PLANE_SURF_1_B                         0x7119c
6130 #define _PLANE_SURF_2_B                         0x7129c
6131 #define _PLANE_SURF_3_B                         0x7139c
6132 #define _PLANE_SURF_1(pipe)     _PIPE(pipe, _PLANE_SURF_1_A, _PLANE_SURF_1_B)
6133 #define _PLANE_SURF_2(pipe)     _PIPE(pipe, _PLANE_SURF_2_A, _PLANE_SURF_2_B)
6134 #define _PLANE_SURF_3(pipe)     _PIPE(pipe, _PLANE_SURF_3_A, _PLANE_SURF_3_B)
6135 #define PLANE_SURF(pipe, plane) \
6136         _MMIO_PLANE(plane, _PLANE_SURF_1(pipe), _PLANE_SURF_2(pipe))
6137
6138 #define _PLANE_OFFSET_1_B                       0x711a4
6139 #define _PLANE_OFFSET_2_B                       0x712a4
6140 #define _PLANE_OFFSET_1(pipe) _PIPE(pipe, _PLANE_OFFSET_1_A, _PLANE_OFFSET_1_B)
6141 #define _PLANE_OFFSET_2(pipe) _PIPE(pipe, _PLANE_OFFSET_2_A, _PLANE_OFFSET_2_B)
6142 #define PLANE_OFFSET(pipe, plane)       \
6143         _MMIO_PLANE(plane, _PLANE_OFFSET_1(pipe), _PLANE_OFFSET_2(pipe))
6144
6145 #define _PLANE_KEYVAL_1_B                       0x71194
6146 #define _PLANE_KEYVAL_2_B                       0x71294
6147 #define _PLANE_KEYVAL_1(pipe) _PIPE(pipe, _PLANE_KEYVAL_1_A, _PLANE_KEYVAL_1_B)
6148 #define _PLANE_KEYVAL_2(pipe) _PIPE(pipe, _PLANE_KEYVAL_2_A, _PLANE_KEYVAL_2_B)
6149 #define PLANE_KEYVAL(pipe, plane)       \
6150         _MMIO_PLANE(plane, _PLANE_KEYVAL_1(pipe), _PLANE_KEYVAL_2(pipe))
6151
6152 #define _PLANE_KEYMSK_1_B                       0x71198
6153 #define _PLANE_KEYMSK_2_B                       0x71298
6154 #define _PLANE_KEYMSK_1(pipe) _PIPE(pipe, _PLANE_KEYMSK_1_A, _PLANE_KEYMSK_1_B)
6155 #define _PLANE_KEYMSK_2(pipe) _PIPE(pipe, _PLANE_KEYMSK_2_A, _PLANE_KEYMSK_2_B)
6156 #define PLANE_KEYMSK(pipe, plane)       \
6157         _MMIO_PLANE(plane, _PLANE_KEYMSK_1(pipe), _PLANE_KEYMSK_2(pipe))
6158
6159 #define _PLANE_KEYMAX_1_B                       0x711a0
6160 #define _PLANE_KEYMAX_2_B                       0x712a0
6161 #define _PLANE_KEYMAX_1(pipe) _PIPE(pipe, _PLANE_KEYMAX_1_A, _PLANE_KEYMAX_1_B)
6162 #define _PLANE_KEYMAX_2(pipe) _PIPE(pipe, _PLANE_KEYMAX_2_A, _PLANE_KEYMAX_2_B)
6163 #define PLANE_KEYMAX(pipe, plane)       \
6164         _MMIO_PLANE(plane, _PLANE_KEYMAX_1(pipe), _PLANE_KEYMAX_2(pipe))
6165
6166 #define _PLANE_BUF_CFG_1_B                      0x7127c
6167 #define _PLANE_BUF_CFG_2_B                      0x7137c
6168 #define _PLANE_BUF_CFG_1(pipe)  \
6169         _PIPE(pipe, _PLANE_BUF_CFG_1_A, _PLANE_BUF_CFG_1_B)
6170 #define _PLANE_BUF_CFG_2(pipe)  \
6171         _PIPE(pipe, _PLANE_BUF_CFG_2_A, _PLANE_BUF_CFG_2_B)
6172 #define PLANE_BUF_CFG(pipe, plane)      \
6173         _MMIO_PLANE(plane, _PLANE_BUF_CFG_1(pipe), _PLANE_BUF_CFG_2(pipe))
6174
6175 #define _PLANE_NV12_BUF_CFG_1_B         0x71278
6176 #define _PLANE_NV12_BUF_CFG_2_B         0x71378
6177 #define _PLANE_NV12_BUF_CFG_1(pipe)     \
6178         _PIPE(pipe, _PLANE_NV12_BUF_CFG_1_A, _PLANE_NV12_BUF_CFG_1_B)
6179 #define _PLANE_NV12_BUF_CFG_2(pipe)     \
6180         _PIPE(pipe, _PLANE_NV12_BUF_CFG_2_A, _PLANE_NV12_BUF_CFG_2_B)
6181 #define PLANE_NV12_BUF_CFG(pipe, plane) \
6182         _MMIO_PLANE(plane, _PLANE_NV12_BUF_CFG_1(pipe), _PLANE_NV12_BUF_CFG_2(pipe))
6183
6184 #define _PLANE_COLOR_CTL_1_B                    0x711CC
6185 #define _PLANE_COLOR_CTL_2_B                    0x712CC
6186 #define _PLANE_COLOR_CTL_3_B                    0x713CC
6187 #define _PLANE_COLOR_CTL_1(pipe)        \
6188         _PIPE(pipe, _PLANE_COLOR_CTL_1_A, _PLANE_COLOR_CTL_1_B)
6189 #define _PLANE_COLOR_CTL_2(pipe)        \
6190         _PIPE(pipe, _PLANE_COLOR_CTL_2_A, _PLANE_COLOR_CTL_2_B)
6191 #define PLANE_COLOR_CTL(pipe, plane)    \
6192         _MMIO_PLANE(plane, _PLANE_COLOR_CTL_1(pipe), _PLANE_COLOR_CTL_2(pipe))
6193
6194 #/* SKL new cursor registers */
6195 #define _CUR_BUF_CFG_A                          0x7017c
6196 #define _CUR_BUF_CFG_B                          0x7117c
6197 #define CUR_BUF_CFG(pipe)       _MMIO_PIPE(pipe, _CUR_BUF_CFG_A, _CUR_BUF_CFG_B)
6198
6199 /* VBIOS regs */
6200 #define VGACNTRL                _MMIO(0x71400)
6201 # define VGA_DISP_DISABLE                       (1 << 31)
6202 # define VGA_2X_MODE                            (1 << 30)
6203 # define VGA_PIPE_B_SELECT                      (1 << 29)
6204
6205 #define VLV_VGACNTRL            _MMIO(VLV_DISPLAY_BASE + 0x71400)
6206
6207 /* Ironlake */
6208
6209 #define CPU_VGACNTRL    _MMIO(0x41000)
6210
6211 #define DIGITAL_PORT_HOTPLUG_CNTRL      _MMIO(0x44030)
6212 #define  DIGITAL_PORTA_HOTPLUG_ENABLE           (1 << 4)
6213 #define  DIGITAL_PORTA_PULSE_DURATION_2ms       (0 << 2) /* pre-HSW */
6214 #define  DIGITAL_PORTA_PULSE_DURATION_4_5ms     (1 << 2) /* pre-HSW */
6215 #define  DIGITAL_PORTA_PULSE_DURATION_6ms       (2 << 2) /* pre-HSW */
6216 #define  DIGITAL_PORTA_PULSE_DURATION_100ms     (3 << 2) /* pre-HSW */
6217 #define  DIGITAL_PORTA_PULSE_DURATION_MASK      (3 << 2) /* pre-HSW */
6218 #define  DIGITAL_PORTA_HOTPLUG_STATUS_MASK      (3 << 0)
6219 #define  DIGITAL_PORTA_HOTPLUG_NO_DETECT        (0 << 0)
6220 #define  DIGITAL_PORTA_HOTPLUG_SHORT_DETECT     (1 << 0)
6221 #define  DIGITAL_PORTA_HOTPLUG_LONG_DETECT      (2 << 0)
6222
6223 /* refresh rate hardware control */
6224 #define RR_HW_CTL       _MMIO(0x45300)
6225 #define  RR_HW_LOW_POWER_FRAMES_MASK    0xff
6226 #define  RR_HW_HIGH_POWER_FRAMES_MASK   0xff00
6227
6228 #define FDI_PLL_BIOS_0  _MMIO(0x46000)
6229 #define  FDI_PLL_FB_CLOCK_MASK  0xff
6230 #define FDI_PLL_BIOS_1  _MMIO(0x46004)
6231 #define FDI_PLL_BIOS_2  _MMIO(0x46008)
6232 #define DISPLAY_PORT_PLL_BIOS_0         _MMIO(0x4600c)
6233 #define DISPLAY_PORT_PLL_BIOS_1         _MMIO(0x46010)
6234 #define DISPLAY_PORT_PLL_BIOS_2         _MMIO(0x46014)
6235
6236 #define PCH_3DCGDIS0            _MMIO(0x46020)
6237 # define MARIUNIT_CLOCK_GATE_DISABLE            (1 << 18)
6238 # define SVSMUNIT_CLOCK_GATE_DISABLE            (1 << 1)
6239
6240 #define PCH_3DCGDIS1            _MMIO(0x46024)
6241 # define VFMUNIT_CLOCK_GATE_DISABLE             (1 << 11)
6242
6243 #define FDI_PLL_FREQ_CTL        _MMIO(0x46030)
6244 #define  FDI_PLL_FREQ_CHANGE_REQUEST    (1<<24)
6245 #define  FDI_PLL_FREQ_LOCK_LIMIT_MASK   0xfff00
6246 #define  FDI_PLL_FREQ_DISABLE_COUNT_LIMIT_MASK  0xff
6247
6248
6249 #define _PIPEA_DATA_M1          0x60030
6250 #define  PIPE_DATA_M1_OFFSET    0
6251 #define _PIPEA_DATA_N1          0x60034
6252 #define  PIPE_DATA_N1_OFFSET    0
6253
6254 #define _PIPEA_DATA_M2          0x60038
6255 #define  PIPE_DATA_M2_OFFSET    0
6256 #define _PIPEA_DATA_N2          0x6003c
6257 #define  PIPE_DATA_N2_OFFSET    0
6258
6259 #define _PIPEA_LINK_M1          0x60040
6260 #define  PIPE_LINK_M1_OFFSET    0
6261 #define _PIPEA_LINK_N1          0x60044
6262 #define  PIPE_LINK_N1_OFFSET    0
6263
6264 #define _PIPEA_LINK_M2          0x60048
6265 #define  PIPE_LINK_M2_OFFSET    0
6266 #define _PIPEA_LINK_N2          0x6004c
6267 #define  PIPE_LINK_N2_OFFSET    0
6268
6269 /* PIPEB timing regs are same start from 0x61000 */
6270
6271 #define _PIPEB_DATA_M1          0x61030
6272 #define _PIPEB_DATA_N1          0x61034
6273 #define _PIPEB_DATA_M2          0x61038
6274 #define _PIPEB_DATA_N2          0x6103c
6275 #define _PIPEB_LINK_M1          0x61040
6276 #define _PIPEB_LINK_N1          0x61044
6277 #define _PIPEB_LINK_M2          0x61048
6278 #define _PIPEB_LINK_N2          0x6104c
6279
6280 #define PIPE_DATA_M1(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_M1)
6281 #define PIPE_DATA_N1(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_N1)
6282 #define PIPE_DATA_M2(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_M2)
6283 #define PIPE_DATA_N2(tran) _MMIO_TRANS2(tran, _PIPEA_DATA_N2)
6284 #define PIPE_LINK_M1(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_M1)
6285 #define PIPE_LINK_N1(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_N1)
6286 #define PIPE_LINK_M2(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_M2)
6287 #define PIPE_LINK_N2(tran) _MMIO_TRANS2(tran, _PIPEA_LINK_N2)
6288
6289 /* CPU panel fitter */
6290 /* IVB+ has 3 fitters, 0 is 7x5 capable, the other two only 3x3 */
6291 #define _PFA_CTL_1               0x68080
6292 #define _PFB_CTL_1               0x68880
6293 #define  PF_ENABLE              (1<<31)
6294 #define  PF_PIPE_SEL_MASK_IVB   (3<<29)
6295 #define  PF_PIPE_SEL_IVB(pipe)  ((pipe)<<29)
6296 #define  PF_FILTER_MASK         (3<<23)
6297 #define  PF_FILTER_PROGRAMMED   (0<<23)
6298 #define  PF_FILTER_MED_3x3      (1<<23)
6299 #define  PF_FILTER_EDGE_ENHANCE (2<<23)
6300 #define  PF_FILTER_EDGE_SOFTEN  (3<<23)
6301 #define _PFA_WIN_SZ             0x68074
6302 #define _PFB_WIN_SZ             0x68874
6303 #define _PFA_WIN_POS            0x68070
6304 #define _PFB_WIN_POS            0x68870
6305 #define _PFA_VSCALE             0x68084
6306 #define _PFB_VSCALE             0x68884
6307 #define _PFA_HSCALE             0x68090
6308 #define _PFB_HSCALE             0x68890
6309
6310 #define PF_CTL(pipe)            _MMIO_PIPE(pipe, _PFA_CTL_1, _PFB_CTL_1)
6311 #define PF_WIN_SZ(pipe)         _MMIO_PIPE(pipe, _PFA_WIN_SZ, _PFB_WIN_SZ)
6312 #define PF_WIN_POS(pipe)        _MMIO_PIPE(pipe, _PFA_WIN_POS, _PFB_WIN_POS)
6313 #define PF_VSCALE(pipe)         _MMIO_PIPE(pipe, _PFA_VSCALE, _PFB_VSCALE)
6314 #define PF_HSCALE(pipe)         _MMIO_PIPE(pipe, _PFA_HSCALE, _PFB_HSCALE)
6315
6316 #define _PSA_CTL                0x68180
6317 #define _PSB_CTL                0x68980
6318 #define PS_ENABLE               (1<<31)
6319 #define _PSA_WIN_SZ             0x68174
6320 #define _PSB_WIN_SZ             0x68974
6321 #define _PSA_WIN_POS            0x68170
6322 #define _PSB_WIN_POS            0x68970
6323
6324 #define PS_CTL(pipe)            _MMIO_PIPE(pipe, _PSA_CTL, _PSB_CTL)
6325 #define PS_WIN_SZ(pipe)         _MMIO_PIPE(pipe, _PSA_WIN_SZ, _PSB_WIN_SZ)
6326 #define PS_WIN_POS(pipe)        _MMIO_PIPE(pipe, _PSA_WIN_POS, _PSB_WIN_POS)
6327
6328 /*
6329  * Skylake scalers
6330  */
6331 #define _PS_1A_CTRL      0x68180
6332 #define _PS_2A_CTRL      0x68280
6333 #define _PS_1B_CTRL      0x68980
6334 #define _PS_2B_CTRL      0x68A80
6335 #define _PS_1C_CTRL      0x69180
6336 #define PS_SCALER_EN        (1 << 31)
6337 #define PS_SCALER_MODE_MASK (3 << 28)
6338 #define PS_SCALER_MODE_DYN  (0 << 28)
6339 #define PS_SCALER_MODE_HQ  (1 << 28)
6340 #define PS_PLANE_SEL_MASK  (7 << 25)
6341 #define PS_PLANE_SEL(plane) (((plane) + 1) << 25)
6342 #define PS_FILTER_MASK         (3 << 23)
6343 #define PS_FILTER_MEDIUM       (0 << 23)
6344 #define PS_FILTER_EDGE_ENHANCE (2 << 23)
6345 #define PS_FILTER_BILINEAR     (3 << 23)
6346 #define PS_VERT3TAP            (1 << 21)
6347 #define PS_VERT_INT_INVERT_FIELD1 (0 << 20)
6348 #define PS_VERT_INT_INVERT_FIELD0 (1 << 20)
6349 #define PS_PWRUP_PROGRESS         (1 << 17)
6350 #define PS_V_FILTER_BYPASS        (1 << 8)
6351 #define PS_VADAPT_EN              (1 << 7)
6352 #define PS_VADAPT_MODE_MASK        (3 << 5)
6353 #define PS_VADAPT_MODE_LEAST_ADAPT (0 << 5)
6354 #define PS_VADAPT_MODE_MOD_ADAPT   (1 << 5)
6355 #define PS_VADAPT_MODE_MOST_ADAPT  (3 << 5)
6356
6357 #define _PS_PWR_GATE_1A     0x68160
6358 #define _PS_PWR_GATE_2A     0x68260
6359 #define _PS_PWR_GATE_1B     0x68960
6360 #define _PS_PWR_GATE_2B     0x68A60
6361 #define _PS_PWR_GATE_1C     0x69160
6362 #define PS_PWR_GATE_DIS_OVERRIDE       (1 << 31)
6363 #define PS_PWR_GATE_SETTLING_TIME_32   (0 << 3)
6364 #define PS_PWR_GATE_SETTLING_TIME_64   (1 << 3)
6365 #define PS_PWR_GATE_SETTLING_TIME_96   (2 << 3)
6366 #define PS_PWR_GATE_SETTLING_TIME_128  (3 << 3)
6367 #define PS_PWR_GATE_SLPEN_8             0
6368 #define PS_PWR_GATE_SLPEN_16            1
6369 #define PS_PWR_GATE_SLPEN_24            2
6370 #define PS_PWR_GATE_SLPEN_32            3
6371
6372 #define _PS_WIN_POS_1A      0x68170
6373 #define _PS_WIN_POS_2A      0x68270
6374 #define _PS_WIN_POS_1B      0x68970
6375 #define _PS_WIN_POS_2B      0x68A70
6376 #define _PS_WIN_POS_1C      0x69170
6377
6378 #define _PS_WIN_SZ_1A       0x68174
6379 #define _PS_WIN_SZ_2A       0x68274
6380 #define _PS_WIN_SZ_1B       0x68974
6381 #define _PS_WIN_SZ_2B       0x68A74
6382 #define _PS_WIN_SZ_1C       0x69174
6383
6384 #define _PS_VSCALE_1A       0x68184
6385 #define _PS_VSCALE_2A       0x68284
6386 #define _PS_VSCALE_1B       0x68984
6387 #define _PS_VSCALE_2B       0x68A84
6388 #define _PS_VSCALE_1C       0x69184
6389
6390 #define _PS_HSCALE_1A       0x68190
6391 #define _PS_HSCALE_2A       0x68290
6392 #define _PS_HSCALE_1B       0x68990
6393 #define _PS_HSCALE_2B       0x68A90
6394 #define _PS_HSCALE_1C       0x69190
6395
6396 #define _PS_VPHASE_1A       0x68188
6397 #define _PS_VPHASE_2A       0x68288
6398 #define _PS_VPHASE_1B       0x68988
6399 #define _PS_VPHASE_2B       0x68A88
6400 #define _PS_VPHASE_1C       0x69188
6401
6402 #define _PS_HPHASE_1A       0x68194
6403 #define _PS_HPHASE_2A       0x68294
6404 #define _PS_HPHASE_1B       0x68994
6405 #define _PS_HPHASE_2B       0x68A94
6406 #define _PS_HPHASE_1C       0x69194
6407
6408 #define _PS_ECC_STAT_1A     0x681D0
6409 #define _PS_ECC_STAT_2A     0x682D0
6410 #define _PS_ECC_STAT_1B     0x689D0
6411 #define _PS_ECC_STAT_2B     0x68AD0
6412 #define _PS_ECC_STAT_1C     0x691D0
6413
6414 #define _ID(id, a, b) ((a) + (id)*((b)-(a)))
6415 #define SKL_PS_CTRL(pipe, id) _MMIO_PIPE(pipe,        \
6416                         _ID(id, _PS_1A_CTRL, _PS_2A_CTRL),       \
6417                         _ID(id, _PS_1B_CTRL, _PS_2B_CTRL))
6418 #define SKL_PS_PWR_GATE(pipe, id) _MMIO_PIPE(pipe,    \
6419                         _ID(id, _PS_PWR_GATE_1A, _PS_PWR_GATE_2A), \
6420                         _ID(id, _PS_PWR_GATE_1B, _PS_PWR_GATE_2B))
6421 #define SKL_PS_WIN_POS(pipe, id) _MMIO_PIPE(pipe,     \
6422                         _ID(id, _PS_WIN_POS_1A, _PS_WIN_POS_2A), \
6423                         _ID(id, _PS_WIN_POS_1B, _PS_WIN_POS_2B))
6424 #define SKL_PS_WIN_SZ(pipe, id)  _MMIO_PIPE(pipe,     \
6425                         _ID(id, _PS_WIN_SZ_1A, _PS_WIN_SZ_2A),   \
6426                         _ID(id, _PS_WIN_SZ_1B, _PS_WIN_SZ_2B))
6427 #define SKL_PS_VSCALE(pipe, id)  _MMIO_PIPE(pipe,     \
6428                         _ID(id, _PS_VSCALE_1A, _PS_VSCALE_2A),   \
6429                         _ID(id, _PS_VSCALE_1B, _PS_VSCALE_2B))
6430 #define SKL_PS_HSCALE(pipe, id)  _MMIO_PIPE(pipe,     \
6431                         _ID(id, _PS_HSCALE_1A, _PS_HSCALE_2A),   \
6432                         _ID(id, _PS_HSCALE_1B, _PS_HSCALE_2B))
6433 #define SKL_PS_VPHASE(pipe, id)  _MMIO_PIPE(pipe,     \
6434                         _ID(id, _PS_VPHASE_1A, _PS_VPHASE_2A),   \
6435                         _ID(id, _PS_VPHASE_1B, _PS_VPHASE_2B))
6436 #define SKL_PS_HPHASE(pipe, id)  _MMIO_PIPE(pipe,     \
6437                         _ID(id, _PS_HPHASE_1A, _PS_HPHASE_2A),   \
6438                         _ID(id, _PS_HPHASE_1B, _PS_HPHASE_2B))
6439 #define SKL_PS_ECC_STAT(pipe, id)  _MMIO_PIPE(pipe,     \
6440                         _ID(id, _PS_ECC_STAT_1A, _PS_ECC_STAT_2A),   \
6441                         _ID(id, _PS_ECC_STAT_1B, _PS_ECC_STAT_2B))
6442
6443 /* legacy palette */
6444 #define _LGC_PALETTE_A           0x4a000
6445 #define _LGC_PALETTE_B           0x4a800
6446 #define LGC_PALETTE(pipe, i) _MMIO(_PIPE(pipe, _LGC_PALETTE_A, _LGC_PALETTE_B) + (i) * 4)
6447
6448 #define _GAMMA_MODE_A           0x4a480
6449 #define _GAMMA_MODE_B           0x4ac80
6450 #define GAMMA_MODE(pipe) _MMIO_PIPE(pipe, _GAMMA_MODE_A, _GAMMA_MODE_B)
6451 #define GAMMA_MODE_MODE_MASK    (3 << 0)
6452 #define GAMMA_MODE_MODE_8BIT    (0 << 0)
6453 #define GAMMA_MODE_MODE_10BIT   (1 << 0)
6454 #define GAMMA_MODE_MODE_12BIT   (2 << 0)
6455 #define GAMMA_MODE_MODE_SPLIT   (3 << 0)
6456
6457 /* DMC/CSR */
6458 #define CSR_PROGRAM(i)          _MMIO(0x80000 + (i) * 4)
6459 #define CSR_SSP_BASE_ADDR_GEN9  0x00002FC0
6460 #define CSR_HTP_ADDR_SKL        0x00500034
6461 #define CSR_SSP_BASE            _MMIO(0x8F074)
6462 #define CSR_HTP_SKL             _MMIO(0x8F004)
6463 #define CSR_LAST_WRITE          _MMIO(0x8F034)
6464 #define CSR_LAST_WRITE_VALUE    0xc003b400
6465 /* MMIO address range for CSR program (0x80000 - 0x82FFF) */
6466 #define CSR_MMIO_START_RANGE    0x80000
6467 #define CSR_MMIO_END_RANGE      0x8FFFF
6468 #define SKL_CSR_DC3_DC5_COUNT   _MMIO(0x80030)
6469 #define SKL_CSR_DC5_DC6_COUNT   _MMIO(0x8002C)
6470 #define BXT_CSR_DC3_DC5_COUNT   _MMIO(0x80038)
6471
6472 /* interrupts */
6473 #define DE_MASTER_IRQ_CONTROL   (1 << 31)
6474 #define DE_SPRITEB_FLIP_DONE    (1 << 29)
6475 #define DE_SPRITEA_FLIP_DONE    (1 << 28)
6476 #define DE_PLANEB_FLIP_DONE     (1 << 27)
6477 #define DE_PLANEA_FLIP_DONE     (1 << 26)
6478 #define DE_PLANE_FLIP_DONE(plane) (1 << (26 + (plane)))
6479 #define DE_PCU_EVENT            (1 << 25)
6480 #define DE_GTT_FAULT            (1 << 24)
6481 #define DE_POISON               (1 << 23)
6482 #define DE_PERFORM_COUNTER      (1 << 22)
6483 #define DE_PCH_EVENT            (1 << 21)
6484 #define DE_AUX_CHANNEL_A        (1 << 20)
6485 #define DE_DP_A_HOTPLUG         (1 << 19)
6486 #define DE_GSE                  (1 << 18)
6487 #define DE_PIPEB_VBLANK         (1 << 15)
6488 #define DE_PIPEB_EVEN_FIELD     (1 << 14)
6489 #define DE_PIPEB_ODD_FIELD      (1 << 13)
6490 #define DE_PIPEB_LINE_COMPARE   (1 << 12)
6491 #define DE_PIPEB_VSYNC          (1 << 11)
6492 #define DE_PIPEB_CRC_DONE       (1 << 10)
6493 #define DE_PIPEB_FIFO_UNDERRUN  (1 << 8)
6494 #define DE_PIPEA_VBLANK         (1 << 7)
6495 #define DE_PIPE_VBLANK(pipe)    (1 << (7 + 8*(pipe)))
6496 #define DE_PIPEA_EVEN_FIELD     (1 << 6)
6497 #define DE_PIPEA_ODD_FIELD      (1 << 5)
6498 #define DE_PIPEA_LINE_COMPARE   (1 << 4)
6499 #define DE_PIPEA_VSYNC          (1 << 3)
6500 #define DE_PIPEA_CRC_DONE       (1 << 2)
6501 #define DE_PIPE_CRC_DONE(pipe)  (1 << (2 + 8*(pipe)))
6502 #define DE_PIPEA_FIFO_UNDERRUN  (1 << 0)
6503 #define DE_PIPE_FIFO_UNDERRUN(pipe)  (1 << (8*(pipe)))
6504
6505 /* More Ivybridge lolz */
6506 #define DE_ERR_INT_IVB                  (1<<30)
6507 #define DE_GSE_IVB                      (1<<29)
6508 #define DE_PCH_EVENT_IVB                (1<<28)
6509 #define DE_DP_A_HOTPLUG_IVB             (1<<27)
6510 #define DE_AUX_CHANNEL_A_IVB            (1<<26)
6511 #define DE_SPRITEC_FLIP_DONE_IVB        (1<<14)
6512 #define DE_PLANEC_FLIP_DONE_IVB         (1<<13)
6513 #define DE_PIPEC_VBLANK_IVB             (1<<10)
6514 #define DE_SPRITEB_FLIP_DONE_IVB        (1<<9)
6515 #define DE_PLANEB_FLIP_DONE_IVB         (1<<8)
6516 #define DE_PIPEB_VBLANK_IVB             (1<<5)
6517 #define DE_SPRITEA_FLIP_DONE_IVB        (1<<4)
6518 #define DE_PLANEA_FLIP_DONE_IVB         (1<<3)
6519 #define DE_PLANE_FLIP_DONE_IVB(plane)   (1<< (3 + 5*(plane)))
6520 #define DE_PIPEA_VBLANK_IVB             (1<<0)
6521 #define DE_PIPE_VBLANK_IVB(pipe)        (1 << ((pipe) * 5))
6522
6523 #define VLV_MASTER_IER                  _MMIO(0x4400c) /* Gunit master IER */
6524 #define   MASTER_INTERRUPT_ENABLE       (1<<31)
6525
6526 #define DEISR   _MMIO(0x44000)
6527 #define DEIMR   _MMIO(0x44004)
6528 #define DEIIR   _MMIO(0x44008)
6529 #define DEIER   _MMIO(0x4400c)
6530
6531 #define GTISR   _MMIO(0x44010)
6532 #define GTIMR   _MMIO(0x44014)
6533 #define GTIIR   _MMIO(0x44018)
6534 #define GTIER   _MMIO(0x4401c)
6535
6536 #define GEN8_MASTER_IRQ                 _MMIO(0x44200)
6537 #define  GEN8_MASTER_IRQ_CONTROL        (1<<31)
6538 #define  GEN8_PCU_IRQ                   (1<<30)
6539 #define  GEN8_DE_PCH_IRQ                (1<<23)
6540 #define  GEN8_DE_MISC_IRQ               (1<<22)
6541 #define  GEN8_DE_PORT_IRQ               (1<<20)
6542 #define  GEN8_DE_PIPE_C_IRQ             (1<<18)
6543 #define  GEN8_DE_PIPE_B_IRQ             (1<<17)
6544 #define  GEN8_DE_PIPE_A_IRQ             (1<<16)
6545 #define  GEN8_DE_PIPE_IRQ(pipe)         (1<<(16+(pipe)))
6546 #define  GEN8_GT_VECS_IRQ               (1<<6)
6547 #define  GEN8_GT_GUC_IRQ                (1<<5)
6548 #define  GEN8_GT_PM_IRQ                 (1<<4)
6549 #define  GEN8_GT_VCS2_IRQ               (1<<3)
6550 #define  GEN8_GT_VCS1_IRQ               (1<<2)
6551 #define  GEN8_GT_BCS_IRQ                (1<<1)
6552 #define  GEN8_GT_RCS_IRQ                (1<<0)
6553
6554 #define GEN8_GT_ISR(which) _MMIO(0x44300 + (0x10 * (which)))
6555 #define GEN8_GT_IMR(which) _MMIO(0x44304 + (0x10 * (which)))
6556 #define GEN8_GT_IIR(which) _MMIO(0x44308 + (0x10 * (which)))
6557 #define GEN8_GT_IER(which) _MMIO(0x4430c + (0x10 * (which)))
6558
6559 #define GEN9_GUC_TO_HOST_INT_EVENT      (1<<31)
6560 #define GEN9_GUC_EXEC_ERROR_EVENT       (1<<30)
6561 #define GEN9_GUC_DISPLAY_EVENT          (1<<29)
6562 #define GEN9_GUC_SEMA_SIGNAL_EVENT      (1<<28)
6563 #define GEN9_GUC_IOMMU_MSG_EVENT        (1<<27)
6564 #define GEN9_GUC_DB_RING_EVENT          (1<<26)
6565 #define GEN9_GUC_DMA_DONE_EVENT         (1<<25)
6566 #define GEN9_GUC_FATAL_ERROR_EVENT      (1<<24)
6567 #define GEN9_GUC_NOTIFICATION_EVENT     (1<<23)
6568
6569 #define GEN8_RCS_IRQ_SHIFT 0
6570 #define GEN8_BCS_IRQ_SHIFT 16
6571 #define GEN8_VCS1_IRQ_SHIFT 0
6572 #define GEN8_VCS2_IRQ_SHIFT 16
6573 #define GEN8_VECS_IRQ_SHIFT 0
6574 #define GEN8_WD_IRQ_SHIFT 16
6575
6576 #define GEN8_DE_PIPE_ISR(pipe) _MMIO(0x44400 + (0x10 * (pipe)))
6577 #define GEN8_DE_PIPE_IMR(pipe) _MMIO(0x44404 + (0x10 * (pipe)))
6578 #define GEN8_DE_PIPE_IIR(pipe) _MMIO(0x44408 + (0x10 * (pipe)))
6579 #define GEN8_DE_PIPE_IER(pipe) _MMIO(0x4440c + (0x10 * (pipe)))
6580 #define  GEN8_PIPE_FIFO_UNDERRUN        (1 << 31)
6581 #define  GEN8_PIPE_CDCLK_CRC_ERROR      (1 << 29)
6582 #define  GEN8_PIPE_CDCLK_CRC_DONE       (1 << 28)
6583 #define  GEN8_PIPE_CURSOR_FAULT         (1 << 10)
6584 #define  GEN8_PIPE_SPRITE_FAULT         (1 << 9)
6585 #define  GEN8_PIPE_PRIMARY_FAULT        (1 << 8)
6586 #define  GEN8_PIPE_SPRITE_FLIP_DONE     (1 << 5)
6587 #define  GEN8_PIPE_PRIMARY_FLIP_DONE    (1 << 4)
6588 #define  GEN8_PIPE_SCAN_LINE_EVENT      (1 << 2)
6589 #define  GEN8_PIPE_VSYNC                (1 << 1)
6590 #define  GEN8_PIPE_VBLANK               (1 << 0)
6591 #define  GEN9_PIPE_CURSOR_FAULT         (1 << 11)
6592 #define  GEN9_PIPE_PLANE4_FAULT         (1 << 10)
6593 #define  GEN9_PIPE_PLANE3_FAULT         (1 << 9)
6594 #define  GEN9_PIPE_PLANE2_FAULT         (1 << 8)
6595 #define  GEN9_PIPE_PLANE1_FAULT         (1 << 7)
6596 #define  GEN9_PIPE_PLANE4_FLIP_DONE     (1 << 6)
6597 #define  GEN9_PIPE_PLANE3_FLIP_DONE     (1 << 5)
6598 #define  GEN9_PIPE_PLANE2_FLIP_DONE     (1 << 4)
6599 #define  GEN9_PIPE_PLANE1_FLIP_DONE     (1 << 3)
6600 #define  GEN9_PIPE_PLANE_FLIP_DONE(p)   (1 << (3 + (p)))
6601 #define GEN8_DE_PIPE_IRQ_FAULT_ERRORS \
6602         (GEN8_PIPE_CURSOR_FAULT | \
6603          GEN8_PIPE_SPRITE_FAULT | \
6604          GEN8_PIPE_PRIMARY_FAULT)
6605 #define GEN9_DE_PIPE_IRQ_FAULT_ERRORS \
6606         (GEN9_PIPE_CURSOR_FAULT | \
6607          GEN9_PIPE_PLANE4_FAULT | \
6608          GEN9_PIPE_PLANE3_FAULT | \
6609          GEN9_PIPE_PLANE2_FAULT | \
6610          GEN9_PIPE_PLANE1_FAULT)
6611
6612 #define GEN8_DE_PORT_ISR _MMIO(0x44440)
6613 #define GEN8_DE_PORT_IMR _MMIO(0x44444)
6614 #define GEN8_DE_PORT_IIR _MMIO(0x44448)
6615 #define GEN8_DE_PORT_IER _MMIO(0x4444c)
6616 #define  GEN9_AUX_CHANNEL_D             (1 << 27)
6617 #define  GEN9_AUX_CHANNEL_C             (1 << 26)
6618 #define  GEN9_AUX_CHANNEL_B             (1 << 25)
6619 #define  BXT_DE_PORT_HP_DDIC            (1 << 5)
6620 #define  BXT_DE_PORT_HP_DDIB            (1 << 4)
6621 #define  BXT_DE_PORT_HP_DDIA            (1 << 3)
6622 #define  BXT_DE_PORT_HOTPLUG_MASK       (BXT_DE_PORT_HP_DDIA | \
6623                                          BXT_DE_PORT_HP_DDIB | \
6624                                          BXT_DE_PORT_HP_DDIC)
6625 #define  GEN8_PORT_DP_A_HOTPLUG         (1 << 3)
6626 #define  BXT_DE_PORT_GMBUS              (1 << 1)
6627 #define  GEN8_AUX_CHANNEL_A             (1 << 0)
6628
6629 #define GEN8_DE_MISC_ISR _MMIO(0x44460)
6630 #define GEN8_DE_MISC_IMR _MMIO(0x44464)
6631 #define GEN8_DE_MISC_IIR _MMIO(0x44468)
6632 #define GEN8_DE_MISC_IER _MMIO(0x4446c)
6633 #define  GEN8_DE_MISC_GSE               (1 << 27)
6634
6635 #define GEN8_PCU_ISR _MMIO(0x444e0)
6636 #define GEN8_PCU_IMR _MMIO(0x444e4)
6637 #define GEN8_PCU_IIR _MMIO(0x444e8)
6638 #define GEN8_PCU_IER _MMIO(0x444ec)
6639
6640 #define ILK_DISPLAY_CHICKEN2    _MMIO(0x42004)
6641 /* Required on all Ironlake and Sandybridge according to the B-Spec. */
6642 #define  ILK_ELPIN_409_SELECT   (1 << 25)
6643 #define  ILK_DPARB_GATE (1<<22)
6644 #define  ILK_VSDPFD_FULL        (1<<21)
6645 #define FUSE_STRAP                      _MMIO(0x42014)
6646 #define  ILK_INTERNAL_GRAPHICS_DISABLE  (1 << 31)
6647 #define  ILK_INTERNAL_DISPLAY_DISABLE   (1 << 30)
6648 #define  ILK_DISPLAY_DEBUG_DISABLE      (1 << 29)
6649 #define  IVB_PIPE_C_DISABLE             (1 << 28)
6650 #define  ILK_HDCP_DISABLE               (1 << 25)
6651 #define  ILK_eDP_A_DISABLE              (1 << 24)
6652 #define  HSW_CDCLK_LIMIT                (1 << 24)
6653 #define  ILK_DESKTOP                    (1 << 23)
6654
6655 #define ILK_DSPCLK_GATE_D                       _MMIO(0x42020)
6656 #define   ILK_VRHUNIT_CLOCK_GATE_DISABLE        (1 << 28)
6657 #define   ILK_DPFCUNIT_CLOCK_GATE_DISABLE       (1 << 9)
6658 #define   ILK_DPFCRUNIT_CLOCK_GATE_DISABLE      (1 << 8)
6659 #define   ILK_DPFDUNIT_CLOCK_GATE_ENABLE        (1 << 7)
6660 #define   ILK_DPARBUNIT_CLOCK_GATE_ENABLE       (1 << 5)
6661
6662 #define IVB_CHICKEN3    _MMIO(0x4200c)
6663 # define CHICKEN3_DGMG_REQ_OUT_FIX_DISABLE      (1 << 5)
6664 # define CHICKEN3_DGMG_DONE_FIX_DISABLE         (1 << 2)
6665
6666 #define CHICKEN_PAR1_1          _MMIO(0x42080)
6667 #define  DPA_MASK_VBLANK_SRD    (1 << 15)
6668 #define  FORCE_ARB_IDLE_PLANES  (1 << 14)
6669 #define  SKL_EDP_PSR_FIX_RDWRAP (1 << 3)
6670
6671 #define CHICKEN_PAR2_1          _MMIO(0x42090)
6672 #define  KVM_CONFIG_CHANGE_NOTIFICATION_SELECT  (1 << 14)
6673
6674 #define CHICKEN_MISC_2          _MMIO(0x42084)
6675 #define  GLK_CL0_PWR_DOWN       (1 << 10)
6676 #define  GLK_CL1_PWR_DOWN       (1 << 11)
6677 #define  GLK_CL2_PWR_DOWN       (1 << 12)
6678
6679 #define CHICKEN_MISC_2          _MMIO(0x42084)
6680 #define  COMP_PWR_DOWN          (1 << 23)
6681
6682 #define _CHICKEN_PIPESL_1_A     0x420b0
6683 #define _CHICKEN_PIPESL_1_B     0x420b4
6684 #define  HSW_FBCQ_DIS                   (1 << 22)
6685 #define  BDW_DPRS_MASK_VBLANK_SRD       (1 << 0)
6686 #define CHICKEN_PIPESL_1(pipe) _MMIO_PIPE(pipe, _CHICKEN_PIPESL_1_A, _CHICKEN_PIPESL_1_B)
6687
6688 #define CHICKEN_TRANS_A         0x420c0
6689 #define CHICKEN_TRANS_B         0x420c4
6690 #define CHICKEN_TRANS(trans) _MMIO_TRANS(trans, CHICKEN_TRANS_A, CHICKEN_TRANS_B)
6691 #define PSR2_VSC_ENABLE_PROG_HEADER    (1<<12)
6692 #define PSR2_ADD_VERTICAL_LINE_COUNT   (1<<15)
6693
6694 #define DISP_ARB_CTL    _MMIO(0x45000)
6695 #define  DISP_FBC_MEMORY_WAKE           (1<<31)
6696 #define  DISP_TILE_SURFACE_SWIZZLING    (1<<13)
6697 #define  DISP_FBC_WM_DIS                (1<<15)
6698 #define DISP_ARB_CTL2   _MMIO(0x45004)
6699 #define  DISP_DATA_PARTITION_5_6        (1<<6)
6700 #define DBUF_CTL        _MMIO(0x45008)
6701 #define  DBUF_POWER_REQUEST             (1<<31)
6702 #define  DBUF_POWER_STATE               (1<<30)
6703 #define GEN7_MSG_CTL    _MMIO(0x45010)
6704 #define  WAIT_FOR_PCH_RESET_ACK         (1<<1)
6705 #define  WAIT_FOR_PCH_FLR_ACK           (1<<0)
6706 #define HSW_NDE_RSTWRN_OPT      _MMIO(0x46408)
6707 #define  RESET_PCH_HANDSHAKE_ENABLE     (1<<4)
6708
6709 #define GEN8_CHICKEN_DCPR_1             _MMIO(0x46430)
6710 #define   MASK_WAKEMEM                  (1<<13)
6711
6712 #define SKL_DFSM                        _MMIO(0x51000)
6713 #define SKL_DFSM_CDCLK_LIMIT_MASK       (3 << 23)
6714 #define SKL_DFSM_CDCLK_LIMIT_675        (0 << 23)
6715 #define SKL_DFSM_CDCLK_LIMIT_540        (1 << 23)
6716 #define SKL_DFSM_CDCLK_LIMIT_450        (2 << 23)
6717 #define SKL_DFSM_CDCLK_LIMIT_337_5      (3 << 23)
6718 #define SKL_DFSM_PIPE_A_DISABLE         (1 << 30)
6719 #define SKL_DFSM_PIPE_B_DISABLE         (1 << 21)
6720 #define SKL_DFSM_PIPE_C_DISABLE         (1 << 28)
6721
6722 #define SKL_DSSM                        _MMIO(0x51004)
6723 #define CNL_DSSM_CDCLK_PLL_REFCLK_24MHz (1 << 31)
6724
6725 #define GEN7_FF_SLICE_CS_CHICKEN1       _MMIO(0x20e0)
6726 #define   GEN9_FFSC_PERCTX_PREEMPT_CTRL (1<<14)
6727
6728 #define FF_SLICE_CS_CHICKEN2                    _MMIO(0x20e4)
6729 #define  GEN9_TSG_BARRIER_ACK_DISABLE           (1<<8)
6730 #define  GEN9_POOLED_EU_LOAD_BALANCING_FIX_DISABLE  (1<<10)
6731
6732 #define GEN9_CS_DEBUG_MODE1             _MMIO(0x20ec)
6733 #define GEN9_CTX_PREEMPT_REG            _MMIO(0x2248)
6734 #define GEN8_CS_CHICKEN1                _MMIO(0x2580)
6735
6736 /* GEN7 chicken */
6737 #define GEN7_COMMON_SLICE_CHICKEN1              _MMIO(0x7010)
6738 # define GEN7_CSC1_RHWO_OPT_DISABLE_IN_RCC      ((1<<10) | (1<<26))
6739 # define GEN9_RHWO_OPTIMIZATION_DISABLE         (1<<14)
6740 #define COMMON_SLICE_CHICKEN2                   _MMIO(0x7014)
6741 # define GEN9_DISABLE_GATHER_AT_SET_SHADER_COMMON_SLICE (1<<12)
6742 # define GEN8_SBE_DISABLE_REPLAY_BUF_OPTIMIZATION (1<<8)
6743 # define GEN8_CSC2_SBE_VUE_CACHE_CONSERVATIVE   (1<<0)
6744
6745 #define HIZ_CHICKEN                                     _MMIO(0x7018)
6746 # define CHV_HZ_8X8_MODE_IN_1X                          (1<<15)
6747 # define BDW_HIZ_POWER_COMPILER_CLOCK_GATING_DISABLE    (1<<3)
6748
6749 #define GEN9_SLICE_COMMON_ECO_CHICKEN0          _MMIO(0x7308)
6750 #define  DISABLE_PIXEL_MASK_CAMMING             (1<<14)
6751
6752 #define GEN7_L3SQCREG1                          _MMIO(0xB010)
6753 #define  VLV_B0_WA_L3SQCREG1_VALUE              0x00D30000
6754
6755 #define GEN8_L3SQCREG1                          _MMIO(0xB100)
6756 /*
6757  * Note that on CHV the following has an off-by-one error wrt. to BSpec.
6758  * Using the formula in BSpec leads to a hang, while the formula here works
6759  * fine and matches the formulas for all other platforms. A BSpec change
6760  * request has been filed to clarify this.
6761  */
6762 #define  L3_GENERAL_PRIO_CREDITS(x)             (((x) >> 1) << 19)
6763 #define  L3_HIGH_PRIO_CREDITS(x)                (((x) >> 1) << 14)
6764
6765 #define GEN7_L3CNTLREG1                         _MMIO(0xB01C)
6766 #define  GEN7_WA_FOR_GEN7_L3_CONTROL                    0x3C47FF8C
6767 #define  GEN7_L3AGDIS                           (1<<19)
6768 #define GEN7_L3CNTLREG2                         _MMIO(0xB020)
6769 #define GEN7_L3CNTLREG3                         _MMIO(0xB024)
6770
6771 #define GEN7_L3_CHICKEN_MODE_REGISTER           _MMIO(0xB030)
6772 #define  GEN7_WA_L3_CHICKEN_MODE                                0x20000000
6773
6774 #define GEN7_L3SQCREG4                          _MMIO(0xb034)
6775 #define  L3SQ_URB_READ_CAM_MATCH_DISABLE        (1<<27)
6776
6777 #define GEN8_L3SQCREG4                          _MMIO(0xb118)
6778 #define  GEN8_LQSC_RO_PERF_DIS                  (1<<27)
6779 #define  GEN8_LQSC_FLUSH_COHERENT_LINES         (1<<21)
6780
6781 /* GEN8 chicken */
6782 #define HDC_CHICKEN0                            _MMIO(0x7300)
6783 #define  HDC_FORCE_CSR_NON_COHERENT_OVR_DISABLE (1<<15)
6784 #define  HDC_FENCE_DEST_SLM_DISABLE             (1<<14)
6785 #define  HDC_DONOT_FETCH_MEM_WHEN_MASKED        (1<<11)
6786 #define  HDC_FORCE_CONTEXT_SAVE_RESTORE_NON_COHERENT    (1<<5)
6787 #define  HDC_FORCE_NON_COHERENT                 (1<<4)
6788 #define  HDC_BARRIER_PERFORMANCE_DISABLE        (1<<10)
6789
6790 #define GEN8_HDC_CHICKEN1                       _MMIO(0x7304)
6791
6792 /* GEN9 chicken */
6793 #define SLICE_ECO_CHICKEN0                      _MMIO(0x7308)
6794 #define   PIXEL_MASK_CAMMING_DISABLE            (1 << 14)
6795
6796 /* WaCatErrorRejectionIssue */
6797 #define GEN7_SQ_CHICKEN_MBCUNIT_CONFIG          _MMIO(0x9030)
6798 #define  GEN7_SQ_CHICKEN_MBCUNIT_SQINTMOB       (1<<11)
6799
6800 #define HSW_SCRATCH1                            _MMIO(0xb038)
6801 #define  HSW_SCRATCH1_L3_DATA_ATOMICS_DISABLE   (1<<27)
6802
6803 #define BDW_SCRATCH1                                    _MMIO(0xb11c)
6804 #define  GEN9_LBS_SLA_RETRY_TIMER_DECREMENT_ENABLE      (1<<2)
6805
6806 /* PCH */
6807
6808 /* south display engine interrupt: IBX */
6809 #define SDE_AUDIO_POWER_D       (1 << 27)
6810 #define SDE_AUDIO_POWER_C       (1 << 26)
6811 #define SDE_AUDIO_POWER_B       (1 << 25)
6812 #define SDE_AUDIO_POWER_SHIFT   (25)
6813 #define SDE_AUDIO_POWER_MASK    (7 << SDE_AUDIO_POWER_SHIFT)
6814 #define SDE_GMBUS               (1 << 24)
6815 #define SDE_AUDIO_HDCP_TRANSB   (1 << 23)
6816 #define SDE_AUDIO_HDCP_TRANSA   (1 << 22)
6817 #define SDE_AUDIO_HDCP_MASK     (3 << 22)
6818 #define SDE_AUDIO_TRANSB        (1 << 21)
6819 #define SDE_AUDIO_TRANSA        (1 << 20)
6820 #define SDE_AUDIO_TRANS_MASK    (3 << 20)
6821 #define SDE_POISON              (1 << 19)
6822 /* 18 reserved */
6823 #define SDE_FDI_RXB             (1 << 17)
6824 #define SDE_FDI_RXA             (1 << 16)
6825 #define SDE_FDI_MASK            (3 << 16)
6826 #define SDE_AUXD                (1 << 15)
6827 #define SDE_AUXC                (1 << 14)
6828 #define SDE_AUXB                (1 << 13)
6829 #define SDE_AUX_MASK            (7 << 13)
6830 /* 12 reserved */
6831 #define SDE_CRT_HOTPLUG         (1 << 11)
6832 #define SDE_PORTD_HOTPLUG       (1 << 10)
6833 #define SDE_PORTC_HOTPLUG       (1 << 9)
6834 #define SDE_PORTB_HOTPLUG       (1 << 8)
6835 #define SDE_SDVOB_HOTPLUG       (1 << 6)
6836 #define SDE_HOTPLUG_MASK        (SDE_CRT_HOTPLUG | \
6837                                  SDE_SDVOB_HOTPLUG |    \
6838                                  SDE_PORTB_HOTPLUG |    \
6839                                  SDE_PORTC_HOTPLUG |    \
6840                                  SDE_PORTD_HOTPLUG)
6841 #define SDE_TRANSB_CRC_DONE     (1 << 5)
6842 #define SDE_TRANSB_CRC_ERR      (1 << 4)
6843 #define SDE_TRANSB_FIFO_UNDER   (1 << 3)
6844 #define SDE_TRANSA_CRC_DONE     (1 << 2)
6845 #define SDE_TRANSA_CRC_ERR      (1 << 1)
6846 #define SDE_TRANSA_FIFO_UNDER   (1 << 0)
6847 #define SDE_TRANS_MASK          (0x3f)
6848
6849 /* south display engine interrupt: CPT/PPT */
6850 #define SDE_AUDIO_POWER_D_CPT   (1 << 31)
6851 #define SDE_AUDIO_POWER_C_CPT   (1 << 30)
6852 #define SDE_AUDIO_POWER_B_CPT   (1 << 29)
6853 #define SDE_AUDIO_POWER_SHIFT_CPT   29
6854 #define SDE_AUDIO_POWER_MASK_CPT    (7 << 29)
6855 #define SDE_AUXD_CPT            (1 << 27)
6856 #define SDE_AUXC_CPT            (1 << 26)
6857 #define SDE_AUXB_CPT            (1 << 25)
6858 #define SDE_AUX_MASK_CPT        (7 << 25)
6859 #define SDE_PORTE_HOTPLUG_SPT   (1 << 25)
6860 #define SDE_PORTA_HOTPLUG_SPT   (1 << 24)
6861 #define SDE_PORTD_HOTPLUG_CPT   (1 << 23)
6862 #define SDE_PORTC_HOTPLUG_CPT   (1 << 22)
6863 #define SDE_PORTB_HOTPLUG_CPT   (1 << 21)
6864 #define SDE_CRT_HOTPLUG_CPT     (1 << 19)
6865 #define SDE_SDVOB_HOTPLUG_CPT   (1 << 18)
6866 #define SDE_HOTPLUG_MASK_CPT    (SDE_CRT_HOTPLUG_CPT |          \
6867                                  SDE_SDVOB_HOTPLUG_CPT |        \
6868                                  SDE_PORTD_HOTPLUG_CPT |        \
6869                                  SDE_PORTC_HOTPLUG_CPT |        \
6870                                  SDE_PORTB_HOTPLUG_CPT)
6871 #define SDE_HOTPLUG_MASK_SPT    (SDE_PORTE_HOTPLUG_SPT |        \
6872                                  SDE_PORTD_HOTPLUG_CPT |        \
6873                                  SDE_PORTC_HOTPLUG_CPT |        \
6874                                  SDE_PORTB_HOTPLUG_CPT |        \
6875                                  SDE_PORTA_HOTPLUG_SPT)
6876 #define SDE_GMBUS_CPT           (1 << 17)
6877 #define SDE_ERROR_CPT           (1 << 16)
6878 #define SDE_AUDIO_CP_REQ_C_CPT  (1 << 10)
6879 #define SDE_AUDIO_CP_CHG_C_CPT  (1 << 9)
6880 #define SDE_FDI_RXC_CPT         (1 << 8)
6881 #define SDE_AUDIO_CP_REQ_B_CPT  (1 << 6)
6882 #define SDE_AUDIO_CP_CHG_B_CPT  (1 << 5)
6883 #define SDE_FDI_RXB_CPT         (1 << 4)
6884 #define SDE_AUDIO_CP_REQ_A_CPT  (1 << 2)
6885 #define SDE_AUDIO_CP_CHG_A_CPT  (1 << 1)
6886 #define SDE_FDI_RXA_CPT         (1 << 0)
6887 #define SDE_AUDIO_CP_REQ_CPT    (SDE_AUDIO_CP_REQ_C_CPT | \
6888                                  SDE_AUDIO_CP_REQ_B_CPT | \
6889                                  SDE_AUDIO_CP_REQ_A_CPT)
6890 #define SDE_AUDIO_CP_CHG_CPT    (SDE_AUDIO_CP_CHG_C_CPT | \
6891                                  SDE_AUDIO_CP_CHG_B_CPT | \
6892                                  SDE_AUDIO_CP_CHG_A_CPT)
6893 #define SDE_FDI_MASK_CPT        (SDE_FDI_RXC_CPT | \
6894                                  SDE_FDI_RXB_CPT | \
6895                                  SDE_FDI_RXA_CPT)
6896
6897 #define SDEISR  _MMIO(0xc4000)
6898 #define SDEIMR  _MMIO(0xc4004)
6899 #define SDEIIR  _MMIO(0xc4008)
6900 #define SDEIER  _MMIO(0xc400c)
6901
6902 #define SERR_INT                        _MMIO(0xc4040)
6903 #define  SERR_INT_POISON                (1<<31)
6904 #define  SERR_INT_TRANS_C_FIFO_UNDERRUN (1<<6)
6905 #define  SERR_INT_TRANS_B_FIFO_UNDERRUN (1<<3)
6906 #define  SERR_INT_TRANS_A_FIFO_UNDERRUN (1<<0)
6907 #define  SERR_INT_TRANS_FIFO_UNDERRUN(pipe)     (1<<((pipe)*3))
6908
6909 /* digital port hotplug */
6910 #define PCH_PORT_HOTPLUG                _MMIO(0xc4030)  /* SHOTPLUG_CTL */
6911 #define  PORTA_HOTPLUG_ENABLE           (1 << 28) /* LPT:LP+ & BXT */
6912 #define  BXT_DDIA_HPD_INVERT            (1 << 27)
6913 #define  PORTA_HOTPLUG_STATUS_MASK      (3 << 24) /* SPT+ & BXT */
6914 #define  PORTA_HOTPLUG_NO_DETECT        (0 << 24) /* SPT+ & BXT */
6915 #define  PORTA_HOTPLUG_SHORT_DETECT     (1 << 24) /* SPT+ & BXT */
6916 #define  PORTA_HOTPLUG_LONG_DETECT      (2 << 24) /* SPT+ & BXT */
6917 #define  PORTD_HOTPLUG_ENABLE           (1 << 20)
6918 #define  PORTD_PULSE_DURATION_2ms       (0 << 18) /* pre-LPT */
6919 #define  PORTD_PULSE_DURATION_4_5ms     (1 << 18) /* pre-LPT */
6920 #define  PORTD_PULSE_DURATION_6ms       (2 << 18) /* pre-LPT */
6921 #define  PORTD_PULSE_DURATION_100ms     (3 << 18) /* pre-LPT */
6922 #define  PORTD_PULSE_DURATION_MASK      (3 << 18) /* pre-LPT */
6923 #define  PORTD_HOTPLUG_STATUS_MASK      (3 << 16)
6924 #define  PORTD_HOTPLUG_NO_DETECT        (0 << 16)
6925 #define  PORTD_HOTPLUG_SHORT_DETECT     (1 << 16)
6926 #define  PORTD_HOTPLUG_LONG_DETECT      (2 << 16)
6927 #define  PORTC_HOTPLUG_ENABLE           (1 << 12)
6928 #define  BXT_DDIC_HPD_INVERT            (1 << 11)
6929 #define  PORTC_PULSE_DURATION_2ms       (0 << 10) /* pre-LPT */
6930 #define  PORTC_PULSE_DURATION_4_5ms     (1 << 10) /* pre-LPT */
6931 #define  PORTC_PULSE_DURATION_6ms       (2 << 10) /* pre-LPT */
6932 #define  PORTC_PULSE_DURATION_100ms     (3 << 10) /* pre-LPT */
6933 #define  PORTC_PULSE_DURATION_MASK      (3 << 10) /* pre-LPT */
6934 #define  PORTC_HOTPLUG_STATUS_MASK      (3 << 8)
6935 #define  PORTC_HOTPLUG_NO_DETECT        (0 << 8)
6936 #define  PORTC_HOTPLUG_SHORT_DETECT     (1 << 8)
6937 #define  PORTC_HOTPLUG_LONG_DETECT      (2 << 8)
6938 #define  PORTB_HOTPLUG_ENABLE           (1 << 4)
6939 #define  BXT_DDIB_HPD_INVERT            (1 << 3)
6940 #define  PORTB_PULSE_DURATION_2ms       (0 << 2) /* pre-LPT */
6941 #define  PORTB_PULSE_DURATION_4_5ms     (1 << 2) /* pre-LPT */
6942 #define  PORTB_PULSE_DURATION_6ms       (2 << 2) /* pre-LPT */
6943 #define  PORTB_PULSE_DURATION_100ms     (3 << 2) /* pre-LPT */
6944 #define  PORTB_PULSE_DURATION_MASK      (3 << 2) /* pre-LPT */
6945 #define  PORTB_HOTPLUG_STATUS_MASK      (3 << 0)
6946 #define  PORTB_HOTPLUG_NO_DETECT        (0 << 0)
6947 #define  PORTB_HOTPLUG_SHORT_DETECT     (1 << 0)
6948 #define  PORTB_HOTPLUG_LONG_DETECT      (2 << 0)
6949 #define  BXT_DDI_HPD_INVERT_MASK        (BXT_DDIA_HPD_INVERT | \
6950                                         BXT_DDIB_HPD_INVERT | \
6951                                         BXT_DDIC_HPD_INVERT)
6952
6953 #define PCH_PORT_HOTPLUG2               _MMIO(0xc403C)  /* SHOTPLUG_CTL2 SPT+ */
6954 #define  PORTE_HOTPLUG_ENABLE           (1 << 4)
6955 #define  PORTE_HOTPLUG_STATUS_MASK      (3 << 0)
6956 #define  PORTE_HOTPLUG_NO_DETECT        (0 << 0)
6957 #define  PORTE_HOTPLUG_SHORT_DETECT     (1 << 0)
6958 #define  PORTE_HOTPLUG_LONG_DETECT      (2 << 0)
6959
6960 #define PCH_GPIOA               _MMIO(0xc5010)
6961 #define PCH_GPIOB               _MMIO(0xc5014)
6962 #define PCH_GPIOC               _MMIO(0xc5018)
6963 #define PCH_GPIOD               _MMIO(0xc501c)
6964 #define PCH_GPIOE               _MMIO(0xc5020)
6965 #define PCH_GPIOF               _MMIO(0xc5024)
6966
6967 #define PCH_GMBUS0              _MMIO(0xc5100)
6968 #define PCH_GMBUS1              _MMIO(0xc5104)
6969 #define PCH_GMBUS2              _MMIO(0xc5108)
6970 #define PCH_GMBUS3              _MMIO(0xc510c)
6971 #define PCH_GMBUS4              _MMIO(0xc5110)
6972 #define PCH_GMBUS5              _MMIO(0xc5120)
6973
6974 #define _PCH_DPLL_A              0xc6014
6975 #define _PCH_DPLL_B              0xc6018
6976 #define PCH_DPLL(pll) _MMIO(pll == 0 ? _PCH_DPLL_A : _PCH_DPLL_B)
6977
6978 #define _PCH_FPA0                0xc6040
6979 #define  FP_CB_TUNE             (0x3<<22)
6980 #define _PCH_FPA1                0xc6044
6981 #define _PCH_FPB0                0xc6048
6982 #define _PCH_FPB1                0xc604c
6983 #define PCH_FP0(pll) _MMIO(pll == 0 ? _PCH_FPA0 : _PCH_FPB0)
6984 #define PCH_FP1(pll) _MMIO(pll == 0 ? _PCH_FPA1 : _PCH_FPB1)
6985
6986 #define PCH_DPLL_TEST           _MMIO(0xc606c)
6987
6988 #define PCH_DREF_CONTROL        _MMIO(0xC6200)
6989 #define  DREF_CONTROL_MASK      0x7fc3
6990 #define  DREF_CPU_SOURCE_OUTPUT_DISABLE         (0<<13)
6991 #define  DREF_CPU_SOURCE_OUTPUT_DOWNSPREAD      (2<<13)
6992 #define  DREF_CPU_SOURCE_OUTPUT_NONSPREAD       (3<<13)
6993 #define  DREF_CPU_SOURCE_OUTPUT_MASK            (3<<13)
6994 #define  DREF_SSC_SOURCE_DISABLE                (0<<11)
6995 #define  DREF_SSC_SOURCE_ENABLE                 (2<<11)
6996 #define  DREF_SSC_SOURCE_MASK                   (3<<11)
6997 #define  DREF_NONSPREAD_SOURCE_DISABLE          (0<<9)
6998 #define  DREF_NONSPREAD_CK505_ENABLE            (1<<9)
6999 #define  DREF_NONSPREAD_SOURCE_ENABLE           (2<<9)
7000 #define  DREF_NONSPREAD_SOURCE_MASK             (3<<9)
7001 #define  DREF_SUPERSPREAD_SOURCE_DISABLE        (0<<7)
7002 #define  DREF_SUPERSPREAD_SOURCE_ENABLE         (2<<7)
7003 #define  DREF_SUPERSPREAD_SOURCE_MASK           (3<<7)
7004 #define  DREF_SSC4_DOWNSPREAD                   (0<<6)
7005 #define  DREF_SSC4_CENTERSPREAD                 (1<<6)
7006 #define  DREF_SSC1_DISABLE                      (0<<1)
7007 #define  DREF_SSC1_ENABLE                       (1<<1)
7008 #define  DREF_SSC4_DISABLE                      (0)
7009 #define  DREF_SSC4_ENABLE                       (1)
7010
7011 #define PCH_RAWCLK_FREQ         _MMIO(0xc6204)
7012 #define  FDL_TP1_TIMER_SHIFT    12
7013 #define  FDL_TP1_TIMER_MASK     (3<<12)
7014 #define  FDL_TP2_TIMER_SHIFT    10
7015 #define  FDL_TP2_TIMER_MASK     (3<<10)
7016 #define  RAWCLK_FREQ_MASK       0x3ff
7017 #define  CNP_RAWCLK_DIV_MASK    (0x3ff << 16)
7018 #define  CNP_RAWCLK_DIV(div)    ((div) << 16)
7019 #define  CNP_RAWCLK_FRAC_MASK   (0xf << 26)
7020 #define  CNP_RAWCLK_FRAC(frac)  ((frac) << 26)
7021
7022 #define PCH_DPLL_TMR_CFG        _MMIO(0xc6208)
7023
7024 #define PCH_SSC4_PARMS          _MMIO(0xc6210)
7025 #define PCH_SSC4_AUX_PARMS      _MMIO(0xc6214)
7026
7027 #define PCH_DPLL_SEL            _MMIO(0xc7000)
7028 #define  TRANS_DPLLB_SEL(pipe)          (1 << ((pipe) * 4))
7029 #define  TRANS_DPLLA_SEL(pipe)          0
7030 #define  TRANS_DPLL_ENABLE(pipe)        (1 << ((pipe) * 4 + 3))
7031
7032 /* transcoder */
7033
7034 #define _PCH_TRANS_HTOTAL_A             0xe0000
7035 #define  TRANS_HTOTAL_SHIFT             16
7036 #define  TRANS_HACTIVE_SHIFT            0
7037 #define _PCH_TRANS_HBLANK_A             0xe0004
7038 #define  TRANS_HBLANK_END_SHIFT         16
7039 #define  TRANS_HBLANK_START_SHIFT       0
7040 #define _PCH_TRANS_HSYNC_A              0xe0008
7041 #define  TRANS_HSYNC_END_SHIFT          16
7042 #define  TRANS_HSYNC_START_SHIFT        0
7043 #define _PCH_TRANS_VTOTAL_A             0xe000c
7044 #define  TRANS_VTOTAL_SHIFT             16
7045 #define  TRANS_VACTIVE_SHIFT            0
7046 #define _PCH_TRANS_VBLANK_A             0xe0010
7047 #define  TRANS_VBLANK_END_SHIFT         16
7048 #define  TRANS_VBLANK_START_SHIFT       0
7049 #define _PCH_TRANS_VSYNC_A              0xe0014
7050 #define  TRANS_VSYNC_END_SHIFT          16
7051 #define  TRANS_VSYNC_START_SHIFT        0
7052 #define _PCH_TRANS_VSYNCSHIFT_A         0xe0028
7053
7054 #define _PCH_TRANSA_DATA_M1     0xe0030
7055 #define _PCH_TRANSA_DATA_N1     0xe0034
7056 #define _PCH_TRANSA_DATA_M2     0xe0038
7057 #define _PCH_TRANSA_DATA_N2     0xe003c
7058 #define _PCH_TRANSA_LINK_M1     0xe0040
7059 #define _PCH_TRANSA_LINK_N1     0xe0044
7060 #define _PCH_TRANSA_LINK_M2     0xe0048
7061 #define _PCH_TRANSA_LINK_N2     0xe004c
7062
7063 /* Per-transcoder DIP controls (PCH) */
7064 #define _VIDEO_DIP_CTL_A         0xe0200
7065 #define _VIDEO_DIP_DATA_A        0xe0208
7066 #define _VIDEO_DIP_GCP_A         0xe0210
7067 #define  GCP_COLOR_INDICATION           (1 << 2)
7068 #define  GCP_DEFAULT_PHASE_ENABLE       (1 << 1)
7069 #define  GCP_AV_MUTE                    (1 << 0)
7070
7071 #define _VIDEO_DIP_CTL_B         0xe1200
7072 #define _VIDEO_DIP_DATA_B        0xe1208
7073 #define _VIDEO_DIP_GCP_B         0xe1210
7074
7075 #define TVIDEO_DIP_CTL(pipe) _MMIO_PIPE(pipe, _VIDEO_DIP_CTL_A, _VIDEO_DIP_CTL_B)
7076 #define TVIDEO_DIP_DATA(pipe) _MMIO_PIPE(pipe, _VIDEO_DIP_DATA_A, _VIDEO_DIP_DATA_B)
7077 #define TVIDEO_DIP_GCP(pipe) _MMIO_PIPE(pipe, _VIDEO_DIP_GCP_A, _VIDEO_DIP_GCP_B)
7078
7079 /* Per-transcoder DIP controls (VLV) */
7080 #define _VLV_VIDEO_DIP_CTL_A            (VLV_DISPLAY_BASE + 0x60200)
7081 #define _VLV_VIDEO_DIP_DATA_A           (VLV_DISPLAY_BASE + 0x60208)
7082 #define _VLV_VIDEO_DIP_GDCP_PAYLOAD_A   (VLV_DISPLAY_BASE + 0x60210)
7083
7084 #define _VLV_VIDEO_DIP_CTL_B            (VLV_DISPLAY_BASE + 0x61170)
7085 #define _VLV_VIDEO_DIP_DATA_B           (VLV_DISPLAY_BASE + 0x61174)
7086 #define _VLV_VIDEO_DIP_GDCP_PAYLOAD_B   (VLV_DISPLAY_BASE + 0x61178)
7087
7088 #define _CHV_VIDEO_DIP_CTL_C            (VLV_DISPLAY_BASE + 0x611f0)
7089 #define _CHV_VIDEO_DIP_DATA_C           (VLV_DISPLAY_BASE + 0x611f4)
7090 #define _CHV_VIDEO_DIP_GDCP_PAYLOAD_C   (VLV_DISPLAY_BASE + 0x611f8)
7091
7092 #define VLV_TVIDEO_DIP_CTL(pipe) \
7093         _MMIO_PIPE3((pipe), _VLV_VIDEO_DIP_CTL_A, \
7094                _VLV_VIDEO_DIP_CTL_B, _CHV_VIDEO_DIP_CTL_C)
7095 #define VLV_TVIDEO_DIP_DATA(pipe) \
7096         _MMIO_PIPE3((pipe), _VLV_VIDEO_DIP_DATA_A, \
7097                _VLV_VIDEO_DIP_DATA_B, _CHV_VIDEO_DIP_DATA_C)
7098 #define VLV_TVIDEO_DIP_GCP(pipe) \
7099         _MMIO_PIPE3((pipe), _VLV_VIDEO_DIP_GDCP_PAYLOAD_A, \
7100                 _VLV_VIDEO_DIP_GDCP_PAYLOAD_B, _CHV_VIDEO_DIP_GDCP_PAYLOAD_C)
7101
7102 /* Haswell DIP controls */
7103
7104 #define _HSW_VIDEO_DIP_CTL_A            0x60200
7105 #define _HSW_VIDEO_DIP_AVI_DATA_A       0x60220
7106 #define _HSW_VIDEO_DIP_VS_DATA_A        0x60260
7107 #define _HSW_VIDEO_DIP_SPD_DATA_A       0x602A0
7108 #define _HSW_VIDEO_DIP_GMP_DATA_A       0x602E0
7109 #define _HSW_VIDEO_DIP_VSC_DATA_A       0x60320
7110 #define _HSW_VIDEO_DIP_AVI_ECC_A        0x60240
7111 #define _HSW_VIDEO_DIP_VS_ECC_A         0x60280
7112 #define _HSW_VIDEO_DIP_SPD_ECC_A        0x602C0
7113 #define _HSW_VIDEO_DIP_GMP_ECC_A        0x60300
7114 #define _HSW_VIDEO_DIP_VSC_ECC_A        0x60344
7115 #define _HSW_VIDEO_DIP_GCP_A            0x60210
7116
7117 #define _HSW_VIDEO_DIP_CTL_B            0x61200
7118 #define _HSW_VIDEO_DIP_AVI_DATA_B       0x61220
7119 #define _HSW_VIDEO_DIP_VS_DATA_B        0x61260
7120 #define _HSW_VIDEO_DIP_SPD_DATA_B       0x612A0
7121 #define _HSW_VIDEO_DIP_GMP_DATA_B       0x612E0
7122 #define _HSW_VIDEO_DIP_VSC_DATA_B       0x61320
7123 #define _HSW_VIDEO_DIP_BVI_ECC_B        0x61240
7124 #define _HSW_VIDEO_DIP_VS_ECC_B         0x61280
7125 #define _HSW_VIDEO_DIP_SPD_ECC_B        0x612C0
7126 #define _HSW_VIDEO_DIP_GMP_ECC_B        0x61300
7127 #define _HSW_VIDEO_DIP_VSC_ECC_B        0x61344
7128 #define _HSW_VIDEO_DIP_GCP_B            0x61210
7129
7130 #define HSW_TVIDEO_DIP_CTL(trans)               _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_CTL_A)
7131 #define HSW_TVIDEO_DIP_AVI_DATA(trans, i)       _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_AVI_DATA_A + (i) * 4)
7132 #define HSW_TVIDEO_DIP_VS_DATA(trans, i)        _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_VS_DATA_A + (i) * 4)
7133 #define HSW_TVIDEO_DIP_SPD_DATA(trans, i)       _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_SPD_DATA_A + (i) * 4)
7134 #define HSW_TVIDEO_DIP_GCP(trans)               _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_GCP_A)
7135 #define HSW_TVIDEO_DIP_VSC_DATA(trans, i)       _MMIO_TRANS2(trans, _HSW_VIDEO_DIP_VSC_DATA_A + (i) * 4)
7136
7137 #define _HSW_STEREO_3D_CTL_A            0x70020
7138 #define   S3D_ENABLE                    (1<<31)
7139 #define _HSW_STEREO_3D_CTL_B            0x71020
7140
7141 #define HSW_STEREO_3D_CTL(trans)        _MMIO_PIPE2(trans, _HSW_STEREO_3D_CTL_A)
7142
7143 #define _PCH_TRANS_HTOTAL_B          0xe1000
7144 #define _PCH_TRANS_HBLANK_B          0xe1004
7145 #define _PCH_TRANS_HSYNC_B           0xe1008
7146 #define _PCH_TRANS_VTOTAL_B          0xe100c
7147 #define _PCH_TRANS_VBLANK_B          0xe1010
7148 #define _PCH_TRANS_VSYNC_B           0xe1014
7149 #define _PCH_TRANS_VSYNCSHIFT_B 0xe1028
7150
7151 #define PCH_TRANS_HTOTAL(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_HTOTAL_A, _PCH_TRANS_HTOTAL_B)
7152 #define PCH_TRANS_HBLANK(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_HBLANK_A, _PCH_TRANS_HBLANK_B)
7153 #define PCH_TRANS_HSYNC(pipe)           _MMIO_PIPE(pipe, _PCH_TRANS_HSYNC_A, _PCH_TRANS_HSYNC_B)
7154 #define PCH_TRANS_VTOTAL(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_VTOTAL_A, _PCH_TRANS_VTOTAL_B)
7155 #define PCH_TRANS_VBLANK(pipe)          _MMIO_PIPE(pipe, _PCH_TRANS_VBLANK_A, _PCH_TRANS_VBLANK_B)
7156 #define PCH_TRANS_VSYNC(pipe)           _MMIO_PIPE(pipe, _PCH_TRANS_VSYNC_A, _PCH_TRANS_VSYNC_B)
7157 #define PCH_TRANS_VSYNCSHIFT(pipe)      _MMIO_PIPE(pipe, _PCH_TRANS_VSYNCSHIFT_A, _PCH_TRANS_VSYNCSHIFT_B)
7158
7159 #define _PCH_TRANSB_DATA_M1     0xe1030
7160 #define _PCH_TRANSB_DATA_N1     0xe1034
7161 #define _PCH_TRANSB_DATA_M2     0xe1038
7162 #define _PCH_TRANSB_DATA_N2     0xe103c
7163 #define _PCH_TRANSB_LINK_M1     0xe1040
7164 #define _PCH_TRANSB_LINK_N1     0xe1044
7165 #define _PCH_TRANSB_LINK_M2     0xe1048
7166 #define _PCH_TRANSB_LINK_N2     0xe104c
7167
7168 #define PCH_TRANS_DATA_M1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_M1, _PCH_TRANSB_DATA_M1)
7169 #define PCH_TRANS_DATA_N1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_N1, _PCH_TRANSB_DATA_N1)
7170 #define PCH_TRANS_DATA_M2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_M2, _PCH_TRANSB_DATA_M2)
7171 #define PCH_TRANS_DATA_N2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_DATA_N2, _PCH_TRANSB_DATA_N2)
7172 #define PCH_TRANS_LINK_M1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_M1, _PCH_TRANSB_LINK_M1)
7173 #define PCH_TRANS_LINK_N1(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_N1, _PCH_TRANSB_LINK_N1)
7174 #define PCH_TRANS_LINK_M2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_M2, _PCH_TRANSB_LINK_M2)
7175 #define PCH_TRANS_LINK_N2(pipe) _MMIO_PIPE(pipe, _PCH_TRANSA_LINK_N2, _PCH_TRANSB_LINK_N2)
7176
7177 #define _PCH_TRANSACONF              0xf0008
7178 #define _PCH_TRANSBCONF              0xf1008
7179 #define PCH_TRANSCONF(pipe)     _MMIO_PIPE(pipe, _PCH_TRANSACONF, _PCH_TRANSBCONF)
7180 #define LPT_TRANSCONF           PCH_TRANSCONF(PIPE_A) /* lpt has only one transcoder */
7181 #define  TRANS_DISABLE          (0<<31)
7182 #define  TRANS_ENABLE           (1<<31)
7183 #define  TRANS_STATE_MASK       (1<<30)
7184 #define  TRANS_STATE_DISABLE    (0<<30)
7185 #define  TRANS_STATE_ENABLE     (1<<30)
7186 #define  TRANS_FSYNC_DELAY_HB1  (0<<27)
7187 #define  TRANS_FSYNC_DELAY_HB2  (1<<27)
7188 #define  TRANS_FSYNC_DELAY_HB3  (2<<27)
7189 #define  TRANS_FSYNC_DELAY_HB4  (3<<27)
7190 #define  TRANS_INTERLACE_MASK   (7<<21)
7191 #define  TRANS_PROGRESSIVE      (0<<21)
7192 #define  TRANS_INTERLACED       (3<<21)
7193 #define  TRANS_LEGACY_INTERLACED_ILK (2<<21)
7194 #define  TRANS_8BPC             (0<<5)
7195 #define  TRANS_10BPC            (1<<5)
7196 #define  TRANS_6BPC             (2<<5)
7197 #define  TRANS_12BPC            (3<<5)
7198
7199 #define _TRANSA_CHICKEN1         0xf0060
7200 #define _TRANSB_CHICKEN1         0xf1060
7201 #define TRANS_CHICKEN1(pipe)    _MMIO_PIPE(pipe, _TRANSA_CHICKEN1, _TRANSB_CHICKEN1)
7202 #define  TRANS_CHICKEN1_HDMIUNIT_GC_DISABLE     (1<<10)
7203 #define  TRANS_CHICKEN1_DP0UNIT_GC_DISABLE      (1<<4)
7204 #define _TRANSA_CHICKEN2         0xf0064
7205 #define _TRANSB_CHICKEN2         0xf1064
7206 #define TRANS_CHICKEN2(pipe)    _MMIO_PIPE(pipe, _TRANSA_CHICKEN2, _TRANSB_CHICKEN2)
7207 #define  TRANS_CHICKEN2_TIMING_OVERRIDE                 (1<<31)
7208 #define  TRANS_CHICKEN2_FDI_POLARITY_REVERSED           (1<<29)
7209 #define  TRANS_CHICKEN2_FRAME_START_DELAY_MASK          (3<<27)
7210 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_COUNTER      (1<<26)
7211 #define  TRANS_CHICKEN2_DISABLE_DEEP_COLOR_MODESWITCH   (1<<25)
7212
7213 #define SOUTH_CHICKEN1          _MMIO(0xc2000)
7214 #define  FDIA_PHASE_SYNC_SHIFT_OVR      19
7215 #define  FDIA_PHASE_SYNC_SHIFT_EN       18
7216 #define  FDI_PHASE_SYNC_OVR(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_OVR - ((pipe) * 2)))
7217 #define  FDI_PHASE_SYNC_EN(pipe) (1<<(FDIA_PHASE_SYNC_SHIFT_EN - ((pipe) * 2)))
7218 #define  FDI_BC_BIFURCATION_SELECT      (1 << 12)
7219 #define  SPT_PWM_GRANULARITY            (1<<0)
7220 #define SOUTH_CHICKEN2          _MMIO(0xc2004)
7221 #define  FDI_MPHY_IOSFSB_RESET_STATUS   (1<<13)
7222 #define  FDI_MPHY_IOSFSB_RESET_CTL      (1<<12)
7223 #define  LPT_PWM_GRANULARITY            (1<<5)
7224 #define  DPLS_EDP_PPS_FIX_DIS           (1<<0)
7225
7226 #define _FDI_RXA_CHICKEN        0xc200c
7227 #define _FDI_RXB_CHICKEN        0xc2010
7228 #define  FDI_RX_PHASE_SYNC_POINTER_OVR  (1<<1)
7229 #define  FDI_RX_PHASE_SYNC_POINTER_EN   (1<<0)
7230 #define FDI_RX_CHICKEN(pipe)    _MMIO_PIPE(pipe, _FDI_RXA_CHICKEN, _FDI_RXB_CHICKEN)
7231
7232 #define SOUTH_DSPCLK_GATE_D     _MMIO(0xc2020)
7233 #define  PCH_DPLUNIT_CLOCK_GATE_DISABLE (1<<30)
7234 #define  PCH_DPLSUNIT_CLOCK_GATE_DISABLE (1<<29)
7235 #define  PCH_CPUNIT_CLOCK_GATE_DISABLE (1<<14)
7236 #define  PCH_LP_PARTITION_LEVEL_DISABLE  (1<<12)
7237
7238 /* CPU: FDI_TX */
7239 #define _FDI_TXA_CTL            0x60100
7240 #define _FDI_TXB_CTL            0x61100
7241 #define FDI_TX_CTL(pipe)        _MMIO_PIPE(pipe, _FDI_TXA_CTL, _FDI_TXB_CTL)
7242 #define  FDI_TX_DISABLE         (0<<31)
7243 #define  FDI_TX_ENABLE          (1<<31)
7244 #define  FDI_LINK_TRAIN_PATTERN_1       (0<<28)
7245 #define  FDI_LINK_TRAIN_PATTERN_2       (1<<28)
7246 #define  FDI_LINK_TRAIN_PATTERN_IDLE    (2<<28)
7247 #define  FDI_LINK_TRAIN_NONE            (3<<28)
7248 #define  FDI_LINK_TRAIN_VOLTAGE_0_4V    (0<<25)
7249 #define  FDI_LINK_TRAIN_VOLTAGE_0_6V    (1<<25)
7250 #define  FDI_LINK_TRAIN_VOLTAGE_0_8V    (2<<25)
7251 #define  FDI_LINK_TRAIN_VOLTAGE_1_2V    (3<<25)
7252 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_NONE (0<<22)
7253 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_1_5X (1<<22)
7254 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_2X   (2<<22)
7255 #define  FDI_LINK_TRAIN_PRE_EMPHASIS_3X   (3<<22)
7256 /* ILK always use 400mV 0dB for voltage swing and pre-emphasis level.
7257    SNB has different settings. */
7258 /* SNB A-stepping */
7259 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
7260 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
7261 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
7262 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
7263 /* SNB B-stepping */
7264 #define  FDI_LINK_TRAIN_400MV_0DB_SNB_B         (0x0<<22)
7265 #define  FDI_LINK_TRAIN_400MV_6DB_SNB_B         (0x3a<<22)
7266 #define  FDI_LINK_TRAIN_600MV_3_5DB_SNB_B       (0x39<<22)
7267 #define  FDI_LINK_TRAIN_800MV_0DB_SNB_B         (0x38<<22)
7268 #define  FDI_LINK_TRAIN_VOL_EMP_MASK            (0x3f<<22)
7269 #define  FDI_DP_PORT_WIDTH_SHIFT                19
7270 #define  FDI_DP_PORT_WIDTH_MASK                 (7 << FDI_DP_PORT_WIDTH_SHIFT)
7271 #define  FDI_DP_PORT_WIDTH(width)           (((width) - 1) << FDI_DP_PORT_WIDTH_SHIFT)
7272 #define  FDI_TX_ENHANCE_FRAME_ENABLE    (1<<18)
7273 /* Ironlake: hardwired to 1 */
7274 #define  FDI_TX_PLL_ENABLE              (1<<14)
7275
7276 /* Ivybridge has different bits for lolz */
7277 #define  FDI_LINK_TRAIN_PATTERN_1_IVB       (0<<8)
7278 #define  FDI_LINK_TRAIN_PATTERN_2_IVB       (1<<8)
7279 #define  FDI_LINK_TRAIN_PATTERN_IDLE_IVB    (2<<8)
7280 #define  FDI_LINK_TRAIN_NONE_IVB            (3<<8)
7281
7282 /* both Tx and Rx */
7283 #define  FDI_COMPOSITE_SYNC             (1<<11)
7284 #define  FDI_LINK_TRAIN_AUTO            (1<<10)
7285 #define  FDI_SCRAMBLING_ENABLE          (0<<7)
7286 #define  FDI_SCRAMBLING_DISABLE         (1<<7)
7287
7288 /* FDI_RX, FDI_X is hard-wired to Transcoder_X */
7289 #define _FDI_RXA_CTL             0xf000c
7290 #define _FDI_RXB_CTL             0xf100c
7291 #define FDI_RX_CTL(pipe)        _MMIO_PIPE(pipe, _FDI_RXA_CTL, _FDI_RXB_CTL)
7292 #define  FDI_RX_ENABLE          (1<<31)
7293 /* train, dp width same as FDI_TX */
7294 #define  FDI_FS_ERRC_ENABLE             (1<<27)
7295 #define  FDI_FE_ERRC_ENABLE             (1<<26)
7296 #define  FDI_RX_POLARITY_REVERSED_LPT   (1<<16)
7297 #define  FDI_8BPC                       (0<<16)
7298 #define  FDI_10BPC                      (1<<16)
7299 #define  FDI_6BPC                       (2<<16)
7300 #define  FDI_12BPC                      (3<<16)
7301 #define  FDI_RX_LINK_REVERSAL_OVERRIDE  (1<<15)
7302 #define  FDI_DMI_LINK_REVERSE_MASK      (1<<14)
7303 #define  FDI_RX_PLL_ENABLE              (1<<13)
7304 #define  FDI_FS_ERR_CORRECT_ENABLE      (1<<11)
7305 #define  FDI_FE_ERR_CORRECT_ENABLE      (1<<10)
7306 #define  FDI_FS_ERR_REPORT_ENABLE       (1<<9)
7307 #define  FDI_FE_ERR_REPORT_ENABLE       (1<<8)
7308 #define  FDI_RX_ENHANCE_FRAME_ENABLE    (1<<6)
7309 #define  FDI_PCDCLK                     (1<<4)
7310 /* CPT */
7311 #define  FDI_AUTO_TRAINING                      (1<<10)
7312 #define  FDI_LINK_TRAIN_PATTERN_1_CPT           (0<<8)
7313 #define  FDI_LINK_TRAIN_PATTERN_2_CPT           (1<<8)
7314 #define  FDI_LINK_TRAIN_PATTERN_IDLE_CPT        (2<<8)
7315 #define  FDI_LINK_TRAIN_NORMAL_CPT              (3<<8)
7316 #define  FDI_LINK_TRAIN_PATTERN_MASK_CPT        (3<<8)
7317
7318 #define _FDI_RXA_MISC                   0xf0010
7319 #define _FDI_RXB_MISC                   0xf1010
7320 #define  FDI_RX_PWRDN_LANE1_MASK        (3<<26)
7321 #define  FDI_RX_PWRDN_LANE1_VAL(x)      ((x)<<26)
7322 #define  FDI_RX_PWRDN_LANE0_MASK        (3<<24)
7323 #define  FDI_RX_PWRDN_LANE0_VAL(x)      ((x)<<24)
7324 #define  FDI_RX_TP1_TO_TP2_48           (2<<20)
7325 #define  FDI_RX_TP1_TO_TP2_64           (3<<20)
7326 #define  FDI_RX_FDI_DELAY_90            (0x90<<0)
7327 #define FDI_RX_MISC(pipe)       _MMIO_PIPE(pipe, _FDI_RXA_MISC, _FDI_RXB_MISC)
7328
7329 #define _FDI_RXA_TUSIZE1        0xf0030
7330 #define _FDI_RXA_TUSIZE2        0xf0038
7331 #define _FDI_RXB_TUSIZE1        0xf1030
7332 #define _FDI_RXB_TUSIZE2        0xf1038
7333 #define FDI_RX_TUSIZE1(pipe)    _MMIO_PIPE(pipe, _FDI_RXA_TUSIZE1, _FDI_RXB_TUSIZE1)
7334 #define FDI_RX_TUSIZE2(pipe)    _MMIO_PIPE(pipe, _FDI_RXA_TUSIZE2, _FDI_RXB_TUSIZE2)
7335
7336 /* FDI_RX interrupt register format */
7337 #define FDI_RX_INTER_LANE_ALIGN         (1<<10)
7338 #define FDI_RX_SYMBOL_LOCK              (1<<9) /* train 2 */
7339 #define FDI_RX_BIT_LOCK                 (1<<8) /* train 1 */
7340 #define FDI_RX_TRAIN_PATTERN_2_FAIL     (1<<7)
7341 #define FDI_RX_FS_CODE_ERR              (1<<6)
7342 #define FDI_RX_FE_CODE_ERR              (1<<5)
7343 #define FDI_RX_SYMBOL_ERR_RATE_ABOVE    (1<<4)
7344 #define FDI_RX_HDCP_LINK_FAIL           (1<<3)
7345 #define FDI_RX_PIXEL_FIFO_OVERFLOW      (1<<2)
7346 #define FDI_RX_CROSS_CLOCK_OVERFLOW     (1<<1)
7347 #define FDI_RX_SYMBOL_QUEUE_OVERFLOW    (1<<0)
7348
7349 #define _FDI_RXA_IIR            0xf0014
7350 #define _FDI_RXA_IMR            0xf0018
7351 #define _FDI_RXB_IIR            0xf1014
7352 #define _FDI_RXB_IMR            0xf1018
7353 #define FDI_RX_IIR(pipe)        _MMIO_PIPE(pipe, _FDI_RXA_IIR, _FDI_RXB_IIR)
7354 #define FDI_RX_IMR(pipe)        _MMIO_PIPE(pipe, _FDI_RXA_IMR, _FDI_RXB_IMR)
7355
7356 #define FDI_PLL_CTL_1           _MMIO(0xfe000)
7357 #define FDI_PLL_CTL_2           _MMIO(0xfe004)
7358
7359 #define PCH_LVDS        _MMIO(0xe1180)
7360 #define  LVDS_DETECTED  (1 << 1)
7361
7362 #define _PCH_DP_B               0xe4100
7363 #define PCH_DP_B                _MMIO(_PCH_DP_B)
7364 #define _PCH_DPB_AUX_CH_CTL     0xe4110
7365 #define _PCH_DPB_AUX_CH_DATA1   0xe4114
7366 #define _PCH_DPB_AUX_CH_DATA2   0xe4118
7367 #define _PCH_DPB_AUX_CH_DATA3   0xe411c
7368 #define _PCH_DPB_AUX_CH_DATA4   0xe4120
7369 #define _PCH_DPB_AUX_CH_DATA5   0xe4124
7370
7371 #define _PCH_DP_C               0xe4200
7372 #define PCH_DP_C                _MMIO(_PCH_DP_C)
7373 #define _PCH_DPC_AUX_CH_CTL     0xe4210
7374 #define _PCH_DPC_AUX_CH_DATA1   0xe4214
7375 #define _PCH_DPC_AUX_CH_DATA2   0xe4218
7376 #define _PCH_DPC_AUX_CH_DATA3   0xe421c
7377 #define _PCH_DPC_AUX_CH_DATA4   0xe4220
7378 #define _PCH_DPC_AUX_CH_DATA5   0xe4224
7379
7380 #define _PCH_DP_D               0xe4300
7381 #define PCH_DP_D                _MMIO(_PCH_DP_D)
7382 #define _PCH_DPD_AUX_CH_CTL     0xe4310
7383 #define _PCH_DPD_AUX_CH_DATA1   0xe4314
7384 #define _PCH_DPD_AUX_CH_DATA2   0xe4318
7385 #define _PCH_DPD_AUX_CH_DATA3   0xe431c
7386 #define _PCH_DPD_AUX_CH_DATA4   0xe4320
7387 #define _PCH_DPD_AUX_CH_DATA5   0xe4324
7388
7389 #define PCH_DP_AUX_CH_CTL(port)         _MMIO_PORT((port) - PORT_B, _PCH_DPB_AUX_CH_CTL, _PCH_DPC_AUX_CH_CTL)
7390 #define PCH_DP_AUX_CH_DATA(port, i)     _MMIO(_PORT((port) - PORT_B, _PCH_DPB_AUX_CH_DATA1, _PCH_DPC_AUX_CH_DATA1) + (i) * 4) /* 5 registers */
7391
7392 /* CPT */
7393 #define  PORT_TRANS_A_SEL_CPT   0
7394 #define  PORT_TRANS_B_SEL_CPT   (1<<29)
7395 #define  PORT_TRANS_C_SEL_CPT   (2<<29)
7396 #define  PORT_TRANS_SEL_MASK    (3<<29)
7397 #define  PORT_TRANS_SEL_CPT(pipe)       ((pipe) << 29)
7398 #define  PORT_TO_PIPE(val)      (((val) & (1<<30)) >> 30)
7399 #define  PORT_TO_PIPE_CPT(val)  (((val) & PORT_TRANS_SEL_MASK) >> 29)
7400 #define  SDVO_PORT_TO_PIPE_CHV(val)     (((val) & (3<<24)) >> 24)
7401 #define  DP_PORT_TO_PIPE_CHV(val)       (((val) & (3<<16)) >> 16)
7402
7403 #define _TRANS_DP_CTL_A         0xe0300
7404 #define _TRANS_DP_CTL_B         0xe1300
7405 #define _TRANS_DP_CTL_C         0xe2300
7406 #define TRANS_DP_CTL(pipe)      _MMIO_PIPE(pipe, _TRANS_DP_CTL_A, _TRANS_DP_CTL_B)
7407 #define  TRANS_DP_OUTPUT_ENABLE (1<<31)
7408 #define  TRANS_DP_PORT_SEL_B    (0<<29)
7409 #define  TRANS_DP_PORT_SEL_C    (1<<29)
7410 #define  TRANS_DP_PORT_SEL_D    (2<<29)
7411 #define  TRANS_DP_PORT_SEL_NONE (3<<29)
7412 #define  TRANS_DP_PORT_SEL_MASK (3<<29)
7413 #define  TRANS_DP_PIPE_TO_PORT(val)     ((((val) & TRANS_DP_PORT_SEL_MASK) >> 29) + PORT_B)
7414 #define  TRANS_DP_AUDIO_ONLY    (1<<26)
7415 #define  TRANS_DP_ENH_FRAMING   (1<<18)
7416 #define  TRANS_DP_8BPC          (0<<9)
7417 #define  TRANS_DP_10BPC         (1<<9)
7418 #define  TRANS_DP_6BPC          (2<<9)
7419 #define  TRANS_DP_12BPC         (3<<9)
7420 #define  TRANS_DP_BPC_MASK      (3<<9)
7421 #define  TRANS_DP_VSYNC_ACTIVE_HIGH     (1<<4)
7422 #define  TRANS_DP_VSYNC_ACTIVE_LOW      0
7423 #define  TRANS_DP_HSYNC_ACTIVE_HIGH     (1<<3)
7424 #define  TRANS_DP_HSYNC_ACTIVE_LOW      0
7425 #define  TRANS_DP_SYNC_MASK     (3<<3)
7426
7427 /* SNB eDP training params */
7428 /* SNB A-stepping */
7429 #define  EDP_LINK_TRAIN_400MV_0DB_SNB_A         (0x38<<22)
7430 #define  EDP_LINK_TRAIN_400MV_6DB_SNB_A         (0x02<<22)
7431 #define  EDP_LINK_TRAIN_600MV_3_5DB_SNB_A       (0x01<<22)
7432 #define  EDP_LINK_TRAIN_800MV_0DB_SNB_A         (0x0<<22)
7433 /* SNB B-stepping */
7434 #define  EDP_LINK_TRAIN_400_600MV_0DB_SNB_B     (0x0<<22)
7435 #define  EDP_LINK_TRAIN_400MV_3_5DB_SNB_B       (0x1<<22)
7436 #define  EDP_LINK_TRAIN_400_600MV_6DB_SNB_B     (0x3a<<22)
7437 #define  EDP_LINK_TRAIN_600_800MV_3_5DB_SNB_B   (0x39<<22)
7438 #define  EDP_LINK_TRAIN_800_1200MV_0DB_SNB_B    (0x38<<22)
7439 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_SNB        (0x3f<<22)
7440
7441 /* IVB */
7442 #define EDP_LINK_TRAIN_400MV_0DB_IVB            (0x24 <<22)
7443 #define EDP_LINK_TRAIN_400MV_3_5DB_IVB          (0x2a <<22)
7444 #define EDP_LINK_TRAIN_400MV_6DB_IVB            (0x2f <<22)
7445 #define EDP_LINK_TRAIN_600MV_0DB_IVB            (0x30 <<22)
7446 #define EDP_LINK_TRAIN_600MV_3_5DB_IVB          (0x36 <<22)
7447 #define EDP_LINK_TRAIN_800MV_0DB_IVB            (0x38 <<22)
7448 #define EDP_LINK_TRAIN_800MV_3_5DB_IVB          (0x3e <<22)
7449
7450 /* legacy values */
7451 #define EDP_LINK_TRAIN_500MV_0DB_IVB            (0x00 <<22)
7452 #define EDP_LINK_TRAIN_1000MV_0DB_IVB           (0x20 <<22)
7453 #define EDP_LINK_TRAIN_500MV_3_5DB_IVB          (0x02 <<22)
7454 #define EDP_LINK_TRAIN_1000MV_3_5DB_IVB         (0x22 <<22)
7455 #define EDP_LINK_TRAIN_1000MV_6DB_IVB           (0x23 <<22)
7456
7457 #define  EDP_LINK_TRAIN_VOL_EMP_MASK_IVB        (0x3f<<22)
7458
7459 #define  VLV_PMWGICZ                            _MMIO(0x1300a4)
7460
7461 #define  RC6_LOCATION                           _MMIO(0xD40)
7462 #define    RC6_CTX_IN_DRAM                      (1 << 0)
7463 #define  RC6_CTX_BASE                           _MMIO(0xD48)
7464 #define    RC6_CTX_BASE_MASK                    0xFFFFFFF0
7465 #define  PWRCTX_MAXCNT_RCSUNIT                  _MMIO(0x2054)
7466 #define  PWRCTX_MAXCNT_VCSUNIT0                 _MMIO(0x12054)
7467 #define  PWRCTX_MAXCNT_BCSUNIT                  _MMIO(0x22054)
7468 #define  PWRCTX_MAXCNT_VECSUNIT                 _MMIO(0x1A054)
7469 #define  PWRCTX_MAXCNT_VCSUNIT1                 _MMIO(0x1C054)
7470 #define    IDLE_TIME_MASK                       0xFFFFF
7471 #define  FORCEWAKE                              _MMIO(0xA18C)
7472 #define  FORCEWAKE_VLV                          _MMIO(0x1300b0)
7473 #define  FORCEWAKE_ACK_VLV                      _MMIO(0x1300b4)
7474 #define  FORCEWAKE_MEDIA_VLV                    _MMIO(0x1300b8)
7475 #define  FORCEWAKE_ACK_MEDIA_VLV                _MMIO(0x1300bc)
7476 #define  FORCEWAKE_ACK_HSW                      _MMIO(0x130044)
7477 #define  FORCEWAKE_ACK                          _MMIO(0x130090)
7478 #define  VLV_GTLC_WAKE_CTRL                     _MMIO(0x130090)
7479 #define   VLV_GTLC_RENDER_CTX_EXISTS            (1 << 25)
7480 #define   VLV_GTLC_MEDIA_CTX_EXISTS             (1 << 24)
7481 #define   VLV_GTLC_ALLOWWAKEREQ                 (1 << 0)
7482
7483 #define  VLV_GTLC_PW_STATUS                     _MMIO(0x130094)
7484 #define   VLV_GTLC_ALLOWWAKEACK                 (1 << 0)
7485 #define   VLV_GTLC_ALLOWWAKEERR                 (1 << 1)
7486 #define   VLV_GTLC_PW_MEDIA_STATUS_MASK         (1 << 5)
7487 #define   VLV_GTLC_PW_RENDER_STATUS_MASK        (1 << 7)
7488 #define  FORCEWAKE_MT                           _MMIO(0xa188) /* multi-threaded */
7489 #define  FORCEWAKE_MEDIA_GEN9                   _MMIO(0xa270)
7490 #define  FORCEWAKE_RENDER_GEN9                  _MMIO(0xa278)
7491 #define  FORCEWAKE_BLITTER_GEN9                 _MMIO(0xa188)
7492 #define  FORCEWAKE_ACK_MEDIA_GEN9               _MMIO(0x0D88)
7493 #define  FORCEWAKE_ACK_RENDER_GEN9              _MMIO(0x0D84)
7494 #define  FORCEWAKE_ACK_BLITTER_GEN9             _MMIO(0x130044)
7495 #define   FORCEWAKE_KERNEL                      0x1
7496 #define   FORCEWAKE_USER                        0x2
7497 #define  FORCEWAKE_MT_ACK                       _MMIO(0x130040)
7498 #define  ECOBUS                                 _MMIO(0xa180)
7499 #define    FORCEWAKE_MT_ENABLE                  (1<<5)
7500 #define  VLV_SPAREG2H                           _MMIO(0xA194)
7501 #define  GEN9_PWRGT_DOMAIN_STATUS               _MMIO(0xA2A0)
7502 #define   GEN9_PWRGT_MEDIA_STATUS_MASK          (1 << 0)
7503 #define   GEN9_PWRGT_RENDER_STATUS_MASK         (1 << 1)
7504
7505 #define  GTFIFODBG                              _MMIO(0x120000)
7506 #define    GT_FIFO_SBDEDICATE_FREE_ENTRY_CHV    (0x1f << 20)
7507 #define    GT_FIFO_FREE_ENTRIES_CHV             (0x7f << 13)
7508 #define    GT_FIFO_SBDROPERR                    (1<<6)
7509 #define    GT_FIFO_BLOBDROPERR                  (1<<5)
7510 #define    GT_FIFO_SB_READ_ABORTERR             (1<<4)
7511 #define    GT_FIFO_DROPERR                      (1<<3)
7512 #define    GT_FIFO_OVFERR                       (1<<2)
7513 #define    GT_FIFO_IAWRERR                      (1<<1)
7514 #define    GT_FIFO_IARDERR                      (1<<0)
7515
7516 #define  GTFIFOCTL                              _MMIO(0x120008)
7517 #define    GT_FIFO_FREE_ENTRIES_MASK            0x7f
7518 #define    GT_FIFO_NUM_RESERVED_ENTRIES         20
7519 #define    GT_FIFO_CTL_BLOCK_ALL_POLICY_STALL   (1 << 12)
7520 #define    GT_FIFO_CTL_RC6_POLICY_STALL         (1 << 11)
7521
7522 #define  HSW_IDICR                              _MMIO(0x9008)
7523 #define    IDIHASHMSK(x)                        (((x) & 0x3f) << 16)
7524 #define  HSW_EDRAM_CAP                          _MMIO(0x120010)
7525 #define    EDRAM_ENABLED                        0x1
7526 #define    EDRAM_NUM_BANKS(cap)                 (((cap) >> 1) & 0xf)
7527 #define    EDRAM_WAYS_IDX(cap)                  (((cap) >> 5) & 0x7)
7528 #define    EDRAM_SETS_IDX(cap)                  (((cap) >> 8) & 0x3)
7529
7530 #define GEN6_UCGCTL1                            _MMIO(0x9400)
7531 # define GEN6_GAMUNIT_CLOCK_GATE_DISABLE                (1 << 22)
7532 # define GEN6_EU_TCUNIT_CLOCK_GATE_DISABLE              (1 << 16)
7533 # define GEN6_BLBUNIT_CLOCK_GATE_DISABLE                (1 << 5)
7534 # define GEN6_CSUNIT_CLOCK_GATE_DISABLE                 (1 << 7)
7535
7536 #define GEN6_UCGCTL2                            _MMIO(0x9404)
7537 # define GEN6_VFUNIT_CLOCK_GATE_DISABLE                 (1 << 31)
7538 # define GEN7_VDSUNIT_CLOCK_GATE_DISABLE                (1 << 30)
7539 # define GEN7_TDLUNIT_CLOCK_GATE_DISABLE                (1 << 22)
7540 # define GEN6_RCZUNIT_CLOCK_GATE_DISABLE                (1 << 13)
7541 # define GEN6_RCPBUNIT_CLOCK_GATE_DISABLE               (1 << 12)
7542 # define GEN6_RCCUNIT_CLOCK_GATE_DISABLE                (1 << 11)
7543
7544 #define GEN6_UCGCTL3                            _MMIO(0x9408)
7545 # define GEN6_OACSUNIT_CLOCK_GATE_DISABLE               (1 << 20)
7546
7547 #define GEN7_UCGCTL4                            _MMIO(0x940c)
7548 #define  GEN7_L3BANK2X_CLOCK_GATE_DISABLE       (1<<25)
7549 #define  GEN8_EU_GAUNIT_CLOCK_GATE_DISABLE      (1<<14)
7550
7551 #define GEN6_RCGCTL1                            _MMIO(0x9410)
7552 #define GEN6_RCGCTL2                            _MMIO(0x9414)
7553 #define GEN6_RSTCTL                             _MMIO(0x9420)
7554
7555 #define GEN8_UCGCTL6                            _MMIO(0x9430)
7556 #define   GEN8_GAPSUNIT_CLOCK_GATE_DISABLE      (1<<24)
7557 #define   GEN8_SDEUNIT_CLOCK_GATE_DISABLE       (1<<14)
7558 #define   GEN8_HDCUNIT_CLOCK_GATE_DISABLE_HDCREQ (1<<28)
7559
7560 #define GEN6_GFXPAUSE                           _MMIO(0xA000)
7561 #define GEN6_RPNSWREQ                           _MMIO(0xA008)
7562 #define   GEN6_TURBO_DISABLE                    (1<<31)
7563 #define   GEN6_FREQUENCY(x)                     ((x)<<25)
7564 #define   HSW_FREQUENCY(x)                      ((x)<<24)
7565 #define   GEN9_FREQUENCY(x)                     ((x)<<23)
7566 #define   GEN6_OFFSET(x)                        ((x)<<19)
7567 #define   GEN6_AGGRESSIVE_TURBO                 (0<<15)
7568 #define GEN6_RC_VIDEO_FREQ                      _MMIO(0xA00C)
7569 #define GEN6_RC_CONTROL                         _MMIO(0xA090)
7570 #define   GEN6_RC_CTL_RC6pp_ENABLE              (1<<16)
7571 #define   GEN6_RC_CTL_RC6p_ENABLE               (1<<17)
7572 #define   GEN6_RC_CTL_RC6_ENABLE                (1<<18)
7573 #define   GEN6_RC_CTL_RC1e_ENABLE               (1<<20)
7574 #define   GEN6_RC_CTL_RC7_ENABLE                (1<<22)
7575 #define   VLV_RC_CTL_CTX_RST_PARALLEL           (1<<24)
7576 #define   GEN7_RC_CTL_TO_MODE                   (1<<28)
7577 #define   GEN6_RC_CTL_EI_MODE(x)                ((x)<<27)
7578 #define   GEN6_RC_CTL_HW_ENABLE                 (1<<31)
7579 #define GEN6_RP_DOWN_TIMEOUT                    _MMIO(0xA010)
7580 #define GEN6_RP_INTERRUPT_LIMITS                _MMIO(0xA014)
7581 #define GEN6_RPSTAT1                            _MMIO(0xA01C)
7582 #define   GEN6_CAGF_SHIFT                       8
7583 #define   HSW_CAGF_SHIFT                        7
7584 #define   GEN9_CAGF_SHIFT                       23
7585 #define   GEN6_CAGF_MASK                        (0x7f << GEN6_CAGF_SHIFT)
7586 #define   HSW_CAGF_MASK                         (0x7f << HSW_CAGF_SHIFT)
7587 #define   GEN9_CAGF_MASK                        (0x1ff << GEN9_CAGF_SHIFT)
7588 #define GEN6_RP_CONTROL                         _MMIO(0xA024)
7589 #define   GEN6_RP_MEDIA_TURBO                   (1<<11)
7590 #define   GEN6_RP_MEDIA_MODE_MASK               (3<<9)
7591 #define   GEN6_RP_MEDIA_HW_TURBO_MODE           (3<<9)
7592 #define   GEN6_RP_MEDIA_HW_NORMAL_MODE          (2<<9)
7593 #define   GEN6_RP_MEDIA_HW_MODE                 (1<<9)
7594 #define   GEN6_RP_MEDIA_SW_MODE                 (0<<9)
7595 #define   GEN6_RP_MEDIA_IS_GFX                  (1<<8)
7596 #define   GEN6_RP_ENABLE                        (1<<7)
7597 #define   GEN6_RP_UP_IDLE_MIN                   (0x1<<3)
7598 #define   GEN6_RP_UP_BUSY_AVG                   (0x2<<3)
7599 #define   GEN6_RP_UP_BUSY_CONT                  (0x4<<3)
7600 #define   GEN6_RP_DOWN_IDLE_AVG                 (0x2<<0)
7601 #define   GEN6_RP_DOWN_IDLE_CONT                (0x1<<0)
7602 #define GEN6_RP_UP_THRESHOLD                    _MMIO(0xA02C)
7603 #define GEN6_RP_DOWN_THRESHOLD                  _MMIO(0xA030)
7604 #define GEN6_RP_CUR_UP_EI                       _MMIO(0xA050)
7605 #define   GEN6_RP_EI_MASK                       0xffffff
7606 #define   GEN6_CURICONT_MASK                    GEN6_RP_EI_MASK
7607 #define GEN6_RP_CUR_UP                          _MMIO(0xA054)
7608 #define   GEN6_CURBSYTAVG_MASK                  GEN6_RP_EI_MASK
7609 #define GEN6_RP_PREV_UP                         _MMIO(0xA058)
7610 #define GEN6_RP_CUR_DOWN_EI                     _MMIO(0xA05C)
7611 #define   GEN6_CURIAVG_MASK                     GEN6_RP_EI_MASK
7612 #define GEN6_RP_CUR_DOWN                        _MMIO(0xA060)
7613 #define GEN6_RP_PREV_DOWN                       _MMIO(0xA064)
7614 #define GEN6_RP_UP_EI                           _MMIO(0xA068)
7615 #define GEN6_RP_DOWN_EI                         _MMIO(0xA06C)
7616 #define GEN6_RP_IDLE_HYSTERSIS                  _MMIO(0xA070)
7617 #define GEN6_RPDEUHWTC                          _MMIO(0xA080)
7618 #define GEN6_RPDEUC                             _MMIO(0xA084)
7619 #define GEN6_RPDEUCSW                           _MMIO(0xA088)
7620 #define GEN6_RC_STATE                           _MMIO(0xA094)
7621 #define   RC_SW_TARGET_STATE_SHIFT              16
7622 #define   RC_SW_TARGET_STATE_MASK               (7 << RC_SW_TARGET_STATE_SHIFT)
7623 #define GEN6_RC1_WAKE_RATE_LIMIT                _MMIO(0xA098)
7624 #define GEN6_RC6_WAKE_RATE_LIMIT                _MMIO(0xA09C)
7625 #define GEN6_RC6pp_WAKE_RATE_LIMIT              _MMIO(0xA0A0)
7626 #define GEN6_RC_EVALUATION_INTERVAL             _MMIO(0xA0A8)
7627 #define GEN6_RC_IDLE_HYSTERSIS                  _MMIO(0xA0AC)
7628 #define GEN6_RC_SLEEP                           _MMIO(0xA0B0)
7629 #define GEN6_RCUBMABDTMR                        _MMIO(0xA0B0)
7630 #define GEN6_RC1e_THRESHOLD                     _MMIO(0xA0B4)
7631 #define GEN6_RC6_THRESHOLD                      _MMIO(0xA0B8)
7632 #define GEN6_RC6p_THRESHOLD                     _MMIO(0xA0BC)
7633 #define VLV_RCEDATA                             _MMIO(0xA0BC)
7634 #define GEN6_RC6pp_THRESHOLD                    _MMIO(0xA0C0)
7635 #define GEN6_PMINTRMSK                          _MMIO(0xA168)
7636 #define   GEN8_PMINTR_DISABLE_REDIRECT_TO_GUC   (1<<31)
7637 #define   ARAT_EXPIRED_INTRMSK                  (1<<9)
7638 #define GEN8_MISC_CTRL0                         _MMIO(0xA180)
7639 #define VLV_PWRDWNUPCTL                         _MMIO(0xA294)
7640 #define GEN9_MEDIA_PG_IDLE_HYSTERESIS           _MMIO(0xA0C4)
7641 #define GEN9_RENDER_PG_IDLE_HYSTERESIS          _MMIO(0xA0C8)
7642 #define GEN9_PG_ENABLE                          _MMIO(0xA210)
7643 #define GEN9_RENDER_PG_ENABLE                   (1<<0)
7644 #define GEN9_MEDIA_PG_ENABLE                    (1<<1)
7645 #define GEN8_PUSHBUS_CONTROL                    _MMIO(0xA248)
7646 #define GEN8_PUSHBUS_ENABLE                     _MMIO(0xA250)
7647 #define GEN8_PUSHBUS_SHIFT                      _MMIO(0xA25C)
7648
7649 #define VLV_CHICKEN_3                           _MMIO(VLV_DISPLAY_BASE + 0x7040C)
7650 #define  PIXEL_OVERLAP_CNT_MASK                 (3 << 30)
7651 #define  PIXEL_OVERLAP_CNT_SHIFT                30
7652
7653 #define GEN6_PMISR                              _MMIO(0x44020)
7654 #define GEN6_PMIMR                              _MMIO(0x44024) /* rps_lock */
7655 #define GEN6_PMIIR                              _MMIO(0x44028)
7656 #define GEN6_PMIER                              _MMIO(0x4402C)
7657 #define  GEN6_PM_MBOX_EVENT                     (1<<25)
7658 #define  GEN6_PM_THERMAL_EVENT                  (1<<24)
7659 #define  GEN6_PM_RP_DOWN_TIMEOUT                (1<<6)
7660 #define  GEN6_PM_RP_UP_THRESHOLD                (1<<5)
7661 #define  GEN6_PM_RP_DOWN_THRESHOLD              (1<<4)
7662 #define  GEN6_PM_RP_UP_EI_EXPIRED               (1<<2)
7663 #define  GEN6_PM_RP_DOWN_EI_EXPIRED             (1<<1)
7664 #define  GEN6_PM_RPS_EVENTS                     (GEN6_PM_RP_UP_THRESHOLD | \
7665                                                  GEN6_PM_RP_DOWN_THRESHOLD | \
7666                                                  GEN6_PM_RP_DOWN_TIMEOUT)
7667
7668 #define GEN7_GT_SCRATCH(i)                      _MMIO(0x4F100 + (i) * 4)
7669 #define GEN7_GT_SCRATCH_REG_NUM                 8
7670
7671 #define VLV_GTLC_SURVIVABILITY_REG              _MMIO(0x130098)
7672 #define VLV_GFX_CLK_STATUS_BIT                  (1<<3)
7673 #define VLV_GFX_CLK_FORCE_ON_BIT                (1<<2)
7674
7675 #define GEN6_GT_GFX_RC6_LOCKED                  _MMIO(0x138104)
7676 #define VLV_COUNTER_CONTROL                     _MMIO(0x138104)
7677 #define   VLV_COUNT_RANGE_HIGH                  (1<<15)
7678 #define   VLV_MEDIA_RC0_COUNT_EN                (1<<5)
7679 #define   VLV_RENDER_RC0_COUNT_EN               (1<<4)
7680 #define   VLV_MEDIA_RC6_COUNT_EN                (1<<1)
7681 #define   VLV_RENDER_RC6_COUNT_EN               (1<<0)
7682 #define GEN6_GT_GFX_RC6                         _MMIO(0x138108)
7683 #define VLV_GT_RENDER_RC6                       _MMIO(0x138108)
7684 #define VLV_GT_MEDIA_RC6                        _MMIO(0x13810C)
7685
7686 #define GEN6_GT_GFX_RC6p                        _MMIO(0x13810C)
7687 #define GEN6_GT_GFX_RC6pp                       _MMIO(0x138110)
7688 #define VLV_RENDER_C0_COUNT                     _MMIO(0x138118)
7689 #define VLV_MEDIA_C0_COUNT                      _MMIO(0x13811C)
7690
7691 #define GEN6_PCODE_MAILBOX                      _MMIO(0x138124)
7692 #define   GEN6_PCODE_READY                      (1<<31)
7693 #define   GEN6_PCODE_ERROR_MASK                 0xFF
7694 #define     GEN6_PCODE_SUCCESS                  0x0
7695 #define     GEN6_PCODE_ILLEGAL_CMD              0x1
7696 #define     GEN6_PCODE_MIN_FREQ_TABLE_GT_RATIO_OUT_OF_RANGE 0x2
7697 #define     GEN6_PCODE_TIMEOUT                  0x3
7698 #define     GEN6_PCODE_UNIMPLEMENTED_CMD        0xFF
7699 #define     GEN7_PCODE_TIMEOUT                  0x2
7700 #define     GEN7_PCODE_ILLEGAL_DATA             0x3
7701 #define     GEN7_PCODE_MIN_FREQ_TABLE_GT_RATIO_OUT_OF_RANGE 0x10
7702 #define   GEN6_PCODE_WRITE_RC6VIDS              0x4
7703 #define   GEN6_PCODE_READ_RC6VIDS               0x5
7704 #define     GEN6_ENCODE_RC6_VID(mv)             (((mv) - 245) / 5)
7705 #define     GEN6_DECODE_RC6_VID(vids)           (((vids) * 5) + 245)
7706 #define   BDW_PCODE_DISPLAY_FREQ_CHANGE_REQ     0x18
7707 #define   GEN9_PCODE_READ_MEM_LATENCY           0x6
7708 #define     GEN9_MEM_LATENCY_LEVEL_MASK         0xFF
7709 #define     GEN9_MEM_LATENCY_LEVEL_1_5_SHIFT    8
7710 #define     GEN9_MEM_LATENCY_LEVEL_2_6_SHIFT    16
7711 #define     GEN9_MEM_LATENCY_LEVEL_3_7_SHIFT    24
7712 #define   SKL_PCODE_CDCLK_CONTROL               0x7
7713 #define     SKL_CDCLK_PREPARE_FOR_CHANGE        0x3
7714 #define     SKL_CDCLK_READY_FOR_CHANGE          0x1
7715 #define   GEN6_PCODE_WRITE_MIN_FREQ_TABLE       0x8
7716 #define   GEN6_PCODE_READ_MIN_FREQ_TABLE        0x9
7717 #define   GEN6_READ_OC_PARAMS                   0xc
7718 #define   GEN6_PCODE_READ_D_COMP                0x10
7719 #define   GEN6_PCODE_WRITE_D_COMP               0x11
7720 #define   HSW_PCODE_DE_WRITE_FREQ_REQ           0x17
7721 #define   DISPLAY_IPS_CONTROL                   0x19
7722 #define   HSW_PCODE_DYNAMIC_DUTY_CYCLE_CONTROL  0x1A
7723 #define   GEN9_PCODE_SAGV_CONTROL               0x21
7724 #define     GEN9_SAGV_DISABLE                   0x0
7725 #define     GEN9_SAGV_IS_DISABLED               0x1
7726 #define     GEN9_SAGV_ENABLE                    0x3
7727 #define GEN6_PCODE_DATA                         _MMIO(0x138128)
7728 #define   GEN6_PCODE_FREQ_IA_RATIO_SHIFT        8
7729 #define   GEN6_PCODE_FREQ_RING_RATIO_SHIFT      16
7730 #define GEN6_PCODE_DATA1                        _MMIO(0x13812C)
7731
7732 #define GEN6_GT_CORE_STATUS             _MMIO(0x138060)
7733 #define   GEN6_CORE_CPD_STATE_MASK      (7<<4)
7734 #define   GEN6_RCn_MASK                 7
7735 #define   GEN6_RC0                      0
7736 #define   GEN6_RC3                      2
7737 #define   GEN6_RC6                      3
7738 #define   GEN6_RC7                      4
7739
7740 #define GEN8_GT_SLICE_INFO              _MMIO(0x138064)
7741 #define   GEN8_LSLICESTAT_MASK          0x7
7742
7743 #define CHV_POWER_SS0_SIG1              _MMIO(0xa720)
7744 #define CHV_POWER_SS1_SIG1              _MMIO(0xa728)
7745 #define   CHV_SS_PG_ENABLE              (1<<1)
7746 #define   CHV_EU08_PG_ENABLE            (1<<9)
7747 #define   CHV_EU19_PG_ENABLE            (1<<17)
7748 #define   CHV_EU210_PG_ENABLE           (1<<25)
7749
7750 #define CHV_POWER_SS0_SIG2              _MMIO(0xa724)
7751 #define CHV_POWER_SS1_SIG2              _MMIO(0xa72c)
7752 #define   CHV_EU311_PG_ENABLE           (1<<1)
7753
7754 #define GEN9_SLICE_PGCTL_ACK(slice)     _MMIO(0x804c + (slice)*0x4)
7755 #define   GEN9_PGCTL_SLICE_ACK          (1 << 0)
7756 #define   GEN9_PGCTL_SS_ACK(subslice)   (1 << (2 + (subslice)*2))
7757
7758 #define GEN9_SS01_EU_PGCTL_ACK(slice)   _MMIO(0x805c + (slice)*0x8)
7759 #define GEN9_SS23_EU_PGCTL_ACK(slice)   _MMIO(0x8060 + (slice)*0x8)
7760 #define   GEN9_PGCTL_SSA_EU08_ACK       (1 << 0)
7761 #define   GEN9_PGCTL_SSA_EU19_ACK       (1 << 2)
7762 #define   GEN9_PGCTL_SSA_EU210_ACK      (1 << 4)
7763 #define   GEN9_PGCTL_SSA_EU311_ACK      (1 << 6)
7764 #define   GEN9_PGCTL_SSB_EU08_ACK       (1 << 8)
7765 #define   GEN9_PGCTL_SSB_EU19_ACK       (1 << 10)
7766 #define   GEN9_PGCTL_SSB_EU210_ACK      (1 << 12)
7767 #define   GEN9_PGCTL_SSB_EU311_ACK      (1 << 14)
7768
7769 #define GEN7_MISCCPCTL                          _MMIO(0x9424)
7770 #define   GEN7_DOP_CLOCK_GATE_ENABLE            (1<<0)
7771 #define   GEN8_DOP_CLOCK_GATE_CFCLK_ENABLE      (1<<2)
7772 #define   GEN8_DOP_CLOCK_GATE_GUC_ENABLE        (1<<4)
7773 #define   GEN8_DOP_CLOCK_GATE_MEDIA_ENABLE     (1<<6)
7774
7775 #define GEN8_GARBCNTL                   _MMIO(0xB004)
7776 #define   GEN9_GAPS_TSV_CREDIT_DISABLE  (1<<7)
7777
7778 /* IVYBRIDGE DPF */
7779 #define GEN7_L3CDERRST1(slice)          _MMIO(0xB008 + (slice) * 0x200) /* L3CD Error Status 1 */
7780 #define   GEN7_L3CDERRST1_ROW_MASK      (0x7ff<<14)
7781 #define   GEN7_PARITY_ERROR_VALID       (1<<13)
7782 #define   GEN7_L3CDERRST1_BANK_MASK     (3<<11)
7783 #define   GEN7_L3CDERRST1_SUBBANK_MASK  (7<<8)
7784 #define GEN7_PARITY_ERROR_ROW(reg) \
7785                 ((reg & GEN7_L3CDERRST1_ROW_MASK) >> 14)
7786 #define GEN7_PARITY_ERROR_BANK(reg) \
7787                 ((reg & GEN7_L3CDERRST1_BANK_MASK) >> 11)
7788 #define GEN7_PARITY_ERROR_SUBBANK(reg) \
7789                 ((reg & GEN7_L3CDERRST1_SUBBANK_MASK) >> 8)
7790 #define   GEN7_L3CDERRST1_ENABLE        (1<<7)
7791
7792 #define GEN7_L3LOG(slice, i)            _MMIO(0xB070 + (slice) * 0x200 + (i) * 4)
7793 #define GEN7_L3LOG_SIZE                 0x80
7794
7795 #define GEN7_HALF_SLICE_CHICKEN1        _MMIO(0xe100) /* IVB GT1 + VLV */
7796 #define GEN7_HALF_SLICE_CHICKEN1_GT2    _MMIO(0xf100)
7797 #define   GEN7_MAX_PS_THREAD_DEP                (8<<12)
7798 #define   GEN7_SINGLE_SUBSCAN_DISPATCH_ENABLE   (1<<10)
7799 #define   GEN7_SBE_SS_CACHE_DISPATCH_PORT_SHARING_DISABLE       (1<<4)
7800 #define   GEN7_PSD_SINGLE_PORT_DISPATCH_ENABLE  (1<<3)
7801
7802 #define GEN9_HALF_SLICE_CHICKEN5        _MMIO(0xe188)
7803 #define   GEN9_DG_MIRROR_FIX_ENABLE     (1<<5)
7804 #define   GEN9_CCS_TLB_PREFETCH_ENABLE  (1<<3)
7805
7806 #define GEN8_ROW_CHICKEN                _MMIO(0xe4f0)
7807 #define   FLOW_CONTROL_ENABLE           (1<<15)
7808 #define   PARTIAL_INSTRUCTION_SHOOTDOWN_DISABLE (1<<8)
7809 #define   STALL_DOP_GATING_DISABLE              (1<<5)
7810
7811 #define GEN7_ROW_CHICKEN2               _MMIO(0xe4f4)
7812 #define GEN7_ROW_CHICKEN2_GT2           _MMIO(0xf4f4)
7813 #define   DOP_CLOCK_GATING_DISABLE      (1<<0)
7814
7815 #define HSW_ROW_CHICKEN3                _MMIO(0xe49c)
7816 #define  HSW_ROW_CHICKEN3_L3_GLOBAL_ATOMICS_DISABLE    (1 << 6)
7817
7818 #define HALF_SLICE_CHICKEN2             _MMIO(0xe180)
7819 #define   GEN8_ST_PO_DISABLE            (1<<13)
7820
7821 #define HALF_SLICE_CHICKEN3             _MMIO(0xe184)
7822 #define   HSW_SAMPLE_C_PERFORMANCE      (1<<9)
7823 #define   GEN8_CENTROID_PIXEL_OPT_DIS   (1<<8)
7824 #define   GEN9_DISABLE_OCL_OOB_SUPPRESS_LOGIC   (1<<5)
7825 #define   GEN8_SAMPLER_POWER_BYPASS_DIS (1<<1)
7826
7827 #define GEN9_HALF_SLICE_CHICKEN7        _MMIO(0xe194)
7828 #define   GEN9_ENABLE_YV12_BUGFIX       (1<<4)
7829 #define   GEN9_ENABLE_GPGPU_PREEMPTION  (1<<2)
7830
7831 /* Audio */
7832 #define G4X_AUD_VID_DID                 _MMIO(dev_priv->info.display_mmio_offset + 0x62020)
7833 #define   INTEL_AUDIO_DEVCL             0x808629FB
7834 #define   INTEL_AUDIO_DEVBLC            0x80862801
7835 #define   INTEL_AUDIO_DEVCTG            0x80862802
7836
7837 #define G4X_AUD_CNTL_ST                 _MMIO(0x620B4)
7838 #define   G4X_ELDV_DEVCL_DEVBLC         (1 << 13)
7839 #define   G4X_ELDV_DEVCTG               (1 << 14)
7840 #define   G4X_ELD_ADDR_MASK             (0xf << 5)
7841 #define   G4X_ELD_ACK                   (1 << 4)
7842 #define G4X_HDMIW_HDMIEDID              _MMIO(0x6210C)
7843
7844 #define _IBX_HDMIW_HDMIEDID_A           0xE2050
7845 #define _IBX_HDMIW_HDMIEDID_B           0xE2150
7846 #define IBX_HDMIW_HDMIEDID(pipe)        _MMIO_PIPE(pipe, _IBX_HDMIW_HDMIEDID_A, \
7847                                                   _IBX_HDMIW_HDMIEDID_B)
7848 #define _IBX_AUD_CNTL_ST_A              0xE20B4
7849 #define _IBX_AUD_CNTL_ST_B              0xE21B4
7850 #define IBX_AUD_CNTL_ST(pipe)           _MMIO_PIPE(pipe, _IBX_AUD_CNTL_ST_A, \
7851                                                   _IBX_AUD_CNTL_ST_B)
7852 #define   IBX_ELD_BUFFER_SIZE_MASK      (0x1f << 10)
7853 #define   IBX_ELD_ADDRESS_MASK          (0x1f << 5)
7854 #define   IBX_ELD_ACK                   (1 << 4)
7855 #define IBX_AUD_CNTL_ST2                _MMIO(0xE20C0)
7856 #define   IBX_CP_READY(port)            ((1 << 1) << (((port) - 1) * 4))
7857 #define   IBX_ELD_VALID(port)           ((1 << 0) << (((port) - 1) * 4))
7858
7859 #define _CPT_HDMIW_HDMIEDID_A           0xE5050
7860 #define _CPT_HDMIW_HDMIEDID_B           0xE5150
7861 #define CPT_HDMIW_HDMIEDID(pipe)        _MMIO_PIPE(pipe, _CPT_HDMIW_HDMIEDID_A, _CPT_HDMIW_HDMIEDID_B)
7862 #define _CPT_AUD_CNTL_ST_A              0xE50B4
7863 #define _CPT_AUD_CNTL_ST_B              0xE51B4
7864 #define CPT_AUD_CNTL_ST(pipe)           _MMIO_PIPE(pipe, _CPT_AUD_CNTL_ST_A, _CPT_AUD_CNTL_ST_B)
7865 #define CPT_AUD_CNTRL_ST2               _MMIO(0xE50C0)
7866
7867 #define _VLV_HDMIW_HDMIEDID_A           (VLV_DISPLAY_BASE + 0x62050)
7868 #define _VLV_HDMIW_HDMIEDID_B           (VLV_DISPLAY_BASE + 0x62150)
7869 #define VLV_HDMIW_HDMIEDID(pipe)        _MMIO_PIPE(pipe, _VLV_HDMIW_HDMIEDID_A, _VLV_HDMIW_HDMIEDID_B)
7870 #define _VLV_AUD_CNTL_ST_A              (VLV_DISPLAY_BASE + 0x620B4)
7871 #define _VLV_AUD_CNTL_ST_B              (VLV_DISPLAY_BASE + 0x621B4)
7872 #define VLV_AUD_CNTL_ST(pipe)           _MMIO_PIPE(pipe, _VLV_AUD_CNTL_ST_A, _VLV_AUD_CNTL_ST_B)
7873 #define VLV_AUD_CNTL_ST2                _MMIO(VLV_DISPLAY_BASE + 0x620C0)
7874
7875 /* These are the 4 32-bit write offset registers for each stream
7876  * output buffer.  It determines the offset from the
7877  * 3DSTATE_SO_BUFFERs that the next streamed vertex output goes to.
7878  */
7879 #define GEN7_SO_WRITE_OFFSET(n)         _MMIO(0x5280 + (n) * 4)
7880
7881 #define _IBX_AUD_CONFIG_A               0xe2000
7882 #define _IBX_AUD_CONFIG_B               0xe2100
7883 #define IBX_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _IBX_AUD_CONFIG_A, _IBX_AUD_CONFIG_B)
7884 #define _CPT_AUD_CONFIG_A               0xe5000
7885 #define _CPT_AUD_CONFIG_B               0xe5100
7886 #define CPT_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _CPT_AUD_CONFIG_A, _CPT_AUD_CONFIG_B)
7887 #define _VLV_AUD_CONFIG_A               (VLV_DISPLAY_BASE + 0x62000)
7888 #define _VLV_AUD_CONFIG_B               (VLV_DISPLAY_BASE + 0x62100)
7889 #define VLV_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _VLV_AUD_CONFIG_A, _VLV_AUD_CONFIG_B)
7890
7891 #define   AUD_CONFIG_N_VALUE_INDEX              (1 << 29)
7892 #define   AUD_CONFIG_N_PROG_ENABLE              (1 << 28)
7893 #define   AUD_CONFIG_UPPER_N_SHIFT              20
7894 #define   AUD_CONFIG_UPPER_N_MASK               (0xff << 20)
7895 #define   AUD_CONFIG_LOWER_N_SHIFT              4
7896 #define   AUD_CONFIG_LOWER_N_MASK               (0xfff << 4)
7897 #define   AUD_CONFIG_N_MASK                     (AUD_CONFIG_UPPER_N_MASK | AUD_CONFIG_LOWER_N_MASK)
7898 #define   AUD_CONFIG_N(n) \
7899         (((((n) >> 12) & 0xff) << AUD_CONFIG_UPPER_N_SHIFT) |   \
7900          (((n) & 0xfff) << AUD_CONFIG_LOWER_N_SHIFT))
7901 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_SHIFT     16
7902 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_MASK      (0xf << 16)
7903 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_25175     (0 << 16)
7904 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_25200     (1 << 16)
7905 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_27000     (2 << 16)
7906 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_27027     (3 << 16)
7907 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_54000     (4 << 16)
7908 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_54054     (5 << 16)
7909 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_74176     (6 << 16)
7910 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_74250     (7 << 16)
7911 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_148352    (8 << 16)
7912 #define   AUD_CONFIG_PIXEL_CLOCK_HDMI_148500    (9 << 16)
7913 #define   AUD_CONFIG_DISABLE_NCTS               (1 << 3)
7914
7915 /* HSW Audio */
7916 #define _HSW_AUD_CONFIG_A               0x65000
7917 #define _HSW_AUD_CONFIG_B               0x65100
7918 #define HSW_AUD_CFG(pipe)               _MMIO_PIPE(pipe, _HSW_AUD_CONFIG_A, _HSW_AUD_CONFIG_B)
7919
7920 #define _HSW_AUD_MISC_CTRL_A            0x65010
7921 #define _HSW_AUD_MISC_CTRL_B            0x65110
7922 #define HSW_AUD_MISC_CTRL(pipe)         _MMIO_PIPE(pipe, _HSW_AUD_MISC_CTRL_A, _HSW_AUD_MISC_CTRL_B)
7923
7924 #define _HSW_AUD_M_CTS_ENABLE_A         0x65028
7925 #define _HSW_AUD_M_CTS_ENABLE_B         0x65128
7926 #define HSW_AUD_M_CTS_ENABLE(pipe)      _MMIO_PIPE(pipe, _HSW_AUD_M_CTS_ENABLE_A, _HSW_AUD_M_CTS_ENABLE_B)
7927 #define   AUD_M_CTS_M_VALUE_INDEX       (1 << 21)
7928 #define   AUD_M_CTS_M_PROG_ENABLE       (1 << 20)
7929 #define   AUD_CONFIG_M_MASK             0xfffff
7930
7931 #define _HSW_AUD_DIP_ELD_CTRL_ST_A      0x650b4
7932 #define _HSW_AUD_DIP_ELD_CTRL_ST_B      0x651b4
7933 #define HSW_AUD_DIP_ELD_CTRL(pipe)      _MMIO_PIPE(pipe, _HSW_AUD_DIP_ELD_CTRL_ST_A, _HSW_AUD_DIP_ELD_CTRL_ST_B)
7934
7935 /* Audio Digital Converter */
7936 #define _HSW_AUD_DIG_CNVT_1             0x65080
7937 #define _HSW_AUD_DIG_CNVT_2             0x65180
7938 #define AUD_DIG_CNVT(pipe)              _MMIO_PIPE(pipe, _HSW_AUD_DIG_CNVT_1, _HSW_AUD_DIG_CNVT_2)
7939 #define DIP_PORT_SEL_MASK               0x3
7940
7941 #define _HSW_AUD_EDID_DATA_A            0x65050
7942 #define _HSW_AUD_EDID_DATA_B            0x65150
7943 #define HSW_AUD_EDID_DATA(pipe)         _MMIO_PIPE(pipe, _HSW_AUD_EDID_DATA_A, _HSW_AUD_EDID_DATA_B)
7944
7945 #define HSW_AUD_PIPE_CONV_CFG           _MMIO(0x6507c)
7946 #define HSW_AUD_PIN_ELD_CP_VLD          _MMIO(0x650c0)
7947 #define   AUDIO_INACTIVE(trans)         ((1 << 3) << ((trans) * 4))
7948 #define   AUDIO_OUTPUT_ENABLE(trans)    ((1 << 2) << ((trans) * 4))
7949 #define   AUDIO_CP_READY(trans)         ((1 << 1) << ((trans) * 4))
7950 #define   AUDIO_ELD_VALID(trans)        ((1 << 0) << ((trans) * 4))
7951
7952 #define HSW_AUD_CHICKENBIT                      _MMIO(0x65f10)
7953 #define   SKL_AUD_CODEC_WAKE_SIGNAL             (1 << 15)
7954
7955 /* HSW Power Wells */
7956 #define HSW_PWR_WELL_BIOS                       _MMIO(0x45400) /* CTL1 */
7957 #define HSW_PWR_WELL_DRIVER                     _MMIO(0x45404) /* CTL2 */
7958 #define HSW_PWR_WELL_KVMR                       _MMIO(0x45408) /* CTL3 */
7959 #define HSW_PWR_WELL_DEBUG                      _MMIO(0x4540C) /* CTL4 */
7960 #define   HSW_PWR_WELL_ENABLE_REQUEST           (1<<31)
7961 #define   HSW_PWR_WELL_STATE_ENABLED            (1<<30)
7962 #define HSW_PWR_WELL_CTL5                       _MMIO(0x45410)
7963 #define   HSW_PWR_WELL_ENABLE_SINGLE_STEP       (1<<31)
7964 #define   HSW_PWR_WELL_PWR_GATE_OVERRIDE        (1<<20)
7965 #define   HSW_PWR_WELL_FORCE_ON                 (1<<19)
7966 #define HSW_PWR_WELL_CTL6                       _MMIO(0x45414)
7967
7968 /* SKL Fuse Status */
7969 #define SKL_FUSE_STATUS                         _MMIO(0x42000)
7970 #define  SKL_FUSE_DOWNLOAD_STATUS              (1<<31)
7971 #define  SKL_FUSE_PG0_DIST_STATUS              (1<<27)
7972 #define  SKL_FUSE_PG1_DIST_STATUS              (1<<26)
7973 #define  SKL_FUSE_PG2_DIST_STATUS              (1<<25)
7974
7975 /* Per-pipe DDI Function Control */
7976 #define _TRANS_DDI_FUNC_CTL_A           0x60400
7977 #define _TRANS_DDI_FUNC_CTL_B           0x61400
7978 #define _TRANS_DDI_FUNC_CTL_C           0x62400
7979 #define _TRANS_DDI_FUNC_CTL_EDP         0x6F400
7980 #define TRANS_DDI_FUNC_CTL(tran) _MMIO_TRANS2(tran, _TRANS_DDI_FUNC_CTL_A)
7981
7982 #define  TRANS_DDI_FUNC_ENABLE          (1<<31)
7983 /* Those bits are ignored by pipe EDP since it can only connect to DDI A */
7984 #define  TRANS_DDI_PORT_MASK            (7<<28)
7985 #define  TRANS_DDI_PORT_SHIFT           28
7986 #define  TRANS_DDI_SELECT_PORT(x)       ((x)<<28)
7987 #define  TRANS_DDI_PORT_NONE            (0<<28)
7988 #define  TRANS_DDI_MODE_SELECT_MASK     (7<<24)
7989 #define  TRANS_DDI_MODE_SELECT_HDMI     (0<<24)
7990 #define  TRANS_DDI_MODE_SELECT_DVI      (1<<24)
7991 #define  TRANS_DDI_MODE_SELECT_DP_SST   (2<<24)
7992 #define  TRANS_DDI_MODE_SELECT_DP_MST   (3<<24)
7993 #define  TRANS_DDI_MODE_SELECT_FDI      (4<<24)
7994 #define  TRANS_DDI_BPC_MASK             (7<<20)
7995 #define  TRANS_DDI_BPC_8                (0<<20)
7996 #define  TRANS_DDI_BPC_10               (1<<20)
7997 #define  TRANS_DDI_BPC_6                (2<<20)
7998 #define  TRANS_DDI_BPC_12               (3<<20)
7999 #define  TRANS_DDI_PVSYNC               (1<<17)
8000 #define  TRANS_DDI_PHSYNC               (1<<16)
8001 #define  TRANS_DDI_EDP_INPUT_MASK       (7<<12)
8002 #define  TRANS_DDI_EDP_INPUT_A_ON       (0<<12)
8003 #define  TRANS_DDI_EDP_INPUT_A_ONOFF    (4<<12)
8004 #define  TRANS_DDI_EDP_INPUT_B_ONOFF    (5<<12)
8005 #define  TRANS_DDI_EDP_INPUT_C_ONOFF    (6<<12)
8006 #define  TRANS_DDI_DP_VC_PAYLOAD_ALLOC  (1<<8)
8007 #define  TRANS_DDI_HDMI_SCRAMBLER_CTS_ENABLE (1<<7)
8008 #define  TRANS_DDI_HDMI_SCRAMBLER_RESET_FREQ (1<<6)
8009 #define  TRANS_DDI_BFI_ENABLE           (1<<4)
8010 #define  TRANS_DDI_HIGH_TMDS_CHAR_RATE  (1<<4)
8011 #define  TRANS_DDI_HDMI_SCRAMBLING      (1<<0)
8012 #define  TRANS_DDI_HDMI_SCRAMBLING_MASK (TRANS_DDI_HDMI_SCRAMBLER_CTS_ENABLE \
8013                                         | TRANS_DDI_HDMI_SCRAMBLER_RESET_FREQ \
8014                                         | TRANS_DDI_HDMI_SCRAMBLING)
8015
8016 /* DisplayPort Transport Control */
8017 #define _DP_TP_CTL_A                    0x64040
8018 #define _DP_TP_CTL_B                    0x64140
8019 #define DP_TP_CTL(port) _MMIO_PORT(port, _DP_TP_CTL_A, _DP_TP_CTL_B)
8020 #define  DP_TP_CTL_ENABLE                       (1<<31)
8021 #define  DP_TP_CTL_MODE_SST                     (0<<27)
8022 #define  DP_TP_CTL_MODE_MST                     (1<<27)
8023 #define  DP_TP_CTL_FORCE_ACT                    (1<<25)
8024 #define  DP_TP_CTL_ENHANCED_FRAME_ENABLE        (1<<18)
8025 #define  DP_TP_CTL_FDI_AUTOTRAIN                (1<<15)
8026 #define  DP_TP_CTL_LINK_TRAIN_MASK              (7<<8)
8027 #define  DP_TP_CTL_LINK_TRAIN_PAT1              (0<<8)
8028 #define  DP_TP_CTL_LINK_TRAIN_PAT2              (1<<8)
8029 #define  DP_TP_CTL_LINK_TRAIN_PAT3              (4<<8)
8030 #define  DP_TP_CTL_LINK_TRAIN_IDLE              (2<<8)
8031 #define  DP_TP_CTL_LINK_TRAIN_NORMAL            (3<<8)
8032 #define  DP_TP_CTL_SCRAMBLE_DISABLE             (1<<7)
8033
8034 /* DisplayPort Transport Status */
8035 #define _DP_TP_STATUS_A                 0x64044
8036 #define _DP_TP_STATUS_B                 0x64144
8037 #define DP_TP_STATUS(port) _MMIO_PORT(port, _DP_TP_STATUS_A, _DP_TP_STATUS_B)
8038 #define  DP_TP_STATUS_IDLE_DONE                 (1<<25)
8039 #define  DP_TP_STATUS_ACT_SENT                  (1<<24)
8040 #define  DP_TP_STATUS_MODE_STATUS_MST           (1<<23)
8041 #define  DP_TP_STATUS_AUTOTRAIN_DONE            (1<<12)
8042 #define  DP_TP_STATUS_PAYLOAD_MAPPING_VC2       (3 << 8)
8043 #define  DP_TP_STATUS_PAYLOAD_MAPPING_VC1       (3 << 4)
8044 #define  DP_TP_STATUS_PAYLOAD_MAPPING_VC0       (3 << 0)
8045
8046 /* DDI Buffer Control */
8047 #define _DDI_BUF_CTL_A                          0x64000
8048 #define _DDI_BUF_CTL_B                          0x64100
8049 #define DDI_BUF_CTL(port) _MMIO_PORT(port, _DDI_BUF_CTL_A, _DDI_BUF_CTL_B)
8050 #define  DDI_BUF_CTL_ENABLE                     (1<<31)
8051 #define  DDI_BUF_TRANS_SELECT(n)        ((n) << 24)
8052 #define  DDI_BUF_EMP_MASK                       (0xf<<24)
8053 #define  DDI_BUF_PORT_REVERSAL                  (1<<16)
8054 #define  DDI_BUF_IS_IDLE                        (1<<7)
8055 #define  DDI_A_4_LANES                          (1<<4)
8056 #define  DDI_PORT_WIDTH(width)                  (((width) - 1) << 1)
8057 #define  DDI_PORT_WIDTH_MASK                    (7 << 1)
8058 #define  DDI_PORT_WIDTH_SHIFT                   1
8059 #define  DDI_INIT_DISPLAY_DETECTED              (1<<0)
8060
8061 /* DDI Buffer Translations */
8062 #define _DDI_BUF_TRANS_A                0x64E00
8063 #define _DDI_BUF_TRANS_B                0x64E60
8064 #define DDI_BUF_TRANS_LO(port, i)       _MMIO(_PORT(port, _DDI_BUF_TRANS_A, _DDI_BUF_TRANS_B) + (i) * 8)
8065 #define  DDI_BUF_BALANCE_LEG_ENABLE     (1 << 31)
8066 #define DDI_BUF_TRANS_HI(port, i)       _MMIO(_PORT(port, _DDI_BUF_TRANS_A, _DDI_BUF_TRANS_B) + (i) * 8 + 4)
8067
8068 /* Sideband Interface (SBI) is programmed indirectly, via
8069  * SBI_ADDR, which contains the register offset; and SBI_DATA,
8070  * which contains the payload */
8071 #define SBI_ADDR                        _MMIO(0xC6000)
8072 #define SBI_DATA                        _MMIO(0xC6004)
8073 #define SBI_CTL_STAT                    _MMIO(0xC6008)
8074 #define  SBI_CTL_DEST_ICLK              (0x0<<16)
8075 #define  SBI_CTL_DEST_MPHY              (0x1<<16)
8076 #define  SBI_CTL_OP_IORD                (0x2<<8)
8077 #define  SBI_CTL_OP_IOWR                (0x3<<8)
8078 #define  SBI_CTL_OP_CRRD                (0x6<<8)
8079 #define  SBI_CTL_OP_CRWR                (0x7<<8)
8080 #define  SBI_RESPONSE_FAIL              (0x1<<1)
8081 #define  SBI_RESPONSE_SUCCESS           (0x0<<1)
8082 #define  SBI_BUSY                       (0x1<<0)
8083 #define  SBI_READY                      (0x0<<0)
8084
8085 /* SBI offsets */
8086 #define  SBI_SSCDIVINTPHASE                     0x0200
8087 #define  SBI_SSCDIVINTPHASE6                    0x0600
8088 #define   SBI_SSCDIVINTPHASE_DIVSEL_SHIFT       1
8089 #define   SBI_SSCDIVINTPHASE_DIVSEL_MASK        (0x7f<<1)
8090 #define   SBI_SSCDIVINTPHASE_DIVSEL(x)          ((x)<<1)
8091 #define   SBI_SSCDIVINTPHASE_INCVAL_SHIFT       8
8092 #define   SBI_SSCDIVINTPHASE_INCVAL_MASK        (0x7f<<8)
8093 #define   SBI_SSCDIVINTPHASE_INCVAL(x)          ((x)<<8)
8094 #define   SBI_SSCDIVINTPHASE_DIR(x)             ((x)<<15)
8095 #define   SBI_SSCDIVINTPHASE_PROPAGATE          (1<<0)
8096 #define  SBI_SSCDITHPHASE                       0x0204
8097 #define  SBI_SSCCTL                             0x020c
8098 #define  SBI_SSCCTL6                            0x060C
8099 #define   SBI_SSCCTL_PATHALT                    (1<<3)
8100 #define   SBI_SSCCTL_DISABLE                    (1<<0)
8101 #define  SBI_SSCAUXDIV6                         0x0610
8102 #define   SBI_SSCAUXDIV_FINALDIV2SEL_SHIFT      4
8103 #define   SBI_SSCAUXDIV_FINALDIV2SEL_MASK       (1<<4)
8104 #define   SBI_SSCAUXDIV_FINALDIV2SEL(x)         ((x)<<4)
8105 #define  SBI_DBUFF0                             0x2a00
8106 #define  SBI_GEN0                               0x1f00
8107 #define   SBI_GEN0_CFG_BUFFENABLE_DISABLE       (1<<0)
8108
8109 /* LPT PIXCLK_GATE */
8110 #define PIXCLK_GATE                     _MMIO(0xC6020)
8111 #define  PIXCLK_GATE_UNGATE             (1<<0)
8112 #define  PIXCLK_GATE_GATE               (0<<0)
8113
8114 /* SPLL */
8115 #define SPLL_CTL                        _MMIO(0x46020)
8116 #define  SPLL_PLL_ENABLE                (1<<31)
8117 #define  SPLL_PLL_SSC                   (1<<28)
8118 #define  SPLL_PLL_NON_SSC               (2<<28)
8119 #define  SPLL_PLL_LCPLL                 (3<<28)
8120 #define  SPLL_PLL_REF_MASK              (3<<28)
8121 #define  SPLL_PLL_FREQ_810MHz           (0<<26)
8122 #define  SPLL_PLL_FREQ_1350MHz          (1<<26)
8123 #define  SPLL_PLL_FREQ_2700MHz          (2<<26)
8124 #define  SPLL_PLL_FREQ_MASK             (3<<26)
8125
8126 /* WRPLL */
8127 #define _WRPLL_CTL1                     0x46040
8128 #define _WRPLL_CTL2                     0x46060
8129 #define WRPLL_CTL(pll)                  _MMIO_PIPE(pll, _WRPLL_CTL1, _WRPLL_CTL2)
8130 #define  WRPLL_PLL_ENABLE               (1<<31)
8131 #define  WRPLL_PLL_SSC                  (1<<28)
8132 #define  WRPLL_PLL_NON_SSC              (2<<28)
8133 #define  WRPLL_PLL_LCPLL                (3<<28)
8134 #define  WRPLL_PLL_REF_MASK             (3<<28)
8135 /* WRPLL divider programming */
8136 #define  WRPLL_DIVIDER_REFERENCE(x)     ((x)<<0)
8137 #define  WRPLL_DIVIDER_REF_MASK         (0xff)
8138 #define  WRPLL_DIVIDER_POST(x)          ((x)<<8)
8139 #define  WRPLL_DIVIDER_POST_MASK        (0x3f<<8)
8140 #define  WRPLL_DIVIDER_POST_SHIFT       8
8141 #define  WRPLL_DIVIDER_FEEDBACK(x)      ((x)<<16)
8142 #define  WRPLL_DIVIDER_FB_SHIFT         16
8143 #define  WRPLL_DIVIDER_FB_MASK          (0xff<<16)
8144
8145 /* Port clock selection */
8146 #define _PORT_CLK_SEL_A                 0x46100
8147 #define _PORT_CLK_SEL_B                 0x46104
8148 #define PORT_CLK_SEL(port) _MMIO_PORT(port, _PORT_CLK_SEL_A, _PORT_CLK_SEL_B)
8149 #define  PORT_CLK_SEL_LCPLL_2700        (0<<29)
8150 #define  PORT_CLK_SEL_LCPLL_1350        (1<<29)
8151 #define  PORT_CLK_SEL_LCPLL_810         (2<<29)
8152 #define  PORT_CLK_SEL_SPLL              (3<<29)
8153 #define  PORT_CLK_SEL_WRPLL(pll)        (((pll)+4)<<29)
8154 #define  PORT_CLK_SEL_WRPLL1            (4<<29)
8155 #define  PORT_CLK_SEL_WRPLL2            (5<<29)
8156 #define  PORT_CLK_SEL_NONE              (7<<29)
8157 #define  PORT_CLK_SEL_MASK              (7<<29)
8158
8159 /* Transcoder clock selection */
8160 #define _TRANS_CLK_SEL_A                0x46140
8161 #define _TRANS_CLK_SEL_B                0x46144
8162 #define TRANS_CLK_SEL(tran) _MMIO_TRANS(tran, _TRANS_CLK_SEL_A, _TRANS_CLK_SEL_B)
8163 /* For each transcoder, we need to select the corresponding port clock */
8164 #define  TRANS_CLK_SEL_DISABLED         (0x0<<29)
8165 #define  TRANS_CLK_SEL_PORT(x)          (((x)+1)<<29)
8166
8167 #define CDCLK_FREQ                      _MMIO(0x46200)
8168
8169 #define _TRANSA_MSA_MISC                0x60410
8170 #define _TRANSB_MSA_MISC                0x61410
8171 #define _TRANSC_MSA_MISC                0x62410
8172 #define _TRANS_EDP_MSA_MISC             0x6f410
8173 #define TRANS_MSA_MISC(tran) _MMIO_TRANS2(tran, _TRANSA_MSA_MISC)
8174
8175 #define  TRANS_MSA_SYNC_CLK             (1<<0)
8176 #define  TRANS_MSA_6_BPC                (0<<5)
8177 #define  TRANS_MSA_8_BPC                (1<<5)
8178 #define  TRANS_MSA_10_BPC               (2<<5)
8179 #define  TRANS_MSA_12_BPC               (3<<5)
8180 #define  TRANS_MSA_16_BPC               (4<<5)
8181
8182 /* LCPLL Control */
8183 #define LCPLL_CTL                       _MMIO(0x130040)
8184 #define  LCPLL_PLL_DISABLE              (1<<31)
8185 #define  LCPLL_PLL_LOCK                 (1<<30)
8186 #define  LCPLL_CLK_FREQ_MASK            (3<<26)
8187 #define  LCPLL_CLK_FREQ_450             (0<<26)
8188 #define  LCPLL_CLK_FREQ_54O_BDW         (1<<26)
8189 #define  LCPLL_CLK_FREQ_337_5_BDW       (2<<26)
8190 #define  LCPLL_CLK_FREQ_675_BDW         (3<<26)
8191 #define  LCPLL_CD_CLOCK_DISABLE         (1<<25)
8192 #define  LCPLL_ROOT_CD_CLOCK_DISABLE    (1<<24)
8193 #define  LCPLL_CD2X_CLOCK_DISABLE       (1<<23)
8194 #define  LCPLL_POWER_DOWN_ALLOW         (1<<22)
8195 #define  LCPLL_CD_SOURCE_FCLK           (1<<21)
8196 #define  LCPLL_CD_SOURCE_FCLK_DONE      (1<<19)
8197
8198 /*
8199  * SKL Clocks
8200  */
8201
8202 /* CDCLK_CTL */
8203 #define CDCLK_CTL                       _MMIO(0x46000)
8204 #define  CDCLK_FREQ_SEL_MASK            (3<<26)
8205 #define  CDCLK_FREQ_450_432             (0<<26)
8206 #define  CDCLK_FREQ_540                 (1<<26)
8207 #define  CDCLK_FREQ_337_308             (2<<26)
8208 #define  CDCLK_FREQ_675_617             (3<<26)
8209 #define  BXT_CDCLK_CD2X_DIV_SEL_MASK    (3<<22)
8210 #define  BXT_CDCLK_CD2X_DIV_SEL_1       (0<<22)
8211 #define  BXT_CDCLK_CD2X_DIV_SEL_1_5     (1<<22)
8212 #define  BXT_CDCLK_CD2X_DIV_SEL_2       (2<<22)
8213 #define  BXT_CDCLK_CD2X_DIV_SEL_4       (3<<22)
8214 #define  BXT_CDCLK_CD2X_PIPE(pipe)      ((pipe)<<20)
8215 #define  BXT_CDCLK_CD2X_PIPE_NONE       BXT_CDCLK_CD2X_PIPE(3)
8216 #define  BXT_CDCLK_SSA_PRECHARGE_ENABLE (1<<16)
8217 #define  CDCLK_FREQ_DECIMAL_MASK        (0x7ff)
8218
8219 /* LCPLL_CTL */
8220 #define LCPLL1_CTL              _MMIO(0x46010)
8221 #define LCPLL2_CTL              _MMIO(0x46014)
8222 #define  LCPLL_PLL_ENABLE       (1<<31)
8223
8224 /* DPLL control1 */
8225 #define DPLL_CTRL1              _MMIO(0x6C058)
8226 #define  DPLL_CTRL1_HDMI_MODE(id)               (1<<((id)*6+5))
8227 #define  DPLL_CTRL1_SSC(id)                     (1<<((id)*6+4))
8228 #define  DPLL_CTRL1_LINK_RATE_MASK(id)          (7<<((id)*6+1))
8229 #define  DPLL_CTRL1_LINK_RATE_SHIFT(id)         ((id)*6+1)
8230 #define  DPLL_CTRL1_LINK_RATE(linkrate, id)     ((linkrate)<<((id)*6+1))
8231 #define  DPLL_CTRL1_OVERRIDE(id)                (1<<((id)*6))
8232 #define  DPLL_CTRL1_LINK_RATE_2700              0
8233 #define  DPLL_CTRL1_LINK_RATE_1350              1
8234 #define  DPLL_CTRL1_LINK_RATE_810               2
8235 #define  DPLL_CTRL1_LINK_RATE_1620              3
8236 #define  DPLL_CTRL1_LINK_RATE_1080              4
8237 #define  DPLL_CTRL1_LINK_RATE_2160              5
8238
8239 /* DPLL control2 */
8240 #define DPLL_CTRL2                              _MMIO(0x6C05C)
8241 #define  DPLL_CTRL2_DDI_CLK_OFF(port)           (1<<((port)+15))
8242 #define  DPLL_CTRL2_DDI_CLK_SEL_MASK(port)      (3<<((port)*3+1))
8243 #define  DPLL_CTRL2_DDI_CLK_SEL_SHIFT(port)    ((port)*3+1)
8244 #define  DPLL_CTRL2_DDI_CLK_SEL(clk, port)      ((clk)<<((port)*3+1))
8245 #define  DPLL_CTRL2_DDI_SEL_OVERRIDE(port)     (1<<((port)*3))
8246
8247 /* DPLL Status */
8248 #define DPLL_STATUS     _MMIO(0x6C060)
8249 #define  DPLL_LOCK(id) (1<<((id)*8))
8250
8251 /* DPLL cfg */
8252 #define _DPLL1_CFGCR1   0x6C040
8253 #define _DPLL2_CFGCR1   0x6C048
8254 #define _DPLL3_CFGCR1   0x6C050
8255 #define  DPLL_CFGCR1_FREQ_ENABLE        (1<<31)
8256 #define  DPLL_CFGCR1_DCO_FRACTION_MASK  (0x7fff<<9)
8257 #define  DPLL_CFGCR1_DCO_FRACTION(x)    ((x)<<9)
8258 #define  DPLL_CFGCR1_DCO_INTEGER_MASK   (0x1ff)
8259
8260 #define _DPLL1_CFGCR2   0x6C044
8261 #define _DPLL2_CFGCR2   0x6C04C
8262 #define _DPLL3_CFGCR2   0x6C054
8263 #define  DPLL_CFGCR2_QDIV_RATIO_MASK    (0xff<<8)
8264 #define  DPLL_CFGCR2_QDIV_RATIO(x)      ((x)<<8)
8265 #define  DPLL_CFGCR2_QDIV_MODE(x)       ((x)<<7)
8266 #define  DPLL_CFGCR2_KDIV_MASK          (3<<5)
8267 #define  DPLL_CFGCR2_KDIV(x)            ((x)<<5)
8268 #define  DPLL_CFGCR2_KDIV_5 (0<<5)
8269 #define  DPLL_CFGCR2_KDIV_2 (1<<5)
8270 #define  DPLL_CFGCR2_KDIV_3 (2<<5)
8271 #define  DPLL_CFGCR2_KDIV_1 (3<<5)
8272 #define  DPLL_CFGCR2_PDIV_MASK          (7<<2)
8273 #define  DPLL_CFGCR2_PDIV(x)            ((x)<<2)
8274 #define  DPLL_CFGCR2_PDIV_1 (0<<2)
8275 #define  DPLL_CFGCR2_PDIV_2 (1<<2)
8276 #define  DPLL_CFGCR2_PDIV_3 (2<<2)
8277 #define  DPLL_CFGCR2_PDIV_7 (4<<2)
8278 #define  DPLL_CFGCR2_CENTRAL_FREQ_MASK  (3)
8279
8280 #define DPLL_CFGCR1(id) _MMIO_PIPE((id) - SKL_DPLL1, _DPLL1_CFGCR1, _DPLL2_CFGCR1)
8281 #define DPLL_CFGCR2(id) _MMIO_PIPE((id) - SKL_DPLL1, _DPLL1_CFGCR2, _DPLL2_CFGCR2)
8282
8283 /*
8284  * CNL Clocks
8285  */
8286 #define DPCLKA_CFGCR0                           _MMIO(0x6C200)
8287 #define  DPCLKA_CFGCR0_DDI_CLK_OFF(port)        (1 << ((port)+10))
8288 #define  DPCLKA_CFGCR0_DDI_CLK_SEL_MASK(port)   (3 << ((port)*2))
8289 #define  DPCLKA_CFGCR0_DDI_CLK_SEL_SHIFT(port)  ((port)*2)
8290 #define  DPCLKA_CFGCR0_DDI_CLK_SEL(pll, port)   ((pll) << ((port)*2))
8291
8292 /* CNL PLL */
8293 #define DPLL0_ENABLE            0x46010
8294 #define DPLL1_ENABLE            0x46014
8295 #define  PLL_ENABLE             (1 << 31)
8296 #define  PLL_LOCK               (1 << 30)
8297 #define  PLL_POWER_ENABLE       (1 << 27)
8298 #define  PLL_POWER_STATE        (1 << 26)
8299 #define CNL_DPLL_ENABLE(pll)    _MMIO_PLL(pll, DPLL0_ENABLE, DPLL1_ENABLE)
8300
8301 #define _CNL_DPLL0_CFGCR0               0x6C000
8302 #define _CNL_DPLL1_CFGCR0               0x6C080
8303 #define  DPLL_CFGCR0_HDMI_MODE          (1 << 30)
8304 #define  DPLL_CFGCR0_SSC_ENABLE         (1 << 29)
8305 #define  DPLL_CFGCR0_LINK_RATE_MASK     (0xf << 25)
8306 #define  DPLL_CFGCR0_LINK_RATE_2700     (0 << 25)
8307 #define  DPLL_CFGCR0_LINK_RATE_1350     (1 << 25)
8308 #define  DPLL_CFGCR0_LINK_RATE_810      (2 << 25)
8309 #define  DPLL_CFGCR0_LINK_RATE_1620     (3 << 25)
8310 #define  DPLL_CFGCR0_LINK_RATE_1080     (4 << 25)
8311 #define  DPLL_CFGCR0_LINK_RATE_2160     (5 << 25)
8312 #define  DPLL_CFGCR0_LINK_RATE_3240     (6 << 25)
8313 #define  DPLL_CFGCR0_LINK_RATE_4050     (7 << 25)
8314 #define  DPLL_CFGCR0_DCO_FRACTION_MASK  (0x7fff << 10)
8315 #define  DPLL_CFGCR0_DCO_FRACTION(x)    ((x) << 10)
8316 #define  DPLL_CFGCR0_DCO_INTEGER_MASK   (0x3ff)
8317 #define CNL_DPLL_CFGCR0(pll)            _MMIO_PLL(pll, _CNL_DPLL0_CFGCR0, _CNL_DPLL1_CFGCR0)
8318
8319 #define _CNL_DPLL0_CFGCR1               0x6C004
8320 #define _CNL_DPLL1_CFGCR1               0x6C084
8321 #define  DPLL_CFGCR1_QDIV_RATIO_MASK    (0xff << 10)
8322 #define  DPLL_CFGCR1_QDIV_RATIO(x)      ((x) << 10)
8323 #define  DPLL_CFGCR1_QDIV_MODE(x)       ((x) << 9)
8324 #define  DPLL_CFGCR1_KDIV_MASK          (7 << 6)
8325 #define  DPLL_CFGCR1_KDIV(x)            ((x) << 6)
8326 #define  DPLL_CFGCR1_KDIV_1             (1 << 6)
8327 #define  DPLL_CFGCR1_KDIV_2             (2 << 6)
8328 #define  DPLL_CFGCR1_KDIV_4             (4 << 6)
8329 #define  DPLL_CFGCR1_PDIV_MASK          (0xf << 2)
8330 #define  DPLL_CFGCR1_PDIV(x)            ((x) << 2)
8331 #define  DPLL_CFGCR1_PDIV_2             (1 << 2)
8332 #define  DPLL_CFGCR1_PDIV_3             (2 << 2)
8333 #define  DPLL_CFGCR1_PDIV_5             (4 << 2)
8334 #define  DPLL_CFGCR1_PDIV_7             (8 << 2)
8335 #define  DPLL_CFGCR1_CENTRAL_FREQ       (3 << 0)
8336 #define CNL_DPLL_CFGCR1(pll)            _MMIO_PLL(pll, _CNL_DPLL0_CFGCR1, _CNL_DPLL1_CFGCR1)
8337
8338 /* BXT display engine PLL */
8339 #define BXT_DE_PLL_CTL                  _MMIO(0x6d000)
8340 #define   BXT_DE_PLL_RATIO(x)           (x)     /* {60,65,100} * 19.2MHz */
8341 #define   BXT_DE_PLL_RATIO_MASK         0xff
8342
8343 #define BXT_DE_PLL_ENABLE               _MMIO(0x46070)
8344 #define   BXT_DE_PLL_PLL_ENABLE         (1 << 31)
8345 #define   BXT_DE_PLL_LOCK               (1 << 30)
8346 #define   CNL_CDCLK_PLL_RATIO(x)        (x)
8347 #define   CNL_CDCLK_PLL_RATIO_MASK      0xff
8348
8349 /* GEN9 DC */
8350 #define DC_STATE_EN                     _MMIO(0x45504)
8351 #define  DC_STATE_DISABLE               0
8352 #define  DC_STATE_EN_UPTO_DC5           (1<<0)
8353 #define  DC_STATE_EN_DC9                (1<<3)
8354 #define  DC_STATE_EN_UPTO_DC6           (2<<0)
8355 #define  DC_STATE_EN_UPTO_DC5_DC6_MASK   0x3
8356
8357 #define  DC_STATE_DEBUG                  _MMIO(0x45520)
8358 #define  DC_STATE_DEBUG_MASK_CORES      (1<<0)
8359 #define  DC_STATE_DEBUG_MASK_MEMORY_UP  (1<<1)
8360
8361 /* Please see hsw_read_dcomp() and hsw_write_dcomp() before using this register,
8362  * since on HSW we can't write to it using I915_WRITE. */
8363 #define D_COMP_HSW                      _MMIO(MCHBAR_MIRROR_BASE_SNB + 0x5F0C)
8364 #define D_COMP_BDW                      _MMIO(0x138144)
8365 #define  D_COMP_RCOMP_IN_PROGRESS       (1<<9)
8366 #define  D_COMP_COMP_FORCE              (1<<8)
8367 #define  D_COMP_COMP_DISABLE            (1<<0)
8368
8369 /* Pipe WM_LINETIME - watermark line time */
8370 #define _PIPE_WM_LINETIME_A             0x45270
8371 #define _PIPE_WM_LINETIME_B             0x45274
8372 #define PIPE_WM_LINETIME(pipe) _MMIO_PIPE(pipe, _PIPE_WM_LINETIME_A, _PIPE_WM_LINETIME_B)
8373 #define   PIPE_WM_LINETIME_MASK                 (0x1ff)
8374 #define   PIPE_WM_LINETIME_TIME(x)              ((x))
8375 #define   PIPE_WM_LINETIME_IPS_LINETIME_MASK    (0x1ff<<16)
8376 #define   PIPE_WM_LINETIME_IPS_LINETIME(x)      ((x)<<16)
8377
8378 /* SFUSE_STRAP */
8379 #define SFUSE_STRAP                     _MMIO(0xc2014)
8380 #define  SFUSE_STRAP_FUSE_LOCK          (1<<13)
8381 #define  SFUSE_STRAP_RAW_FREQUENCY      (1<<8)
8382 #define  SFUSE_STRAP_DISPLAY_DISABLED   (1<<7)
8383 #define  SFUSE_STRAP_CRT_DISABLED       (1<<6)
8384 #define  SFUSE_STRAP_DDIB_DETECTED      (1<<2)
8385 #define  SFUSE_STRAP_DDIC_DETECTED      (1<<1)
8386 #define  SFUSE_STRAP_DDID_DETECTED      (1<<0)
8387
8388 #define WM_MISC                         _MMIO(0x45260)
8389 #define  WM_MISC_DATA_PARTITION_5_6     (1 << 0)
8390
8391 #define WM_DBG                          _MMIO(0x45280)
8392 #define  WM_DBG_DISALLOW_MULTIPLE_LP    (1<<0)
8393 #define  WM_DBG_DISALLOW_MAXFIFO        (1<<1)
8394 #define  WM_DBG_DISALLOW_SPRITE         (1<<2)
8395
8396 /* pipe CSC */
8397 #define _PIPE_A_CSC_COEFF_RY_GY 0x49010
8398 #define _PIPE_A_CSC_COEFF_BY    0x49014
8399 #define _PIPE_A_CSC_COEFF_RU_GU 0x49018
8400 #define _PIPE_A_CSC_COEFF_BU    0x4901c
8401 #define _PIPE_A_CSC_COEFF_RV_GV 0x49020
8402 #define _PIPE_A_CSC_COEFF_BV    0x49024
8403 #define _PIPE_A_CSC_MODE        0x49028
8404 #define   CSC_BLACK_SCREEN_OFFSET       (1 << 2)
8405 #define   CSC_POSITION_BEFORE_GAMMA     (1 << 1)
8406 #define   CSC_MODE_YUV_TO_RGB           (1 << 0)
8407 #define _PIPE_A_CSC_PREOFF_HI   0x49030
8408 #define _PIPE_A_CSC_PREOFF_ME   0x49034
8409 #define _PIPE_A_CSC_PREOFF_LO   0x49038
8410 #define _PIPE_A_CSC_POSTOFF_HI  0x49040
8411 #define _PIPE_A_CSC_POSTOFF_ME  0x49044
8412 #define _PIPE_A_CSC_POSTOFF_LO  0x49048
8413
8414 #define _PIPE_B_CSC_COEFF_RY_GY 0x49110
8415 #define _PIPE_B_CSC_COEFF_BY    0x49114
8416 #define _PIPE_B_CSC_COEFF_RU_GU 0x49118
8417 #define _PIPE_B_CSC_COEFF_BU    0x4911c
8418 #define _PIPE_B_CSC_COEFF_RV_GV 0x49120
8419 #define _PIPE_B_CSC_COEFF_BV    0x49124
8420 #define _PIPE_B_CSC_MODE        0x49128
8421 #define _PIPE_B_CSC_PREOFF_HI   0x49130
8422 #define _PIPE_B_CSC_PREOFF_ME   0x49134
8423 #define _PIPE_B_CSC_PREOFF_LO   0x49138
8424 #define _PIPE_B_CSC_POSTOFF_HI  0x49140
8425 #define _PIPE_B_CSC_POSTOFF_ME  0x49144
8426 #define _PIPE_B_CSC_POSTOFF_LO  0x49148
8427
8428 #define PIPE_CSC_COEFF_RY_GY(pipe)      _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_RY_GY, _PIPE_B_CSC_COEFF_RY_GY)
8429 #define PIPE_CSC_COEFF_BY(pipe)         _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_BY, _PIPE_B_CSC_COEFF_BY)
8430 #define PIPE_CSC_COEFF_RU_GU(pipe)      _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_RU_GU, _PIPE_B_CSC_COEFF_RU_GU)
8431 #define PIPE_CSC_COEFF_BU(pipe)         _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_BU, _PIPE_B_CSC_COEFF_BU)
8432 #define PIPE_CSC_COEFF_RV_GV(pipe)      _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_RV_GV, _PIPE_B_CSC_COEFF_RV_GV)
8433 #define PIPE_CSC_COEFF_BV(pipe)         _MMIO_PIPE(pipe, _PIPE_A_CSC_COEFF_BV, _PIPE_B_CSC_COEFF_BV)
8434 #define PIPE_CSC_MODE(pipe)             _MMIO_PIPE(pipe, _PIPE_A_CSC_MODE, _PIPE_B_CSC_MODE)
8435 #define PIPE_CSC_PREOFF_HI(pipe)        _MMIO_PIPE(pipe, _PIPE_A_CSC_PREOFF_HI, _PIPE_B_CSC_PREOFF_HI)
8436 #define PIPE_CSC_PREOFF_ME(pipe)        _MMIO_PIPE(pipe, _PIPE_A_CSC_PREOFF_ME, _PIPE_B_CSC_PREOFF_ME)
8437 #define PIPE_CSC_PREOFF_LO(pipe)        _MMIO_PIPE(pipe, _PIPE_A_CSC_PREOFF_LO, _PIPE_B_CSC_PREOFF_LO)
8438 #define PIPE_CSC_POSTOFF_HI(pipe)       _MMIO_PIPE(pipe, _PIPE_A_CSC_POSTOFF_HI, _PIPE_B_CSC_POSTOFF_HI)
8439 #define PIPE_CSC_POSTOFF_ME(pipe)       _MMIO_PIPE(pipe, _PIPE_A_CSC_POSTOFF_ME, _PIPE_B_CSC_POSTOFF_ME)
8440 #define PIPE_CSC_POSTOFF_LO(pipe)       _MMIO_PIPE(pipe, _PIPE_A_CSC_POSTOFF_LO, _PIPE_B_CSC_POSTOFF_LO)
8441
8442 /* pipe degamma/gamma LUTs on IVB+ */
8443 #define _PAL_PREC_INDEX_A       0x4A400
8444 #define _PAL_PREC_INDEX_B       0x4AC00
8445 #define _PAL_PREC_INDEX_C       0x4B400
8446 #define   PAL_PREC_10_12_BIT            (0 << 31)
8447 #define   PAL_PREC_SPLIT_MODE           (1 << 31)
8448 #define   PAL_PREC_AUTO_INCREMENT       (1 << 15)
8449 #define   PAL_PREC_INDEX_VALUE_MASK     (0x3ff << 0)
8450 #define _PAL_PREC_DATA_A        0x4A404
8451 #define _PAL_PREC_DATA_B        0x4AC04
8452 #define _PAL_PREC_DATA_C        0x4B404
8453 #define _PAL_PREC_GC_MAX_A      0x4A410
8454 #define _PAL_PREC_GC_MAX_B      0x4AC10
8455 #define _PAL_PREC_GC_MAX_C      0x4B410
8456 #define _PAL_PREC_EXT_GC_MAX_A  0x4A420
8457 #define _PAL_PREC_EXT_GC_MAX_B  0x4AC20
8458 #define _PAL_PREC_EXT_GC_MAX_C  0x4B420
8459 #define _PAL_PREC_EXT2_GC_MAX_A 0x4A430
8460 #define _PAL_PREC_EXT2_GC_MAX_B 0x4AC30
8461 #define _PAL_PREC_EXT2_GC_MAX_C 0x4B430
8462
8463 #define PREC_PAL_INDEX(pipe)            _MMIO_PIPE(pipe, _PAL_PREC_INDEX_A, _PAL_PREC_INDEX_B)
8464 #define PREC_PAL_DATA(pipe)             _MMIO_PIPE(pipe, _PAL_PREC_DATA_A, _PAL_PREC_DATA_B)
8465 #define PREC_PAL_GC_MAX(pipe, i)        _MMIO(_PIPE(pipe, _PAL_PREC_GC_MAX_A, _PAL_PREC_GC_MAX_B) + (i) * 4)
8466 #define PREC_PAL_EXT_GC_MAX(pipe, i)    _MMIO(_PIPE(pipe, _PAL_PREC_EXT_GC_MAX_A, _PAL_PREC_EXT_GC_MAX_B) + (i) * 4)
8467
8468 #define _PRE_CSC_GAMC_INDEX_A   0x4A484
8469 #define _PRE_CSC_GAMC_INDEX_B   0x4AC84
8470 #define _PRE_CSC_GAMC_INDEX_C   0x4B484
8471 #define   PRE_CSC_GAMC_AUTO_INCREMENT   (1 << 10)
8472 #define _PRE_CSC_GAMC_DATA_A    0x4A488
8473 #define _PRE_CSC_GAMC_DATA_B    0x4AC88
8474 #define _PRE_CSC_GAMC_DATA_C    0x4B488
8475
8476 #define PRE_CSC_GAMC_INDEX(pipe)        _MMIO_PIPE(pipe, _PRE_CSC_GAMC_INDEX_A, _PRE_CSC_GAMC_INDEX_B)
8477 #define PRE_CSC_GAMC_DATA(pipe)         _MMIO_PIPE(pipe, _PRE_CSC_GAMC_DATA_A, _PRE_CSC_GAMC_DATA_B)
8478
8479 /* pipe CSC & degamma/gamma LUTs on CHV */
8480 #define _CGM_PIPE_A_CSC_COEFF01 (VLV_DISPLAY_BASE + 0x67900)
8481 #define _CGM_PIPE_A_CSC_COEFF23 (VLV_DISPLAY_BASE + 0x67904)
8482 #define _CGM_PIPE_A_CSC_COEFF45 (VLV_DISPLAY_BASE + 0x67908)
8483 #define _CGM_PIPE_A_CSC_COEFF67 (VLV_DISPLAY_BASE + 0x6790C)
8484 #define _CGM_PIPE_A_CSC_COEFF8  (VLV_DISPLAY_BASE + 0x67910)
8485 #define _CGM_PIPE_A_DEGAMMA     (VLV_DISPLAY_BASE + 0x66000)
8486 #define _CGM_PIPE_A_GAMMA       (VLV_DISPLAY_BASE + 0x67000)
8487 #define _CGM_PIPE_A_MODE        (VLV_DISPLAY_BASE + 0x67A00)
8488 #define   CGM_PIPE_MODE_GAMMA   (1 << 2)
8489 #define   CGM_PIPE_MODE_CSC     (1 << 1)
8490 #define   CGM_PIPE_MODE_DEGAMMA (1 << 0)
8491
8492 #define _CGM_PIPE_B_CSC_COEFF01 (VLV_DISPLAY_BASE + 0x69900)
8493 #define _CGM_PIPE_B_CSC_COEFF23 (VLV_DISPLAY_BASE + 0x69904)
8494 #define _CGM_PIPE_B_CSC_COEFF45 (VLV_DISPLAY_BASE + 0x69908)
8495 #define _CGM_PIPE_B_CSC_COEFF67 (VLV_DISPLAY_BASE + 0x6990C)
8496 #define _CGM_PIPE_B_CSC_COEFF8  (VLV_DISPLAY_BASE + 0x69910)
8497 #define _CGM_PIPE_B_DEGAMMA     (VLV_DISPLAY_BASE + 0x68000)
8498 #define _CGM_PIPE_B_GAMMA       (VLV_DISPLAY_BASE + 0x69000)
8499 #define _CGM_PIPE_B_MODE        (VLV_DISPLAY_BASE + 0x69A00)
8500
8501 #define CGM_PIPE_CSC_COEFF01(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF01, _CGM_PIPE_B_CSC_COEFF01)
8502 #define CGM_PIPE_CSC_COEFF23(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF23, _CGM_PIPE_B_CSC_COEFF23)
8503 #define CGM_PIPE_CSC_COEFF45(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF45, _CGM_PIPE_B_CSC_COEFF45)
8504 #define CGM_PIPE_CSC_COEFF67(pipe)      _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF67, _CGM_PIPE_B_CSC_COEFF67)
8505 #define CGM_PIPE_CSC_COEFF8(pipe)       _MMIO_PIPE(pipe, _CGM_PIPE_A_CSC_COEFF8, _CGM_PIPE_B_CSC_COEFF8)
8506 #define CGM_PIPE_DEGAMMA(pipe, i, w)    _MMIO(_PIPE(pipe, _CGM_PIPE_A_DEGAMMA, _CGM_PIPE_B_DEGAMMA) + (i) * 8 + (w) * 4)
8507 #define CGM_PIPE_GAMMA(pipe, i, w)      _MMIO(_PIPE(pipe, _CGM_PIPE_A_GAMMA, _CGM_PIPE_B_GAMMA) + (i) * 8 + (w) * 4)
8508 #define CGM_PIPE_MODE(pipe)             _MMIO_PIPE(pipe, _CGM_PIPE_A_MODE, _CGM_PIPE_B_MODE)
8509
8510 /* MIPI DSI registers */
8511
8512 #define _MIPI_PORT(port, a, c)  (((port) == PORT_A) ? a : c)    /* ports A and C only */
8513 #define _MMIO_MIPI(port, a, c)  _MMIO(_MIPI_PORT(port, a, c))
8514
8515 #define MIPIO_TXESC_CLK_DIV1                    _MMIO(0x160004)
8516 #define  GLK_TX_ESC_CLK_DIV1_MASK                       0x3FF
8517 #define MIPIO_TXESC_CLK_DIV2                    _MMIO(0x160008)
8518 #define  GLK_TX_ESC_CLK_DIV2_MASK                       0x3FF
8519
8520 /* BXT MIPI clock controls */
8521 #define BXT_MAX_VAR_OUTPUT_KHZ                  39500
8522
8523 #define BXT_MIPI_CLOCK_CTL                      _MMIO(0x46090)
8524 #define  BXT_MIPI1_DIV_SHIFT                    26
8525 #define  BXT_MIPI2_DIV_SHIFT                    10
8526 #define  BXT_MIPI_DIV_SHIFT(port)               \
8527                         _MIPI_PORT(port, BXT_MIPI1_DIV_SHIFT, \
8528                                         BXT_MIPI2_DIV_SHIFT)
8529
8530 /* TX control divider to select actual TX clock output from (8x/var) */
8531 #define  BXT_MIPI1_TX_ESCLK_SHIFT               26
8532 #define  BXT_MIPI2_TX_ESCLK_SHIFT               10
8533 #define  BXT_MIPI_TX_ESCLK_SHIFT(port)          \
8534                         _MIPI_PORT(port, BXT_MIPI1_TX_ESCLK_SHIFT, \
8535                                         BXT_MIPI2_TX_ESCLK_SHIFT)
8536 #define  BXT_MIPI1_TX_ESCLK_FIXDIV_MASK         (0x3F << 26)
8537 #define  BXT_MIPI2_TX_ESCLK_FIXDIV_MASK         (0x3F << 10)
8538 #define  BXT_MIPI_TX_ESCLK_FIXDIV_MASK(port)    \
8539                         _MIPI_PORT(port, BXT_MIPI1_TX_ESCLK_FIXDIV_MASK, \
8540                                         BXT_MIPI2_TX_ESCLK_FIXDIV_MASK)
8541 #define  BXT_MIPI_TX_ESCLK_DIVIDER(port, val)   \
8542                 ((val & 0x3F) << BXT_MIPI_TX_ESCLK_SHIFT(port))
8543 /* RX upper control divider to select actual RX clock output from 8x */
8544 #define  BXT_MIPI1_RX_ESCLK_UPPER_SHIFT         21
8545 #define  BXT_MIPI2_RX_ESCLK_UPPER_SHIFT         5
8546 #define  BXT_MIPI_RX_ESCLK_UPPER_SHIFT(port)            \
8547                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_UPPER_SHIFT, \
8548                                         BXT_MIPI2_RX_ESCLK_UPPER_SHIFT)
8549 #define  BXT_MIPI1_RX_ESCLK_UPPER_FIXDIV_MASK           (3 << 21)
8550 #define  BXT_MIPI2_RX_ESCLK_UPPER_FIXDIV_MASK           (3 << 5)
8551 #define  BXT_MIPI_RX_ESCLK_UPPER_FIXDIV_MASK(port)      \
8552                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_UPPER_FIXDIV_MASK, \
8553                                         BXT_MIPI2_RX_ESCLK_UPPER_FIXDIV_MASK)
8554 #define  BXT_MIPI_RX_ESCLK_UPPER_DIVIDER(port, val)     \
8555                 ((val & 3) << BXT_MIPI_RX_ESCLK_UPPER_SHIFT(port))
8556 /* 8/3X divider to select the actual 8/3X clock output from 8x */
8557 #define  BXT_MIPI1_8X_BY3_SHIFT                19
8558 #define  BXT_MIPI2_8X_BY3_SHIFT                3
8559 #define  BXT_MIPI_8X_BY3_SHIFT(port)          \
8560                         _MIPI_PORT(port, BXT_MIPI1_8X_BY3_SHIFT, \
8561                                         BXT_MIPI2_8X_BY3_SHIFT)
8562 #define  BXT_MIPI1_8X_BY3_DIVIDER_MASK         (3 << 19)
8563 #define  BXT_MIPI2_8X_BY3_DIVIDER_MASK         (3 << 3)
8564 #define  BXT_MIPI_8X_BY3_DIVIDER_MASK(port)    \
8565                         _MIPI_PORT(port, BXT_MIPI1_8X_BY3_DIVIDER_MASK, \
8566                                                 BXT_MIPI2_8X_BY3_DIVIDER_MASK)
8567 #define  BXT_MIPI_8X_BY3_DIVIDER(port, val)    \
8568                         ((val & 3) << BXT_MIPI_8X_BY3_SHIFT(port))
8569 /* RX lower control divider to select actual RX clock output from 8x */
8570 #define  BXT_MIPI1_RX_ESCLK_LOWER_SHIFT         16
8571 #define  BXT_MIPI2_RX_ESCLK_LOWER_SHIFT         0
8572 #define  BXT_MIPI_RX_ESCLK_LOWER_SHIFT(port)            \
8573                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_LOWER_SHIFT, \
8574                                         BXT_MIPI2_RX_ESCLK_LOWER_SHIFT)
8575 #define  BXT_MIPI1_RX_ESCLK_LOWER_FIXDIV_MASK           (3 << 16)
8576 #define  BXT_MIPI2_RX_ESCLK_LOWER_FIXDIV_MASK           (3 << 0)
8577 #define  BXT_MIPI_RX_ESCLK_LOWER_FIXDIV_MASK(port)      \
8578                         _MIPI_PORT(port, BXT_MIPI1_RX_ESCLK_LOWER_FIXDIV_MASK, \
8579                                         BXT_MIPI2_RX_ESCLK_LOWER_FIXDIV_MASK)
8580 #define  BXT_MIPI_RX_ESCLK_LOWER_DIVIDER(port, val)     \
8581                 ((val & 3) << BXT_MIPI_RX_ESCLK_LOWER_SHIFT(port))
8582
8583 #define RX_DIVIDER_BIT_1_2                     0x3
8584 #define RX_DIVIDER_BIT_3_4                     0xC
8585
8586 /* BXT MIPI mode configure */
8587 #define  _BXT_MIPIA_TRANS_HACTIVE                       0x6B0F8
8588 #define  _BXT_MIPIC_TRANS_HACTIVE                       0x6B8F8
8589 #define  BXT_MIPI_TRANS_HACTIVE(tc)     _MMIO_MIPI(tc, \
8590                 _BXT_MIPIA_TRANS_HACTIVE, _BXT_MIPIC_TRANS_HACTIVE)
8591
8592 #define  _BXT_MIPIA_TRANS_VACTIVE                       0x6B0FC
8593 #define  _BXT_MIPIC_TRANS_VACTIVE                       0x6B8FC
8594 #define  BXT_MIPI_TRANS_VACTIVE(tc)     _MMIO_MIPI(tc, \
8595                 _BXT_MIPIA_TRANS_VACTIVE, _BXT_MIPIC_TRANS_VACTIVE)
8596
8597 #define  _BXT_MIPIA_TRANS_VTOTAL                        0x6B100
8598 #define  _BXT_MIPIC_TRANS_VTOTAL                        0x6B900
8599 #define  BXT_MIPI_TRANS_VTOTAL(tc)      _MMIO_MIPI(tc, \
8600                 _BXT_MIPIA_TRANS_VTOTAL, _BXT_MIPIC_TRANS_VTOTAL)
8601
8602 #define BXT_DSI_PLL_CTL                 _MMIO(0x161000)
8603 #define  BXT_DSI_PLL_PVD_RATIO_SHIFT    16
8604 #define  BXT_DSI_PLL_PVD_RATIO_MASK     (3 << BXT_DSI_PLL_PVD_RATIO_SHIFT)
8605 #define  BXT_DSI_PLL_PVD_RATIO_1        (1 << BXT_DSI_PLL_PVD_RATIO_SHIFT)
8606 #define  BXT_DSIC_16X_BY1               (0 << 10)
8607 #define  BXT_DSIC_16X_BY2               (1 << 10)
8608 #define  BXT_DSIC_16X_BY3               (2 << 10)
8609 #define  BXT_DSIC_16X_BY4               (3 << 10)
8610 #define  BXT_DSIC_16X_MASK              (3 << 10)
8611 #define  BXT_DSIA_16X_BY1               (0 << 8)
8612 #define  BXT_DSIA_16X_BY2               (1 << 8)
8613 #define  BXT_DSIA_16X_BY3               (2 << 8)
8614 #define  BXT_DSIA_16X_BY4               (3 << 8)
8615 #define  BXT_DSIA_16X_MASK              (3 << 8)
8616 #define  BXT_DSI_FREQ_SEL_SHIFT         8
8617 #define  BXT_DSI_FREQ_SEL_MASK          (0xF << BXT_DSI_FREQ_SEL_SHIFT)
8618
8619 #define BXT_DSI_PLL_RATIO_MAX           0x7D
8620 #define BXT_DSI_PLL_RATIO_MIN           0x22
8621 #define GLK_DSI_PLL_RATIO_MAX           0x6F
8622 #define GLK_DSI_PLL_RATIO_MIN           0x22
8623 #define BXT_DSI_PLL_RATIO_MASK          0xFF
8624 #define BXT_REF_CLOCK_KHZ               19200
8625
8626 #define BXT_DSI_PLL_ENABLE              _MMIO(0x46080)
8627 #define  BXT_DSI_PLL_DO_ENABLE          (1 << 31)
8628 #define  BXT_DSI_PLL_LOCKED             (1 << 30)
8629
8630 #define _MIPIA_PORT_CTRL                        (VLV_DISPLAY_BASE + 0x61190)
8631 #define _MIPIC_PORT_CTRL                        (VLV_DISPLAY_BASE + 0x61700)
8632 #define MIPI_PORT_CTRL(port)    _MMIO_MIPI(port, _MIPIA_PORT_CTRL, _MIPIC_PORT_CTRL)
8633
8634  /* BXT port control */
8635 #define _BXT_MIPIA_PORT_CTRL                            0x6B0C0
8636 #define _BXT_MIPIC_PORT_CTRL                            0x6B8C0
8637 #define BXT_MIPI_PORT_CTRL(tc)  _MMIO_MIPI(tc, _BXT_MIPIA_PORT_CTRL, _BXT_MIPIC_PORT_CTRL)
8638
8639 #define BXT_P_DSI_REGULATOR_CFG                 _MMIO(0x160020)
8640 #define  STAP_SELECT                                    (1 << 0)
8641
8642 #define BXT_P_DSI_REGULATOR_TX_CTRL             _MMIO(0x160054)
8643 #define  HS_IO_CTRL_SELECT                              (1 << 0)
8644
8645 #define  DPI_ENABLE                                     (1 << 31) /* A + C */
8646 #define  MIPIA_MIPI4DPHY_DELAY_COUNT_SHIFT              27
8647 #define  MIPIA_MIPI4DPHY_DELAY_COUNT_MASK               (0xf << 27)
8648 #define  DUAL_LINK_MODE_SHIFT                           26
8649 #define  DUAL_LINK_MODE_MASK                            (1 << 26)
8650 #define  DUAL_LINK_MODE_FRONT_BACK                      (0 << 26)
8651 #define  DUAL_LINK_MODE_PIXEL_ALTERNATIVE               (1 << 26)
8652 #define  DITHERING_ENABLE                               (1 << 25) /* A + C */
8653 #define  FLOPPED_HSTX                                   (1 << 23)
8654 #define  DE_INVERT                                      (1 << 19) /* XXX */
8655 #define  MIPIA_FLISDSI_DELAY_COUNT_SHIFT                18
8656 #define  MIPIA_FLISDSI_DELAY_COUNT_MASK                 (0xf << 18)
8657 #define  AFE_LATCHOUT                                   (1 << 17)
8658 #define  LP_OUTPUT_HOLD                                 (1 << 16)
8659 #define  MIPIC_FLISDSI_DELAY_COUNT_HIGH_SHIFT           15
8660 #define  MIPIC_FLISDSI_DELAY_COUNT_HIGH_MASK            (1 << 15)
8661 #define  MIPIC_MIPI4DPHY_DELAY_COUNT_SHIFT              11
8662 #define  MIPIC_MIPI4DPHY_DELAY_COUNT_MASK               (0xf << 11)
8663 #define  CSB_SHIFT                                      9
8664 #define  CSB_MASK                                       (3 << 9)
8665 #define  CSB_20MHZ                                      (0 << 9)
8666 #define  CSB_10MHZ                                      (1 << 9)
8667 #define  CSB_40MHZ                                      (2 << 9)
8668 #define  BANDGAP_MASK                                   (1 << 8)
8669 #define  BANDGAP_PNW_CIRCUIT                            (0 << 8)
8670 #define  BANDGAP_LNC_CIRCUIT                            (1 << 8)
8671 #define  MIPIC_FLISDSI_DELAY_COUNT_LOW_SHIFT            5
8672 #define  MIPIC_FLISDSI_DELAY_COUNT_LOW_MASK             (7 << 5)
8673 #define  TEARING_EFFECT_DELAY                           (1 << 4) /* A + C */
8674 #define  TEARING_EFFECT_SHIFT                           2 /* A + C */
8675 #define  TEARING_EFFECT_MASK                            (3 << 2)
8676 #define  TEARING_EFFECT_OFF                             (0 << 2)
8677 #define  TEARING_EFFECT_DSI                             (1 << 2)
8678 #define  TEARING_EFFECT_GPIO                            (2 << 2)
8679 #define  LANE_CONFIGURATION_SHIFT                       0
8680 #define  LANE_CONFIGURATION_MASK                        (3 << 0)
8681 #define  LANE_CONFIGURATION_4LANE                       (0 << 0)
8682 #define  LANE_CONFIGURATION_DUAL_LINK_A                 (1 << 0)
8683 #define  LANE_CONFIGURATION_DUAL_LINK_B                 (2 << 0)
8684
8685 #define _MIPIA_TEARING_CTRL                     (VLV_DISPLAY_BASE + 0x61194)
8686 #define _MIPIC_TEARING_CTRL                     (VLV_DISPLAY_BASE + 0x61704)
8687 #define MIPI_TEARING_CTRL(port)                 _MMIO_MIPI(port, _MIPIA_TEARING_CTRL, _MIPIC_TEARING_CTRL)
8688 #define  TEARING_EFFECT_DELAY_SHIFT                     0
8689 #define  TEARING_EFFECT_DELAY_MASK                      (0xffff << 0)
8690
8691 /* XXX: all bits reserved */
8692 #define _MIPIA_AUTOPWG                  (VLV_DISPLAY_BASE + 0x611a0)
8693
8694 /* MIPI DSI Controller and D-PHY registers */
8695
8696 #define _MIPIA_DEVICE_READY             (dev_priv->mipi_mmio_base + 0xb000)
8697 #define _MIPIC_DEVICE_READY             (dev_priv->mipi_mmio_base + 0xb800)
8698 #define MIPI_DEVICE_READY(port)         _MMIO_MIPI(port, _MIPIA_DEVICE_READY, _MIPIC_DEVICE_READY)
8699 #define  BUS_POSSESSION                                 (1 << 3) /* set to give bus to receiver */
8700 #define  ULPS_STATE_MASK                                (3 << 1)
8701 #define  ULPS_STATE_ENTER                               (2 << 1)
8702 #define  ULPS_STATE_EXIT                                (1 << 1)
8703 #define  ULPS_STATE_NORMAL_OPERATION                    (0 << 1)
8704 #define  DEVICE_READY                                   (1 << 0)
8705
8706 #define _MIPIA_INTR_STAT                (dev_priv->mipi_mmio_base + 0xb004)
8707 #define _MIPIC_INTR_STAT                (dev_priv->mipi_mmio_base + 0xb804)
8708 #define MIPI_INTR_STAT(port)            _MMIO_MIPI(port, _MIPIA_INTR_STAT, _MIPIC_INTR_STAT)
8709 #define _MIPIA_INTR_EN                  (dev_priv->mipi_mmio_base + 0xb008)
8710 #define _MIPIC_INTR_EN                  (dev_priv->mipi_mmio_base + 0xb808)
8711 #define MIPI_INTR_EN(port)              _MMIO_MIPI(port, _MIPIA_INTR_EN, _MIPIC_INTR_EN)
8712 #define  TEARING_EFFECT                                 (1 << 31)
8713 #define  SPL_PKT_SENT_INTERRUPT                         (1 << 30)
8714 #define  GEN_READ_DATA_AVAIL                            (1 << 29)
8715 #define  LP_GENERIC_WR_FIFO_FULL                        (1 << 28)
8716 #define  HS_GENERIC_WR_FIFO_FULL                        (1 << 27)
8717 #define  RX_PROT_VIOLATION                              (1 << 26)
8718 #define  RX_INVALID_TX_LENGTH                           (1 << 25)
8719 #define  ACK_WITH_NO_ERROR                              (1 << 24)
8720 #define  TURN_AROUND_ACK_TIMEOUT                        (1 << 23)
8721 #define  LP_RX_TIMEOUT                                  (1 << 22)
8722 #define  HS_TX_TIMEOUT                                  (1 << 21)
8723 #define  DPI_FIFO_UNDERRUN                              (1 << 20)
8724 #define  LOW_CONTENTION                                 (1 << 19)
8725 #define  HIGH_CONTENTION                                (1 << 18)
8726 #define  TXDSI_VC_ID_INVALID                            (1 << 17)
8727 #define  TXDSI_DATA_TYPE_NOT_RECOGNISED                 (1 << 16)
8728 #define  TXCHECKSUM_ERROR                               (1 << 15)
8729 #define  TXECC_MULTIBIT_ERROR                           (1 << 14)
8730 #define  TXECC_SINGLE_BIT_ERROR                         (1 << 13)
8731 #define  TXFALSE_CONTROL_ERROR                          (1 << 12)
8732 #define  RXDSI_VC_ID_INVALID                            (1 << 11)
8733 #define  RXDSI_DATA_TYPE_NOT_REGOGNISED                 (1 << 10)
8734 #define  RXCHECKSUM_ERROR                               (1 << 9)
8735 #define  RXECC_MULTIBIT_ERROR                           (1 << 8)
8736 #define  RXECC_SINGLE_BIT_ERROR                         (1 << 7)
8737 #define  RXFALSE_CONTROL_ERROR                          (1 << 6)
8738 #define  RXHS_RECEIVE_TIMEOUT_ERROR                     (1 << 5)
8739 #define  RX_LP_TX_SYNC_ERROR                            (1 << 4)
8740 #define  RXEXCAPE_MODE_ENTRY_ERROR                      (1 << 3)
8741 #define  RXEOT_SYNC_ERROR                               (1 << 2)
8742 #define  RXSOT_SYNC_ERROR                               (1 << 1)
8743 #define  RXSOT_ERROR                                    (1 << 0)
8744
8745 #define _MIPIA_DSI_FUNC_PRG             (dev_priv->mipi_mmio_base + 0xb00c)
8746 #define _MIPIC_DSI_FUNC_PRG             (dev_priv->mipi_mmio_base + 0xb80c)
8747 #define MIPI_DSI_FUNC_PRG(port)         _MMIO_MIPI(port, _MIPIA_DSI_FUNC_PRG, _MIPIC_DSI_FUNC_PRG)
8748 #define  CMD_MODE_DATA_WIDTH_MASK                       (7 << 13)
8749 #define  CMD_MODE_NOT_SUPPORTED                         (0 << 13)
8750 #define  CMD_MODE_DATA_WIDTH_16_BIT                     (1 << 13)
8751 #define  CMD_MODE_DATA_WIDTH_9_BIT                      (2 << 13)
8752 #define  CMD_MODE_DATA_WIDTH_8_BIT                      (3 << 13)
8753 #define  CMD_MODE_DATA_WIDTH_OPTION1                    (4 << 13)
8754 #define  CMD_MODE_DATA_WIDTH_OPTION2                    (5 << 13)
8755 #define  VID_MODE_FORMAT_MASK                           (0xf << 7)
8756 #define  VID_MODE_NOT_SUPPORTED                         (0 << 7)
8757 #define  VID_MODE_FORMAT_RGB565                         (1 << 7)
8758 #define  VID_MODE_FORMAT_RGB666_PACKED                  (2 << 7)
8759 #define  VID_MODE_FORMAT_RGB666                         (3 << 7)
8760 #define  VID_MODE_FORMAT_RGB888                         (4 << 7)
8761 #define  CMD_MODE_CHANNEL_NUMBER_SHIFT                  5
8762 #define  CMD_MODE_CHANNEL_NUMBER_MASK                   (3 << 5)
8763 #define  VID_MODE_CHANNEL_NUMBER_SHIFT                  3
8764 #define  VID_MODE_CHANNEL_NUMBER_MASK                   (3 << 3)
8765 #define  DATA_LANES_PRG_REG_SHIFT                       0
8766 #define  DATA_LANES_PRG_REG_MASK                        (7 << 0)
8767
8768 #define _MIPIA_HS_TX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb010)
8769 #define _MIPIC_HS_TX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb810)
8770 #define MIPI_HS_TX_TIMEOUT(port)        _MMIO_MIPI(port, _MIPIA_HS_TX_TIMEOUT, _MIPIC_HS_TX_TIMEOUT)
8771 #define  HIGH_SPEED_TX_TIMEOUT_COUNTER_MASK             0xffffff
8772
8773 #define _MIPIA_LP_RX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb014)
8774 #define _MIPIC_LP_RX_TIMEOUT            (dev_priv->mipi_mmio_base + 0xb814)
8775 #define MIPI_LP_RX_TIMEOUT(port)        _MMIO_MIPI(port, _MIPIA_LP_RX_TIMEOUT, _MIPIC_LP_RX_TIMEOUT)
8776 #define  LOW_POWER_RX_TIMEOUT_COUNTER_MASK              0xffffff
8777
8778 #define _MIPIA_TURN_AROUND_TIMEOUT      (dev_priv->mipi_mmio_base + 0xb018)
8779 #define _MIPIC_TURN_AROUND_TIMEOUT      (dev_priv->mipi_mmio_base + 0xb818)
8780 #define MIPI_TURN_AROUND_TIMEOUT(port)  _MMIO_MIPI(port, _MIPIA_TURN_AROUND_TIMEOUT, _MIPIC_TURN_AROUND_TIMEOUT)
8781 #define  TURN_AROUND_TIMEOUT_MASK                       0x3f
8782
8783 #define _MIPIA_DEVICE_RESET_TIMER       (dev_priv->mipi_mmio_base + 0xb01c)
8784 #define _MIPIC_DEVICE_RESET_TIMER       (dev_priv->mipi_mmio_base + 0xb81c)
8785 #define MIPI_DEVICE_RESET_TIMER(port)   _MMIO_MIPI(port, _MIPIA_DEVICE_RESET_TIMER, _MIPIC_DEVICE_RESET_TIMER)
8786 #define  DEVICE_RESET_TIMER_MASK                        0xffff
8787
8788 #define _MIPIA_DPI_RESOLUTION           (dev_priv->mipi_mmio_base + 0xb020)
8789 #define _MIPIC_DPI_RESOLUTION           (dev_priv->mipi_mmio_base + 0xb820)
8790 #define MIPI_DPI_RESOLUTION(port)       _MMIO_MIPI(port, _MIPIA_DPI_RESOLUTION, _MIPIC_DPI_RESOLUTION)
8791 #define  VERTICAL_ADDRESS_SHIFT                         16
8792 #define  VERTICAL_ADDRESS_MASK                          (0xffff << 16)
8793 #define  HORIZONTAL_ADDRESS_SHIFT                       0
8794 #define  HORIZONTAL_ADDRESS_MASK                        0xffff
8795
8796 #define _MIPIA_DBI_FIFO_THROTTLE        (dev_priv->mipi_mmio_base + 0xb024)
8797 #define _MIPIC_DBI_FIFO_THROTTLE        (dev_priv->mipi_mmio_base + 0xb824)
8798 #define MIPI_DBI_FIFO_THROTTLE(port)    _MMIO_MIPI(port, _MIPIA_DBI_FIFO_THROTTLE, _MIPIC_DBI_FIFO_THROTTLE)
8799 #define  DBI_FIFO_EMPTY_HALF                            (0 << 0)
8800 #define  DBI_FIFO_EMPTY_QUARTER                         (1 << 0)
8801 #define  DBI_FIFO_EMPTY_7_LOCATIONS                     (2 << 0)
8802
8803 /* regs below are bits 15:0 */
8804 #define _MIPIA_HSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb028)
8805 #define _MIPIC_HSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb828)
8806 #define MIPI_HSYNC_PADDING_COUNT(port)  _MMIO_MIPI(port, _MIPIA_HSYNC_PADDING_COUNT, _MIPIC_HSYNC_PADDING_COUNT)
8807
8808 #define _MIPIA_HBP_COUNT                (dev_priv->mipi_mmio_base + 0xb02c)
8809 #define _MIPIC_HBP_COUNT                (dev_priv->mipi_mmio_base + 0xb82c)
8810 #define MIPI_HBP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_HBP_COUNT, _MIPIC_HBP_COUNT)
8811
8812 #define _MIPIA_HFP_COUNT                (dev_priv->mipi_mmio_base + 0xb030)
8813 #define _MIPIC_HFP_COUNT                (dev_priv->mipi_mmio_base + 0xb830)
8814 #define MIPI_HFP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_HFP_COUNT, _MIPIC_HFP_COUNT)
8815
8816 #define _MIPIA_HACTIVE_AREA_COUNT       (dev_priv->mipi_mmio_base + 0xb034)
8817 #define _MIPIC_HACTIVE_AREA_COUNT       (dev_priv->mipi_mmio_base + 0xb834)
8818 #define MIPI_HACTIVE_AREA_COUNT(port)   _MMIO_MIPI(port, _MIPIA_HACTIVE_AREA_COUNT, _MIPIC_HACTIVE_AREA_COUNT)
8819
8820 #define _MIPIA_VSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb038)
8821 #define _MIPIC_VSYNC_PADDING_COUNT      (dev_priv->mipi_mmio_base + 0xb838)
8822 #define MIPI_VSYNC_PADDING_COUNT(port)  _MMIO_MIPI(port, _MIPIA_VSYNC_PADDING_COUNT, _MIPIC_VSYNC_PADDING_COUNT)
8823
8824 #define _MIPIA_VBP_COUNT                (dev_priv->mipi_mmio_base + 0xb03c)
8825 #define _MIPIC_VBP_COUNT                (dev_priv->mipi_mmio_base + 0xb83c)
8826 #define MIPI_VBP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_VBP_COUNT, _MIPIC_VBP_COUNT)
8827
8828 #define _MIPIA_VFP_COUNT                (dev_priv->mipi_mmio_base + 0xb040)
8829 #define _MIPIC_VFP_COUNT                (dev_priv->mipi_mmio_base + 0xb840)
8830 #define MIPI_VFP_COUNT(port)            _MMIO_MIPI(port, _MIPIA_VFP_COUNT, _MIPIC_VFP_COUNT)
8831
8832 #define _MIPIA_HIGH_LOW_SWITCH_COUNT    (dev_priv->mipi_mmio_base + 0xb044)
8833 #define _MIPIC_HIGH_LOW_SWITCH_COUNT    (dev_priv->mipi_mmio_base + 0xb844)
8834 #define MIPI_HIGH_LOW_SWITCH_COUNT(port)        _MMIO_MIPI(port,        _MIPIA_HIGH_LOW_SWITCH_COUNT, _MIPIC_HIGH_LOW_SWITCH_COUNT)
8835
8836 /* regs above are bits 15:0 */
8837
8838 #define _MIPIA_DPI_CONTROL              (dev_priv->mipi_mmio_base + 0xb048)
8839 #define _MIPIC_DPI_CONTROL              (dev_priv->mipi_mmio_base + 0xb848)
8840 #define MIPI_DPI_CONTROL(port)          _MMIO_MIPI(port, _MIPIA_DPI_CONTROL, _MIPIC_DPI_CONTROL)
8841 #define  DPI_LP_MODE                                    (1 << 6)
8842 #define  BACKLIGHT_OFF                                  (1 << 5)
8843 #define  BACKLIGHT_ON                                   (1 << 4)
8844 #define  COLOR_MODE_OFF                                 (1 << 3)
8845 #define  COLOR_MODE_ON                                  (1 << 2)
8846 #define  TURN_ON                                        (1 << 1)
8847 #define  SHUTDOWN                                       (1 << 0)
8848
8849 #define _MIPIA_DPI_DATA                 (dev_priv->mipi_mmio_base + 0xb04c)
8850 #define _MIPIC_DPI_DATA                 (dev_priv->mipi_mmio_base + 0xb84c)
8851 #define MIPI_DPI_DATA(port)             _MMIO_MIPI(port, _MIPIA_DPI_DATA, _MIPIC_DPI_DATA)
8852 #define  COMMAND_BYTE_SHIFT                             0
8853 #define  COMMAND_BYTE_MASK                              (0x3f << 0)
8854
8855 #define _MIPIA_INIT_COUNT               (dev_priv->mipi_mmio_base + 0xb050)
8856 #define _MIPIC_INIT_COUNT               (dev_priv->mipi_mmio_base + 0xb850)
8857 #define MIPI_INIT_COUNT(port)           _MMIO_MIPI(port, _MIPIA_INIT_COUNT, _MIPIC_INIT_COUNT)
8858 #define  MASTER_INIT_TIMER_SHIFT                        0
8859 #define  MASTER_INIT_TIMER_MASK                         (0xffff << 0)
8860
8861 #define _MIPIA_MAX_RETURN_PKT_SIZE      (dev_priv->mipi_mmio_base + 0xb054)
8862 #define _MIPIC_MAX_RETURN_PKT_SIZE      (dev_priv->mipi_mmio_base + 0xb854)
8863 #define MIPI_MAX_RETURN_PKT_SIZE(port)  _MMIO_MIPI(port, \
8864                         _MIPIA_MAX_RETURN_PKT_SIZE, _MIPIC_MAX_RETURN_PKT_SIZE)
8865 #define  MAX_RETURN_PKT_SIZE_SHIFT                      0
8866 #define  MAX_RETURN_PKT_SIZE_MASK                       (0x3ff << 0)
8867
8868 #define _MIPIA_VIDEO_MODE_FORMAT        (dev_priv->mipi_mmio_base + 0xb058)
8869 #define _MIPIC_VIDEO_MODE_FORMAT        (dev_priv->mipi_mmio_base + 0xb858)
8870 #define MIPI_VIDEO_MODE_FORMAT(port)    _MMIO_MIPI(port, _MIPIA_VIDEO_MODE_FORMAT, _MIPIC_VIDEO_MODE_FORMAT)
8871 #define  RANDOM_DPI_DISPLAY_RESOLUTION                  (1 << 4)
8872 #define  DISABLE_VIDEO_BTA                              (1 << 3)
8873 #define  IP_TG_CONFIG                                   (1 << 2)
8874 #define  VIDEO_MODE_NON_BURST_WITH_SYNC_PULSE           (1 << 0)
8875 #define  VIDEO_MODE_NON_BURST_WITH_SYNC_EVENTS          (2 << 0)
8876 #define  VIDEO_MODE_BURST                               (3 << 0)
8877
8878 #define _MIPIA_EOT_DISABLE              (dev_priv->mipi_mmio_base + 0xb05c)
8879 #define _MIPIC_EOT_DISABLE              (dev_priv->mipi_mmio_base + 0xb85c)
8880 #define MIPI_EOT_DISABLE(port)          _MMIO_MIPI(port, _MIPIA_EOT_DISABLE, _MIPIC_EOT_DISABLE)
8881 #define  BXT_DEFEATURE_DPI_FIFO_CTR                     (1 << 9)
8882 #define  BXT_DPHY_DEFEATURE_EN                          (1 << 8)
8883 #define  LP_RX_TIMEOUT_ERROR_RECOVERY_DISABLE           (1 << 7)
8884 #define  HS_RX_TIMEOUT_ERROR_RECOVERY_DISABLE           (1 << 6)
8885 #define  LOW_CONTENTION_RECOVERY_DISABLE                (1 << 5)
8886 #define  HIGH_CONTENTION_RECOVERY_DISABLE               (1 << 4)
8887 #define  TXDSI_TYPE_NOT_RECOGNISED_ERROR_RECOVERY_DISABLE (1 << 3)
8888 #define  TXECC_MULTIBIT_ERROR_RECOVERY_DISABLE          (1 << 2)
8889 #define  CLOCKSTOP                                      (1 << 1)
8890 #define  EOT_DISABLE                                    (1 << 0)
8891
8892 #define _MIPIA_LP_BYTECLK               (dev_priv->mipi_mmio_base + 0xb060)
8893 #define _MIPIC_LP_BYTECLK               (dev_priv->mipi_mmio_base + 0xb860)
8894 #define MIPI_LP_BYTECLK(port)           _MMIO_MIPI(port, _MIPIA_LP_BYTECLK, _MIPIC_LP_BYTECLK)
8895 #define  LP_BYTECLK_SHIFT                               0
8896 #define  LP_BYTECLK_MASK                                (0xffff << 0)
8897
8898 #define _MIPIA_TLPX_TIME_COUNT          (dev_priv->mipi_mmio_base + 0xb0a4)
8899 #define _MIPIC_TLPX_TIME_COUNT          (dev_priv->mipi_mmio_base + 0xb8a4)
8900 #define MIPI_TLPX_TIME_COUNT(port)       _MMIO_MIPI(port, _MIPIA_TLPX_TIME_COUNT, _MIPIC_TLPX_TIME_COUNT)
8901
8902 #define _MIPIA_CLK_LANE_TIMING          (dev_priv->mipi_mmio_base + 0xb098)
8903 #define _MIPIC_CLK_LANE_TIMING          (dev_priv->mipi_mmio_base + 0xb898)
8904 #define MIPI_CLK_LANE_TIMING(port)       _MMIO_MIPI(port, _MIPIA_CLK_LANE_TIMING, _MIPIC_CLK_LANE_TIMING)
8905
8906 /* bits 31:0 */
8907 #define _MIPIA_LP_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb064)
8908 #define _MIPIC_LP_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb864)
8909 #define MIPI_LP_GEN_DATA(port)          _MMIO_MIPI(port, _MIPIA_LP_GEN_DATA, _MIPIC_LP_GEN_DATA)
8910
8911 /* bits 31:0 */
8912 #define _MIPIA_HS_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb068)
8913 #define _MIPIC_HS_GEN_DATA              (dev_priv->mipi_mmio_base + 0xb868)
8914 #define MIPI_HS_GEN_DATA(port)          _MMIO_MIPI(port, _MIPIA_HS_GEN_DATA, _MIPIC_HS_GEN_DATA)
8915
8916 #define _MIPIA_LP_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb06c)
8917 #define _MIPIC_LP_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb86c)
8918 #define MIPI_LP_GEN_CTRL(port)          _MMIO_MIPI(port, _MIPIA_LP_GEN_CTRL, _MIPIC_LP_GEN_CTRL)
8919 #define _MIPIA_HS_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb070)
8920 #define _MIPIC_HS_GEN_CTRL              (dev_priv->mipi_mmio_base + 0xb870)
8921 #define MIPI_HS_GEN_CTRL(port)          _MMIO_MIPI(port, _MIPIA_HS_GEN_CTRL, _MIPIC_HS_GEN_CTRL)
8922 #define  LONG_PACKET_WORD_COUNT_SHIFT                   8
8923 #define  LONG_PACKET_WORD_COUNT_MASK                    (0xffff << 8)
8924 #define  SHORT_PACKET_PARAM_SHIFT                       8
8925 #define  SHORT_PACKET_PARAM_MASK                        (0xffff << 8)
8926 #define  VIRTUAL_CHANNEL_SHIFT                          6
8927 #define  VIRTUAL_CHANNEL_MASK                           (3 << 6)
8928 #define  DATA_TYPE_SHIFT                                0
8929 #define  DATA_TYPE_MASK                                 (0x3f << 0)
8930 /* data type values, see include/video/mipi_display.h */
8931
8932 #define _MIPIA_GEN_FIFO_STAT            (dev_priv->mipi_mmio_base + 0xb074)
8933 #define _MIPIC_GEN_FIFO_STAT            (dev_priv->mipi_mmio_base + 0xb874)
8934 #define MIPI_GEN_FIFO_STAT(port)        _MMIO_MIPI(port, _MIPIA_GEN_FIFO_STAT, _MIPIC_GEN_FIFO_STAT)
8935 #define  DPI_FIFO_EMPTY                                 (1 << 28)
8936 #define  DBI_FIFO_EMPTY                                 (1 << 27)
8937 #define  LP_CTRL_FIFO_EMPTY                             (1 << 26)
8938 #define  LP_CTRL_FIFO_HALF_EMPTY                        (1 << 25)
8939 #define  LP_CTRL_FIFO_FULL                              (1 << 24)
8940 #define  HS_CTRL_FIFO_EMPTY                             (1 << 18)
8941 #define  HS_CTRL_FIFO_HALF_EMPTY                        (1 << 17)
8942 #define  HS_CTRL_FIFO_FULL                              (1 << 16)
8943 #define  LP_DATA_FIFO_EMPTY                             (1 << 10)
8944 #define  LP_DATA_FIFO_HALF_EMPTY                        (1 << 9)
8945 #define  LP_DATA_FIFO_FULL                              (1 << 8)
8946 #define  HS_DATA_FIFO_EMPTY                             (1 << 2)
8947 #define  HS_DATA_FIFO_HALF_EMPTY                        (1 << 1)
8948 #define  HS_DATA_FIFO_FULL                              (1 << 0)
8949
8950 #define _MIPIA_HS_LS_DBI_ENABLE         (dev_priv->mipi_mmio_base + 0xb078)
8951 #define _MIPIC_HS_LS_DBI_ENABLE         (dev_priv->mipi_mmio_base + 0xb878)
8952 #define MIPI_HS_LP_DBI_ENABLE(port)     _MMIO_MIPI(port, _MIPIA_HS_LS_DBI_ENABLE, _MIPIC_HS_LS_DBI_ENABLE)
8953 #define  DBI_HS_LP_MODE_MASK                            (1 << 0)
8954 #define  DBI_LP_MODE                                    (1 << 0)
8955 #define  DBI_HS_MODE                                    (0 << 0)
8956
8957 #define _MIPIA_DPHY_PARAM               (dev_priv->mipi_mmio_base + 0xb080)
8958 #define _MIPIC_DPHY_PARAM               (dev_priv->mipi_mmio_base + 0xb880)
8959 #define MIPI_DPHY_PARAM(port)           _MMIO_MIPI(port, _MIPIA_DPHY_PARAM, _MIPIC_DPHY_PARAM)
8960 #define  EXIT_ZERO_COUNT_SHIFT                          24
8961 #define  EXIT_ZERO_COUNT_MASK                           (0x3f << 24)
8962 #define  TRAIL_COUNT_SHIFT                              16
8963 #define  TRAIL_COUNT_MASK                               (0x1f << 16)
8964 #define  CLK_ZERO_COUNT_SHIFT                           8
8965 #define  CLK_ZERO_COUNT_MASK                            (0xff << 8)
8966 #define  PREPARE_COUNT_SHIFT                            0
8967 #define  PREPARE_COUNT_MASK                             (0x3f << 0)
8968
8969 /* bits 31:0 */
8970 #define _MIPIA_DBI_BW_CTRL              (dev_priv->mipi_mmio_base + 0xb084)
8971 #define _MIPIC_DBI_BW_CTRL              (dev_priv->mipi_mmio_base + 0xb884)
8972 #define MIPI_DBI_BW_CTRL(port)          _MMIO_MIPI(port, _MIPIA_DBI_BW_CTRL, _MIPIC_DBI_BW_CTRL)
8973
8974 #define _MIPIA_CLK_LANE_SWITCH_TIME_CNT         (dev_priv->mipi_mmio_base + 0xb088)
8975 #define _MIPIC_CLK_LANE_SWITCH_TIME_CNT         (dev_priv->mipi_mmio_base + 0xb888)
8976 #define MIPI_CLK_LANE_SWITCH_TIME_CNT(port)     _MMIO_MIPI(port, _MIPIA_CLK_LANE_SWITCH_TIME_CNT, _MIPIC_CLK_LANE_SWITCH_TIME_CNT)
8977 #define  LP_HS_SSW_CNT_SHIFT                            16
8978 #define  LP_HS_SSW_CNT_MASK                             (0xffff << 16)
8979 #define  HS_LP_PWR_SW_CNT_SHIFT                         0
8980 #define  HS_LP_PWR_SW_CNT_MASK                          (0xffff << 0)
8981
8982 #define _MIPIA_STOP_STATE_STALL         (dev_priv->mipi_mmio_base + 0xb08c)
8983 #define _MIPIC_STOP_STATE_STALL         (dev_priv->mipi_mmio_base + 0xb88c)
8984 #define MIPI_STOP_STATE_STALL(port)     _MMIO_MIPI(port, _MIPIA_STOP_STATE_STALL, _MIPIC_STOP_STATE_STALL)
8985 #define  STOP_STATE_STALL_COUNTER_SHIFT                 0
8986 #define  STOP_STATE_STALL_COUNTER_MASK                  (0xff << 0)
8987
8988 #define _MIPIA_INTR_STAT_REG_1          (dev_priv->mipi_mmio_base + 0xb090)
8989 #define _MIPIC_INTR_STAT_REG_1          (dev_priv->mipi_mmio_base + 0xb890)
8990 #define MIPI_INTR_STAT_REG_1(port)      _MMIO_MIPI(port, _MIPIA_INTR_STAT_REG_1, _MIPIC_INTR_STAT_REG_1)
8991 #define _MIPIA_INTR_EN_REG_1            (dev_priv->mipi_mmio_base + 0xb094)
8992 #define _MIPIC_INTR_EN_REG_1            (dev_priv->mipi_mmio_base + 0xb894)
8993 #define MIPI_INTR_EN_REG_1(port)        _MMIO_MIPI(port, _MIPIA_INTR_EN_REG_1, _MIPIC_INTR_EN_REG_1)
8994 #define  RX_CONTENTION_DETECTED                         (1 << 0)
8995
8996 /* XXX: only pipe A ?!? */
8997 #define MIPIA_DBI_TYPEC_CTRL            (dev_priv->mipi_mmio_base + 0xb100)
8998 #define  DBI_TYPEC_ENABLE                               (1 << 31)
8999 #define  DBI_TYPEC_WIP                                  (1 << 30)
9000 #define  DBI_TYPEC_OPTION_SHIFT                         28
9001 #define  DBI_TYPEC_OPTION_MASK                          (3 << 28)
9002 #define  DBI_TYPEC_FREQ_SHIFT                           24
9003 #define  DBI_TYPEC_FREQ_MASK                            (0xf << 24)
9004 #define  DBI_TYPEC_OVERRIDE                             (1 << 8)
9005 #define  DBI_TYPEC_OVERRIDE_COUNTER_SHIFT               0
9006 #define  DBI_TYPEC_OVERRIDE_COUNTER_MASK                (0xff << 0)
9007
9008
9009 /* MIPI adapter registers */
9010
9011 #define _MIPIA_CTRL                     (dev_priv->mipi_mmio_base + 0xb104)
9012 #define _MIPIC_CTRL                     (dev_priv->mipi_mmio_base + 0xb904)
9013 #define MIPI_CTRL(port)                 _MMIO_MIPI(port, _MIPIA_CTRL, _MIPIC_CTRL)
9014 #define  ESCAPE_CLOCK_DIVIDER_SHIFT                     5 /* A only */
9015 #define  ESCAPE_CLOCK_DIVIDER_MASK                      (3 << 5)
9016 #define  ESCAPE_CLOCK_DIVIDER_1                         (0 << 5)
9017 #define  ESCAPE_CLOCK_DIVIDER_2                         (1 << 5)
9018 #define  ESCAPE_CLOCK_DIVIDER_4                         (2 << 5)
9019 #define  READ_REQUEST_PRIORITY_SHIFT                    3
9020 #define  READ_REQUEST_PRIORITY_MASK                     (3 << 3)
9021 #define  READ_REQUEST_PRIORITY_LOW                      (0 << 3)
9022 #define  READ_REQUEST_PRIORITY_HIGH                     (3 << 3)
9023 #define  RGB_FLIP_TO_BGR                                (1 << 2)
9024
9025 #define  BXT_PIPE_SELECT_SHIFT                          7
9026 #define  BXT_PIPE_SELECT_MASK                           (7 << 7)
9027 #define  BXT_PIPE_SELECT(pipe)                          ((pipe) << 7)
9028 #define  GLK_PHY_STATUS_PORT_READY                      (1 << 31) /* RO */
9029 #define  GLK_ULPS_NOT_ACTIVE                            (1 << 30) /* RO */
9030 #define  GLK_MIPIIO_RESET_RELEASED                      (1 << 28)
9031 #define  GLK_CLOCK_LANE_STOP_STATE                      (1 << 27) /* RO */
9032 #define  GLK_DATA_LANE_STOP_STATE                       (1 << 26) /* RO */
9033 #define  GLK_LP_WAKE                                    (1 << 22)
9034 #define  GLK_LP11_LOW_PWR_MODE                          (1 << 21)
9035 #define  GLK_LP00_LOW_PWR_MODE                          (1 << 20)
9036 #define  GLK_FIREWALL_ENABLE                            (1 << 16)
9037 #define  BXT_PIXEL_OVERLAP_CNT_MASK                     (0xf << 10)
9038 #define  BXT_PIXEL_OVERLAP_CNT_SHIFT                    10
9039 #define  BXT_DSC_ENABLE                                 (1 << 3)
9040 #define  BXT_RGB_FLIP                                   (1 << 2)
9041 #define  GLK_MIPIIO_PORT_POWERED                        (1 << 1) /* RO */
9042 #define  GLK_MIPIIO_ENABLE                              (1 << 0)
9043
9044 #define _MIPIA_DATA_ADDRESS             (dev_priv->mipi_mmio_base + 0xb108)
9045 #define _MIPIC_DATA_ADDRESS             (dev_priv->mipi_mmio_base + 0xb908)
9046 #define MIPI_DATA_ADDRESS(port)         _MMIO_MIPI(port, _MIPIA_DATA_ADDRESS, _MIPIC_DATA_ADDRESS)
9047 #define  DATA_MEM_ADDRESS_SHIFT                         5
9048 #define  DATA_MEM_ADDRESS_MASK                          (0x7ffffff << 5)
9049 #define  DATA_VALID                                     (1 << 0)
9050
9051 #define _MIPIA_DATA_LENGTH              (dev_priv->mipi_mmio_base + 0xb10c)
9052 #define _MIPIC_DATA_LENGTH              (dev_priv->mipi_mmio_base + 0xb90c)
9053 #define MIPI_DATA_LENGTH(port)          _MMIO_MIPI(port, _MIPIA_DATA_LENGTH, _MIPIC_DATA_LENGTH)
9054 #define  DATA_LENGTH_SHIFT                              0
9055 #define  DATA_LENGTH_MASK                               (0xfffff << 0)
9056
9057 #define _MIPIA_COMMAND_ADDRESS          (dev_priv->mipi_mmio_base + 0xb110)
9058 #define _MIPIC_COMMAND_ADDRESS          (dev_priv->mipi_mmio_base + 0xb910)
9059 #define MIPI_COMMAND_ADDRESS(port)      _MMIO_MIPI(port, _MIPIA_COMMAND_ADDRESS, _MIPIC_COMMAND_ADDRESS)
9060 #define  COMMAND_MEM_ADDRESS_SHIFT                      5
9061 #define  COMMAND_MEM_ADDRESS_MASK                       (0x7ffffff << 5)
9062 #define  AUTO_PWG_ENABLE                                (1 << 2)
9063 #define  MEMORY_WRITE_DATA_FROM_PIPE_RENDERING          (1 << 1)
9064 #define  COMMAND_VALID                                  (1 << 0)
9065
9066 #define _MIPIA_COMMAND_LENGTH           (dev_priv->mipi_mmio_base + 0xb114)
9067 #define _MIPIC_COMMAND_LENGTH           (dev_priv->mipi_mmio_base + 0xb914)
9068 #define MIPI_COMMAND_LENGTH(port)       _MMIO_MIPI(port, _MIPIA_COMMAND_LENGTH, _MIPIC_COMMAND_LENGTH)
9069 #define  COMMAND_LENGTH_SHIFT(n)                        (8 * (n)) /* n: 0...3 */
9070 #define  COMMAND_LENGTH_MASK(n)                         (0xff << (8 * (n)))
9071
9072 #define _MIPIA_READ_DATA_RETURN0        (dev_priv->mipi_mmio_base + 0xb118)
9073 #define _MIPIC_READ_DATA_RETURN0        (dev_priv->mipi_mmio_base + 0xb918)
9074 #define MIPI_READ_DATA_RETURN(port, n) _MMIO(_MIPI(port, _MIPIA_READ_DATA_RETURN0, _MIPIC_READ_DATA_RETURN0) + 4 * (n)) /* n: 0...7 */
9075
9076 #define _MIPIA_READ_DATA_VALID          (dev_priv->mipi_mmio_base + 0xb138)
9077 #define _MIPIC_READ_DATA_VALID          (dev_priv->mipi_mmio_base + 0xb938)
9078 #define MIPI_READ_DATA_VALID(port)      _MMIO_MIPI(port, _MIPIA_READ_DATA_VALID, _MIPIC_READ_DATA_VALID)
9079 #define  READ_DATA_VALID(n)                             (1 << (n))
9080
9081 /* For UMS only (deprecated): */
9082 #define _PALETTE_A (dev_priv->info.display_mmio_offset + 0xa000)
9083 #define _PALETTE_B (dev_priv->info.display_mmio_offset + 0xa800)
9084
9085 /* MOCS (Memory Object Control State) registers */
9086 #define GEN9_LNCFCMOCS(i)       _MMIO(0xb020 + (i) * 4) /* L3 Cache Control */
9087
9088 #define GEN9_GFX_MOCS(i)        _MMIO(0xc800 + (i) * 4) /* Graphics MOCS registers */
9089 #define GEN9_MFX0_MOCS(i)       _MMIO(0xc900 + (i) * 4) /* Media 0 MOCS registers */
9090 #define GEN9_MFX1_MOCS(i)       _MMIO(0xca00 + (i) * 4) /* Media 1 MOCS registers */
9091 #define GEN9_VEBOX_MOCS(i)      _MMIO(0xcb00 + (i) * 4) /* Video MOCS registers */
9092 #define GEN9_BLT_MOCS(i)        _MMIO(0xcc00 + (i) * 4) /* Blitter MOCS registers */
9093
9094 /* gamt regs */
9095 #define GEN8_L3_LRA_1_GPGPU _MMIO(0x4dd4)
9096 #define   GEN8_L3_LRA_1_GPGPU_DEFAULT_VALUE_BDW  0x67F1427F /* max/min for LRA1/2 */
9097 #define   GEN8_L3_LRA_1_GPGPU_DEFAULT_VALUE_CHV  0x5FF101FF /* max/min for LRA1/2 */
9098 #define   GEN9_L3_LRA_1_GPGPU_DEFAULT_VALUE_SKL  0x67F1427F /*    "        " */
9099 #define   GEN9_L3_LRA_1_GPGPU_DEFAULT_VALUE_BXT  0x5FF101FF /*    "        " */
9100
9101 #endif /* _I915_REG_H_ */