drivers/gpu/drm/amd/pm/inc/amdgpu_smu.h

   1 /*
   2  * Copyright 2019 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  */
  22 #ifndef __AMDGPU_SMU_H__
  23 #define __AMDGPU_SMU_H__
  24
  25 #include "amdgpu.h"
  26 #include "kgd_pp_interface.h"
  27 #include "dm_pp_interface.h"
  28 #include "dm_pp_smu.h"
  29 #include "smu_types.h"
  30
  31 #define SMU_THERMAL_MINIMUM_ALERT_TEMP          0
  32 #define SMU_THERMAL_MAXIMUM_ALERT_TEMP          255
  33 #define SMU_TEMPERATURE_UNITS_PER_CENTIGRADES   1000
  34 #define SMU_FW_NAME_LEN                 0x24
  35
  36 struct smu_hw_power_state {
  37         unsigned int magic;
  38 };
  39
  40 struct smu_power_state;
  41
  42 enum smu_state_ui_label {
  43         SMU_STATE_UI_LABEL_NONE,
  44         SMU_STATE_UI_LABEL_BATTERY,
  45         SMU_STATE_UI_TABEL_MIDDLE_LOW,
  46         SMU_STATE_UI_LABEL_BALLANCED,
  47         SMU_STATE_UI_LABEL_MIDDLE_HIGHT,
  48         SMU_STATE_UI_LABEL_PERFORMANCE,
  49         SMU_STATE_UI_LABEL_BACO,
  50 };
  51
  52 enum smu_state_classification_flag {
  53         SMU_STATE_CLASSIFICATION_FLAG_BOOT                     = 0x0001,
  54         SMU_STATE_CLASSIFICATION_FLAG_THERMAL                  = 0x0002,
  55         SMU_STATE_CLASSIFICATIN_FLAG_LIMITED_POWER_SOURCE      = 0x0004,
  56         SMU_STATE_CLASSIFICATION_FLAG_RESET                    = 0x0008,
  57         SMU_STATE_CLASSIFICATION_FLAG_FORCED                   = 0x0010,
  58         SMU_STATE_CLASSIFICATION_FLAG_USER_3D_PERFORMANCE      = 0x0020,
  59         SMU_STATE_CLASSIFICATION_FLAG_USER_2D_PERFORMANCE      = 0x0040,
  60         SMU_STATE_CLASSIFICATION_FLAG_3D_PERFORMANCE           = 0x0080,
  61         SMU_STATE_CLASSIFICATION_FLAG_AC_OVERDIRVER_TEMPLATE   = 0x0100,
  62         SMU_STATE_CLASSIFICATION_FLAG_UVD                      = 0x0200,
  63         SMU_STATE_CLASSIFICATION_FLAG_3D_PERFORMANCE_LOW       = 0x0400,
  64         SMU_STATE_CLASSIFICATION_FLAG_ACPI                     = 0x0800,
  65         SMU_STATE_CLASSIFICATION_FLAG_HD2                      = 0x1000,
  66         SMU_STATE_CLASSIFICATION_FLAG_UVD_HD                   = 0x2000,
  67         SMU_STATE_CLASSIFICATION_FLAG_UVD_SD                   = 0x4000,
  68         SMU_STATE_CLASSIFICATION_FLAG_USER_DC_PERFORMANCE      = 0x8000,
  69         SMU_STATE_CLASSIFICATION_FLAG_DC_OVERDIRVER_TEMPLATE   = 0x10000,
  70         SMU_STATE_CLASSIFICATION_FLAG_BACO                     = 0x20000,
  71         SMU_STATE_CLASSIFICATIN_FLAG_LIMITED_POWER_SOURCE2      = 0x40000,
  72         SMU_STATE_CLASSIFICATION_FLAG_ULV                      = 0x80000,
  73         SMU_STATE_CLASSIFICATION_FLAG_UVD_MVC                  = 0x100000,
  74 };
  75
  76 struct smu_state_classification_block {
  77         enum smu_state_ui_label         ui_label;
  78         enum smu_state_classification_flag  flags;
  79         int                          bios_index;
  80         bool                      temporary_state;
  81         bool                      to_be_deleted;
  82 };
  83
  84 struct smu_state_pcie_block {
  85         unsigned int lanes;
  86 };
  87
  88 enum smu_refreshrate_source {
  89         SMU_REFRESHRATE_SOURCE_EDID,
  90         SMU_REFRESHRATE_SOURCE_EXPLICIT
  91 };
  92
  93 struct smu_state_display_block {
  94         bool              disable_frame_modulation;
  95         bool              limit_refreshrate;
  96         enum smu_refreshrate_source refreshrate_source;
  97         int                  explicit_refreshrate;
  98         int                  edid_refreshrate_index;
  99         bool              enable_vari_bright;
 100 };
 101
 102 struct smu_state_memory_block {
 103         bool              dll_off;
 104         uint8_t                 m3arb;
 105         uint8_t                 unused[3];
 106 };
 107
 108 struct smu_state_software_algorithm_block {
 109         bool disable_load_balancing;
 110         bool enable_sleep_for_timestamps;
 111 };
 112
 113 struct smu_temperature_range {
 114         int min;
 115         int max;
 116         int edge_emergency_max;
 117         int hotspot_min;
 118         int hotspot_crit_max;
 119         int hotspot_emergency_max;
 120         int mem_min;
 121         int mem_crit_max;
 122         int mem_emergency_max;
 123         int software_shutdown_temp;
 124 };
 125
 126 struct smu_state_validation_block {
 127         bool single_display_only;
 128         bool disallow_on_dc;
 129         uint8_t supported_power_levels;
 130 };
 131
 132 struct smu_uvd_clocks {
 133         uint32_t vclk;
 134         uint32_t dclk;
 135 };
 136
 137 /**
 138 * Structure to hold a SMU Power State.
 139 */
 140 struct smu_power_state {
 141         uint32_t                                      id;
 142         struct list_head                              ordered_list;
 143         struct list_head                              all_states_list;
 144
 145         struct smu_state_classification_block         classification;
 146         struct smu_state_validation_block             validation;
 147         struct smu_state_pcie_block                   pcie;
 148         struct smu_state_display_block                display;
 149         struct smu_state_memory_block                 memory;
 150         struct smu_state_software_algorithm_block     software;
 151         struct smu_uvd_clocks                         uvd_clocks;
 152         struct smu_hw_power_state                     hardware;
 153 };
 154
 155 enum smu_power_src_type
 156 {
 157         SMU_POWER_SOURCE_AC,
 158         SMU_POWER_SOURCE_DC,
 159         SMU_POWER_SOURCE_COUNT,
 160 };
 161
 162 enum smu_memory_pool_size
 163 {
 164     SMU_MEMORY_POOL_SIZE_ZERO   = 0,
 165     SMU_MEMORY_POOL_SIZE_256_MB = 0x10000000,
 166     SMU_MEMORY_POOL_SIZE_512_MB = 0x20000000,
 167     SMU_MEMORY_POOL_SIZE_1_GB   = 0x40000000,
 168     SMU_MEMORY_POOL_SIZE_2_GB   = 0x80000000,
 169 };
 170
 171 #define SMU_TABLE_INIT(tables, table_id, s, a, d)       \
 172         do {                                            \
 173                 tables[table_id].size = s;              \
 174                 tables[table_id].align = a;             \
 175                 tables[table_id].domain = d;            \
 176         } while (0)
 177
 178 struct smu_table {
 179         uint64_t size;
 180         uint32_t align;
 181         uint8_t domain;
 182         uint64_t mc_address;
 183         void *cpu_addr;
 184         struct amdgpu_bo *bo;
 185 };
 186
 187 enum smu_perf_level_designation {
 188         PERF_LEVEL_ACTIVITY,
 189         PERF_LEVEL_POWER_CONTAINMENT,
 190 };
 191
 192 struct smu_performance_level {
 193         uint32_t core_clock;
 194         uint32_t memory_clock;
 195         uint32_t vddc;
 196         uint32_t vddci;
 197         uint32_t non_local_mem_freq;
 198         uint32_t non_local_mem_width;
 199 };
 200
 201 struct smu_clock_info {
 202         uint32_t min_mem_clk;
 203         uint32_t max_mem_clk;
 204         uint32_t min_eng_clk;
 205         uint32_t max_eng_clk;
 206         uint32_t min_bus_bandwidth;
 207         uint32_t max_bus_bandwidth;
 208 };
 209
 210 struct smu_bios_boot_up_values
 211 {
 212         uint32_t                        revision;
 213         uint32_t                        gfxclk;
 214         uint32_t                        uclk;
 215         uint32_t                        socclk;
 216         uint32_t                        dcefclk;
 217         uint32_t                        eclk;
 218         uint32_t                        vclk;
 219         uint32_t                        dclk;
 220         uint16_t                        vddc;
 221         uint16_t                        vddci;
 222         uint16_t                        mvddc;
 223         uint16_t                        vdd_gfx;
 224         uint8_t                         cooling_id;
 225         uint32_t                        pp_table_id;
 226         uint32_t                        format_revision;
 227         uint32_t                        content_revision;
 228         uint32_t                        fclk;
 229         uint32_t                        lclk;
 230         uint32_t                        firmware_caps;
 231 };
 232
 233 enum smu_table_id
 234 {
 235         SMU_TABLE_PPTABLE = 0,
 236         SMU_TABLE_WATERMARKS,
 237         SMU_TABLE_CUSTOM_DPM,
 238         SMU_TABLE_DPMCLOCKS,
 239         SMU_TABLE_AVFS,
 240         SMU_TABLE_AVFS_PSM_DEBUG,
 241         SMU_TABLE_AVFS_FUSE_OVERRIDE,
 242         SMU_TABLE_PMSTATUSLOG,
 243         SMU_TABLE_SMU_METRICS,
 244         SMU_TABLE_DRIVER_SMU_CONFIG,
 245         SMU_TABLE_ACTIVITY_MONITOR_COEFF,
 246         SMU_TABLE_OVERDRIVE,
 247         SMU_TABLE_I2C_COMMANDS,
 248         SMU_TABLE_PACE,
 249         SMU_TABLE_COUNT,
 250 };
 251
 252 struct smu_table_context
 253 {
 254         void                            *power_play_table;
 255         uint32_t                        power_play_table_size;
 256         void                            *hardcode_pptable;
 257         unsigned long                   metrics_time;
 258         void                            *metrics_table;
 259         void                            *clocks_table;
 260         void                            *watermarks_table;
 261
 262         void                            *max_sustainable_clocks;
 263         struct smu_bios_boot_up_values  boot_values;
 264         void                            *driver_pptable;
 265         struct smu_table                tables[SMU_TABLE_COUNT];
 266         /*
 267          * The driver table is just a staging buffer for
 268          * uploading/downloading content from the SMU.
 269          *
 270          * And the table_id for SMU_MSG_TransferTableSmu2Dram/
 271          * SMU_MSG_TransferTableDram2Smu instructs SMU
 272          * which content driver is interested.
 273          */
 274         struct smu_table                driver_table;
 275         struct smu_table                memory_pool;
 276         struct smu_table                dummy_read_1_table;
 277         uint8_t                         thermal_controller_type;
 278
 279         void                            *overdrive_table;
 280         void                            *boot_overdrive_table;
 281
 282         uint32_t                        gpu_metrics_table_size;
 283         void                            *gpu_metrics_table;
 284 };
 285
 286 struct smu_dpm_context {
 287         uint32_t dpm_context_size;
 288         void *dpm_context;
 289         void *golden_dpm_context;
 290         bool enable_umd_pstate;
 291         enum amd_dpm_forced_level dpm_level;
 292         enum amd_dpm_forced_level saved_dpm_level;
 293         enum amd_dpm_forced_level requested_dpm_level;
 294         struct smu_power_state *dpm_request_power_state;
 295         struct smu_power_state *dpm_current_power_state;
 296         struct mclock_latency_table *mclk_latency_table;
 297 };
 298
 299 struct smu_power_gate {
 300         bool uvd_gated;
 301         bool vce_gated;
 302         atomic_t vcn_gated;
 303         atomic_t jpeg_gated;
 304         struct mutex vcn_gate_lock;
 305         struct mutex jpeg_gate_lock;
 306 };
 307
 308 struct smu_power_context {
 309         void *power_context;
 310         uint32_t power_context_size;
 311         struct smu_power_gate power_gate;
 312 };
 313
 314
 315 #define SMU_FEATURE_MAX (64)
 316 struct smu_feature
 317 {
 318         uint32_t feature_num;
 319         DECLARE_BITMAP(supported, SMU_FEATURE_MAX);
 320         DECLARE_BITMAP(allowed, SMU_FEATURE_MAX);
 321         DECLARE_BITMAP(enabled, SMU_FEATURE_MAX);
 322         struct mutex mutex;
 323 };
 324
 325 struct smu_clocks {
 326         uint32_t engine_clock;
 327         uint32_t memory_clock;
 328         uint32_t bus_bandwidth;
 329         uint32_t engine_clock_in_sr;
 330         uint32_t dcef_clock;
 331         uint32_t dcef_clock_in_sr;
 332 };
 333
 334 #define MAX_REGULAR_DPM_NUM 16
 335 struct mclk_latency_entries {
 336         uint32_t  frequency;
 337         uint32_t  latency;
 338 };
 339 struct mclock_latency_table {
 340         uint32_t  count;
 341         struct mclk_latency_entries  entries[MAX_REGULAR_DPM_NUM];
 342 };
 343
 344 enum smu_reset_mode
 345 {
 346     SMU_RESET_MODE_0,
 347     SMU_RESET_MODE_1,
 348     SMU_RESET_MODE_2,
 349 };
 350
 351 enum smu_baco_state
 352 {
 353         SMU_BACO_STATE_ENTER = 0,
 354         SMU_BACO_STATE_EXIT,
 355 };
 356
 357 struct smu_baco_context
 358 {
 359         struct mutex mutex;
 360         uint32_t state;
 361         bool platform_support;
 362 };
 363
 364 struct pstates_clk_freq {
 365         uint32_t                        min;
 366         uint32_t                        standard;
 367         uint32_t                        peak;
 368 };
 369
 370 struct smu_umd_pstate_table {
 371         struct pstates_clk_freq         gfxclk_pstate;
 372         struct pstates_clk_freq         socclk_pstate;
 373         struct pstates_clk_freq         uclk_pstate;
 374         struct pstates_clk_freq         vclk_pstate;
 375         struct pstates_clk_freq         dclk_pstate;
 376 };
 377
 378 struct cmn2asic_msg_mapping {
 379         int     valid_mapping;
 380         int     map_to;
 381         int     valid_in_vf;
 382 };
 383
 384 struct cmn2asic_mapping {
 385         int     valid_mapping;
 386         int     map_to;
 387 };
 388
 389 #define WORKLOAD_POLICY_MAX 7
 390 struct smu_context
 391 {
 392         struct amdgpu_device            *adev;
 393         struct amdgpu_irq_src           irq_source;
 394
 395         const struct pptable_funcs      *ppt_funcs;
 396         const struct cmn2asic_msg_mapping       *message_map;
 397         const struct cmn2asic_mapping   *clock_map;
 398         const struct cmn2asic_mapping   *feature_map;
 399         const struct cmn2asic_mapping   *table_map;
 400         const struct cmn2asic_mapping   *pwr_src_map;
 401         const struct cmn2asic_mapping   *workload_map;
 402         struct mutex                    mutex;
 403         struct mutex                    sensor_lock;
 404         struct mutex                    metrics_lock;
 405         struct mutex                    message_lock;
 406         uint64_t pool_size;
 407
 408         struct smu_table_context        smu_table;
 409         struct smu_dpm_context          smu_dpm;
 410         struct smu_power_context        smu_power;
 411         struct smu_feature              smu_feature;
 412         struct amd_pp_display_configuration  *display_config;
 413         struct smu_baco_context         smu_baco;
 414         struct smu_temperature_range    thermal_range;
 415         void *od_settings;
 416 #if defined(CONFIG_DEBUG_FS)
 417         struct dentry                   *debugfs_sclk;
 418 #endif
 419
 420         struct smu_umd_pstate_table     pstate_table;
 421         uint32_t pstate_sclk;
 422         uint32_t pstate_mclk;
 423
 424         bool od_enabled;
 425         uint32_t current_power_limit;
 426         uint32_t max_power_limit;
 427
 428         /* soft pptable */
 429         uint32_t ppt_offset_bytes;
 430         uint32_t ppt_size_bytes;
 431         uint8_t  *ppt_start_addr;
 432
 433         bool support_power_containment;
 434         bool disable_watermark;
 435
 436 #define WATERMARKS_EXIST        (1 << 0)
 437 #define WATERMARKS_LOADED       (1 << 1)
 438         uint32_t watermarks_bitmap;
 439         uint32_t hard_min_uclk_req_from_dal;
 440         bool disable_uclk_switch;
 441
 442         uint32_t workload_mask;
 443         uint32_t workload_prority[WORKLOAD_POLICY_MAX];
 444         uint32_t workload_setting[WORKLOAD_POLICY_MAX];
 445         uint32_t power_profile_mode;
 446         uint32_t default_power_profile_mode;
 447         bool pm_enabled;
 448         bool is_apu;
 449
 450         uint32_t smc_driver_if_version;
 451         uint32_t smc_fw_if_version;
 452         uint32_t smc_fw_version;
 453
 454         bool uploading_custom_pp_table;
 455         bool dc_controlled_by_gpio;
 456
 457         struct work_struct throttling_logging_work;
 458         atomic64_t throttle_int_counter;
 459         struct work_struct interrupt_work;
 460
 461         unsigned fan_max_rpm;
 462         unsigned manual_fan_speed_rpm;
 463
 464         uint32_t gfx_default_hard_min_freq;
 465         uint32_t gfx_default_soft_max_freq;
 466         uint32_t gfx_actual_hard_min_freq;
 467         uint32_t gfx_actual_soft_max_freq;
 468 };
 469
 470 struct i2c_adapter;
 471
 472 struct pptable_funcs {
 473         int (*run_btc)(struct smu_context *smu);
 474         int (*get_allowed_feature_mask)(struct smu_context *smu, uint32_t *feature_mask, uint32_t num);
 475         enum amd_pm_state_type (*get_current_power_state)(struct smu_context *smu);
 476         int (*set_default_dpm_table)(struct smu_context *smu);
 477         int (*set_power_state)(struct smu_context *smu);
 478         int (*populate_umd_state_clk)(struct smu_context *smu);
 479         int (*print_clk_levels)(struct smu_context *smu, enum smu_clk_type clk_type, char *buf);
 480         int (*force_clk_levels)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t mask);
 481         int (*od_edit_dpm_table)(struct smu_context *smu,
 482                                  enum PP_OD_DPM_TABLE_COMMAND type,
 483                                  long *input, uint32_t size);
 484         int (*get_clock_by_type_with_latency)(struct smu_context *smu,
 485                                               enum smu_clk_type clk_type,
 486                                               struct
 487                                               pp_clock_levels_with_latency
 488                                               *clocks);
 489         int (*get_power_profile_mode)(struct smu_context *smu, char *buf);
 490         int (*set_power_profile_mode)(struct smu_context *smu, long *input, uint32_t size);
 491         int (*dpm_set_vcn_enable)(struct smu_context *smu, bool enable);
 492         int (*dpm_set_jpeg_enable)(struct smu_context *smu, bool enable);
 493         int (*read_sensor)(struct smu_context *smu, enum amd_pp_sensors sensor,
 494                            void *data, uint32_t *size);
 495         int (*pre_display_config_changed)(struct smu_context *smu);
 496         int (*display_config_changed)(struct smu_context *smu);
 497         int (*apply_clocks_adjust_rules)(struct smu_context *smu);
 498         int (*notify_smc_display_config)(struct smu_context *smu);
 499         bool (*is_dpm_running)(struct smu_context *smu);
 500         int (*get_fan_speed_rpm)(struct smu_context *smu, uint32_t *speed);
 501         int (*set_watermarks_table)(struct smu_context *smu,
 502                                     struct pp_smu_wm_range_sets *clock_ranges);
 503         int (*get_thermal_temperature_range)(struct smu_context *smu, struct smu_temperature_range *range);
 504         int (*get_uclk_dpm_states)(struct smu_context *smu, uint32_t *clocks_in_khz, uint32_t *num_states);
 505         int (*set_default_od_settings)(struct smu_context *smu);
 506         int (*set_performance_level)(struct smu_context *smu, enum amd_dpm_forced_level level);
 507         int (*display_disable_memory_clock_switch)(struct smu_context *smu, bool disable_memory_clock_switch);
 508         void (*dump_pptable)(struct smu_context *smu);
 509         int (*get_power_limit)(struct smu_context *smu);
 510         int (*set_df_cstate)(struct smu_context *smu, enum pp_df_cstate state);
 511         int (*allow_xgmi_power_down)(struct smu_context *smu, bool en);
 512         int (*update_pcie_parameters)(struct smu_context *smu, uint32_t pcie_gen_cap, uint32_t pcie_width_cap);
 513         int (*i2c_init)(struct smu_context *smu, struct i2c_adapter *control);
 514         void (*i2c_fini)(struct smu_context *smu, struct i2c_adapter *control);
 515         void (*get_unique_id)(struct smu_context *smu);
 516         int (*get_dpm_clock_table)(struct smu_context *smu, struct dpm_clocks *clock_table);
 517         int (*init_microcode)(struct smu_context *smu);
 518         int (*load_microcode)(struct smu_context *smu);
 519         void (*fini_microcode)(struct smu_context *smu);
 520         int (*init_smc_tables)(struct smu_context *smu);
 521         int (*fini_smc_tables)(struct smu_context *smu);
 522         int (*init_power)(struct smu_context *smu);
 523         int (*fini_power)(struct smu_context *smu);
 524         int (*check_fw_status)(struct smu_context *smu);
 525         int (*setup_pptable)(struct smu_context *smu);
 526         int (*get_vbios_bootup_values)(struct smu_context *smu);
 527         int (*check_fw_version)(struct smu_context *smu);
 528         int (*powergate_sdma)(struct smu_context *smu, bool gate);
 529         int (*set_gfx_cgpg)(struct smu_context *smu, bool enable);
 530         int (*write_pptable)(struct smu_context *smu);
 531         int (*set_driver_table_location)(struct smu_context *smu);
 532         int (*set_tool_table_location)(struct smu_context *smu);
 533         int (*notify_memory_pool_location)(struct smu_context *smu);
 534         int (*system_features_control)(struct smu_context *smu, bool en);
 535         int (*send_smc_msg_with_param)(struct smu_context *smu,
 536                                        enum smu_message_type msg, uint32_t param, uint32_t *read_arg);
 537         int (*send_smc_msg)(struct smu_context *smu,
 538                             enum smu_message_type msg,
 539                             uint32_t *read_arg);
 540         int (*init_display_count)(struct smu_context *smu, uint32_t count);
 541         int (*set_allowed_mask)(struct smu_context *smu);
 542         int (*get_enabled_mask)(struct smu_context *smu, uint32_t *feature_mask, uint32_t num);
 543         int (*feature_is_enabled)(struct smu_context *smu, enum smu_feature_mask mask);
 544         int (*disable_all_features_with_exception)(struct smu_context *smu, enum smu_feature_mask mask);
 545         int (*notify_display_change)(struct smu_context *smu);
 546         int (*set_power_limit)(struct smu_context *smu, uint32_t n);
 547         int (*init_max_sustainable_clocks)(struct smu_context *smu);
 548         int (*enable_thermal_alert)(struct smu_context *smu);
 549         int (*disable_thermal_alert)(struct smu_context *smu);
 550         int (*set_min_dcef_deep_sleep)(struct smu_context *smu, uint32_t clk);
 551         int (*display_clock_voltage_request)(struct smu_context *smu, struct
 552                                              pp_display_clock_request
 553                                              *clock_req);
 554         uint32_t (*get_fan_control_mode)(struct smu_context *smu);
 555         int (*set_fan_control_mode)(struct smu_context *smu, uint32_t mode);
 556         int (*set_fan_speed_rpm)(struct smu_context *smu, uint32_t speed);
 557         int (*set_xgmi_pstate)(struct smu_context *smu, uint32_t pstate);
 558         int (*gfx_off_control)(struct smu_context *smu, bool enable);
 559         uint32_t (*get_gfx_off_status)(struct smu_context *smu);
 560         int (*register_irq_handler)(struct smu_context *smu);
 561         int (*set_azalia_d3_pme)(struct smu_context *smu);
 562         int (*get_max_sustainable_clocks_by_dc)(struct smu_context *smu, struct pp_smu_nv_clock_table *max_clocks);
 563         bool (*baco_is_support)(struct smu_context *smu);
 564         enum smu_baco_state (*baco_get_state)(struct smu_context *smu);
 565         int (*baco_set_state)(struct smu_context *smu, enum smu_baco_state state);
 566         int (*baco_enter)(struct smu_context *smu);
 567         int (*baco_exit)(struct smu_context *smu);
 568         bool (*mode1_reset_is_support)(struct smu_context *smu);
 569         int (*mode1_reset)(struct smu_context *smu);
 570         int (*mode2_reset)(struct smu_context *smu);
 571         int (*get_dpm_ultimate_freq)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t *min, uint32_t *max);
 572         int (*set_soft_freq_limited_range)(struct smu_context *smu, enum smu_clk_type clk_type, uint32_t min, uint32_t max);
 573         int (*set_power_source)(struct smu_context *smu, enum smu_power_src_type power_src);
 574         void (*log_thermal_throttling_event)(struct smu_context *smu);
 575         size_t (*get_pp_feature_mask)(struct smu_context *smu, char *buf);
 576         int (*set_pp_feature_mask)(struct smu_context *smu, uint64_t new_mask);
 577         ssize_t (*get_gpu_metrics)(struct smu_context *smu, void **table);
 578         int (*enable_mgpu_fan_boost)(struct smu_context *smu);
 579         int (*gfx_ulv_control)(struct smu_context *smu, bool enablement);
 580         int (*deep_sleep_control)(struct smu_context *smu, bool enablement);
 581         int (*get_fan_parameters)(struct smu_context *smu);
 582         int (*post_init)(struct smu_context *smu);
 583         void (*interrupt_work)(struct smu_context *smu);
 584         int (*gpo_control)(struct smu_context *smu, bool enablement);
 585         int (*gfx_state_change_set)(struct smu_context *smu, uint32_t state);
 586         int (*set_fine_grain_gfx_freq_parameters)(struct smu_context *smu);
 587 };
 588
 589 typedef enum {
 590         METRICS_CURR_GFXCLK,
 591         METRICS_CURR_SOCCLK,
 592         METRICS_CURR_UCLK,
 593         METRICS_CURR_VCLK,
 594         METRICS_CURR_VCLK1,
 595         METRICS_CURR_DCLK,
 596         METRICS_CURR_DCLK1,
 597         METRICS_CURR_FCLK,
 598         METRICS_CURR_DCEFCLK,
 599         METRICS_AVERAGE_GFXCLK,
 600         METRICS_AVERAGE_SOCCLK,
 601         METRICS_AVERAGE_FCLK,
 602         METRICS_AVERAGE_UCLK,
 603         METRICS_AVERAGE_VCLK,
 604         METRICS_AVERAGE_DCLK,
 605         METRICS_AVERAGE_GFXACTIVITY,
 606         METRICS_AVERAGE_MEMACTIVITY,
 607         METRICS_AVERAGE_VCNACTIVITY,
 608         METRICS_AVERAGE_SOCKETPOWER,
 609         METRICS_TEMPERATURE_EDGE,
 610         METRICS_TEMPERATURE_HOTSPOT,
 611         METRICS_TEMPERATURE_MEM,
 612         METRICS_TEMPERATURE_VRGFX,
 613         METRICS_TEMPERATURE_VRSOC,
 614         METRICS_TEMPERATURE_VRMEM,
 615         METRICS_THROTTLER_STATUS,
 616         METRICS_CURR_FANSPEED,
 617         METRICS_VOLTAGE_VDDSOC,
 618         METRICS_VOLTAGE_VDDGFX,
 619 } MetricsMember_t;
 620
 621 enum smu_cmn2asic_mapping_type {
 622         CMN2ASIC_MAPPING_MSG,
 623         CMN2ASIC_MAPPING_CLK,
 624         CMN2ASIC_MAPPING_FEATURE,
 625         CMN2ASIC_MAPPING_TABLE,
 626         CMN2ASIC_MAPPING_PWR,
 627         CMN2ASIC_MAPPING_WORKLOAD,
 628 };
 629
 630 #define MSG_MAP(msg, index, valid_in_vf) \
 631         [SMU_MSG_##msg] = {1, (index), (valid_in_vf)}
 632
 633 #define CLK_MAP(clk, index) \
 634         [SMU_##clk] = {1, (index)}
 635
 636 #define FEA_MAP(fea) \
 637         [SMU_FEATURE_##fea##_BIT] = {1, FEATURE_##fea##_BIT}
 638
 639 #define TAB_MAP(tab) \
 640         [SMU_TABLE_##tab] = {1, TABLE_##tab}
 641
 642 #define TAB_MAP_VALID(tab) \
 643         [SMU_TABLE_##tab] = {1, TABLE_##tab}
 644
 645 #define TAB_MAP_INVALID(tab) \
 646         [SMU_TABLE_##tab] = {0, TABLE_##tab}
 647
 648 #define PWR_MAP(tab) \
 649         [SMU_POWER_SOURCE_##tab] = {1, POWER_SOURCE_##tab}
 650
 651 #define WORKLOAD_MAP(profile, workload) \
 652         [profile] = {1, (workload)}
 653
 654 #if !defined(SWSMU_CODE_LAYER_L2) && !defined(SWSMU_CODE_LAYER_L3) && !defined(SWSMU_CODE_LAYER_L4)
 655 int smu_load_microcode(struct smu_context *smu);
 656
 657 int smu_check_fw_status(struct smu_context *smu);
 658
 659 int smu_set_gfx_cgpg(struct smu_context *smu, bool enabled);
 660
 661 int smu_set_fan_speed_rpm(struct smu_context *smu, uint32_t speed);
 662
 663 int smu_get_power_limit(struct smu_context *smu,
 664                         uint32_t *limit,
 665                         bool max_setting);
 666
 667 int smu_set_power_limit(struct smu_context *smu, uint32_t limit);
 668 int smu_print_clk_levels(struct smu_context *smu, enum smu_clk_type clk_type, char *buf);
 669
 670 int smu_od_edit_dpm_table(struct smu_context *smu,
 671                           enum PP_OD_DPM_TABLE_COMMAND type,
 672                           long *input, uint32_t size);
 673
 674 int smu_read_sensor(struct smu_context *smu,
 675                     enum amd_pp_sensors sensor,
 676                     void *data, uint32_t *size);
 677 int smu_get_power_profile_mode(struct smu_context *smu, char *buf);
 678
 679 int smu_set_power_profile_mode(struct smu_context *smu,
 680                                long *param,
 681                                uint32_t param_size,
 682                                bool lock_needed);
 683 int smu_get_fan_control_mode(struct smu_context *smu);
 684 int smu_set_fan_control_mode(struct smu_context *smu, int value);
 685 int smu_get_fan_speed_percent(struct smu_context *smu, uint32_t *speed);
 686 int smu_set_fan_speed_percent(struct smu_context *smu, uint32_t speed);
 687 int smu_get_fan_speed_rpm(struct smu_context *smu, uint32_t *speed);
 688
 689 int smu_set_deep_sleep_dcefclk(struct smu_context *smu, int clk);
 690
 691 int smu_get_clock_by_type_with_latency(struct smu_context *smu,
 692                                        enum smu_clk_type clk_type,
 693                                        struct pp_clock_levels_with_latency *clocks);
 694
 695 int smu_display_clock_voltage_request(struct smu_context *smu,
 696                                       struct pp_display_clock_request *clock_req);
 697 int smu_display_disable_memory_clock_switch(struct smu_context *smu, bool disable_memory_clock_switch);
 698
 699 int smu_set_xgmi_pstate(struct smu_context *smu,
 700                         uint32_t pstate);
 701
 702 int smu_set_azalia_d3_pme(struct smu_context *smu);
 703
 704 bool smu_baco_is_support(struct smu_context *smu);
 705
 706 int smu_baco_get_state(struct smu_context *smu, enum smu_baco_state *state);
 707
 708 int smu_baco_enter(struct smu_context *smu);
 709 int smu_baco_exit(struct smu_context *smu);
 710
 711 bool smu_mode1_reset_is_support(struct smu_context *smu);
 712 int smu_mode1_reset(struct smu_context *smu);
 713 int smu_mode2_reset(struct smu_context *smu);
 714
 715 extern const struct amd_ip_funcs smu_ip_funcs;
 716
 717 extern const struct amdgpu_ip_block_version smu_v11_0_ip_block;
 718 extern const struct amdgpu_ip_block_version smu_v12_0_ip_block;
 719
 720 bool is_support_sw_smu(struct amdgpu_device *adev);
 721 int smu_reset(struct smu_context *smu);
 722 int smu_sys_get_pp_table(struct smu_context *smu, void **table);
 723 int smu_sys_set_pp_table(struct smu_context *smu,  void *buf, size_t size);
 724 int smu_get_power_num_states(struct smu_context *smu, struct pp_states_info *state_info);
 725 enum amd_pm_state_type smu_get_current_power_state(struct smu_context *smu);
 726 int smu_write_watermarks_table(struct smu_context *smu);
 727 int smu_set_watermarks_for_clock_ranges(
 728                 struct smu_context *smu,
 729                 struct pp_smu_wm_range_sets *clock_ranges);
 730
 731 /* smu to display interface */
 732 extern int smu_display_configuration_change(struct smu_context *smu, const
 733                                             struct amd_pp_display_configuration
 734                                             *display_config);
 735 extern int smu_dpm_set_power_gate(struct smu_context *smu,uint32_t block_type, bool gate);
 736 extern int smu_handle_task(struct smu_context *smu,
 737                            enum amd_dpm_forced_level level,
 738                            enum amd_pp_task task_id,
 739                            bool lock_needed);
 740 int smu_switch_power_profile(struct smu_context *smu,
 741                              enum PP_SMC_POWER_PROFILE type,
 742                              bool en);
 743 int smu_get_dpm_freq_range(struct smu_context *smu, enum smu_clk_type clk_type,
 744                            uint32_t *min, uint32_t *max);
 745 int smu_set_soft_freq_range(struct smu_context *smu, enum smu_clk_type clk_type,
 746                             uint32_t min, uint32_t max);
 747 enum amd_dpm_forced_level smu_get_performance_level(struct smu_context *smu);
 748 int smu_force_performance_level(struct smu_context *smu, enum amd_dpm_forced_level level);
 749 int smu_set_display_count(struct smu_context *smu, uint32_t count);
 750 int smu_set_ac_dc(struct smu_context *smu);
 751 size_t smu_sys_get_pp_feature_mask(struct smu_context *smu, char *buf);
 752 int smu_sys_set_pp_feature_mask(struct smu_context *smu, uint64_t new_mask);
 753 int smu_force_clk_levels(struct smu_context *smu,
 754                          enum smu_clk_type clk_type,
 755                          uint32_t mask);
 756 int smu_set_mp1_state(struct smu_context *smu,
 757                       enum pp_mp1_state mp1_state);
 758 int smu_set_df_cstate(struct smu_context *smu,
 759                       enum pp_df_cstate state);
 760 int smu_allow_xgmi_power_down(struct smu_context *smu, bool en);
 761
 762 int smu_get_max_sustainable_clocks_by_dc(struct smu_context *smu,
 763                                          struct pp_smu_nv_clock_table *max_clocks);
 764
 765 int smu_get_uclk_dpm_states(struct smu_context *smu,
 766                             unsigned int *clock_values_in_khz,
 767                             unsigned int *num_states);
 768
 769 int smu_get_dpm_clock_table(struct smu_context *smu,
 770                             struct dpm_clocks *clock_table);
 771
 772 int smu_get_status_gfxoff(struct amdgpu_device *adev, uint32_t *value);
 773
 774 ssize_t smu_sys_get_gpu_metrics(struct smu_context *smu, void **table);
 775
 776 int smu_enable_mgpu_fan_boost(struct smu_context *smu);
 777 int smu_gfx_state_change_set(struct smu_context *smu, uint32_t state);
 778
 779 #endif
 780 #endif