drivers/char/synclink.c

   1 /*
   2  * linux/drivers/char/synclink.c
   3  *
   4  * $Id: synclink.c,v 4.38 2005/11/07 16:30:34 paulkf Exp $
   5  *
   6  * Device driver for Microgate SyncLink ISA and PCI
   7  * high speed multiprotocol serial adapters.
   8  *
   9  * written by Paul Fulghum for Microgate Corporation
  10  * paulkf@microgate.com
  11  *
  12  * Microgate and SyncLink are trademarks of Microgate Corporation
  13  *
  14  * Derived from serial.c written by Theodore Ts'o and Linus Torvalds
  15  *
  16  * Original release 01/11/99
  17  *
  18  * This code is released under the GNU General Public License (GPL)
  19  *
  20  * This driver is primarily intended for use in synchronous
  21  * HDLC mode. Asynchronous mode is also provided.
  22  *
  23  * When operating in synchronous mode, each call to mgsl_write()
  24  * contains exactly one complete HDLC frame. Calling mgsl_put_char
  25  * will start assembling an HDLC frame that will not be sent until
  26  * mgsl_flush_chars or mgsl_write is called.
  27  *
  28  * Synchronous receive data is reported as complete frames. To accomplish
  29  * this, the TTY flip buffer is bypassed (too small to hold largest
  30  * frame and may fragment frames) and the line discipline
  31  * receive entry point is called directly.
  32  *
  33  * This driver has been tested with a slightly modified ppp.c driver
  34  * for synchronous PPP.
  35  *
  36  * 2000/02/16
  37  * Added interface for syncppp.c driver (an alternate synchronous PPP
  38  * implementation that also supports Cisco HDLC). Each device instance
  39  * registers as a tty device AND a network device (if dosyncppp option
  40  * is set for the device). The functionality is determined by which
  41  * device interface is opened.
  42  *
  43  * THIS SOFTWARE IS PROVIDED ``AS IS'' AND ANY EXPRESS OR IMPLIED
  44  * WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES
  45  * OF MERCHANTABILITY AND FITNESS FOR A PARTICULAR PURPOSE ARE
  46  * DISCLAIMED.  IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR ANY DIRECT,
  47  * INDIRECT, INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES
  48  * (INCLUDING, BUT NOT LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR
  49  * SERVICES; LOSS OF USE, DATA, OR PROFITS; OR BUSINESS INTERRUPTION)
  50  * HOWEVER CAUSED AND ON ANY THEORY OF LIABILITY, WHETHER IN CONTRACT,
  51  * STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE)
  52  * ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED
  53  * OF THE POSSIBILITY OF SUCH DAMAGE.
  54  */
  55
  56 #if defined(__i386__)
  57 #  define BREAKPOINT() asm("   int $3");
  58 #else
  59 #  define BREAKPOINT() { }
  60 #endif
  61
  62 #define MAX_ISA_DEVICES 10
  63 #define MAX_PCI_DEVICES 10
  64 #define MAX_TOTAL_DEVICES 20
  65
  66 #include <linux/module.h>
  67 #include <linux/errno.h>
  68 #include <linux/signal.h>
  69 #include <linux/sched.h>
  70 #include <linux/timer.h>
  71 #include <linux/interrupt.h>
  72 #include <linux/pci.h>
  73 #include <linux/tty.h>
  74 #include <linux/tty_flip.h>
  75 #include <linux/serial.h>
  76 #include <linux/major.h>
  77 #include <linux/string.h>
  78 #include <linux/fcntl.h>
  79 #include <linux/ptrace.h>
  80 #include <linux/ioport.h>
  81 #include <linux/mm.h>
  82 #include <linux/slab.h>
  83 #include <linux/delay.h>
  84 #include <linux/netdevice.h>
  85 #include <linux/vmalloc.h>
  86 #include <linux/init.h>
  87 #include <linux/ioctl.h>
  88 #include <linux/synclink.h>
  89
  90 #include <asm/system.h>
  91 #include <asm/io.h>
  92 #include <asm/irq.h>
  93 #include <asm/dma.h>
  94 #include <linux/bitops.h>
  95 #include <asm/types.h>
  96 #include <linux/termios.h>
  97 #include <linux/workqueue.h>
  98 #include <linux/hdlc.h>
  99 #include <linux/dma-mapping.h>
 100
 101 #if defined(CONFIG_HDLC) || (defined(CONFIG_HDLC_MODULE) && defined(CONFIG_SYNCLINK_MODULE))
 102 #define SYNCLINK_GENERIC_HDLC 1
 103 #else
 104 #define SYNCLINK_GENERIC_HDLC 0
 105 #endif
 106
 107 #define GET_USER(error,value,addr) error = get_user(value,addr)
 108 #define COPY_FROM_USER(error,dest,src,size) error = copy_from_user(dest,src,size) ? -EFAULT : 0
 109 #define PUT_USER(error,value,addr) error = put_user(value,addr)
 110 #define COPY_TO_USER(error,dest,src,size) error = copy_to_user(dest,src,size) ? -EFAULT : 0
 111
 112 #include <asm/uaccess.h>
 113
 114 #define RCLRVALUE 0xffff
 115
 116 static MGSL_PARAMS default_params = {
 117         MGSL_MODE_HDLC,                 /* unsigned long mode */
 118         0,                              /* unsigned char loopback; */
 119         HDLC_FLAG_UNDERRUN_ABORT15,     /* unsigned short flags; */
 120         HDLC_ENCODING_NRZI_SPACE,       /* unsigned char encoding; */
 121         0,                              /* unsigned long clock_speed; */
 122         0xff,                           /* unsigned char addr_filter; */
 123         HDLC_CRC_16_CCITT,              /* unsigned short crc_type; */
 124         HDLC_PREAMBLE_LENGTH_8BITS,     /* unsigned char preamble_length; */
 125         HDLC_PREAMBLE_PATTERN_NONE,     /* unsigned char preamble; */
 126         9600,                           /* unsigned long data_rate; */
 127         8,                              /* unsigned char data_bits; */
 128         1,                              /* unsigned char stop_bits; */
 129         ASYNC_PARITY_NONE               /* unsigned char parity; */
 130 };
 131
 132 #define SHARED_MEM_ADDRESS_SIZE 0x40000
 133 #define BUFFERLISTSIZE 4096
 134 #define DMABUFFERSIZE 4096
 135 #define MAXRXFRAMES 7
 136
 137 typedef struct _DMABUFFERENTRY
 138 {
 139         u32 phys_addr;  /* 32-bit flat physical address of data buffer */
 140         volatile u16 count;     /* buffer size/data count */
 141         volatile u16 status;    /* Control/status field */
 142         volatile u16 rcc;       /* character count field */
 143         u16 reserved;   /* padding required by 16C32 */
 144         u32 link;       /* 32-bit flat link to next buffer entry */
 145         char *virt_addr;        /* virtual address of data buffer */
 146         u32 phys_entry; /* physical address of this buffer entry */
 147         dma_addr_t dma_addr;
 148 } DMABUFFERENTRY, *DMAPBUFFERENTRY;
 149
 150 /* The queue of BH actions to be performed */
 151
 152 #define BH_RECEIVE  1
 153 #define BH_TRANSMIT 2
 154 #define BH_STATUS   4
 155
 156 #define IO_PIN_SHUTDOWN_LIMIT 100
 157
 158 struct  _input_signal_events {
 159         int     ri_up;
 160         int     ri_down;
 161         int     dsr_up;
 162         int     dsr_down;
 163         int     dcd_up;
 164         int     dcd_down;
 165         int     cts_up;
 166         int     cts_down;
 167 };
 168
 169 /* transmit holding buffer definitions*/
 170 #define MAX_TX_HOLDING_BUFFERS 5
 171 struct tx_holding_buffer {
 172         int     buffer_size;
 173         unsigned char * buffer;
 174 };
 175
 176
 177 /*
 178  * Device instance data structure
 179  */
 180
 181 struct mgsl_struct {
 182         int                     magic;
 183         struct tty_port         port;
 184         int                     line;
 185         int                     hw_version;
 186
 187         struct mgsl_icount      icount;
 188
 189         int                     timeout;
 190         int                     x_char;         /* xon/xoff character */
 191         u16                     read_status_mask;
 192         u16                     ignore_status_mask;
 193         unsigned char           *xmit_buf;
 194         int                     xmit_head;
 195         int                     xmit_tail;
 196         int                     xmit_cnt;
 197
 198         wait_queue_head_t       status_event_wait_q;
 199         wait_queue_head_t       event_wait_q;
 200         struct timer_list       tx_timer;       /* HDLC transmit timeout timer */
 201         struct mgsl_struct      *next_device;   /* device list link */
 202
 203         spinlock_t irq_spinlock;                /* spinlock for synchronizing with ISR */
 204         struct work_struct task;                /* task structure for scheduling bh */
 205
 206         u32 EventMask;                  /* event trigger mask */
 207         u32 RecordedEvents;             /* pending events */
 208
 209         u32 max_frame_size;             /* as set by device config */
 210
 211         u32 pending_bh;
 212
 213         bool bh_running;                /* Protection from multiple */
 214         int isr_overflow;
 215         bool bh_requested;
 216
 217         int dcd_chkcount;               /* check counts to prevent */
 218         int cts_chkcount;               /* too many IRQs if a signal */
 219         int dsr_chkcount;               /* is floating */
 220         int ri_chkcount;
 221
 222         char *buffer_list;              /* virtual address of Rx & Tx buffer lists */
 223         u32 buffer_list_phys;
 224         dma_addr_t buffer_list_dma_addr;
 225
 226         unsigned int rx_buffer_count;   /* count of total allocated Rx buffers */
 227         DMABUFFERENTRY *rx_buffer_list; /* list of receive buffer entries */
 228         unsigned int current_rx_buffer;
 229
 230         int num_tx_dma_buffers;         /* number of tx dma frames required */
 231         int tx_dma_buffers_used;
 232         unsigned int tx_buffer_count;   /* count of total allocated Tx buffers */
 233         DMABUFFERENTRY *tx_buffer_list; /* list of transmit buffer entries */
 234         int start_tx_dma_buffer;        /* tx dma buffer to start tx dma operation */
 235         int current_tx_buffer;          /* next tx dma buffer to be loaded */
 236
 237         unsigned char *intermediate_rxbuffer;
 238
 239         int num_tx_holding_buffers;     /* number of tx holding buffer allocated */
 240         int get_tx_holding_index;       /* next tx holding buffer for adapter to load */
 241         int put_tx_holding_index;       /* next tx holding buffer to store user request */
 242         int tx_holding_count;           /* number of tx holding buffers waiting */
 243         struct tx_holding_buffer tx_holding_buffers[MAX_TX_HOLDING_BUFFERS];
 244
 245         bool rx_enabled;
 246         bool rx_overflow;
 247         bool rx_rcc_underrun;
 248
 249         bool tx_enabled;
 250         bool tx_active;
 251         u32 idle_mode;
 252
 253         u16 cmr_value;
 254         u16 tcsr_value;
 255
 256         char device_name[25];           /* device instance name */
 257
 258         unsigned int bus_type;  /* expansion bus type (ISA,EISA,PCI) */
 259         unsigned char bus;              /* expansion bus number (zero based) */
 260         unsigned char function;         /* PCI device number */
 261
 262         unsigned int io_base;           /* base I/O address of adapter */
 263         unsigned int io_addr_size;      /* size of the I/O address range */
 264         bool io_addr_requested;         /* true if I/O address requested */
 265
 266         unsigned int irq_level;         /* interrupt level */
 267         unsigned long irq_flags;
 268         bool irq_requested;             /* true if IRQ requested */
 269
 270         unsigned int dma_level;         /* DMA channel */
 271         bool dma_requested;             /* true if dma channel requested */
 272
 273         u16 mbre_bit;
 274         u16 loopback_bits;
 275         u16 usc_idle_mode;
 276
 277         MGSL_PARAMS params;             /* communications parameters */
 278
 279         unsigned char serial_signals;   /* current serial signal states */
 280
 281         bool irq_occurred;              /* for diagnostics use */
 282         unsigned int init_error;        /* Initialization startup error                 (DIAGS) */
 283         int     fDiagnosticsmode;       /* Driver in Diagnostic mode?                   (DIAGS) */
 284
 285         u32 last_mem_alloc;
 286         unsigned char* memory_base;     /* shared memory address (PCI only) */
 287         u32 phys_memory_base;
 288         bool shared_mem_requested;
 289
 290         unsigned char* lcr_base;        /* local config registers (PCI only) */
 291         u32 phys_lcr_base;
 292         u32 lcr_offset;
 293         bool lcr_mem_requested;
 294
 295         u32 misc_ctrl_value;
 296         char flag_buf[MAX_ASYNC_BUFFER_SIZE];
 297         char char_buf[MAX_ASYNC_BUFFER_SIZE];
 298         bool drop_rts_on_tx_done;
 299
 300         bool loopmode_insert_requested;
 301         bool loopmode_send_done_requested;
 302
 303         struct  _input_signal_events    input_signal_events;
 304
 305         /* generic HDLC device parts */
 306         int netcount;
 307         int dosyncppp;
 308         spinlock_t netlock;
 309
 310 #if SYNCLINK_GENERIC_HDLC
 311         struct net_device *netdev;
 312 #endif
 313 };
 314
 315 #define MGSL_MAGIC 0x5401
 316
 317 /*
 318  * The size of the serial xmit buffer is 1 page, or 4096 bytes
 319  */
 320 #ifndef SERIAL_XMIT_SIZE
 321 #define SERIAL_XMIT_SIZE 4096
 322 #endif
 323
 324 /*
 325  * These macros define the offsets used in calculating the
 326  * I/O address of the specified USC registers.
 327  */
 328
 329
 330 #define DCPIN 2         /* Bit 1 of I/O address */
 331 #define SDPIN 4         /* Bit 2 of I/O address */
 332
 333 #define DCAR 0          /* DMA command/address register */
 334 #define CCAR SDPIN              /* channel command/address register */
 335 #define DATAREG DCPIN + SDPIN   /* serial data register */
 336 #define MSBONLY 0x41
 337 #define LSBONLY 0x40
 338
 339 /*
 340  * These macros define the register address (ordinal number)
 341  * used for writing address/value pairs to the USC.
 342  */
 343
 344 #define CMR     0x02    /* Channel mode Register */
 345 #define CCSR    0x04    /* Channel Command/status Register */
 346 #define CCR     0x06    /* Channel Control Register */
 347 #define PSR     0x08    /* Port status Register */
 348 #define PCR     0x0a    /* Port Control Register */
 349 #define TMDR    0x0c    /* Test mode Data Register */
 350 #define TMCR    0x0e    /* Test mode Control Register */
 351 #define CMCR    0x10    /* Clock mode Control Register */
 352 #define HCR     0x12    /* Hardware Configuration Register */
 353 #define IVR     0x14    /* Interrupt Vector Register */
 354 #define IOCR    0x16    /* Input/Output Control Register */
 355 #define ICR     0x18    /* Interrupt Control Register */
 356 #define DCCR    0x1a    /* Daisy Chain Control Register */
 357 #define MISR    0x1c    /* Misc Interrupt status Register */
 358 #define SICR    0x1e    /* status Interrupt Control Register */
 359 #define RDR     0x20    /* Receive Data Register */
 360 #define RMR     0x22    /* Receive mode Register */
 361 #define RCSR    0x24    /* Receive Command/status Register */
 362 #define RICR    0x26    /* Receive Interrupt Control Register */
 363 #define RSR     0x28    /* Receive Sync Register */
 364 #define RCLR    0x2a    /* Receive count Limit Register */
 365 #define RCCR    0x2c    /* Receive Character count Register */
 366 #define TC0R    0x2e    /* Time Constant 0 Register */
 367 #define TDR     0x30    /* Transmit Data Register */
 368 #define TMR     0x32    /* Transmit mode Register */
 369 #define TCSR    0x34    /* Transmit Command/status Register */
 370 #define TICR    0x36    /* Transmit Interrupt Control Register */
 371 #define TSR     0x38    /* Transmit Sync Register */
 372 #define TCLR    0x3a    /* Transmit count Limit Register */
 373 #define TCCR    0x3c    /* Transmit Character count Register */
 374 #define TC1R    0x3e    /* Time Constant 1 Register */
 375
 376
 377 /*
 378  * MACRO DEFINITIONS FOR DMA REGISTERS
 379  */
 380
 381 #define DCR     0x06    /* DMA Control Register (shared) */
 382 #define DACR    0x08    /* DMA Array count Register (shared) */
 383 #define BDCR    0x12    /* Burst/Dwell Control Register (shared) */
 384 #define DIVR    0x14    /* DMA Interrupt Vector Register (shared) */
 385 #define DICR    0x18    /* DMA Interrupt Control Register (shared) */
 386 #define CDIR    0x1a    /* Clear DMA Interrupt Register (shared) */
 387 #define SDIR    0x1c    /* Set DMA Interrupt Register (shared) */
 388
 389 #define TDMR    0x02    /* Transmit DMA mode Register */
 390 #define TDIAR   0x1e    /* Transmit DMA Interrupt Arm Register */
 391 #define TBCR    0x2a    /* Transmit Byte count Register */
 392 #define TARL    0x2c    /* Transmit Address Register (low) */
 393 #define TARU    0x2e    /* Transmit Address Register (high) */
 394 #define NTBCR   0x3a    /* Next Transmit Byte count Register */
 395 #define NTARL   0x3c    /* Next Transmit Address Register (low) */
 396 #define NTARU   0x3e    /* Next Transmit Address Register (high) */
 397
 398 #define RDMR    0x82    /* Receive DMA mode Register (non-shared) */
 399 #define RDIAR   0x9e    /* Receive DMA Interrupt Arm Register */
 400 #define RBCR    0xaa    /* Receive Byte count Register */
 401 #define RARL    0xac    /* Receive Address Register (low) */
 402 #define RARU    0xae    /* Receive Address Register (high) */
 403 #define NRBCR   0xba    /* Next Receive Byte count Register */
 404 #define NRARL   0xbc    /* Next Receive Address Register (low) */
 405 #define NRARU   0xbe    /* Next Receive Address Register (high) */
 406
 407
 408 /*
 409  * MACRO DEFINITIONS FOR MODEM STATUS BITS
 410  */
 411
 412 #define MODEMSTATUS_DTR 0x80
 413 #define MODEMSTATUS_DSR 0x40
 414 #define MODEMSTATUS_RTS 0x20
 415 #define MODEMSTATUS_CTS 0x10
 416 #define MODEMSTATUS_RI  0x04
 417 #define MODEMSTATUS_DCD 0x01
 418
 419
 420 /*
 421  * Channel Command/Address Register (CCAR) Command Codes
 422  */
 423
 424 #define RTCmd_Null                      0x0000
 425 #define RTCmd_ResetHighestIus           0x1000
 426 #define RTCmd_TriggerChannelLoadDma     0x2000
 427 #define RTCmd_TriggerRxDma              0x2800
 428 #define RTCmd_TriggerTxDma              0x3000
 429 #define RTCmd_TriggerRxAndTxDma         0x3800
 430 #define RTCmd_PurgeRxFifo               0x4800
 431 #define RTCmd_PurgeTxFifo               0x5000
 432 #define RTCmd_PurgeRxAndTxFifo          0x5800
 433 #define RTCmd_LoadRcc                   0x6800
 434 #define RTCmd_LoadTcc                   0x7000
 435 #define RTCmd_LoadRccAndTcc             0x7800
 436 #define RTCmd_LoadTC0                   0x8800
 437 #define RTCmd_LoadTC1                   0x9000
 438 #define RTCmd_LoadTC0AndTC1             0x9800
 439 #define RTCmd_SerialDataLSBFirst        0xa000
 440 #define RTCmd_SerialDataMSBFirst        0xa800
 441 #define RTCmd_SelectBigEndian           0xb000
 442 #define RTCmd_SelectLittleEndian        0xb800
 443
 444
 445 /*
 446  * DMA Command/Address Register (DCAR) Command Codes
 447  */
 448
 449 #define DmaCmd_Null                     0x0000
 450 #define DmaCmd_ResetTxChannel           0x1000
 451 #define DmaCmd_ResetRxChannel           0x1200
 452 #define DmaCmd_StartTxChannel           0x2000
 453 #define DmaCmd_StartRxChannel           0x2200
 454 #define DmaCmd_ContinueTxChannel        0x3000
 455 #define DmaCmd_ContinueRxChannel        0x3200
 456 #define DmaCmd_PauseTxChannel           0x4000
 457 #define DmaCmd_PauseRxChannel           0x4200
 458 #define DmaCmd_AbortTxChannel           0x5000
 459 #define DmaCmd_AbortRxChannel           0x5200
 460 #define DmaCmd_InitTxChannel            0x7000
 461 #define DmaCmd_InitRxChannel            0x7200
 462 #define DmaCmd_ResetHighestDmaIus       0x8000
 463 #define DmaCmd_ResetAllChannels         0x9000
 464 #define DmaCmd_StartAllChannels         0xa000
 465 #define DmaCmd_ContinueAllChannels      0xb000
 466 #define DmaCmd_PauseAllChannels         0xc000
 467 #define DmaCmd_AbortAllChannels         0xd000
 468 #define DmaCmd_InitAllChannels          0xf000
 469
 470 #define TCmd_Null                       0x0000
 471 #define TCmd_ClearTxCRC                 0x2000
 472 #define TCmd_SelectTicrTtsaData         0x4000
 473 #define TCmd_SelectTicrTxFifostatus     0x5000
 474 #define TCmd_SelectTicrIntLevel         0x6000
 475 #define TCmd_SelectTicrdma_level                0x7000
 476 #define TCmd_SendFrame                  0x8000
 477 #define TCmd_SendAbort                  0x9000
 478 #define TCmd_EnableDleInsertion         0xc000
 479 #define TCmd_DisableDleInsertion        0xd000
 480 #define TCmd_ClearEofEom                0xe000
 481 #define TCmd_SetEofEom                  0xf000
 482
 483 #define RCmd_Null                       0x0000
 484 #define RCmd_ClearRxCRC                 0x2000
 485 #define RCmd_EnterHuntmode              0x3000
 486 #define RCmd_SelectRicrRtsaData         0x4000
 487 #define RCmd_SelectRicrRxFifostatus     0x5000
 488 #define RCmd_SelectRicrIntLevel         0x6000
 489 #define RCmd_SelectRicrdma_level                0x7000
 490
 491 /*
 492  * Bits for enabling and disabling IRQs in Interrupt Control Register (ICR)
 493  */
 494
 495 #define RECEIVE_STATUS          BIT5
 496 #define RECEIVE_DATA            BIT4
 497 #define TRANSMIT_STATUS         BIT3
 498 #define TRANSMIT_DATA           BIT2
 499 #define IO_PIN                  BIT1
 500 #define MISC                    BIT0
 501
 502
 503 /*
 504  * Receive status Bits in Receive Command/status Register RCSR
 505  */
 506
 507 #define RXSTATUS_SHORT_FRAME            BIT8
 508 #define RXSTATUS_CODE_VIOLATION         BIT8
 509 #define RXSTATUS_EXITED_HUNT            BIT7
 510 #define RXSTATUS_IDLE_RECEIVED          BIT6
 511 #define RXSTATUS_BREAK_RECEIVED         BIT5
 512 #define RXSTATUS_ABORT_RECEIVED         BIT5
 513 #define RXSTATUS_RXBOUND                BIT4
 514 #define RXSTATUS_CRC_ERROR              BIT3
 515 #define RXSTATUS_FRAMING_ERROR          BIT3
 516 #define RXSTATUS_ABORT                  BIT2
 517 #define RXSTATUS_PARITY_ERROR           BIT2
 518 #define RXSTATUS_OVERRUN                BIT1
 519 #define RXSTATUS_DATA_AVAILABLE         BIT0
 520 #define RXSTATUS_ALL                    0x01f6
 521 #define usc_UnlatchRxstatusBits(a,b) usc_OutReg( (a), RCSR, (u16)((b) & RXSTATUS_ALL) )
 522
 523 /*
 524  * Values for setting transmit idle mode in
 525  * Transmit Control/status Register (TCSR)
 526  */
 527 #define IDLEMODE_FLAGS                  0x0000
 528 #define IDLEMODE_ALT_ONE_ZERO           0x0100
 529 #define IDLEMODE_ZERO                   0x0200
 530 #define IDLEMODE_ONE                    0x0300
 531 #define IDLEMODE_ALT_MARK_SPACE         0x0500
 532 #define IDLEMODE_SPACE                  0x0600
 533 #define IDLEMODE_MARK                   0x0700
 534 #define IDLEMODE_MASK                   0x0700
 535
 536 /*
 537  * IUSC revision identifiers
 538  */
 539 #define IUSC_SL1660                     0x4d44
 540 #define IUSC_PRE_SL1660                 0x4553
 541
 542 /*
 543  * Transmit status Bits in Transmit Command/status Register (TCSR)
 544  */
 545
 546 #define TCSR_PRESERVE                   0x0F00
 547
 548 #define TCSR_UNDERWAIT                  BIT11
 549 #define TXSTATUS_PREAMBLE_SENT          BIT7
 550 #define TXSTATUS_IDLE_SENT              BIT6
 551 #define TXSTATUS_ABORT_SENT             BIT5
 552 #define TXSTATUS_EOF_SENT               BIT4
 553 #define TXSTATUS_EOM_SENT               BIT4
 554 #define TXSTATUS_CRC_SENT               BIT3
 555 #define TXSTATUS_ALL_SENT               BIT2
 556 #define TXSTATUS_UNDERRUN               BIT1
 557 #define TXSTATUS_FIFO_EMPTY             BIT0
 558 #define TXSTATUS_ALL                    0x00fa
 559 #define usc_UnlatchTxstatusBits(a,b) usc_OutReg( (a), TCSR, (u16)((a)->tcsr_value + ((b) & 0x00FF)) )
 560
 561
 562 #define MISCSTATUS_RXC_LATCHED          BIT15
 563 #define MISCSTATUS_RXC                  BIT14
 564 #define MISCSTATUS_TXC_LATCHED          BIT13
 565 #define MISCSTATUS_TXC                  BIT12
 566 #define MISCSTATUS_RI_LATCHED           BIT11
 567 #define MISCSTATUS_RI                   BIT10
 568 #define MISCSTATUS_DSR_LATCHED          BIT9
 569 #define MISCSTATUS_DSR                  BIT8
 570 #define MISCSTATUS_DCD_LATCHED          BIT7
 571 #define MISCSTATUS_DCD                  BIT6
 572 #define MISCSTATUS_CTS_LATCHED          BIT5
 573 #define MISCSTATUS_CTS                  BIT4
 574 #define MISCSTATUS_RCC_UNDERRUN         BIT3
 575 #define MISCSTATUS_DPLL_NO_SYNC         BIT2
 576 #define MISCSTATUS_BRG1_ZERO            BIT1
 577 #define MISCSTATUS_BRG0_ZERO            BIT0
 578
 579 #define usc_UnlatchIostatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0xaaa0))
 580 #define usc_UnlatchMiscstatusBits(a,b) usc_OutReg((a),MISR,(u16)((b) & 0x000f))
 581
 582 #define SICR_RXC_ACTIVE                 BIT15
 583 #define SICR_RXC_INACTIVE               BIT14
 584 #define SICR_RXC                        (BIT15+BIT14)
 585 #define SICR_TXC_ACTIVE                 BIT13
 586 #define SICR_TXC_INACTIVE               BIT12
 587 #define SICR_TXC                        (BIT13+BIT12)
 588 #define SICR_RI_ACTIVE                  BIT11
 589 #define SICR_RI_INACTIVE                BIT10
 590 #define SICR_RI                         (BIT11+BIT10)
 591 #define SICR_DSR_ACTIVE                 BIT9
 592 #define SICR_DSR_INACTIVE               BIT8
 593 #define SICR_DSR                        (BIT9+BIT8)
 594 #define SICR_DCD_ACTIVE                 BIT7
 595 #define SICR_DCD_INACTIVE               BIT6
 596 #define SICR_DCD                        (BIT7+BIT6)
 597 #define SICR_CTS_ACTIVE                 BIT5
 598 #define SICR_CTS_INACTIVE               BIT4
 599 #define SICR_CTS                        (BIT5+BIT4)
 600 #define SICR_RCC_UNDERFLOW              BIT3
 601 #define SICR_DPLL_NO_SYNC               BIT2
 602 #define SICR_BRG1_ZERO                  BIT1
 603 #define SICR_BRG0_ZERO                  BIT0
 604
 605 void usc_DisableMasterIrqBit( struct mgsl_struct *info );
 606 void usc_EnableMasterIrqBit( struct mgsl_struct *info );
 607 void usc_EnableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 608 void usc_DisableInterrupts( struct mgsl_struct *info, u16 IrqMask );
 609 void usc_ClearIrqPendingBits( struct mgsl_struct *info, u16 IrqMask );
 610
 611 #define usc_EnableInterrupts( a, b ) \
 612         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0xc0 + (b)) )
 613
 614 #define usc_DisableInterrupts( a, b ) \
 615         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0xff00) + 0x80 + (b)) )
 616
 617 #define usc_EnableMasterIrqBit(a) \
 618         usc_OutReg( (a), ICR, (u16)((usc_InReg((a),ICR) & 0x0f00) + 0xb000) )
 619
 620 #define usc_DisableMasterIrqBit(a) \
 621         usc_OutReg( (a), ICR, (u16)(usc_InReg((a),ICR) & 0x7f00) )
 622
 623 #define usc_ClearIrqPendingBits( a, b ) usc_OutReg( (a), DCCR, 0x40 + (b) )
 624
 625 /*
 626  * Transmit status Bits in Transmit Control status Register (TCSR)
 627  * and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0)
 628  */
 629
 630 #define TXSTATUS_PREAMBLE_SENT  BIT7
 631 #define TXSTATUS_IDLE_SENT      BIT6
 632 #define TXSTATUS_ABORT_SENT     BIT5
 633 #define TXSTATUS_EOF            BIT4
 634 #define TXSTATUS_CRC_SENT       BIT3
 635 #define TXSTATUS_ALL_SENT       BIT2
 636 #define TXSTATUS_UNDERRUN       BIT1
 637 #define TXSTATUS_FIFO_EMPTY     BIT0
 638
 639 #define DICR_MASTER             BIT15
 640 #define DICR_TRANSMIT           BIT0
 641 #define DICR_RECEIVE            BIT1
 642
 643 #define usc_EnableDmaInterrupts(a,b) \
 644         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) | (b)) )
 645
 646 #define usc_DisableDmaInterrupts(a,b) \
 647         usc_OutDmaReg( (a), DICR, (u16)(usc_InDmaReg((a),DICR) & ~(b)) )
 648
 649 #define usc_EnableStatusIrqs(a,b) \
 650         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) | (b)) )
 651
 652 #define usc_DisablestatusIrqs(a,b) \
 653         usc_OutReg( (a), SICR, (u16)(usc_InReg((a),SICR) & ~(b)) )
 654
 655 /* Transmit status Bits in Transmit Control status Register (TCSR) */
 656 /* and Transmit Interrupt Control Register (TICR) (except BIT2, BIT0) */
 657
 658
 659 #define DISABLE_UNCONDITIONAL    0
 660 #define DISABLE_END_OF_FRAME     1
 661 #define ENABLE_UNCONDITIONAL     2
 662 #define ENABLE_AUTO_CTS          3
 663 #define ENABLE_AUTO_DCD          3
 664 #define usc_EnableTransmitter(a,b) \
 665         usc_OutReg( (a), TMR, (u16)((usc_InReg((a),TMR) & 0xfffc) | (b)) )
 666 #define usc_EnableReceiver(a,b) \
 667         usc_OutReg( (a), RMR, (u16)((usc_InReg((a),RMR) & 0xfffc) | (b)) )
 668
 669 static u16  usc_InDmaReg( struct mgsl_struct *info, u16 Port );
 670 static void usc_OutDmaReg( struct mgsl_struct *info, u16 Port, u16 Value );
 671 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd );
 672
 673 static u16  usc_InReg( struct mgsl_struct *info, u16 Port );
 674 static void usc_OutReg( struct mgsl_struct *info, u16 Port, u16 Value );
 675 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd );
 676 void usc_RCmd( struct mgsl_struct *info, u16 Cmd );
 677 void usc_TCmd( struct mgsl_struct *info, u16 Cmd );
 678
 679 #define usc_TCmd(a,b) usc_OutReg((a), TCSR, (u16)((a)->tcsr_value + (b)))
 680 #define usc_RCmd(a,b) usc_OutReg((a), RCSR, (b))
 681
 682 #define usc_SetTransmitSyncChars(a,s0,s1) usc_OutReg((a), TSR, (u16)(((u16)s0<<8)|(u16)s1))
 683
 684 static void usc_process_rxoverrun_sync( struct mgsl_struct *info );
 685 static void usc_start_receiver( struct mgsl_struct *info );
 686 static void usc_stop_receiver( struct mgsl_struct *info );
 687
 688 static void usc_start_transmitter( struct mgsl_struct *info );
 689 static void usc_stop_transmitter( struct mgsl_struct *info );
 690 static void usc_set_txidle( struct mgsl_struct *info );
 691 static void usc_load_txfifo( struct mgsl_struct *info );
 692
 693 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 DataRate );
 694 static void usc_enable_loopback( struct mgsl_struct *info, int enable );
 695
 696 static void usc_get_serial_signals( struct mgsl_struct *info );
 697 static void usc_set_serial_signals( struct mgsl_struct *info );
 698
 699 static void usc_reset( struct mgsl_struct *info );
 700
 701 static void usc_set_sync_mode( struct mgsl_struct *info );
 702 static void usc_set_sdlc_mode( struct mgsl_struct *info );
 703 static void usc_set_async_mode( struct mgsl_struct *info );
 704 static void usc_enable_async_clock( struct mgsl_struct *info, u32 DataRate );
 705
 706 static void usc_loopback_frame( struct mgsl_struct *info );
 707
 708 static void mgsl_tx_timeout(unsigned long context);
 709
 710
 711 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info );
 712 static void usc_loopmode_insert_request( struct mgsl_struct * info );
 713 static int usc_loopmode_active( struct mgsl_struct * info);
 714 static void usc_loopmode_send_done( struct mgsl_struct * info );
 715
 716 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg);
 717
 718 #if SYNCLINK_GENERIC_HDLC
 719 #define dev_to_port(D) (dev_to_hdlc(D)->priv)
 720 static void hdlcdev_tx_done(struct mgsl_struct *info);
 721 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size);
 722 static int  hdlcdev_init(struct mgsl_struct *info);
 723 static void hdlcdev_exit(struct mgsl_struct *info);
 724 #endif
 725
 726 /*
 727  * Defines a BUS descriptor value for the PCI adapter
 728  * local bus address ranges.
 729  */
 730
 731 #define BUS_DESCRIPTOR( WrHold, WrDly, RdDly, Nwdd, Nwad, Nxda, Nrdd, Nrad ) \
 732 (0x00400020 + \
 733 ((WrHold) << 30) + \
 734 ((WrDly)  << 28) + \
 735 ((RdDly)  << 26) + \
 736 ((Nwdd)   << 20) + \
 737 ((Nwad)   << 15) + \
 738 ((Nxda)   << 13) + \
 739 ((Nrdd)   << 11) + \
 740 ((Nrad)   <<  6) )
 741
 742 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit);
 743
 744 /*
 745  * Adapter diagnostic routines
 746  */
 747 static bool mgsl_register_test( struct mgsl_struct *info );
 748 static bool mgsl_irq_test( struct mgsl_struct *info );
 749 static bool mgsl_dma_test( struct mgsl_struct *info );
 750 static bool mgsl_memory_test( struct mgsl_struct *info );
 751 static int mgsl_adapter_test( struct mgsl_struct *info );
 752
 753 /*
 754  * device and resource management routines
 755  */
 756 static int mgsl_claim_resources(struct mgsl_struct *info);
 757 static void mgsl_release_resources(struct mgsl_struct *info);
 758 static void mgsl_add_device(struct mgsl_struct *info);
 759 static struct mgsl_struct* mgsl_allocate_device(void);
 760
 761 /*
 762  * DMA buffer manupulation functions.
 763  */
 764 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex );
 765 static bool mgsl_get_rx_frame( struct mgsl_struct *info );
 766 static bool mgsl_get_raw_rx_frame( struct mgsl_struct *info );
 767 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info );
 768 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info );
 769 static int num_free_tx_dma_buffers(struct mgsl_struct *info);
 770 static void mgsl_load_tx_dma_buffer( struct mgsl_struct *info, const char *Buffer, unsigned int BufferSize);
 771 static void mgsl_load_pci_memory(char* TargetPtr, const char* SourcePtr, unsigned short count);
 772
 773 /*
 774  * DMA and Shared Memory buffer allocation and formatting
 775  */
 776 static int  mgsl_allocate_dma_buffers(struct mgsl_struct *info);
 777 static void mgsl_free_dma_buffers(struct mgsl_struct *info);
 778 static int  mgsl_alloc_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 779 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList,int Buffercount);
 780 static int  mgsl_alloc_buffer_list_memory(struct mgsl_struct *info);
 781 static void mgsl_free_buffer_list_memory(struct mgsl_struct *info);
 782 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 783 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info);
 784 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info);
 785 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info);
 786 static bool load_next_tx_holding_buffer(struct mgsl_struct *info);
 787 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize);
 788
 789 /*
 790  * Bottom half interrupt handlers
 791  */
 792 static void mgsl_bh_handler(struct work_struct *work);
 793 static void mgsl_bh_receive(struct mgsl_struct *info);
 794 static void mgsl_bh_transmit(struct mgsl_struct *info);
 795 static void mgsl_bh_status(struct mgsl_struct *info);
 796
 797 /*
 798  * Interrupt handler routines and dispatch table.
 799  */
 800 static void mgsl_isr_null( struct mgsl_struct *info );
 801 static void mgsl_isr_transmit_data( struct mgsl_struct *info );
 802 static void mgsl_isr_receive_data( struct mgsl_struct *info );
 803 static void mgsl_isr_receive_status( struct mgsl_struct *info );
 804 static void mgsl_isr_transmit_status( struct mgsl_struct *info );
 805 static void mgsl_isr_io_pin( struct mgsl_struct *info );
 806 static void mgsl_isr_misc( struct mgsl_struct *info );
 807 static void mgsl_isr_receive_dma( struct mgsl_struct *info );
 808 static void mgsl_isr_transmit_dma( struct mgsl_struct *info );
 809
 810 typedef void (*isr_dispatch_func)(struct mgsl_struct *);
 811
 812 static isr_dispatch_func UscIsrTable[7] =
 813 {
 814         mgsl_isr_null,
 815         mgsl_isr_misc,
 816         mgsl_isr_io_pin,
 817         mgsl_isr_transmit_data,
 818         mgsl_isr_transmit_status,
 819         mgsl_isr_receive_data,
 820         mgsl_isr_receive_status
 821 };
 822
 823 /*
 824  * ioctl call handlers
 825  */
 826 static int tiocmget(struct tty_struct *tty, struct file *file);
 827 static int tiocmset(struct tty_struct *tty, struct file *file,
 828                     unsigned int set, unsigned int clear);
 829 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount
 830         __user *user_icount);
 831 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS  __user *user_params);
 832 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS  __user *new_params);
 833 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode);
 834 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode);
 835 static int mgsl_txenable(struct mgsl_struct * info, int enable);
 836 static int mgsl_txabort(struct mgsl_struct * info);
 837 static int mgsl_rxenable(struct mgsl_struct * info, int enable);
 838 static int mgsl_wait_event(struct mgsl_struct * info, int __user *mask);
 839 static int mgsl_loopmode_send_done( struct mgsl_struct * info );
 840
 841 /* set non-zero on successful registration with PCI subsystem */
 842 static bool pci_registered;
 843
 844 /*
 845  * Global linked list of SyncLink devices
 846  */
 847 static struct mgsl_struct *mgsl_device_list;
 848 static int mgsl_device_count;
 849
 850 /*
 851  * Set this param to non-zero to load eax with the
 852  * .text section address and breakpoint on module load.
 853  * This is useful for use with gdb and add-symbol-file command.
 854  */
 855 static int break_on_load;
 856
 857 /*
 858  * Driver major number, defaults to zero to get auto
 859  * assigned major number. May be forced as module parameter.
 860  */
 861 static int ttymajor;
 862
 863 /*
 864  * Array of user specified options for ISA adapters.
 865  */
 866 static int io[MAX_ISA_DEVICES];
 867 static int irq[MAX_ISA_DEVICES];
 868 static int dma[MAX_ISA_DEVICES];
 869 static int debug_level;
 870 static int maxframe[MAX_TOTAL_DEVICES];
 871 static int dosyncppp[MAX_TOTAL_DEVICES];
 872 static int txdmabufs[MAX_TOTAL_DEVICES];
 873 static int txholdbufs[MAX_TOTAL_DEVICES];
 874
 875 module_param(break_on_load, bool, 0);
 876 module_param(ttymajor, int, 0);
 877 module_param_array(io, int, NULL, 0);
 878 module_param_array(irq, int, NULL, 0);
 879 module_param_array(dma, int, NULL, 0);
 880 module_param(debug_level, int, 0);
 881 module_param_array(maxframe, int, NULL, 0);
 882 module_param_array(dosyncppp, int, NULL, 0);
 883 module_param_array(txdmabufs, int, NULL, 0);
 884 module_param_array(txholdbufs, int, NULL, 0);
 885
 886 static char *driver_name = "SyncLink serial driver";
 887 static char *driver_version = "$Revision: 4.38 $";
 888
 889 static int synclink_init_one (struct pci_dev *dev,
 890                                      const struct pci_device_id *ent);
 891 static void synclink_remove_one (struct pci_dev *dev);
 892
 893 static struct pci_device_id synclink_pci_tbl[] = {
 894         { PCI_VENDOR_ID_MICROGATE, PCI_DEVICE_ID_MICROGATE_USC, PCI_ANY_ID, PCI_ANY_ID, },
 895         { PCI_VENDOR_ID_MICROGATE, 0x0210, PCI_ANY_ID, PCI_ANY_ID, },
 896         { 0, }, /* terminate list */
 897 };
 898 MODULE_DEVICE_TABLE(pci, synclink_pci_tbl);
 899
 900 MODULE_LICENSE("GPL");
 901
 902 static struct pci_driver synclink_pci_driver = {
 903         .name           = "synclink",
 904         .id_table       = synclink_pci_tbl,
 905         .probe          = synclink_init_one,
 906         .remove         = __devexit_p(synclink_remove_one),
 907 };
 908
 909 static struct tty_driver *serial_driver;
 910
 911 /* number of characters left in xmit buffer before we ask for more */
 912 #define WAKEUP_CHARS 256
 913
 914
 915 static void mgsl_change_params(struct mgsl_struct *info);
 916 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout);
 917
 918 /*
 919  * 1st function defined in .text section. Calling this function in
 920  * init_module() followed by a breakpoint allows a remote debugger
 921  * (gdb) to get the .text address for the add-symbol-file command.
 922  * This allows remote debugging of dynamically loadable modules.
 923  */
 924 static void* mgsl_get_text_ptr(void)
 925 {
 926         return mgsl_get_text_ptr;
 927 }
 928
 929 static inline int mgsl_paranoia_check(struct mgsl_struct *info,
 930                                         char *name, const char *routine)
 931 {
 932 #ifdef MGSL_PARANOIA_CHECK
 933         static const char *badmagic =
 934                 "Warning: bad magic number for mgsl struct (%s) in %s\n";
 935         static const char *badinfo =
 936                 "Warning: null mgsl_struct for (%s) in %s\n";
 937
 938         if (!info) {
 939                 printk(badinfo, name, routine);
 940                 return 1;
 941         }
 942         if (info->magic != MGSL_MAGIC) {
 943                 printk(badmagic, name, routine);
 944                 return 1;
 945         }
 946 #else
 947         if (!info)
 948                 return 1;
 949 #endif
 950         return 0;
 951 }
 952
 953 /**
 954  * line discipline callback wrappers
 955  *
 956  * The wrappers maintain line discipline references
 957  * while calling into the line discipline.
 958  *
 959  * ldisc_receive_buf  - pass receive data to line discipline
 960  */
 961
 962 static void ldisc_receive_buf(struct tty_struct *tty,
 963                               const __u8 *data, char *flags, int count)
 964 {
 965         struct tty_ldisc *ld;
 966         if (!tty)
 967                 return;
 968         ld = tty_ldisc_ref(tty);
 969         if (ld) {
 970                 if (ld->ops->receive_buf)
 971                         ld->ops->receive_buf(tty, data, flags, count);
 972                 tty_ldisc_deref(ld);
 973         }
 974 }
 975
 976 /* mgsl_stop()          throttle (stop) transmitter
 977  *
 978  * Arguments:           tty     pointer to tty info structure
 979  * Return Value:        None
 980  */
 981 static void mgsl_stop(struct tty_struct *tty)
 982 {
 983         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
 984         unsigned long flags;
 985
 986         if (mgsl_paranoia_check(info, tty->name, "mgsl_stop"))
 987                 return;
 988
 989         if ( debug_level >= DEBUG_LEVEL_INFO )
 990                 printk("mgsl_stop(%s)\n",info->device_name);
 991
 992         spin_lock_irqsave(&info->irq_spinlock,flags);
 993         if (info->tx_enabled)
 994                 usc_stop_transmitter(info);
 995         spin_unlock_irqrestore(&info->irq_spinlock,flags);
 996
 997 }       /* end of mgsl_stop() */
 998
 999 /* mgsl_start()         release (start) transmitter
1000  *
1001  * Arguments:           tty     pointer to tty info structure
1002  * Return Value:        None
1003  */
1004 static void mgsl_start(struct tty_struct *tty)
1005 {
1006         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
1007         unsigned long flags;
1008
1009         if (mgsl_paranoia_check(info, tty->name, "mgsl_start"))
1010                 return;
1011
1012         if ( debug_level >= DEBUG_LEVEL_INFO )
1013                 printk("mgsl_start(%s)\n",info->device_name);
1014
1015         spin_lock_irqsave(&info->irq_spinlock,flags);
1016         if (!info->tx_enabled)
1017                 usc_start_transmitter(info);
1018         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1019
1020 }       /* end of mgsl_start() */
1021
1022 /*
1023  * Bottom half work queue access functions
1024  */
1025
1026 /* mgsl_bh_action()     Return next bottom half action to perform.
1027  * Return Value:        BH action code or 0 if nothing to do.
1028  */
1029 static int mgsl_bh_action(struct mgsl_struct *info)
1030 {
1031         unsigned long flags;
1032         int rc = 0;
1033
1034         spin_lock_irqsave(&info->irq_spinlock,flags);
1035
1036         if (info->pending_bh & BH_RECEIVE) {
1037                 info->pending_bh &= ~BH_RECEIVE;
1038                 rc = BH_RECEIVE;
1039         } else if (info->pending_bh & BH_TRANSMIT) {
1040                 info->pending_bh &= ~BH_TRANSMIT;
1041                 rc = BH_TRANSMIT;
1042         } else if (info->pending_bh & BH_STATUS) {
1043                 info->pending_bh &= ~BH_STATUS;
1044                 rc = BH_STATUS;
1045         }
1046
1047         if (!rc) {
1048                 /* Mark BH routine as complete */
1049                 info->bh_running = false;
1050                 info->bh_requested = false;
1051         }
1052
1053         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1054
1055         return rc;
1056 }
1057
1058 /*
1059  *      Perform bottom half processing of work items queued by ISR.
1060  */
1061 static void mgsl_bh_handler(struct work_struct *work)
1062 {
1063         struct mgsl_struct *info =
1064                 container_of(work, struct mgsl_struct, task);
1065         int action;
1066
1067         if (!info)
1068                 return;
1069
1070         if ( debug_level >= DEBUG_LEVEL_BH )
1071                 printk( "%s(%d):mgsl_bh_handler(%s) entry\n",
1072                         __FILE__,__LINE__,info->device_name);
1073
1074         info->bh_running = true;
1075
1076         while((action = mgsl_bh_action(info)) != 0) {
1077
1078                 /* Process work item */
1079                 if ( debug_level >= DEBUG_LEVEL_BH )
1080                         printk( "%s(%d):mgsl_bh_handler() work item action=%d\n",
1081                                 __FILE__,__LINE__,action);
1082
1083                 switch (action) {
1084
1085                 case BH_RECEIVE:
1086                         mgsl_bh_receive(info);
1087                         break;
1088                 case BH_TRANSMIT:
1089                         mgsl_bh_transmit(info);
1090                         break;
1091                 case BH_STATUS:
1092                         mgsl_bh_status(info);
1093                         break;
1094                 default:
1095                         /* unknown work item ID */
1096                         printk("Unknown work item ID=%08X!\n", action);
1097                         break;
1098                 }
1099         }
1100
1101         if ( debug_level >= DEBUG_LEVEL_BH )
1102                 printk( "%s(%d):mgsl_bh_handler(%s) exit\n",
1103                         __FILE__,__LINE__,info->device_name);
1104 }
1105
1106 static void mgsl_bh_receive(struct mgsl_struct *info)
1107 {
1108         bool (*get_rx_frame)(struct mgsl_struct *info) =
1109                 (info->params.mode == MGSL_MODE_HDLC ? mgsl_get_rx_frame : mgsl_get_raw_rx_frame);
1110
1111         if ( debug_level >= DEBUG_LEVEL_BH )
1112                 printk( "%s(%d):mgsl_bh_receive(%s)\n",
1113                         __FILE__,__LINE__,info->device_name);
1114
1115         do
1116         {
1117                 if (info->rx_rcc_underrun) {
1118                         unsigned long flags;
1119                         spin_lock_irqsave(&info->irq_spinlock,flags);
1120                         usc_start_receiver(info);
1121                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1122                         return;
1123                 }
1124         } while(get_rx_frame(info));
1125 }
1126
1127 static void mgsl_bh_transmit(struct mgsl_struct *info)
1128 {
1129         struct tty_struct *tty = info->port.tty;
1130         unsigned long flags;
1131
1132         if ( debug_level >= DEBUG_LEVEL_BH )
1133                 printk( "%s(%d):mgsl_bh_transmit() entry on %s\n",
1134                         __FILE__,__LINE__,info->device_name);
1135
1136         if (tty)
1137                 tty_wakeup(tty);
1138
1139         /* if transmitter idle and loopmode_send_done_requested
1140          * then start echoing RxD to TxD
1141          */
1142         spin_lock_irqsave(&info->irq_spinlock,flags);
1143         if ( !info->tx_active && info->loopmode_send_done_requested )
1144                 usc_loopmode_send_done( info );
1145         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1146 }
1147
1148 static void mgsl_bh_status(struct mgsl_struct *info)
1149 {
1150         if ( debug_level >= DEBUG_LEVEL_BH )
1151                 printk( "%s(%d):mgsl_bh_status() entry on %s\n",
1152                         __FILE__,__LINE__,info->device_name);
1153
1154         info->ri_chkcount = 0;
1155         info->dsr_chkcount = 0;
1156         info->dcd_chkcount = 0;
1157         info->cts_chkcount = 0;
1158 }
1159
1160 /* mgsl_isr_receive_status()
1161  *
1162  *      Service a receive status interrupt. The type of status
1163  *      interrupt is indicated by the state of the RCSR.
1164  *      This is only used for HDLC mode.
1165  *
1166  * Arguments:           info    pointer to device instance data
1167  * Return Value:        None
1168  */
1169 static void mgsl_isr_receive_status( struct mgsl_struct *info )
1170 {
1171         u16 status = usc_InReg( info, RCSR );
1172
1173         if ( debug_level >= DEBUG_LEVEL_ISR )
1174                 printk("%s(%d):mgsl_isr_receive_status status=%04X\n",
1175                         __FILE__,__LINE__,status);
1176
1177         if ( (status & RXSTATUS_ABORT_RECEIVED) &&
1178                 info->loopmode_insert_requested &&
1179                 usc_loopmode_active(info) )
1180         {
1181                 ++info->icount.rxabort;
1182                 info->loopmode_insert_requested = false;
1183
1184                 /* clear CMR:13 to start echoing RxD to TxD */
1185                 info->cmr_value &= ~BIT13;
1186                 usc_OutReg(info, CMR, info->cmr_value);
1187
1188                 /* disable received abort irq (no longer required) */
1189                 usc_OutReg(info, RICR,
1190                         (usc_InReg(info, RICR) & ~RXSTATUS_ABORT_RECEIVED));
1191         }
1192
1193         if (status & (RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED)) {
1194                 if (status & RXSTATUS_EXITED_HUNT)
1195                         info->icount.exithunt++;
1196                 if (status & RXSTATUS_IDLE_RECEIVED)
1197                         info->icount.rxidle++;
1198                 wake_up_interruptible(&info->event_wait_q);
1199         }
1200
1201         if (status & RXSTATUS_OVERRUN){
1202                 info->icount.rxover++;
1203                 usc_process_rxoverrun_sync( info );
1204         }
1205
1206         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
1207         usc_UnlatchRxstatusBits( info, status );
1208
1209 }       /* end of mgsl_isr_receive_status() */
1210
1211 /* mgsl_isr_transmit_status()
1212  *
1213  *      Service a transmit status interrupt
1214  *      HDLC mode :end of transmit frame
1215  *      Async mode:all data is sent
1216  *      transmit status is indicated by bits in the TCSR.
1217  *
1218  * Arguments:           info           pointer to device instance data
1219  * Return Value:        None
1220  */
1221 static void mgsl_isr_transmit_status( struct mgsl_struct *info )
1222 {
1223         u16 status = usc_InReg( info, TCSR );
1224
1225         if ( debug_level >= DEBUG_LEVEL_ISR )
1226                 printk("%s(%d):mgsl_isr_transmit_status status=%04X\n",
1227                         __FILE__,__LINE__,status);
1228
1229         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
1230         usc_UnlatchTxstatusBits( info, status );
1231
1232         if ( status & (TXSTATUS_UNDERRUN | TXSTATUS_ABORT_SENT) )
1233         {
1234                 /* finished sending HDLC abort. This may leave  */
1235                 /* the TxFifo with data from the aborted frame  */
1236                 /* so purge the TxFifo. Also shutdown the DMA   */
1237                 /* channel in case there is data remaining in   */
1238                 /* the DMA buffer                               */
1239                 usc_DmaCmd( info, DmaCmd_ResetTxChannel );
1240                 usc_RTCmd( info, RTCmd_PurgeTxFifo );
1241         }
1242
1243         if ( status & TXSTATUS_EOF_SENT )
1244                 info->icount.txok++;
1245         else if ( status & TXSTATUS_UNDERRUN )
1246                 info->icount.txunder++;
1247         else if ( status & TXSTATUS_ABORT_SENT )
1248                 info->icount.txabort++;
1249         else
1250                 info->icount.txunder++;
1251
1252         info->tx_active = false;
1253         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1254         del_timer(&info->tx_timer);
1255
1256         if ( info->drop_rts_on_tx_done ) {
1257                 usc_get_serial_signals( info );
1258                 if ( info->serial_signals & SerialSignal_RTS ) {
1259                         info->serial_signals &= ~SerialSignal_RTS;
1260                         usc_set_serial_signals( info );
1261                 }
1262                 info->drop_rts_on_tx_done = false;
1263         }
1264
1265 #if SYNCLINK_GENERIC_HDLC
1266         if (info->netcount)
1267                 hdlcdev_tx_done(info);
1268         else
1269 #endif
1270         {
1271                 if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1272                         usc_stop_transmitter(info);
1273                         return;
1274                 }
1275                 info->pending_bh |= BH_TRANSMIT;
1276         }
1277
1278 }       /* end of mgsl_isr_transmit_status() */
1279
1280 /* mgsl_isr_io_pin()
1281  *
1282  *      Service an Input/Output pin interrupt. The type of
1283  *      interrupt is indicated by bits in the MISR
1284  *
1285  * Arguments:           info           pointer to device instance data
1286  * Return Value:        None
1287  */
1288 static void mgsl_isr_io_pin( struct mgsl_struct *info )
1289 {
1290         struct  mgsl_icount *icount;
1291         u16 status = usc_InReg( info, MISR );
1292
1293         if ( debug_level >= DEBUG_LEVEL_ISR )
1294                 printk("%s(%d):mgsl_isr_io_pin status=%04X\n",
1295                         __FILE__,__LINE__,status);
1296
1297         usc_ClearIrqPendingBits( info, IO_PIN );
1298         usc_UnlatchIostatusBits( info, status );
1299
1300         if (status & (MISCSTATUS_CTS_LATCHED | MISCSTATUS_DCD_LATCHED |
1301                       MISCSTATUS_DSR_LATCHED | MISCSTATUS_RI_LATCHED) ) {
1302                 icount = &info->icount;
1303                 /* update input line counters */
1304                 if (status & MISCSTATUS_RI_LATCHED) {
1305                         if ((info->ri_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1306                                 usc_DisablestatusIrqs(info,SICR_RI);
1307                         icount->rng++;
1308                         if ( status & MISCSTATUS_RI )
1309                                 info->input_signal_events.ri_up++;
1310                         else
1311                                 info->input_signal_events.ri_down++;
1312                 }
1313                 if (status & MISCSTATUS_DSR_LATCHED) {
1314                         if ((info->dsr_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1315                                 usc_DisablestatusIrqs(info,SICR_DSR);
1316                         icount->dsr++;
1317                         if ( status & MISCSTATUS_DSR )
1318                                 info->input_signal_events.dsr_up++;
1319                         else
1320                                 info->input_signal_events.dsr_down++;
1321                 }
1322                 if (status & MISCSTATUS_DCD_LATCHED) {
1323                         if ((info->dcd_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1324                                 usc_DisablestatusIrqs(info,SICR_DCD);
1325                         icount->dcd++;
1326                         if (status & MISCSTATUS_DCD) {
1327                                 info->input_signal_events.dcd_up++;
1328                         } else
1329                                 info->input_signal_events.dcd_down++;
1330 #if SYNCLINK_GENERIC_HDLC
1331                         if (info->netcount) {
1332                                 if (status & MISCSTATUS_DCD)
1333                                         netif_carrier_on(info->netdev);
1334                                 else
1335                                         netif_carrier_off(info->netdev);
1336                         }
1337 #endif
1338                 }
1339                 if (status & MISCSTATUS_CTS_LATCHED)
1340                 {
1341                         if ((info->cts_chkcount)++ >= IO_PIN_SHUTDOWN_LIMIT)
1342                                 usc_DisablestatusIrqs(info,SICR_CTS);
1343                         icount->cts++;
1344                         if ( status & MISCSTATUS_CTS )
1345                                 info->input_signal_events.cts_up++;
1346                         else
1347                                 info->input_signal_events.cts_down++;
1348                 }
1349                 wake_up_interruptible(&info->status_event_wait_q);
1350                 wake_up_interruptible(&info->event_wait_q);
1351
1352                 if ( (info->port.flags & ASYNC_CHECK_CD) &&
1353                      (status & MISCSTATUS_DCD_LATCHED) ) {
1354                         if ( debug_level >= DEBUG_LEVEL_ISR )
1355                                 printk("%s CD now %s...", info->device_name,
1356                                        (status & MISCSTATUS_DCD) ? "on" : "off");
1357                         if (status & MISCSTATUS_DCD)
1358                                 wake_up_interruptible(&info->port.open_wait);
1359                         else {
1360                                 if ( debug_level >= DEBUG_LEVEL_ISR )
1361                                         printk("doing serial hangup...");
1362                                 if (info->port.tty)
1363                                         tty_hangup(info->port.tty);
1364                         }
1365                 }
1366
1367                 if ( (info->port.flags & ASYNC_CTS_FLOW) &&
1368                      (status & MISCSTATUS_CTS_LATCHED) ) {
1369                         if (info->port.tty->hw_stopped) {
1370                                 if (status & MISCSTATUS_CTS) {
1371                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1372                                                 printk("CTS tx start...");
1373                                         if (info->port.tty)
1374                                                 info->port.tty->hw_stopped = 0;
1375                                         usc_start_transmitter(info);
1376                                         info->pending_bh |= BH_TRANSMIT;
1377                                         return;
1378                                 }
1379                         } else {
1380                                 if (!(status & MISCSTATUS_CTS)) {
1381                                         if ( debug_level >= DEBUG_LEVEL_ISR )
1382                                                 printk("CTS tx stop...");
1383                                         if (info->port.tty)
1384                                                 info->port.tty->hw_stopped = 1;
1385                                         usc_stop_transmitter(info);
1386                                 }
1387                         }
1388                 }
1389         }
1390
1391         info->pending_bh |= BH_STATUS;
1392
1393         /* for diagnostics set IRQ flag */
1394         if ( status & MISCSTATUS_TXC_LATCHED ){
1395                 usc_OutReg( info, SICR,
1396                         (unsigned short)(usc_InReg(info,SICR) & ~(SICR_TXC_ACTIVE+SICR_TXC_INACTIVE)) );
1397                 usc_UnlatchIostatusBits( info, MISCSTATUS_TXC_LATCHED );
1398                 info->irq_occurred = true;
1399         }
1400
1401 }       /* end of mgsl_isr_io_pin() */
1402
1403 /* mgsl_isr_transmit_data()
1404  *
1405  *      Service a transmit data interrupt (async mode only).
1406  *
1407  * Arguments:           info    pointer to device instance data
1408  * Return Value:        None
1409  */
1410 static void mgsl_isr_transmit_data( struct mgsl_struct *info )
1411 {
1412         if ( debug_level >= DEBUG_LEVEL_ISR )
1413                 printk("%s(%d):mgsl_isr_transmit_data xmit_cnt=%d\n",
1414                         __FILE__,__LINE__,info->xmit_cnt);
1415
1416         usc_ClearIrqPendingBits( info, TRANSMIT_DATA );
1417
1418         if (info->port.tty->stopped || info->port.tty->hw_stopped) {
1419                 usc_stop_transmitter(info);
1420                 return;
1421         }
1422
1423         if ( info->xmit_cnt )
1424                 usc_load_txfifo( info );
1425         else
1426                 info->tx_active = false;
1427
1428         if (info->xmit_cnt < WAKEUP_CHARS)
1429                 info->pending_bh |= BH_TRANSMIT;
1430
1431 }       /* end of mgsl_isr_transmit_data() */
1432
1433 /* mgsl_isr_receive_data()
1434  *
1435  *      Service a receive data interrupt. This occurs
1436  *      when operating in asynchronous interrupt transfer mode.
1437  *      The receive data FIFO is flushed to the receive data buffers.
1438  *
1439  * Arguments:           info            pointer to device instance data
1440  * Return Value:        None
1441  */
1442 static void mgsl_isr_receive_data( struct mgsl_struct *info )
1443 {
1444         int Fifocount;
1445         u16 status;
1446         int work = 0;
1447         unsigned char DataByte;
1448         struct tty_struct *tty = info->port.tty;
1449         struct  mgsl_icount *icount = &info->icount;
1450
1451         if ( debug_level >= DEBUG_LEVEL_ISR )
1452                 printk("%s(%d):mgsl_isr_receive_data\n",
1453                         __FILE__,__LINE__);
1454
1455         usc_ClearIrqPendingBits( info, RECEIVE_DATA );
1456
1457         /* select FIFO status for RICR readback */
1458         usc_RCmd( info, RCmd_SelectRicrRxFifostatus );
1459
1460         /* clear the Wordstatus bit so that status readback */
1461         /* only reflects the status of this byte */
1462         usc_OutReg( info, RICR+LSBONLY, (u16)(usc_InReg(info, RICR+LSBONLY) & ~BIT3 ));
1463
1464         /* flush the receive FIFO */
1465
1466         while( (Fifocount = (usc_InReg(info,RICR) >> 8)) ) {
1467                 int flag;
1468
1469                 /* read one byte from RxFIFO */
1470                 outw( (inw(info->io_base + CCAR) & 0x0780) | (RDR+LSBONLY),
1471                       info->io_base + CCAR );
1472                 DataByte = inb( info->io_base + CCAR );
1473
1474                 /* get the status of the received byte */
1475                 status = usc_InReg(info, RCSR);
1476                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1477                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) )
1478                         usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
1479
1480                 icount->rx++;
1481
1482                 flag = 0;
1483                 if ( status & (RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR +
1484                                 RXSTATUS_OVERRUN + RXSTATUS_BREAK_RECEIVED) ) {
1485                         printk("rxerr=%04X\n",status);
1486                         /* update error statistics */
1487                         if ( status & RXSTATUS_BREAK_RECEIVED ) {
1488                                 status &= ~(RXSTATUS_FRAMING_ERROR + RXSTATUS_PARITY_ERROR);
1489                                 icount->brk++;
1490                         } else if (status & RXSTATUS_PARITY_ERROR)
1491                                 icount->parity++;
1492                         else if (status & RXSTATUS_FRAMING_ERROR)
1493                                 icount->frame++;
1494                         else if (status & RXSTATUS_OVERRUN) {
1495                                 /* must issue purge fifo cmd before */
1496                                 /* 16C32 accepts more receive chars */
1497                                 usc_RTCmd(info,RTCmd_PurgeRxFifo);
1498                                 icount->overrun++;
1499                         }
1500
1501                         /* discard char if tty control flags say so */
1502                         if (status & info->ignore_status_mask)
1503                                 continue;
1504
1505                         status &= info->read_status_mask;
1506
1507                         if (status & RXSTATUS_BREAK_RECEIVED) {
1508                                 flag = TTY_BREAK;
1509                                 if (info->port.flags & ASYNC_SAK)
1510                                         do_SAK(tty);
1511                         } else if (status & RXSTATUS_PARITY_ERROR)
1512                                 flag = TTY_PARITY;
1513                         else if (status & RXSTATUS_FRAMING_ERROR)
1514                                 flag = TTY_FRAME;
1515                 }       /* end of if (error) */
1516                 tty_insert_flip_char(tty, DataByte, flag);
1517                 if (status & RXSTATUS_OVERRUN) {
1518                         /* Overrun is special, since it's
1519                          * reported immediately, and doesn't
1520                          * affect the current character
1521                          */
1522                         work += tty_insert_flip_char(tty, 0, TTY_OVERRUN);
1523                 }
1524         }
1525
1526         if ( debug_level >= DEBUG_LEVEL_ISR ) {
1527                 printk("%s(%d):rx=%d brk=%d parity=%d frame=%d overrun=%d\n",
1528                         __FILE__,__LINE__,icount->rx,icount->brk,
1529                         icount->parity,icount->frame,icount->overrun);
1530         }
1531
1532         if(work)
1533                 tty_flip_buffer_push(tty);
1534 }
1535
1536 /* mgsl_isr_misc()
1537  *
1538  *      Service a miscellaneous interrupt source.
1539  *
1540  * Arguments:           info            pointer to device extension (instance data)
1541  * Return Value:        None
1542  */
1543 static void mgsl_isr_misc( struct mgsl_struct *info )
1544 {
1545         u16 status = usc_InReg( info, MISR );
1546
1547         if ( debug_level >= DEBUG_LEVEL_ISR )
1548                 printk("%s(%d):mgsl_isr_misc status=%04X\n",
1549                         __FILE__,__LINE__,status);
1550
1551         if ((status & MISCSTATUS_RCC_UNDERRUN) &&
1552             (info->params.mode == MGSL_MODE_HDLC)) {
1553
1554                 /* turn off receiver and rx DMA */
1555                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
1556                 usc_DmaCmd(info, DmaCmd_ResetRxChannel);
1557                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
1558                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
1559                 usc_DisableInterrupts(info, RECEIVE_DATA + RECEIVE_STATUS);
1560
1561                 /* schedule BH handler to restart receiver */
1562                 info->pending_bh |= BH_RECEIVE;
1563                 info->rx_rcc_underrun = true;
1564         }
1565
1566         usc_ClearIrqPendingBits( info, MISC );
1567         usc_UnlatchMiscstatusBits( info, status );
1568
1569 }       /* end of mgsl_isr_misc() */
1570
1571 /* mgsl_isr_null()
1572  *
1573  *      Services undefined interrupt vectors from the
1574  *      USC. (hence this function SHOULD never be called)
1575  *
1576  * Arguments:           info            pointer to device extension (instance data)
1577  * Return Value:        None
1578  */
1579 static void mgsl_isr_null( struct mgsl_struct *info )
1580 {
1581
1582 }       /* end of mgsl_isr_null() */
1583
1584 /* mgsl_isr_receive_dma()
1585  *
1586  *      Service a receive DMA channel interrupt.
1587  *      For this driver there are two sources of receive DMA interrupts
1588  *      as identified in the Receive DMA mode Register (RDMR):
1589  *
1590  *      BIT3    EOA/EOL         End of List, all receive buffers in receive
1591  *                              buffer list have been filled (no more free buffers
1592  *                              available). The DMA controller has shut down.
1593  *
1594  *      BIT2    EOB             End of Buffer. This interrupt occurs when a receive
1595  *                              DMA buffer is terminated in response to completion
1596  *                              of a good frame or a frame with errors. The status
1597  *                              of the frame is stored in the buffer entry in the
1598  *                              list of receive buffer entries.
1599  *
1600  * Arguments:           info            pointer to device instance data
1601  * Return Value:        None
1602  */
1603 static void mgsl_isr_receive_dma( struct mgsl_struct *info )
1604 {
1605         u16 status;
1606
1607         /* clear interrupt pending and IUS bit for Rx DMA IRQ */
1608         usc_OutDmaReg( info, CDIR, BIT9+BIT1 );
1609
1610         /* Read the receive DMA status to identify interrupt type. */
1611         /* This also clears the status bits. */
1612         status = usc_InDmaReg( info, RDMR );
1613
1614         if ( debug_level >= DEBUG_LEVEL_ISR )
1615                 printk("%s(%d):mgsl_isr_receive_dma(%s) status=%04X\n",
1616                         __FILE__,__LINE__,info->device_name,status);
1617
1618         info->pending_bh |= BH_RECEIVE;
1619
1620         if ( status & BIT3 ) {
1621                 info->rx_overflow = true;
1622                 info->icount.buf_overrun++;
1623         }
1624
1625 }       /* end of mgsl_isr_receive_dma() */
1626
1627 /* mgsl_isr_transmit_dma()
1628  *
1629  *      This function services a transmit DMA channel interrupt.
1630  *
1631  *      For this driver there is one source of transmit DMA interrupts
1632  *      as identified in the Transmit DMA Mode Register (TDMR):
1633  *
1634  *      BIT2  EOB       End of Buffer. This interrupt occurs when a
1635  *                      transmit DMA buffer has been emptied.
1636  *
1637  *      The driver maintains enough transmit DMA buffers to hold at least
1638  *      one max frame size transmit frame. When operating in a buffered
1639  *      transmit mode, there may be enough transmit DMA buffers to hold at
1640  *      least two or more max frame size frames. On an EOB condition,
1641  *      determine if there are any queued transmit buffers and copy into
1642  *      transmit DMA buffers if we have room.
1643  *
1644  * Arguments:           info            pointer to device instance data
1645  * Return Value:        None
1646  */
1647 static void mgsl_isr_transmit_dma( struct mgsl_struct *info )
1648 {
1649         u16 status;
1650
1651         /* clear interrupt pending and IUS bit for Tx DMA IRQ */
1652         usc_OutDmaReg(info, CDIR, BIT8+BIT0 );
1653
1654         /* Read the transmit DMA status to identify interrupt type. */
1655         /* This also clears the status bits. */
1656
1657         status = usc_InDmaReg( info, TDMR );
1658
1659         if ( debug_level >= DEBUG_LEVEL_ISR )
1660                 printk("%s(%d):mgsl_isr_transmit_dma(%s) status=%04X\n",
1661                         __FILE__,__LINE__,info->device_name,status);
1662
1663         if ( status & BIT2 ) {
1664                 --info->tx_dma_buffers_used;
1665
1666                 /* if there are transmit frames queued,
1667                  *  try to load the next one
1668                  */
1669                 if ( load_next_tx_holding_buffer(info) ) {
1670                         /* if call returns non-zero value, we have
1671                          * at least one free tx holding buffer
1672                          */
1673                         info->pending_bh |= BH_TRANSMIT;
1674                 }
1675         }
1676
1677 }       /* end of mgsl_isr_transmit_dma() */
1678
1679 /* mgsl_interrupt()
1680  *
1681  *      Interrupt service routine entry point.
1682  *
1683  * Arguments:
1684  *
1685  *      irq             interrupt number that caused interrupt
1686  *      dev_id          device ID supplied during interrupt registration
1687  *
1688  * Return Value: None
1689  */
1690 static irqreturn_t mgsl_interrupt(int dummy, void *dev_id)
1691 {
1692         struct mgsl_struct *info = dev_id;
1693         u16 UscVector;
1694         u16 DmaVector;
1695
1696         if ( debug_level >= DEBUG_LEVEL_ISR )
1697                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)entry.\n",
1698                         __FILE__, __LINE__, info->irq_level);
1699
1700         spin_lock(&info->irq_spinlock);
1701
1702         for(;;) {
1703                 /* Read the interrupt vectors from hardware. */
1704                 UscVector = usc_InReg(info, IVR) >> 9;
1705                 DmaVector = usc_InDmaReg(info, DIVR);
1706
1707                 if ( debug_level >= DEBUG_LEVEL_ISR )
1708                         printk("%s(%d):%s UscVector=%08X DmaVector=%08X\n",
1709                                 __FILE__,__LINE__,info->device_name,UscVector,DmaVector);
1710
1711                 if ( !UscVector && !DmaVector )
1712                         break;
1713
1714                 /* Dispatch interrupt vector */
1715                 if ( UscVector )
1716                         (*UscIsrTable[UscVector])(info);
1717                 else if ( (DmaVector&(BIT10|BIT9)) == BIT10)
1718                         mgsl_isr_transmit_dma(info);
1719                 else
1720                         mgsl_isr_receive_dma(info);
1721
1722                 if ( info->isr_overflow ) {
1723                         printk(KERN_ERR "%s(%d):%s isr overflow irq=%d\n",
1724                                 __FILE__, __LINE__, info->device_name, info->irq_level);
1725                         usc_DisableMasterIrqBit(info);
1726                         usc_DisableDmaInterrupts(info,DICR_MASTER);
1727                         break;
1728                 }
1729         }
1730
1731         /* Request bottom half processing if there's something
1732          * for it to do and the bh is not already running
1733          */
1734
1735         if ( info->pending_bh && !info->bh_running && !info->bh_requested ) {
1736                 if ( debug_level >= DEBUG_LEVEL_ISR )
1737                         printk("%s(%d):%s queueing bh task.\n",
1738                                 __FILE__,__LINE__,info->device_name);
1739                 schedule_work(&info->task);
1740                 info->bh_requested = true;
1741         }
1742
1743         spin_unlock(&info->irq_spinlock);
1744
1745         if ( debug_level >= DEBUG_LEVEL_ISR )
1746                 printk(KERN_DEBUG "%s(%d):mgsl_interrupt(%d)exit.\n",
1747                         __FILE__, __LINE__, info->irq_level);
1748
1749         return IRQ_HANDLED;
1750 }       /* end of mgsl_interrupt() */
1751
1752 /* startup()
1753  *
1754  *      Initialize and start device.
1755  *
1756  * Arguments:           info    pointer to device instance data
1757  * Return Value:        0 if success, otherwise error code
1758  */
1759 static int startup(struct mgsl_struct * info)
1760 {
1761         int retval = 0;
1762
1763         if ( debug_level >= DEBUG_LEVEL_INFO )
1764                 printk("%s(%d):mgsl_startup(%s)\n",__FILE__,__LINE__,info->device_name);
1765
1766         if (info->port.flags & ASYNC_INITIALIZED)
1767                 return 0;
1768
1769         if (!info->xmit_buf) {
1770                 /* allocate a page of memory for a transmit buffer */
1771                 info->xmit_buf = (unsigned char *)get_zeroed_page(GFP_KERNEL);
1772                 if (!info->xmit_buf) {
1773                         printk(KERN_ERR"%s(%d):%s can't allocate transmit buffer\n",
1774                                 __FILE__,__LINE__,info->device_name);
1775                         return -ENOMEM;
1776                 }
1777         }
1778
1779         info->pending_bh = 0;
1780
1781         memset(&info->icount, 0, sizeof(info->icount));
1782
1783         setup_timer(&info->tx_timer, mgsl_tx_timeout, (unsigned long)info);
1784
1785         /* Allocate and claim adapter resources */
1786         retval = mgsl_claim_resources(info);
1787
1788         /* perform existence check and diagnostics */
1789         if ( !retval )
1790                 retval = mgsl_adapter_test(info);
1791
1792         if ( retval ) {
1793                 if (capable(CAP_SYS_ADMIN) && info->port.tty)
1794                         set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1795                 mgsl_release_resources(info);
1796                 return retval;
1797         }
1798
1799         /* program hardware for current parameters */
1800         mgsl_change_params(info);
1801
1802         if (info->port.tty)
1803                 clear_bit(TTY_IO_ERROR, &info->port.tty->flags);
1804
1805         info->port.flags |= ASYNC_INITIALIZED;
1806
1807         return 0;
1808
1809 }       /* end of startup() */
1810
1811 /* shutdown()
1812  *
1813  * Called by mgsl_close() and mgsl_hangup() to shutdown hardware
1814  *
1815  * Arguments:           info    pointer to device instance data
1816  * Return Value:        None
1817  */
1818 static void shutdown(struct mgsl_struct * info)
1819 {
1820         unsigned long flags;
1821
1822         if (!(info->port.flags & ASYNC_INITIALIZED))
1823                 return;
1824
1825         if (debug_level >= DEBUG_LEVEL_INFO)
1826                 printk("%s(%d):mgsl_shutdown(%s)\n",
1827                          __FILE__,__LINE__, info->device_name );
1828
1829         /* clear status wait queue because status changes */
1830         /* can't happen after shutting down the hardware */
1831         wake_up_interruptible(&info->status_event_wait_q);
1832         wake_up_interruptible(&info->event_wait_q);
1833
1834         del_timer_sync(&info->tx_timer);
1835
1836         if (info->xmit_buf) {
1837                 free_page((unsigned long) info->xmit_buf);
1838                 info->xmit_buf = NULL;
1839         }
1840
1841         spin_lock_irqsave(&info->irq_spinlock,flags);
1842         usc_DisableMasterIrqBit(info);
1843         usc_stop_receiver(info);
1844         usc_stop_transmitter(info);
1845         usc_DisableInterrupts(info,RECEIVE_DATA + RECEIVE_STATUS +
1846                 TRANSMIT_DATA + TRANSMIT_STATUS + IO_PIN + MISC );
1847         usc_DisableDmaInterrupts(info,DICR_MASTER + DICR_TRANSMIT + DICR_RECEIVE);
1848
1849         /* Disable DMAEN (Port 7, Bit 14) */
1850         /* This disconnects the DMA request signal from the ISA bus */
1851         /* on the ISA adapter. This has no effect for the PCI adapter */
1852         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) | BIT14));
1853
1854         /* Disable INTEN (Port 6, Bit12) */
1855         /* This disconnects the IRQ request signal to the ISA bus */
1856         /* on the ISA adapter. This has no effect for the PCI adapter */
1857         usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) | BIT12));
1858
1859         if (!info->port.tty || info->port.tty->termios->c_cflag & HUPCL) {
1860                 info->serial_signals &= ~(SerialSignal_DTR + SerialSignal_RTS);
1861                 usc_set_serial_signals(info);
1862         }
1863
1864         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1865
1866         mgsl_release_resources(info);
1867
1868         if (info->port.tty)
1869                 set_bit(TTY_IO_ERROR, &info->port.tty->flags);
1870
1871         info->port.flags &= ~ASYNC_INITIALIZED;
1872
1873 }       /* end of shutdown() */
1874
1875 static void mgsl_program_hw(struct mgsl_struct *info)
1876 {
1877         unsigned long flags;
1878
1879         spin_lock_irqsave(&info->irq_spinlock,flags);
1880
1881         usc_stop_receiver(info);
1882         usc_stop_transmitter(info);
1883         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
1884
1885         if (info->params.mode == MGSL_MODE_HDLC ||
1886             info->params.mode == MGSL_MODE_RAW ||
1887             info->netcount)
1888                 usc_set_sync_mode(info);
1889         else
1890                 usc_set_async_mode(info);
1891
1892         usc_set_serial_signals(info);
1893
1894         info->dcd_chkcount = 0;
1895         info->cts_chkcount = 0;
1896         info->ri_chkcount = 0;
1897         info->dsr_chkcount = 0;
1898
1899         usc_EnableStatusIrqs(info,SICR_CTS+SICR_DSR+SICR_DCD+SICR_RI);
1900         usc_EnableInterrupts(info, IO_PIN);
1901         usc_get_serial_signals(info);
1902
1903         if (info->netcount || info->port.tty->termios->c_cflag & CREAD)
1904                 usc_start_receiver(info);
1905
1906         spin_unlock_irqrestore(&info->irq_spinlock,flags);
1907 }
1908
1909 /* Reconfigure adapter based on new parameters
1910  */
1911 static void mgsl_change_params(struct mgsl_struct *info)
1912 {
1913         unsigned cflag;
1914         int bits_per_char;
1915
1916         if (!info->port.tty || !info->port.tty->termios)
1917                 return;
1918
1919         if (debug_level >= DEBUG_LEVEL_INFO)
1920                 printk("%s(%d):mgsl_change_params(%s)\n",
1921                          __FILE__,__LINE__, info->device_name );
1922
1923         cflag = info->port.tty->termios->c_cflag;
1924
1925         /* if B0 rate (hangup) specified then negate DTR and RTS */
1926         /* otherwise assert DTR and RTS */
1927         if (cflag & CBAUD)
1928                 info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
1929         else
1930                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
1931
1932         /* byte size and parity */
1933
1934         switch (cflag & CSIZE) {
1935               case CS5: info->params.data_bits = 5; break;
1936               case CS6: info->params.data_bits = 6; break;
1937               case CS7: info->params.data_bits = 7; break;
1938               case CS8: info->params.data_bits = 8; break;
1939               /* Never happens, but GCC is too dumb to figure it out */
1940               default:  info->params.data_bits = 7; break;
1941               }
1942
1943         if (cflag & CSTOPB)
1944                 info->params.stop_bits = 2;
1945         else
1946                 info->params.stop_bits = 1;
1947
1948         info->params.parity = ASYNC_PARITY_NONE;
1949         if (cflag & PARENB) {
1950                 if (cflag & PARODD)
1951                         info->params.parity = ASYNC_PARITY_ODD;
1952                 else
1953                         info->params.parity = ASYNC_PARITY_EVEN;
1954 #ifdef CMSPAR
1955                 if (cflag & CMSPAR)
1956                         info->params.parity = ASYNC_PARITY_SPACE;
1957 #endif
1958         }
1959
1960         /* calculate number of jiffies to transmit a full
1961          * FIFO (32 bytes) at specified data rate
1962          */
1963         bits_per_char = info->params.data_bits +
1964                         info->params.stop_bits + 1;
1965
1966         /* if port data rate is set to 460800 or less then
1967          * allow tty settings to override, otherwise keep the
1968          * current data rate.
1969          */
1970         if (info->params.data_rate <= 460800)
1971                 info->params.data_rate = tty_get_baud_rate(info->port.tty);
1972
1973         if ( info->params.data_rate ) {
1974                 info->timeout = (32*HZ*bits_per_char) /
1975                                 info->params.data_rate;
1976         }
1977         info->timeout += HZ/50;         /* Add .02 seconds of slop */
1978
1979         if (cflag & CRTSCTS)
1980                 info->port.flags |= ASYNC_CTS_FLOW;
1981         else
1982                 info->port.flags &= ~ASYNC_CTS_FLOW;
1983
1984         if (cflag & CLOCAL)
1985                 info->port.flags &= ~ASYNC_CHECK_CD;
1986         else
1987                 info->port.flags |= ASYNC_CHECK_CD;
1988
1989         /* process tty input control flags */
1990
1991         info->read_status_mask = RXSTATUS_OVERRUN;
1992         if (I_INPCK(info->port.tty))
1993                 info->read_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
1994         if (I_BRKINT(info->port.tty) || I_PARMRK(info->port.tty))
1995                 info->read_status_mask |= RXSTATUS_BREAK_RECEIVED;
1996
1997         if (I_IGNPAR(info->port.tty))
1998                 info->ignore_status_mask |= RXSTATUS_PARITY_ERROR | RXSTATUS_FRAMING_ERROR;
1999         if (I_IGNBRK(info->port.tty)) {
2000                 info->ignore_status_mask |= RXSTATUS_BREAK_RECEIVED;
2001                 /* If ignoring parity and break indicators, ignore
2002                  * overruns too.  (For real raw support).
2003                  */
2004                 if (I_IGNPAR(info->port.tty))
2005                         info->ignore_status_mask |= RXSTATUS_OVERRUN;
2006         }
2007
2008         mgsl_program_hw(info);
2009
2010 }       /* end of mgsl_change_params() */
2011
2012 /* mgsl_put_char()
2013  *
2014  *      Add a character to the transmit buffer.
2015  *
2016  * Arguments:           tty     pointer to tty information structure
2017  *                      ch      character to add to transmit buffer
2018  *
2019  * Return Value:        None
2020  */
2021 static int mgsl_put_char(struct tty_struct *tty, unsigned char ch)
2022 {
2023         struct mgsl_struct *info = tty->driver_data;
2024         unsigned long flags;
2025         int ret = 0;
2026
2027         if (debug_level >= DEBUG_LEVEL_INFO) {
2028                 printk(KERN_DEBUG "%s(%d):mgsl_put_char(%d) on %s\n",
2029                         __FILE__, __LINE__, ch, info->device_name);
2030         }
2031
2032         if (mgsl_paranoia_check(info, tty->name, "mgsl_put_char"))
2033                 return 0;
2034
2035         if (!tty || !info->xmit_buf)
2036                 return 0;
2037
2038         spin_lock_irqsave(&info->irq_spinlock, flags);
2039
2040         if ((info->params.mode == MGSL_MODE_ASYNC ) || !info->tx_active) {
2041                 if (info->xmit_cnt < SERIAL_XMIT_SIZE - 1) {
2042                         info->xmit_buf[info->xmit_head++] = ch;
2043                         info->xmit_head &= SERIAL_XMIT_SIZE-1;
2044                         info->xmit_cnt++;
2045                         ret = 1;
2046                 }
2047         }
2048         spin_unlock_irqrestore(&info->irq_spinlock, flags);
2049         return ret;
2050
2051 }       /* end of mgsl_put_char() */
2052
2053 /* mgsl_flush_chars()
2054  *
2055  *      Enable transmitter so remaining characters in the
2056  *      transmit buffer are sent.
2057  *
2058  * Arguments:           tty     pointer to tty information structure
2059  * Return Value:        None
2060  */
2061 static void mgsl_flush_chars(struct tty_struct *tty)
2062 {
2063         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2064         unsigned long flags;
2065
2066         if ( debug_level >= DEBUG_LEVEL_INFO )
2067                 printk( "%s(%d):mgsl_flush_chars() entry on %s xmit_cnt=%d\n",
2068                         __FILE__,__LINE__,info->device_name,info->xmit_cnt);
2069
2070         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_chars"))
2071                 return;
2072
2073         if (info->xmit_cnt <= 0 || tty->stopped || tty->hw_stopped ||
2074             !info->xmit_buf)
2075                 return;
2076
2077         if ( debug_level >= DEBUG_LEVEL_INFO )
2078                 printk( "%s(%d):mgsl_flush_chars() entry on %s starting transmitter\n",
2079                         __FILE__,__LINE__,info->device_name );
2080
2081         spin_lock_irqsave(&info->irq_spinlock,flags);
2082
2083         if (!info->tx_active) {
2084                 if ( (info->params.mode == MGSL_MODE_HDLC ||
2085                         info->params.mode == MGSL_MODE_RAW) && info->xmit_cnt ) {
2086                         /* operating in synchronous (frame oriented) mode */
2087                         /* copy data from circular xmit_buf to */
2088                         /* transmit DMA buffer. */
2089                         mgsl_load_tx_dma_buffer(info,
2090                                  info->xmit_buf,info->xmit_cnt);
2091                 }
2092                 usc_start_transmitter(info);
2093         }
2094
2095         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2096
2097 }       /* end of mgsl_flush_chars() */
2098
2099 /* mgsl_write()
2100  *
2101  *      Send a block of data
2102  *
2103  * Arguments:
2104  *
2105  *      tty             pointer to tty information structure
2106  *      buf             pointer to buffer containing send data
2107  *      count           size of send data in bytes
2108  *
2109  * Return Value:        number of characters written
2110  */
2111 static int mgsl_write(struct tty_struct * tty,
2112                     const unsigned char *buf, int count)
2113 {
2114         int     c, ret = 0;
2115         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2116         unsigned long flags;
2117
2118         if ( debug_level >= DEBUG_LEVEL_INFO )
2119                 printk( "%s(%d):mgsl_write(%s) count=%d\n",
2120                         __FILE__,__LINE__,info->device_name,count);
2121
2122         if (mgsl_paranoia_check(info, tty->name, "mgsl_write"))
2123                 goto cleanup;
2124
2125         if (!tty || !info->xmit_buf)
2126                 goto cleanup;
2127
2128         if ( info->params.mode == MGSL_MODE_HDLC ||
2129                         info->params.mode == MGSL_MODE_RAW ) {
2130                 /* operating in synchronous (frame oriented) mode */
2131                 /* operating in synchronous (frame oriented) mode */
2132                 if (info->tx_active) {
2133
2134                         if ( info->params.mode == MGSL_MODE_HDLC ) {
2135                                 ret = 0;
2136                                 goto cleanup;
2137                         }
2138                         /* transmitter is actively sending data -
2139                          * if we have multiple transmit dma and
2140                          * holding buffers, attempt to queue this
2141                          * frame for transmission at a later time.
2142                          */
2143                         if (info->tx_holding_count >= info->num_tx_holding_buffers ) {
2144                                 /* no tx holding buffers available */
2145                                 ret = 0;
2146                                 goto cleanup;
2147                         }
2148
2149                         /* queue transmit frame request */
2150                         ret = count;
2151                         save_tx_buffer_request(info,buf,count);
2152
2153                         /* if we have sufficient tx dma buffers,
2154                          * load the next buffered tx request
2155                          */
2156                         spin_lock_irqsave(&info->irq_spinlock,flags);
2157                         load_next_tx_holding_buffer(info);
2158                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2159                         goto cleanup;
2160                 }
2161
2162                 /* if operating in HDLC LoopMode and the adapter  */
2163                 /* has yet to be inserted into the loop, we can't */
2164                 /* transmit                                       */
2165
2166                 if ( (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) &&
2167                         !usc_loopmode_active(info) )
2168                 {
2169                         ret = 0;
2170                         goto cleanup;
2171                 }
2172
2173                 if ( info->xmit_cnt ) {
2174                         /* Send accumulated from send_char() calls */
2175                         /* as frame and wait before accepting more data. */
2176                         ret = 0;
2177
2178                         /* copy data from circular xmit_buf to */
2179                         /* transmit DMA buffer. */
2180                         mgsl_load_tx_dma_buffer(info,
2181                                 info->xmit_buf,info->xmit_cnt);
2182                         if ( debug_level >= DEBUG_LEVEL_INFO )
2183                                 printk( "%s(%d):mgsl_write(%s) sync xmit_cnt flushing\n",
2184                                         __FILE__,__LINE__,info->device_name);
2185                 } else {
2186                         if ( debug_level >= DEBUG_LEVEL_INFO )
2187                                 printk( "%s(%d):mgsl_write(%s) sync transmit accepted\n",
2188                                         __FILE__,__LINE__,info->device_name);
2189                         ret = count;
2190                         info->xmit_cnt = count;
2191                         mgsl_load_tx_dma_buffer(info,buf,count);
2192                 }
2193         } else {
2194                 while (1) {
2195                         spin_lock_irqsave(&info->irq_spinlock,flags);
2196                         c = min_t(int, count,
2197                                 min(SERIAL_XMIT_SIZE - info->xmit_cnt - 1,
2198                                     SERIAL_XMIT_SIZE - info->xmit_head));
2199                         if (c <= 0) {
2200                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2201                                 break;
2202                         }
2203                         memcpy(info->xmit_buf + info->xmit_head, buf, c);
2204                         info->xmit_head = ((info->xmit_head + c) &
2205                                            (SERIAL_XMIT_SIZE-1));
2206                         info->xmit_cnt += c;
2207                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2208                         buf += c;
2209                         count -= c;
2210                         ret += c;
2211                 }
2212         }
2213
2214         if (info->xmit_cnt && !tty->stopped && !tty->hw_stopped) {
2215                 spin_lock_irqsave(&info->irq_spinlock,flags);
2216                 if (!info->tx_active)
2217                         usc_start_transmitter(info);
2218                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2219         }
2220 cleanup:
2221         if ( debug_level >= DEBUG_LEVEL_INFO )
2222                 printk( "%s(%d):mgsl_write(%s) returning=%d\n",
2223                         __FILE__,__LINE__,info->device_name,ret);
2224
2225         return ret;
2226
2227 }       /* end of mgsl_write() */
2228
2229 /* mgsl_write_room()
2230  *
2231  *      Return the count of free bytes in transmit buffer
2232  *
2233  * Arguments:           tty     pointer to tty info structure
2234  * Return Value:        None
2235  */
2236 static int mgsl_write_room(struct tty_struct *tty)
2237 {
2238         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2239         int     ret;
2240
2241         if (mgsl_paranoia_check(info, tty->name, "mgsl_write_room"))
2242                 return 0;
2243         ret = SERIAL_XMIT_SIZE - info->xmit_cnt - 1;
2244         if (ret < 0)
2245                 ret = 0;
2246
2247         if (debug_level >= DEBUG_LEVEL_INFO)
2248                 printk("%s(%d):mgsl_write_room(%s)=%d\n",
2249                          __FILE__,__LINE__, info->device_name,ret );
2250
2251         if ( info->params.mode == MGSL_MODE_HDLC ||
2252                 info->params.mode == MGSL_MODE_RAW ) {
2253                 /* operating in synchronous (frame oriented) mode */
2254                 if ( info->tx_active )
2255                         return 0;
2256                 else
2257                         return HDLC_MAX_FRAME_SIZE;
2258         }
2259
2260         return ret;
2261
2262 }       /* end of mgsl_write_room() */
2263
2264 /* mgsl_chars_in_buffer()
2265  *
2266  *      Return the count of bytes in transmit buffer
2267  *
2268  * Arguments:           tty     pointer to tty info structure
2269  * Return Value:        None
2270  */
2271 static int mgsl_chars_in_buffer(struct tty_struct *tty)
2272 {
2273         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2274
2275         if (debug_level >= DEBUG_LEVEL_INFO)
2276                 printk("%s(%d):mgsl_chars_in_buffer(%s)\n",
2277                          __FILE__,__LINE__, info->device_name );
2278
2279         if (mgsl_paranoia_check(info, tty->name, "mgsl_chars_in_buffer"))
2280                 return 0;
2281
2282         if (debug_level >= DEBUG_LEVEL_INFO)
2283                 printk("%s(%d):mgsl_chars_in_buffer(%s)=%d\n",
2284                          __FILE__,__LINE__, info->device_name,info->xmit_cnt );
2285
2286         if ( info->params.mode == MGSL_MODE_HDLC ||
2287                 info->params.mode == MGSL_MODE_RAW ) {
2288                 /* operating in synchronous (frame oriented) mode */
2289                 if ( info->tx_active )
2290                         return info->max_frame_size;
2291                 else
2292                         return 0;
2293         }
2294
2295         return info->xmit_cnt;
2296 }       /* end of mgsl_chars_in_buffer() */
2297
2298 /* mgsl_flush_buffer()
2299  *
2300  *      Discard all data in the send buffer
2301  *
2302  * Arguments:           tty     pointer to tty info structure
2303  * Return Value:        None
2304  */
2305 static void mgsl_flush_buffer(struct tty_struct *tty)
2306 {
2307         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2308         unsigned long flags;
2309
2310         if (debug_level >= DEBUG_LEVEL_INFO)
2311                 printk("%s(%d):mgsl_flush_buffer(%s) entry\n",
2312                          __FILE__,__LINE__, info->device_name );
2313
2314         if (mgsl_paranoia_check(info, tty->name, "mgsl_flush_buffer"))
2315                 return;
2316
2317         spin_lock_irqsave(&info->irq_spinlock,flags);
2318         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
2319         del_timer(&info->tx_timer);
2320         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2321
2322         tty_wakeup(tty);
2323 }
2324
2325 /* mgsl_send_xchar()
2326  *
2327  *      Send a high-priority XON/XOFF character
2328  *
2329  * Arguments:           tty     pointer to tty info structure
2330  *                      ch      character to send
2331  * Return Value:        None
2332  */
2333 static void mgsl_send_xchar(struct tty_struct *tty, char ch)
2334 {
2335         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2336         unsigned long flags;
2337
2338         if (debug_level >= DEBUG_LEVEL_INFO)
2339                 printk("%s(%d):mgsl_send_xchar(%s,%d)\n",
2340                          __FILE__,__LINE__, info->device_name, ch );
2341
2342         if (mgsl_paranoia_check(info, tty->name, "mgsl_send_xchar"))
2343                 return;
2344
2345         info->x_char = ch;
2346         if (ch) {
2347                 /* Make sure transmit interrupts are on */
2348                 spin_lock_irqsave(&info->irq_spinlock,flags);
2349                 if (!info->tx_enabled)
2350                         usc_start_transmitter(info);
2351                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2352         }
2353 }       /* end of mgsl_send_xchar() */
2354
2355 /* mgsl_throttle()
2356  *
2357  *      Signal remote device to throttle send data (our receive data)
2358  *
2359  * Arguments:           tty     pointer to tty info structure
2360  * Return Value:        None
2361  */
2362 static void mgsl_throttle(struct tty_struct * tty)
2363 {
2364         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2365         unsigned long flags;
2366
2367         if (debug_level >= DEBUG_LEVEL_INFO)
2368                 printk("%s(%d):mgsl_throttle(%s) entry\n",
2369                          __FILE__,__LINE__, info->device_name );
2370
2371         if (mgsl_paranoia_check(info, tty->name, "mgsl_throttle"))
2372                 return;
2373
2374         if (I_IXOFF(tty))
2375                 mgsl_send_xchar(tty, STOP_CHAR(tty));
2376
2377         if (tty->termios->c_cflag & CRTSCTS) {
2378                 spin_lock_irqsave(&info->irq_spinlock,flags);
2379                 info->serial_signals &= ~SerialSignal_RTS;
2380                 usc_set_serial_signals(info);
2381                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2382         }
2383 }       /* end of mgsl_throttle() */
2384
2385 /* mgsl_unthrottle()
2386  *
2387  *      Signal remote device to stop throttling send data (our receive data)
2388  *
2389  * Arguments:           tty     pointer to tty info structure
2390  * Return Value:        None
2391  */
2392 static void mgsl_unthrottle(struct tty_struct * tty)
2393 {
2394         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2395         unsigned long flags;
2396
2397         if (debug_level >= DEBUG_LEVEL_INFO)
2398                 printk("%s(%d):mgsl_unthrottle(%s) entry\n",
2399                          __FILE__,__LINE__, info->device_name );
2400
2401         if (mgsl_paranoia_check(info, tty->name, "mgsl_unthrottle"))
2402                 return;
2403
2404         if (I_IXOFF(tty)) {
2405                 if (info->x_char)
2406                         info->x_char = 0;
2407                 else
2408                         mgsl_send_xchar(tty, START_CHAR(tty));
2409         }
2410
2411         if (tty->termios->c_cflag & CRTSCTS) {
2412                 spin_lock_irqsave(&info->irq_spinlock,flags);
2413                 info->serial_signals |= SerialSignal_RTS;
2414                 usc_set_serial_signals(info);
2415                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2416         }
2417
2418 }       /* end of mgsl_unthrottle() */
2419
2420 /* mgsl_get_stats()
2421  *
2422  *      get the current serial parameters information
2423  *
2424  * Arguments:   info            pointer to device instance data
2425  *              user_icount     pointer to buffer to hold returned stats
2426  *
2427  * Return Value:        0 if success, otherwise error code
2428  */
2429 static int mgsl_get_stats(struct mgsl_struct * info, struct mgsl_icount __user *user_icount)
2430 {
2431         int err;
2432
2433         if (debug_level >= DEBUG_LEVEL_INFO)
2434                 printk("%s(%d):mgsl_get_params(%s)\n",
2435                          __FILE__,__LINE__, info->device_name);
2436
2437         if (!user_icount) {
2438                 memset(&info->icount, 0, sizeof(info->icount));
2439         } else {
2440                 COPY_TO_USER(err, user_icount, &info->icount, sizeof(struct mgsl_icount));
2441                 if (err)
2442                         return -EFAULT;
2443         }
2444
2445         return 0;
2446
2447 }       /* end of mgsl_get_stats() */
2448
2449 /* mgsl_get_params()
2450  *
2451  *      get the current serial parameters information
2452  *
2453  * Arguments:   info            pointer to device instance data
2454  *              user_params     pointer to buffer to hold returned params
2455  *
2456  * Return Value:        0 if success, otherwise error code
2457  */
2458 static int mgsl_get_params(struct mgsl_struct * info, MGSL_PARAMS __user *user_params)
2459 {
2460         int err;
2461         if (debug_level >= DEBUG_LEVEL_INFO)
2462                 printk("%s(%d):mgsl_get_params(%s)\n",
2463                          __FILE__,__LINE__, info->device_name);
2464
2465         COPY_TO_USER(err,user_params, &info->params, sizeof(MGSL_PARAMS));
2466         if (err) {
2467                 if ( debug_level >= DEBUG_LEVEL_INFO )
2468                         printk( "%s(%d):mgsl_get_params(%s) user buffer copy failed\n",
2469                                 __FILE__,__LINE__,info->device_name);
2470                 return -EFAULT;
2471         }
2472
2473         return 0;
2474
2475 }       /* end of mgsl_get_params() */
2476
2477 /* mgsl_set_params()
2478  *
2479  *      set the serial parameters
2480  *
2481  * Arguments:
2482  *
2483  *      info            pointer to device instance data
2484  *      new_params      user buffer containing new serial params
2485  *
2486  * Return Value:        0 if success, otherwise error code
2487  */
2488 static int mgsl_set_params(struct mgsl_struct * info, MGSL_PARAMS __user *new_params)
2489 {
2490         unsigned long flags;
2491         MGSL_PARAMS tmp_params;
2492         int err;
2493
2494         if (debug_level >= DEBUG_LEVEL_INFO)
2495                 printk("%s(%d):mgsl_set_params %s\n", __FILE__,__LINE__,
2496                         info->device_name );
2497         COPY_FROM_USER(err,&tmp_params, new_params, sizeof(MGSL_PARAMS));
2498         if (err) {
2499                 if ( debug_level >= DEBUG_LEVEL_INFO )
2500                         printk( "%s(%d):mgsl_set_params(%s) user buffer copy failed\n",
2501                                 __FILE__,__LINE__,info->device_name);
2502                 return -EFAULT;
2503         }
2504
2505         spin_lock_irqsave(&info->irq_spinlock,flags);
2506         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
2507         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2508
2509         mgsl_change_params(info);
2510
2511         return 0;
2512
2513 }       /* end of mgsl_set_params() */
2514
2515 /* mgsl_get_txidle()
2516  *
2517  *      get the current transmit idle mode
2518  *
2519  * Arguments:   info            pointer to device instance data
2520  *              idle_mode       pointer to buffer to hold returned idle mode
2521  *
2522  * Return Value:        0 if success, otherwise error code
2523  */
2524 static int mgsl_get_txidle(struct mgsl_struct * info, int __user *idle_mode)
2525 {
2526         int err;
2527
2528         if (debug_level >= DEBUG_LEVEL_INFO)
2529                 printk("%s(%d):mgsl_get_txidle(%s)=%d\n",
2530                          __FILE__,__LINE__, info->device_name, info->idle_mode);
2531
2532         COPY_TO_USER(err,idle_mode, &info->idle_mode, sizeof(int));
2533         if (err) {
2534                 if ( debug_level >= DEBUG_LEVEL_INFO )
2535                         printk( "%s(%d):mgsl_get_txidle(%s) user buffer copy failed\n",
2536                                 __FILE__,__LINE__,info->device_name);
2537                 return -EFAULT;
2538         }
2539
2540         return 0;
2541
2542 }       /* end of mgsl_get_txidle() */
2543
2544 /* mgsl_set_txidle()    service ioctl to set transmit idle mode
2545  *
2546  * Arguments:           info            pointer to device instance data
2547  *                      idle_mode       new idle mode
2548  *
2549  * Return Value:        0 if success, otherwise error code
2550  */
2551 static int mgsl_set_txidle(struct mgsl_struct * info, int idle_mode)
2552 {
2553         unsigned long flags;
2554
2555         if (debug_level >= DEBUG_LEVEL_INFO)
2556                 printk("%s(%d):mgsl_set_txidle(%s,%d)\n", __FILE__,__LINE__,
2557                         info->device_name, idle_mode );
2558
2559         spin_lock_irqsave(&info->irq_spinlock,flags);
2560         info->idle_mode = idle_mode;
2561         usc_set_txidle( info );
2562         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2563         return 0;
2564
2565 }       /* end of mgsl_set_txidle() */
2566
2567 /* mgsl_txenable()
2568  *
2569  *      enable or disable the transmitter
2570  *
2571  * Arguments:
2572  *
2573  *      info            pointer to device instance data
2574  *      enable          1 = enable, 0 = disable
2575  *
2576  * Return Value:        0 if success, otherwise error code
2577  */
2578 static int mgsl_txenable(struct mgsl_struct * info, int enable)
2579 {
2580         unsigned long flags;
2581
2582         if (debug_level >= DEBUG_LEVEL_INFO)
2583                 printk("%s(%d):mgsl_txenable(%s,%d)\n", __FILE__,__LINE__,
2584                         info->device_name, enable);
2585
2586         spin_lock_irqsave(&info->irq_spinlock,flags);
2587         if ( enable ) {
2588                 if ( !info->tx_enabled ) {
2589
2590                         usc_start_transmitter(info);
2591                         /*--------------------------------------------------
2592                          * if HDLC/SDLC Loop mode, attempt to insert the
2593                          * station in the 'loop' by setting CMR:13. Upon
2594                          * receipt of the next GoAhead (RxAbort) sequence,
2595                          * the OnLoop indicator (CCSR:7) should go active
2596                          * to indicate that we are on the loop
2597                          *--------------------------------------------------*/
2598                         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2599                                 usc_loopmode_insert_request( info );
2600                 }
2601         } else {
2602                 if ( info->tx_enabled )
2603                         usc_stop_transmitter(info);
2604         }
2605         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2606         return 0;
2607
2608 }       /* end of mgsl_txenable() */
2609
2610 /* mgsl_txabort()       abort send HDLC frame
2611  *
2612  * Arguments:           info            pointer to device instance data
2613  * Return Value:        0 if success, otherwise error code
2614  */
2615 static int mgsl_txabort(struct mgsl_struct * info)
2616 {
2617         unsigned long flags;
2618
2619         if (debug_level >= DEBUG_LEVEL_INFO)
2620                 printk("%s(%d):mgsl_txabort(%s)\n", __FILE__,__LINE__,
2621                         info->device_name);
2622
2623         spin_lock_irqsave(&info->irq_spinlock,flags);
2624         if ( info->tx_active && info->params.mode == MGSL_MODE_HDLC )
2625         {
2626                 if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
2627                         usc_loopmode_cancel_transmit( info );
2628                 else
2629                         usc_TCmd(info,TCmd_SendAbort);
2630         }
2631         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2632         return 0;
2633
2634 }       /* end of mgsl_txabort() */
2635
2636 /* mgsl_rxenable()      enable or disable the receiver
2637  *
2638  * Arguments:           info            pointer to device instance data
2639  *                      enable          1 = enable, 0 = disable
2640  * Return Value:        0 if success, otherwise error code
2641  */
2642 static int mgsl_rxenable(struct mgsl_struct * info, int enable)
2643 {
2644         unsigned long flags;
2645
2646         if (debug_level >= DEBUG_LEVEL_INFO)
2647                 printk("%s(%d):mgsl_rxenable(%s,%d)\n", __FILE__,__LINE__,
2648                         info->device_name, enable);
2649
2650         spin_lock_irqsave(&info->irq_spinlock,flags);
2651         if ( enable ) {
2652                 if ( !info->rx_enabled )
2653                         usc_start_receiver(info);
2654         } else {
2655                 if ( info->rx_enabled )
2656                         usc_stop_receiver(info);
2657         }
2658         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2659         return 0;
2660
2661 }       /* end of mgsl_rxenable() */
2662
2663 /* mgsl_wait_event()    wait for specified event to occur
2664  *
2665  * Arguments:           info    pointer to device instance data
2666  *                      mask    pointer to bitmask of events to wait for
2667  * Return Value:        0       if successful and bit mask updated with
2668  *                              of events triggerred,
2669  *                      otherwise error code
2670  */
2671 static int mgsl_wait_event(struct mgsl_struct * info, int __user * mask_ptr)
2672 {
2673         unsigned long flags;
2674         int s;
2675         int rc=0;
2676         struct mgsl_icount cprev, cnow;
2677         int events;
2678         int mask;
2679         struct  _input_signal_events oldsigs, newsigs;
2680         DECLARE_WAITQUEUE(wait, current);
2681
2682         COPY_FROM_USER(rc,&mask, mask_ptr, sizeof(int));
2683         if (rc) {
2684                 return  -EFAULT;
2685         }
2686
2687         if (debug_level >= DEBUG_LEVEL_INFO)
2688                 printk("%s(%d):mgsl_wait_event(%s,%d)\n", __FILE__,__LINE__,
2689                         info->device_name, mask);
2690
2691         spin_lock_irqsave(&info->irq_spinlock,flags);
2692
2693         /* return immediately if state matches requested events */
2694         usc_get_serial_signals(info);
2695         s = info->serial_signals;
2696         events = mask &
2697                 ( ((s & SerialSignal_DSR) ? MgslEvent_DsrActive:MgslEvent_DsrInactive) +
2698                   ((s & SerialSignal_DCD) ? MgslEvent_DcdActive:MgslEvent_DcdInactive) +
2699                   ((s & SerialSignal_CTS) ? MgslEvent_CtsActive:MgslEvent_CtsInactive) +
2700                   ((s & SerialSignal_RI)  ? MgslEvent_RiActive :MgslEvent_RiInactive) );
2701         if (events) {
2702                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2703                 goto exit;
2704         }
2705
2706         /* save current irq counts */
2707         cprev = info->icount;
2708         oldsigs = info->input_signal_events;
2709
2710         /* enable hunt and idle irqs if needed */
2711         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2712                 u16 oldreg = usc_InReg(info,RICR);
2713                 u16 newreg = oldreg +
2714                          (mask & MgslEvent_ExitHuntMode ? RXSTATUS_EXITED_HUNT:0) +
2715                          (mask & MgslEvent_IdleReceived ? RXSTATUS_IDLE_RECEIVED:0);
2716                 if (oldreg != newreg)
2717                         usc_OutReg(info, RICR, newreg);
2718         }
2719
2720         set_current_state(TASK_INTERRUPTIBLE);
2721         add_wait_queue(&info->event_wait_q, &wait);
2722
2723         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2724
2725
2726         for(;;) {
2727                 schedule();
2728                 if (signal_pending(current)) {
2729                         rc = -ERESTARTSYS;
2730                         break;
2731                 }
2732
2733                 /* get current irq counts */
2734                 spin_lock_irqsave(&info->irq_spinlock,flags);
2735                 cnow = info->icount;
2736                 newsigs = info->input_signal_events;
2737                 set_current_state(TASK_INTERRUPTIBLE);
2738                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2739
2740                 /* if no change, wait aborted for some reason */
2741                 if (newsigs.dsr_up   == oldsigs.dsr_up   &&
2742                     newsigs.dsr_down == oldsigs.dsr_down &&
2743                     newsigs.dcd_up   == oldsigs.dcd_up   &&
2744                     newsigs.dcd_down == oldsigs.dcd_down &&
2745                     newsigs.cts_up   == oldsigs.cts_up   &&
2746                     newsigs.cts_down == oldsigs.cts_down &&
2747                     newsigs.ri_up    == oldsigs.ri_up    &&
2748                     newsigs.ri_down  == oldsigs.ri_down  &&
2749                     cnow.exithunt    == cprev.exithunt   &&
2750                     cnow.rxidle      == cprev.rxidle) {
2751                         rc = -EIO;
2752                         break;
2753                 }
2754
2755                 events = mask &
2756                         ( (newsigs.dsr_up   != oldsigs.dsr_up   ? MgslEvent_DsrActive:0)   +
2757                         (newsigs.dsr_down != oldsigs.dsr_down ? MgslEvent_DsrInactive:0) +
2758                         (newsigs.dcd_up   != oldsigs.dcd_up   ? MgslEvent_DcdActive:0)   +
2759                         (newsigs.dcd_down != oldsigs.dcd_down ? MgslEvent_DcdInactive:0) +
2760                         (newsigs.cts_up   != oldsigs.cts_up   ? MgslEvent_CtsActive:0)   +
2761                         (newsigs.cts_down != oldsigs.cts_down ? MgslEvent_CtsInactive:0) +
2762                         (newsigs.ri_up    != oldsigs.ri_up    ? MgslEvent_RiActive:0)    +
2763                         (newsigs.ri_down  != oldsigs.ri_down  ? MgslEvent_RiInactive:0)  +
2764                         (cnow.exithunt    != cprev.exithunt   ? MgslEvent_ExitHuntMode:0) +
2765                           (cnow.rxidle      != cprev.rxidle     ? MgslEvent_IdleReceived:0) );
2766                 if (events)
2767                         break;
2768
2769                 cprev = cnow;
2770                 oldsigs = newsigs;
2771         }
2772
2773         remove_wait_queue(&info->event_wait_q, &wait);
2774         set_current_state(TASK_RUNNING);
2775
2776         if (mask & (MgslEvent_ExitHuntMode + MgslEvent_IdleReceived)) {
2777                 spin_lock_irqsave(&info->irq_spinlock,flags);
2778                 if (!waitqueue_active(&info->event_wait_q)) {
2779                         /* disable enable exit hunt mode/idle rcvd IRQs */
2780                         usc_OutReg(info, RICR, usc_InReg(info,RICR) &
2781                                 ~(RXSTATUS_EXITED_HUNT + RXSTATUS_IDLE_RECEIVED));
2782                 }
2783                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2784         }
2785 exit:
2786         if ( rc == 0 )
2787                 PUT_USER(rc, events, mask_ptr);
2788
2789         return rc;
2790
2791 }       /* end of mgsl_wait_event() */
2792
2793 static int modem_input_wait(struct mgsl_struct *info,int arg)
2794 {
2795         unsigned long flags;
2796         int rc;
2797         struct mgsl_icount cprev, cnow;
2798         DECLARE_WAITQUEUE(wait, current);
2799
2800         /* save current irq counts */
2801         spin_lock_irqsave(&info->irq_spinlock,flags);
2802         cprev = info->icount;
2803         add_wait_queue(&info->status_event_wait_q, &wait);
2804         set_current_state(TASK_INTERRUPTIBLE);
2805         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2806
2807         for(;;) {
2808                 schedule();
2809                 if (signal_pending(current)) {
2810                         rc = -ERESTARTSYS;
2811                         break;
2812                 }
2813
2814                 /* get new irq counts */
2815                 spin_lock_irqsave(&info->irq_spinlock,flags);
2816                 cnow = info->icount;
2817                 set_current_state(TASK_INTERRUPTIBLE);
2818                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
2819
2820                 /* if no change, wait aborted for some reason */
2821                 if (cnow.rng == cprev.rng && cnow.dsr == cprev.dsr &&
2822                     cnow.dcd == cprev.dcd && cnow.cts == cprev.cts) {
2823                         rc = -EIO;
2824                         break;
2825                 }
2826
2827                 /* check for change in caller specified modem input */
2828                 if ((arg & TIOCM_RNG && cnow.rng != cprev.rng) ||
2829                     (arg & TIOCM_DSR && cnow.dsr != cprev.dsr) ||
2830                     (arg & TIOCM_CD  && cnow.dcd != cprev.dcd) ||
2831                     (arg & TIOCM_CTS && cnow.cts != cprev.cts)) {
2832                         rc = 0;
2833                         break;
2834                 }
2835
2836                 cprev = cnow;
2837         }
2838         remove_wait_queue(&info->status_event_wait_q, &wait);
2839         set_current_state(TASK_RUNNING);
2840         return rc;
2841 }
2842
2843 /* return the state of the serial control and status signals
2844  */
2845 static int tiocmget(struct tty_struct *tty, struct file *file)
2846 {
2847         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2848         unsigned int result;
2849         unsigned long flags;
2850
2851         spin_lock_irqsave(&info->irq_spinlock,flags);
2852         usc_get_serial_signals(info);
2853         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2854
2855         result = ((info->serial_signals & SerialSignal_RTS) ? TIOCM_RTS:0) +
2856                 ((info->serial_signals & SerialSignal_DTR) ? TIOCM_DTR:0) +
2857                 ((info->serial_signals & SerialSignal_DCD) ? TIOCM_CAR:0) +
2858                 ((info->serial_signals & SerialSignal_RI)  ? TIOCM_RNG:0) +
2859                 ((info->serial_signals & SerialSignal_DSR) ? TIOCM_DSR:0) +
2860                 ((info->serial_signals & SerialSignal_CTS) ? TIOCM_CTS:0);
2861
2862         if (debug_level >= DEBUG_LEVEL_INFO)
2863                 printk("%s(%d):%s tiocmget() value=%08X\n",
2864                          __FILE__,__LINE__, info->device_name, result );
2865         return result;
2866 }
2867
2868 /* set modem control signals (DTR/RTS)
2869  */
2870 static int tiocmset(struct tty_struct *tty, struct file *file,
2871                     unsigned int set, unsigned int clear)
2872 {
2873         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
2874         unsigned long flags;
2875
2876         if (debug_level >= DEBUG_LEVEL_INFO)
2877                 printk("%s(%d):%s tiocmset(%x,%x)\n",
2878                         __FILE__,__LINE__,info->device_name, set, clear);
2879
2880         if (set & TIOCM_RTS)
2881                 info->serial_signals |= SerialSignal_RTS;
2882         if (set & TIOCM_DTR)
2883                 info->serial_signals |= SerialSignal_DTR;
2884         if (clear & TIOCM_RTS)
2885                 info->serial_signals &= ~SerialSignal_RTS;
2886         if (clear & TIOCM_DTR)
2887                 info->serial_signals &= ~SerialSignal_DTR;
2888
2889         spin_lock_irqsave(&info->irq_spinlock,flags);
2890         usc_set_serial_signals(info);
2891         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2892
2893         return 0;
2894 }
2895
2896 /* mgsl_break()         Set or clear transmit break condition
2897  *
2898  * Arguments:           tty             pointer to tty instance data
2899  *                      break_state     -1=set break condition, 0=clear
2900  * Return Value:        None
2901  */
2902 static void mgsl_break(struct tty_struct *tty, int break_state)
2903 {
2904         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2905         unsigned long flags;
2906
2907         if (debug_level >= DEBUG_LEVEL_INFO)
2908                 printk("%s(%d):mgsl_break(%s,%d)\n",
2909                          __FILE__,__LINE__, info->device_name, break_state);
2910
2911         if (mgsl_paranoia_check(info, tty->name, "mgsl_break"))
2912                 return;
2913
2914         spin_lock_irqsave(&info->irq_spinlock,flags);
2915         if (break_state == -1)
2916                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) | BIT7));
2917         else
2918                 usc_OutReg(info,IOCR,(u16)(usc_InReg(info,IOCR) & ~BIT7));
2919         spin_unlock_irqrestore(&info->irq_spinlock,flags);
2920
2921 }       /* end of mgsl_break() */
2922
2923 /* mgsl_ioctl() Service an IOCTL request
2924  *
2925  * Arguments:
2926  *
2927  *      tty     pointer to tty instance data
2928  *      file    pointer to associated file object for device
2929  *      cmd     IOCTL command code
2930  *      arg     command argument/context
2931  *
2932  * Return Value:        0 if success, otherwise error code
2933  */
2934 static int mgsl_ioctl(struct tty_struct *tty, struct file * file,
2935                     unsigned int cmd, unsigned long arg)
2936 {
2937         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
2938         int ret;
2939
2940         if (debug_level >= DEBUG_LEVEL_INFO)
2941                 printk("%s(%d):mgsl_ioctl %s cmd=%08X\n", __FILE__,__LINE__,
2942                         info->device_name, cmd );
2943
2944         if (mgsl_paranoia_check(info, tty->name, "mgsl_ioctl"))
2945                 return -ENODEV;
2946
2947         if ((cmd != TIOCGSERIAL) && (cmd != TIOCSSERIAL) &&
2948             (cmd != TIOCMIWAIT) && (cmd != TIOCGICOUNT)) {
2949                 if (tty->flags & (1 << TTY_IO_ERROR))
2950                     return -EIO;
2951         }
2952
2953         lock_kernel();
2954         ret = mgsl_ioctl_common(info, cmd, arg);
2955         unlock_kernel();
2956         return ret;
2957 }
2958
2959 static int mgsl_ioctl_common(struct mgsl_struct *info, unsigned int cmd, unsigned long arg)
2960 {
2961         int error;
2962         struct mgsl_icount cnow;        /* kernel counter temps */
2963         void __user *argp = (void __user *)arg;
2964         struct serial_icounter_struct __user *p_cuser;  /* user space */
2965         unsigned long flags;
2966
2967         switch (cmd) {
2968                 case MGSL_IOCGPARAMS:
2969                         return mgsl_get_params(info, argp);
2970                 case MGSL_IOCSPARAMS:
2971                         return mgsl_set_params(info, argp);
2972                 case MGSL_IOCGTXIDLE:
2973                         return mgsl_get_txidle(info, argp);
2974                 case MGSL_IOCSTXIDLE:
2975                         return mgsl_set_txidle(info,(int)arg);
2976                 case MGSL_IOCTXENABLE:
2977                         return mgsl_txenable(info,(int)arg);
2978                 case MGSL_IOCRXENABLE:
2979                         return mgsl_rxenable(info,(int)arg);
2980                 case MGSL_IOCTXABORT:
2981                         return mgsl_txabort(info);
2982                 case MGSL_IOCGSTATS:
2983                         return mgsl_get_stats(info, argp);
2984                 case MGSL_IOCWAITEVENT:
2985                         return mgsl_wait_event(info, argp);
2986                 case MGSL_IOCLOOPTXDONE:
2987                         return mgsl_loopmode_send_done(info);
2988                 /* Wait for modem input (DCD,RI,DSR,CTS) change
2989                  * as specified by mask in arg (TIOCM_RNG/DSR/CD/CTS)
2990                  */
2991                 case TIOCMIWAIT:
2992                         return modem_input_wait(info,(int)arg);
2993
2994                 /*
2995                  * Get counter of input serial line interrupts (DCD,RI,DSR,CTS)
2996                  * Return: write counters to the user passed counter struct
2997                  * NB: both 1->0 and 0->1 transitions are counted except for
2998                  *     RI where only 0->1 is counted.
2999                  */
3000                 case TIOCGICOUNT:
3001                         spin_lock_irqsave(&info->irq_spinlock,flags);
3002                         cnow = info->icount;
3003                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3004                         p_cuser = argp;
3005                         PUT_USER(error,cnow.cts, &p_cuser->cts);
3006                         if (error) return error;
3007                         PUT_USER(error,cnow.dsr, &p_cuser->dsr);
3008                         if (error) return error;
3009                         PUT_USER(error,cnow.rng, &p_cuser->rng);
3010                         if (error) return error;
3011                         PUT_USER(error,cnow.dcd, &p_cuser->dcd);
3012                         if (error) return error;
3013                         PUT_USER(error,cnow.rx, &p_cuser->rx);
3014                         if (error) return error;
3015                         PUT_USER(error,cnow.tx, &p_cuser->tx);
3016                         if (error) return error;
3017                         PUT_USER(error,cnow.frame, &p_cuser->frame);
3018                         if (error) return error;
3019                         PUT_USER(error,cnow.overrun, &p_cuser->overrun);
3020                         if (error) return error;
3021                         PUT_USER(error,cnow.parity, &p_cuser->parity);
3022                         if (error) return error;
3023                         PUT_USER(error,cnow.brk, &p_cuser->brk);
3024                         if (error) return error;
3025                         PUT_USER(error,cnow.buf_overrun, &p_cuser->buf_overrun);
3026                         if (error) return error;
3027                         return 0;
3028                 default:
3029                         return -ENOIOCTLCMD;
3030         }
3031         return 0;
3032 }
3033
3034 /* mgsl_set_termios()
3035  *
3036  *      Set new termios settings
3037  *
3038  * Arguments:
3039  *
3040  *      tty             pointer to tty structure
3041  *      termios         pointer to buffer to hold returned old termios
3042  *
3043  * Return Value:                None
3044  */
3045 static void mgsl_set_termios(struct tty_struct *tty, struct ktermios *old_termios)
3046 {
3047         struct mgsl_struct *info = (struct mgsl_struct *)tty->driver_data;
3048         unsigned long flags;
3049
3050         if (debug_level >= DEBUG_LEVEL_INFO)
3051                 printk("%s(%d):mgsl_set_termios %s\n", __FILE__,__LINE__,
3052                         tty->driver->name );
3053
3054         mgsl_change_params(info);
3055
3056         /* Handle transition to B0 status */
3057         if (old_termios->c_cflag & CBAUD &&
3058             !(tty->termios->c_cflag & CBAUD)) {
3059                 info->serial_signals &= ~(SerialSignal_RTS + SerialSignal_DTR);
3060                 spin_lock_irqsave(&info->irq_spinlock,flags);
3061                 usc_set_serial_signals(info);
3062                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3063         }
3064
3065         /* Handle transition away from B0 status */
3066         if (!(old_termios->c_cflag & CBAUD) &&
3067             tty->termios->c_cflag & CBAUD) {
3068                 info->serial_signals |= SerialSignal_DTR;
3069                 if (!(tty->termios->c_cflag & CRTSCTS) ||
3070                     !test_bit(TTY_THROTTLED, &tty->flags)) {
3071                         info->serial_signals |= SerialSignal_RTS;
3072                 }
3073                 spin_lock_irqsave(&info->irq_spinlock,flags);
3074                 usc_set_serial_signals(info);
3075                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3076         }
3077
3078         /* Handle turning off CRTSCTS */
3079         if (old_termios->c_cflag & CRTSCTS &&
3080             !(tty->termios->c_cflag & CRTSCTS)) {
3081                 tty->hw_stopped = 0;
3082                 mgsl_start(tty);
3083         }
3084
3085 }       /* end of mgsl_set_termios() */
3086
3087 /* mgsl_close()
3088  *
3089  *      Called when port is closed. Wait for remaining data to be
3090  *      sent. Disable port and free resources.
3091  *
3092  * Arguments:
3093  *
3094  *      tty     pointer to open tty structure
3095  *      filp    pointer to open file object
3096  *
3097  * Return Value:        None
3098  */
3099 static void mgsl_close(struct tty_struct *tty, struct file * filp)
3100 {
3101         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3102
3103         if (mgsl_paranoia_check(info, tty->name, "mgsl_close"))
3104                 return;
3105
3106         if (debug_level >= DEBUG_LEVEL_INFO)
3107                 printk("%s(%d):mgsl_close(%s) entry, count=%d\n",
3108                          __FILE__,__LINE__, info->device_name, info->port.count);
3109
3110         if (!info->port.count)
3111                 return;
3112
3113         if (tty_hung_up_p(filp))
3114                 goto cleanup;
3115
3116         if ((tty->count == 1) && (info->port.count != 1)) {
3117                 /*
3118                  * tty->count is 1 and the tty structure will be freed.
3119                  * info->port.count should be one in this case.
3120                  * if it's not, correct it so that the port is shutdown.
3121                  */
3122                 printk("mgsl_close: bad refcount; tty->count is 1, "
3123                        "info->port.count is %d\n", info->port.count);
3124                 info->port.count = 1;
3125         }
3126
3127         info->port.count--;
3128
3129         /* if at least one open remaining, leave hardware active */
3130         if (info->port.count)
3131                 goto cleanup;
3132
3133         info->port.flags |= ASYNC_CLOSING;
3134
3135         /* set tty->closing to notify line discipline to
3136          * only process XON/XOFF characters. Only the N_TTY
3137          * discipline appears to use this (ppp does not).
3138          */
3139         tty->closing = 1;
3140
3141         /* wait for transmit data to clear all layers */
3142
3143         if (info->port.closing_wait != ASYNC_CLOSING_WAIT_NONE) {
3144                 if (debug_level >= DEBUG_LEVEL_INFO)
3145                         printk("%s(%d):mgsl_close(%s) calling tty_wait_until_sent\n",
3146                                  __FILE__,__LINE__, info->device_name );
3147                 tty_wait_until_sent(tty, info->port.closing_wait);
3148         }
3149
3150         if (info->port.flags & ASYNC_INITIALIZED)
3151                 mgsl_wait_until_sent(tty, info->timeout);
3152
3153         mgsl_flush_buffer(tty);
3154
3155         tty_ldisc_flush(tty);
3156
3157         shutdown(info);
3158
3159         tty->closing = 0;
3160         info->port.tty = NULL;
3161
3162         if (info->port.blocked_open) {
3163                 if (info->port.close_delay) {
3164                         msleep_interruptible(jiffies_to_msecs(info->port.close_delay));
3165                 }
3166                 wake_up_interruptible(&info->port.open_wait);
3167         }
3168
3169         info->port.flags &= ~(ASYNC_NORMAL_ACTIVE|ASYNC_CLOSING);
3170
3171         wake_up_interruptible(&info->port.close_wait);
3172
3173 cleanup:
3174         if (debug_level >= DEBUG_LEVEL_INFO)
3175                 printk("%s(%d):mgsl_close(%s) exit, count=%d\n", __FILE__,__LINE__,
3176                         tty->driver->name, info->port.count);
3177
3178 }       /* end of mgsl_close() */
3179
3180 /* mgsl_wait_until_sent()
3181  *
3182  *      Wait until the transmitter is empty.
3183  *
3184  * Arguments:
3185  *
3186  *      tty             pointer to tty info structure
3187  *      timeout         time to wait for send completion
3188  *
3189  * Return Value:        None
3190  */
3191 static void mgsl_wait_until_sent(struct tty_struct *tty, int timeout)
3192 {
3193         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3194         unsigned long orig_jiffies, char_time;
3195
3196         if (!info )
3197                 return;
3198
3199         if (debug_level >= DEBUG_LEVEL_INFO)
3200                 printk("%s(%d):mgsl_wait_until_sent(%s) entry\n",
3201                          __FILE__,__LINE__, info->device_name );
3202
3203         if (mgsl_paranoia_check(info, tty->name, "mgsl_wait_until_sent"))
3204                 return;
3205
3206         if (!(info->port.flags & ASYNC_INITIALIZED))
3207                 goto exit;
3208
3209         orig_jiffies = jiffies;
3210
3211         /* Set check interval to 1/5 of estimated time to
3212          * send a character, and make it at least 1. The check
3213          * interval should also be less than the timeout.
3214          * Note: use tight timings here to satisfy the NIST-PCTS.
3215          */
3216
3217         lock_kernel();
3218         if ( info->params.data_rate ) {
3219                 char_time = info->timeout/(32 * 5);
3220                 if (!char_time)
3221                         char_time++;
3222         } else
3223                 char_time = 1;
3224
3225         if (timeout)
3226                 char_time = min_t(unsigned long, char_time, timeout);
3227
3228         if ( info->params.mode == MGSL_MODE_HDLC ||
3229                 info->params.mode == MGSL_MODE_RAW ) {
3230                 while (info->tx_active) {
3231                         msleep_interruptible(jiffies_to_msecs(char_time));
3232                         if (signal_pending(current))
3233                                 break;
3234                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3235                                 break;
3236                 }
3237         } else {
3238                 while (!(usc_InReg(info,TCSR) & TXSTATUS_ALL_SENT) &&
3239                         info->tx_enabled) {
3240                         msleep_interruptible(jiffies_to_msecs(char_time));
3241                         if (signal_pending(current))
3242                                 break;
3243                         if (timeout && time_after(jiffies, orig_jiffies + timeout))
3244                                 break;
3245                 }
3246         }
3247         unlock_kernel();
3248
3249 exit:
3250         if (debug_level >= DEBUG_LEVEL_INFO)
3251                 printk("%s(%d):mgsl_wait_until_sent(%s) exit\n",
3252                          __FILE__,__LINE__, info->device_name );
3253
3254 }       /* end of mgsl_wait_until_sent() */
3255
3256 /* mgsl_hangup()
3257  *
3258  *      Called by tty_hangup() when a hangup is signaled.
3259  *      This is the same as to closing all open files for the port.
3260  *
3261  * Arguments:           tty     pointer to associated tty object
3262  * Return Value:        None
3263  */
3264 static void mgsl_hangup(struct tty_struct *tty)
3265 {
3266         struct mgsl_struct * info = (struct mgsl_struct *)tty->driver_data;
3267
3268         if (debug_level >= DEBUG_LEVEL_INFO)
3269                 printk("%s(%d):mgsl_hangup(%s)\n",
3270                          __FILE__,__LINE__, info->device_name );
3271
3272         if (mgsl_paranoia_check(info, tty->name, "mgsl_hangup"))
3273                 return;
3274
3275         mgsl_flush_buffer(tty);
3276         shutdown(info);
3277
3278         info->port.count = 0;
3279         info->port.flags &= ~ASYNC_NORMAL_ACTIVE;
3280         info->port.tty = NULL;
3281
3282         wake_up_interruptible(&info->port.open_wait);
3283
3284 }       /* end of mgsl_hangup() */
3285
3286 /* block_til_ready()
3287  *
3288  *      Block the current process until the specified port
3289  *      is ready to be opened.
3290  *
3291  * Arguments:
3292  *
3293  *      tty             pointer to tty info structure
3294  *      filp            pointer to open file object
3295  *      info            pointer to device instance data
3296  *
3297  * Return Value:        0 if success, otherwise error code
3298  */
3299 static int block_til_ready(struct tty_struct *tty, struct file * filp,
3300                            struct mgsl_struct *info)
3301 {
3302         DECLARE_WAITQUEUE(wait, current);
3303         int             retval;
3304         bool            do_clocal = false;
3305         bool            extra_count = false;
3306         unsigned long   flags;
3307
3308         if (debug_level >= DEBUG_LEVEL_INFO)
3309                 printk("%s(%d):block_til_ready on %s\n",
3310                          __FILE__,__LINE__, tty->driver->name );
3311
3312         if (filp->f_flags & O_NONBLOCK || tty->flags & (1 << TTY_IO_ERROR)){
3313                 /* nonblock mode is set or port is not enabled */
3314                 info->port.flags |= ASYNC_NORMAL_ACTIVE;
3315                 return 0;
3316         }
3317
3318         if (tty->termios->c_cflag & CLOCAL)
3319                 do_clocal = true;
3320
3321         /* Wait for carrier detect and the line to become
3322          * free (i.e., not in use by the callout).  While we are in
3323          * this loop, info->port.count is dropped by one, so that
3324          * mgsl_close() knows when to free things.  We restore it upon
3325          * exit, either normal or abnormal.
3326          */
3327
3328         retval = 0;
3329         add_wait_queue(&info->port.open_wait, &wait);
3330
3331         if (debug_level >= DEBUG_LEVEL_INFO)
3332                 printk("%s(%d):block_til_ready before block on %s count=%d\n",
3333                          __FILE__,__LINE__, tty->driver->name, info->port.count );
3334
3335         spin_lock_irqsave(&info->irq_spinlock, flags);
3336         if (!tty_hung_up_p(filp)) {
3337                 extra_count = true;
3338                 info->port.count--;
3339         }
3340         spin_unlock_irqrestore(&info->irq_spinlock, flags);
3341         info->port.blocked_open++;
3342
3343         while (1) {
3344                 if (tty->termios->c_cflag & CBAUD) {
3345                         spin_lock_irqsave(&info->irq_spinlock,flags);
3346                         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
3347                         usc_set_serial_signals(info);
3348                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3349                 }
3350
3351                 set_current_state(TASK_INTERRUPTIBLE);
3352
3353                 if (tty_hung_up_p(filp) || !(info->port.flags & ASYNC_INITIALIZED)){
3354                         retval = (info->port.flags & ASYNC_HUP_NOTIFY) ?
3355                                         -EAGAIN : -ERESTARTSYS;
3356                         break;
3357                 }
3358
3359                 spin_lock_irqsave(&info->irq_spinlock,flags);
3360                 usc_get_serial_signals(info);
3361                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
3362
3363                 if (!(info->port.flags & ASYNC_CLOSING) &&
3364                     (do_clocal || (info->serial_signals & SerialSignal_DCD)) ) {
3365                         break;
3366                 }
3367
3368                 if (signal_pending(current)) {
3369                         retval = -ERESTARTSYS;
3370                         break;
3371                 }
3372
3373                 if (debug_level >= DEBUG_LEVEL_INFO)
3374                         printk("%s(%d):block_til_ready blocking on %s count=%d\n",
3375                                  __FILE__,__LINE__, tty->driver->name, info->port.count );
3376
3377                 schedule();
3378         }
3379
3380         set_current_state(TASK_RUNNING);
3381         remove_wait_queue(&info->port.open_wait, &wait);
3382
3383         if (extra_count)
3384                 info->port.count++;
3385         info->port.blocked_open--;
3386
3387         if (debug_level >= DEBUG_LEVEL_INFO)
3388                 printk("%s(%d):block_til_ready after blocking on %s count=%d\n",
3389                          __FILE__,__LINE__, tty->driver->name, info->port.count );
3390
3391         if (!retval)
3392                 info->port.flags |= ASYNC_NORMAL_ACTIVE;
3393
3394         return retval;
3395
3396 }       /* end of block_til_ready() */
3397
3398 /* mgsl_open()
3399  *
3400  *      Called when a port is opened.  Init and enable port.
3401  *      Perform serial-specific initialization for the tty structure.
3402  *
3403  * Arguments:           tty     pointer to tty info structure
3404  *                      filp    associated file pointer
3405  *
3406  * Return Value:        0 if success, otherwise error code
3407  */
3408 static int mgsl_open(struct tty_struct *tty, struct file * filp)
3409 {
3410         struct mgsl_struct      *info;
3411         int                     retval, line;
3412         unsigned long flags;
3413
3414         /* verify range of specified line number */
3415         line = tty->index;
3416         if ((line < 0) || (line >= mgsl_device_count)) {
3417                 printk("%s(%d):mgsl_open with invalid line #%d.\n",
3418                         __FILE__,__LINE__,line);
3419                 return -ENODEV;
3420         }
3421
3422         /* find the info structure for the specified line */
3423         info = mgsl_device_list;
3424         while(info && info->line != line)
3425                 info = info->next_device;
3426         if (mgsl_paranoia_check(info, tty->name, "mgsl_open"))
3427                 return -ENODEV;
3428
3429         tty->driver_data = info;
3430         info->port.tty = tty;
3431
3432         if (debug_level >= DEBUG_LEVEL_INFO)
3433                 printk("%s(%d):mgsl_open(%s), old ref count = %d\n",
3434                          __FILE__,__LINE__,tty->driver->name, info->port.count);
3435
3436         /* If port is closing, signal caller to try again */
3437         if (tty_hung_up_p(filp) || info->port.flags & ASYNC_CLOSING){
3438                 if (info->port.flags & ASYNC_CLOSING)
3439                         interruptible_sleep_on(&info->port.close_wait);
3440                 retval = ((info->port.flags & ASYNC_HUP_NOTIFY) ?
3441                         -EAGAIN : -ERESTARTSYS);
3442                 goto cleanup;
3443         }
3444
3445         info->port.tty->low_latency = (info->port.flags & ASYNC_LOW_LATENCY) ? 1 : 0;
3446
3447         spin_lock_irqsave(&info->netlock, flags);
3448         if (info->netcount) {
3449                 retval = -EBUSY;
3450                 spin_unlock_irqrestore(&info->netlock, flags);
3451                 goto cleanup;
3452         }
3453         info->port.count++;
3454         spin_unlock_irqrestore(&info->netlock, flags);
3455
3456         if (info->port.count == 1) {
3457                 /* 1st open on this device, init hardware */
3458                 retval = startup(info);
3459                 if (retval < 0)
3460                         goto cleanup;
3461         }
3462
3463         retval = block_til_ready(tty, filp, info);
3464         if (retval) {
3465                 if (debug_level >= DEBUG_LEVEL_INFO)
3466                         printk("%s(%d):block_til_ready(%s) returned %d\n",
3467                                  __FILE__,__LINE__, info->device_name, retval);
3468                 goto cleanup;
3469         }
3470
3471         if (debug_level >= DEBUG_LEVEL_INFO)
3472                 printk("%s(%d):mgsl_open(%s) success\n",
3473                          __FILE__,__LINE__, info->device_name);
3474         retval = 0;
3475
3476 cleanup:
3477         if (retval) {
3478                 if (tty->count == 1)
3479                         info->port.tty = NULL; /* tty layer will release tty struct */
3480                 if(info->port.count)
3481                         info->port.count--;
3482         }
3483
3484         return retval;
3485
3486 }       /* end of mgsl_open() */
3487
3488 /*
3489  * /proc fs routines....
3490  */
3491
3492 static inline int line_info(char *buf, struct mgsl_struct *info)
3493 {
3494         char    stat_buf[30];
3495         int     ret;
3496         unsigned long flags;
3497
3498         if (info->bus_type == MGSL_BUS_TYPE_PCI) {
3499                 ret = sprintf(buf, "%s:PCI io:%04X irq:%d mem:%08X lcr:%08X",
3500                         info->device_name, info->io_base, info->irq_level,
3501                         info->phys_memory_base, info->phys_lcr_base);
3502         } else {
3503                 ret = sprintf(buf, "%s:(E)ISA io:%04X irq:%d dma:%d",
3504                         info->device_name, info->io_base,
3505                         info->irq_level, info->dma_level);
3506         }
3507
3508         /* output current serial signal states */
3509         spin_lock_irqsave(&info->irq_spinlock,flags);
3510         usc_get_serial_signals(info);
3511         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3512
3513         stat_buf[0] = 0;
3514         stat_buf[1] = 0;
3515         if (info->serial_signals & SerialSignal_RTS)
3516                 strcat(stat_buf, "|RTS");
3517         if (info->serial_signals & SerialSignal_CTS)
3518                 strcat(stat_buf, "|CTS");
3519         if (info->serial_signals & SerialSignal_DTR)
3520                 strcat(stat_buf, "|DTR");
3521         if (info->serial_signals & SerialSignal_DSR)
3522                 strcat(stat_buf, "|DSR");
3523         if (info->serial_signals & SerialSignal_DCD)
3524                 strcat(stat_buf, "|CD");
3525         if (info->serial_signals & SerialSignal_RI)
3526                 strcat(stat_buf, "|RI");
3527
3528         if (info->params.mode == MGSL_MODE_HDLC ||
3529             info->params.mode == MGSL_MODE_RAW ) {
3530                 ret += sprintf(buf+ret, " HDLC txok:%d rxok:%d",
3531                               info->icount.txok, info->icount.rxok);
3532                 if (info->icount.txunder)
3533                         ret += sprintf(buf+ret, " txunder:%d", info->icount.txunder);
3534                 if (info->icount.txabort)
3535                         ret += sprintf(buf+ret, " txabort:%d", info->icount.txabort);
3536                 if (info->icount.rxshort)
3537                         ret += sprintf(buf+ret, " rxshort:%d", info->icount.rxshort);
3538                 if (info->icount.rxlong)
3539                         ret += sprintf(buf+ret, " rxlong:%d", info->icount.rxlong);
3540                 if (info->icount.rxover)
3541                         ret += sprintf(buf+ret, " rxover:%d", info->icount.rxover);
3542                 if (info->icount.rxcrc)
3543                         ret += sprintf(buf+ret, " rxcrc:%d", info->icount.rxcrc);
3544         } else {
3545                 ret += sprintf(buf+ret, " ASYNC tx:%d rx:%d",
3546                               info->icount.tx, info->icount.rx);
3547                 if (info->icount.frame)
3548                         ret += sprintf(buf+ret, " fe:%d", info->icount.frame);
3549                 if (info->icount.parity)
3550                         ret += sprintf(buf+ret, " pe:%d", info->icount.parity);
3551                 if (info->icount.brk)
3552                         ret += sprintf(buf+ret, " brk:%d", info->icount.brk);
3553                 if (info->icount.overrun)
3554                         ret += sprintf(buf+ret, " oe:%d", info->icount.overrun);
3555         }
3556
3557         /* Append serial signal status to end */
3558         ret += sprintf(buf+ret, " %s\n", stat_buf+1);
3559
3560         ret += sprintf(buf+ret, "txactive=%d bh_req=%d bh_run=%d pending_bh=%x\n",
3561          info->tx_active,info->bh_requested,info->bh_running,
3562          info->pending_bh);
3563
3564         spin_lock_irqsave(&info->irq_spinlock,flags);
3565         {
3566         u16 Tcsr = usc_InReg( info, TCSR );
3567         u16 Tdmr = usc_InDmaReg( info, TDMR );
3568         u16 Ticr = usc_InReg( info, TICR );
3569         u16 Rscr = usc_InReg( info, RCSR );
3570         u16 Rdmr = usc_InDmaReg( info, RDMR );
3571         u16 Ricr = usc_InReg( info, RICR );
3572         u16 Icr = usc_InReg( info, ICR );
3573         u16 Dccr = usc_InReg( info, DCCR );
3574         u16 Tmr = usc_InReg( info, TMR );
3575         u16 Tccr = usc_InReg( info, TCCR );
3576         u16 Ccar = inw( info->io_base + CCAR );
3577         ret += sprintf(buf+ret, "tcsr=%04X tdmr=%04X ticr=%04X rcsr=%04X rdmr=%04X\n"
3578                         "ricr=%04X icr =%04X dccr=%04X tmr=%04X tccr=%04X ccar=%04X\n",
3579                         Tcsr,Tdmr,Ticr,Rscr,Rdmr,Ricr,Icr,Dccr,Tmr,Tccr,Ccar );
3580         }
3581         spin_unlock_irqrestore(&info->irq_spinlock,flags);
3582
3583         return ret;
3584
3585 }       /* end of line_info() */
3586
3587 /* mgsl_read_proc()
3588  *
3589  * Called to print information about devices
3590  *
3591  * Arguments:
3592  *      page    page of memory to hold returned info
3593  *      start
3594  *      off
3595  *      count
3596  *      eof
3597  *      data
3598  *
3599  * Return Value:
3600  */
3601 static int mgsl_read_proc(char *page, char **start, off_t off, int count,
3602                  int *eof, void *data)
3603 {
3604         int len = 0, l;
3605         off_t   begin = 0;
3606         struct mgsl_struct *info;
3607
3608         len += sprintf(page, "synclink driver:%s\n", driver_version);
3609
3610         info = mgsl_device_list;
3611         while( info ) {
3612                 l = line_info(page + len, info);
3613                 len += l;
3614                 if (len+begin > off+count)
3615                         goto done;
3616                 if (len+begin < off) {
3617                         begin += len;
3618                         len = 0;
3619                 }
3620                 info = info->next_device;
3621         }
3622
3623         *eof = 1;
3624 done:
3625         if (off >= len+begin)
3626                 return 0;
3627         *start = page + (off-begin);
3628         return ((count < begin+len-off) ? count : begin+len-off);
3629
3630 }       /* end of mgsl_read_proc() */
3631
3632 /* mgsl_allocate_dma_buffers()
3633  *
3634  *      Allocate and format DMA buffers (ISA adapter)
3635  *      or format shared memory buffers (PCI adapter).
3636  *
3637  * Arguments:           info    pointer to device instance data
3638  * Return Value:        0 if success, otherwise error
3639  */
3640 static int mgsl_allocate_dma_buffers(struct mgsl_struct *info)
3641 {
3642         unsigned short BuffersPerFrame;
3643
3644         info->last_mem_alloc = 0;
3645
3646         /* Calculate the number of DMA buffers necessary to hold the */
3647         /* largest allowable frame size. Note: If the max frame size is */
3648         /* not an even multiple of the DMA buffer size then we need to */
3649         /* round the buffer count per frame up one. */
3650
3651         BuffersPerFrame = (unsigned short)(info->max_frame_size/DMABUFFERSIZE);
3652         if ( info->max_frame_size % DMABUFFERSIZE )
3653                 BuffersPerFrame++;
3654
3655         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3656                 /*
3657                  * The PCI adapter has 256KBytes of shared memory to use.
3658                  * This is 64 PAGE_SIZE buffers.
3659                  *
3660                  * The first page is used for padding at this time so the
3661                  * buffer list does not begin at offset 0 of the PCI
3662                  * adapter's shared memory.
3663                  *
3664                  * The 2nd page is used for the buffer list. A 4K buffer
3665                  * list can hold 128 DMA_BUFFER structures at 32 bytes
3666                  * each.
3667                  *
3668                  * This leaves 62 4K pages.
3669                  *
3670                  * The next N pages are used for transmit frame(s). We
3671                  * reserve enough 4K page blocks to hold the required
3672                  * number of transmit dma buffers (num_tx_dma_buffers),
3673                  * each of MaxFrameSize size.
3674                  *
3675                  * Of the remaining pages (62-N), determine how many can
3676                  * be used to receive full MaxFrameSize inbound frames
3677                  */
3678                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3679                 info->rx_buffer_count = 62 - info->tx_buffer_count;
3680         } else {
3681                 /* Calculate the number of PAGE_SIZE buffers needed for */
3682                 /* receive and transmit DMA buffers. */
3683
3684
3685                 /* Calculate the number of DMA buffers necessary to */
3686                 /* hold 7 max size receive frames and one max size transmit frame. */
3687                 /* The receive buffer count is bumped by one so we avoid an */
3688                 /* End of List condition if all receive buffers are used when */
3689                 /* using linked list DMA buffers. */
3690
3691                 info->tx_buffer_count = info->num_tx_dma_buffers * BuffersPerFrame;
3692                 info->rx_buffer_count = (BuffersPerFrame * MAXRXFRAMES) + 6;
3693
3694                 /*
3695                  * limit total TxBuffers & RxBuffers to 62 4K total
3696                  * (ala PCI Allocation)
3697                  */
3698
3699                 if ( (info->tx_buffer_count + info->rx_buffer_count) > 62 )
3700                         info->rx_buffer_count = 62 - info->tx_buffer_count;
3701
3702         }
3703
3704         if ( debug_level >= DEBUG_LEVEL_INFO )
3705                 printk("%s(%d):Allocating %d TX and %d RX DMA buffers.\n",
3706                         __FILE__,__LINE__, info->tx_buffer_count,info->rx_buffer_count);
3707
3708         if ( mgsl_alloc_buffer_list_memory( info ) < 0 ||
3709                   mgsl_alloc_frame_memory(info, info->rx_buffer_list, info->rx_buffer_count) < 0 ||
3710                   mgsl_alloc_frame_memory(info, info->tx_buffer_list, info->tx_buffer_count) < 0 ||
3711                   mgsl_alloc_intermediate_rxbuffer_memory(info) < 0  ||
3712                   mgsl_alloc_intermediate_txbuffer_memory(info) < 0 ) {
3713                 printk("%s(%d):Can't allocate DMA buffer memory\n",__FILE__,__LINE__);
3714                 return -ENOMEM;
3715         }
3716
3717         mgsl_reset_rx_dma_buffers( info );
3718         mgsl_reset_tx_dma_buffers( info );
3719
3720         return 0;
3721
3722 }       /* end of mgsl_allocate_dma_buffers() */
3723
3724 /*
3725  * mgsl_alloc_buffer_list_memory()
3726  *
3727  * Allocate a common DMA buffer for use as the
3728  * receive and transmit buffer lists.
3729  *
3730  * A buffer list is a set of buffer entries where each entry contains
3731  * a pointer to an actual buffer and a pointer to the next buffer entry
3732  * (plus some other info about the buffer).
3733  *
3734  * The buffer entries for a list are built to form a circular list so
3735  * that when the entire list has been traversed you start back at the
3736  * beginning.
3737  *
3738  * This function allocates memory for just the buffer entries.
3739  * The links (pointer to next entry) are filled in with the physical
3740  * address of the next entry so the adapter can navigate the list
3741  * using bus master DMA. The pointers to the actual buffers are filled
3742  * out later when the actual buffers are allocated.
3743  *
3744  * Arguments:           info    pointer to device instance data
3745  * Return Value:        0 if success, otherwise error
3746  */
3747 static int mgsl_alloc_buffer_list_memory( struct mgsl_struct *info )
3748 {
3749         unsigned int i;
3750
3751         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3752                 /* PCI adapter uses shared memory. */
3753                 info->buffer_list = info->memory_base + info->last_mem_alloc;
3754                 info->buffer_list_phys = info->last_mem_alloc;
3755                 info->last_mem_alloc += BUFFERLISTSIZE;
3756         } else {
3757                 /* ISA adapter uses system memory. */
3758                 /* The buffer lists are allocated as a common buffer that both */
3759                 /* the processor and adapter can access. This allows the driver to */
3760                 /* inspect portions of the buffer while other portions are being */
3761                 /* updated by the adapter using Bus Master DMA. */
3762
3763                 info->buffer_list = dma_alloc_coherent(NULL, BUFFERLISTSIZE, &info->buffer_list_dma_addr, GFP_KERNEL);
3764                 if (info->buffer_list == NULL)
3765                         return -ENOMEM;
3766                 info->buffer_list_phys = (u32)(info->buffer_list_dma_addr);
3767         }
3768
3769         /* We got the memory for the buffer entry lists. */
3770         /* Initialize the memory block to all zeros. */
3771         memset( info->buffer_list, 0, BUFFERLISTSIZE );
3772
3773         /* Save virtual address pointers to the receive and */
3774         /* transmit buffer lists. (Receive 1st). These pointers will */
3775         /* be used by the processor to access the lists. */
3776         info->rx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3777         info->tx_buffer_list = (DMABUFFERENTRY *)info->buffer_list;
3778         info->tx_buffer_list += info->rx_buffer_count;
3779
3780         /*
3781          * Build the links for the buffer entry lists such that
3782          * two circular lists are built. (Transmit and Receive).
3783          *
3784          * Note: the links are physical addresses
3785          * which are read by the adapter to determine the next
3786          * buffer entry to use.
3787          */
3788
3789         for ( i = 0; i < info->rx_buffer_count; i++ ) {
3790                 /* calculate and store physical address of this buffer entry */
3791                 info->rx_buffer_list[i].phys_entry =
3792                         info->buffer_list_phys + (i * sizeof(DMABUFFERENTRY));
3793
3794                 /* calculate and store physical address of */
3795                 /* next entry in cirular list of entries */
3796
3797                 info->rx_buffer_list[i].link = info->buffer_list_phys;
3798
3799                 if ( i < info->rx_buffer_count - 1 )
3800                         info->rx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3801         }
3802
3803         for ( i = 0; i < info->tx_buffer_count; i++ ) {
3804                 /* calculate and store physical address of this buffer entry */
3805                 info->tx_buffer_list[i].phys_entry = info->buffer_list_phys +
3806                         ((info->rx_buffer_count + i) * sizeof(DMABUFFERENTRY));
3807
3808                 /* calculate and store physical address of */
3809                 /* next entry in cirular list of entries */
3810
3811                 info->tx_buffer_list[i].link = info->buffer_list_phys +
3812                         info->rx_buffer_count * sizeof(DMABUFFERENTRY);
3813
3814                 if ( i < info->tx_buffer_count - 1 )
3815                         info->tx_buffer_list[i].link += (i + 1) * sizeof(DMABUFFERENTRY);
3816         }
3817
3818         return 0;
3819
3820 }       /* end of mgsl_alloc_buffer_list_memory() */
3821
3822 /* Free DMA buffers allocated for use as the
3823  * receive and transmit buffer lists.
3824  * Warning:
3825  *
3826  *      The data transfer buffers associated with the buffer list
3827  *      MUST be freed before freeing the buffer list itself because
3828  *      the buffer list contains the information necessary to free
3829  *      the individual buffers!
3830  */
3831 static void mgsl_free_buffer_list_memory( struct mgsl_struct *info )
3832 {
3833         if (info->buffer_list && info->bus_type != MGSL_BUS_TYPE_PCI)
3834                 dma_free_coherent(NULL, BUFFERLISTSIZE, info->buffer_list, info->buffer_list_dma_addr);
3835
3836         info->buffer_list = NULL;
3837         info->rx_buffer_list = NULL;
3838         info->tx_buffer_list = NULL;
3839
3840 }       /* end of mgsl_free_buffer_list_memory() */
3841
3842 /*
3843  * mgsl_alloc_frame_memory()
3844  *
3845  *      Allocate the frame DMA buffers used by the specified buffer list.
3846  *      Each DMA buffer will be one memory page in size. This is necessary
3847  *      because memory can fragment enough that it may be impossible
3848  *      contiguous pages.
3849  *
3850  * Arguments:
3851  *
3852  *      info            pointer to device instance data
3853  *      BufferList      pointer to list of buffer entries
3854  *      Buffercount     count of buffer entries in buffer list
3855  *
3856  * Return Value:        0 if success, otherwise -ENOMEM
3857  */
3858 static int mgsl_alloc_frame_memory(struct mgsl_struct *info,DMABUFFERENTRY *BufferList,int Buffercount)
3859 {
3860         int i;
3861         u32 phys_addr;
3862
3863         /* Allocate page sized buffers for the receive buffer list */
3864
3865         for ( i = 0; i < Buffercount; i++ ) {
3866                 if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
3867                         /* PCI adapter uses shared memory buffers. */
3868                         BufferList[i].virt_addr = info->memory_base + info->last_mem_alloc;
3869                         phys_addr = info->last_mem_alloc;
3870                         info->last_mem_alloc += DMABUFFERSIZE;
3871                 } else {
3872                         /* ISA adapter uses system memory. */
3873                         BufferList[i].virt_addr = dma_alloc_coherent(NULL, DMABUFFERSIZE, &BufferList[i].dma_addr, GFP_KERNEL);
3874                         if (BufferList[i].virt_addr == NULL)
3875                                 return -ENOMEM;
3876                         phys_addr = (u32)(BufferList[i].dma_addr);
3877                 }
3878                 BufferList[i].phys_addr = phys_addr;
3879         }
3880
3881         return 0;
3882
3883 }       /* end of mgsl_alloc_frame_memory() */
3884
3885 /*
3886  * mgsl_free_frame_memory()
3887  *
3888  *      Free the buffers associated with
3889  *      each buffer entry of a buffer list.
3890  *
3891  * Arguments:
3892  *
3893  *      info            pointer to device instance data
3894  *      BufferList      pointer to list of buffer entries
3895  *      Buffercount     count of buffer entries in buffer list
3896  *
3897  * Return Value:        None
3898  */
3899 static void mgsl_free_frame_memory(struct mgsl_struct *info, DMABUFFERENTRY *BufferList, int Buffercount)
3900 {
3901         int i;
3902
3903         if ( BufferList ) {
3904                 for ( i = 0 ; i < Buffercount ; i++ ) {
3905                         if ( BufferList[i].virt_addr ) {
3906                                 if ( info->bus_type != MGSL_BUS_TYPE_PCI )
3907                                         dma_free_coherent(NULL, DMABUFFERSIZE, BufferList[i].virt_addr, BufferList[i].dma_addr);
3908                                 BufferList[i].virt_addr = NULL;
3909                         }
3910                 }
3911         }
3912
3913 }       /* end of mgsl_free_frame_memory() */
3914
3915 /* mgsl_free_dma_buffers()
3916  *
3917  *      Free DMA buffers
3918  *
3919  * Arguments:           info    pointer to device instance data
3920  * Return Value:        None
3921  */
3922 static void mgsl_free_dma_buffers( struct mgsl_struct *info )
3923 {
3924         mgsl_free_frame_memory( info, info->rx_buffer_list, info->rx_buffer_count );
3925         mgsl_free_frame_memory( info, info->tx_buffer_list, info->tx_buffer_count );
3926         mgsl_free_buffer_list_memory( info );
3927
3928 }       /* end of mgsl_free_dma_buffers() */
3929
3930
3931 /*
3932  * mgsl_alloc_intermediate_rxbuffer_memory()
3933  *
3934  *      Allocate a buffer large enough to hold max_frame_size. This buffer
3935  *      is used to pass an assembled frame to the line discipline.
3936  *
3937  * Arguments:
3938  *
3939  *      info            pointer to device instance data
3940  *
3941  * Return Value:        0 if success, otherwise -ENOMEM
3942  */
3943 static int mgsl_alloc_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3944 {
3945         info->intermediate_rxbuffer = kmalloc(info->max_frame_size, GFP_KERNEL | GFP_DMA);
3946         if ( info->intermediate_rxbuffer == NULL )
3947                 return -ENOMEM;
3948
3949         return 0;
3950
3951 }       /* end of mgsl_alloc_intermediate_rxbuffer_memory() */
3952
3953 /*
3954  * mgsl_free_intermediate_rxbuffer_memory()
3955  *
3956  *
3957  * Arguments:
3958  *
3959  *      info            pointer to device instance data
3960  *
3961  * Return Value:        None
3962  */
3963 static void mgsl_free_intermediate_rxbuffer_memory(struct mgsl_struct *info)
3964 {
3965         kfree(info->intermediate_rxbuffer);
3966         info->intermediate_rxbuffer = NULL;
3967
3968 }       /* end of mgsl_free_intermediate_rxbuffer_memory() */
3969
3970 /*
3971  * mgsl_alloc_intermediate_txbuffer_memory()
3972  *
3973  *      Allocate intermdiate transmit buffer(s) large enough to hold max_frame_size.
3974  *      This buffer is used to load transmit frames into the adapter's dma transfer
3975  *      buffers when there is sufficient space.
3976  *
3977  * Arguments:
3978  *
3979  *      info            pointer to device instance data
3980  *
3981  * Return Value:        0 if success, otherwise -ENOMEM
3982  */
3983 static int mgsl_alloc_intermediate_txbuffer_memory(struct mgsl_struct *info)
3984 {
3985         int i;
3986
3987         if ( debug_level >= DEBUG_LEVEL_INFO )
3988                 printk("%s %s(%d)  allocating %d tx holding buffers\n",
3989                                 info->device_name, __FILE__,__LINE__,info->num_tx_holding_buffers);
3990
3991         memset(info->tx_holding_buffers,0,sizeof(info->tx_holding_buffers));
3992
3993         for ( i=0; i<info->num_tx_holding_buffers; ++i) {
3994                 info->tx_holding_buffers[i].buffer =
3995                         kmalloc(info->max_frame_size, GFP_KERNEL);
3996                 if (info->tx_holding_buffers[i].buffer == NULL) {
3997                         for (--i; i >= 0; i--) {
3998                                 kfree(info->tx_holding_buffers[i].buffer);
3999                                 info->tx_holding_buffers[i].buffer = NULL;
4000                         }
4001                         return -ENOMEM;
4002                 }
4003         }
4004
4005         return 0;
4006
4007 }       /* end of mgsl_alloc_intermediate_txbuffer_memory() */
4008
4009 /*
4010  * mgsl_free_intermediate_txbuffer_memory()
4011  *
4012  *
4013  * Arguments:
4014  *
4015  *      info            pointer to device instance data
4016  *
4017  * Return Value:        None
4018  */
4019 static void mgsl_free_intermediate_txbuffer_memory(struct mgsl_struct *info)
4020 {
4021         int i;
4022
4023         for ( i=0; i<info->num_tx_holding_buffers; ++i ) {
4024                 kfree(info->tx_holding_buffers[i].buffer);
4025                 info->tx_holding_buffers[i].buffer = NULL;
4026         }
4027
4028         info->get_tx_holding_index = 0;
4029         info->put_tx_holding_index = 0;
4030         info->tx_holding_count = 0;
4031
4032 }       /* end of mgsl_free_intermediate_txbuffer_memory() */
4033
4034
4035 /*
4036  * load_next_tx_holding_buffer()
4037  *
4038  * attempts to load the next buffered tx request into the
4039  * tx dma buffers
4040  *
4041  * Arguments:
4042  *
4043  *      info            pointer to device instance data
4044  *
4045  * Return Value:        true if next buffered tx request loaded
4046  *                      into adapter's tx dma buffer,
4047  *                      false otherwise
4048  */
4049 static bool load_next_tx_holding_buffer(struct mgsl_struct *info)
4050 {
4051         bool ret = false;
4052
4053         if ( info->tx_holding_count ) {
4054                 /* determine if we have enough tx dma buffers
4055                  * to accommodate the next tx frame
4056                  */
4057                 struct tx_holding_buffer *ptx =
4058                         &info->tx_holding_buffers[info->get_tx_holding_index];
4059                 int num_free = num_free_tx_dma_buffers(info);
4060                 int num_needed = ptx->buffer_size / DMABUFFERSIZE;
4061                 if ( ptx->buffer_size % DMABUFFERSIZE )
4062                         ++num_needed;
4063
4064                 if (num_needed <= num_free) {
4065                         info->xmit_cnt = ptx->buffer_size;
4066                         mgsl_load_tx_dma_buffer(info,ptx->buffer,ptx->buffer_size);
4067
4068                         --info->tx_holding_count;
4069                         if ( ++info->get_tx_holding_index >= info->num_tx_holding_buffers)
4070                                 info->get_tx_holding_index=0;
4071
4072                         /* restart transmit timer */
4073                         mod_timer(&info->tx_timer, jiffies + msecs_to_jiffies(5000));
4074
4075                         ret = true;
4076                 }
4077         }
4078
4079         return ret;
4080 }
4081
4082 /*
4083  * save_tx_buffer_request()
4084  *
4085  * attempt to store transmit frame request for later transmission
4086  *
4087  * Arguments:
4088  *
4089  *      info            pointer to device instance data
4090  *      Buffer          pointer to buffer containing frame to load
4091  *      BufferSize      size in bytes of frame in Buffer
4092  *
4093  * Return Value:        1 if able to store, 0 otherwise
4094  */
4095 static int save_tx_buffer_request(struct mgsl_struct *info,const char *Buffer, unsigned int BufferSize)
4096 {
4097         struct tx_holding_buffer *ptx;
4098
4099         if ( info->tx_holding_count >= info->num_tx_holding_buffers ) {
4100                 return 0;               /* all buffers in use */
4101         }
4102
4103         ptx = &info->tx_holding_buffers[info->put_tx_holding_index];
4104         ptx->buffer_size = BufferSize;
4105         memcpy( ptx->buffer, Buffer, BufferSize);
4106
4107         ++info->tx_holding_count;
4108         if ( ++info->put_tx_holding_index >= info->num_tx_holding_buffers)
4109                 info->put_tx_holding_index=0;
4110
4111         return 1;
4112 }
4113
4114 static int mgsl_claim_resources(struct mgsl_struct *info)
4115 {
4116         if (request_region(info->io_base,info->io_addr_size,"synclink") == NULL) {
4117                 printk( "%s(%d):I/O address conflict on device %s Addr=%08X\n",
4118                         __FILE__,__LINE__,info->device_name, info->io_base);
4119                 return -ENODEV;
4120         }
4121         info->io_addr_requested = true;
4122
4123         if ( request_irq(info->irq_level,mgsl_interrupt,info->irq_flags,
4124                 info->device_name, info ) < 0 ) {
4125                 printk( "%s(%d):Cant request interrupt on device %s IRQ=%d\n",
4126                         __FILE__,__LINE__,info->device_name, info->irq_level );
4127                 goto errout;
4128         }
4129         info->irq_requested = true;
4130
4131         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4132                 if (request_mem_region(info->phys_memory_base,0x40000,"synclink") == NULL) {
4133                         printk( "%s(%d):mem addr conflict device %s Addr=%08X\n",
4134                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base);
4135                         goto errout;
4136                 }
4137                 info->shared_mem_requested = true;
4138                 if (request_mem_region(info->phys_lcr_base + info->lcr_offset,128,"synclink") == NULL) {
4139                         printk( "%s(%d):lcr mem addr conflict device %s Addr=%08X\n",
4140                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base + info->lcr_offset);
4141                         goto errout;
4142                 }
4143                 info->lcr_mem_requested = true;
4144
4145                 info->memory_base = ioremap_nocache(info->phys_memory_base,
4146                                                                 0x40000);
4147                 if (!info->memory_base) {
4148                         printk( "%s(%d):Cant map shared memory on device %s MemAddr=%08X\n",
4149                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4150                         goto errout;
4151                 }
4152
4153                 if ( !mgsl_memory_test(info) ) {
4154                         printk( "%s(%d):Failed shared memory test %s MemAddr=%08X\n",
4155                                 __FILE__,__LINE__,info->device_name, info->phys_memory_base );
4156                         goto errout;
4157                 }
4158
4159                 info->lcr_base = ioremap_nocache(info->phys_lcr_base,
4160                                                                 PAGE_SIZE);
4161                 if (!info->lcr_base) {
4162                         printk( "%s(%d):Cant map LCR memory on device %s MemAddr=%08X\n",
4163                                 __FILE__,__LINE__,info->device_name, info->phys_lcr_base );
4164                         goto errout;
4165                 }
4166                 info->lcr_base += info->lcr_offset;
4167
4168         } else {
4169                 /* claim DMA channel */
4170
4171                 if (request_dma(info->dma_level,info->device_name) < 0){
4172                         printk( "%s(%d):Cant request DMA channel on device %s DMA=%d\n",
4173                                 __FILE__,__LINE__,info->device_name, info->dma_level );
4174                         mgsl_release_resources( info );
4175                         return -ENODEV;
4176                 }
4177                 info->dma_requested = true;
4178
4179                 /* ISA adapter uses bus master DMA */
4180                 set_dma_mode(info->dma_level,DMA_MODE_CASCADE);
4181                 enable_dma(info->dma_level);
4182         }
4183
4184         if ( mgsl_allocate_dma_buffers(info) < 0 ) {
4185                 printk( "%s(%d):Cant allocate DMA buffers on device %s DMA=%d\n",
4186                         __FILE__,__LINE__,info->device_name, info->dma_level );
4187                 goto errout;
4188         }
4189
4190         return 0;
4191 errout:
4192         mgsl_release_resources(info);
4193         return -ENODEV;
4194
4195 }       /* end of mgsl_claim_resources() */
4196
4197 static void mgsl_release_resources(struct mgsl_struct *info)
4198 {
4199         if ( debug_level >= DEBUG_LEVEL_INFO )
4200                 printk( "%s(%d):mgsl_release_resources(%s) entry\n",
4201                         __FILE__,__LINE__,info->device_name );
4202
4203         if ( info->irq_requested ) {
4204                 free_irq(info->irq_level, info);
4205                 info->irq_requested = false;
4206         }
4207         if ( info->dma_requested ) {
4208                 disable_dma(info->dma_level);
4209                 free_dma(info->dma_level);
4210                 info->dma_requested = false;
4211         }
4212         mgsl_free_dma_buffers(info);
4213         mgsl_free_intermediate_rxbuffer_memory(info);
4214         mgsl_free_intermediate_txbuffer_memory(info);
4215
4216         if ( info->io_addr_requested ) {
4217                 release_region(info->io_base,info->io_addr_size);
4218                 info->io_addr_requested = false;
4219         }
4220         if ( info->shared_mem_requested ) {
4221                 release_mem_region(info->phys_memory_base,0x40000);
4222                 info->shared_mem_requested = false;
4223         }
4224         if ( info->lcr_mem_requested ) {
4225                 release_mem_region(info->phys_lcr_base + info->lcr_offset,128);
4226                 info->lcr_mem_requested = false;
4227         }
4228         if (info->memory_base){
4229                 iounmap(info->memory_base);
4230                 info->memory_base = NULL;
4231         }
4232         if (info->lcr_base){
4233                 iounmap(info->lcr_base - info->lcr_offset);
4234                 info->lcr_base = NULL;
4235         }
4236
4237         if ( debug_level >= DEBUG_LEVEL_INFO )
4238                 printk( "%s(%d):mgsl_release_resources(%s) exit\n",
4239                         __FILE__,__LINE__,info->device_name );
4240
4241 }       /* end of mgsl_release_resources() */
4242
4243 /* mgsl_add_device()
4244  *
4245  *      Add the specified device instance data structure to the
4246  *      global linked list of devices and increment the device count.
4247  *
4248  * Arguments:           info    pointer to device instance data
4249  * Return Value:        None
4250  */
4251 static void mgsl_add_device( struct mgsl_struct *info )
4252 {
4253         info->next_device = NULL;
4254         info->line = mgsl_device_count;
4255         sprintf(info->device_name,"ttySL%d",info->line);
4256
4257         if (info->line < MAX_TOTAL_DEVICES) {
4258                 if (maxframe[info->line])
4259                         info->max_frame_size = maxframe[info->line];
4260                 info->dosyncppp = dosyncppp[info->line];
4261
4262                 if (txdmabufs[info->line]) {
4263                         info->num_tx_dma_buffers = txdmabufs[info->line];
4264                         if (info->num_tx_dma_buffers < 1)
4265                                 info->num_tx_dma_buffers = 1;
4266                 }
4267
4268                 if (txholdbufs[info->line]) {
4269                         info->num_tx_holding_buffers = txholdbufs[info->line];
4270                         if (info->num_tx_holding_buffers < 1)
4271                                 info->num_tx_holding_buffers = 1;
4272                         else if (info->num_tx_holding_buffers > MAX_TX_HOLDING_BUFFERS)
4273                                 info->num_tx_holding_buffers = MAX_TX_HOLDING_BUFFERS;
4274                 }
4275         }
4276
4277         mgsl_device_count++;
4278
4279         if ( !mgsl_device_list )
4280                 mgsl_device_list = info;
4281         else {
4282                 struct mgsl_struct *current_dev = mgsl_device_list;
4283                 while( current_dev->next_device )
4284                         current_dev = current_dev->next_device;
4285                 current_dev->next_device = info;
4286         }
4287
4288         if ( info->max_frame_size < 4096 )
4289                 info->max_frame_size = 4096;
4290         else if ( info->max_frame_size > 65535 )
4291                 info->max_frame_size = 65535;
4292
4293         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
4294                 printk( "SyncLink PCI v%d %s: IO=%04X IRQ=%d Mem=%08X,%08X MaxFrameSize=%u\n",
4295                         info->hw_version + 1, info->device_name, info->io_base, info->irq_level,
4296                         info->phys_memory_base, info->phys_lcr_base,
4297                         info->max_frame_size );
4298         } else {
4299                 printk( "SyncLink ISA %s: IO=%04X IRQ=%d DMA=%d MaxFrameSize=%u\n",
4300                         info->device_name, info->io_base, info->irq_level, info->dma_level,
4301                         info->max_frame_size );
4302         }
4303
4304 #if SYNCLINK_GENERIC_HDLC
4305         hdlcdev_init(info);
4306 #endif
4307
4308 }       /* end of mgsl_add_device() */
4309
4310 /* mgsl_allocate_device()
4311  *
4312  *      Allocate and initialize a device instance structure
4313  *
4314  * Arguments:           none
4315  * Return Value:        pointer to mgsl_struct if success, otherwise NULL
4316  */
4317 static struct mgsl_struct* mgsl_allocate_device(void)
4318 {
4319         struct mgsl_struct *info;
4320
4321         info = kzalloc(sizeof(struct mgsl_struct),
4322                  GFP_KERNEL);
4323
4324         if (!info) {
4325                 printk("Error can't allocate device instance data\n");
4326         } else {
4327                 tty_port_init(&info->port);
4328                 info->magic = MGSL_MAGIC;
4329                 INIT_WORK(&info->task, mgsl_bh_handler);
4330                 info->max_frame_size = 4096;
4331                 info->port.close_delay = 5*HZ/10;
4332                 info->port.closing_wait = 30*HZ;
4333                 init_waitqueue_head(&info->status_event_wait_q);
4334                 init_waitqueue_head(&info->event_wait_q);
4335                 spin_lock_init(&info->irq_spinlock);
4336                 spin_lock_init(&info->netlock);
4337                 memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
4338                 info->idle_mode = HDLC_TXIDLE_FLAGS;
4339                 info->num_tx_dma_buffers = 1;
4340                 info->num_tx_holding_buffers = 0;
4341         }
4342
4343         return info;
4344
4345 }       /* end of mgsl_allocate_device()*/
4346
4347 static const struct tty_operations mgsl_ops = {
4348         .open = mgsl_open,
4349         .close = mgsl_close,
4350         .write = mgsl_write,
4351         .put_char = mgsl_put_char,
4352         .flush_chars = mgsl_flush_chars,
4353         .write_room = mgsl_write_room,
4354         .chars_in_buffer = mgsl_chars_in_buffer,
4355         .flush_buffer = mgsl_flush_buffer,
4356         .ioctl = mgsl_ioctl,
4357         .throttle = mgsl_throttle,
4358         .unthrottle = mgsl_unthrottle,
4359         .send_xchar = mgsl_send_xchar,
4360         .break_ctl = mgsl_break,
4361         .wait_until_sent = mgsl_wait_until_sent,
4362         .read_proc = mgsl_read_proc,
4363         .set_termios = mgsl_set_termios,
4364         .stop = mgsl_stop,
4365         .start = mgsl_start,
4366         .hangup = mgsl_hangup,
4367         .tiocmget = tiocmget,
4368         .tiocmset = tiocmset,
4369 };
4370
4371 /*
4372  * perform tty device initialization
4373  */
4374 static int mgsl_init_tty(void)
4375 {
4376         int rc;
4377
4378         serial_driver = alloc_tty_driver(128);
4379         if (!serial_driver)
4380                 return -ENOMEM;
4381
4382         serial_driver->owner = THIS_MODULE;
4383         serial_driver->driver_name = "synclink";
4384         serial_driver->name = "ttySL";
4385         serial_driver->major = ttymajor;
4386         serial_driver->minor_start = 64;
4387         serial_driver->type = TTY_DRIVER_TYPE_SERIAL;
4388         serial_driver->subtype = SERIAL_TYPE_NORMAL;
4389         serial_driver->init_termios = tty_std_termios;
4390         serial_driver->init_termios.c_cflag =
4391                 B9600 | CS8 | CREAD | HUPCL | CLOCAL;
4392         serial_driver->init_termios.c_ispeed = 9600;
4393         serial_driver->init_termios.c_ospeed = 9600;
4394         serial_driver->flags = TTY_DRIVER_REAL_RAW;
4395         tty_set_operations(serial_driver, &mgsl_ops);
4396         if ((rc = tty_register_driver(serial_driver)) < 0) {
4397                 printk("%s(%d):Couldn't register serial driver\n",
4398                         __FILE__,__LINE__);
4399                 put_tty_driver(serial_driver);
4400                 serial_driver = NULL;
4401                 return rc;
4402         }
4403
4404         printk("%s %s, tty major#%d\n",
4405                 driver_name, driver_version,
4406                 serial_driver->major);
4407         return 0;
4408 }
4409
4410 /* enumerate user specified ISA adapters
4411  */
4412 static void mgsl_enum_isa_devices(void)
4413 {
4414         struct mgsl_struct *info;
4415         int i;
4416
4417         /* Check for user specified ISA devices */
4418
4419         for (i=0 ;(i < MAX_ISA_DEVICES) && io[i] && irq[i]; i++){
4420                 if ( debug_level >= DEBUG_LEVEL_INFO )
4421                         printk("ISA device specified io=%04X,irq=%d,dma=%d\n",
4422                                 io[i], irq[i], dma[i] );
4423
4424                 info = mgsl_allocate_device();
4425                 if ( !info ) {
4426                         /* error allocating device instance data */
4427                         if ( debug_level >= DEBUG_LEVEL_ERROR )
4428                                 printk( "can't allocate device instance data.\n");
4429                         continue;
4430                 }
4431
4432                 /* Copy user configuration info to device instance data */
4433                 info->io_base = (unsigned int)io[i];
4434                 info->irq_level = (unsigned int)irq[i];
4435                 info->irq_level = irq_canonicalize(info->irq_level);
4436                 info->dma_level = (unsigned int)dma[i];
4437                 info->bus_type = MGSL_BUS_TYPE_ISA;
4438                 info->io_addr_size = 16;
4439                 info->irq_flags = 0;
4440
4441                 mgsl_add_device( info );
4442         }
4443 }
4444
4445 static void synclink_cleanup(void)
4446 {
4447         int rc;
4448         struct mgsl_struct *info;
4449         struct mgsl_struct *tmp;
4450
4451         printk("Unloading %s: %s\n", driver_name, driver_version);
4452
4453         if (serial_driver) {
4454                 if ((rc = tty_unregister_driver(serial_driver)))
4455                         printk("%s(%d) failed to unregister tty driver err=%d\n",
4456                                __FILE__,__LINE__,rc);
4457                 put_tty_driver(serial_driver);
4458         }
4459
4460         info = mgsl_device_list;
4461         while(info) {
4462 #if SYNCLINK_GENERIC_HDLC
4463                 hdlcdev_exit(info);
4464 #endif
4465                 mgsl_release_resources(info);
4466                 tmp = info;
4467                 info = info->next_device;
4468                 kfree(tmp);
4469         }
4470
4471         if (pci_registered)
4472                 pci_unregister_driver(&synclink_pci_driver);
4473 }
4474
4475 static int __init synclink_init(void)
4476 {
4477         int rc;
4478
4479         if (break_on_load) {
4480                 mgsl_get_text_ptr();
4481                 BREAKPOINT();
4482         }
4483
4484         printk("%s %s\n", driver_name, driver_version);
4485
4486         mgsl_enum_isa_devices();
4487         if ((rc = pci_register_driver(&synclink_pci_driver)) < 0)
4488                 printk("%s:failed to register PCI driver, error=%d\n",__FILE__,rc);
4489         else
4490                 pci_registered = true;
4491
4492         if ((rc = mgsl_init_tty()) < 0)
4493                 goto error;
4494
4495         return 0;
4496
4497 error:
4498         synclink_cleanup();
4499         return rc;
4500 }
4501
4502 static void __exit synclink_exit(void)
4503 {
4504         synclink_cleanup();
4505 }
4506
4507 module_init(synclink_init);
4508 module_exit(synclink_exit);
4509
4510 /*
4511  * usc_RTCmd()
4512  *
4513  * Issue a USC Receive/Transmit command to the
4514  * Channel Command/Address Register (CCAR).
4515  *
4516  * Notes:
4517  *
4518  *    The command is encoded in the most significant 5 bits <15..11>
4519  *    of the CCAR value. Bits <10..7> of the CCAR must be preserved
4520  *    and Bits <6..0> must be written as zeros.
4521  *
4522  * Arguments:
4523  *
4524  *    info   pointer to device information structure
4525  *    Cmd    command mask (use symbolic macros)
4526  *
4527  * Return Value:
4528  *
4529  *    None
4530  */
4531 static void usc_RTCmd( struct mgsl_struct *info, u16 Cmd )
4532 {
4533         /* output command to CCAR in bits <15..11> */
4534         /* preserve bits <10..7>, bits <6..0> must be zero */
4535
4536         outw( Cmd + info->loopback_bits, info->io_base + CCAR );
4537
4538         /* Read to flush write to CCAR */
4539         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4540                 inw( info->io_base + CCAR );
4541
4542 }       /* end of usc_RTCmd() */
4543
4544 /*
4545  * usc_DmaCmd()
4546  *
4547  *    Issue a DMA command to the DMA Command/Address Register (DCAR).
4548  *
4549  * Arguments:
4550  *
4551  *    info   pointer to device information structure
4552  *    Cmd    DMA command mask (usc_DmaCmd_XX Macros)
4553  *
4554  * Return Value:
4555  *
4556  *       None
4557  */
4558 static void usc_DmaCmd( struct mgsl_struct *info, u16 Cmd )
4559 {
4560         /* write command mask to DCAR */
4561         outw( Cmd + info->mbre_bit, info->io_base );
4562
4563         /* Read to flush write to DCAR */
4564         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4565                 inw( info->io_base );
4566
4567 }       /* end of usc_DmaCmd() */
4568
4569 /*
4570  * usc_OutDmaReg()
4571  *
4572  *    Write a 16-bit value to a USC DMA register
4573  *
4574  * Arguments:
4575  *
4576  *    info      pointer to device info structure
4577  *    RegAddr   register address (number) for write
4578  *    RegValue  16-bit value to write to register
4579  *
4580  * Return Value:
4581  *
4582  *    None
4583  *
4584  */
4585 static void usc_OutDmaReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4586 {
4587         /* Note: The DCAR is located at the adapter base address */
4588         /* Note: must preserve state of BIT8 in DCAR */
4589
4590         outw( RegAddr + info->mbre_bit, info->io_base );
4591         outw( RegValue, info->io_base );
4592
4593         /* Read to flush write to DCAR */
4594         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4595                 inw( info->io_base );
4596
4597 }       /* end of usc_OutDmaReg() */
4598
4599 /*
4600  * usc_InDmaReg()
4601  *
4602  *    Read a 16-bit value from a DMA register
4603  *
4604  * Arguments:
4605  *
4606  *    info     pointer to device info structure
4607  *    RegAddr  register address (number) to read from
4608  *
4609  * Return Value:
4610  *
4611  *    The 16-bit value read from register
4612  *
4613  */
4614 static u16 usc_InDmaReg( struct mgsl_struct *info, u16 RegAddr )
4615 {
4616         /* Note: The DCAR is located at the adapter base address */
4617         /* Note: must preserve state of BIT8 in DCAR */
4618
4619         outw( RegAddr + info->mbre_bit, info->io_base );
4620         return inw( info->io_base );
4621
4622 }       /* end of usc_InDmaReg() */
4623
4624 /*
4625  *
4626  * usc_OutReg()
4627  *
4628  *    Write a 16-bit value to a USC serial channel register
4629  *
4630  * Arguments:
4631  *
4632  *    info      pointer to device info structure
4633  *    RegAddr   register address (number) to write to
4634  *    RegValue  16-bit value to write to register
4635  *
4636  * Return Value:
4637  *
4638  *    None
4639  *
4640  */
4641 static void usc_OutReg( struct mgsl_struct *info, u16 RegAddr, u16 RegValue )
4642 {
4643         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4644         outw( RegValue, info->io_base + CCAR );
4645
4646         /* Read to flush write to CCAR */
4647         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4648                 inw( info->io_base + CCAR );
4649
4650 }       /* end of usc_OutReg() */
4651
4652 /*
4653  * usc_InReg()
4654  *
4655  *    Reads a 16-bit value from a USC serial channel register
4656  *
4657  * Arguments:
4658  *
4659  *    info       pointer to device extension
4660  *    RegAddr    register address (number) to read from
4661  *
4662  * Return Value:
4663  *
4664  *    16-bit value read from register
4665  */
4666 static u16 usc_InReg( struct mgsl_struct *info, u16 RegAddr )
4667 {
4668         outw( RegAddr + info->loopback_bits, info->io_base + CCAR );
4669         return inw( info->io_base + CCAR );
4670
4671 }       /* end of usc_InReg() */
4672
4673 /* usc_set_sdlc_mode()
4674  *
4675  *    Set up the adapter for SDLC DMA communications.
4676  *
4677  * Arguments:           info    pointer to device instance data
4678  * Return Value:        NONE
4679  */
4680 static void usc_set_sdlc_mode( struct mgsl_struct *info )
4681 {
4682         u16 RegValue;
4683         bool PreSL1660;
4684
4685         /*
4686          * determine if the IUSC on the adapter is pre-SL1660. If
4687          * not, take advantage of the UnderWait feature of more
4688          * modern chips. If an underrun occurs and this bit is set,
4689          * the transmitter will idle the programmed idle pattern
4690          * until the driver has time to service the underrun. Otherwise,
4691          * the dma controller may get the cycles previously requested
4692          * and begin transmitting queued tx data.
4693          */
4694         usc_OutReg(info,TMCR,0x1f);
4695         RegValue=usc_InReg(info,TMDR);
4696         PreSL1660 = (RegValue == IUSC_PRE_SL1660);
4697
4698         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
4699         {
4700            /*
4701            ** Channel Mode Register (CMR)
4702            **
4703            ** <15..14>    10    Tx Sub Modes, Send Flag on Underrun
4704            ** <13>        0     0 = Transmit Disabled (initially)
4705            ** <12>        0     1 = Consecutive Idles share common 0
4706            ** <11..8>     1110  Transmitter Mode = HDLC/SDLC Loop
4707            ** <7..4>      0000  Rx Sub Modes, addr/ctrl field handling
4708            ** <3..0>      0110  Receiver Mode = HDLC/SDLC
4709            **
4710            ** 1000 1110 0000 0110 = 0x8e06
4711            */
4712            RegValue = 0x8e06;
4713
4714            /*--------------------------------------------------
4715             * ignore user options for UnderRun Actions and
4716             * preambles
4717             *--------------------------------------------------*/
4718         }
4719         else
4720         {
4721                 /* Channel mode Register (CMR)
4722                  *
4723                  * <15..14>  00    Tx Sub modes, Underrun Action
4724                  * <13>      0     1 = Send Preamble before opening flag
4725                  * <12>      0     1 = Consecutive Idles share common 0
4726                  * <11..8>   0110  Transmitter mode = HDLC/SDLC
4727                  * <7..4>    0000  Rx Sub modes, addr/ctrl field handling
4728                  * <3..0>    0110  Receiver mode = HDLC/SDLC
4729                  *
4730                  * 0000 0110 0000 0110 = 0x0606
4731                  */
4732                 if (info->params.mode == MGSL_MODE_RAW) {
4733                         RegValue = 0x0001;              /* Set Receive mode = external sync */
4734
4735                         usc_OutReg( info, IOCR,         /* Set IOCR DCD is RxSync Detect Input */
4736                                 (unsigned short)((usc_InReg(info, IOCR) & ~(BIT13|BIT12)) | BIT12));
4737
4738                         /*
4739                          * TxSubMode:
4740                          *      CMR <15>                0       Don't send CRC on Tx Underrun
4741                          *      CMR <14>                x       undefined
4742                          *      CMR <13>                0       Send preamble before openning sync
4743                          *      CMR <12>                0       Send 8-bit syncs, 1=send Syncs per TxLength
4744                          *
4745                          * TxMode:
4746                          *      CMR <11-8)      0100    MonoSync
4747                          *
4748                          *      0x00 0100 xxxx xxxx  04xx
4749                          */
4750                         RegValue |= 0x0400;
4751                 }
4752                 else {
4753
4754                 RegValue = 0x0606;
4755
4756                 if ( info->params.flags & HDLC_FLAG_UNDERRUN_ABORT15 )
4757                         RegValue |= BIT14;
4758                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_FLAG )
4759                         RegValue |= BIT15;
4760                 else if ( info->params.flags & HDLC_FLAG_UNDERRUN_CRC )
4761                         RegValue |= BIT15 + BIT14;
4762                 }
4763
4764                 if ( info->params.preamble != HDLC_PREAMBLE_PATTERN_NONE )
4765                         RegValue |= BIT13;
4766         }
4767
4768         if ( info->params.mode == MGSL_MODE_HDLC &&
4769                 (info->params.flags & HDLC_FLAG_SHARE_ZERO) )
4770                 RegValue |= BIT12;
4771
4772         if ( info->params.addr_filter != 0xff )
4773         {
4774                 /* set up receive address filtering */
4775                 usc_OutReg( info, RSR, info->params.addr_filter );
4776                 RegValue |= BIT4;
4777         }
4778
4779         usc_OutReg( info, CMR, RegValue );
4780         info->cmr_value = RegValue;
4781
4782         /* Receiver mode Register (RMR)
4783          *
4784          * <15..13>  000    encoding
4785          * <12..11>  00     FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4786          * <10>      1      1 = Set CRC to all 1s (use for SDLC/HDLC)
4787          * <9>       0      1 = Include Receive chars in CRC
4788          * <8>       1      1 = Use Abort/PE bit as abort indicator
4789          * <7..6>    00     Even parity
4790          * <5>       0      parity disabled
4791          * <4..2>    000    Receive Char Length = 8 bits
4792          * <1..0>    00     Disable Receiver
4793          *
4794          * 0000 0101 0000 0000 = 0x0500
4795          */
4796
4797         RegValue = 0x0500;
4798
4799         switch ( info->params.encoding ) {
4800         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4801         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4802         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4803         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4804         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4805         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4806         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4807         }
4808
4809         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4810                 RegValue |= BIT9;
4811         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4812                 RegValue |= ( BIT12 | BIT10 | BIT9 );
4813
4814         usc_OutReg( info, RMR, RegValue );
4815
4816         /* Set the Receive count Limit Register (RCLR) to 0xffff. */
4817         /* When an opening flag of an SDLC frame is recognized the */
4818         /* Receive Character count (RCC) is loaded with the value in */
4819         /* RCLR. The RCC is decremented for each received byte.  The */
4820         /* value of RCC is stored after the closing flag of the frame */
4821         /* allowing the frame size to be computed. */
4822
4823         usc_OutReg( info, RCLR, RCLRVALUE );
4824
4825         usc_RCmd( info, RCmd_SelectRicrdma_level );
4826
4827         /* Receive Interrupt Control Register (RICR)
4828          *
4829          * <15..8>      ?       RxFIFO DMA Request Level
4830          * <7>          0       Exited Hunt IA (Interrupt Arm)
4831          * <6>          0       Idle Received IA
4832          * <5>          0       Break/Abort IA
4833          * <4>          0       Rx Bound IA
4834          * <3>          1       Queued status reflects oldest 2 bytes in FIFO
4835          * <2>          0       Abort/PE IA
4836          * <1>          1       Rx Overrun IA
4837          * <0>          0       Select TC0 value for readback
4838          *
4839          *      0000 0000 0000 1000 = 0x000a
4840          */
4841
4842         /* Carry over the Exit Hunt and Idle Received bits */
4843         /* in case they have been armed by usc_ArmEvents.   */
4844
4845         RegValue = usc_InReg( info, RICR ) & 0xc0;
4846
4847         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4848                 usc_OutReg( info, RICR, (u16)(0x030a | RegValue) );
4849         else
4850                 usc_OutReg( info, RICR, (u16)(0x140a | RegValue) );
4851
4852         /* Unlatch all Rx status bits and clear Rx status IRQ Pending */
4853
4854         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
4855         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
4856
4857         /* Transmit mode Register (TMR)
4858          *
4859          * <15..13>     000     encoding
4860          * <12..11>     00      FCS = 16bit CRC CCITT (x15 + x12 + x5 + 1)
4861          * <10>         1       1 = Start CRC as all 1s (use for SDLC/HDLC)
4862          * <9>          0       1 = Tx CRC Enabled
4863          * <8>          0       1 = Append CRC to end of transmit frame
4864          * <7..6>       00      Transmit parity Even
4865          * <5>          0       Transmit parity Disabled
4866          * <4..2>       000     Tx Char Length = 8 bits
4867          * <1..0>       00      Disable Transmitter
4868          *
4869          *      0000 0100 0000 0000 = 0x0400
4870          */
4871
4872         RegValue = 0x0400;
4873
4874         switch ( info->params.encoding ) {
4875         case HDLC_ENCODING_NRZB:               RegValue |= BIT13; break;
4876         case HDLC_ENCODING_NRZI_MARK:          RegValue |= BIT14; break;
4877         case HDLC_ENCODING_NRZI_SPACE:         RegValue |= BIT14 + BIT13; break;
4878         case HDLC_ENCODING_BIPHASE_MARK:       RegValue |= BIT15; break;
4879         case HDLC_ENCODING_BIPHASE_SPACE:      RegValue |= BIT15 + BIT13; break;
4880         case HDLC_ENCODING_BIPHASE_LEVEL:      RegValue |= BIT15 + BIT14; break;
4881         case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT15 + BIT14 + BIT13; break;
4882         }
4883
4884         if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_16_CCITT )
4885                 RegValue |= BIT9 + BIT8;
4886         else if ( (info->params.crc_type & HDLC_CRC_MASK) == HDLC_CRC_32_CCITT )
4887                 RegValue |= ( BIT12 | BIT10 | BIT9 | BIT8);
4888
4889         usc_OutReg( info, TMR, RegValue );
4890
4891         usc_set_txidle( info );
4892
4893
4894         usc_TCmd( info, TCmd_SelectTicrdma_level );
4895
4896         /* Transmit Interrupt Control Register (TICR)
4897          *
4898          * <15..8>      ?       Transmit FIFO DMA Level
4899          * <7>          0       Present IA (Interrupt Arm)
4900          * <6>          0       Idle Sent IA
4901          * <5>          1       Abort Sent IA
4902          * <4>          1       EOF/EOM Sent IA
4903          * <3>          0       CRC Sent IA
4904          * <2>          1       1 = Wait for SW Trigger to Start Frame
4905          * <1>          1       Tx Underrun IA
4906          * <0>          0       TC0 constant on read back
4907          *
4908          *      0000 0000 0011 0110 = 0x0036
4909          */
4910
4911         if ( info->bus_type == MGSL_BUS_TYPE_PCI )
4912                 usc_OutReg( info, TICR, 0x0736 );
4913         else
4914                 usc_OutReg( info, TICR, 0x1436 );
4915
4916         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
4917         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
4918
4919         /*
4920         ** Transmit Command/Status Register (TCSR)
4921         **
4922         ** <15..12>     0000    TCmd
4923         ** <11>         0/1     UnderWait
4924         ** <10..08>     000     TxIdle
4925         ** <7>          x       PreSent
4926         ** <6>          x       IdleSent
4927         ** <5>          x       AbortSent
4928         ** <4>          x       EOF/EOM Sent
4929         ** <3>          x       CRC Sent
4930         ** <2>          x       All Sent
4931         ** <1>          x       TxUnder
4932         ** <0>          x       TxEmpty
4933         **
4934         ** 0000 0000 0000 0000 = 0x0000
4935         */
4936         info->tcsr_value = 0;
4937
4938         if ( !PreSL1660 )
4939                 info->tcsr_value |= TCSR_UNDERWAIT;
4940
4941         usc_OutReg( info, TCSR, info->tcsr_value );
4942
4943         /* Clock mode Control Register (CMCR)
4944          *
4945          * <15..14>     00      counter 1 Source = Disabled
4946          * <13..12>     00      counter 0 Source = Disabled
4947          * <11..10>     11      BRG1 Input is TxC Pin
4948          * <9..8>       11      BRG0 Input is TxC Pin
4949          * <7..6>       01      DPLL Input is BRG1 Output
4950          * <5..3>       XXX     TxCLK comes from Port 0
4951          * <2..0>       XXX     RxCLK comes from Port 1
4952          *
4953          *      0000 1111 0111 0111 = 0x0f77
4954          */
4955
4956         RegValue = 0x0f40;
4957
4958         if ( info->params.flags & HDLC_FLAG_RXC_DPLL )
4959                 RegValue |= 0x0003;     /* RxCLK from DPLL */
4960         else if ( info->params.flags & HDLC_FLAG_RXC_BRG )
4961                 RegValue |= 0x0004;     /* RxCLK from BRG0 */
4962         else if ( info->params.flags & HDLC_FLAG_RXC_TXCPIN)
4963                 RegValue |= 0x0006;     /* RxCLK from TXC Input */
4964         else
4965                 RegValue |= 0x0007;     /* RxCLK from Port1 */
4966
4967         if ( info->params.flags & HDLC_FLAG_TXC_DPLL )
4968                 RegValue |= 0x0018;     /* TxCLK from DPLL */
4969         else if ( info->params.flags & HDLC_FLAG_TXC_BRG )
4970                 RegValue |= 0x0020;     /* TxCLK from BRG0 */
4971         else if ( info->params.flags & HDLC_FLAG_TXC_RXCPIN)
4972                 RegValue |= 0x0038;     /* RxCLK from TXC Input */
4973         else
4974                 RegValue |= 0x0030;     /* TxCLK from Port0 */
4975
4976         usc_OutReg( info, CMCR, RegValue );
4977
4978
4979         /* Hardware Configuration Register (HCR)
4980          *
4981          * <15..14>     00      CTR0 Divisor:00=32,01=16,10=8,11=4
4982          * <13>         0       CTR1DSel:0=CTR0Div determines CTR0Div
4983          * <12>         0       CVOK:0=report code violation in biphase
4984          * <11..10>     00      DPLL Divisor:00=32,01=16,10=8,11=4
4985          * <9..8>       XX      DPLL mode:00=disable,01=NRZ,10=Biphase,11=Biphase Level
4986          * <7..6>       00      reserved
4987          * <5>          0       BRG1 mode:0=continuous,1=single cycle
4988          * <4>          X       BRG1 Enable
4989          * <3..2>       00      reserved
4990          * <1>          0       BRG0 mode:0=continuous,1=single cycle
4991          * <0>          0       BRG0 Enable
4992          */
4993
4994         RegValue = 0x0000;
4995
4996         if ( info->params.flags & (HDLC_FLAG_RXC_DPLL + HDLC_FLAG_TXC_DPLL) ) {
4997                 u32 XtalSpeed;
4998                 u32 DpllDivisor;
4999                 u16 Tc;
5000
5001                 /*  DPLL is enabled. Use BRG1 to provide continuous reference clock  */
5002                 /*  for DPLL. DPLL mode in HCR is dependent on the encoding used. */
5003
5004                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5005                         XtalSpeed = 11059200;
5006                 else
5007                         XtalSpeed = 14745600;
5008
5009                 if ( info->params.flags & HDLC_FLAG_DPLL_DIV16 ) {
5010                         DpllDivisor = 16;
5011                         RegValue |= BIT10;
5012                 }
5013                 else if ( info->params.flags & HDLC_FLAG_DPLL_DIV8 ) {
5014                         DpllDivisor = 8;
5015                         RegValue |= BIT11;
5016                 }
5017                 else
5018                         DpllDivisor = 32;
5019
5020                 /*  Tc = (Xtal/Speed) - 1 */
5021                 /*  If twice the remainder of (Xtal/Speed) is greater than Speed */
5022                 /*  then rounding up gives a more precise time constant. Instead */
5023                 /*  of rounding up and then subtracting 1 we just don't subtract */
5024                 /*  the one in this case. */
5025
5026                 /*--------------------------------------------------
5027                  * ejz: for DPLL mode, application should use the
5028                  * same clock speed as the partner system, even
5029                  * though clocking is derived from the input RxData.
5030                  * In case the user uses a 0 for the clock speed,
5031                  * default to 0xffffffff and don't try to divide by
5032                  * zero
5033                  *--------------------------------------------------*/
5034                 if ( info->params.clock_speed )
5035                 {
5036                         Tc = (u16)((XtalSpeed/DpllDivisor)/info->params.clock_speed);
5037                         if ( !((((XtalSpeed/DpllDivisor) % info->params.clock_speed) * 2)
5038                                / info->params.clock_speed) )
5039                                 Tc--;
5040                 }
5041                 else
5042                         Tc = -1;
5043
5044
5045                 /* Write 16-bit Time Constant for BRG1 */
5046                 usc_OutReg( info, TC1R, Tc );
5047
5048                 RegValue |= BIT4;               /* enable BRG1 */
5049
5050                 switch ( info->params.encoding ) {
5051                 case HDLC_ENCODING_NRZ:
5052                 case HDLC_ENCODING_NRZB:
5053                 case HDLC_ENCODING_NRZI_MARK:
5054                 case HDLC_ENCODING_NRZI_SPACE: RegValue |= BIT8; break;
5055                 case HDLC_ENCODING_BIPHASE_MARK:
5056                 case HDLC_ENCODING_BIPHASE_SPACE: RegValue |= BIT9; break;
5057                 case HDLC_ENCODING_BIPHASE_LEVEL:
5058                 case HDLC_ENCODING_DIFF_BIPHASE_LEVEL: RegValue |= BIT9 + BIT8; break;
5059                 }
5060         }
5061
5062         usc_OutReg( info, HCR, RegValue );
5063
5064
5065         /* Channel Control/status Register (CCSR)
5066          *
5067          * <15>         X       RCC FIFO Overflow status (RO)
5068          * <14>         X       RCC FIFO Not Empty status (RO)
5069          * <13>         0       1 = Clear RCC FIFO (WO)
5070          * <12>         X       DPLL Sync (RW)
5071          * <11>         X       DPLL 2 Missed Clocks status (RO)
5072          * <10>         X       DPLL 1 Missed Clock status (RO)
5073          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
5074          * <7>          X       SDLC Loop On status (RO)
5075          * <6>          X       SDLC Loop Send status (RO)
5076          * <5>          1       Bypass counters for TxClk and RxClk (RW)
5077          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
5078          * <1..0>       00      reserved
5079          *
5080          *      0000 0000 0010 0000 = 0x0020
5081          */
5082
5083         usc_OutReg( info, CCSR, 0x1020 );
5084
5085
5086         if ( info->params.flags & HDLC_FLAG_AUTO_CTS ) {
5087                 usc_OutReg( info, SICR,
5088                             (u16)(usc_InReg(info,SICR) | SICR_CTS_INACTIVE) );
5089         }
5090
5091
5092         /* enable Master Interrupt Enable bit (MIE) */
5093         usc_EnableMasterIrqBit( info );
5094
5095         usc_ClearIrqPendingBits( info, RECEIVE_STATUS + RECEIVE_DATA +
5096                                 TRANSMIT_STATUS + TRANSMIT_DATA + MISC);
5097
5098         /* arm RCC underflow interrupt */
5099         usc_OutReg(info, SICR, (u16)(usc_InReg(info,SICR) | BIT3));
5100         usc_EnableInterrupts(info, MISC);
5101
5102         info->mbre_bit = 0;
5103         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5104         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5105         info->mbre_bit = BIT8;
5106         outw( BIT8, info->io_base );                    /* set Master Bus Enable (DCAR) */
5107
5108         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
5109                 /* Enable DMAEN (Port 7, Bit 14) */
5110                 /* This connects the DMA request signal to the ISA bus */
5111                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT15) & ~BIT14));
5112         }
5113
5114         /* DMA Control Register (DCR)
5115          *
5116          * <15..14>     10      Priority mode = Alternating Tx/Rx
5117          *              01      Rx has priority
5118          *              00      Tx has priority
5119          *
5120          * <13>         1       Enable Priority Preempt per DCR<15..14>
5121          *                      (WARNING DCR<11..10> must be 00 when this is 1)
5122          *              0       Choose activate channel per DCR<11..10>
5123          *
5124          * <12>         0       Little Endian for Array/List
5125          * <11..10>     00      Both Channels can use each bus grant
5126          * <9..6>       0000    reserved
5127          * <5>          0       7 CLK - Minimum Bus Re-request Interval
5128          * <4>          0       1 = drive D/C and S/D pins
5129          * <3>          1       1 = Add one wait state to all DMA cycles.
5130          * <2>          0       1 = Strobe /UAS on every transfer.
5131          * <1..0>       11      Addr incrementing only affects LS24 bits
5132          *
5133          *      0110 0000 0000 1011 = 0x600b
5134          */
5135
5136         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5137                 /* PCI adapter does not need DMA wait state */
5138                 usc_OutDmaReg( info, DCR, 0xa00b );
5139         }
5140         else
5141                 usc_OutDmaReg( info, DCR, 0x800b );
5142
5143
5144         /* Receive DMA mode Register (RDMR)
5145          *
5146          * <15..14>     11      DMA mode = Linked List Buffer mode
5147          * <13>         1       RSBinA/L = store Rx status Block in Arrary/List entry
5148          * <12>         1       Clear count of List Entry after fetching
5149          * <11..10>     00      Address mode = Increment
5150          * <9>          1       Terminate Buffer on RxBound
5151          * <8>          0       Bus Width = 16bits
5152          * <7..0>       ?       status Bits (write as 0s)
5153          *
5154          * 1111 0010 0000 0000 = 0xf200
5155          */
5156
5157         usc_OutDmaReg( info, RDMR, 0xf200 );
5158
5159
5160         /* Transmit DMA mode Register (TDMR)
5161          *
5162          * <15..14>     11      DMA mode = Linked List Buffer mode
5163          * <13>         1       TCBinA/L = fetch Tx Control Block from List entry
5164          * <12>         1       Clear count of List Entry after fetching
5165          * <11..10>     00      Address mode = Increment
5166          * <9>          1       Terminate Buffer on end of frame
5167          * <8>          0       Bus Width = 16bits
5168          * <7..0>       ?       status Bits (Read Only so write as 0)
5169          *
5170          *      1111 0010 0000 0000 = 0xf200
5171          */
5172
5173         usc_OutDmaReg( info, TDMR, 0xf200 );
5174
5175
5176         /* DMA Interrupt Control Register (DICR)
5177          *
5178          * <15>         1       DMA Interrupt Enable
5179          * <14>         0       1 = Disable IEO from USC
5180          * <13>         0       1 = Don't provide vector during IntAck
5181          * <12>         1       1 = Include status in Vector
5182          * <10..2>      0       reserved, Must be 0s
5183          * <1>          0       1 = Rx DMA Interrupt Enabled
5184          * <0>          0       1 = Tx DMA Interrupt Enabled
5185          *
5186          *      1001 0000 0000 0000 = 0x9000
5187          */
5188
5189         usc_OutDmaReg( info, DICR, 0x9000 );
5190
5191         usc_InDmaReg( info, RDMR );             /* clear pending receive DMA IRQ bits */
5192         usc_InDmaReg( info, TDMR );             /* clear pending transmit DMA IRQ bits */
5193         usc_OutDmaReg( info, CDIR, 0x0303 );    /* clear IUS and Pending for Tx and Rx */
5194
5195         /* Channel Control Register (CCR)
5196          *
5197          * <15..14>     10      Use 32-bit Tx Control Blocks (TCBs)
5198          * <13>         0       Trigger Tx on SW Command Disabled
5199          * <12>         0       Flag Preamble Disabled
5200          * <11..10>     00      Preamble Length
5201          * <9..8>       00      Preamble Pattern
5202          * <7..6>       10      Use 32-bit Rx status Blocks (RSBs)
5203          * <5>          0       Trigger Rx on SW Command Disabled
5204          * <4..0>       0       reserved
5205          *
5206          *      1000 0000 1000 0000 = 0x8080
5207          */
5208
5209         RegValue = 0x8080;
5210
5211         switch ( info->params.preamble_length ) {
5212         case HDLC_PREAMBLE_LENGTH_16BITS: RegValue |= BIT10; break;
5213         case HDLC_PREAMBLE_LENGTH_32BITS: RegValue |= BIT11; break;
5214         case HDLC_PREAMBLE_LENGTH_64BITS: RegValue |= BIT11 + BIT10; break;
5215         }
5216
5217         switch ( info->params.preamble ) {
5218         case HDLC_PREAMBLE_PATTERN_FLAGS: RegValue |= BIT8 + BIT12; break;
5219         case HDLC_PREAMBLE_PATTERN_ONES:  RegValue |= BIT8; break;
5220         case HDLC_PREAMBLE_PATTERN_10:    RegValue |= BIT9; break;
5221         case HDLC_PREAMBLE_PATTERN_01:    RegValue |= BIT9 + BIT8; break;
5222         }
5223
5224         usc_OutReg( info, CCR, RegValue );
5225
5226
5227         /*
5228          * Burst/Dwell Control Register
5229          *
5230          * <15..8>      0x20    Maximum number of transfers per bus grant
5231          * <7..0>       0x00    Maximum number of clock cycles per bus grant
5232          */
5233
5234         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5235                 /* don't limit bus occupancy on PCI adapter */
5236                 usc_OutDmaReg( info, BDCR, 0x0000 );
5237         }
5238         else
5239                 usc_OutDmaReg( info, BDCR, 0x2000 );
5240
5241         usc_stop_transmitter(info);
5242         usc_stop_receiver(info);
5243
5244 }       /* end of usc_set_sdlc_mode() */
5245
5246 /* usc_enable_loopback()
5247  *
5248  * Set the 16C32 for internal loopback mode.
5249  * The TxCLK and RxCLK signals are generated from the BRG0 and
5250  * the TxD is looped back to the RxD internally.
5251  *
5252  * Arguments:           info    pointer to device instance data
5253  *                      enable  1 = enable loopback, 0 = disable
5254  * Return Value:        None
5255  */
5256 static void usc_enable_loopback(struct mgsl_struct *info, int enable)
5257 {
5258         if (enable) {
5259                 /* blank external TXD output */
5260                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) | (BIT7+BIT6));
5261
5262                 /* Clock mode Control Register (CMCR)
5263                  *
5264                  * <15..14>     00      counter 1 Disabled
5265                  * <13..12>     00      counter 0 Disabled
5266                  * <11..10>     11      BRG1 Input is TxC Pin
5267                  * <9..8>       11      BRG0 Input is TxC Pin
5268                  * <7..6>       01      DPLL Input is BRG1 Output
5269                  * <5..3>       100     TxCLK comes from BRG0
5270                  * <2..0>       100     RxCLK comes from BRG0
5271                  *
5272                  * 0000 1111 0110 0100 = 0x0f64
5273                  */
5274
5275                 usc_OutReg( info, CMCR, 0x0f64 );
5276
5277                 /* Write 16-bit Time Constant for BRG0 */
5278                 /* use clock speed if available, otherwise use 8 for diagnostics */
5279                 if (info->params.clock_speed) {
5280                         if (info->bus_type == MGSL_BUS_TYPE_PCI)
5281                                 usc_OutReg(info, TC0R, (u16)((11059200/info->params.clock_speed)-1));
5282                         else
5283                                 usc_OutReg(info, TC0R, (u16)((14745600/info->params.clock_speed)-1));
5284                 } else
5285                         usc_OutReg(info, TC0R, (u16)8);
5286
5287                 /* Hardware Configuration Register (HCR) Clear Bit 1, BRG0
5288                    mode = Continuous Set Bit 0 to enable BRG0.  */
5289                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5290
5291                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5292                 usc_OutReg(info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004));
5293
5294                 /* set Internal Data loopback mode */
5295                 info->loopback_bits = 0x300;
5296                 outw( 0x0300, info->io_base + CCAR );
5297         } else {
5298                 /* enable external TXD output */
5299                 usc_OutReg(info,IOCR,usc_InReg(info,IOCR) & ~(BIT7+BIT6));
5300
5301                 /* clear Internal Data loopback mode */
5302                 info->loopback_bits = 0;
5303                 outw( 0,info->io_base + CCAR );
5304         }
5305
5306 }       /* end of usc_enable_loopback() */
5307
5308 /* usc_enable_aux_clock()
5309  *
5310  * Enabled the AUX clock output at the specified frequency.
5311  *
5312  * Arguments:
5313  *
5314  *      info            pointer to device extension
5315  *      data_rate       data rate of clock in bits per second
5316  *                      A data rate of 0 disables the AUX clock.
5317  *
5318  * Return Value:        None
5319  */
5320 static void usc_enable_aux_clock( struct mgsl_struct *info, u32 data_rate )
5321 {
5322         u32 XtalSpeed;
5323         u16 Tc;
5324
5325         if ( data_rate ) {
5326                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
5327                         XtalSpeed = 11059200;
5328                 else
5329                         XtalSpeed = 14745600;
5330
5331
5332                 /* Tc = (Xtal/Speed) - 1 */
5333                 /* If twice the remainder of (Xtal/Speed) is greater than Speed */
5334                 /* then rounding up gives a more precise time constant. Instead */
5335                 /* of rounding up and then subtracting 1 we just don't subtract */
5336                 /* the one in this case. */
5337
5338
5339                 Tc = (u16)(XtalSpeed/data_rate);
5340                 if ( !(((XtalSpeed % data_rate) * 2) / data_rate) )
5341                         Tc--;
5342
5343                 /* Write 16-bit Time Constant for BRG0 */
5344                 usc_OutReg( info, TC0R, Tc );
5345
5346                 /*
5347                  * Hardware Configuration Register (HCR)
5348                  * Clear Bit 1, BRG0 mode = Continuous
5349                  * Set Bit 0 to enable BRG0.
5350                  */
5351
5352                 usc_OutReg( info, HCR, (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
5353
5354                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
5355                 usc_OutReg( info, IOCR, (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
5356         } else {
5357                 /* data rate == 0 so turn off BRG0 */
5358                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
5359         }
5360
5361 }       /* end of usc_enable_aux_clock() */
5362
5363 /*
5364  *
5365  * usc_process_rxoverrun_sync()
5366  *
5367  *              This function processes a receive overrun by resetting the
5368  *              receive DMA buffers and issuing a Purge Rx FIFO command
5369  *              to allow the receiver to continue receiving.
5370  *
5371  * Arguments:
5372  *
5373  *      info            pointer to device extension
5374  *
5375  * Return Value: None
5376  */
5377 static void usc_process_rxoverrun_sync( struct mgsl_struct *info )
5378 {
5379         int start_index;
5380         int end_index;
5381         int frame_start_index;
5382         bool start_of_frame_found = false;
5383         bool end_of_frame_found = false;
5384         bool reprogram_dma = false;
5385
5386         DMABUFFERENTRY *buffer_list = info->rx_buffer_list;
5387         u32 phys_addr;
5388
5389         usc_DmaCmd( info, DmaCmd_PauseRxChannel );
5390         usc_RCmd( info, RCmd_EnterHuntmode );
5391         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5392
5393         /* CurrentRxBuffer points to the 1st buffer of the next */
5394         /* possibly available receive frame. */
5395
5396         frame_start_index = start_index = end_index = info->current_rx_buffer;
5397
5398         /* Search for an unfinished string of buffers. This means */
5399         /* that a receive frame started (at least one buffer with */
5400         /* count set to zero) but there is no terminiting buffer */
5401         /* (status set to non-zero). */
5402
5403         while( !buffer_list[end_index].count )
5404         {
5405                 /* Count field has been reset to zero by 16C32. */
5406                 /* This buffer is currently in use. */
5407
5408                 if ( !start_of_frame_found )
5409                 {
5410                         start_of_frame_found = true;
5411                         frame_start_index = end_index;
5412                         end_of_frame_found = false;
5413                 }
5414
5415                 if ( buffer_list[end_index].status )
5416                 {
5417                         /* Status field has been set by 16C32. */
5418                         /* This is the last buffer of a received frame. */
5419
5420                         /* We want to leave the buffers for this frame intact. */
5421                         /* Move on to next possible frame. */
5422
5423                         start_of_frame_found = false;
5424                         end_of_frame_found = true;
5425                 }
5426
5427                 /* advance to next buffer entry in linked list */
5428                 end_index++;
5429                 if ( end_index == info->rx_buffer_count )
5430                         end_index = 0;
5431
5432                 if ( start_index == end_index )
5433                 {
5434                         /* The entire list has been searched with all Counts == 0 and */
5435                         /* all Status == 0. The receive buffers are */
5436                         /* completely screwed, reset all receive buffers! */
5437                         mgsl_reset_rx_dma_buffers( info );
5438                         frame_start_index = 0;
5439                         start_of_frame_found = false;
5440                         reprogram_dma = true;
5441                         break;
5442                 }
5443         }
5444
5445         if ( start_of_frame_found && !end_of_frame_found )
5446         {
5447                 /* There is an unfinished string of receive DMA buffers */
5448                 /* as a result of the receiver overrun. */
5449
5450                 /* Reset the buffers for the unfinished frame */
5451                 /* and reprogram the receive DMA controller to start */
5452                 /* at the 1st buffer of unfinished frame. */
5453
5454                 start_index = frame_start_index;
5455
5456                 do
5457                 {
5458                         *((unsigned long *)&(info->rx_buffer_list[start_index++].count)) = DMABUFFERSIZE;
5459
5460                         /* Adjust index for wrap around. */
5461                         if ( start_index == info->rx_buffer_count )
5462                                 start_index = 0;
5463
5464                 } while( start_index != end_index );
5465
5466                 reprogram_dma = true;
5467         }
5468
5469         if ( reprogram_dma )
5470         {
5471                 usc_UnlatchRxstatusBits(info,RXSTATUS_ALL);
5472                 usc_ClearIrqPendingBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5473                 usc_UnlatchRxstatusBits(info, RECEIVE_DATA|RECEIVE_STATUS);
5474
5475                 usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5476
5477                 /* This empties the receive FIFO and loads the RCC with RCLR */
5478                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5479
5480                 /* program 16C32 with physical address of 1st DMA buffer entry */
5481                 phys_addr = info->rx_buffer_list[frame_start_index].phys_entry;
5482                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5483                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5484
5485                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5486                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5487                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5488
5489                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5490                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5491
5492                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5493                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5494                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5495                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5496                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5497                 else
5498                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5499         }
5500         else
5501         {
5502                 /* This empties the receive FIFO and loads the RCC with RCLR */
5503                 usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5504                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5505         }
5506
5507 }       /* end of usc_process_rxoverrun_sync() */
5508
5509 /* usc_stop_receiver()
5510  *
5511  *      Disable USC receiver
5512  *
5513  * Arguments:           info    pointer to device instance data
5514  * Return Value:        None
5515  */
5516 static void usc_stop_receiver( struct mgsl_struct *info )
5517 {
5518         if (debug_level >= DEBUG_LEVEL_ISR)
5519                 printk("%s(%d):usc_stop_receiver(%s)\n",
5520                          __FILE__,__LINE__, info->device_name );
5521
5522         /* Disable receive DMA channel. */
5523         /* This also disables receive DMA channel interrupts */
5524         usc_DmaCmd( info, DmaCmd_ResetRxChannel );
5525
5526         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5527         usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5528         usc_DisableInterrupts( info, RECEIVE_DATA + RECEIVE_STATUS );
5529
5530         usc_EnableReceiver(info,DISABLE_UNCONDITIONAL);
5531
5532         /* This empties the receive FIFO and loads the RCC with RCLR */
5533         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5534         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5535
5536         info->rx_enabled = false;
5537         info->rx_overflow = false;
5538         info->rx_rcc_underrun = false;
5539
5540 }       /* end of stop_receiver() */
5541
5542 /* usc_start_receiver()
5543  *
5544  *      Enable the USC receiver
5545  *
5546  * Arguments:           info    pointer to device instance data
5547  * Return Value:        None
5548  */
5549 static void usc_start_receiver( struct mgsl_struct *info )
5550 {
5551         u32 phys_addr;
5552
5553         if (debug_level >= DEBUG_LEVEL_ISR)
5554                 printk("%s(%d):usc_start_receiver(%s)\n",
5555                          __FILE__,__LINE__, info->device_name );
5556
5557         mgsl_reset_rx_dma_buffers( info );
5558         usc_stop_receiver( info );
5559
5560         usc_OutReg( info, CCSR, (u16)(usc_InReg(info,CCSR) | BIT13) );
5561         usc_RTCmd( info, RTCmd_PurgeRxFifo );
5562
5563         if ( info->params.mode == MGSL_MODE_HDLC ||
5564                 info->params.mode == MGSL_MODE_RAW ) {
5565                 /* DMA mode Transfers */
5566                 /* Program the DMA controller. */
5567                 /* Enable the DMA controller end of buffer interrupt. */
5568
5569                 /* program 16C32 with physical address of 1st DMA buffer entry */
5570                 phys_addr = info->rx_buffer_list[0].phys_entry;
5571                 usc_OutDmaReg( info, NRARL, (u16)phys_addr );
5572                 usc_OutDmaReg( info, NRARU, (u16)(phys_addr >> 16) );
5573
5574                 usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
5575                 usc_ClearIrqPendingBits( info, RECEIVE_DATA + RECEIVE_STATUS );
5576                 usc_EnableInterrupts( info, RECEIVE_STATUS );
5577
5578                 /* 1. Arm End of Buffer (EOB) Receive DMA Interrupt (BIT2 of RDIAR) */
5579                 /* 2. Enable Receive DMA Interrupts (BIT1 of DICR) */
5580
5581                 usc_OutDmaReg( info, RDIAR, BIT3 + BIT2 );
5582                 usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT1) );
5583                 usc_DmaCmd( info, DmaCmd_InitRxChannel );
5584                 if ( info->params.flags & HDLC_FLAG_AUTO_DCD )
5585                         usc_EnableReceiver(info,ENABLE_AUTO_DCD);
5586                 else
5587                         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5588         } else {
5589                 usc_UnlatchRxstatusBits(info, RXSTATUS_ALL);
5590                 usc_ClearIrqPendingBits(info, RECEIVE_DATA + RECEIVE_STATUS);
5591                 usc_EnableInterrupts(info, RECEIVE_DATA);
5592
5593                 usc_RTCmd( info, RTCmd_PurgeRxFifo );
5594                 usc_RCmd( info, RCmd_EnterHuntmode );
5595
5596                 usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
5597         }
5598
5599         usc_OutReg( info, CCSR, 0x1020 );
5600
5601         info->rx_enabled = true;
5602
5603 }       /* end of usc_start_receiver() */
5604
5605 /* usc_start_transmitter()
5606  *
5607  *      Enable the USC transmitter and send a transmit frame if
5608  *      one is loaded in the DMA buffers.
5609  *
5610  * Arguments:           info    pointer to device instance data
5611  * Return Value:        None
5612  */
5613 static void usc_start_transmitter( struct mgsl_struct *info )
5614 {
5615         u32 phys_addr;
5616         unsigned int FrameSize;
5617
5618         if (debug_level >= DEBUG_LEVEL_ISR)
5619                 printk("%s(%d):usc_start_transmitter(%s)\n",
5620                          __FILE__,__LINE__, info->device_name );
5621
5622         if ( info->xmit_cnt ) {
5623
5624                 /* If auto RTS enabled and RTS is inactive, then assert */
5625                 /* RTS and set a flag indicating that the driver should */
5626                 /* negate RTS when the transmission completes. */
5627
5628                 info->drop_rts_on_tx_done = false;
5629
5630                 if ( info->params.flags & HDLC_FLAG_AUTO_RTS ) {
5631                         usc_get_serial_signals( info );
5632                         if ( !(info->serial_signals & SerialSignal_RTS) ) {
5633                                 info->serial_signals |= SerialSignal_RTS;
5634                                 usc_set_serial_signals( info );
5635                                 info->drop_rts_on_tx_done = true;
5636                         }
5637                 }
5638
5639
5640                 if ( info->params.mode == MGSL_MODE_ASYNC ) {
5641                         if ( !info->tx_active ) {
5642                                 usc_UnlatchTxstatusBits(info, TXSTATUS_ALL);
5643                                 usc_ClearIrqPendingBits(info, TRANSMIT_STATUS + TRANSMIT_DATA);
5644                                 usc_EnableInterrupts(info, TRANSMIT_DATA);
5645                                 usc_load_txfifo(info);
5646                         }
5647                 } else {
5648                         /* Disable transmit DMA controller while programming. */
5649                         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5650
5651                         /* Transmit DMA buffer is loaded, so program USC */
5652                         /* to send the frame contained in the buffers.   */
5653
5654                         FrameSize = info->tx_buffer_list[info->start_tx_dma_buffer].rcc;
5655
5656                         /* if operating in Raw sync mode, reset the rcc component
5657                          * of the tx dma buffer entry, otherwise, the serial controller
5658                          * will send a closing sync char after this count.
5659                          */
5660                         if ( info->params.mode == MGSL_MODE_RAW )
5661                                 info->tx_buffer_list[info->start_tx_dma_buffer].rcc = 0;
5662
5663                         /* Program the Transmit Character Length Register (TCLR) */
5664                         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
5665                         usc_OutReg( info, TCLR, (u16)FrameSize );
5666
5667                         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5668
5669                         /* Program the address of the 1st DMA Buffer Entry in linked list */
5670                         phys_addr = info->tx_buffer_list[info->start_tx_dma_buffer].phys_entry;
5671                         usc_OutDmaReg( info, NTARL, (u16)phys_addr );
5672                         usc_OutDmaReg( info, NTARU, (u16)(phys_addr >> 16) );
5673
5674                         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5675                         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
5676                         usc_EnableInterrupts( info, TRANSMIT_STATUS );
5677
5678                         if ( info->params.mode == MGSL_MODE_RAW &&
5679                                         info->num_tx_dma_buffers > 1 ) {
5680                            /* When running external sync mode, attempt to 'stream' transmit  */
5681                            /* by filling tx dma buffers as they become available. To do this */
5682                            /* we need to enable Tx DMA EOB Status interrupts :               */
5683                            /*                                                                */
5684                            /* 1. Arm End of Buffer (EOB) Transmit DMA Interrupt (BIT2 of TDIAR) */
5685                            /* 2. Enable Transmit DMA Interrupts (BIT0 of DICR) */
5686
5687                            usc_OutDmaReg( info, TDIAR, BIT2|BIT3 );
5688                            usc_OutDmaReg( info, DICR, (u16)(usc_InDmaReg(info,DICR) | BIT0) );
5689                         }
5690
5691                         /* Initialize Transmit DMA Channel */
5692                         usc_DmaCmd( info, DmaCmd_InitTxChannel );
5693
5694                         usc_TCmd( info, TCmd_SendFrame );
5695
5696                         mod_timer(&info->tx_timer, jiffies +
5697                                         msecs_to_jiffies(5000));
5698                 }
5699                 info->tx_active = true;
5700         }
5701
5702         if ( !info->tx_enabled ) {
5703                 info->tx_enabled = true;
5704                 if ( info->params.flags & HDLC_FLAG_AUTO_CTS )
5705                         usc_EnableTransmitter(info,ENABLE_AUTO_CTS);
5706                 else
5707                         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
5708         }
5709
5710 }       /* end of usc_start_transmitter() */
5711
5712 /* usc_stop_transmitter()
5713  *
5714  *      Stops the transmitter and DMA
5715  *
5716  * Arguments:           info    pointer to device isntance data
5717  * Return Value:        None
5718  */
5719 static void usc_stop_transmitter( struct mgsl_struct *info )
5720 {
5721         if (debug_level >= DEBUG_LEVEL_ISR)
5722                 printk("%s(%d):usc_stop_transmitter(%s)\n",
5723                          __FILE__,__LINE__, info->device_name );
5724
5725         del_timer(&info->tx_timer);
5726
5727         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
5728         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5729         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA );
5730
5731         usc_EnableTransmitter(info,DISABLE_UNCONDITIONAL);
5732         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
5733         usc_RTCmd( info, RTCmd_PurgeTxFifo );
5734
5735         info->tx_enabled = false;
5736         info->tx_active = false;
5737
5738 }       /* end of usc_stop_transmitter() */
5739
5740 /* usc_load_txfifo()
5741  *
5742  *      Fill the transmit FIFO until the FIFO is full or
5743  *      there is no more data to load.
5744  *
5745  * Arguments:           info    pointer to device extension (instance data)
5746  * Return Value:        None
5747  */
5748 static void usc_load_txfifo( struct mgsl_struct *info )
5749 {
5750         int Fifocount;
5751         u8 TwoBytes[2];
5752
5753         if ( !info->xmit_cnt && !info->x_char )
5754                 return;
5755
5756         /* Select transmit FIFO status readback in TICR */
5757         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
5758
5759         /* load the Transmit FIFO until FIFOs full or all data sent */
5760
5761         while( (Fifocount = usc_InReg(info, TICR) >> 8) && info->xmit_cnt ) {
5762                 /* there is more space in the transmit FIFO and */
5763                 /* there is more data in transmit buffer */
5764
5765                 if ( (info->xmit_cnt > 1) && (Fifocount > 1) && !info->x_char ) {
5766                         /* write a 16-bit word from transmit buffer to 16C32 */
5767
5768                         TwoBytes[0] = info->xmit_buf[info->xmit_tail++];
5769                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5770                         TwoBytes[1] = info->xmit_buf[info->xmit_tail++];
5771                         info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5772
5773                         outw( *((u16 *)TwoBytes), info->io_base + DATAREG);
5774
5775                         info->xmit_cnt -= 2;
5776                         info->icount.tx += 2;
5777                 } else {
5778                         /* only 1 byte left to transmit or 1 FIFO slot left */
5779
5780                         outw( (inw( info->io_base + CCAR) & 0x0780) | (TDR+LSBONLY),
5781                                 info->io_base + CCAR );
5782
5783                         if (info->x_char) {
5784                                 /* transmit pending high priority char */
5785                                 outw( info->x_char,info->io_base + CCAR );
5786                                 info->x_char = 0;
5787                         } else {
5788                                 outw( info->xmit_buf[info->xmit_tail++],info->io_base + CCAR );
5789                                 info->xmit_tail = info->xmit_tail & (SERIAL_XMIT_SIZE-1);
5790                                 info->xmit_cnt--;
5791                         }
5792                         info->icount.tx++;
5793                 }
5794         }
5795
5796 }       /* end of usc_load_txfifo() */
5797
5798 /* usc_reset()
5799  *
5800  *      Reset the adapter to a known state and prepare it for further use.
5801  *
5802  * Arguments:           info    pointer to device instance data
5803  * Return Value:        None
5804  */
5805 static void usc_reset( struct mgsl_struct *info )
5806 {
5807         if ( info->bus_type == MGSL_BUS_TYPE_PCI ) {
5808                 int i;
5809                 u32 readval;
5810
5811                 /* Set BIT30 of Misc Control Register */
5812                 /* (Local Control Register 0x50) to force reset of USC. */
5813
5814                 volatile u32 *MiscCtrl = (u32 *)(info->lcr_base + 0x50);
5815                 u32 *LCR0BRDR = (u32 *)(info->lcr_base + 0x28);
5816
5817                 info->misc_ctrl_value |= BIT30;
5818                 *MiscCtrl = info->misc_ctrl_value;
5819
5820                 /*
5821                  * Force at least 170ns delay before clearing
5822                  * reset bit. Each read from LCR takes at least
5823                  * 30ns so 10 times for 300ns to be safe.
5824                  */
5825                 for(i=0;i<10;i++)
5826                         readval = *MiscCtrl;
5827
5828                 info->misc_ctrl_value &= ~BIT30;
5829                 *MiscCtrl = info->misc_ctrl_value;
5830
5831                 *LCR0BRDR = BUS_DESCRIPTOR(
5832                         1,              // Write Strobe Hold (0-3)
5833                         2,              // Write Strobe Delay (0-3)
5834                         2,              // Read Strobe Delay  (0-3)
5835                         0,              // NWDD (Write data-data) (0-3)
5836                         4,              // NWAD (Write Addr-data) (0-31)
5837                         0,              // NXDA (Read/Write Data-Addr) (0-3)
5838                         0,              // NRDD (Read Data-Data) (0-3)
5839                         5               // NRAD (Read Addr-Data) (0-31)
5840                         );
5841         } else {
5842                 /* do HW reset */
5843                 outb( 0,info->io_base + 8 );
5844         }
5845
5846         info->mbre_bit = 0;
5847         info->loopback_bits = 0;
5848         info->usc_idle_mode = 0;
5849
5850         /*
5851          * Program the Bus Configuration Register (BCR)
5852          *
5853          * <15>         0       Don't use separate address
5854          * <14..6>      0       reserved
5855          * <5..4>       00      IAckmode = Default, don't care
5856          * <3>          1       Bus Request Totem Pole output
5857          * <2>          1       Use 16 Bit data bus
5858          * <1>          0       IRQ Totem Pole output
5859          * <0>          0       Don't Shift Right Addr
5860          *
5861          * 0000 0000 0000 1100 = 0x000c
5862          *
5863          * By writing to io_base + SDPIN the Wait/Ack pin is
5864          * programmed to work as a Wait pin.
5865          */
5866
5867         outw( 0x000c,info->io_base + SDPIN );
5868
5869
5870         outw( 0,info->io_base );
5871         outw( 0,info->io_base + CCAR );
5872
5873         /* select little endian byte ordering */
5874         usc_RTCmd( info, RTCmd_SelectLittleEndian );
5875
5876
5877         /* Port Control Register (PCR)
5878          *
5879          * <15..14>     11      Port 7 is Output (~DMAEN, Bit 14 : 0 = Enabled)
5880          * <13..12>     11      Port 6 is Output (~INTEN, Bit 12 : 0 = Enabled)
5881          * <11..10>     00      Port 5 is Input (No Connect, Don't Care)
5882          * <9..8>       00      Port 4 is Input (No Connect, Don't Care)
5883          * <7..6>       11      Port 3 is Output (~RTS, Bit 6 : 0 = Enabled )
5884          * <5..4>       11      Port 2 is Output (~DTR, Bit 4 : 0 = Enabled )
5885          * <3..2>       01      Port 1 is Input (Dedicated RxC)
5886          * <1..0>       01      Port 0 is Input (Dedicated TxC)
5887          *
5888          *      1111 0000 1111 0101 = 0xf0f5
5889          */
5890
5891         usc_OutReg( info, PCR, 0xf0f5 );
5892
5893
5894         /*
5895          * Input/Output Control Register
5896          *
5897          * <15..14>     00      CTS is active low input
5898          * <13..12>     00      DCD is active low input
5899          * <11..10>     00      TxREQ pin is input (DSR)
5900          * <9..8>       00      RxREQ pin is input (RI)
5901          * <7..6>       00      TxD is output (Transmit Data)
5902          * <5..3>       000     TxC Pin in Input (14.7456MHz Clock)
5903          * <2..0>       100     RxC is Output (drive with BRG0)
5904          *
5905          *      0000 0000 0000 0100 = 0x0004
5906          */
5907
5908         usc_OutReg( info, IOCR, 0x0004 );
5909
5910 }       /* end of usc_reset() */
5911
5912 /* usc_set_async_mode()
5913  *
5914  *      Program adapter for asynchronous communications.
5915  *
5916  * Arguments:           info            pointer to device instance data
5917  * Return Value:        None
5918  */
5919 static void usc_set_async_mode( struct mgsl_struct *info )
5920 {
5921         u16 RegValue;
5922
5923         /* disable interrupts while programming USC */
5924         usc_DisableMasterIrqBit( info );
5925
5926         outw( 0, info->io_base );                       /* clear Master Bus Enable (DCAR) */
5927         usc_DmaCmd( info, DmaCmd_ResetAllChannels );    /* disable both DMA channels */
5928
5929         usc_loopback_frame( info );
5930
5931         /* Channel mode Register (CMR)
5932          *
5933          * <15..14>     00      Tx Sub modes, 00 = 1 Stop Bit
5934          * <13..12>     00                    00 = 16X Clock
5935          * <11..8>      0000    Transmitter mode = Asynchronous
5936          * <7..6>       00      reserved?
5937          * <5..4>       00      Rx Sub modes, 00 = 16X Clock
5938          * <3..0>       0000    Receiver mode = Asynchronous
5939          *
5940          * 0000 0000 0000 0000 = 0x0
5941          */
5942
5943         RegValue = 0;
5944         if ( info->params.stop_bits != 1 )
5945                 RegValue |= BIT14;
5946         usc_OutReg( info, CMR, RegValue );
5947
5948
5949         /* Receiver mode Register (RMR)
5950          *
5951          * <15..13>     000     encoding = None
5952          * <12..08>     00000   reserved (Sync Only)
5953          * <7..6>       00      Even parity
5954          * <5>          0       parity disabled
5955          * <4..2>       000     Receive Char Length = 8 bits
5956          * <1..0>       00      Disable Receiver
5957          *
5958          * 0000 0000 0000 0000 = 0x0
5959          */
5960
5961         RegValue = 0;
5962
5963         if ( info->params.data_bits != 8 )
5964                 RegValue |= BIT4+BIT3+BIT2;
5965
5966         if ( info->params.parity != ASYNC_PARITY_NONE ) {
5967                 RegValue |= BIT5;
5968                 if ( info->params.parity != ASYNC_PARITY_ODD )
5969                         RegValue |= BIT6;
5970         }
5971
5972         usc_OutReg( info, RMR, RegValue );
5973
5974
5975         /* Set IRQ trigger level */
5976
5977         usc_RCmd( info, RCmd_SelectRicrIntLevel );
5978
5979
5980         /* Receive Interrupt Control Register (RICR)
5981          *
5982          * <15..8>      ?               RxFIFO IRQ Request Level
5983          *
5984          * Note: For async mode the receive FIFO level must be set
5985          * to 0 to avoid the situation where the FIFO contains fewer bytes
5986          * than the trigger level and no more data is expected.
5987          *
5988          * <7>          0               Exited Hunt IA (Interrupt Arm)
5989          * <6>          0               Idle Received IA
5990          * <5>          0               Break/Abort IA
5991          * <4>          0               Rx Bound IA
5992          * <3>          0               Queued status reflects oldest byte in FIFO
5993          * <2>          0               Abort/PE IA
5994          * <1>          0               Rx Overrun IA
5995          * <0>          0               Select TC0 value for readback
5996          *
5997          * 0000 0000 0100 0000 = 0x0000 + (FIFOLEVEL in MSB)
5998          */
5999
6000         usc_OutReg( info, RICR, 0x0000 );
6001
6002         usc_UnlatchRxstatusBits( info, RXSTATUS_ALL );
6003         usc_ClearIrqPendingBits( info, RECEIVE_STATUS );
6004
6005
6006         /* Transmit mode Register (TMR)
6007          *
6008          * <15..13>     000     encoding = None
6009          * <12..08>     00000   reserved (Sync Only)
6010          * <7..6>       00      Transmit parity Even
6011          * <5>          0       Transmit parity Disabled
6012          * <4..2>       000     Tx Char Length = 8 bits
6013          * <1..0>       00      Disable Transmitter
6014          *
6015          * 0000 0000 0000 0000 = 0x0
6016          */
6017
6018         RegValue = 0;
6019
6020         if ( info->params.data_bits != 8 )
6021                 RegValue |= BIT4+BIT3+BIT2;
6022
6023         if ( info->params.parity != ASYNC_PARITY_NONE ) {
6024                 RegValue |= BIT5;
6025                 if ( info->params.parity != ASYNC_PARITY_ODD )
6026                         RegValue |= BIT6;
6027         }
6028
6029         usc_OutReg( info, TMR, RegValue );
6030
6031         usc_set_txidle( info );
6032
6033
6034         /* Set IRQ trigger level */
6035
6036         usc_TCmd( info, TCmd_SelectTicrIntLevel );
6037
6038
6039         /* Transmit Interrupt Control Register (TICR)
6040          *
6041          * <15..8>      ?       Transmit FIFO IRQ Level
6042          * <7>          0       Present IA (Interrupt Arm)
6043          * <6>          1       Idle Sent IA
6044          * <5>          0       Abort Sent IA
6045          * <4>          0       EOF/EOM Sent IA
6046          * <3>          0       CRC Sent IA
6047          * <2>          0       1 = Wait for SW Trigger to Start Frame
6048          * <1>          0       Tx Underrun IA
6049          * <0>          0       TC0 constant on read back
6050          *
6051          *      0000 0000 0100 0000 = 0x0040
6052          */
6053
6054         usc_OutReg( info, TICR, 0x1f40 );
6055
6056         usc_UnlatchTxstatusBits( info, TXSTATUS_ALL );
6057         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS );
6058
6059         usc_enable_async_clock( info, info->params.data_rate );
6060
6061
6062         /* Channel Control/status Register (CCSR)
6063          *
6064          * <15>         X       RCC FIFO Overflow status (RO)
6065          * <14>         X       RCC FIFO Not Empty status (RO)
6066          * <13>         0       1 = Clear RCC FIFO (WO)
6067          * <12>         X       DPLL in Sync status (RO)
6068          * <11>         X       DPLL 2 Missed Clocks status (RO)
6069          * <10>         X       DPLL 1 Missed Clock status (RO)
6070          * <9..8>       00      DPLL Resync on rising and falling edges (RW)
6071          * <7>          X       SDLC Loop On status (RO)
6072          * <6>          X       SDLC Loop Send status (RO)
6073          * <5>          1       Bypass counters for TxClk and RxClk (RW)
6074          * <4..2>       000     Last Char of SDLC frame has 8 bits (RW)
6075          * <1..0>       00      reserved
6076          *
6077          *      0000 0000 0010 0000 = 0x0020
6078          */
6079
6080         usc_OutReg( info, CCSR, 0x0020 );
6081
6082         usc_DisableInterrupts( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6083                               RECEIVE_DATA + RECEIVE_STATUS );
6084
6085         usc_ClearIrqPendingBits( info, TRANSMIT_STATUS + TRANSMIT_DATA +
6086                                 RECEIVE_DATA + RECEIVE_STATUS );
6087
6088         usc_EnableMasterIrqBit( info );
6089
6090         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6091                 /* Enable INTEN (Port 6, Bit12) */
6092                 /* This connects the IRQ request signal to the ISA bus */
6093                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6094         }
6095
6096         if (info->params.loopback) {
6097                 info->loopback_bits = 0x300;
6098                 outw(0x0300, info->io_base + CCAR);
6099         }
6100
6101 }       /* end of usc_set_async_mode() */
6102
6103 /* usc_loopback_frame()
6104  *
6105  *      Loop back a small (2 byte) dummy SDLC frame.
6106  *      Interrupts and DMA are NOT used. The purpose of this is to
6107  *      clear any 'stale' status info left over from running in async mode.
6108  *
6109  *      The 16C32 shows the strange behaviour of marking the 1st
6110  *      received SDLC frame with a CRC error even when there is no
6111  *      CRC error. To get around this a small dummy from of 2 bytes
6112  *      is looped back when switching from async to sync mode.
6113  *
6114  * Arguments:           info            pointer to device instance data
6115  * Return Value:        None
6116  */
6117 static void usc_loopback_frame( struct mgsl_struct *info )
6118 {
6119         int i;
6120         unsigned long oldmode = info->params.mode;
6121
6122         info->params.mode = MGSL_MODE_HDLC;
6123
6124         usc_DisableMasterIrqBit( info );
6125
6126         usc_set_sdlc_mode( info );
6127         usc_enable_loopback( info, 1 );
6128
6129         /* Write 16-bit Time Constant for BRG0 */
6130         usc_OutReg( info, TC0R, 0 );
6131
6132         /* Channel Control Register (CCR)
6133          *
6134          * <15..14>     00      Don't use 32-bit Tx Control Blocks (TCBs)
6135          * <13>         0       Trigger Tx on SW Command Disabled
6136          * <12>         0       Flag Preamble Disabled
6137          * <11..10>     00      Preamble Length = 8-Bits
6138          * <9..8>       01      Preamble Pattern = flags
6139          * <7..6>       10      Don't use 32-bit Rx status Blocks (RSBs)
6140          * <5>          0       Trigger Rx on SW Command Disabled
6141          * <4..0>       0       reserved
6142          *
6143          *      0000 0001 0000 0000 = 0x0100
6144          */
6145
6146         usc_OutReg( info, CCR, 0x0100 );
6147
6148         /* SETUP RECEIVER */
6149         usc_RTCmd( info, RTCmd_PurgeRxFifo );
6150         usc_EnableReceiver(info,ENABLE_UNCONDITIONAL);
6151
6152         /* SETUP TRANSMITTER */
6153         /* Program the Transmit Character Length Register (TCLR) */
6154         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
6155         usc_OutReg( info, TCLR, 2 );
6156         usc_RTCmd( info, RTCmd_PurgeTxFifo );
6157
6158         /* unlatch Tx status bits, and start transmit channel. */
6159         usc_UnlatchTxstatusBits(info,TXSTATUS_ALL);
6160         outw(0,info->io_base + DATAREG);
6161
6162         /* ENABLE TRANSMITTER */
6163         usc_TCmd( info, TCmd_SendFrame );
6164         usc_EnableTransmitter(info,ENABLE_UNCONDITIONAL);
6165
6166         /* WAIT FOR RECEIVE COMPLETE */
6167         for (i=0 ; i<1000 ; i++)
6168                 if (usc_InReg( info, RCSR ) & (BIT8 + BIT4 + BIT3 + BIT1))
6169                         break;
6170
6171         /* clear Internal Data loopback mode */
6172         usc_enable_loopback(info, 0);
6173
6174         usc_EnableMasterIrqBit(info);
6175
6176         info->params.mode = oldmode;
6177
6178 }       /* end of usc_loopback_frame() */
6179
6180 /* usc_set_sync_mode()  Programs the USC for SDLC communications.
6181  *
6182  * Arguments:           info    pointer to adapter info structure
6183  * Return Value:        None
6184  */
6185 static void usc_set_sync_mode( struct mgsl_struct *info )
6186 {
6187         usc_loopback_frame( info );
6188         usc_set_sdlc_mode( info );
6189
6190         if (info->bus_type == MGSL_BUS_TYPE_ISA) {
6191                 /* Enable INTEN (Port 6, Bit12) */
6192                 /* This connects the IRQ request signal to the ISA bus */
6193                 usc_OutReg(info, PCR, (u16)((usc_InReg(info, PCR) | BIT13) & ~BIT12));
6194         }
6195
6196         usc_enable_aux_clock(info, info->params.clock_speed);
6197
6198         if (info->params.loopback)
6199                 usc_enable_loopback(info,1);
6200
6201 }       /* end of mgsl_set_sync_mode() */
6202
6203 /* usc_set_txidle()     Set the HDLC idle mode for the transmitter.
6204  *
6205  * Arguments:           info    pointer to device instance data
6206  * Return Value:        None
6207  */
6208 static void usc_set_txidle( struct mgsl_struct *info )
6209 {
6210         u16 usc_idle_mode = IDLEMODE_FLAGS;
6211
6212         /* Map API idle mode to USC register bits */
6213
6214         switch( info->idle_mode ){
6215         case HDLC_TXIDLE_FLAGS:                 usc_idle_mode = IDLEMODE_FLAGS; break;
6216         case HDLC_TXIDLE_ALT_ZEROS_ONES:        usc_idle_mode = IDLEMODE_ALT_ONE_ZERO; break;
6217         case HDLC_TXIDLE_ZEROS:                 usc_idle_mode = IDLEMODE_ZERO; break;
6218         case HDLC_TXIDLE_ONES:                  usc_idle_mode = IDLEMODE_ONE; break;
6219         case HDLC_TXIDLE_ALT_MARK_SPACE:        usc_idle_mode = IDLEMODE_ALT_MARK_SPACE; break;
6220         case HDLC_TXIDLE_SPACE:                 usc_idle_mode = IDLEMODE_SPACE; break;
6221         case HDLC_TXIDLE_MARK:                  usc_idle_mode = IDLEMODE_MARK; break;
6222         }
6223
6224         info->usc_idle_mode = usc_idle_mode;
6225         //usc_OutReg(info, TCSR, usc_idle_mode);
6226         info->tcsr_value &= ~IDLEMODE_MASK;     /* clear idle mode bits */
6227         info->tcsr_value += usc_idle_mode;
6228         usc_OutReg(info, TCSR, info->tcsr_value);
6229
6230         /*
6231          * if SyncLink WAN adapter is running in external sync mode, the
6232          * transmitter has been set to Monosync in order to try to mimic
6233          * a true raw outbound bit stream. Monosync still sends an open/close
6234          * sync char at the start/end of a frame. Try to match those sync
6235          * patterns to the idle mode set here
6236          */
6237         if ( info->params.mode == MGSL_MODE_RAW ) {
6238                 unsigned char syncpat = 0;
6239                 switch( info->idle_mode ) {
6240                 case HDLC_TXIDLE_FLAGS:
6241                         syncpat = 0x7e;
6242                         break;
6243                 case HDLC_TXIDLE_ALT_ZEROS_ONES:
6244                         syncpat = 0x55;
6245                         break;
6246                 case HDLC_TXIDLE_ZEROS:
6247                 case HDLC_TXIDLE_SPACE:
6248                         syncpat = 0x00;
6249                         break;
6250                 case HDLC_TXIDLE_ONES:
6251                 case HDLC_TXIDLE_MARK:
6252                         syncpat = 0xff;
6253                         break;
6254                 case HDLC_TXIDLE_ALT_MARK_SPACE:
6255                         syncpat = 0xaa;
6256                         break;
6257                 }
6258
6259                 usc_SetTransmitSyncChars(info,syncpat,syncpat);
6260         }
6261
6262 }       /* end of usc_set_txidle() */
6263
6264 /* usc_get_serial_signals()
6265  *
6266  *      Query the adapter for the state of the V24 status (input) signals.
6267  *
6268  * Arguments:           info    pointer to device instance data
6269  * Return Value:        None
6270  */
6271 static void usc_get_serial_signals( struct mgsl_struct *info )
6272 {
6273         u16 status;
6274
6275         /* clear all serial signals except DTR and RTS */
6276         info->serial_signals &= SerialSignal_DTR + SerialSignal_RTS;
6277
6278         /* Read the Misc Interrupt status Register (MISR) to get */
6279         /* the V24 status signals. */
6280
6281         status = usc_InReg( info, MISR );
6282
6283         /* set serial signal bits to reflect MISR */
6284
6285         if ( status & MISCSTATUS_CTS )
6286                 info->serial_signals |= SerialSignal_CTS;
6287
6288         if ( status & MISCSTATUS_DCD )
6289                 info->serial_signals |= SerialSignal_DCD;
6290
6291         if ( status & MISCSTATUS_RI )
6292                 info->serial_signals |= SerialSignal_RI;
6293
6294         if ( status & MISCSTATUS_DSR )
6295                 info->serial_signals |= SerialSignal_DSR;
6296
6297 }       /* end of usc_get_serial_signals() */
6298
6299 /* usc_set_serial_signals()
6300  *
6301  *      Set the state of DTR and RTS based on contents of
6302  *      serial_signals member of device extension.
6303  *
6304  * Arguments:           info    pointer to device instance data
6305  * Return Value:        None
6306  */
6307 static void usc_set_serial_signals( struct mgsl_struct *info )
6308 {
6309         u16 Control;
6310         unsigned char V24Out = info->serial_signals;
6311
6312         /* get the current value of the Port Control Register (PCR) */
6313
6314         Control = usc_InReg( info, PCR );
6315
6316         if ( V24Out & SerialSignal_RTS )
6317                 Control &= ~(BIT6);
6318         else
6319                 Control |= BIT6;
6320
6321         if ( V24Out & SerialSignal_DTR )
6322                 Control &= ~(BIT4);
6323         else
6324                 Control |= BIT4;
6325
6326         usc_OutReg( info, PCR, Control );
6327
6328 }       /* end of usc_set_serial_signals() */
6329
6330 /* usc_enable_async_clock()
6331  *
6332  *      Enable the async clock at the specified frequency.
6333  *
6334  * Arguments:           info            pointer to device instance data
6335  *                      data_rate       data rate of clock in bps
6336  *                                      0 disables the AUX clock.
6337  * Return Value:        None
6338  */
6339 static void usc_enable_async_clock( struct mgsl_struct *info, u32 data_rate )
6340 {
6341         if ( data_rate )        {
6342                 /*
6343                  * Clock mode Control Register (CMCR)
6344                  *
6345                  * <15..14>     00      counter 1 Disabled
6346                  * <13..12>     00      counter 0 Disabled
6347                  * <11..10>     11      BRG1 Input is TxC Pin
6348                  * <9..8>       11      BRG0 Input is TxC Pin
6349                  * <7..6>       01      DPLL Input is BRG1 Output
6350                  * <5..3>       100     TxCLK comes from BRG0
6351                  * <2..0>       100     RxCLK comes from BRG0
6352                  *
6353                  * 0000 1111 0110 0100 = 0x0f64
6354                  */
6355
6356                 usc_OutReg( info, CMCR, 0x0f64 );
6357
6358
6359                 /*
6360                  * Write 16-bit Time Constant for BRG0
6361                  * Time Constant = (ClkSpeed / data_rate) - 1
6362                  * ClkSpeed = 921600 (ISA), 691200 (PCI)
6363                  */
6364
6365                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6366                         usc_OutReg( info, TC0R, (u16)((691200/data_rate) - 1) );
6367                 else
6368                         usc_OutReg( info, TC0R, (u16)((921600/data_rate) - 1) );
6369
6370
6371                 /*
6372                  * Hardware Configuration Register (HCR)
6373                  * Clear Bit 1, BRG0 mode = Continuous
6374                  * Set Bit 0 to enable BRG0.
6375                  */
6376
6377                 usc_OutReg( info, HCR,
6378                             (u16)((usc_InReg( info, HCR ) & ~BIT1) | BIT0) );
6379
6380
6381                 /* Input/Output Control Reg, <2..0> = 100, Drive RxC pin with BRG0 */
6382
6383                 usc_OutReg( info, IOCR,
6384                             (u16)((usc_InReg(info, IOCR) & 0xfff8) | 0x0004) );
6385         } else {
6386                 /* data rate == 0 so turn off BRG0 */
6387                 usc_OutReg( info, HCR, (u16)(usc_InReg( info, HCR ) & ~BIT0) );
6388         }
6389
6390 }       /* end of usc_enable_async_clock() */
6391
6392 /*
6393  * Buffer Structures:
6394  *
6395  * Normal memory access uses virtual addresses that can make discontiguous
6396  * physical memory pages appear to be contiguous in the virtual address
6397  * space (the processors memory mapping handles the conversions).
6398  *
6399  * DMA transfers require physically contiguous memory. This is because
6400  * the DMA system controller and DMA bus masters deal with memory using
6401  * only physical addresses.
6402  *
6403  * This causes a problem under Windows NT when large DMA buffers are
6404  * needed. Fragmentation of the nonpaged pool prevents allocations of
6405  * physically contiguous buffers larger than the PAGE_SIZE.
6406  *
6407  * However the 16C32 supports Bus Master Scatter/Gather DMA which
6408  * allows DMA transfers to physically discontiguous buffers. Information
6409  * about each data transfer buffer is contained in a memory structure
6410  * called a 'buffer entry'. A list of buffer entries is maintained
6411  * to track and control the use of the data transfer buffers.
6412  *
6413  * To support this strategy we will allocate sufficient PAGE_SIZE
6414  * contiguous memory buffers to allow for the total required buffer
6415  * space.
6416  *
6417  * The 16C32 accesses the list of buffer entries using Bus Master
6418  * DMA. Control information is read from the buffer entries by the
6419  * 16C32 to control data transfers. status information is written to
6420  * the buffer entries by the 16C32 to indicate the status of completed
6421  * transfers.
6422  *
6423  * The CPU writes control information to the buffer entries to control
6424  * the 16C32 and reads status information from the buffer entries to
6425  * determine information about received and transmitted frames.
6426  *
6427  * Because the CPU and 16C32 (adapter) both need simultaneous access
6428  * to the buffer entries, the buffer entry memory is allocated with
6429  * HalAllocateCommonBuffer(). This restricts the size of the buffer
6430  * entry list to PAGE_SIZE.
6431  *
6432  * The actual data buffers on the other hand will only be accessed
6433  * by the CPU or the adapter but not by both simultaneously. This allows
6434  * Scatter/Gather packet based DMA procedures for using physically
6435  * discontiguous pages.
6436  */
6437
6438 /*
6439  * mgsl_reset_tx_dma_buffers()
6440  *
6441  *      Set the count for all transmit buffers to 0 to indicate the
6442  *      buffer is available for use and set the current buffer to the
6443  *      first buffer. This effectively makes all buffers free and
6444  *      discards any data in buffers.
6445  *
6446  * Arguments:           info    pointer to device instance data
6447  * Return Value:        None
6448  */
6449 static void mgsl_reset_tx_dma_buffers( struct mgsl_struct *info )
6450 {
6451         unsigned int i;
6452
6453         for ( i = 0; i < info->tx_buffer_count; i++ ) {
6454                 *((unsigned long *)&(info->tx_buffer_list[i].count)) = 0;
6455         }
6456
6457         info->current_tx_buffer = 0;
6458         info->start_tx_dma_buffer = 0;
6459         info->tx_dma_buffers_used = 0;
6460
6461         info->get_tx_holding_index = 0;
6462         info->put_tx_holding_index = 0;
6463         info->tx_holding_count = 0;
6464
6465 }       /* end of mgsl_reset_tx_dma_buffers() */
6466
6467 /*
6468  * num_free_tx_dma_buffers()
6469  *
6470  *      returns the number of free tx dma buffers available
6471  *
6472  * Arguments:           info    pointer to device instance data
6473  * Return Value:        number of free tx dma buffers
6474  */
6475 static int num_free_tx_dma_buffers(struct mgsl_struct *info)
6476 {
6477         return info->tx_buffer_count - info->tx_dma_buffers_used;
6478 }
6479
6480 /*
6481  * mgsl_reset_rx_dma_buffers()
6482  *
6483  *      Set the count for all receive buffers to DMABUFFERSIZE
6484  *      and set the current buffer to the first buffer. This effectively
6485  *      makes all buffers free and discards any data in buffers.
6486  *
6487  * Arguments:           info    pointer to device instance data
6488  * Return Value:        None
6489  */
6490 static void mgsl_reset_rx_dma_buffers( struct mgsl_struct *info )
6491 {
6492         unsigned int i;
6493
6494         for ( i = 0; i < info->rx_buffer_count; i++ ) {
6495                 *((unsigned long *)&(info->rx_buffer_list[i].count)) = DMABUFFERSIZE;
6496 //              info->rx_buffer_list[i].count = DMABUFFERSIZE;
6497 //              info->rx_buffer_list[i].status = 0;
6498         }
6499
6500         info->current_rx_buffer = 0;
6501
6502 }       /* end of mgsl_reset_rx_dma_buffers() */
6503
6504 /*
6505  * mgsl_free_rx_frame_buffers()
6506  *
6507  *      Free the receive buffers used by a received SDLC
6508  *      frame such that the buffers can be reused.
6509  *
6510  * Arguments:
6511  *
6512  *      info                    pointer to device instance data
6513  *      StartIndex              index of 1st receive buffer of frame
6514  *      EndIndex                index of last receive buffer of frame
6515  *
6516  * Return Value:        None
6517  */
6518 static void mgsl_free_rx_frame_buffers( struct mgsl_struct *info, unsigned int StartIndex, unsigned int EndIndex )
6519 {
6520         bool Done = false;
6521         DMABUFFERENTRY *pBufEntry;
6522         unsigned int Index;
6523
6524         /* Starting with 1st buffer entry of the frame clear the status */
6525         /* field and set the count field to DMA Buffer Size. */
6526
6527         Index = StartIndex;
6528
6529         while( !Done ) {
6530                 pBufEntry = &(info->rx_buffer_list[Index]);
6531
6532                 if ( Index == EndIndex ) {
6533                         /* This is the last buffer of the frame! */
6534                         Done = true;
6535                 }
6536
6537                 /* reset current buffer for reuse */
6538 //              pBufEntry->status = 0;
6539 //              pBufEntry->count = DMABUFFERSIZE;
6540                 *((unsigned long *)&(pBufEntry->count)) = DMABUFFERSIZE;
6541
6542                 /* advance to next buffer entry in linked list */
6543                 Index++;
6544                 if ( Index == info->rx_buffer_count )
6545                         Index = 0;
6546         }
6547
6548         /* set current buffer to next buffer after last buffer of frame */
6549         info->current_rx_buffer = Index;
6550
6551 }       /* end of free_rx_frame_buffers() */
6552
6553 /* mgsl_get_rx_frame()
6554  *
6555  *      This function attempts to return a received SDLC frame from the
6556  *      receive DMA buffers. Only frames received without errors are returned.
6557  *
6558  * Arguments:           info    pointer to device extension
6559  * Return Value:        true if frame returned, otherwise false
6560  */
6561 static bool mgsl_get_rx_frame(struct mgsl_struct *info)
6562 {
6563         unsigned int StartIndex, EndIndex;      /* index of 1st and last buffers of Rx frame */
6564         unsigned short status;
6565         DMABUFFERENTRY *pBufEntry;
6566         unsigned int framesize = 0;
6567         bool ReturnCode = false;
6568         unsigned long flags;
6569         struct tty_struct *tty = info->port.tty;
6570         bool return_frame = false;
6571
6572         /*
6573          * current_rx_buffer points to the 1st buffer of the next available
6574          * receive frame. To find the last buffer of the frame look for
6575          * a non-zero status field in the buffer entries. (The status
6576          * field is set by the 16C32 after completing a receive frame.
6577          */
6578
6579         StartIndex = EndIndex = info->current_rx_buffer;
6580
6581         while( !info->rx_buffer_list[EndIndex].status ) {
6582                 /*
6583                  * If the count field of the buffer entry is non-zero then
6584                  * this buffer has not been used. (The 16C32 clears the count
6585                  * field when it starts using the buffer.) If an unused buffer
6586                  * is encountered then there are no frames available.
6587                  */
6588
6589                 if ( info->rx_buffer_list[EndIndex].count )
6590                         goto Cleanup;
6591
6592                 /* advance to next buffer entry in linked list */
6593                 EndIndex++;
6594                 if ( EndIndex == info->rx_buffer_count )
6595                         EndIndex = 0;
6596
6597                 /* if entire list searched then no frame available */
6598                 if ( EndIndex == StartIndex ) {
6599                         /* If this occurs then something bad happened,
6600                          * all buffers have been 'used' but none mark
6601                          * the end of a frame. Reset buffers and receiver.
6602                          */
6603
6604                         if ( info->rx_enabled ){
6605                                 spin_lock_irqsave(&info->irq_spinlock,flags);
6606                                 usc_start_receiver(info);
6607                                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
6608                         }
6609                         goto Cleanup;
6610                 }
6611         }
6612
6613
6614         /* check status of receive frame */
6615
6616         status = info->rx_buffer_list[EndIndex].status;
6617
6618         if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6619                         RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6620                 if ( status & RXSTATUS_SHORT_FRAME )
6621                         info->icount.rxshort++;
6622                 else if ( status & RXSTATUS_ABORT )
6623                         info->icount.rxabort++;
6624                 else if ( status & RXSTATUS_OVERRUN )
6625                         info->icount.rxover++;
6626                 else {
6627                         info->icount.rxcrc++;
6628                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX )
6629                                 return_frame = true;
6630                 }
6631                 framesize = 0;
6632 #if SYNCLINK_GENERIC_HDLC
6633                 {
6634                         struct net_device_stats *stats = hdlc_stats(info->netdev);
6635                         stats->rx_errors++;
6636                         stats->rx_frame_errors++;
6637                 }
6638 #endif
6639         } else
6640                 return_frame = true;
6641
6642         if ( return_frame ) {
6643                 /* receive frame has no errors, get frame size.
6644                  * The frame size is the starting value of the RCC (which was
6645                  * set to 0xffff) minus the ending value of the RCC (decremented
6646                  * once for each receive character) minus 2 for the 16-bit CRC.
6647                  */
6648
6649                 framesize = RCLRVALUE - info->rx_buffer_list[EndIndex].rcc;
6650
6651                 /* adjust frame size for CRC if any */
6652                 if ( info->params.crc_type == HDLC_CRC_16_CCITT )
6653                         framesize -= 2;
6654                 else if ( info->params.crc_type == HDLC_CRC_32_CCITT )
6655                         framesize -= 4;
6656         }
6657
6658         if ( debug_level >= DEBUG_LEVEL_BH )
6659                 printk("%s(%d):mgsl_get_rx_frame(%s) status=%04X size=%d\n",
6660                         __FILE__,__LINE__,info->device_name,status,framesize);
6661
6662         if ( debug_level >= DEBUG_LEVEL_DATA )
6663                 mgsl_trace_block(info,info->rx_buffer_list[StartIndex].virt_addr,
6664                         min_t(int, framesize, DMABUFFERSIZE),0);
6665
6666         if (framesize) {
6667                 if ( ( (info->params.crc_type & HDLC_CRC_RETURN_EX) &&
6668                                 ((framesize+1) > info->max_frame_size) ) ||
6669                         (framesize > info->max_frame_size) )
6670                         info->icount.rxlong++;
6671                 else {
6672                         /* copy dma buffer(s) to contiguous intermediate buffer */
6673                         int copy_count = framesize;
6674                         int index = StartIndex;
6675                         unsigned char *ptmp = info->intermediate_rxbuffer;
6676
6677                         if ( !(status & RXSTATUS_CRC_ERROR))
6678                         info->icount.rxok++;
6679
6680                         while(copy_count) {
6681                                 int partial_count;
6682                                 if ( copy_count > DMABUFFERSIZE )
6683                                         partial_count = DMABUFFERSIZE;
6684                                 else
6685                                         partial_count = copy_count;
6686
6687                                 pBufEntry = &(info->rx_buffer_list[index]);
6688                                 memcpy( ptmp, pBufEntry->virt_addr, partial_count );
6689                                 ptmp += partial_count;
6690                                 copy_count -= partial_count;
6691
6692                                 if ( ++index == info->rx_buffer_count )
6693                                         index = 0;
6694                         }
6695
6696                         if ( info->params.crc_type & HDLC_CRC_RETURN_EX ) {
6697                                 ++framesize;
6698                                 *ptmp = (status & RXSTATUS_CRC_ERROR ?
6699                                                 RX_CRC_ERROR :
6700                                                 RX_OK);
6701
6702                                 if ( debug_level >= DEBUG_LEVEL_DATA )
6703                                         printk("%s(%d):mgsl_get_rx_frame(%s) rx frame status=%d\n",
6704                                                 __FILE__,__LINE__,info->device_name,
6705                                                 *ptmp);
6706                         }
6707
6708 #if SYNCLINK_GENERIC_HDLC
6709                         if (info->netcount)
6710                                 hdlcdev_rx(info,info->intermediate_rxbuffer,framesize);
6711                         else
6712 #endif
6713                                 ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6714                 }
6715         }
6716         /* Free the buffers used by this frame. */
6717         mgsl_free_rx_frame_buffers( info, StartIndex, EndIndex );
6718
6719         ReturnCode = true;
6720
6721 Cleanup:
6722
6723         if ( info->rx_enabled && info->rx_overflow ) {
6724                 /* The receiver needs to restarted because of
6725                  * a receive overflow (buffer or FIFO). If the
6726                  * receive buffers are now empty, then restart receiver.
6727                  */
6728
6729                 if ( !info->rx_buffer_list[EndIndex].status &&
6730                         info->rx_buffer_list[EndIndex].count ) {
6731                         spin_lock_irqsave(&info->irq_spinlock,flags);
6732                         usc_start_receiver(info);
6733                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6734                 }
6735         }
6736
6737         return ReturnCode;
6738
6739 }       /* end of mgsl_get_rx_frame() */
6740
6741 /* mgsl_get_raw_rx_frame()
6742  *
6743  *      This function attempts to return a received frame from the
6744  *      receive DMA buffers when running in external loop mode. In this mode,
6745  *      we will return at most one DMABUFFERSIZE frame to the application.
6746  *      The USC receiver is triggering off of DCD going active to start a new
6747  *      frame, and DCD going inactive to terminate the frame (similar to
6748  *      processing a closing flag character).
6749  *
6750  *      In this routine, we will return DMABUFFERSIZE "chunks" at a time.
6751  *      If DCD goes inactive, the last Rx DMA Buffer will have a non-zero
6752  *      status field and the RCC field will indicate the length of the
6753  *      entire received frame. We take this RCC field and get the modulus
6754  *      of RCC and DMABUFFERSIZE to determine if number of bytes in the
6755  *      last Rx DMA buffer and return that last portion of the frame.
6756  *
6757  * Arguments:           info    pointer to device extension
6758  * Return Value:        true if frame returned, otherwise false
6759  */
6760 static bool mgsl_get_raw_rx_frame(struct mgsl_struct *info)
6761 {
6762         unsigned int CurrentIndex, NextIndex;
6763         unsigned short status;
6764         DMABUFFERENTRY *pBufEntry;
6765         unsigned int framesize = 0;
6766         bool ReturnCode = false;
6767         unsigned long flags;
6768         struct tty_struct *tty = info->port.tty;
6769
6770         /*
6771          * current_rx_buffer points to the 1st buffer of the next available
6772          * receive frame. The status field is set by the 16C32 after
6773          * completing a receive frame. If the status field of this buffer
6774          * is zero, either the USC is still filling this buffer or this
6775          * is one of a series of buffers making up a received frame.
6776          *
6777          * If the count field of this buffer is zero, the USC is either
6778          * using this buffer or has used this buffer. Look at the count
6779          * field of the next buffer. If that next buffer's count is
6780          * non-zero, the USC is still actively using the current buffer.
6781          * Otherwise, if the next buffer's count field is zero, the
6782          * current buffer is complete and the USC is using the next
6783          * buffer.
6784          */
6785         CurrentIndex = NextIndex = info->current_rx_buffer;
6786         ++NextIndex;
6787         if ( NextIndex == info->rx_buffer_count )
6788                 NextIndex = 0;
6789
6790         if ( info->rx_buffer_list[CurrentIndex].status != 0 ||
6791                 (info->rx_buffer_list[CurrentIndex].count == 0 &&
6792                         info->rx_buffer_list[NextIndex].count == 0)) {
6793                 /*
6794                  * Either the status field of this dma buffer is non-zero
6795                  * (indicating the last buffer of a receive frame) or the next
6796                  * buffer is marked as in use -- implying this buffer is complete
6797                  * and an intermediate buffer for this received frame.
6798                  */
6799
6800                 status = info->rx_buffer_list[CurrentIndex].status;
6801
6802                 if ( status & (RXSTATUS_SHORT_FRAME + RXSTATUS_OVERRUN +
6803                                 RXSTATUS_CRC_ERROR + RXSTATUS_ABORT) ) {
6804                         if ( status & RXSTATUS_SHORT_FRAME )
6805                                 info->icount.rxshort++;
6806                         else if ( status & RXSTATUS_ABORT )
6807                                 info->icount.rxabort++;
6808                         else if ( status & RXSTATUS_OVERRUN )
6809                                 info->icount.rxover++;
6810                         else
6811                                 info->icount.rxcrc++;
6812                         framesize = 0;
6813                 } else {
6814                         /*
6815                          * A receive frame is available, get frame size and status.
6816                          *
6817                          * The frame size is the starting value of the RCC (which was
6818                          * set to 0xffff) minus the ending value of the RCC (decremented
6819                          * once for each receive character) minus 2 or 4 for the 16-bit
6820                          * or 32-bit CRC.
6821                          *
6822                          * If the status field is zero, this is an intermediate buffer.
6823                          * It's size is 4K.
6824                          *
6825                          * If the DMA Buffer Entry's Status field is non-zero, the
6826                          * receive operation completed normally (ie: DCD dropped). The
6827                          * RCC field is valid and holds the received frame size.
6828                          * It is possible that the RCC field will be zero on a DMA buffer
6829                          * entry with a non-zero status. This can occur if the total
6830                          * frame size (number of bytes between the time DCD goes active
6831                          * to the time DCD goes inactive) exceeds 65535 bytes. In this
6832                          * case the 16C32 has underrun on the RCC count and appears to
6833                          * stop updating this counter to let us know the actual received
6834                          * frame size. If this happens (non-zero status and zero RCC),
6835                          * simply return the entire RxDMA Buffer
6836                          */
6837                         if ( status ) {
6838                                 /*
6839                                  * In the event that the final RxDMA Buffer is
6840                                  * terminated with a non-zero status and the RCC
6841                                  * field is zero, we interpret this as the RCC
6842                                  * having underflowed (received frame > 65535 bytes).
6843                                  *
6844                                  * Signal the event to the user by passing back
6845                                  * a status of RxStatus_CrcError returning the full
6846                                  * buffer and let the app figure out what data is
6847                                  * actually valid
6848                                  */
6849                                 if ( info->rx_buffer_list[CurrentIndex].rcc )
6850                                         framesize = RCLRVALUE - info->rx_buffer_list[CurrentIndex].rcc;
6851                                 else
6852                                         framesize = DMABUFFERSIZE;
6853                         }
6854                         else
6855                                 framesize = DMABUFFERSIZE;
6856                 }
6857
6858                 if ( framesize > DMABUFFERSIZE ) {
6859                         /*
6860                          * if running in raw sync mode, ISR handler for
6861                          * End Of Buffer events terminates all buffers at 4K.
6862                          * If this frame size is said to be >4K, get the
6863                          * actual number of bytes of the frame in this buffer.
6864                          */
6865                         framesize = framesize % DMABUFFERSIZE;
6866                 }
6867
6868
6869                 if ( debug_level >= DEBUG_LEVEL_BH )
6870                         printk("%s(%d):mgsl_get_raw_rx_frame(%s) status=%04X size=%d\n",
6871                                 __FILE__,__LINE__,info->device_name,status,framesize);
6872
6873                 if ( debug_level >= DEBUG_LEVEL_DATA )
6874                         mgsl_trace_block(info,info->rx_buffer_list[CurrentIndex].virt_addr,
6875                                 min_t(int, framesize, DMABUFFERSIZE),0);
6876
6877                 if (framesize) {
6878                         /* copy dma buffer(s) to contiguous intermediate buffer */
6879                         /* NOTE: we never copy more than DMABUFFERSIZE bytes    */
6880
6881                         pBufEntry = &(info->rx_buffer_list[CurrentIndex]);
6882                         memcpy( info->intermediate_rxbuffer, pBufEntry->virt_addr, framesize);
6883                         info->icount.rxok++;
6884
6885                         ldisc_receive_buf(tty, info->intermediate_rxbuffer, info->flag_buf, framesize);
6886                 }
6887
6888                 /* Free the buffers used by this frame. */
6889                 mgsl_free_rx_frame_buffers( info, CurrentIndex, CurrentIndex );
6890
6891                 ReturnCode = true;
6892         }
6893
6894
6895         if ( info->rx_enabled && info->rx_overflow ) {
6896                 /* The receiver needs to restarted because of
6897                  * a receive overflow (buffer or FIFO). If the
6898                  * receive buffers are now empty, then restart receiver.
6899                  */
6900
6901                 if ( !info->rx_buffer_list[CurrentIndex].status &&
6902                         info->rx_buffer_list[CurrentIndex].count ) {
6903                         spin_lock_irqsave(&info->irq_spinlock,flags);
6904                         usc_start_receiver(info);
6905                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
6906                 }
6907         }
6908
6909         return ReturnCode;
6910
6911 }       /* end of mgsl_get_raw_rx_frame() */
6912
6913 /* mgsl_load_tx_dma_buffer()
6914  *
6915  *      Load the transmit DMA buffer with the specified data.
6916  *
6917  * Arguments:
6918  *
6919  *      info            pointer to device extension
6920  *      Buffer          pointer to buffer containing frame to load
6921  *      BufferSize      size in bytes of frame in Buffer
6922  *
6923  * Return Value:        None
6924  */
6925 static void mgsl_load_tx_dma_buffer(struct mgsl_struct *info,
6926                 const char *Buffer, unsigned int BufferSize)
6927 {
6928         unsigned short Copycount;
6929         unsigned int i = 0;
6930         DMABUFFERENTRY *pBufEntry;
6931
6932         if ( debug_level >= DEBUG_LEVEL_DATA )
6933                 mgsl_trace_block(info,Buffer, min_t(int, BufferSize, DMABUFFERSIZE), 1);
6934
6935         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
6936                 /* set CMR:13 to start transmit when
6937                  * next GoAhead (abort) is received
6938                  */
6939                 info->cmr_value |= BIT13;
6940         }
6941
6942         /* begin loading the frame in the next available tx dma
6943          * buffer, remember it's starting location for setting
6944          * up tx dma operation
6945          */
6946         i = info->current_tx_buffer;
6947         info->start_tx_dma_buffer = i;
6948
6949         /* Setup the status and RCC (Frame Size) fields of the 1st */
6950         /* buffer entry in the transmit DMA buffer list. */
6951
6952         info->tx_buffer_list[i].status = info->cmr_value & 0xf000;
6953         info->tx_buffer_list[i].rcc    = BufferSize;
6954         info->tx_buffer_list[i].count  = BufferSize;
6955
6956         /* Copy frame data from 1st source buffer to the DMA buffers. */
6957         /* The frame data may span multiple DMA buffers. */
6958
6959         while( BufferSize ){
6960                 /* Get a pointer to next DMA buffer entry. */
6961                 pBufEntry = &info->tx_buffer_list[i++];
6962
6963                 if ( i == info->tx_buffer_count )
6964                         i=0;
6965
6966                 /* Calculate the number of bytes that can be copied from */
6967                 /* the source buffer to this DMA buffer. */
6968                 if ( BufferSize > DMABUFFERSIZE )
6969                         Copycount = DMABUFFERSIZE;
6970                 else
6971                         Copycount = BufferSize;
6972
6973                 /* Actually copy data from source buffer to DMA buffer. */
6974                 /* Also set the data count for this individual DMA buffer. */
6975                 if ( info->bus_type == MGSL_BUS_TYPE_PCI )
6976                         mgsl_load_pci_memory(pBufEntry->virt_addr, Buffer,Copycount);
6977                 else
6978                         memcpy(pBufEntry->virt_addr, Buffer, Copycount);
6979
6980                 pBufEntry->count = Copycount;
6981
6982                 /* Advance source pointer and reduce remaining data count. */
6983                 Buffer += Copycount;
6984                 BufferSize -= Copycount;
6985
6986                 ++info->tx_dma_buffers_used;
6987         }
6988
6989         /* remember next available tx dma buffer */
6990         info->current_tx_buffer = i;
6991
6992 }       /* end of mgsl_load_tx_dma_buffer() */
6993
6994 /*
6995  * mgsl_register_test()
6996  *
6997  *      Performs a register test of the 16C32.
6998  *
6999  * Arguments:           info    pointer to device instance data
7000  * Return Value:                true if test passed, otherwise false
7001  */
7002 static bool mgsl_register_test( struct mgsl_struct *info )
7003 {
7004         static unsigned short BitPatterns[] =
7005                 { 0x0000, 0xffff, 0xaaaa, 0x5555, 0x1234, 0x6969, 0x9696, 0x0f0f };
7006         static unsigned int Patterncount = ARRAY_SIZE(BitPatterns);
7007         unsigned int i;
7008         bool rc = true;
7009         unsigned long flags;
7010
7011         spin_lock_irqsave(&info->irq_spinlock,flags);
7012         usc_reset(info);
7013
7014         /* Verify the reset state of some registers. */
7015
7016         if ( (usc_InReg( info, SICR ) != 0) ||
7017                   (usc_InReg( info, IVR  ) != 0) ||
7018                   (usc_InDmaReg( info, DIVR ) != 0) ){
7019                 rc = false;
7020         }
7021
7022         if ( rc ){
7023                 /* Write bit patterns to various registers but do it out of */
7024                 /* sync, then read back and verify values. */
7025
7026                 for ( i = 0 ; i < Patterncount ; i++ ) {
7027                         usc_OutReg( info, TC0R, BitPatterns[i] );
7028                         usc_OutReg( info, TC1R, BitPatterns[(i+1)%Patterncount] );
7029                         usc_OutReg( info, TCLR, BitPatterns[(i+2)%Patterncount] );
7030                         usc_OutReg( info, RCLR, BitPatterns[(i+3)%Patterncount] );
7031                         usc_OutReg( info, RSR,  BitPatterns[(i+4)%Patterncount] );
7032                         usc_OutDmaReg( info, TBCR, BitPatterns[(i+5)%Patterncount] );
7033
7034                         if ( (usc_InReg( info, TC0R ) != BitPatterns[i]) ||
7035                                   (usc_InReg( info, TC1R ) != BitPatterns[(i+1)%Patterncount]) ||
7036                                   (usc_InReg( info, TCLR ) != BitPatterns[(i+2)%Patterncount]) ||
7037                                   (usc_InReg( info, RCLR ) != BitPatterns[(i+3)%Patterncount]) ||
7038                                   (usc_InReg( info, RSR )  != BitPatterns[(i+4)%Patterncount]) ||
7039                                   (usc_InDmaReg( info, TBCR ) != BitPatterns[(i+5)%Patterncount]) ){
7040                                 rc = false;
7041                                 break;
7042                         }
7043                 }
7044         }
7045
7046         usc_reset(info);
7047         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7048
7049         return rc;
7050
7051 }       /* end of mgsl_register_test() */
7052
7053 /* mgsl_irq_test()      Perform interrupt test of the 16C32.
7054  *
7055  * Arguments:           info    pointer to device instance data
7056  * Return Value:        true if test passed, otherwise false
7057  */
7058 static bool mgsl_irq_test( struct mgsl_struct *info )
7059 {
7060         unsigned long EndTime;
7061         unsigned long flags;
7062
7063         spin_lock_irqsave(&info->irq_spinlock,flags);
7064         usc_reset(info);
7065
7066         /*
7067          * Setup 16C32 to interrupt on TxC pin (14MHz clock) transition.
7068          * The ISR sets irq_occurred to true.
7069          */
7070
7071         info->irq_occurred = false;
7072
7073         /* Enable INTEN gate for ISA adapter (Port 6, Bit12) */
7074         /* Enable INTEN (Port 6, Bit12) */
7075         /* This connects the IRQ request signal to the ISA bus */
7076         /* on the ISA adapter. This has no effect for the PCI adapter */
7077         usc_OutReg( info, PCR, (unsigned short)((usc_InReg(info, PCR) | BIT13) & ~BIT12) );
7078
7079         usc_EnableMasterIrqBit(info);
7080         usc_EnableInterrupts(info, IO_PIN);
7081         usc_ClearIrqPendingBits(info, IO_PIN);
7082
7083         usc_UnlatchIostatusBits(info, MISCSTATUS_TXC_LATCHED);
7084         usc_EnableStatusIrqs(info, SICR_TXC_ACTIVE + SICR_TXC_INACTIVE);
7085
7086         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7087
7088         EndTime=100;
7089         while( EndTime-- && !info->irq_occurred ) {
7090                 msleep_interruptible(10);
7091         }
7092
7093         spin_lock_irqsave(&info->irq_spinlock,flags);
7094         usc_reset(info);
7095         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7096
7097         return info->irq_occurred;
7098
7099 }       /* end of mgsl_irq_test() */
7100
7101 /* mgsl_dma_test()
7102  *
7103  *      Perform a DMA test of the 16C32. A small frame is
7104  *      transmitted via DMA from a transmit buffer to a receive buffer
7105  *      using single buffer DMA mode.
7106  *
7107  * Arguments:           info    pointer to device instance data
7108  * Return Value:        true if test passed, otherwise false
7109  */
7110 static bool mgsl_dma_test( struct mgsl_struct *info )
7111 {
7112         unsigned short FifoLevel;
7113         unsigned long phys_addr;
7114         unsigned int FrameSize;
7115         unsigned int i;
7116         char *TmpPtr;
7117         bool rc = true;
7118         unsigned short status=0;
7119         unsigned long EndTime;
7120         unsigned long flags;
7121         MGSL_PARAMS tmp_params;
7122
7123         /* save current port options */
7124         memcpy(&tmp_params,&info->params,sizeof(MGSL_PARAMS));
7125         /* load default port options */
7126         memcpy(&info->params,&default_params,sizeof(MGSL_PARAMS));
7127
7128 #define TESTFRAMESIZE 40
7129
7130         spin_lock_irqsave(&info->irq_spinlock,flags);
7131
7132         /* setup 16C32 for SDLC DMA transfer mode */
7133
7134         usc_reset(info);
7135         usc_set_sdlc_mode(info);
7136         usc_enable_loopback(info,1);
7137
7138         /* Reprogram the RDMR so that the 16C32 does NOT clear the count
7139          * field of the buffer entry after fetching buffer address. This
7140          * way we can detect a DMA failure for a DMA read (which should be
7141          * non-destructive to system memory) before we try and write to
7142          * memory (where a failure could corrupt system memory).
7143          */
7144
7145         /* Receive DMA mode Register (RDMR)
7146          *
7147          * <15..14>     11      DMA mode = Linked List Buffer mode
7148          * <13>         1       RSBinA/L = store Rx status Block in List entry
7149          * <12>         0       1 = Clear count of List Entry after fetching
7150          * <11..10>     00      Address mode = Increment
7151          * <9>          1       Terminate Buffer on RxBound
7152          * <8>          0       Bus Width = 16bits
7153          * <7..0>               ?       status Bits (write as 0s)
7154          *
7155          * 1110 0010 0000 0000 = 0xe200
7156          */
7157
7158         usc_OutDmaReg( info, RDMR, 0xe200 );
7159
7160         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7161
7162
7163         /* SETUP TRANSMIT AND RECEIVE DMA BUFFERS */
7164
7165         FrameSize = TESTFRAMESIZE;
7166
7167         /* setup 1st transmit buffer entry: */
7168         /* with frame size and transmit control word */
7169
7170         info->tx_buffer_list[0].count  = FrameSize;
7171         info->tx_buffer_list[0].rcc    = FrameSize;
7172         info->tx_buffer_list[0].status = 0x4000;
7173
7174         /* build a transmit frame in 1st transmit DMA buffer */
7175
7176         TmpPtr = info->tx_buffer_list[0].virt_addr;
7177         for (i = 0; i < FrameSize; i++ )
7178                 *TmpPtr++ = i;
7179
7180         /* setup 1st receive buffer entry: */
7181         /* clear status, set max receive buffer size */
7182
7183         info->rx_buffer_list[0].status = 0;
7184         info->rx_buffer_list[0].count = FrameSize + 4;
7185
7186         /* zero out the 1st receive buffer */
7187
7188         memset( info->rx_buffer_list[0].virt_addr, 0, FrameSize + 4 );
7189
7190         /* Set count field of next buffer entries to prevent */
7191         /* 16C32 from using buffers after the 1st one. */
7192
7193         info->tx_buffer_list[1].count = 0;
7194         info->rx_buffer_list[1].count = 0;
7195
7196
7197         /***************************/
7198         /* Program 16C32 receiver. */
7199         /***************************/
7200
7201         spin_lock_irqsave(&info->irq_spinlock,flags);
7202
7203         /* setup DMA transfers */
7204         usc_RTCmd( info, RTCmd_PurgeRxFifo );
7205
7206         /* program 16C32 receiver with physical address of 1st DMA buffer entry */
7207         phys_addr = info->rx_buffer_list[0].phys_entry;
7208         usc_OutDmaReg( info, NRARL, (unsigned short)phys_addr );
7209         usc_OutDmaReg( info, NRARU, (unsigned short)(phys_addr >> 16) );
7210
7211         /* Clear the Rx DMA status bits (read RDMR) and start channel */
7212         usc_InDmaReg( info, RDMR );
7213         usc_DmaCmd( info, DmaCmd_InitRxChannel );
7214
7215         /* Enable Receiver (RMR <1..0> = 10) */
7216         usc_OutReg( info, RMR, (unsigned short)((usc_InReg(info, RMR) & 0xfffc) | 0x0002) );
7217
7218         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7219
7220
7221         /*************************************************************/
7222         /* WAIT FOR RECEIVER TO DMA ALL PARAMETERS FROM BUFFER ENTRY */
7223         /*************************************************************/
7224
7225         /* Wait 100ms for interrupt. */
7226         EndTime = jiffies + msecs_to_jiffies(100);
7227
7228         for(;;) {
7229                 if (time_after(jiffies, EndTime)) {
7230                         rc = false;
7231                         break;
7232                 }
7233
7234                 spin_lock_irqsave(&info->irq_spinlock,flags);
7235                 status = usc_InDmaReg( info, RDMR );
7236                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7237
7238                 if ( !(status & BIT4) && (status & BIT5) ) {
7239                         /* INITG (BIT 4) is inactive (no entry read in progress) AND */
7240                         /* BUSY  (BIT 5) is active (channel still active). */
7241                         /* This means the buffer entry read has completed. */
7242                         break;
7243                 }
7244         }
7245
7246
7247         /******************************/
7248         /* Program 16C32 transmitter. */
7249         /******************************/
7250
7251         spin_lock_irqsave(&info->irq_spinlock,flags);
7252
7253         /* Program the Transmit Character Length Register (TCLR) */
7254         /* and clear FIFO (TCC is loaded with TCLR on FIFO clear) */
7255
7256         usc_OutReg( info, TCLR, (unsigned short)info->tx_buffer_list[0].count );
7257         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7258
7259         /* Program the address of the 1st DMA Buffer Entry in linked list */
7260
7261         phys_addr = info->tx_buffer_list[0].phys_entry;
7262         usc_OutDmaReg( info, NTARL, (unsigned short)phys_addr );
7263         usc_OutDmaReg( info, NTARU, (unsigned short)(phys_addr >> 16) );
7264
7265         /* unlatch Tx status bits, and start transmit channel. */
7266
7267         usc_OutReg( info, TCSR, (unsigned short)(( usc_InReg(info, TCSR) & 0x0f00) | 0xfa) );
7268         usc_DmaCmd( info, DmaCmd_InitTxChannel );
7269
7270         /* wait for DMA controller to fill transmit FIFO */
7271
7272         usc_TCmd( info, TCmd_SelectTicrTxFifostatus );
7273
7274         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7275
7276
7277         /**********************************/
7278         /* WAIT FOR TRANSMIT FIFO TO FILL */
7279         /**********************************/
7280
7281         /* Wait 100ms */
7282         EndTime = jiffies + msecs_to_jiffies(100);
7283
7284         for(;;) {
7285                 if (time_after(jiffies, EndTime)) {
7286                         rc = false;
7287                         break;
7288                 }
7289
7290                 spin_lock_irqsave(&info->irq_spinlock,flags);
7291                 FifoLevel = usc_InReg(info, TICR) >> 8;
7292                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7293
7294                 if ( FifoLevel < 16 )
7295                         break;
7296                 else
7297                         if ( FrameSize < 32 ) {
7298                                 /* This frame is smaller than the entire transmit FIFO */
7299                                 /* so wait for the entire frame to be loaded. */
7300                                 if ( FifoLevel <= (32 - FrameSize) )
7301                                         break;
7302                         }
7303         }
7304
7305
7306         if ( rc )
7307         {
7308                 /* Enable 16C32 transmitter. */
7309
7310                 spin_lock_irqsave(&info->irq_spinlock,flags);
7311
7312                 /* Transmit mode Register (TMR), <1..0> = 10, Enable Transmitter */
7313                 usc_TCmd( info, TCmd_SendFrame );
7314                 usc_OutReg( info, TMR, (unsigned short)((usc_InReg(info, TMR) & 0xfffc) | 0x0002) );
7315
7316                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7317
7318
7319                 /******************************/
7320                 /* WAIT FOR TRANSMIT COMPLETE */
7321                 /******************************/
7322
7323                 /* Wait 100ms */
7324                 EndTime = jiffies + msecs_to_jiffies(100);
7325
7326                 /* While timer not expired wait for transmit complete */
7327
7328                 spin_lock_irqsave(&info->irq_spinlock,flags);
7329                 status = usc_InReg( info, TCSR );
7330                 spin_unlock_irqrestore(&info->irq_spinlock,flags);
7331
7332                 while ( !(status & (BIT6+BIT5+BIT4+BIT2+BIT1)) ) {
7333                         if (time_after(jiffies, EndTime)) {
7334                                 rc = false;
7335                                 break;
7336                         }
7337
7338                         spin_lock_irqsave(&info->irq_spinlock,flags);
7339                         status = usc_InReg( info, TCSR );
7340                         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7341                 }
7342         }
7343
7344
7345         if ( rc ){
7346                 /* CHECK FOR TRANSMIT ERRORS */
7347                 if ( status & (BIT5 + BIT1) )
7348                         rc = false;
7349         }
7350
7351         if ( rc ) {
7352                 /* WAIT FOR RECEIVE COMPLETE */
7353
7354                 /* Wait 100ms */
7355                 EndTime = jiffies + msecs_to_jiffies(100);
7356
7357                 /* Wait for 16C32 to write receive status to buffer entry. */
7358                 status=info->rx_buffer_list[0].status;
7359                 while ( status == 0 ) {
7360                         if (time_after(jiffies, EndTime)) {
7361                                 rc = false;
7362                                 break;
7363                         }
7364                         status=info->rx_buffer_list[0].status;
7365                 }
7366         }
7367
7368
7369         if ( rc ) {
7370                 /* CHECK FOR RECEIVE ERRORS */
7371                 status = info->rx_buffer_list[0].status;
7372
7373                 if ( status & (BIT8 + BIT3 + BIT1) ) {
7374                         /* receive error has occurred */
7375                         rc = false;
7376                 } else {
7377                         if ( memcmp( info->tx_buffer_list[0].virt_addr ,
7378                                 info->rx_buffer_list[0].virt_addr, FrameSize ) ){
7379                                 rc = false;
7380                         }
7381                 }
7382         }
7383
7384         spin_lock_irqsave(&info->irq_spinlock,flags);
7385         usc_reset( info );
7386         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7387
7388         /* restore current port options */
7389         memcpy(&info->params,&tmp_params,sizeof(MGSL_PARAMS));
7390
7391         return rc;
7392
7393 }       /* end of mgsl_dma_test() */
7394
7395 /* mgsl_adapter_test()
7396  *
7397  *      Perform the register, IRQ, and DMA tests for the 16C32.
7398  *
7399  * Arguments:           info    pointer to device instance data
7400  * Return Value:        0 if success, otherwise -ENODEV
7401  */
7402 static int mgsl_adapter_test( struct mgsl_struct *info )
7403 {
7404         if ( debug_level >= DEBUG_LEVEL_INFO )
7405                 printk( "%s(%d):Testing device %s\n",
7406                         __FILE__,__LINE__,info->device_name );
7407
7408         if ( !mgsl_register_test( info ) ) {
7409                 info->init_error = DiagStatus_AddressFailure;
7410                 printk( "%s(%d):Register test failure for device %s Addr=%04X\n",
7411                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->io_base) );
7412                 return -ENODEV;
7413         }
7414
7415         if ( !mgsl_irq_test( info ) ) {
7416                 info->init_error = DiagStatus_IrqFailure;
7417                 printk( "%s(%d):Interrupt test failure for device %s IRQ=%d\n",
7418                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->irq_level) );
7419                 return -ENODEV;
7420         }
7421
7422         if ( !mgsl_dma_test( info ) ) {
7423                 info->init_error = DiagStatus_DmaFailure;
7424                 printk( "%s(%d):DMA test failure for device %s DMA=%d\n",
7425                         __FILE__,__LINE__,info->device_name, (unsigned short)(info->dma_level) );
7426                 return -ENODEV;
7427         }
7428
7429         if ( debug_level >= DEBUG_LEVEL_INFO )
7430                 printk( "%s(%d):device %s passed diagnostics\n",
7431                         __FILE__,__LINE__,info->device_name );
7432
7433         return 0;
7434
7435 }       /* end of mgsl_adapter_test() */
7436
7437 /* mgsl_memory_test()
7438  *
7439  *      Test the shared memory on a PCI adapter.
7440  *
7441  * Arguments:           info    pointer to device instance data
7442  * Return Value:        true if test passed, otherwise false
7443  */
7444 static bool mgsl_memory_test( struct mgsl_struct *info )
7445 {
7446         static unsigned long BitPatterns[] =
7447                 { 0x0, 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999, 0xffffffff, 0x12345678 };
7448         unsigned long Patterncount = ARRAY_SIZE(BitPatterns);
7449         unsigned long i;
7450         unsigned long TestLimit = SHARED_MEM_ADDRESS_SIZE/sizeof(unsigned long);
7451         unsigned long * TestAddr;
7452
7453         if ( info->bus_type != MGSL_BUS_TYPE_PCI )
7454                 return true;
7455
7456         TestAddr = (unsigned long *)info->memory_base;
7457
7458         /* Test data lines with test pattern at one location. */
7459
7460         for ( i = 0 ; i < Patterncount ; i++ ) {
7461                 *TestAddr = BitPatterns[i];
7462                 if ( *TestAddr != BitPatterns[i] )
7463                         return false;
7464         }
7465
7466         /* Test address lines with incrementing pattern over */
7467         /* entire address range. */
7468
7469         for ( i = 0 ; i < TestLimit ; i++ ) {
7470                 *TestAddr = i * 4;
7471                 TestAddr++;
7472         }
7473
7474         TestAddr = (unsigned long *)info->memory_base;
7475
7476         for ( i = 0 ; i < TestLimit ; i++ ) {
7477                 if ( *TestAddr != i * 4 )
7478                         return false;
7479                 TestAddr++;
7480         }
7481
7482         memset( info->memory_base, 0, SHARED_MEM_ADDRESS_SIZE );
7483
7484         return true;
7485
7486 }       /* End Of mgsl_memory_test() */
7487
7488
7489 /* mgsl_load_pci_memory()
7490  *
7491  *      Load a large block of data into the PCI shared memory.
7492  *      Use this instead of memcpy() or memmove() to move data
7493  *      into the PCI shared memory.
7494  *
7495  * Notes:
7496  *
7497  *      This function prevents the PCI9050 interface chip from hogging
7498  *      the adapter local bus, which can starve the 16C32 by preventing
7499  *      16C32 bus master cycles.
7500  *
7501  *      The PCI9050 documentation says that the 9050 will always release
7502  *      control of the local bus after completing the current read
7503  *      or write operation.
7504  *
7505  *      It appears that as long as the PCI9050 write FIFO is full, the
7506  *      PCI9050 treats all of the writes as a single burst transaction
7507  *      and will not release the bus. This causes DMA latency problems
7508  *      at high speeds when copying large data blocks to the shared
7509  *      memory.
7510  *
7511  *      This function in effect, breaks the a large shared memory write
7512  *      into multiple transations by interleaving a shared memory read
7513  *      which will flush the write FIFO and 'complete' the write
7514  *      transation. This allows any pending DMA request to gain control
7515  *      of the local bus in a timely fasion.
7516  *
7517  * Arguments:
7518  *
7519  *      TargetPtr       pointer to target address in PCI shared memory
7520  *      SourcePtr       pointer to source buffer for data
7521  *      count           count in bytes of data to copy
7522  *
7523  * Return Value:        None
7524  */
7525 static void mgsl_load_pci_memory( char* TargetPtr, const char* SourcePtr,
7526         unsigned short count )
7527 {
7528         /* 16 32-bit writes @ 60ns each = 960ns max latency on local bus */
7529 #define PCI_LOAD_INTERVAL 64
7530
7531         unsigned short Intervalcount = count / PCI_LOAD_INTERVAL;
7532         unsigned short Index;
7533         unsigned long Dummy;
7534
7535         for ( Index = 0 ; Index < Intervalcount ; Index++ )
7536         {
7537                 memcpy(TargetPtr, SourcePtr, PCI_LOAD_INTERVAL);
7538                 Dummy = *((volatile unsigned long *)TargetPtr);
7539                 TargetPtr += PCI_LOAD_INTERVAL;
7540                 SourcePtr += PCI_LOAD_INTERVAL;
7541         }
7542
7543         memcpy( TargetPtr, SourcePtr, count % PCI_LOAD_INTERVAL );
7544
7545 }       /* End Of mgsl_load_pci_memory() */
7546
7547 static void mgsl_trace_block(struct mgsl_struct *info,const char* data, int count, int xmit)
7548 {
7549         int i;
7550         int linecount;
7551         if (xmit)
7552                 printk("%s tx data:\n",info->device_name);
7553         else
7554                 printk("%s rx data:\n",info->device_name);
7555
7556         while(count) {
7557                 if (count > 16)
7558                         linecount = 16;
7559                 else
7560                         linecount = count;
7561
7562                 for(i=0;i<linecount;i++)
7563                         printk("%02X ",(unsigned char)data[i]);
7564                 for(;i<17;i++)
7565                         printk("   ");
7566                 for(i=0;i<linecount;i++) {
7567                         if (data[i]>=040 && data[i]<=0176)
7568                                 printk("%c",data[i]);
7569                         else
7570                                 printk(".");
7571                 }
7572                 printk("\n");
7573
7574                 data  += linecount;
7575                 count -= linecount;
7576         }
7577 }       /* end of mgsl_trace_block() */
7578
7579 /* mgsl_tx_timeout()
7580  *
7581  *      called when HDLC frame times out
7582  *      update stats and do tx completion processing
7583  *
7584  * Arguments:   context         pointer to device instance data
7585  * Return Value:        None
7586  */
7587 static void mgsl_tx_timeout(unsigned long context)
7588 {
7589         struct mgsl_struct *info = (struct mgsl_struct*)context;
7590         unsigned long flags;
7591
7592         if ( debug_level >= DEBUG_LEVEL_INFO )
7593                 printk( "%s(%d):mgsl_tx_timeout(%s)\n",
7594                         __FILE__,__LINE__,info->device_name);
7595         if(info->tx_active &&
7596            (info->params.mode == MGSL_MODE_HDLC ||
7597             info->params.mode == MGSL_MODE_RAW) ) {
7598                 info->icount.txtimeout++;
7599         }
7600         spin_lock_irqsave(&info->irq_spinlock,flags);
7601         info->tx_active = false;
7602         info->xmit_cnt = info->xmit_head = info->xmit_tail = 0;
7603
7604         if ( info->params.flags & HDLC_FLAG_HDLC_LOOPMODE )
7605                 usc_loopmode_cancel_transmit( info );
7606
7607         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7608
7609 #if SYNCLINK_GENERIC_HDLC
7610         if (info->netcount)
7611                 hdlcdev_tx_done(info);
7612         else
7613 #endif
7614                 mgsl_bh_transmit(info);
7615
7616 }       /* end of mgsl_tx_timeout() */
7617
7618 /* signal that there are no more frames to send, so that
7619  * line is 'released' by echoing RxD to TxD when current
7620  * transmission is complete (or immediately if no tx in progress).
7621  */
7622 static int mgsl_loopmode_send_done( struct mgsl_struct * info )
7623 {
7624         unsigned long flags;
7625
7626         spin_lock_irqsave(&info->irq_spinlock,flags);
7627         if (info->params.flags & HDLC_FLAG_HDLC_LOOPMODE) {
7628                 if (info->tx_active)
7629                         info->loopmode_send_done_requested = true;
7630                 else
7631                         usc_loopmode_send_done(info);
7632         }
7633         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7634
7635         return 0;
7636 }
7637
7638 /* release the line by echoing RxD to TxD
7639  * upon completion of a transmit frame
7640  */
7641 static void usc_loopmode_send_done( struct mgsl_struct * info )
7642 {
7643         info->loopmode_send_done_requested = false;
7644         /* clear CMR:13 to 0 to start echoing RxData to TxData */
7645         info->cmr_value &= ~BIT13;
7646         usc_OutReg(info, CMR, info->cmr_value);
7647 }
7648
7649 /* abort a transmit in progress while in HDLC LoopMode
7650  */
7651 static void usc_loopmode_cancel_transmit( struct mgsl_struct * info )
7652 {
7653         /* reset tx dma channel and purge TxFifo */
7654         usc_RTCmd( info, RTCmd_PurgeTxFifo );
7655         usc_DmaCmd( info, DmaCmd_ResetTxChannel );
7656         usc_loopmode_send_done( info );
7657 }
7658
7659 /* for HDLC/SDLC LoopMode, setting CMR:13 after the transmitter is enabled
7660  * is an Insert Into Loop action. Upon receipt of a GoAhead sequence (RxAbort)
7661  * we must clear CMR:13 to begin repeating TxData to RxData
7662  */
7663 static void usc_loopmode_insert_request( struct mgsl_struct * info )
7664 {
7665         info->loopmode_insert_requested = true;
7666
7667         /* enable RxAbort irq. On next RxAbort, clear CMR:13 to
7668          * begin repeating TxData on RxData (complete insertion)
7669          */
7670         usc_OutReg( info, RICR,
7671                 (usc_InReg( info, RICR ) | RXSTATUS_ABORT_RECEIVED ) );
7672
7673         /* set CMR:13 to insert into loop on next GoAhead (RxAbort) */
7674         info->cmr_value |= BIT13;
7675         usc_OutReg(info, CMR, info->cmr_value);
7676 }
7677
7678 /* return 1 if station is inserted into the loop, otherwise 0
7679  */
7680 static int usc_loopmode_active( struct mgsl_struct * info)
7681 {
7682         return usc_InReg( info, CCSR ) & BIT7 ? 1 : 0 ;
7683 }
7684
7685 #if SYNCLINK_GENERIC_HDLC
7686
7687 /**
7688  * called by generic HDLC layer when protocol selected (PPP, frame relay, etc.)
7689  * set encoding and frame check sequence (FCS) options
7690  *
7691  * dev       pointer to network device structure
7692  * encoding  serial encoding setting
7693  * parity    FCS setting
7694  *
7695  * returns 0 if success, otherwise error code
7696  */
7697 static int hdlcdev_attach(struct net_device *dev, unsigned short encoding,
7698                           unsigned short parity)
7699 {
7700         struct mgsl_struct *info = dev_to_port(dev);
7701         unsigned char  new_encoding;
7702         unsigned short new_crctype;
7703
7704         /* return error if TTY interface open */
7705         if (info->port.count)
7706                 return -EBUSY;
7707
7708         switch (encoding)
7709         {
7710         case ENCODING_NRZ:        new_encoding = HDLC_ENCODING_NRZ; break;
7711         case ENCODING_NRZI:       new_encoding = HDLC_ENCODING_NRZI_SPACE; break;
7712         case ENCODING_FM_MARK:    new_encoding = HDLC_ENCODING_BIPHASE_MARK; break;
7713         case ENCODING_FM_SPACE:   new_encoding = HDLC_ENCODING_BIPHASE_SPACE; break;
7714         case ENCODING_MANCHESTER: new_encoding = HDLC_ENCODING_BIPHASE_LEVEL; break;
7715         default: return -EINVAL;
7716         }
7717
7718         switch (parity)
7719         {
7720         case PARITY_NONE:            new_crctype = HDLC_CRC_NONE; break;
7721         case PARITY_CRC16_PR1_CCITT: new_crctype = HDLC_CRC_16_CCITT; break;
7722         case PARITY_CRC32_PR1_CCITT: new_crctype = HDLC_CRC_32_CCITT; break;
7723         default: return -EINVAL;
7724         }
7725
7726         info->params.encoding = new_encoding;
7727         info->params.crc_type = new_crctype;
7728
7729         /* if network interface up, reprogram hardware */
7730         if (info->netcount)
7731                 mgsl_program_hw(info);
7732
7733         return 0;
7734 }
7735
7736 /**
7737  * called by generic HDLC layer to send frame
7738  *
7739  * skb  socket buffer containing HDLC frame
7740  * dev  pointer to network device structure
7741  *
7742  * returns 0 if success, otherwise error code
7743  */
7744 static int hdlcdev_xmit(struct sk_buff *skb, struct net_device *dev)
7745 {
7746         struct mgsl_struct *info = dev_to_port(dev);
7747         struct net_device_stats *stats = hdlc_stats(dev);
7748         unsigned long flags;
7749
7750         if (debug_level >= DEBUG_LEVEL_INFO)
7751                 printk(KERN_INFO "%s:hdlc_xmit(%s)\n",__FILE__,dev->name);
7752
7753         /* stop sending until this frame completes */
7754         netif_stop_queue(dev);
7755
7756         /* copy data to device buffers */
7757         info->xmit_cnt = skb->len;
7758         mgsl_load_tx_dma_buffer(info, skb->data, skb->len);
7759
7760         /* update network statistics */
7761         stats->tx_packets++;
7762         stats->tx_bytes += skb->len;
7763
7764         /* done with socket buffer, so free it */
7765         dev_kfree_skb(skb);
7766
7767         /* save start time for transmit timeout detection */
7768         dev->trans_start = jiffies;
7769
7770         /* start hardware transmitter if necessary */
7771         spin_lock_irqsave(&info->irq_spinlock,flags);
7772         if (!info->tx_active)
7773                 usc_start_transmitter(info);
7774         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7775
7776         return 0;
7777 }
7778
7779 /**
7780  * called by network layer when interface enabled
7781  * claim resources and initialize hardware
7782  *
7783  * dev  pointer to network device structure
7784  *
7785  * returns 0 if success, otherwise error code
7786  */
7787 static int hdlcdev_open(struct net_device *dev)
7788 {
7789         struct mgsl_struct *info = dev_to_port(dev);
7790         int rc;
7791         unsigned long flags;
7792
7793         if (debug_level >= DEBUG_LEVEL_INFO)
7794                 printk("%s:hdlcdev_open(%s)\n",__FILE__,dev->name);
7795
7796         /* generic HDLC layer open processing */
7797         if ((rc = hdlc_open(dev)))
7798                 return rc;
7799
7800         /* arbitrate between network and tty opens */
7801         spin_lock_irqsave(&info->netlock, flags);
7802         if (info->port.count != 0 || info->netcount != 0) {
7803                 printk(KERN_WARNING "%s: hdlc_open returning busy\n", dev->name);
7804                 spin_unlock_irqrestore(&info->netlock, flags);
7805                 return -EBUSY;
7806         }
7807         info->netcount=1;
7808         spin_unlock_irqrestore(&info->netlock, flags);
7809
7810         /* claim resources and init adapter */
7811         if ((rc = startup(info)) != 0) {
7812                 spin_lock_irqsave(&info->netlock, flags);
7813                 info->netcount=0;
7814                 spin_unlock_irqrestore(&info->netlock, flags);
7815                 return rc;
7816         }
7817
7818         /* assert DTR and RTS, apply hardware settings */
7819         info->serial_signals |= SerialSignal_RTS + SerialSignal_DTR;
7820         mgsl_program_hw(info);
7821
7822         /* enable network layer transmit */
7823         dev->trans_start = jiffies;
7824         netif_start_queue(dev);
7825
7826         /* inform generic HDLC layer of current DCD status */
7827         spin_lock_irqsave(&info->irq_spinlock, flags);
7828         usc_get_serial_signals(info);
7829         spin_unlock_irqrestore(&info->irq_spinlock, flags);
7830         if (info->serial_signals & SerialSignal_DCD)
7831                 netif_carrier_on(dev);
7832         else
7833                 netif_carrier_off(dev);
7834         return 0;
7835 }
7836
7837 /**
7838  * called by network layer when interface is disabled
7839  * shutdown hardware and release resources
7840  *
7841  * dev  pointer to network device structure
7842  *
7843  * returns 0 if success, otherwise error code
7844  */
7845 static int hdlcdev_close(struct net_device *dev)
7846 {
7847         struct mgsl_struct *info = dev_to_port(dev);
7848         unsigned long flags;
7849
7850         if (debug_level >= DEBUG_LEVEL_INFO)
7851                 printk("%s:hdlcdev_close(%s)\n",__FILE__,dev->name);
7852
7853         netif_stop_queue(dev);
7854
7855         /* shutdown adapter and release resources */
7856         shutdown(info);
7857
7858         hdlc_close(dev);
7859
7860         spin_lock_irqsave(&info->netlock, flags);
7861         info->netcount=0;
7862         spin_unlock_irqrestore(&info->netlock, flags);
7863
7864         return 0;
7865 }
7866
7867 /**
7868  * called by network layer to process IOCTL call to network device
7869  *
7870  * dev  pointer to network device structure
7871  * ifr  pointer to network interface request structure
7872  * cmd  IOCTL command code
7873  *
7874  * returns 0 if success, otherwise error code
7875  */
7876 static int hdlcdev_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
7877 {
7878         const size_t size = sizeof(sync_serial_settings);
7879         sync_serial_settings new_line;
7880         sync_serial_settings __user *line = ifr->ifr_settings.ifs_ifsu.sync;
7881         struct mgsl_struct *info = dev_to_port(dev);
7882         unsigned int flags;
7883
7884         if (debug_level >= DEBUG_LEVEL_INFO)
7885                 printk("%s:hdlcdev_ioctl(%s)\n",__FILE__,dev->name);
7886
7887         /* return error if TTY interface open */
7888         if (info->port.count)
7889                 return -EBUSY;
7890
7891         if (cmd != SIOCWANDEV)
7892                 return hdlc_ioctl(dev, ifr, cmd);
7893
7894         switch(ifr->ifr_settings.type) {
7895         case IF_GET_IFACE: /* return current sync_serial_settings */
7896
7897                 ifr->ifr_settings.type = IF_IFACE_SYNC_SERIAL;
7898                 if (ifr->ifr_settings.size < size) {
7899                         ifr->ifr_settings.size = size; /* data size wanted */
7900                         return -ENOBUFS;
7901                 }
7902
7903                 flags = info->params.flags & (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7904                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7905                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7906                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7907
7908                 switch (flags){
7909                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN): new_line.clock_type = CLOCK_EXT; break;
7910                 case (HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_INT; break;
7911                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG):    new_line.clock_type = CLOCK_TXINT; break;
7912                 case (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN): new_line.clock_type = CLOCK_TXFROMRX; break;
7913                 default: new_line.clock_type = CLOCK_DEFAULT;
7914                 }
7915
7916                 new_line.clock_rate = info->params.clock_speed;
7917                 new_line.loopback   = info->params.loopback ? 1:0;
7918
7919                 if (copy_to_user(line, &new_line, size))
7920                         return -EFAULT;
7921                 return 0;
7922
7923         case IF_IFACE_SYNC_SERIAL: /* set sync_serial_settings */
7924
7925                 if(!capable(CAP_NET_ADMIN))
7926                         return -EPERM;
7927                 if (copy_from_user(&new_line, line, size))
7928                         return -EFAULT;
7929
7930                 switch (new_line.clock_type)
7931                 {
7932                 case CLOCK_EXT:      flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_TXCPIN; break;
7933                 case CLOCK_TXFROMRX: flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_RXCPIN; break;
7934                 case CLOCK_INT:      flags = HDLC_FLAG_RXC_BRG    | HDLC_FLAG_TXC_BRG;    break;
7935                 case CLOCK_TXINT:    flags = HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_TXC_BRG;    break;
7936                 case CLOCK_DEFAULT:  flags = info->params.flags &
7937                                              (HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7938                                               HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7939                                               HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7940                                               HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN); break;
7941                 default: return -EINVAL;
7942                 }
7943
7944                 if (new_line.loopback != 0 && new_line.loopback != 1)
7945                         return -EINVAL;
7946
7947                 info->params.flags &= ~(HDLC_FLAG_RXC_RXCPIN | HDLC_FLAG_RXC_DPLL |
7948                                         HDLC_FLAG_RXC_BRG    | HDLC_FLAG_RXC_TXCPIN |
7949                                         HDLC_FLAG_TXC_TXCPIN | HDLC_FLAG_TXC_DPLL |
7950                                         HDLC_FLAG_TXC_BRG    | HDLC_FLAG_TXC_RXCPIN);
7951                 info->params.flags |= flags;
7952
7953                 info->params.loopback = new_line.loopback;
7954
7955                 if (flags & (HDLC_FLAG_RXC_BRG | HDLC_FLAG_TXC_BRG))
7956                         info->params.clock_speed = new_line.clock_rate;
7957                 else
7958                         info->params.clock_speed = 0;
7959
7960                 /* if network interface up, reprogram hardware */
7961                 if (info->netcount)
7962                         mgsl_program_hw(info);
7963                 return 0;
7964
7965         default:
7966                 return hdlc_ioctl(dev, ifr, cmd);
7967         }
7968 }
7969
7970 /**
7971  * called by network layer when transmit timeout is detected
7972  *
7973  * dev  pointer to network device structure
7974  */
7975 static void hdlcdev_tx_timeout(struct net_device *dev)
7976 {
7977         struct mgsl_struct *info = dev_to_port(dev);
7978         struct net_device_stats *stats = hdlc_stats(dev);
7979         unsigned long flags;
7980
7981         if (debug_level >= DEBUG_LEVEL_INFO)
7982                 printk("hdlcdev_tx_timeout(%s)\n",dev->name);
7983
7984         stats->tx_errors++;
7985         stats->tx_aborted_errors++;
7986
7987         spin_lock_irqsave(&info->irq_spinlock,flags);
7988         usc_stop_transmitter(info);
7989         spin_unlock_irqrestore(&info->irq_spinlock,flags);
7990
7991         netif_wake_queue(dev);
7992 }
7993
7994 /**
7995  * called by device driver when transmit completes
7996  * reenable network layer transmit if stopped
7997  *
7998  * info  pointer to device instance information
7999  */
8000 static void hdlcdev_tx_done(struct mgsl_struct *info)
8001 {
8002         if (netif_queue_stopped(info->netdev))
8003                 netif_wake_queue(info->netdev);
8004 }
8005
8006 /**
8007  * called by device driver when frame received
8008  * pass frame to network layer
8009  *
8010  * info  pointer to device instance information
8011  * buf   pointer to buffer contianing frame data
8012  * size  count of data bytes in buf
8013  */
8014 static void hdlcdev_rx(struct mgsl_struct *info, char *buf, int size)
8015 {
8016         struct sk_buff *skb = dev_alloc_skb(size);
8017         struct net_device *dev = info->netdev;
8018         struct net_device_stats *stats = hdlc_stats(dev);
8019
8020         if (debug_level >= DEBUG_LEVEL_INFO)
8021                 printk("hdlcdev_rx(%s)\n",dev->name);
8022
8023         if (skb == NULL) {
8024                 printk(KERN_NOTICE "%s: can't alloc skb, dropping packet\n", dev->name);
8025                 stats->rx_dropped++;
8026                 return;
8027         }
8028
8029         memcpy(skb_put(skb, size),buf,size);
8030
8031         skb->protocol = hdlc_type_trans(skb, info->netdev);
8032
8033         stats->rx_packets++;
8034         stats->rx_bytes += size;
8035
8036         netif_rx(skb);
8037
8038         info->netdev->last_rx = jiffies;
8039 }
8040
8041 /**
8042  * called by device driver when adding device instance
8043  * do generic HDLC initialization
8044  *
8045  * info  pointer to device instance information
8046  *
8047  * returns 0 if success, otherwise error code
8048  */
8049 static int hdlcdev_init(struct mgsl_struct *info)
8050 {
8051         int rc;
8052         struct net_device *dev;
8053         hdlc_device *hdlc;
8054
8055         /* allocate and initialize network and HDLC layer objects */
8056
8057         if (!(dev = alloc_hdlcdev(info))) {
8058                 printk(KERN_ERR "%s:hdlc device allocation failure\n",__FILE__);
8059                 return -ENOMEM;
8060         }
8061
8062         /* for network layer reporting purposes only */
8063         dev->base_addr = info->io_base;
8064         dev->irq       = info->irq_level;
8065         dev->dma       = info->dma_level;
8066
8067         /* network layer callbacks and settings */
8068         dev->do_ioctl       = hdlcdev_ioctl;
8069         dev->open           = hdlcdev_open;
8070         dev->stop           = hdlcdev_close;
8071         dev->tx_timeout     = hdlcdev_tx_timeout;
8072         dev->watchdog_timeo = 10*HZ;
8073         dev->tx_queue_len   = 50;
8074
8075         /* generic HDLC layer callbacks and settings */
8076         hdlc         = dev_to_hdlc(dev);
8077         hdlc->attach = hdlcdev_attach;
8078         hdlc->xmit   = hdlcdev_xmit;
8079
8080         /* register objects with HDLC layer */
8081         if ((rc = register_hdlc_device(dev))) {
8082                 printk(KERN_WARNING "%s:unable to register hdlc device\n",__FILE__);
8083                 free_netdev(dev);
8084                 return rc;
8085         }
8086
8087         info->netdev = dev;
8088         return 0;
8089 }
8090
8091 /**
8092  * called by device driver when removing device instance
8093  * do generic HDLC cleanup
8094  *
8095  * info  pointer to device instance information
8096  */
8097 static void hdlcdev_exit(struct mgsl_struct *info)
8098 {
8099         unregister_hdlc_device(info->netdev);
8100         free_netdev(info->netdev);
8101         info->netdev = NULL;
8102 }
8103
8104 #endif /* CONFIG_HDLC */
8105
8106
8107 static int __devinit synclink_init_one (struct pci_dev *dev,
8108                                         const struct pci_device_id *ent)
8109 {
8110         struct mgsl_struct *info;
8111
8112         if (pci_enable_device(dev)) {
8113                 printk("error enabling pci device %p\n", dev);
8114                 return -EIO;
8115         }
8116
8117         if (!(info = mgsl_allocate_device())) {
8118                 printk("can't allocate device instance data.\n");
8119                 return -EIO;
8120         }
8121
8122         /* Copy user configuration info to device instance data */
8123
8124         info->io_base = pci_resource_start(dev, 2);
8125         info->irq_level = dev->irq;
8126         info->phys_memory_base = pci_resource_start(dev, 3);
8127
8128         /* Because veremap only works on page boundaries we must map
8129          * a larger area than is actually implemented for the LCR
8130          * memory range. We map a full page starting at the page boundary.
8131          */
8132         info->phys_lcr_base = pci_resource_start(dev, 0);
8133         info->lcr_offset    = info->phys_lcr_base & (PAGE_SIZE-1);
8134         info->phys_lcr_base &= ~(PAGE_SIZE-1);
8135
8136         info->bus_type = MGSL_BUS_TYPE_PCI;
8137         info->io_addr_size = 8;
8138         info->irq_flags = IRQF_SHARED;
8139
8140         if (dev->device == 0x0210) {
8141                 /* Version 1 PCI9030 based universal PCI adapter */
8142                 info->misc_ctrl_value = 0x007c4080;
8143                 info->hw_version = 1;
8144         } else {
8145                 /* Version 0 PCI9050 based 5V PCI adapter
8146                  * A PCI9050 bug prevents reading LCR registers if
8147                  * LCR base address bit 7 is set. Maintain shadow
8148                  * value so we can write to LCR misc control reg.
8149                  */
8150                 info->misc_ctrl_value = 0x087e4546;
8151                 info->hw_version = 0;
8152         }
8153
8154         mgsl_add_device(info);
8155
8156         return 0;
8157 }
8158
8159 static void __devexit synclink_remove_one (struct pci_dev *dev)
8160 {
8161 }
8162