Documentation/devicetree/bindings/clock/sunxi.txt

   1 Device Tree Clock bindings for arch-sunxi
   2
   3 This binding uses the common clock binding[1].
   4
   5 [1] Documentation/devicetree/bindings/clock/clock-bindings.txt
   6
   7 Required properties:
   8 - compatible : shall be one of the following:
   9         "allwinner,sun4i-a10-osc-clk" - for a gatable oscillator
  10         "allwinner,sun4i-a10-pll1-clk" - for the main PLL clock and PLL4
  11         "allwinner,sun6i-a31-pll1-clk" - for the main PLL clock on A31
  12         "allwinner,sun8i-a23-pll1-clk" - for the main PLL clock on A23
  13         "allwinner,sun9i-a80-pll4-clk" - for the peripheral PLLs on A80
  14         "allwinner,sun4i-a10-pll5-clk" - for the PLL5 clock
  15         "allwinner,sun4i-a10-pll6-clk" - for the PLL6 clock
  16         "allwinner,sun6i-a31-pll6-clk" - for the PLL6 clock on A31
  17         "allwinner,sun9i-a80-gt-clk" - for the GT bus clock on A80
  18         "allwinner,sun4i-a10-cpu-clk" - for the CPU multiplexer clock
  19         "allwinner,sun4i-a10-axi-clk" - for the AXI clock
  20         "allwinner,sun8i-a23-axi-clk" - for the AXI clock on A23
  21         "allwinner,sun4i-a10-gates-clk" - for generic gates on all compatible SoCs
  22         "allwinner,sun4i-a10-axi-gates-clk" - for the AXI gates
  23         "allwinner,sun4i-a10-ahb-clk" - for the AHB clock
  24         "allwinner,sun5i-a13-ahb-clk" - for the AHB clock on A13
  25         "allwinner,sun9i-a80-ahb-clk" - for the AHB bus clocks on A80
  26         "allwinner,sun4i-a10-ahb-gates-clk" - for the AHB gates on A10
  27         "allwinner,sun5i-a13-ahb-gates-clk" - for the AHB gates on A13
  28         "allwinner,sun5i-a10s-ahb-gates-clk" - for the AHB gates on A10s
  29         "allwinner,sun7i-a20-ahb-gates-clk" - for the AHB gates on A20
  30         "allwinner,sun6i-a31-ar100-clk" - for the AR100 on A31
  31         "allwinner,sun9i-a80-cpus-clk" - for the CPUS on A80
  32         "allwinner,sun6i-a31-ahb1-clk" - for the AHB1 clock on A31
  33         "allwinner,sun8i-h3-ahb2-clk" - for the AHB2 clock on H3
  34         "allwinner,sun6i-a31-ahb1-gates-clk" - for the AHB1 gates on A31
  35         "allwinner,sun8i-a23-ahb1-gates-clk" - for the AHB1 gates on A23
  36         "allwinner,sun9i-a80-ahb0-gates-clk" - for the AHB0 gates on A80
  37         "allwinner,sun9i-a80-ahb1-gates-clk" - for the AHB1 gates on A80
  38         "allwinner,sun9i-a80-ahb2-gates-clk" - for the AHB2 gates on A80
  39         "allwinner,sun4i-a10-apb0-clk" - for the APB0 clock
  40         "allwinner,sun6i-a31-apb0-clk" - for the APB0 clock on A31
  41         "allwinner,sun8i-a23-apb0-clk" - for the APB0 clock on A23
  42         "allwinner,sun9i-a80-apb0-clk" - for the APB0 bus clock on A80
  43         "allwinner,sun8i-a83t-apb0-gates-clk" - for the APB0 gates on A83T
  44         "allwinner,sun4i-a10-apb0-gates-clk" - for the APB0 gates on A10
  45         "allwinner,sun5i-a13-apb0-gates-clk" - for the APB0 gates on A13
  46         "allwinner,sun5i-a10s-apb0-gates-clk" - for the APB0 gates on A10s
  47         "allwinner,sun6i-a31-apb0-gates-clk" - for the APB0 gates on A31
  48         "allwinner,sun7i-a20-apb0-gates-clk" - for the APB0 gates on A20
  49         "allwinner,sun8i-a23-apb0-gates-clk" - for the APB0 gates on A23
  50         "allwinner,sun8i-h3-apb0-gates-clk" - for the APB0 gates on H3
  51         "allwinner,sun9i-a80-apb0-gates-clk" - for the APB0 gates on A80
  52         "allwinner,sun4i-a10-apb1-clk" - for the APB1 clock
  53         "allwinner,sun9i-a80-apb1-clk" - for the APB1 bus clock on A80
  54         "allwinner,sun4i-a10-apb1-gates-clk" - for the APB1 gates on A10
  55         "allwinner,sun5i-a13-apb1-gates-clk" - for the APB1 gates on A13
  56         "allwinner,sun5i-a10s-apb1-gates-clk" - for the APB1 gates on A10s
  57         "allwinner,sun6i-a31-apb1-gates-clk" - for the APB1 gates on A31
  58         "allwinner,sun7i-a20-apb1-gates-clk" - for the APB1 gates on A20
  59         "allwinner,sun8i-a23-apb1-gates-clk" - for the APB1 gates on A23
  60         "allwinner,sun9i-a80-apb1-gates-clk" - for the APB1 gates on A80
  61         "allwinner,sun6i-a31-apb2-gates-clk" - for the APB2 gates on A31
  62         "allwinner,sun8i-a23-apb2-gates-clk" - for the APB2 gates on A23
  63         "allwinner,sun8i-a83t-bus-gates-clk" - for the bus gates on A83T
  64         "allwinner,sun8i-h3-bus-gates-clk" - for the bus gates on H3
  65         "allwinner,sun9i-a80-apbs-gates-clk" - for the APBS gates on A80
  66         "allwinner,sun4i-a10-dram-gates-clk" - for the DRAM gates on A10
  67         "allwinner,sun5i-a13-mbus-clk" - for the MBUS clock on A13
  68         "allwinner,sun4i-a10-mmc-clk" - for the MMC clock
  69         "allwinner,sun9i-a80-mmc-clk" - for mmc module clocks on A80
  70         "allwinner,sun9i-a80-mmc-config-clk" - for mmc gates + resets on A80
  71         "allwinner,sun4i-a10-mod0-clk" - for the module 0 family of clocks
  72         "allwinner,sun9i-a80-mod0-clk" - for module 0 (storage) clocks on A80
  73         "allwinner,sun8i-a23-mbus-clk" - for the MBUS clock on A23
  74         "allwinner,sun7i-a20-out-clk" - for the external output clocks
  75         "allwinner,sun7i-a20-gmac-clk" - for the GMAC clock module on A20/A31
  76         "allwinner,sun4i-a10-usb-clk" - for usb gates + resets on A10 / A20
  77         "allwinner,sun5i-a13-usb-clk" - for usb gates + resets on A13
  78         "allwinner,sun6i-a31-usb-clk" - for usb gates + resets on A31
  79         "allwinner,sun8i-a23-usb-clk" - for usb gates + resets on A23
  80         "allwinner,sun8i-h3-usb-clk" - for usb gates + resets on H3
  81         "allwinner,sun9i-a80-usb-mod-clk" - for usb gates + resets on A80
  82         "allwinner,sun9i-a80-usb-phy-clk" - for usb phy gates + resets on A80
  83         "allwinner,sun4i-a10-ve-clk" - for the Video Engine clock
  84
  85 Required properties for all clocks:
  86 - reg : shall be the control register address for the clock.
  87 - clocks : shall be the input parent clock(s) phandle for the clock. For
  88         multiplexed clocks, the list order must match the hardware
  89         programming order.
  90 - #clock-cells : from common clock binding; shall be set to 0 except for
  91         the following compatibles where it shall be set to 1:
  92         "allwinner,*-gates-clk", "allwinner,sun4i-pll5-clk",
  93         "allwinner,sun4i-pll6-clk", "allwinner,sun6i-a31-pll6-clk",
  94         "allwinner,*-usb-clk", "allwinner,*-mmc-clk",
  95         "allwinner,*-mmc-config-clk"
  96 - clock-output-names : shall be the corresponding names of the outputs.
  97         If the clock module only has one output, the name shall be the
  98         module name.
  99
 100 And "allwinner,*-usb-clk" clocks also require:
 101 - reset-cells : shall be set to 1
 102
 103 The "allwinner,sun4i-a10-ve-clk" clock also requires:
 104 - reset-cells : shall be set to 0
 105
 106 The "allwinner,sun9i-a80-mmc-config-clk" clock also requires:
 107 - #reset-cells : shall be set to 1
 108 - resets : shall be the reset control phandle for the mmc block.
 109
 110 For "allwinner,sun7i-a20-gmac-clk", the parent clocks shall be fixed rate
 111 dummy clocks at 25 MHz and 125 MHz, respectively. See example.
 112
 113 Clock consumers should specify the desired clocks they use with a
 114 "clocks" phandle cell. Consumers that are using a gated clock should
 115 provide an additional ID in their clock property. This ID is the
 116 offset of the bit controlling this particular gate in the register.
 117 For the other clocks with "#clock-cells" = 1, the additional ID shall
 118 refer to the index of the output.
 119
 120 For "allwinner,sun6i-a31-pll6-clk", there are 2 outputs. The first output
 121 is the normal PLL6 output, or "pll6". The second output is rate doubled
 122 PLL6, or "pll6x2".
 123
 124 The "allwinner,*-mmc-clk" clocks have three different outputs: the
 125 main clock, with the ID 0, and the output and sample clocks, with the
 126 IDs 1 and 2, respectively.
 127
 128 The "allwinner,sun9i-a80-mmc-config-clk" clock has one clock/reset output
 129 per mmc controller. The number of outputs is determined by the size of
 130 the address block, which is related to the overall mmc block.
 131
 132 For example:
 133
 134 osc24M: clk@01c20050 {
 135         #clock-cells = <0>;
 136         compatible = "allwinner,sun4i-a10-osc-clk";
 137         reg = <0x01c20050 0x4>;
 138         clocks = <&osc24M_fixed>;
 139         clock-output-names = "osc24M";
 140 };
 141
 142 pll1: clk@01c20000 {
 143         #clock-cells = <0>;
 144         compatible = "allwinner,sun4i-a10-pll1-clk";
 145         reg = <0x01c20000 0x4>;
 146         clocks = <&osc24M>;
 147         clock-output-names = "pll1";
 148 };
 149
 150 pll5: clk@01c20020 {
 151         #clock-cells = <1>;
 152         compatible = "allwinner,sun4i-pll5-clk";
 153         reg = <0x01c20020 0x4>;
 154         clocks = <&osc24M>;
 155         clock-output-names = "pll5_ddr", "pll5_other";
 156 };
 157
 158 pll6: clk@01c20028 {
 159         #clock-cells = <1>;
 160         compatible = "allwinner,sun6i-a31-pll6-clk";
 161         reg = <0x01c20028 0x4>;
 162         clocks = <&osc24M>;
 163         clock-output-names = "pll6", "pll6x2";
 164 };
 165
 166 cpu: cpu@01c20054 {
 167         #clock-cells = <0>;
 168         compatible = "allwinner,sun4i-a10-cpu-clk";
 169         reg = <0x01c20054 0x4>;
 170         clocks = <&osc32k>, <&osc24M>, <&pll1>;
 171         clock-output-names = "cpu";
 172 };
 173
 174 mmc0_clk: clk@01c20088 {
 175         #clock-cells = <1>;
 176         compatible = "allwinner,sun4i-a10-mmc-clk";
 177         reg = <0x01c20088 0x4>;
 178         clocks = <&osc24M>, <&pll6 1>, <&pll5 1>;
 179         clock-output-names = "mmc0", "mmc0_output", "mmc0_sample";
 180 };
 181
 182 mii_phy_tx_clk: clk@2 {
 183         #clock-cells = <0>;
 184         compatible = "fixed-clock";
 185         clock-frequency = <25000000>;
 186         clock-output-names = "mii_phy_tx";
 187 };
 188
 189 gmac_int_tx_clk: clk@3 {
 190         #clock-cells = <0>;
 191         compatible = "fixed-clock";
 192         clock-frequency = <125000000>;
 193         clock-output-names = "gmac_int_tx";
 194 };
 195
 196 gmac_clk: clk@01c20164 {
 197         #clock-cells = <0>;
 198         compatible = "allwinner,sun7i-a20-gmac-clk";
 199         reg = <0x01c20164 0x4>;
 200         /*
 201          * The first clock must be fixed at 25MHz;
 202          * the second clock must be fixed at 125MHz
 203          */
 204         clocks = <&mii_phy_tx_clk>, <&gmac_int_tx_clk>;
 205         clock-output-names = "gmac";
 206 };
 207
 208 mmc_config_clk: clk@01c13000 {
 209         compatible = "allwinner,sun9i-a80-mmc-config-clk";
 210         reg = <0x01c13000 0x10>;
 211         clocks = <&ahb0_gates 8>;
 212         clock-names = "ahb";
 213         resets = <&ahb0_resets 8>;
 214         reset-names = "ahb";
 215         #clock-cells = <1>;
 216         #reset-cells = <1>;
 217         clock-output-names = "mmc0_config", "mmc1_config",
 218                              "mmc2_config", "mmc3_config";
 219 };