include/linux/mlx5/device.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DEVICE_H
  34 #define MLX5_DEVICE_H
  35
  36 #include <linux/types.h>
  37 #include <rdma/ib_verbs.h>
  38 #include <linux/mlx5/mlx5_ifc.h>
  39
  40 #if defined(__LITTLE_ENDIAN)
  41 #define MLX5_SET_HOST_ENDIANNESS        0
  42 #elif defined(__BIG_ENDIAN)
  43 #define MLX5_SET_HOST_ENDIANNESS        0x80
  44 #else
  45 #error Host endianness not defined
  46 #endif
  47
  48 /* helper macros */
  49 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
  50 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
  51 #define __mlx5_bit_off(typ, fld) (offsetof(struct mlx5_ifc_##typ##_bits, fld))
  52 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
  53 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
  54 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - (__mlx5_bit_off(typ, fld) & 0x1f))
  55 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
  56 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << __mlx5_dw_bit_off(typ, fld))
  57 #define __mlx5_st_sz_bits(typ) sizeof(struct mlx5_ifc_##typ##_bits)
  58
  59 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
  60 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
  61 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
  62 #define MLX5_ST_SZ_QW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 64)
  63 #define MLX5_UN_SZ_BYTES(typ) (sizeof(union mlx5_ifc_##typ##_bits) / 8)
  64 #define MLX5_UN_SZ_DW(typ) (sizeof(union mlx5_ifc_##typ##_bits) / 32)
  65 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
  66 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
  67
  68 /* insert a value to a struct */
  69 #define MLX5_SET(typ, p, fld, v) do { \
  70         u32 _v = v; \
  71         BUILD_BUG_ON(__mlx5_st_sz_bits(typ) % 32);             \
  72         *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
  73         cpu_to_be32((be32_to_cpu(*((__be32 *)(p) + __mlx5_dw_off(typ, fld))) & \
  74                      (~__mlx5_dw_mask(typ, fld))) | (((_v) & __mlx5_mask(typ, fld)) \
  75                      << __mlx5_dw_bit_off(typ, fld))); \
  76 } while (0)
  77
  78 #define MLX5_SET_TO_ONES(typ, p, fld) do { \
  79         BUILD_BUG_ON(__mlx5_st_sz_bits(typ) % 32);             \
  80         *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
  81         cpu_to_be32((be32_to_cpu(*((__be32 *)(p) + __mlx5_dw_off(typ, fld))) & \
  82                      (~__mlx5_dw_mask(typ, fld))) | ((__mlx5_mask(typ, fld)) \
  83                      << __mlx5_dw_bit_off(typ, fld))); \
  84 } while (0)
  85
  86 #define MLX5_GET(typ, p, fld) ((be32_to_cpu(*((__be32 *)(p) +\
  87 __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
  88 __mlx5_mask(typ, fld))
  89
  90 #define MLX5_GET_PR(typ, p, fld) ({ \
  91         u32 ___t = MLX5_GET(typ, p, fld); \
  92         pr_debug(#fld " = 0x%x\n", ___t); \
  93         ___t; \
  94 })
  95
  96 #define __MLX5_SET64(typ, p, fld, v) do { \
  97         BUILD_BUG_ON(__mlx5_bit_sz(typ, fld) != 64); \
  98         *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = cpu_to_be64(v); \
  99 } while (0)
 100
 101 #define MLX5_SET64(typ, p, fld, v) do { \
 102         BUILD_BUG_ON(__mlx5_bit_off(typ, fld) % 64); \
 103         __MLX5_SET64(typ, p, fld, v); \
 104 } while (0)
 105
 106 #define MLX5_ARRAY_SET64(typ, p, fld, idx, v) do { \
 107         BUILD_BUG_ON(__mlx5_bit_off(typ, fld) % 64); \
 108         __MLX5_SET64(typ, p, fld[idx], v); \
 109 } while (0)
 110
 111 #define MLX5_GET64(typ, p, fld) be64_to_cpu(*((__be64 *)(p) + __mlx5_64_off(typ, fld)))
 112
 113 #define MLX5_GET64_PR(typ, p, fld) ({ \
 114         u64 ___t = MLX5_GET64(typ, p, fld); \
 115         pr_debug(#fld " = 0x%llx\n", ___t); \
 116         ___t; \
 117 })
 118
 119 /* Big endian getters */
 120 #define MLX5_GET64_BE(typ, p, fld) (*((__be64 *)(p) +\
 121         __mlx5_64_off(typ, fld)))
 122
 123 #define MLX5_GET_BE(type_t, typ, p, fld) ({                               \
 124                 type_t tmp;                                               \
 125                 switch (sizeof(tmp)) {                                    \
 126                 case sizeof(u8):                                          \
 127                         tmp = (__force type_t)MLX5_GET(typ, p, fld);      \
 128                         break;                                            \
 129                 case sizeof(u16):                                         \
 130                         tmp = (__force type_t)cpu_to_be16(MLX5_GET(typ, p, fld)); \
 131                         break;                                            \
 132                 case sizeof(u32):                                         \
 133                         tmp = (__force type_t)cpu_to_be32(MLX5_GET(typ, p, fld)); \
 134                         break;                                            \
 135                 case sizeof(u64):                                         \
 136                         tmp = (__force type_t)MLX5_GET64_BE(typ, p, fld); \
 137                         break;                                            \
 138                         }                                                 \
 139                 tmp;                                                      \
 140                 })
 141
 142 enum mlx5_inline_modes {
 143         MLX5_INLINE_MODE_NONE,
 144         MLX5_INLINE_MODE_L2,
 145         MLX5_INLINE_MODE_IP,
 146         MLX5_INLINE_MODE_TCP_UDP,
 147 };
 148
 149 enum {
 150         MLX5_MAX_COMMANDS               = 32,
 151         MLX5_CMD_DATA_BLOCK_SIZE        = 512,
 152         MLX5_PCI_CMD_XPORT              = 7,
 153         MLX5_MKEY_BSF_OCTO_SIZE         = 4,
 154         MLX5_MAX_PSVS                   = 4,
 155 };
 156
 157 enum {
 158         MLX5_EXTENDED_UD_AV             = 0x80000000,
 159 };
 160
 161 enum {
 162         MLX5_CQ_STATE_ARMED             = 9,
 163         MLX5_CQ_STATE_ALWAYS_ARMED      = 0xb,
 164         MLX5_CQ_STATE_FIRED             = 0xa,
 165 };
 166
 167 enum {
 168         MLX5_STAT_RATE_OFFSET   = 5,
 169 };
 170
 171 enum {
 172         MLX5_INLINE_SEG = 0x80000000,
 173 };
 174
 175 enum {
 176         MLX5_HW_START_PADDING = MLX5_INLINE_SEG,
 177 };
 178
 179 enum {
 180         MLX5_MIN_PKEY_TABLE_SIZE = 128,
 181         MLX5_MAX_LOG_PKEY_TABLE  = 5,
 182 };
 183
 184 enum {
 185         MLX5_MKEY_INBOX_PG_ACCESS = 1 << 31
 186 };
 187
 188 enum {
 189         MLX5_PFAULT_SUBTYPE_WQE = 0,
 190         MLX5_PFAULT_SUBTYPE_RDMA = 1,
 191 };
 192
 193 enum {
 194         MLX5_PERM_LOCAL_READ    = 1 << 2,
 195         MLX5_PERM_LOCAL_WRITE   = 1 << 3,
 196         MLX5_PERM_REMOTE_READ   = 1 << 4,
 197         MLX5_PERM_REMOTE_WRITE  = 1 << 5,
 198         MLX5_PERM_ATOMIC        = 1 << 6,
 199         MLX5_PERM_UMR_EN        = 1 << 7,
 200 };
 201
 202 enum {
 203         MLX5_PCIE_CTRL_SMALL_FENCE      = 1 << 0,
 204         MLX5_PCIE_CTRL_RELAXED_ORDERING = 1 << 2,
 205         MLX5_PCIE_CTRL_NO_SNOOP         = 1 << 3,
 206         MLX5_PCIE_CTRL_TLP_PROCE_EN     = 1 << 6,
 207         MLX5_PCIE_CTRL_TPH_MASK         = 3 << 4,
 208 };
 209
 210 enum {
 211         MLX5_EN_RD      = (u64)1,
 212         MLX5_EN_WR      = (u64)2
 213 };
 214
 215 enum {
 216         MLX5_ADAPTER_PAGE_SHIFT         = 12,
 217         MLX5_ADAPTER_PAGE_SIZE          = 1 << MLX5_ADAPTER_PAGE_SHIFT,
 218 };
 219
 220 enum {
 221         MLX5_BFREGS_PER_UAR             = 4,
 222         MLX5_MAX_UARS                   = 1 << 8,
 223         MLX5_NON_FP_BFREGS_PER_UAR      = 2,
 224         MLX5_FP_BFREGS_PER_UAR          = MLX5_BFREGS_PER_UAR -
 225                                           MLX5_NON_FP_BFREGS_PER_UAR,
 226         MLX5_MAX_BFREGS                 = MLX5_MAX_UARS *
 227                                           MLX5_NON_FP_BFREGS_PER_UAR,
 228         MLX5_UARS_IN_PAGE               = PAGE_SIZE / MLX5_ADAPTER_PAGE_SIZE,
 229         MLX5_NON_FP_BFREGS_IN_PAGE      = MLX5_NON_FP_BFREGS_PER_UAR * MLX5_UARS_IN_PAGE,
 230 };
 231
 232 enum {
 233         MLX5_MKEY_MASK_LEN              = 1ull << 0,
 234         MLX5_MKEY_MASK_PAGE_SIZE        = 1ull << 1,
 235         MLX5_MKEY_MASK_START_ADDR       = 1ull << 6,
 236         MLX5_MKEY_MASK_PD               = 1ull << 7,
 237         MLX5_MKEY_MASK_EN_RINVAL        = 1ull << 8,
 238         MLX5_MKEY_MASK_EN_SIGERR        = 1ull << 9,
 239         MLX5_MKEY_MASK_BSF_EN           = 1ull << 12,
 240         MLX5_MKEY_MASK_KEY              = 1ull << 13,
 241         MLX5_MKEY_MASK_QPN              = 1ull << 14,
 242         MLX5_MKEY_MASK_LR               = 1ull << 17,
 243         MLX5_MKEY_MASK_LW               = 1ull << 18,
 244         MLX5_MKEY_MASK_RR               = 1ull << 19,
 245         MLX5_MKEY_MASK_RW               = 1ull << 20,
 246         MLX5_MKEY_MASK_A                = 1ull << 21,
 247         MLX5_MKEY_MASK_SMALL_FENCE      = 1ull << 23,
 248         MLX5_MKEY_MASK_FREE             = 1ull << 29,
 249 };
 250
 251 enum {
 252         MLX5_UMR_TRANSLATION_OFFSET_EN  = (1 << 4),
 253
 254         MLX5_UMR_CHECK_NOT_FREE         = (1 << 5),
 255         MLX5_UMR_CHECK_FREE             = (2 << 5),
 256
 257         MLX5_UMR_INLINE                 = (1 << 7),
 258 };
 259
 260 #define MLX5_UMR_MTT_ALIGNMENT 0x40
 261 #define MLX5_UMR_MTT_MASK      (MLX5_UMR_MTT_ALIGNMENT - 1)
 262 #define MLX5_UMR_MTT_MIN_CHUNK_SIZE MLX5_UMR_MTT_ALIGNMENT
 263
 264 #define MLX5_USER_INDEX_LEN (MLX5_FLD_SZ_BYTES(qpc, user_index) * 8)
 265
 266 enum {
 267         MLX5_EVENT_QUEUE_TYPE_QP = 0,
 268         MLX5_EVENT_QUEUE_TYPE_RQ = 1,
 269         MLX5_EVENT_QUEUE_TYPE_SQ = 2,
 270 };
 271
 272 enum mlx5_event {
 273         MLX5_EVENT_TYPE_COMP               = 0x0,
 274
 275         MLX5_EVENT_TYPE_PATH_MIG           = 0x01,
 276         MLX5_EVENT_TYPE_COMM_EST           = 0x02,
 277         MLX5_EVENT_TYPE_SQ_DRAINED         = 0x03,
 278         MLX5_EVENT_TYPE_SRQ_LAST_WQE       = 0x13,
 279         MLX5_EVENT_TYPE_SRQ_RQ_LIMIT       = 0x14,
 280
 281         MLX5_EVENT_TYPE_CQ_ERROR           = 0x04,
 282         MLX5_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 283         MLX5_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 284         MLX5_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 285         MLX5_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 286         MLX5_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 287
 288         MLX5_EVENT_TYPE_INTERNAL_ERROR     = 0x08,
 289         MLX5_EVENT_TYPE_PORT_CHANGE        = 0x09,
 290         MLX5_EVENT_TYPE_GPIO_EVENT         = 0x15,
 291         MLX5_EVENT_TYPE_PORT_MODULE_EVENT  = 0x16,
 292         MLX5_EVENT_TYPE_REMOTE_CONFIG      = 0x19,
 293         MLX5_EVENT_TYPE_GENERAL_EVENT      = 0x22,
 294         MLX5_EVENT_TYPE_PPS_EVENT          = 0x25,
 295
 296         MLX5_EVENT_TYPE_DB_BF_CONGESTION   = 0x1a,
 297         MLX5_EVENT_TYPE_STALL_EVENT        = 0x1b,
 298
 299         MLX5_EVENT_TYPE_CMD                = 0x0a,
 300         MLX5_EVENT_TYPE_PAGE_REQUEST       = 0xb,
 301
 302         MLX5_EVENT_TYPE_PAGE_FAULT         = 0xc,
 303         MLX5_EVENT_TYPE_NIC_VPORT_CHANGE   = 0xd,
 304
 305         MLX5_EVENT_TYPE_FPGA_ERROR         = 0x20,
 306 };
 307
 308 enum {
 309         MLX5_GENERAL_SUBTYPE_DELAY_DROP_TIMEOUT = 0x1,
 310 };
 311
 312 enum {
 313         MLX5_PORT_CHANGE_SUBTYPE_DOWN           = 1,
 314         MLX5_PORT_CHANGE_SUBTYPE_ACTIVE         = 4,
 315         MLX5_PORT_CHANGE_SUBTYPE_INITIALIZED    = 5,
 316         MLX5_PORT_CHANGE_SUBTYPE_LID            = 6,
 317         MLX5_PORT_CHANGE_SUBTYPE_PKEY           = 7,
 318         MLX5_PORT_CHANGE_SUBTYPE_GUID           = 8,
 319         MLX5_PORT_CHANGE_SUBTYPE_CLIENT_REREG   = 9,
 320 };
 321
 322 enum {
 323         MLX5_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 324         MLX5_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 325         MLX5_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 326         MLX5_DEV_CAP_FLAG_APM           = 1LL << 17,
 327         MLX5_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 328         MLX5_DEV_CAP_FLAG_BLOCK_MCAST   = 1LL << 23,
 329         MLX5_DEV_CAP_FLAG_ON_DMND_PG    = 1LL << 24,
 330         MLX5_DEV_CAP_FLAG_CQ_MODER      = 1LL << 29,
 331         MLX5_DEV_CAP_FLAG_RESIZE_CQ     = 1LL << 30,
 332         MLX5_DEV_CAP_FLAG_DCT           = 1LL << 37,
 333         MLX5_DEV_CAP_FLAG_SIG_HAND_OVER = 1LL << 40,
 334         MLX5_DEV_CAP_FLAG_CMDIF_CSUM    = 3LL << 46,
 335 };
 336
 337 enum {
 338         MLX5_ROCE_VERSION_1             = 0,
 339         MLX5_ROCE_VERSION_2             = 2,
 340 };
 341
 342 enum {
 343         MLX5_ROCE_VERSION_1_CAP         = 1 << MLX5_ROCE_VERSION_1,
 344         MLX5_ROCE_VERSION_2_CAP         = 1 << MLX5_ROCE_VERSION_2,
 345 };
 346
 347 enum {
 348         MLX5_ROCE_L3_TYPE_IPV4          = 0,
 349         MLX5_ROCE_L3_TYPE_IPV6          = 1,
 350 };
 351
 352 enum {
 353         MLX5_ROCE_L3_TYPE_IPV4_CAP      = 1 << 1,
 354         MLX5_ROCE_L3_TYPE_IPV6_CAP      = 1 << 2,
 355 };
 356
 357 enum {
 358         MLX5_OPCODE_NOP                 = 0x00,
 359         MLX5_OPCODE_SEND_INVAL          = 0x01,
 360         MLX5_OPCODE_RDMA_WRITE          = 0x08,
 361         MLX5_OPCODE_RDMA_WRITE_IMM      = 0x09,
 362         MLX5_OPCODE_SEND                = 0x0a,
 363         MLX5_OPCODE_SEND_IMM            = 0x0b,
 364         MLX5_OPCODE_LSO                 = 0x0e,
 365         MLX5_OPCODE_RDMA_READ           = 0x10,
 366         MLX5_OPCODE_ATOMIC_CS           = 0x11,
 367         MLX5_OPCODE_ATOMIC_FA           = 0x12,
 368         MLX5_OPCODE_ATOMIC_MASKED_CS    = 0x14,
 369         MLX5_OPCODE_ATOMIC_MASKED_FA    = 0x15,
 370         MLX5_OPCODE_BIND_MW             = 0x18,
 371         MLX5_OPCODE_CONFIG_CMD          = 0x1f,
 372
 373         MLX5_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 374         MLX5_RECV_OPCODE_SEND           = 0x01,
 375         MLX5_RECV_OPCODE_SEND_IMM       = 0x02,
 376         MLX5_RECV_OPCODE_SEND_INVAL     = 0x03,
 377
 378         MLX5_CQE_OPCODE_ERROR           = 0x1e,
 379         MLX5_CQE_OPCODE_RESIZE          = 0x16,
 380
 381         MLX5_OPCODE_SET_PSV             = 0x20,
 382         MLX5_OPCODE_GET_PSV             = 0x21,
 383         MLX5_OPCODE_CHECK_PSV           = 0x22,
 384         MLX5_OPCODE_RGET_PSV            = 0x26,
 385         MLX5_OPCODE_RCHECK_PSV          = 0x27,
 386
 387         MLX5_OPCODE_UMR                 = 0x25,
 388
 389 };
 390
 391 enum {
 392         MLX5_SET_PORT_RESET_QKEY        = 0,
 393         MLX5_SET_PORT_GUID0             = 16,
 394         MLX5_SET_PORT_NODE_GUID         = 17,
 395         MLX5_SET_PORT_SYS_GUID          = 18,
 396         MLX5_SET_PORT_GID_TABLE         = 19,
 397         MLX5_SET_PORT_PKEY_TABLE        = 20,
 398 };
 399
 400 enum {
 401         MLX5_BW_NO_LIMIT   = 0,
 402         MLX5_100_MBPS_UNIT = 3,
 403         MLX5_GBPS_UNIT     = 4,
 404 };
 405
 406 enum {
 407         MLX5_MAX_PAGE_SHIFT             = 31
 408 };
 409
 410 enum {
 411         MLX5_CAP_OFF_CMDIF_CSUM         = 46,
 412 };
 413
 414 enum {
 415         /*
 416          * Max wqe size for rdma read is 512 bytes, so this
 417          * limits our max_sge_rd as the wqe needs to fit:
 418          * - ctrl segment (16 bytes)
 419          * - rdma segment (16 bytes)
 420          * - scatter elements (16 bytes each)
 421          */
 422         MLX5_MAX_SGE_RD = (512 - 16 - 16) / 16
 423 };
 424
 425 enum mlx5_odp_transport_cap_bits {
 426         MLX5_ODP_SUPPORT_SEND    = 1 << 31,
 427         MLX5_ODP_SUPPORT_RECV    = 1 << 30,
 428         MLX5_ODP_SUPPORT_WRITE   = 1 << 29,
 429         MLX5_ODP_SUPPORT_READ    = 1 << 28,
 430 };
 431
 432 struct mlx5_odp_caps {
 433         char reserved[0x10];
 434         struct {
 435                 __be32                  rc_odp_caps;
 436                 __be32                  uc_odp_caps;
 437                 __be32                  ud_odp_caps;
 438         } per_transport_caps;
 439         char reserved2[0xe4];
 440 };
 441
 442 struct mlx5_cmd_layout {
 443         u8              type;
 444         u8              rsvd0[3];
 445         __be32          inlen;
 446         __be64          in_ptr;
 447         __be32          in[4];
 448         __be32          out[4];
 449         __be64          out_ptr;
 450         __be32          outlen;
 451         u8              token;
 452         u8              sig;
 453         u8              rsvd1;
 454         u8              status_own;
 455 };
 456
 457 struct health_buffer {
 458         __be32          assert_var[5];
 459         __be32          rsvd0[3];
 460         __be32          assert_exit_ptr;
 461         __be32          assert_callra;
 462         __be32          rsvd1[2];
 463         __be32          fw_ver;
 464         __be32          hw_id;
 465         __be32          rsvd2;
 466         u8              irisc_index;
 467         u8              synd;
 468         __be16          ext_synd;
 469 };
 470
 471 struct mlx5_init_seg {
 472         __be32                  fw_rev;
 473         __be32                  cmdif_rev_fw_sub;
 474         __be32                  rsvd0[2];
 475         __be32                  cmdq_addr_h;
 476         __be32                  cmdq_addr_l_sz;
 477         __be32                  cmd_dbell;
 478         __be32                  rsvd1[120];
 479         __be32                  initializing;
 480         struct health_buffer    health;
 481         __be32                  rsvd2[880];
 482         __be32                  internal_timer_h;
 483         __be32                  internal_timer_l;
 484         __be32                  rsvd3[2];
 485         __be32                  health_counter;
 486         __be32                  rsvd4[1019];
 487         __be64                  ieee1588_clk;
 488         __be32                  ieee1588_clk_type;
 489         __be32                  clr_intx;
 490 };
 491
 492 struct mlx5_eqe_comp {
 493         __be32  reserved[6];
 494         __be32  cqn;
 495 };
 496
 497 struct mlx5_eqe_qp_srq {
 498         __be32  reserved1[5];
 499         u8      type;
 500         u8      reserved2[3];
 501         __be32  qp_srq_n;
 502 };
 503
 504 struct mlx5_eqe_cq_err {
 505         __be32  cqn;
 506         u8      reserved1[7];
 507         u8      syndrome;
 508 };
 509
 510 struct mlx5_eqe_port_state {
 511         u8      reserved0[8];
 512         u8      port;
 513 };
 514
 515 struct mlx5_eqe_gpio {
 516         __be32  reserved0[2];
 517         __be64  gpio_event;
 518 };
 519
 520 struct mlx5_eqe_congestion {
 521         u8      type;
 522         u8      rsvd0;
 523         u8      congestion_level;
 524 };
 525
 526 struct mlx5_eqe_stall_vl {
 527         u8      rsvd0[3];
 528         u8      port_vl;
 529 };
 530
 531 struct mlx5_eqe_cmd {
 532         __be32  vector;
 533         __be32  rsvd[6];
 534 };
 535
 536 struct mlx5_eqe_page_req {
 537         u8              rsvd0[2];
 538         __be16          func_id;
 539         __be32          num_pages;
 540         __be32          rsvd1[5];
 541 };
 542
 543 struct mlx5_eqe_page_fault {
 544         __be32 bytes_committed;
 545         union {
 546                 struct {
 547                         u16     reserved1;
 548                         __be16  wqe_index;
 549                         u16     reserved2;
 550                         __be16  packet_length;
 551                         __be32  token;
 552                         u8      reserved4[8];
 553                         __be32  pftype_wq;
 554                 } __packed wqe;
 555                 struct {
 556                         __be32  r_key;
 557                         u16     reserved1;
 558                         __be16  packet_length;
 559                         __be32  rdma_op_len;
 560                         __be64  rdma_va;
 561                         __be32  pftype_token;
 562                 } __packed rdma;
 563         } __packed;
 564 } __packed;
 565
 566 struct mlx5_eqe_vport_change {
 567         u8              rsvd0[2];
 568         __be16          vport_num;
 569         __be32          rsvd1[6];
 570 } __packed;
 571
 572 struct mlx5_eqe_port_module {
 573         u8        reserved_at_0[1];
 574         u8        module;
 575         u8        reserved_at_2[1];
 576         u8        module_status;
 577         u8        reserved_at_4[2];
 578         u8        error_type;
 579 } __packed;
 580
 581 struct mlx5_eqe_pps {
 582         u8              rsvd0[3];
 583         u8              pin;
 584         u8              rsvd1[4];
 585         union {
 586                 struct {
 587                         __be32          time_sec;
 588                         __be32          time_nsec;
 589                 };
 590                 struct {
 591                         __be64          time_stamp;
 592                 };
 593         };
 594         u8              rsvd2[12];
 595 } __packed;
 596
 597 union ev_data {
 598         __be32                          raw[7];
 599         struct mlx5_eqe_cmd             cmd;
 600         struct mlx5_eqe_comp            comp;
 601         struct mlx5_eqe_qp_srq          qp_srq;
 602         struct mlx5_eqe_cq_err          cq_err;
 603         struct mlx5_eqe_port_state      port;
 604         struct mlx5_eqe_gpio            gpio;
 605         struct mlx5_eqe_congestion      cong;
 606         struct mlx5_eqe_stall_vl        stall_vl;
 607         struct mlx5_eqe_page_req        req_pages;
 608         struct mlx5_eqe_page_fault      page_fault;
 609         struct mlx5_eqe_vport_change    vport_change;
 610         struct mlx5_eqe_port_module     port_module;
 611         struct mlx5_eqe_pps             pps;
 612 } __packed;
 613
 614 struct mlx5_eqe {
 615         u8              rsvd0;
 616         u8              type;
 617         u8              rsvd1;
 618         u8              sub_type;
 619         __be32          rsvd2[7];
 620         union ev_data   data;
 621         __be16          rsvd3;
 622         u8              signature;
 623         u8              owner;
 624 } __packed;
 625
 626 struct mlx5_cmd_prot_block {
 627         u8              data[MLX5_CMD_DATA_BLOCK_SIZE];
 628         u8              rsvd0[48];
 629         __be64          next;
 630         __be32          block_num;
 631         u8              rsvd1;
 632         u8              token;
 633         u8              ctrl_sig;
 634         u8              sig;
 635 };
 636
 637 enum {
 638         MLX5_CQE_SYND_FLUSHED_IN_ERROR = 5,
 639 };
 640
 641 struct mlx5_err_cqe {
 642         u8      rsvd0[32];
 643         __be32  srqn;
 644         u8      rsvd1[18];
 645         u8      vendor_err_synd;
 646         u8      syndrome;
 647         __be32  s_wqe_opcode_qpn;
 648         __be16  wqe_counter;
 649         u8      signature;
 650         u8      op_own;
 651 };
 652
 653 struct mlx5_cqe64 {
 654         u8              outer_l3_tunneled;
 655         u8              rsvd0;
 656         __be16          wqe_id;
 657         u8              lro_tcppsh_abort_dupack;
 658         u8              lro_min_ttl;
 659         __be16          lro_tcp_win;
 660         __be32          lro_ack_seq_num;
 661         __be32          rss_hash_result;
 662         u8              rss_hash_type;
 663         u8              ml_path;
 664         u8              rsvd20[2];
 665         __be16          check_sum;
 666         __be16          slid;
 667         __be32          flags_rqpn;
 668         u8              hds_ip_ext;
 669         u8              l4_l3_hdr_type;
 670         __be16          vlan_info;
 671         __be32          srqn; /* [31:24]: lro_num_seg, [23:0]: srqn */
 672         __be32          imm_inval_pkey;
 673         u8              rsvd40[4];
 674         __be32          byte_cnt;
 675         __be32          timestamp_h;
 676         __be32          timestamp_l;
 677         __be32          sop_drop_qpn;
 678         __be16          wqe_counter;
 679         u8              signature;
 680         u8              op_own;
 681 };
 682
 683 struct mlx5_mini_cqe8 {
 684         union {
 685                 __be32 rx_hash_result;
 686                 struct {
 687                         __be16 checksum;
 688                         __be16 rsvd;
 689                 };
 690                 struct {
 691                         __be16 wqe_counter;
 692                         u8  s_wqe_opcode;
 693                         u8  reserved;
 694                 } s_wqe_info;
 695         };
 696         __be32 byte_cnt;
 697 };
 698
 699 enum {
 700         MLX5_NO_INLINE_DATA,
 701         MLX5_INLINE_DATA32_SEG,
 702         MLX5_INLINE_DATA64_SEG,
 703         MLX5_COMPRESSED,
 704 };
 705
 706 enum {
 707         MLX5_CQE_FORMAT_CSUM = 0x1,
 708 };
 709
 710 #define MLX5_MINI_CQE_ARRAY_SIZE 8
 711
 712 static inline int mlx5_get_cqe_format(struct mlx5_cqe64 *cqe)
 713 {
 714         return (cqe->op_own >> 2) & 0x3;
 715 }
 716
 717 static inline u8 get_cqe_lro_tcppsh(struct mlx5_cqe64 *cqe)
 718 {
 719         return (cqe->lro_tcppsh_abort_dupack >> 6) & 1;
 720 }
 721
 722 static inline u8 get_cqe_l4_hdr_type(struct mlx5_cqe64 *cqe)
 723 {
 724         return (cqe->l4_l3_hdr_type >> 4) & 0x7;
 725 }
 726
 727 static inline u8 get_cqe_l3_hdr_type(struct mlx5_cqe64 *cqe)
 728 {
 729         return (cqe->l4_l3_hdr_type >> 2) & 0x3;
 730 }
 731
 732 static inline u8 cqe_is_tunneled(struct mlx5_cqe64 *cqe)
 733 {
 734         return cqe->outer_l3_tunneled & 0x1;
 735 }
 736
 737 static inline int cqe_has_vlan(struct mlx5_cqe64 *cqe)
 738 {
 739         return !!(cqe->l4_l3_hdr_type & 0x1);
 740 }
 741
 742 static inline u64 get_cqe_ts(struct mlx5_cqe64 *cqe)
 743 {
 744         u32 hi, lo;
 745
 746         hi = be32_to_cpu(cqe->timestamp_h);
 747         lo = be32_to_cpu(cqe->timestamp_l);
 748
 749         return (u64)lo | ((u64)hi << 32);
 750 }
 751
 752 struct mpwrq_cqe_bc {
 753         __be16  filler_consumed_strides;
 754         __be16  byte_cnt;
 755 };
 756
 757 static inline u16 mpwrq_get_cqe_byte_cnt(struct mlx5_cqe64 *cqe)
 758 {
 759         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
 760
 761         return be16_to_cpu(bc->byte_cnt);
 762 }
 763
 764 static inline u16 mpwrq_get_cqe_bc_consumed_strides(struct mpwrq_cqe_bc *bc)
 765 {
 766         return 0x7fff & be16_to_cpu(bc->filler_consumed_strides);
 767 }
 768
 769 static inline u16 mpwrq_get_cqe_consumed_strides(struct mlx5_cqe64 *cqe)
 770 {
 771         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
 772
 773         return mpwrq_get_cqe_bc_consumed_strides(bc);
 774 }
 775
 776 static inline bool mpwrq_is_filler_cqe(struct mlx5_cqe64 *cqe)
 777 {
 778         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
 779
 780         return 0x8000 & be16_to_cpu(bc->filler_consumed_strides);
 781 }
 782
 783 static inline u16 mpwrq_get_cqe_stride_index(struct mlx5_cqe64 *cqe)
 784 {
 785         return be16_to_cpu(cqe->wqe_counter);
 786 }
 787
 788 enum {
 789         CQE_L4_HDR_TYPE_NONE                    = 0x0,
 790         CQE_L4_HDR_TYPE_TCP_NO_ACK              = 0x1,
 791         CQE_L4_HDR_TYPE_UDP                     = 0x2,
 792         CQE_L4_HDR_TYPE_TCP_ACK_NO_DATA         = 0x3,
 793         CQE_L4_HDR_TYPE_TCP_ACK_AND_DATA        = 0x4,
 794 };
 795
 796 enum {
 797         CQE_RSS_HTYPE_IP        = 0x3 << 2,
 798         /* cqe->rss_hash_type[3:2] - IP destination selected for hash
 799          * (00 = none,  01 = IPv4, 10 = IPv6, 11 = Reserved)
 800          */
 801         CQE_RSS_HTYPE_L4        = 0x3 << 6,
 802         /* cqe->rss_hash_type[7:6] - L4 destination selected for hash
 803          * (00 = none, 01 = TCP. 10 = UDP, 11 = IPSEC.SPI
 804          */
 805 };
 806
 807 enum {
 808         MLX5_CQE_ROCE_L3_HEADER_TYPE_GRH        = 0x0,
 809         MLX5_CQE_ROCE_L3_HEADER_TYPE_IPV6       = 0x1,
 810         MLX5_CQE_ROCE_L3_HEADER_TYPE_IPV4       = 0x2,
 811 };
 812
 813 enum {
 814         CQE_L2_OK       = 1 << 0,
 815         CQE_L3_OK       = 1 << 1,
 816         CQE_L4_OK       = 1 << 2,
 817 };
 818
 819 struct mlx5_sig_err_cqe {
 820         u8              rsvd0[16];
 821         __be32          expected_trans_sig;
 822         __be32          actual_trans_sig;
 823         __be32          expected_reftag;
 824         __be32          actual_reftag;
 825         __be16          syndrome;
 826         u8              rsvd22[2];
 827         __be32          mkey;
 828         __be64          err_offset;
 829         u8              rsvd30[8];
 830         __be32          qpn;
 831         u8              rsvd38[2];
 832         u8              signature;
 833         u8              op_own;
 834 };
 835
 836 struct mlx5_wqe_srq_next_seg {
 837         u8                      rsvd0[2];
 838         __be16                  next_wqe_index;
 839         u8                      signature;
 840         u8                      rsvd1[11];
 841 };
 842
 843 union mlx5_ext_cqe {
 844         struct ib_grh   grh;
 845         u8              inl[64];
 846 };
 847
 848 struct mlx5_cqe128 {
 849         union mlx5_ext_cqe      inl_grh;
 850         struct mlx5_cqe64       cqe64;
 851 };
 852
 853 enum {
 854         MLX5_MKEY_STATUS_FREE = 1 << 6,
 855 };
 856
 857 enum {
 858         MLX5_MKEY_REMOTE_INVAL  = 1 << 24,
 859         MLX5_MKEY_FLAG_SYNC_UMR = 1 << 29,
 860         MLX5_MKEY_BSF_EN        = 1 << 30,
 861         MLX5_MKEY_LEN64         = 1 << 31,
 862 };
 863
 864 struct mlx5_mkey_seg {
 865         /* This is a two bit field occupying bits 31-30.
 866          * bit 31 is always 0,
 867          * bit 30 is zero for regular MRs and 1 (e.g free) for UMRs that do not have tanslation
 868          */
 869         u8              status;
 870         u8              pcie_control;
 871         u8              flags;
 872         u8              version;
 873         __be32          qpn_mkey7_0;
 874         u8              rsvd1[4];
 875         __be32          flags_pd;
 876         __be64          start_addr;
 877         __be64          len;
 878         __be32          bsfs_octo_size;
 879         u8              rsvd2[16];
 880         __be32          xlt_oct_size;
 881         u8              rsvd3[3];
 882         u8              log2_page_size;
 883         u8              rsvd4[4];
 884 };
 885
 886 #define MLX5_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 887
 888 enum {
 889         MLX_EXT_PORT_CAP_FLAG_EXTENDED_PORT_INFO        = 1 <<  0
 890 };
 891
 892 enum {
 893         VPORT_STATE_DOWN                = 0x0,
 894         VPORT_STATE_UP                  = 0x1,
 895 };
 896
 897 enum {
 898         MLX5_ESW_VPORT_ADMIN_STATE_DOWN  = 0x0,
 899         MLX5_ESW_VPORT_ADMIN_STATE_UP    = 0x1,
 900         MLX5_ESW_VPORT_ADMIN_STATE_AUTO  = 0x2,
 901 };
 902
 903 enum {
 904         MLX5_L3_PROT_TYPE_IPV4          = 0,
 905         MLX5_L3_PROT_TYPE_IPV6          = 1,
 906 };
 907
 908 enum {
 909         MLX5_L4_PROT_TYPE_TCP           = 0,
 910         MLX5_L4_PROT_TYPE_UDP           = 1,
 911 };
 912
 913 enum {
 914         MLX5_HASH_FIELD_SEL_SRC_IP      = 1 << 0,
 915         MLX5_HASH_FIELD_SEL_DST_IP      = 1 << 1,
 916         MLX5_HASH_FIELD_SEL_L4_SPORT    = 1 << 2,
 917         MLX5_HASH_FIELD_SEL_L4_DPORT    = 1 << 3,
 918         MLX5_HASH_FIELD_SEL_IPSEC_SPI   = 1 << 4,
 919 };
 920
 921 enum {
 922         MLX5_MATCH_OUTER_HEADERS        = 1 << 0,
 923         MLX5_MATCH_MISC_PARAMETERS      = 1 << 1,
 924         MLX5_MATCH_INNER_HEADERS        = 1 << 2,
 925
 926 };
 927
 928 enum {
 929         MLX5_FLOW_TABLE_TYPE_NIC_RCV    = 0,
 930         MLX5_FLOW_TABLE_TYPE_ESWITCH    = 4,
 931 };
 932
 933 enum {
 934         MLX5_FLOW_CONTEXT_DEST_TYPE_VPORT       = 0,
 935         MLX5_FLOW_CONTEXT_DEST_TYPE_FLOW_TABLE  = 1,
 936         MLX5_FLOW_CONTEXT_DEST_TYPE_TIR         = 2,
 937 };
 938
 939 enum mlx5_list_type {
 940         MLX5_NVPRT_LIST_TYPE_UC   = 0x0,
 941         MLX5_NVPRT_LIST_TYPE_MC   = 0x1,
 942         MLX5_NVPRT_LIST_TYPE_VLAN = 0x2,
 943 };
 944
 945 enum {
 946         MLX5_RQC_RQ_TYPE_MEMORY_RQ_INLINE = 0x0,
 947         MLX5_RQC_RQ_TYPE_MEMORY_RQ_RPM    = 0x1,
 948 };
 949
 950 enum mlx5_wol_mode {
 951         MLX5_WOL_DISABLE        = 0,
 952         MLX5_WOL_SECURED_MAGIC  = 1 << 1,
 953         MLX5_WOL_MAGIC          = 1 << 2,
 954         MLX5_WOL_ARP            = 1 << 3,
 955         MLX5_WOL_BROADCAST      = 1 << 4,
 956         MLX5_WOL_MULTICAST      = 1 << 5,
 957         MLX5_WOL_UNICAST        = 1 << 6,
 958         MLX5_WOL_PHY_ACTIVITY   = 1 << 7,
 959 };
 960
 961 /* MLX5 DEV CAPs */
 962
 963 /* TODO: EAT.ME */
 964 enum mlx5_cap_mode {
 965         HCA_CAP_OPMOD_GET_MAX   = 0,
 966         HCA_CAP_OPMOD_GET_CUR   = 1,
 967 };
 968
 969 enum mlx5_cap_type {
 970         MLX5_CAP_GENERAL = 0,
 971         MLX5_CAP_ETHERNET_OFFLOADS,
 972         MLX5_CAP_ODP,
 973         MLX5_CAP_ATOMIC,
 974         MLX5_CAP_ROCE,
 975         MLX5_CAP_IPOIB_OFFLOADS,
 976         MLX5_CAP_IPOIB_ENHANCED_OFFLOADS,
 977         MLX5_CAP_FLOW_TABLE,
 978         MLX5_CAP_ESWITCH_FLOW_TABLE,
 979         MLX5_CAP_ESWITCH,
 980         MLX5_CAP_RESERVED,
 981         MLX5_CAP_VECTOR_CALC,
 982         MLX5_CAP_QOS,
 983         MLX5_CAP_FPGA,
 984         /* NUM OF CAP Types */
 985         MLX5_CAP_NUM
 986 };
 987
 988 enum mlx5_pcam_reg_groups {
 989         MLX5_PCAM_REGS_5000_TO_507F                 = 0x0,
 990 };
 991
 992 enum mlx5_pcam_feature_groups {
 993         MLX5_PCAM_FEATURE_ENHANCED_FEATURES         = 0x0,
 994 };
 995
 996 enum mlx5_mcam_reg_groups {
 997         MLX5_MCAM_REGS_FIRST_128                    = 0x0,
 998 };
 999
1000 enum mlx5_mcam_feature_groups {
1001         MLX5_MCAM_FEATURE_ENHANCED_FEATURES         = 0x0,
1002 };
1003
1004 /* GET Dev Caps macros */
1005 #define MLX5_CAP_GEN(mdev, cap) \
1006         MLX5_GET(cmd_hca_cap, mdev->caps.hca_cur[MLX5_CAP_GENERAL], cap)
1007
1008 #define MLX5_CAP_GEN_MAX(mdev, cap) \
1009         MLX5_GET(cmd_hca_cap, mdev->caps.hca_max[MLX5_CAP_GENERAL], cap)
1010
1011 #define MLX5_CAP_ETH(mdev, cap) \
1012         MLX5_GET(per_protocol_networking_offload_caps,\
1013                  mdev->caps.hca_cur[MLX5_CAP_ETHERNET_OFFLOADS], cap)
1014
1015 #define MLX5_CAP_ETH_MAX(mdev, cap) \
1016         MLX5_GET(per_protocol_networking_offload_caps,\
1017                  mdev->caps.hca_max[MLX5_CAP_ETHERNET_OFFLOADS], cap)
1018
1019 #define MLX5_CAP_IPOIB_ENHANCED(mdev, cap) \
1020         MLX5_GET(per_protocol_networking_offload_caps,\
1021                  mdev->caps.hca_cur[MLX5_CAP_IPOIB_ENHANCED_OFFLOADS], cap)
1022
1023 #define MLX5_CAP_ROCE(mdev, cap) \
1024         MLX5_GET(roce_cap, mdev->caps.hca_cur[MLX5_CAP_ROCE], cap)
1025
1026 #define MLX5_CAP_ROCE_MAX(mdev, cap) \
1027         MLX5_GET(roce_cap, mdev->caps.hca_max[MLX5_CAP_ROCE], cap)
1028
1029 #define MLX5_CAP_ATOMIC(mdev, cap) \
1030         MLX5_GET(atomic_caps, mdev->caps.hca_cur[MLX5_CAP_ATOMIC], cap)
1031
1032 #define MLX5_CAP_ATOMIC_MAX(mdev, cap) \
1033         MLX5_GET(atomic_caps, mdev->caps.hca_max[MLX5_CAP_ATOMIC], cap)
1034
1035 #define MLX5_CAP_FLOWTABLE(mdev, cap) \
1036         MLX5_GET(flow_table_nic_cap, mdev->caps.hca_cur[MLX5_CAP_FLOW_TABLE], cap)
1037
1038 #define MLX5_CAP_FLOWTABLE_MAX(mdev, cap) \
1039         MLX5_GET(flow_table_nic_cap, mdev->caps.hca_max[MLX5_CAP_FLOW_TABLE], cap)
1040
1041 #define MLX5_CAP_FLOWTABLE_NIC_RX(mdev, cap) \
1042         MLX5_CAP_FLOWTABLE(mdev, flow_table_properties_nic_receive.cap)
1043
1044 #define MLX5_CAP_FLOWTABLE_NIC_RX_MAX(mdev, cap) \
1045         MLX5_CAP_FLOWTABLE_MAX(mdev, flow_table_properties_nic_receive.cap)
1046
1047 #define MLX5_CAP_FLOWTABLE_SNIFFER_RX(mdev, cap) \
1048         MLX5_CAP_FLOWTABLE(mdev, flow_table_properties_nic_receive_sniffer.cap)
1049
1050 #define MLX5_CAP_FLOWTABLE_SNIFFER_RX_MAX(mdev, cap) \
1051         MLX5_CAP_FLOWTABLE_MAX(mdev, flow_table_properties_nic_receive_sniffer.cap)
1052
1053 #define MLX5_CAP_FLOWTABLE_SNIFFER_TX(mdev, cap) \
1054         MLX5_CAP_FLOWTABLE(mdev, flow_table_properties_nic_transmit_sniffer.cap)
1055
1056 #define MLX5_CAP_FLOWTABLE_SNIFFER_TX_MAX(mdev, cap) \
1057         MLX5_CAP_FLOWTABLE_MAX(mdev, flow_table_properties_nic_transmit_sniffer.cap)
1058
1059 #define MLX5_CAP_ESW_FLOWTABLE(mdev, cap) \
1060         MLX5_GET(flow_table_eswitch_cap, \
1061                  mdev->caps.hca_cur[MLX5_CAP_ESWITCH_FLOW_TABLE], cap)
1062
1063 #define MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, cap) \
1064         MLX5_GET(flow_table_eswitch_cap, \
1065                  mdev->caps.hca_max[MLX5_CAP_ESWITCH_FLOW_TABLE], cap)
1066
1067 #define MLX5_CAP_ESW_FLOWTABLE_FDB(mdev, cap) \
1068         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_nic_esw_fdb.cap)
1069
1070 #define MLX5_CAP_ESW_FLOWTABLE_FDB_MAX(mdev, cap) \
1071         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_nic_esw_fdb.cap)
1072
1073 #define MLX5_CAP_ESW_EGRESS_ACL(mdev, cap) \
1074         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_esw_acl_egress.cap)
1075
1076 #define MLX5_CAP_ESW_EGRESS_ACL_MAX(mdev, cap) \
1077         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_esw_acl_egress.cap)
1078
1079 #define MLX5_CAP_ESW_INGRESS_ACL(mdev, cap) \
1080         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_esw_acl_ingress.cap)
1081
1082 #define MLX5_CAP_ESW_INGRESS_ACL_MAX(mdev, cap) \
1083         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_esw_acl_ingress.cap)
1084
1085 #define MLX5_CAP_ESW(mdev, cap) \
1086         MLX5_GET(e_switch_cap, \
1087                  mdev->caps.hca_cur[MLX5_CAP_ESWITCH], cap)
1088
1089 #define MLX5_CAP_ESW_MAX(mdev, cap) \
1090         MLX5_GET(e_switch_cap, \
1091                  mdev->caps.hca_max[MLX5_CAP_ESWITCH], cap)
1092
1093 #define MLX5_CAP_ODP(mdev, cap)\
1094         MLX5_GET(odp_cap, mdev->caps.hca_cur[MLX5_CAP_ODP], cap)
1095
1096 #define MLX5_CAP_VECTOR_CALC(mdev, cap) \
1097         MLX5_GET(vector_calc_cap, \
1098                  mdev->caps.hca_cur[MLX5_CAP_VECTOR_CALC], cap)
1099
1100 #define MLX5_CAP_QOS(mdev, cap)\
1101         MLX5_GET(qos_cap, mdev->caps.hca_cur[MLX5_CAP_QOS], cap)
1102
1103 #define MLX5_CAP_PCAM_FEATURE(mdev, fld) \
1104         MLX5_GET(pcam_reg, (mdev)->caps.pcam, feature_cap_mask.enhanced_features.fld)
1105
1106 #define MLX5_CAP_MCAM_REG(mdev, reg) \
1107         MLX5_GET(mcam_reg, (mdev)->caps.mcam, mng_access_reg_cap_mask.access_regs.reg)
1108
1109 #define MLX5_CAP_MCAM_FEATURE(mdev, fld) \
1110         MLX5_GET(mcam_reg, (mdev)->caps.mcam, mng_feature_cap_mask.enhanced_features.fld)
1111
1112 #define MLX5_CAP_FPGA(mdev, cap) \
1113         MLX5_GET(fpga_cap, (mdev)->caps.hca_cur[MLX5_CAP_FPGA], cap)
1114
1115 #define MLX5_CAP64_FPGA(mdev, cap) \
1116         MLX5_GET64(fpga_cap, (mdev)->caps.hca_cur[MLX5_CAP_FPGA], cap)
1117
1118 enum {
1119         MLX5_CMD_STAT_OK                        = 0x0,
1120         MLX5_CMD_STAT_INT_ERR                   = 0x1,
1121         MLX5_CMD_STAT_BAD_OP_ERR                = 0x2,
1122         MLX5_CMD_STAT_BAD_PARAM_ERR             = 0x3,
1123         MLX5_CMD_STAT_BAD_SYS_STATE_ERR         = 0x4,
1124         MLX5_CMD_STAT_BAD_RES_ERR               = 0x5,
1125         MLX5_CMD_STAT_RES_BUSY                  = 0x6,
1126         MLX5_CMD_STAT_LIM_ERR                   = 0x8,
1127         MLX5_CMD_STAT_BAD_RES_STATE_ERR         = 0x9,
1128         MLX5_CMD_STAT_IX_ERR                    = 0xa,
1129         MLX5_CMD_STAT_NO_RES_ERR                = 0xf,
1130         MLX5_CMD_STAT_BAD_INP_LEN_ERR           = 0x50,
1131         MLX5_CMD_STAT_BAD_OUTP_LEN_ERR          = 0x51,
1132         MLX5_CMD_STAT_BAD_QP_STATE_ERR          = 0x10,
1133         MLX5_CMD_STAT_BAD_PKT_ERR               = 0x30,
1134         MLX5_CMD_STAT_BAD_SIZE_OUTS_CQES_ERR    = 0x40,
1135 };
1136
1137 enum {
1138         MLX5_IEEE_802_3_COUNTERS_GROUP        = 0x0,
1139         MLX5_RFC_2863_COUNTERS_GROUP          = 0x1,
1140         MLX5_RFC_2819_COUNTERS_GROUP          = 0x2,
1141         MLX5_RFC_3635_COUNTERS_GROUP          = 0x3,
1142         MLX5_ETHERNET_EXTENDED_COUNTERS_GROUP = 0x5,
1143         MLX5_PER_PRIORITY_COUNTERS_GROUP      = 0x10,
1144         MLX5_PER_TRAFFIC_CLASS_COUNTERS_GROUP = 0x11,
1145         MLX5_PHYSICAL_LAYER_COUNTERS_GROUP    = 0x12,
1146         MLX5_PHYSICAL_LAYER_STATISTICAL_GROUP = 0x16,
1147         MLX5_INFINIBAND_PORT_COUNTERS_GROUP   = 0x20,
1148 };
1149
1150 enum {
1151         MLX5_PCIE_PERFORMANCE_COUNTERS_GROUP       = 0x0,
1152 };
1153
1154 static inline u16 mlx5_to_sw_pkey_sz(int pkey_sz)
1155 {
1156         if (pkey_sz > MLX5_MAX_LOG_PKEY_TABLE)
1157                 return 0;
1158         return MLX5_MIN_PKEY_TABLE_SIZE << pkey_sz;
1159 }
1160
1161 #define MLX5_BY_PASS_NUM_REGULAR_PRIOS 8
1162 #define MLX5_BY_PASS_NUM_DONT_TRAP_PRIOS 8
1163 #define MLX5_BY_PASS_NUM_MULTICAST_PRIOS 1
1164 #define MLX5_BY_PASS_NUM_PRIOS (MLX5_BY_PASS_NUM_REGULAR_PRIOS +\
1165                                 MLX5_BY_PASS_NUM_DONT_TRAP_PRIOS +\
1166                                 MLX5_BY_PASS_NUM_MULTICAST_PRIOS)
1167
1168 #endif /* MLX5_DEVICE_H */