drivers/gpu/drm/stm/ltdc.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (C) STMicroelectronics SA 2017
   4  *
   5  * Authors: Philippe Cornu <philippe.cornu@st.com>
   6  *          Yannick Fertre <yannick.fertre@st.com>
   7  *          Fabien Dessenne <fabien.dessenne@st.com>
   8  *          Mickael Reulier <mickael.reulier@st.com>
   9  */
  10
  11 #include <linux/clk.h>
  12 #include <linux/component.h>
  13 #include <linux/delay.h>
  14 #include <linux/interrupt.h>
  15 #include <linux/module.h>
  16 #include <linux/of_address.h>
  17 #include <linux/of_graph.h>
  18 #include <linux/pinctrl/consumer.h>
  19 #include <linux/platform_device.h>
  20 #include <linux/pm_runtime.h>
  21 #include <linux/reset.h>
  22
  23 #include <drm/drm_atomic.h>
  24 #include <drm/drm_atomic_helper.h>
  25 #include <drm/drm_bridge.h>
  26 #include <drm/drm_device.h>
  27 #include <drm/drm_fb_cma_helper.h>
  28 #include <drm/drm_fourcc.h>
  29 #include <drm/drm_gem_atomic_helper.h>
  30 #include <drm/drm_gem_cma_helper.h>
  31 #include <drm/drm_of.h>
  32 #include <drm/drm_plane_helper.h>
  33 #include <drm/drm_probe_helper.h>
  34 #include <drm/drm_vblank.h>
  35
  36 #include <video/videomode.h>
  37
  38 #include "ltdc.h"
  39
  40 #define NB_CRTC 1
  41 #define CRTC_MASK GENMASK(NB_CRTC - 1, 0)
  42
  43 #define MAX_IRQ 4
  44
  45 #define HWVER_10200 0x010200
  46 #define HWVER_10300 0x010300
  47 #define HWVER_20101 0x020101
  48
  49 /*
  50  * The address of some registers depends on the HW version: such registers have
  51  * an extra offset specified with reg_ofs.
  52  */
  53 #define REG_OFS_NONE    0
  54 #define REG_OFS_4       4               /* Insertion of "Layer Conf. 2" reg */
  55 #define REG_OFS         (ldev->caps.reg_ofs)
  56 #define LAY_OFS         0x80            /* Register Offset between 2 layers */
  57
  58 /* Global register offsets */
  59 #define LTDC_IDR        0x0000          /* IDentification */
  60 #define LTDC_LCR        0x0004          /* Layer Count */
  61 #define LTDC_SSCR       0x0008          /* Synchronization Size Configuration */
  62 #define LTDC_BPCR       0x000C          /* Back Porch Configuration */
  63 #define LTDC_AWCR       0x0010          /* Active Width Configuration */
  64 #define LTDC_TWCR       0x0014          /* Total Width Configuration */
  65 #define LTDC_GCR        0x0018          /* Global Control */
  66 #define LTDC_GC1R       0x001C          /* Global Configuration 1 */
  67 #define LTDC_GC2R       0x0020          /* Global Configuration 2 */
  68 #define LTDC_SRCR       0x0024          /* Shadow Reload Configuration */
  69 #define LTDC_GACR       0x0028          /* GAmma Correction */
  70 #define LTDC_BCCR       0x002C          /* Background Color Configuration */
  71 #define LTDC_IER        0x0034          /* Interrupt Enable */
  72 #define LTDC_ISR        0x0038          /* Interrupt Status */
  73 #define LTDC_ICR        0x003C          /* Interrupt Clear */
  74 #define LTDC_LIPCR      0x0040          /* Line Interrupt Position Conf. */
  75 #define LTDC_CPSR       0x0044          /* Current Position Status */
  76 #define LTDC_CDSR       0x0048          /* Current Display Status */
  77
  78 /* Layer register offsets */
  79 #define LTDC_L1LC1R     (0x80)          /* L1 Layer Configuration 1 */
  80 #define LTDC_L1LC2R     (0x84)          /* L1 Layer Configuration 2 */
  81 #define LTDC_L1CR       (0x84 + REG_OFS)/* L1 Control */
  82 #define LTDC_L1WHPCR    (0x88 + REG_OFS)/* L1 Window Hor Position Config */
  83 #define LTDC_L1WVPCR    (0x8C + REG_OFS)/* L1 Window Vert Position Config */
  84 #define LTDC_L1CKCR     (0x90 + REG_OFS)/* L1 Color Keying Configuration */
  85 #define LTDC_L1PFCR     (0x94 + REG_OFS)/* L1 Pixel Format Configuration */
  86 #define LTDC_L1CACR     (0x98 + REG_OFS)/* L1 Constant Alpha Config */
  87 #define LTDC_L1DCCR     (0x9C + REG_OFS)/* L1 Default Color Configuration */
  88 #define LTDC_L1BFCR     (0xA0 + REG_OFS)/* L1 Blend Factors Configuration */
  89 #define LTDC_L1FBBCR    (0xA4 + REG_OFS)/* L1 FrameBuffer Bus Control */
  90 #define LTDC_L1AFBCR    (0xA8 + REG_OFS)/* L1 AuxFB Control */
  91 #define LTDC_L1CFBAR    (0xAC + REG_OFS)/* L1 Color FrameBuffer Address */
  92 #define LTDC_L1CFBLR    (0xB0 + REG_OFS)/* L1 Color FrameBuffer Length */
  93 #define LTDC_L1CFBLNR   (0xB4 + REG_OFS)/* L1 Color FrameBuffer Line Nb */
  94 #define LTDC_L1AFBAR    (0xB8 + REG_OFS)/* L1 AuxFB Address */
  95 #define LTDC_L1AFBLR    (0xBC + REG_OFS)/* L1 AuxFB Length */
  96 #define LTDC_L1AFBLNR   (0xC0 + REG_OFS)/* L1 AuxFB Line Number */
  97 #define LTDC_L1CLUTWR   (0xC4 + REG_OFS)/* L1 CLUT Write */
  98 #define LTDC_L1YS1R     (0xE0 + REG_OFS)/* L1 YCbCr Scale 1 */
  99 #define LTDC_L1YS2R     (0xE4 + REG_OFS)/* L1 YCbCr Scale 2 */
 100
 101 /* Bit definitions */
 102 #define SSCR_VSH        GENMASK(10, 0)  /* Vertical Synchronization Height */
 103 #define SSCR_HSW        GENMASK(27, 16) /* Horizontal Synchronization Width */
 104
 105 #define BPCR_AVBP       GENMASK(10, 0)  /* Accumulated Vertical Back Porch */
 106 #define BPCR_AHBP       GENMASK(27, 16) /* Accumulated Horizontal Back Porch */
 107
 108 #define AWCR_AAH        GENMASK(10, 0)  /* Accumulated Active Height */
 109 #define AWCR_AAW        GENMASK(27, 16) /* Accumulated Active Width */
 110
 111 #define TWCR_TOTALH     GENMASK(10, 0)  /* TOTAL Height */
 112 #define TWCR_TOTALW     GENMASK(27, 16) /* TOTAL Width */
 113
 114 #define GCR_LTDCEN      BIT(0)          /* LTDC ENable */
 115 #define GCR_DEN         BIT(16)         /* Dither ENable */
 116 #define GCR_PCPOL       BIT(28)         /* Pixel Clock POLarity-Inverted */
 117 #define GCR_DEPOL       BIT(29)         /* Data Enable POLarity-High */
 118 #define GCR_VSPOL       BIT(30)         /* Vertical Synchro POLarity-High */
 119 #define GCR_HSPOL       BIT(31)         /* Horizontal Synchro POLarity-High */
 120
 121 #define GC1R_WBCH       GENMASK(3, 0)   /* Width of Blue CHannel output */
 122 #define GC1R_WGCH       GENMASK(7, 4)   /* Width of Green Channel output */
 123 #define GC1R_WRCH       GENMASK(11, 8)  /* Width of Red Channel output */
 124 #define GC1R_PBEN       BIT(12)         /* Precise Blending ENable */
 125 #define GC1R_DT         GENMASK(15, 14) /* Dithering Technique */
 126 #define GC1R_GCT        GENMASK(19, 17) /* Gamma Correction Technique */
 127 #define GC1R_SHREN      BIT(21)         /* SHadow Registers ENabled */
 128 #define GC1R_BCP        BIT(22)         /* Background Colour Programmable */
 129 #define GC1R_BBEN       BIT(23)         /* Background Blending ENabled */
 130 #define GC1R_LNIP       BIT(24)         /* Line Number IRQ Position */
 131 #define GC1R_TP         BIT(25)         /* Timing Programmable */
 132 #define GC1R_IPP        BIT(26)         /* IRQ Polarity Programmable */
 133 #define GC1R_SPP        BIT(27)         /* Sync Polarity Programmable */
 134 #define GC1R_DWP        BIT(28)         /* Dither Width Programmable */
 135 #define GC1R_STREN      BIT(29)         /* STatus Registers ENabled */
 136 #define GC1R_BMEN       BIT(31)         /* Blind Mode ENabled */
 137
 138 #define GC2R_EDCA       BIT(0)          /* External Display Control Ability  */
 139 #define GC2R_STSAEN     BIT(1)          /* Slave Timing Sync Ability ENabled */
 140 #define GC2R_DVAEN      BIT(2)          /* Dual-View Ability ENabled */
 141 #define GC2R_DPAEN      BIT(3)          /* Dual-Port Ability ENabled */
 142 #define GC2R_BW         GENMASK(6, 4)   /* Bus Width (log2 of nb of bytes) */
 143 #define GC2R_EDCEN      BIT(7)          /* External Display Control ENabled */
 144
 145 #define SRCR_IMR        BIT(0)          /* IMmediate Reload */
 146 #define SRCR_VBR        BIT(1)          /* Vertical Blanking Reload */
 147
 148 #define BCCR_BCBLACK    0x00            /* Background Color BLACK */
 149 #define BCCR_BCBLUE     GENMASK(7, 0)   /* Background Color BLUE */
 150 #define BCCR_BCGREEN    GENMASK(15, 8)  /* Background Color GREEN */
 151 #define BCCR_BCRED      GENMASK(23, 16) /* Background Color RED */
 152 #define BCCR_BCWHITE    GENMASK(23, 0)  /* Background Color WHITE */
 153
 154 #define IER_LIE         BIT(0)          /* Line Interrupt Enable */
 155 #define IER_FUIE        BIT(1)          /* Fifo Underrun Interrupt Enable */
 156 #define IER_TERRIE      BIT(2)          /* Transfer ERRor Interrupt Enable */
 157 #define IER_RRIE        BIT(3)          /* Register Reload Interrupt enable */
 158
 159 #define CPSR_CYPOS      GENMASK(15, 0)  /* Current Y position */
 160
 161 #define ISR_LIF         BIT(0)          /* Line Interrupt Flag */
 162 #define ISR_FUIF        BIT(1)          /* Fifo Underrun Interrupt Flag */
 163 #define ISR_TERRIF      BIT(2)          /* Transfer ERRor Interrupt Flag */
 164 #define ISR_RRIF        BIT(3)          /* Register Reload Interrupt Flag */
 165
 166 #define LXCR_LEN        BIT(0)          /* Layer ENable */
 167 #define LXCR_COLKEN     BIT(1)          /* Color Keying Enable */
 168 #define LXCR_CLUTEN     BIT(4)          /* Color Look-Up Table ENable */
 169
 170 #define LXWHPCR_WHSTPOS GENMASK(11, 0)  /* Window Horizontal StarT POSition */
 171 #define LXWHPCR_WHSPPOS GENMASK(27, 16) /* Window Horizontal StoP POSition */
 172
 173 #define LXWVPCR_WVSTPOS GENMASK(10, 0)  /* Window Vertical StarT POSition */
 174 #define LXWVPCR_WVSPPOS GENMASK(26, 16) /* Window Vertical StoP POSition */
 175
 176 #define LXPFCR_PF       GENMASK(2, 0)   /* Pixel Format */
 177
 178 #define LXCACR_CONSTA   GENMASK(7, 0)   /* CONSTant Alpha */
 179
 180 #define LXBFCR_BF2      GENMASK(2, 0)   /* Blending Factor 2 */
 181 #define LXBFCR_BF1      GENMASK(10, 8)  /* Blending Factor 1 */
 182
 183 #define LXCFBLR_CFBLL   GENMASK(12, 0)  /* Color Frame Buffer Line Length */
 184 #define LXCFBLR_CFBP    GENMASK(28, 16) /* Color Frame Buffer Pitch in bytes */
 185
 186 #define LXCFBLNR_CFBLN  GENMASK(10, 0)  /* Color Frame Buffer Line Number */
 187
 188 #define CLUT_SIZE       256
 189
 190 #define CONSTA_MAX      0xFF            /* CONSTant Alpha MAX= 1.0 */
 191 #define BF1_PAXCA       0x600           /* Pixel Alpha x Constant Alpha */
 192 #define BF1_CA          0x400           /* Constant Alpha */
 193 #define BF2_1PAXCA      0x007           /* 1 - (Pixel Alpha x Constant Alpha) */
 194 #define BF2_1CA         0x005           /* 1 - Constant Alpha */
 195
 196 #define NB_PF           8               /* Max nb of HW pixel format */
 197
 198 enum ltdc_pix_fmt {
 199         PF_NONE,
 200         /* RGB formats */
 201         PF_ARGB8888,            /* ARGB [32 bits] */
 202         PF_RGBA8888,            /* RGBA [32 bits] */
 203         PF_RGB888,              /* RGB [24 bits] */
 204         PF_RGB565,              /* RGB [16 bits] */
 205         PF_ARGB1555,            /* ARGB A:1 bit RGB:15 bits [16 bits] */
 206         PF_ARGB4444,            /* ARGB A:4 bits R/G/B: 4 bits each [16 bits] */
 207         /* Indexed formats */
 208         PF_L8,                  /* Indexed 8 bits [8 bits] */
 209         PF_AL44,                /* Alpha:4 bits + indexed 4 bits [8 bits] */
 210         PF_AL88                 /* Alpha:8 bits + indexed 8 bits [16 bits] */
 211 };
 212
 213 /* The index gives the encoding of the pixel format for an HW version */
 214 static const enum ltdc_pix_fmt ltdc_pix_fmt_a0[NB_PF] = {
 215         PF_ARGB8888,            /* 0x00 */
 216         PF_RGB888,              /* 0x01 */
 217         PF_RGB565,              /* 0x02 */
 218         PF_ARGB1555,            /* 0x03 */
 219         PF_ARGB4444,            /* 0x04 */
 220         PF_L8,                  /* 0x05 */
 221         PF_AL44,                /* 0x06 */
 222         PF_AL88                 /* 0x07 */
 223 };
 224
 225 static const enum ltdc_pix_fmt ltdc_pix_fmt_a1[NB_PF] = {
 226         PF_ARGB8888,            /* 0x00 */
 227         PF_RGB888,              /* 0x01 */
 228         PF_RGB565,              /* 0x02 */
 229         PF_RGBA8888,            /* 0x03 */
 230         PF_AL44,                /* 0x04 */
 231         PF_L8,                  /* 0x05 */
 232         PF_ARGB1555,            /* 0x06 */
 233         PF_ARGB4444             /* 0x07 */
 234 };
 235
 236 static const u64 ltdc_format_modifiers[] = {
 237         DRM_FORMAT_MOD_LINEAR,
 238         DRM_FORMAT_MOD_INVALID
 239 };
 240
 241 static inline u32 reg_read(void __iomem *base, u32 reg)
 242 {
 243         return readl_relaxed(base + reg);
 244 }
 245
 246 static inline void reg_write(void __iomem *base, u32 reg, u32 val)
 247 {
 248         writel_relaxed(val, base + reg);
 249 }
 250
 251 static inline void reg_set(void __iomem *base, u32 reg, u32 mask)
 252 {
 253         reg_write(base, reg, reg_read(base, reg) | mask);
 254 }
 255
 256 static inline void reg_clear(void __iomem *base, u32 reg, u32 mask)
 257 {
 258         reg_write(base, reg, reg_read(base, reg) & ~mask);
 259 }
 260
 261 static inline void reg_update_bits(void __iomem *base, u32 reg, u32 mask,
 262                                    u32 val)
 263 {
 264         reg_write(base, reg, (reg_read(base, reg) & ~mask) | val);
 265 }
 266
 267 static inline struct ltdc_device *crtc_to_ltdc(struct drm_crtc *crtc)
 268 {
 269         return (struct ltdc_device *)crtc->dev->dev_private;
 270 }
 271
 272 static inline struct ltdc_device *plane_to_ltdc(struct drm_plane *plane)
 273 {
 274         return (struct ltdc_device *)plane->dev->dev_private;
 275 }
 276
 277 static inline struct ltdc_device *encoder_to_ltdc(struct drm_encoder *enc)
 278 {
 279         return (struct ltdc_device *)enc->dev->dev_private;
 280 }
 281
 282 static inline enum ltdc_pix_fmt to_ltdc_pixelformat(u32 drm_fmt)
 283 {
 284         enum ltdc_pix_fmt pf;
 285
 286         switch (drm_fmt) {
 287         case DRM_FORMAT_ARGB8888:
 288         case DRM_FORMAT_XRGB8888:
 289                 pf = PF_ARGB8888;
 290                 break;
 291         case DRM_FORMAT_RGBA8888:
 292         case DRM_FORMAT_RGBX8888:
 293                 pf = PF_RGBA8888;
 294                 break;
 295         case DRM_FORMAT_RGB888:
 296                 pf = PF_RGB888;
 297                 break;
 298         case DRM_FORMAT_RGB565:
 299                 pf = PF_RGB565;
 300                 break;
 301         case DRM_FORMAT_ARGB1555:
 302         case DRM_FORMAT_XRGB1555:
 303                 pf = PF_ARGB1555;
 304                 break;
 305         case DRM_FORMAT_ARGB4444:
 306         case DRM_FORMAT_XRGB4444:
 307                 pf = PF_ARGB4444;
 308                 break;
 309         case DRM_FORMAT_C8:
 310                 pf = PF_L8;
 311                 break;
 312         default:
 313                 pf = PF_NONE;
 314                 break;
 315                 /* Note: There are no DRM_FORMAT for AL44 and AL88 */
 316         }
 317
 318         return pf;
 319 }
 320
 321 static inline u32 to_drm_pixelformat(enum ltdc_pix_fmt pf)
 322 {
 323         switch (pf) {
 324         case PF_ARGB8888:
 325                 return DRM_FORMAT_ARGB8888;
 326         case PF_RGBA8888:
 327                 return DRM_FORMAT_RGBA8888;
 328         case PF_RGB888:
 329                 return DRM_FORMAT_RGB888;
 330         case PF_RGB565:
 331                 return DRM_FORMAT_RGB565;
 332         case PF_ARGB1555:
 333                 return DRM_FORMAT_ARGB1555;
 334         case PF_ARGB4444:
 335                 return DRM_FORMAT_ARGB4444;
 336         case PF_L8:
 337                 return DRM_FORMAT_C8;
 338         case PF_AL44:           /* No DRM support */
 339         case PF_AL88:           /* No DRM support */
 340         case PF_NONE:
 341         default:
 342                 return 0;
 343         }
 344 }
 345
 346 static inline u32 get_pixelformat_without_alpha(u32 drm)
 347 {
 348         switch (drm) {
 349         case DRM_FORMAT_ARGB4444:
 350                 return DRM_FORMAT_XRGB4444;
 351         case DRM_FORMAT_RGBA4444:
 352                 return DRM_FORMAT_RGBX4444;
 353         case DRM_FORMAT_ARGB1555:
 354                 return DRM_FORMAT_XRGB1555;
 355         case DRM_FORMAT_RGBA5551:
 356                 return DRM_FORMAT_RGBX5551;
 357         case DRM_FORMAT_ARGB8888:
 358                 return DRM_FORMAT_XRGB8888;
 359         case DRM_FORMAT_RGBA8888:
 360                 return DRM_FORMAT_RGBX8888;
 361         default:
 362                 return 0;
 363         }
 364 }
 365
 366 static irqreturn_t ltdc_irq_thread(int irq, void *arg)
 367 {
 368         struct drm_device *ddev = arg;
 369         struct ltdc_device *ldev = ddev->dev_private;
 370         struct drm_crtc *crtc = drm_crtc_from_index(ddev, 0);
 371
 372         /* Line IRQ : trigger the vblank event */
 373         if (ldev->irq_status & ISR_LIF)
 374                 drm_crtc_handle_vblank(crtc);
 375
 376         /* Save FIFO Underrun & Transfer Error status */
 377         mutex_lock(&ldev->err_lock);
 378         if (ldev->irq_status & ISR_FUIF)
 379                 ldev->error_status |= ISR_FUIF;
 380         if (ldev->irq_status & ISR_TERRIF)
 381                 ldev->error_status |= ISR_TERRIF;
 382         mutex_unlock(&ldev->err_lock);
 383
 384         return IRQ_HANDLED;
 385 }
 386
 387 static irqreturn_t ltdc_irq(int irq, void *arg)
 388 {
 389         struct drm_device *ddev = arg;
 390         struct ltdc_device *ldev = ddev->dev_private;
 391
 392         /* Read & Clear the interrupt status */
 393         ldev->irq_status = reg_read(ldev->regs, LTDC_ISR);
 394         reg_write(ldev->regs, LTDC_ICR, ldev->irq_status);
 395
 396         return IRQ_WAKE_THREAD;
 397 }
 398
 399 /*
 400  * DRM_CRTC
 401  */
 402
 403 static void ltdc_crtc_update_clut(struct drm_crtc *crtc)
 404 {
 405         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 406         struct drm_color_lut *lut;
 407         u32 val;
 408         int i;
 409
 410         if (!crtc->state->color_mgmt_changed || !crtc->state->gamma_lut)
 411                 return;
 412
 413         lut = (struct drm_color_lut *)crtc->state->gamma_lut->data;
 414
 415         for (i = 0; i < CLUT_SIZE; i++, lut++) {
 416                 val = ((lut->red << 8) & 0xff0000) | (lut->green & 0xff00) |
 417                         (lut->blue >> 8) | (i << 24);
 418                 reg_write(ldev->regs, LTDC_L1CLUTWR, val);
 419         }
 420 }
 421
 422 static void ltdc_crtc_atomic_enable(struct drm_crtc *crtc,
 423                                     struct drm_atomic_state *state)
 424 {
 425         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 426         struct drm_device *ddev = crtc->dev;
 427
 428         DRM_DEBUG_DRIVER("\n");
 429
 430         pm_runtime_get_sync(ddev->dev);
 431
 432         /* Sets the background color value */
 433         reg_write(ldev->regs, LTDC_BCCR, BCCR_BCBLACK);
 434
 435         /* Enable IRQ */
 436         reg_set(ldev->regs, LTDC_IER, IER_RRIE | IER_FUIE | IER_TERRIE);
 437
 438         /* Commit shadow registers = update planes at next vblank */
 439         reg_set(ldev->regs, LTDC_SRCR, SRCR_VBR);
 440
 441         drm_crtc_vblank_on(crtc);
 442 }
 443
 444 static void ltdc_crtc_atomic_disable(struct drm_crtc *crtc,
 445                                      struct drm_atomic_state *state)
 446 {
 447         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 448         struct drm_device *ddev = crtc->dev;
 449
 450         DRM_DEBUG_DRIVER("\n");
 451
 452         drm_crtc_vblank_off(crtc);
 453
 454         /* disable IRQ */
 455         reg_clear(ldev->regs, LTDC_IER, IER_RRIE | IER_FUIE | IER_TERRIE);
 456
 457         /* immediately commit disable of layers before switching off LTDC */
 458         reg_set(ldev->regs, LTDC_SRCR, SRCR_IMR);
 459
 460         pm_runtime_put_sync(ddev->dev);
 461 }
 462
 463 #define CLK_TOLERANCE_HZ 50
 464
 465 static enum drm_mode_status
 466 ltdc_crtc_mode_valid(struct drm_crtc *crtc,
 467                      const struct drm_display_mode *mode)
 468 {
 469         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 470         int target = mode->clock * 1000;
 471         int target_min = target - CLK_TOLERANCE_HZ;
 472         int target_max = target + CLK_TOLERANCE_HZ;
 473         int result;
 474
 475         result = clk_round_rate(ldev->pixel_clk, target);
 476
 477         DRM_DEBUG_DRIVER("clk rate target %d, available %d\n", target, result);
 478
 479         /* Filter modes according to the max frequency supported by the pads */
 480         if (result > ldev->caps.pad_max_freq_hz)
 481                 return MODE_CLOCK_HIGH;
 482
 483         /*
 484          * Accept all "preferred" modes:
 485          * - this is important for panels because panel clock tolerances are
 486          *   bigger than hdmi ones and there is no reason to not accept them
 487          *   (the fps may vary a little but it is not a problem).
 488          * - the hdmi preferred mode will be accepted too, but userland will
 489          *   be able to use others hdmi "valid" modes if necessary.
 490          */
 491         if (mode->type & DRM_MODE_TYPE_PREFERRED)
 492                 return MODE_OK;
 493
 494         /*
 495          * Filter modes according to the clock value, particularly useful for
 496          * hdmi modes that require precise pixel clocks.
 497          */
 498         if (result < target_min || result > target_max)
 499                 return MODE_CLOCK_RANGE;
 500
 501         return MODE_OK;
 502 }
 503
 504 static bool ltdc_crtc_mode_fixup(struct drm_crtc *crtc,
 505                                  const struct drm_display_mode *mode,
 506                                  struct drm_display_mode *adjusted_mode)
 507 {
 508         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 509         int rate = mode->clock * 1000;
 510
 511         if (clk_set_rate(ldev->pixel_clk, rate) < 0) {
 512                 DRM_ERROR("Cannot set rate (%dHz) for pixel clk\n", rate);
 513                 return false;
 514         }
 515
 516         adjusted_mode->clock = clk_get_rate(ldev->pixel_clk) / 1000;
 517
 518         DRM_DEBUG_DRIVER("requested clock %dkHz, adjusted clock %dkHz\n",
 519                          mode->clock, adjusted_mode->clock);
 520
 521         return true;
 522 }
 523
 524 static void ltdc_crtc_mode_set_nofb(struct drm_crtc *crtc)
 525 {
 526         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 527         struct drm_device *ddev = crtc->dev;
 528         struct drm_connector_list_iter iter;
 529         struct drm_connector *connector = NULL;
 530         struct drm_encoder *encoder = NULL;
 531         struct drm_bridge *bridge = NULL;
 532         struct drm_display_mode *mode = &crtc->state->adjusted_mode;
 533         struct videomode vm;
 534         u32 hsync, vsync, accum_hbp, accum_vbp, accum_act_w, accum_act_h;
 535         u32 total_width, total_height;
 536         u32 bus_flags = 0;
 537         u32 val;
 538         int ret;
 539
 540         /* get encoder from crtc */
 541         drm_for_each_encoder(encoder, ddev)
 542                 if (encoder->crtc == crtc)
 543                         break;
 544
 545         if (encoder) {
 546                 /* get bridge from encoder */
 547                 list_for_each_entry(bridge, &encoder->bridge_chain, chain_node)
 548                         if (bridge->encoder == encoder)
 549                                 break;
 550
 551                 /* Get the connector from encoder */
 552                 drm_connector_list_iter_begin(ddev, &iter);
 553                 drm_for_each_connector_iter(connector, &iter)
 554                         if (connector->encoder == encoder)
 555                                 break;
 556                 drm_connector_list_iter_end(&iter);
 557         }
 558
 559         if (bridge && bridge->timings)
 560                 bus_flags = bridge->timings->input_bus_flags;
 561         else if (connector)
 562                 bus_flags = connector->display_info.bus_flags;
 563
 564         if (!pm_runtime_active(ddev->dev)) {
 565                 ret = pm_runtime_get_sync(ddev->dev);
 566                 if (ret) {
 567                         DRM_ERROR("Failed to set mode, cannot get sync\n");
 568                         return;
 569                 }
 570         }
 571
 572         drm_display_mode_to_videomode(mode, &vm);
 573
 574         DRM_DEBUG_DRIVER("CRTC:%d mode:%s\n", crtc->base.id, mode->name);
 575         DRM_DEBUG_DRIVER("Video mode: %dx%d", vm.hactive, vm.vactive);
 576         DRM_DEBUG_DRIVER(" hfp %d hbp %d hsl %d vfp %d vbp %d vsl %d\n",
 577                          vm.hfront_porch, vm.hback_porch, vm.hsync_len,
 578                          vm.vfront_porch, vm.vback_porch, vm.vsync_len);
 579
 580         /* Convert video timings to ltdc timings */
 581         hsync = vm.hsync_len - 1;
 582         vsync = vm.vsync_len - 1;
 583         accum_hbp = hsync + vm.hback_porch;
 584         accum_vbp = vsync + vm.vback_porch;
 585         accum_act_w = accum_hbp + vm.hactive;
 586         accum_act_h = accum_vbp + vm.vactive;
 587         total_width = accum_act_w + vm.hfront_porch;
 588         total_height = accum_act_h + vm.vfront_porch;
 589
 590         /* Configures the HS, VS, DE and PC polarities. Default Active Low */
 591         val = 0;
 592
 593         if (vm.flags & DISPLAY_FLAGS_HSYNC_HIGH)
 594                 val |= GCR_HSPOL;
 595
 596         if (vm.flags & DISPLAY_FLAGS_VSYNC_HIGH)
 597                 val |= GCR_VSPOL;
 598
 599         if (bus_flags & DRM_BUS_FLAG_DE_LOW)
 600                 val |= GCR_DEPOL;
 601
 602         if (bus_flags & DRM_BUS_FLAG_PIXDATA_DRIVE_NEGEDGE)
 603                 val |= GCR_PCPOL;
 604
 605         reg_update_bits(ldev->regs, LTDC_GCR,
 606                         GCR_HSPOL | GCR_VSPOL | GCR_DEPOL | GCR_PCPOL, val);
 607
 608         /* Set Synchronization size */
 609         val = (hsync << 16) | vsync;
 610         reg_update_bits(ldev->regs, LTDC_SSCR, SSCR_VSH | SSCR_HSW, val);
 611
 612         /* Set Accumulated Back porch */
 613         val = (accum_hbp << 16) | accum_vbp;
 614         reg_update_bits(ldev->regs, LTDC_BPCR, BPCR_AVBP | BPCR_AHBP, val);
 615
 616         /* Set Accumulated Active Width */
 617         val = (accum_act_w << 16) | accum_act_h;
 618         reg_update_bits(ldev->regs, LTDC_AWCR, AWCR_AAW | AWCR_AAH, val);
 619
 620         /* Set total width & height */
 621         val = (total_width << 16) | total_height;
 622         reg_update_bits(ldev->regs, LTDC_TWCR, TWCR_TOTALH | TWCR_TOTALW, val);
 623
 624         reg_write(ldev->regs, LTDC_LIPCR, (accum_act_h + 1));
 625 }
 626
 627 static void ltdc_crtc_atomic_flush(struct drm_crtc *crtc,
 628                                    struct drm_atomic_state *state)
 629 {
 630         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 631         struct drm_device *ddev = crtc->dev;
 632         struct drm_pending_vblank_event *event = crtc->state->event;
 633
 634         DRM_DEBUG_ATOMIC("\n");
 635
 636         ltdc_crtc_update_clut(crtc);
 637
 638         /* Commit shadow registers = update planes at next vblank */
 639         reg_set(ldev->regs, LTDC_SRCR, SRCR_VBR);
 640
 641         if (event) {
 642                 crtc->state->event = NULL;
 643
 644                 spin_lock_irq(&ddev->event_lock);
 645                 if (drm_crtc_vblank_get(crtc) == 0)
 646                         drm_crtc_arm_vblank_event(crtc, event);
 647                 else
 648                         drm_crtc_send_vblank_event(crtc, event);
 649                 spin_unlock_irq(&ddev->event_lock);
 650         }
 651 }
 652
 653 static bool ltdc_crtc_get_scanout_position(struct drm_crtc *crtc,
 654                                            bool in_vblank_irq,
 655                                            int *vpos, int *hpos,
 656                                            ktime_t *stime, ktime_t *etime,
 657                                            const struct drm_display_mode *mode)
 658 {
 659         struct drm_device *ddev = crtc->dev;
 660         struct ltdc_device *ldev = ddev->dev_private;
 661         int line, vactive_start, vactive_end, vtotal;
 662
 663         if (stime)
 664                 *stime = ktime_get();
 665
 666         /* The active area starts after vsync + front porch and ends
 667          * at vsync + front porc + display size.
 668          * The total height also include back porch.
 669          * We have 3 possible cases to handle:
 670          * - line < vactive_start: vpos = line - vactive_start and will be
 671          * negative
 672          * - vactive_start < line < vactive_end: vpos = line - vactive_start
 673          * and will be positive
 674          * - line > vactive_end: vpos = line - vtotal - vactive_start
 675          * and will negative
 676          *
 677          * Computation for the two first cases are identical so we can
 678          * simplify the code and only test if line > vactive_end
 679          */
 680         if (pm_runtime_active(ddev->dev)) {
 681                 line = reg_read(ldev->regs, LTDC_CPSR) & CPSR_CYPOS;
 682                 vactive_start = reg_read(ldev->regs, LTDC_BPCR) & BPCR_AVBP;
 683                 vactive_end = reg_read(ldev->regs, LTDC_AWCR) & AWCR_AAH;
 684                 vtotal = reg_read(ldev->regs, LTDC_TWCR) & TWCR_TOTALH;
 685
 686                 if (line > vactive_end)
 687                         *vpos = line - vtotal - vactive_start;
 688                 else
 689                         *vpos = line - vactive_start;
 690         } else {
 691                 *vpos = 0;
 692         }
 693
 694         *hpos = 0;
 695
 696         if (etime)
 697                 *etime = ktime_get();
 698
 699         return true;
 700 }
 701
 702 static const struct drm_crtc_helper_funcs ltdc_crtc_helper_funcs = {
 703         .mode_valid = ltdc_crtc_mode_valid,
 704         .mode_fixup = ltdc_crtc_mode_fixup,
 705         .mode_set_nofb = ltdc_crtc_mode_set_nofb,
 706         .atomic_flush = ltdc_crtc_atomic_flush,
 707         .atomic_enable = ltdc_crtc_atomic_enable,
 708         .atomic_disable = ltdc_crtc_atomic_disable,
 709         .get_scanout_position = ltdc_crtc_get_scanout_position,
 710 };
 711
 712 static int ltdc_crtc_enable_vblank(struct drm_crtc *crtc)
 713 {
 714         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 715         struct drm_crtc_state *state = crtc->state;
 716
 717         DRM_DEBUG_DRIVER("\n");
 718
 719         if (state->enable)
 720                 reg_set(ldev->regs, LTDC_IER, IER_LIE);
 721         else
 722                 return -EPERM;
 723
 724         return 0;
 725 }
 726
 727 static void ltdc_crtc_disable_vblank(struct drm_crtc *crtc)
 728 {
 729         struct ltdc_device *ldev = crtc_to_ltdc(crtc);
 730
 731         DRM_DEBUG_DRIVER("\n");
 732         reg_clear(ldev->regs, LTDC_IER, IER_LIE);
 733 }
 734
 735 static const struct drm_crtc_funcs ltdc_crtc_funcs = {
 736         .destroy = drm_crtc_cleanup,
 737         .set_config = drm_atomic_helper_set_config,
 738         .page_flip = drm_atomic_helper_page_flip,
 739         .reset = drm_atomic_helper_crtc_reset,
 740         .atomic_duplicate_state = drm_atomic_helper_crtc_duplicate_state,
 741         .atomic_destroy_state = drm_atomic_helper_crtc_destroy_state,
 742         .enable_vblank = ltdc_crtc_enable_vblank,
 743         .disable_vblank = ltdc_crtc_disable_vblank,
 744         .get_vblank_timestamp = drm_crtc_vblank_helper_get_vblank_timestamp,
 745 };
 746
 747 /*
 748  * DRM_PLANE
 749  */
 750
 751 static int ltdc_plane_atomic_check(struct drm_plane *plane,
 752                                    struct drm_plane_state *new_plane_state)
 753 {
 754         struct drm_framebuffer *fb = new_plane_state->fb;
 755         u32 src_w, src_h;
 756
 757         DRM_DEBUG_DRIVER("\n");
 758
 759         if (!fb)
 760                 return 0;
 761
 762         /* convert src_ from 16:16 format */
 763         src_w = new_plane_state->src_w >> 16;
 764         src_h = new_plane_state->src_h >> 16;
 765
 766         /* Reject scaling */
 767         if (src_w != new_plane_state->crtc_w || src_h != new_plane_state->crtc_h) {
 768                 DRM_ERROR("Scaling is not supported");
 769                 return -EINVAL;
 770         }
 771
 772         return 0;
 773 }
 774
 775 static void ltdc_plane_atomic_update(struct drm_plane *plane,
 776                                      struct drm_plane_state *oldstate)
 777 {
 778         struct ltdc_device *ldev = plane_to_ltdc(plane);
 779         struct drm_plane_state *state = plane->state;
 780         struct drm_framebuffer *fb = state->fb;
 781         u32 lofs = plane->index * LAY_OFS;
 782         u32 x0 = state->crtc_x;
 783         u32 x1 = state->crtc_x + state->crtc_w - 1;
 784         u32 y0 = state->crtc_y;
 785         u32 y1 = state->crtc_y + state->crtc_h - 1;
 786         u32 src_x, src_y, src_w, src_h;
 787         u32 val, pitch_in_bytes, line_length, paddr, ahbp, avbp, bpcr;
 788         enum ltdc_pix_fmt pf;
 789
 790         if (!state->crtc || !fb) {
 791                 DRM_DEBUG_DRIVER("fb or crtc NULL");
 792                 return;
 793         }
 794
 795         /* convert src_ from 16:16 format */
 796         src_x = state->src_x >> 16;
 797         src_y = state->src_y >> 16;
 798         src_w = state->src_w >> 16;
 799         src_h = state->src_h >> 16;
 800
 801         DRM_DEBUG_DRIVER("plane:%d fb:%d (%dx%d)@(%d,%d) -> (%dx%d)@(%d,%d)\n",
 802                          plane->base.id, fb->base.id,
 803                          src_w, src_h, src_x, src_y,
 804                          state->crtc_w, state->crtc_h,
 805                          state->crtc_x, state->crtc_y);
 806
 807         bpcr = reg_read(ldev->regs, LTDC_BPCR);
 808         ahbp = (bpcr & BPCR_AHBP) >> 16;
 809         avbp = bpcr & BPCR_AVBP;
 810
 811         /* Configures the horizontal start and stop position */
 812         val = ((x1 + 1 + ahbp) << 16) + (x0 + 1 + ahbp);
 813         reg_update_bits(ldev->regs, LTDC_L1WHPCR + lofs,
 814                         LXWHPCR_WHSTPOS | LXWHPCR_WHSPPOS, val);
 815
 816         /* Configures the vertical start and stop position */
 817         val = ((y1 + 1 + avbp) << 16) + (y0 + 1 + avbp);
 818         reg_update_bits(ldev->regs, LTDC_L1WVPCR + lofs,
 819                         LXWVPCR_WVSTPOS | LXWVPCR_WVSPPOS, val);
 820
 821         /* Specifies the pixel format */
 822         pf = to_ltdc_pixelformat(fb->format->format);
 823         for (val = 0; val < NB_PF; val++)
 824                 if (ldev->caps.pix_fmt_hw[val] == pf)
 825                         break;
 826
 827         if (val == NB_PF) {
 828                 DRM_ERROR("Pixel format %.4s not supported\n",
 829                           (char *)&fb->format->format);
 830                 val = 0;        /* set by default ARGB 32 bits */
 831         }
 832         reg_update_bits(ldev->regs, LTDC_L1PFCR + lofs, LXPFCR_PF, val);
 833
 834         /* Configures the color frame buffer pitch in bytes & line length */
 835         pitch_in_bytes = fb->pitches[0];
 836         line_length = fb->format->cpp[0] *
 837                       (x1 - x0 + 1) + (ldev->caps.bus_width >> 3) - 1;
 838         val = ((pitch_in_bytes << 16) | line_length);
 839         reg_update_bits(ldev->regs, LTDC_L1CFBLR + lofs,
 840                         LXCFBLR_CFBLL | LXCFBLR_CFBP, val);
 841
 842         /* Specifies the constant alpha value */
 843         val = CONSTA_MAX;
 844         reg_update_bits(ldev->regs, LTDC_L1CACR + lofs, LXCACR_CONSTA, val);
 845
 846         /* Specifies the blending factors */
 847         val = BF1_PAXCA | BF2_1PAXCA;
 848         if (!fb->format->has_alpha)
 849                 val = BF1_CA | BF2_1CA;
 850
 851         /* Manage hw-specific capabilities */
 852         if (ldev->caps.non_alpha_only_l1 &&
 853             plane->type != DRM_PLANE_TYPE_PRIMARY)
 854                 val = BF1_PAXCA | BF2_1PAXCA;
 855
 856         reg_update_bits(ldev->regs, LTDC_L1BFCR + lofs,
 857                         LXBFCR_BF2 | LXBFCR_BF1, val);
 858
 859         /* Configures the frame buffer line number */
 860         val = y1 - y0 + 1;
 861         reg_update_bits(ldev->regs, LTDC_L1CFBLNR + lofs, LXCFBLNR_CFBLN, val);
 862
 863         /* Sets the FB address */
 864         paddr = (u32)drm_fb_cma_get_gem_addr(fb, state, 0);
 865
 866         DRM_DEBUG_DRIVER("fb: phys 0x%08x", paddr);
 867         reg_write(ldev->regs, LTDC_L1CFBAR + lofs, paddr);
 868
 869         /* Enable layer and CLUT if needed */
 870         val = fb->format->format == DRM_FORMAT_C8 ? LXCR_CLUTEN : 0;
 871         val |= LXCR_LEN;
 872         reg_update_bits(ldev->regs, LTDC_L1CR + lofs,
 873                         LXCR_LEN | LXCR_CLUTEN, val);
 874
 875         ldev->plane_fpsi[plane->index].counter++;
 876
 877         mutex_lock(&ldev->err_lock);
 878         if (ldev->error_status & ISR_FUIF) {
 879                 DRM_WARN("ltdc fifo underrun: please verify display mode\n");
 880                 ldev->error_status &= ~ISR_FUIF;
 881         }
 882         if (ldev->error_status & ISR_TERRIF) {
 883                 DRM_WARN("ltdc transfer error\n");
 884                 ldev->error_status &= ~ISR_TERRIF;
 885         }
 886         mutex_unlock(&ldev->err_lock);
 887 }
 888
 889 static void ltdc_plane_atomic_disable(struct drm_plane *plane,
 890                                       struct drm_plane_state *oldstate)
 891 {
 892         struct ltdc_device *ldev = plane_to_ltdc(plane);
 893         u32 lofs = plane->index * LAY_OFS;
 894
 895         /* disable layer */
 896         reg_clear(ldev->regs, LTDC_L1CR + lofs, LXCR_LEN);
 897
 898         DRM_DEBUG_DRIVER("CRTC:%d plane:%d\n",
 899                          oldstate->crtc->base.id, plane->base.id);
 900 }
 901
 902 static void ltdc_plane_atomic_print_state(struct drm_printer *p,
 903                                           const struct drm_plane_state *state)
 904 {
 905         struct drm_plane *plane = state->plane;
 906         struct ltdc_device *ldev = plane_to_ltdc(plane);
 907         struct fps_info *fpsi = &ldev->plane_fpsi[plane->index];
 908         int ms_since_last;
 909         ktime_t now;
 910
 911         now = ktime_get();
 912         ms_since_last = ktime_to_ms(ktime_sub(now, fpsi->last_timestamp));
 913
 914         drm_printf(p, "\tuser_updates=%dfps\n",
 915                    DIV_ROUND_CLOSEST(fpsi->counter * 1000, ms_since_last));
 916
 917         fpsi->last_timestamp = now;
 918         fpsi->counter = 0;
 919 }
 920
 921 static bool ltdc_plane_format_mod_supported(struct drm_plane *plane,
 922                                             u32 format,
 923                                             u64 modifier)
 924 {
 925         if (modifier == DRM_FORMAT_MOD_LINEAR)
 926                 return true;
 927
 928         return false;
 929 }
 930
 931 static const struct drm_plane_funcs ltdc_plane_funcs = {
 932         .update_plane = drm_atomic_helper_update_plane,
 933         .disable_plane = drm_atomic_helper_disable_plane,
 934         .destroy = drm_plane_cleanup,
 935         .reset = drm_atomic_helper_plane_reset,
 936         .atomic_duplicate_state = drm_atomic_helper_plane_duplicate_state,
 937         .atomic_destroy_state = drm_atomic_helper_plane_destroy_state,
 938         .atomic_print_state = ltdc_plane_atomic_print_state,
 939         .format_mod_supported = ltdc_plane_format_mod_supported,
 940 };
 941
 942 static const struct drm_plane_helper_funcs ltdc_plane_helper_funcs = {
 943         .prepare_fb = drm_gem_plane_helper_prepare_fb,
 944         .atomic_check = ltdc_plane_atomic_check,
 945         .atomic_update = ltdc_plane_atomic_update,
 946         .atomic_disable = ltdc_plane_atomic_disable,
 947 };
 948
 949 static struct drm_plane *ltdc_plane_create(struct drm_device *ddev,
 950                                            enum drm_plane_type type)
 951 {
 952         unsigned long possible_crtcs = CRTC_MASK;
 953         struct ltdc_device *ldev = ddev->dev_private;
 954         struct device *dev = ddev->dev;
 955         struct drm_plane *plane;
 956         unsigned int i, nb_fmt = 0;
 957         u32 formats[NB_PF * 2];
 958         u32 drm_fmt, drm_fmt_no_alpha;
 959         const u64 *modifiers = ltdc_format_modifiers;
 960         int ret;
 961
 962         /* Get supported pixel formats */
 963         for (i = 0; i < NB_PF; i++) {
 964                 drm_fmt = to_drm_pixelformat(ldev->caps.pix_fmt_hw[i]);
 965                 if (!drm_fmt)
 966                         continue;
 967                 formats[nb_fmt++] = drm_fmt;
 968
 969                 /* Add the no-alpha related format if any & supported */
 970                 drm_fmt_no_alpha = get_pixelformat_without_alpha(drm_fmt);
 971                 if (!drm_fmt_no_alpha)
 972                         continue;
 973
 974                 /* Manage hw-specific capabilities */
 975                 if (ldev->caps.non_alpha_only_l1 &&
 976                     type != DRM_PLANE_TYPE_PRIMARY)
 977                         continue;
 978
 979                 formats[nb_fmt++] = drm_fmt_no_alpha;
 980         }
 981
 982         plane = devm_kzalloc(dev, sizeof(*plane), GFP_KERNEL);
 983         if (!plane)
 984                 return NULL;
 985
 986         ret = drm_universal_plane_init(ddev, plane, possible_crtcs,
 987                                        &ltdc_plane_funcs, formats, nb_fmt,
 988                                        modifiers, type, NULL);
 989         if (ret < 0)
 990                 return NULL;
 991
 992         drm_plane_helper_add(plane, &ltdc_plane_helper_funcs);
 993
 994         DRM_DEBUG_DRIVER("plane:%d created\n", plane->base.id);
 995
 996         return plane;
 997 }
 998
 999 static void ltdc_plane_destroy_all(struct drm_device *ddev)
1000 {
1001         struct drm_plane *plane, *plane_temp;
1002
1003         list_for_each_entry_safe(plane, plane_temp,
1004                                  &ddev->mode_config.plane_list, head)
1005                 drm_plane_cleanup(plane);
1006 }
1007
1008 static int ltdc_crtc_init(struct drm_device *ddev, struct drm_crtc *crtc)
1009 {
1010         struct ltdc_device *ldev = ddev->dev_private;
1011         struct drm_plane *primary, *overlay;
1012         unsigned int i;
1013         int ret;
1014
1015         primary = ltdc_plane_create(ddev, DRM_PLANE_TYPE_PRIMARY);
1016         if (!primary) {
1017                 DRM_ERROR("Can not create primary plane\n");
1018                 return -EINVAL;
1019         }
1020
1021         ret = drm_crtc_init_with_planes(ddev, crtc, primary, NULL,
1022                                         &ltdc_crtc_funcs, NULL);
1023         if (ret) {
1024                 DRM_ERROR("Can not initialize CRTC\n");
1025                 goto cleanup;
1026         }
1027
1028         drm_crtc_helper_add(crtc, &ltdc_crtc_helper_funcs);
1029
1030         drm_mode_crtc_set_gamma_size(crtc, CLUT_SIZE);
1031         drm_crtc_enable_color_mgmt(crtc, 0, false, CLUT_SIZE);
1032
1033         DRM_DEBUG_DRIVER("CRTC:%d created\n", crtc->base.id);
1034
1035         /* Add planes. Note : the first layer is used by primary plane */
1036         for (i = 1; i < ldev->caps.nb_layers; i++) {
1037                 overlay = ltdc_plane_create(ddev, DRM_PLANE_TYPE_OVERLAY);
1038                 if (!overlay) {
1039                         ret = -ENOMEM;
1040                         DRM_ERROR("Can not create overlay plane %d\n", i);
1041                         goto cleanup;
1042                 }
1043         }
1044
1045         return 0;
1046
1047 cleanup:
1048         ltdc_plane_destroy_all(ddev);
1049         return ret;
1050 }
1051
1052 /*
1053  * DRM_ENCODER
1054  */
1055
1056 static const struct drm_encoder_funcs ltdc_encoder_funcs = {
1057         .destroy = drm_encoder_cleanup,
1058 };
1059
1060 static void ltdc_encoder_disable(struct drm_encoder *encoder)
1061 {
1062         struct drm_device *ddev = encoder->dev;
1063         struct ltdc_device *ldev = ddev->dev_private;
1064
1065         DRM_DEBUG_DRIVER("\n");
1066
1067         /* Disable LTDC */
1068         reg_clear(ldev->regs, LTDC_GCR, GCR_LTDCEN);
1069
1070         /* Set to sleep state the pinctrl whatever type of encoder */
1071         pinctrl_pm_select_sleep_state(ddev->dev);
1072 }
1073
1074 static void ltdc_encoder_enable(struct drm_encoder *encoder)
1075 {
1076         struct drm_device *ddev = encoder->dev;
1077         struct ltdc_device *ldev = ddev->dev_private;
1078
1079         DRM_DEBUG_DRIVER("\n");
1080
1081         /* Enable LTDC */
1082         reg_set(ldev->regs, LTDC_GCR, GCR_LTDCEN);
1083 }
1084
1085 static void ltdc_encoder_mode_set(struct drm_encoder *encoder,
1086                                   struct drm_display_mode *mode,
1087                                   struct drm_display_mode *adjusted_mode)
1088 {
1089         struct drm_device *ddev = encoder->dev;
1090
1091         DRM_DEBUG_DRIVER("\n");
1092
1093         /*
1094          * Set to default state the pinctrl only with DPI type.
1095          * Others types like DSI, don't need pinctrl due to
1096          * internal bridge (the signals do not come out of the chipset).
1097          */
1098         if (encoder->encoder_type == DRM_MODE_ENCODER_DPI)
1099                 pinctrl_pm_select_default_state(ddev->dev);
1100 }
1101
1102 static const struct drm_encoder_helper_funcs ltdc_encoder_helper_funcs = {
1103         .disable = ltdc_encoder_disable,
1104         .enable = ltdc_encoder_enable,
1105         .mode_set = ltdc_encoder_mode_set,
1106 };
1107
1108 static int ltdc_encoder_init(struct drm_device *ddev, struct drm_bridge *bridge)
1109 {
1110         struct drm_encoder *encoder;
1111         int ret;
1112
1113         encoder = devm_kzalloc(ddev->dev, sizeof(*encoder), GFP_KERNEL);
1114         if (!encoder)
1115                 return -ENOMEM;
1116
1117         encoder->possible_crtcs = CRTC_MASK;
1118         encoder->possible_clones = 0;   /* No cloning support */
1119
1120         drm_encoder_init(ddev, encoder, &ltdc_encoder_funcs,
1121                          DRM_MODE_ENCODER_DPI, NULL);
1122
1123         drm_encoder_helper_add(encoder, &ltdc_encoder_helper_funcs);
1124
1125         ret = drm_bridge_attach(encoder, bridge, NULL, 0);
1126         if (ret) {
1127                 drm_encoder_cleanup(encoder);
1128                 return -EINVAL;
1129         }
1130
1131         DRM_DEBUG_DRIVER("Bridge encoder:%d created\n", encoder->base.id);
1132
1133         return 0;
1134 }
1135
1136 static int ltdc_get_caps(struct drm_device *ddev)
1137 {
1138         struct ltdc_device *ldev = ddev->dev_private;
1139         u32 bus_width_log2, lcr, gc2r;
1140
1141         /*
1142          * at least 1 layer must be managed & the number of layers
1143          * must not exceed LTDC_MAX_LAYER
1144          */
1145         lcr = reg_read(ldev->regs, LTDC_LCR);
1146
1147         ldev->caps.nb_layers = clamp((int)lcr, 1, LTDC_MAX_LAYER);
1148
1149         /* set data bus width */
1150         gc2r = reg_read(ldev->regs, LTDC_GC2R);
1151         bus_width_log2 = (gc2r & GC2R_BW) >> 4;
1152         ldev->caps.bus_width = 8 << bus_width_log2;
1153         ldev->caps.hw_version = reg_read(ldev->regs, LTDC_IDR);
1154
1155         switch (ldev->caps.hw_version) {
1156         case HWVER_10200:
1157         case HWVER_10300:
1158                 ldev->caps.reg_ofs = REG_OFS_NONE;
1159                 ldev->caps.pix_fmt_hw = ltdc_pix_fmt_a0;
1160                 /*
1161                  * Hw older versions support non-alpha color formats derived
1162                  * from native alpha color formats only on the primary layer.
1163                  * For instance, RG16 native format without alpha works fine
1164                  * on 2nd layer but XR24 (derived color format from AR24)
1165                  * does not work on 2nd layer.
1166                  */
1167                 ldev->caps.non_alpha_only_l1 = true;
1168                 ldev->caps.pad_max_freq_hz = 90000000;
1169                 if (ldev->caps.hw_version == HWVER_10200)
1170                         ldev->caps.pad_max_freq_hz = 65000000;
1171                 ldev->caps.nb_irq = 2;
1172                 break;
1173         case HWVER_20101:
1174                 ldev->caps.reg_ofs = REG_OFS_4;
1175                 ldev->caps.pix_fmt_hw = ltdc_pix_fmt_a1;
1176                 ldev->caps.non_alpha_only_l1 = false;
1177                 ldev->caps.pad_max_freq_hz = 150000000;
1178                 ldev->caps.nb_irq = 4;
1179                 break;
1180         default:
1181                 return -ENODEV;
1182         }
1183
1184         return 0;
1185 }
1186
1187 void ltdc_suspend(struct drm_device *ddev)
1188 {
1189         struct ltdc_device *ldev = ddev->dev_private;
1190
1191         DRM_DEBUG_DRIVER("\n");
1192         clk_disable_unprepare(ldev->pixel_clk);
1193 }
1194
1195 int ltdc_resume(struct drm_device *ddev)
1196 {
1197         struct ltdc_device *ldev = ddev->dev_private;
1198         int ret;
1199
1200         DRM_DEBUG_DRIVER("\n");
1201
1202         ret = clk_prepare_enable(ldev->pixel_clk);
1203         if (ret) {
1204                 DRM_ERROR("failed to enable pixel clock (%d)\n", ret);
1205                 return ret;
1206         }
1207
1208         return 0;
1209 }
1210
1211 int ltdc_load(struct drm_device *ddev)
1212 {
1213         struct platform_device *pdev = to_platform_device(ddev->dev);
1214         struct ltdc_device *ldev = ddev->dev_private;
1215         struct device *dev = ddev->dev;
1216         struct device_node *np = dev->of_node;
1217         struct drm_bridge *bridge;
1218         struct drm_panel *panel;
1219         struct drm_crtc *crtc;
1220         struct reset_control *rstc;
1221         struct resource *res;
1222         int irq, i, nb_endpoints;
1223         int ret = -ENODEV;
1224
1225         DRM_DEBUG_DRIVER("\n");
1226
1227         /* Get number of endpoints */
1228         nb_endpoints = of_graph_get_endpoint_count(np);
1229         if (!nb_endpoints)
1230                 return -ENODEV;
1231
1232         ldev->pixel_clk = devm_clk_get(dev, "lcd");
1233         if (IS_ERR(ldev->pixel_clk)) {
1234                 if (PTR_ERR(ldev->pixel_clk) != -EPROBE_DEFER)
1235                         DRM_ERROR("Unable to get lcd clock\n");
1236                 return PTR_ERR(ldev->pixel_clk);
1237         }
1238
1239         if (clk_prepare_enable(ldev->pixel_clk)) {
1240                 DRM_ERROR("Unable to prepare pixel clock\n");
1241                 return -ENODEV;
1242         }
1243
1244         /* Get endpoints if any */
1245         for (i = 0; i < nb_endpoints; i++) {
1246                 ret = drm_of_find_panel_or_bridge(np, 0, i, &panel, &bridge);
1247
1248                 /*
1249                  * If at least one endpoint is -ENODEV, continue probing,
1250                  * else if at least one endpoint returned an error
1251                  * (ie -EPROBE_DEFER) then stop probing.
1252                  */
1253                 if (ret == -ENODEV)
1254                         continue;
1255                 else if (ret)
1256                         goto err;
1257
1258                 if (panel) {
1259                         bridge = drm_panel_bridge_add_typed(panel,
1260                                                             DRM_MODE_CONNECTOR_DPI);
1261                         if (IS_ERR(bridge)) {
1262                                 DRM_ERROR("panel-bridge endpoint %d\n", i);
1263                                 ret = PTR_ERR(bridge);
1264                                 goto err;
1265                         }
1266                 }
1267
1268                 if (bridge) {
1269                         ret = ltdc_encoder_init(ddev, bridge);
1270                         if (ret) {
1271                                 DRM_ERROR("init encoder endpoint %d\n", i);
1272                                 goto err;
1273                         }
1274                 }
1275         }
1276
1277         rstc = devm_reset_control_get_exclusive(dev, NULL);
1278
1279         mutex_init(&ldev->err_lock);
1280
1281         if (!IS_ERR(rstc)) {
1282                 reset_control_assert(rstc);
1283                 usleep_range(10, 20);
1284                 reset_control_deassert(rstc);
1285         }
1286
1287         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1288         ldev->regs = devm_ioremap_resource(dev, res);
1289         if (IS_ERR(ldev->regs)) {
1290                 DRM_ERROR("Unable to get ltdc registers\n");
1291                 ret = PTR_ERR(ldev->regs);
1292                 goto err;
1293         }
1294
1295         /* Disable interrupts */
1296         reg_clear(ldev->regs, LTDC_IER,
1297                   IER_LIE | IER_RRIE | IER_FUIE | IER_TERRIE);
1298
1299         ret = ltdc_get_caps(ddev);
1300         if (ret) {
1301                 DRM_ERROR("hardware identifier (0x%08x) not supported!\n",
1302                           ldev->caps.hw_version);
1303                 goto err;
1304         }
1305
1306         DRM_DEBUG_DRIVER("ltdc hw version 0x%08x\n", ldev->caps.hw_version);
1307
1308         for (i = 0; i < ldev->caps.nb_irq; i++) {
1309                 irq = platform_get_irq(pdev, i);
1310                 if (irq < 0) {
1311                         ret = irq;
1312                         goto err;
1313                 }
1314
1315                 ret = devm_request_threaded_irq(dev, irq, ltdc_irq,
1316                                                 ltdc_irq_thread, IRQF_ONESHOT,
1317                                                 dev_name(dev), ddev);
1318                 if (ret) {
1319                         DRM_ERROR("Failed to register LTDC interrupt\n");
1320                         goto err;
1321                 }
1322
1323         }
1324
1325         crtc = devm_kzalloc(dev, sizeof(*crtc), GFP_KERNEL);
1326         if (!crtc) {
1327                 DRM_ERROR("Failed to allocate crtc\n");
1328                 ret = -ENOMEM;
1329                 goto err;
1330         }
1331
1332         ddev->mode_config.allow_fb_modifiers = true;
1333
1334         ret = ltdc_crtc_init(ddev, crtc);
1335         if (ret) {
1336                 DRM_ERROR("Failed to init crtc\n");
1337                 goto err;
1338         }
1339
1340         ret = drm_vblank_init(ddev, NB_CRTC);
1341         if (ret) {
1342                 DRM_ERROR("Failed calling drm_vblank_init()\n");
1343                 goto err;
1344         }
1345
1346         /* Allow usage of vblank without having to call drm_irq_install */
1347         ddev->irq_enabled = 1;
1348
1349         clk_disable_unprepare(ldev->pixel_clk);
1350
1351         pinctrl_pm_select_sleep_state(ddev->dev);
1352
1353         pm_runtime_enable(ddev->dev);
1354
1355         return 0;
1356 err:
1357         for (i = 0; i < nb_endpoints; i++)
1358                 drm_of_panel_bridge_remove(ddev->dev->of_node, 0, i);
1359
1360         clk_disable_unprepare(ldev->pixel_clk);
1361
1362         return ret;
1363 }
1364
1365 void ltdc_unload(struct drm_device *ddev)
1366 {
1367         struct device *dev = ddev->dev;
1368         int nb_endpoints, i;
1369
1370         DRM_DEBUG_DRIVER("\n");
1371
1372         nb_endpoints = of_graph_get_endpoint_count(dev->of_node);
1373
1374         for (i = 0; i < nb_endpoints; i++)
1375                 drm_of_panel_bridge_remove(ddev->dev->of_node, 0, i);
1376
1377         pm_runtime_disable(ddev->dev);
1378 }
1379
1380 MODULE_AUTHOR("Philippe Cornu <philippe.cornu@st.com>");
1381 MODULE_AUTHOR("Yannick Fertre <yannick.fertre@st.com>");
1382 MODULE_AUTHOR("Fabien Dessenne <fabien.dessenne@st.com>");
1383 MODULE_AUTHOR("Mickael Reulier <mickael.reulier@st.com>");
1384 MODULE_DESCRIPTION("STMicroelectronics ST DRM LTDC driver");
1385 MODULE_LICENSE("GPL v2");