drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34 #include <uapi/drm/drm_fourcc.h>
  35
  36 #include <asm/hypervisor.h>
  37
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <linux/backlight.h>
  42 #include <linux/hash.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/mm_types.h>
  46 #include <linux/perf_event.h>
  47 #include <linux/pm_qos.h>
  48 #include <linux/dma-resv.h>
  49 #include <linux/shmem_fs.h>
  50 #include <linux/stackdepot.h>
  51 #include <linux/xarray.h>
  52
  53 #include <drm/drm_gem.h>
  54 #include <drm/drm_auth.h>
  55 #include <drm/drm_cache.h>
  56 #include <drm/drm_util.h>
  57 #include <drm/drm_dsc.h>
  58 #include <drm/drm_atomic.h>
  59 #include <drm/drm_connector.h>
  60 #include <drm/i915_mei_hdcp_interface.h>
  61 #include <drm/ttm/ttm_device.h>
  62
  63 #include "i915_params.h"
  64 #include "i915_utils.h"
  65
  66 #include "display/intel_bios.h"
  67 #include "display/intel_cdclk.h"
  68 #include "display/intel_display.h"
  69 #include "display/intel_display_power.h"
  70 #include "display/intel_dmc.h"
  71 #include "display/intel_dpll_mgr.h"
  72 #include "display/intel_dsb.h"
  73 #include "display/intel_fbc.h"
  74 #include "display/intel_frontbuffer.h"
  75 #include "display/intel_global_state.h"
  76 #include "display/intel_gmbus.h"
  77 #include "display/intel_opregion.h"
  78
  79 #include "gem/i915_gem_context_types.h"
  80 #include "gem/i915_gem_shrinker.h"
  81 #include "gem/i915_gem_stolen.h"
  82 #include "gem/i915_gem_lmem.h"
  83
  84 #include "gt/intel_engine.h"
  85 #include "gt/intel_gt_types.h"
  86 #include "gt/intel_region_lmem.h"
  87 #include "gt/intel_workarounds.h"
  88 #include "gt/uc/intel_uc.h"
  89
  90 #include "intel_device_info.h"
  91 #include "intel_memory_region.h"
  92 #include "intel_pch.h"
  93 #include "intel_pm_types.h"
  94 #include "intel_runtime_pm.h"
  95 #include "intel_step.h"
  96 #include "intel_uncore.h"
  97 #include "intel_wakeref.h"
  98 #include "intel_wopcm.h"
  99
 100 #include "i915_gem.h"
 101 #include "i915_gem_gtt.h"
 102 #include "i915_gpu_error.h"
 103 #include "i915_perf_types.h"
 104 #include "i915_request.h"
 105 #include "i915_scheduler.h"
 106 #include "gt/intel_timeline.h"
 107 #include "i915_vma.h"
 108
 109 struct dpll;
 110 struct drm_i915_clock_gating_funcs;
 111 struct drm_i915_gem_object;
 112 struct drm_i915_private;
 113 struct intel_atomic_state;
 114 struct intel_audio_funcs;
 115 struct intel_cdclk_config;
 116 struct intel_cdclk_funcs;
 117 struct intel_cdclk_state;
 118 struct intel_cdclk_vals;
 119 struct intel_color_funcs;
 120 struct intel_connector;
 121 struct intel_crtc;
 122 struct intel_dp;
 123 struct intel_dpll_funcs;
 124 struct intel_encoder;
 125 struct intel_fbdev;
 126 struct intel_fdi_funcs;
 127 struct intel_hotplug_funcs;
 128 struct intel_initial_plane_config;
 129 struct intel_limit;
 130 struct intel_overlay;
 131 struct intel_overlay_error_state;
 132 struct vlv_s0ix_state;
 133
 134 /* Threshold == 5 for long IRQs, 50 for short */
 135 #define HPD_STORM_DEFAULT_THRESHOLD 50
 136
 137 struct i915_hotplug {
 138         struct delayed_work hotplug_work;
 139
 140         const u32 *hpd, *pch_hpd;
 141
 142         struct {
 143                 unsigned long last_jiffies;
 144                 int count;
 145                 enum {
 146                         HPD_ENABLED = 0,
 147                         HPD_DISABLED = 1,
 148                         HPD_MARK_DISABLED = 2
 149                 } state;
 150         } stats[HPD_NUM_PINS];
 151         u32 event_bits;
 152         u32 retry_bits;
 153         struct delayed_work reenable_work;
 154
 155         u32 long_port_mask;
 156         u32 short_port_mask;
 157         struct work_struct dig_port_work;
 158
 159         struct work_struct poll_init_work;
 160         bool poll_enabled;
 161
 162         unsigned int hpd_storm_threshold;
 163         /* Whether or not to count short HPD IRQs in HPD storms */
 164         u8 hpd_short_storm_enabled;
 165
 166         /*
 167          * if we get a HPD irq from DP and a HPD irq from non-DP
 168          * the non-DP HPD could block the workqueue on a mode config
 169          * mutex getting, that userspace may have taken. However
 170          * userspace is waiting on the DP workqueue to run which is
 171          * blocked behind the non-DP one.
 172          */
 173         struct workqueue_struct *dp_wq;
 174 };
 175
 176 #define I915_GEM_GPU_DOMAINS \
 177         (I915_GEM_DOMAIN_RENDER | \
 178          I915_GEM_DOMAIN_SAMPLER | \
 179          I915_GEM_DOMAIN_COMMAND | \
 180          I915_GEM_DOMAIN_INSTRUCTION | \
 181          I915_GEM_DOMAIN_VERTEX)
 182
 183 struct drm_i915_file_private {
 184         struct drm_i915_private *dev_priv;
 185
 186         union {
 187                 struct drm_file *file;
 188                 struct rcu_head rcu;
 189         };
 190
 191         /** @proto_context_lock: Guards all struct i915_gem_proto_context
 192          * operations
 193          *
 194          * This not only guards @proto_context_xa, but is always held
 195          * whenever we manipulate any struct i915_gem_proto_context,
 196          * including finalizing it on first actual use of the GEM context.
 197          *
 198          * See i915_gem_proto_context.
 199          */
 200         struct mutex proto_context_lock;
 201
 202         /** @proto_context_xa: xarray of struct i915_gem_proto_context
 203          *
 204          * Historically, the context uAPI allowed for two methods of
 205          * setting context parameters: SET_CONTEXT_PARAM and
 206          * CONTEXT_CREATE_EXT_SETPARAM.  The former is allowed to be called
 207          * at any time while the later happens as part of
 208          * GEM_CONTEXT_CREATE.  Everything settable via one was settable
 209          * via the other.  While some params are fairly simple and setting
 210          * them on a live context is harmless such as the context priority,
 211          * others are far trickier such as the VM or the set of engines.
 212          * In order to swap out the VM, for instance, we have to delay
 213          * until all current in-flight work is complete, swap in the new
 214          * VM, and then continue.  This leads to a plethora of potential
 215          * race conditions we'd really rather avoid.
 216          *
 217          * We have since disallowed setting these more complex parameters
 218          * on active contexts.  This works by delaying the creation of the
 219          * actual context until after the client is done configuring it
 220          * with SET_CONTEXT_PARAM.  From the perspective of the client, it
 221          * has the same u32 context ID the whole time.  From the
 222          * perspective of i915, however, it's a struct i915_gem_proto_context
 223          * right up until the point where we attempt to do something which
 224          * the proto-context can't handle.  Then the struct i915_gem_context
 225          * gets created.
 226          *
 227          * This is accomplished via a little xarray dance.  When
 228          * GEM_CONTEXT_CREATE is called, we create a struct
 229          * i915_gem_proto_context, reserve a slot in @context_xa but leave
 230          * it NULL, and place the proto-context in the corresponding slot
 231          * in @proto_context_xa.  Then, in i915_gem_context_lookup(), we
 232          * first check @context_xa.  If it's there, we return the struct
 233          * i915_gem_context and we're done.  If it's not, we look in
 234          * @proto_context_xa and, if we find it there, we create the actual
 235          * context and kill the proto-context.
 236          *
 237          * In order for this dance to work properly, everything which ever
 238          * touches a struct i915_gem_proto_context is guarded by
 239          * @proto_context_lock, including context creation.  Yes, this
 240          * means context creation now takes a giant global lock but it
 241          * can't really be helped and that should never be on any driver's
 242          * fast-path anyway.
 243          */
 244         struct xarray proto_context_xa;
 245
 246         /** @context_xa: xarray of fully created i915_gem_context
 247          *
 248          * Write access to this xarray is guarded by @proto_context_lock.
 249          * Otherwise, writers may race with finalize_create_context_locked().
 250          *
 251          * See @proto_context_xa.
 252          */
 253         struct xarray context_xa;
 254         struct xarray vm_xa;
 255
 256         unsigned int bsd_engine;
 257
 258 /*
 259  * Every context ban increments per client ban score. Also
 260  * hangs in short succession increments ban score. If ban threshold
 261  * is reached, client is considered banned and submitting more work
 262  * will fail. This is a stop gap measure to limit the badly behaving
 263  * clients access to gpu. Note that unbannable contexts never increment
 264  * the client ban score.
 265  */
 266 #define I915_CLIENT_SCORE_HANG_FAST     1
 267 #define   I915_CLIENT_FAST_HANG_JIFFIES (60 * HZ)
 268 #define I915_CLIENT_SCORE_CONTEXT_BAN   3
 269 #define I915_CLIENT_SCORE_BANNED        9
 270         /** ban_score: Accumulated score of all ctx bans and fast hangs. */
 271         atomic_t ban_score;
 272         unsigned long hang_timestamp;
 273 };
 274
 275 struct sdvo_device_mapping {
 276         u8 initialized;
 277         u8 dvo_port;
 278         u8 slave_addr;
 279         u8 dvo_wiring;
 280         u8 i2c_pin;
 281         u8 ddc_pin;
 282 };
 283
 284 /* functions used for watermark calcs for display. */
 285 struct drm_i915_wm_disp_funcs {
 286         /* update_wm is for legacy wm management */
 287         void (*update_wm)(struct drm_i915_private *dev_priv);
 288         int (*compute_pipe_wm)(struct intel_atomic_state *state,
 289                                struct intel_crtc *crtc);
 290         int (*compute_intermediate_wm)(struct intel_atomic_state *state,
 291                                        struct intel_crtc *crtc);
 292         void (*initial_watermarks)(struct intel_atomic_state *state,
 293                                    struct intel_crtc *crtc);
 294         void (*atomic_update_watermarks)(struct intel_atomic_state *state,
 295                                          struct intel_crtc *crtc);
 296         void (*optimize_watermarks)(struct intel_atomic_state *state,
 297                                     struct intel_crtc *crtc);
 298         int (*compute_global_watermarks)(struct intel_atomic_state *state);
 299 };
 300
 301 struct drm_i915_display_funcs {
 302         /* Returns the active state of the crtc, and if the crtc is active,
 303          * fills out the pipe-config with the hw state. */
 304         bool (*get_pipe_config)(struct intel_crtc *,
 305                                 struct intel_crtc_state *);
 306         void (*get_initial_plane_config)(struct intel_crtc *,
 307                                          struct intel_initial_plane_config *);
 308         void (*crtc_enable)(struct intel_atomic_state *state,
 309                             struct intel_crtc *crtc);
 310         void (*crtc_disable)(struct intel_atomic_state *state,
 311                              struct intel_crtc *crtc);
 312         void (*commit_modeset_enables)(struct intel_atomic_state *state);
 313 };
 314
 315 #define I915_COLOR_UNEVICTABLE (-1) /* a non-vma sharing the address space */
 316
 317 /*
 318  * HIGH_RR is the highest eDP panel refresh rate read from EDID
 319  * LOW_RR is the lowest eDP panel refresh rate found from EDID
 320  * parsing for same resolution.
 321  */
 322 enum drrs_refresh_rate_type {
 323         DRRS_HIGH_RR,
 324         DRRS_LOW_RR,
 325         DRRS_MAX_RR, /* RR count */
 326 };
 327
 328 enum drrs_support_type {
 329         DRRS_NOT_SUPPORTED = 0,
 330         STATIC_DRRS_SUPPORT = 1,
 331         SEAMLESS_DRRS_SUPPORT = 2
 332 };
 333
 334 struct i915_drrs {
 335         struct mutex mutex;
 336         struct delayed_work work;
 337         struct intel_dp *dp;
 338         unsigned busy_frontbuffer_bits;
 339         enum drrs_refresh_rate_type refresh_rate_type;
 340         enum drrs_support_type type;
 341 };
 342
 343 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 344 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 345 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 346 #define QUIRK_PIN_SWIZZLED_PAGES (1<<5)
 347 #define QUIRK_INCREASE_T12_DELAY (1<<6)
 348 #define QUIRK_INCREASE_DDI_DISABLED_TIME (1<<7)
 349 #define QUIRK_NO_PPS_BACKLIGHT_POWER_HOOK (1<<8)
 350
 351 struct intel_gmbus {
 352         struct i2c_adapter adapter;
 353 #define GMBUS_FORCE_BIT_RETRY (1U << 31)
 354         u32 force_bit;
 355         u32 reg0;
 356         i915_reg_t gpio_reg;
 357         struct i2c_algo_bit_data bit_algo;
 358         struct drm_i915_private *dev_priv;
 359 };
 360
 361 struct i915_suspend_saved_registers {
 362         u32 saveDSPARB;
 363         u32 saveSWF0[16];
 364         u32 saveSWF1[16];
 365         u32 saveSWF3[3];
 366         u16 saveGCDGMBUS;
 367 };
 368
 369 #define MAX_L3_SLICES 2
 370 struct intel_l3_parity {
 371         u32 *remap_info[MAX_L3_SLICES];
 372         struct work_struct error_work;
 373         int which_slice;
 374 };
 375
 376 struct i915_gem_mm {
 377         /*
 378          * Shortcut for the stolen region. This points to either
 379          * INTEL_REGION_STOLEN_SMEM for integrated platforms, or
 380          * INTEL_REGION_STOLEN_LMEM for discrete, or NULL if the device doesn't
 381          * support stolen.
 382          */
 383         struct intel_memory_region *stolen_region;
 384         /** Memory allocator for GTT stolen memory */
 385         struct drm_mm stolen;
 386         /** Protects the usage of the GTT stolen memory allocator. This is
 387          * always the inner lock when overlapping with struct_mutex. */
 388         struct mutex stolen_lock;
 389
 390         /* Protects bound_list/unbound_list and #drm_i915_gem_object.mm.link */
 391         spinlock_t obj_lock;
 392
 393         /**
 394          * List of objects which are purgeable.
 395          */
 396         struct list_head purge_list;
 397
 398         /**
 399          * List of objects which have allocated pages and are shrinkable.
 400          */
 401         struct list_head shrink_list;
 402
 403         /**
 404          * List of objects which are pending destruction.
 405          */
 406         struct llist_head free_list;
 407         struct delayed_work free_work;
 408         /**
 409          * Count of objects pending destructions. Used to skip needlessly
 410          * waiting on an RCU barrier if no objects are waiting to be freed.
 411          */
 412         atomic_t free_count;
 413
 414         /**
 415          * tmpfs instance used for shmem backed objects
 416          */
 417         struct vfsmount *gemfs;
 418
 419         struct intel_memory_region *regions[INTEL_REGION_UNKNOWN];
 420
 421         struct notifier_block oom_notifier;
 422         struct notifier_block vmap_notifier;
 423         struct shrinker shrinker;
 424
 425 #ifdef CONFIG_MMU_NOTIFIER
 426         /**
 427          * notifier_lock for mmu notifiers, memory may not be allocated
 428          * while holding this lock.
 429          */
 430         rwlock_t notifier_lock;
 431 #endif
 432
 433         /* shrinker accounting, also useful for userland debugging */
 434         u64 shrink_memory;
 435         u32 shrink_count;
 436 };
 437
 438 #define I915_IDLE_ENGINES_TIMEOUT (200) /* in ms */
 439
 440 unsigned long i915_fence_context_timeout(const struct drm_i915_private *i915,
 441                                          u64 context);
 442
 443 static inline unsigned long
 444 i915_fence_timeout(const struct drm_i915_private *i915)
 445 {
 446         return i915_fence_context_timeout(i915, U64_MAX);
 447 }
 448
 449 /* Amount of SAGV/QGV points, BSpec precisely defines this */
 450 #define I915_NUM_QGV_POINTS 8
 451
 452 #define HAS_HW_SAGV_WM(i915) (DISPLAY_VER(i915) >= 13 && !IS_DGFX(i915))
 453
 454 /* Amount of PSF GV points, BSpec precisely defines this */
 455 #define I915_NUM_PSF_GV_POINTS 3
 456
 457 struct intel_vbt_data {
 458         /* bdb version */
 459         u16 version;
 460
 461         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 462         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 463
 464         /* Feature bits */
 465         unsigned int int_tv_support:1;
 466         unsigned int lvds_dither:1;
 467         unsigned int int_crt_support:1;
 468         unsigned int lvds_use_ssc:1;
 469         unsigned int int_lvds_support:1;
 470         unsigned int display_clock_mode:1;
 471         unsigned int fdi_rx_polarity_inverted:1;
 472         unsigned int panel_type:4;
 473         int lvds_ssc_freq;
 474         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 475         enum drm_panel_orientation orientation;
 476
 477         enum drrs_support_type drrs_type;
 478
 479         struct {
 480                 int rate;
 481                 int lanes;
 482                 int preemphasis;
 483                 int vswing;
 484                 bool low_vswing;
 485                 bool initialized;
 486                 int bpp;
 487                 struct edp_power_seq pps;
 488                 bool hobl;
 489         } edp;
 490
 491         struct {
 492                 bool enable;
 493                 bool full_link;
 494                 bool require_aux_wakeup;
 495                 int idle_frames;
 496                 int tp1_wakeup_time_us;
 497                 int tp2_tp3_wakeup_time_us;
 498                 int psr2_tp2_tp3_wakeup_time_us;
 499         } psr;
 500
 501         struct {
 502                 u16 pwm_freq_hz;
 503                 u16 brightness_precision_bits;
 504                 bool present;
 505                 bool active_low_pwm;
 506                 u8 min_brightness;      /* min_brightness/255 of max */
 507                 u8 controller;          /* brightness controller number */
 508                 enum intel_backlight_type type;
 509         } backlight;
 510
 511         /* MIPI DSI */
 512         struct {
 513                 u16 panel_id;
 514                 struct mipi_config *config;
 515                 struct mipi_pps_data *pps;
 516                 u16 bl_ports;
 517                 u16 cabc_ports;
 518                 u8 seq_version;
 519                 u32 size;
 520                 u8 *data;
 521                 const u8 *sequence[MIPI_SEQ_MAX];
 522                 u8 *deassert_seq; /* Used by fixup_mipi_sequences() */
 523                 enum drm_panel_orientation orientation;
 524         } dsi;
 525
 526         int crt_ddc_pin;
 527
 528         struct list_head display_devices;
 529
 530         struct intel_bios_encoder_data *ports[I915_MAX_PORTS]; /* Non-NULL if port present. */
 531         struct sdvo_device_mapping sdvo_mappings[2];
 532 };
 533
 534 struct i915_frontbuffer_tracking {
 535         spinlock_t lock;
 536
 537         /*
 538          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
 539          * scheduled flips.
 540          */
 541         unsigned busy_bits;
 542         unsigned flip_bits;
 543 };
 544
 545 struct i915_virtual_gpu {
 546         struct mutex lock; /* serialises sending of g2v_notify command pkts */
 547         bool active;
 548         u32 caps;
 549 };
 550
 551 struct i915_selftest_stash {
 552         atomic_t counter;
 553         struct ida mock_region_instances;
 554 };
 555
 556 /* intel_audio.c private */
 557 struct intel_audio_private {
 558         /* Display internal audio functions */
 559         const struct intel_audio_funcs *funcs;
 560
 561         /* hda/i915 audio component */
 562         struct i915_audio_component *component;
 563         bool component_registered;
 564         /* mutex for audio/video sync */
 565         struct mutex mutex;
 566         int power_refcount;
 567         u32 freq_cntrl;
 568
 569         /* Used to save the pipe-to-encoder mapping for audio */
 570         struct intel_encoder *encoder_map[I915_MAX_PIPES];
 571
 572         /* necessary resource sharing with HDMI LPE audio driver. */
 573         struct {
 574                 struct platform_device *platdev;
 575                 int irq;
 576         } lpe;
 577 };
 578
 579 struct drm_i915_private {
 580         struct drm_device drm;
 581
 582         /* FIXME: Device release actions should all be moved to drmm_ */
 583         bool do_release;
 584
 585         /* i915 device parameters */
 586         struct i915_params params;
 587
 588         const struct intel_device_info __info; /* Use INTEL_INFO() to access. */
 589         struct intel_runtime_info __runtime; /* Use RUNTIME_INFO() to access. */
 590         struct intel_driver_caps caps;
 591
 592         /**
 593          * Data Stolen Memory - aka "i915 stolen memory" gives us the start and
 594          * end of stolen which we can optionally use to create GEM objects
 595          * backed by stolen memory. Note that stolen_usable_size tells us
 596          * exactly how much of this we are actually allowed to use, given that
 597          * some portion of it is in fact reserved for use by hardware functions.
 598          */
 599         struct resource dsm;
 600         /**
 601          * Reseved portion of Data Stolen Memory
 602          */
 603         struct resource dsm_reserved;
 604
 605         /*
 606          * Stolen memory is segmented in hardware with different portions
 607          * offlimits to certain functions.
 608          *
 609          * The drm_mm is initialised to the total accessible range, as found
 610          * from the PCI config. On Broadwell+, this is further restricted to
 611          * avoid the first page! The upper end of stolen memory is reserved for
 612          * hardware functions and similarly removed from the accessible range.
 613          */
 614         resource_size_t stolen_usable_size;     /* Total size minus reserved ranges */
 615
 616         struct intel_uncore uncore;
 617         struct intel_uncore_mmio_debug mmio_debug;
 618
 619         struct i915_virtual_gpu vgpu;
 620
 621         struct intel_gvt *gvt;
 622
 623         struct intel_wopcm wopcm;
 624
 625         struct intel_dmc dmc;
 626
 627         struct intel_gmbus gmbus[GMBUS_NUM_PINS];
 628
 629         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 630          * controller on different i2c buses. */
 631         struct mutex gmbus_mutex;
 632
 633         /**
 634          * Base address of where the gmbus and gpio blocks are located (either
 635          * on PCH or on SoC for platforms without PCH).
 636          */
 637         u32 gpio_mmio_base;
 638
 639         /* MMIO base address for MIPI regs */
 640         u32 mipi_mmio_base;
 641
 642         u32 pps_mmio_base;
 643
 644         wait_queue_head_t gmbus_wait_queue;
 645
 646         struct pci_dev *bridge_dev;
 647
 648         struct rb_root uabi_engines;
 649
 650         struct resource mch_res;
 651
 652         /* protects the irq masks */
 653         spinlock_t irq_lock;
 654
 655         bool display_irqs_enabled;
 656
 657         /* Sideband mailbox protection */
 658         struct mutex sb_lock;
 659         struct pm_qos_request sb_qos;
 660
 661         /** Cached value of IMR to avoid reads in updating the bitfield */
 662         union {
 663                 u32 irq_mask;
 664                 u32 de_irq_mask[I915_MAX_PIPES];
 665         };
 666         u32 pipestat_irq_mask[I915_MAX_PIPES];
 667
 668         struct i915_hotplug hotplug;
 669         struct intel_fbc *fbc[I915_MAX_FBCS];
 670         struct i915_drrs drrs;
 671         struct intel_opregion opregion;
 672         struct intel_vbt_data vbt;
 673
 674         bool preserve_bios_swizzle;
 675
 676         /* overlay */
 677         struct intel_overlay *overlay;
 678
 679         /* backlight registers and fields in struct intel_panel */
 680         struct mutex backlight_lock;
 681
 682         /* protects panel power sequencer state */
 683         struct mutex pps_mutex;
 684
 685         unsigned int fsb_freq, mem_freq, is_ddr3;
 686         unsigned int skl_preferred_vco_freq;
 687         unsigned int max_cdclk_freq;
 688
 689         unsigned int max_dotclk_freq;
 690         unsigned int hpll_freq;
 691         unsigned int fdi_pll_freq;
 692         unsigned int czclk_freq;
 693
 694         struct {
 695                 /* The current hardware cdclk configuration */
 696                 struct intel_cdclk_config hw;
 697
 698                 /* cdclk, divider, and ratio table from bspec */
 699                 const struct intel_cdclk_vals *table;
 700
 701                 struct intel_global_obj obj;
 702         } cdclk;
 703
 704         struct {
 705                 /* The current hardware dbuf configuration */
 706                 u8 enabled_slices;
 707
 708                 struct intel_global_obj obj;
 709         } dbuf;
 710
 711         /**
 712          * wq - Driver workqueue for GEM.
 713          *
 714          * NOTE: Work items scheduled here are not allowed to grab any modeset
 715          * locks, for otherwise the flushing done in the pageflip code will
 716          * result in deadlocks.
 717          */
 718         struct workqueue_struct *wq;
 719
 720         /* ordered wq for modesets */
 721         struct workqueue_struct *modeset_wq;
 722         /* unbound hipri wq for page flips/plane updates */
 723         struct workqueue_struct *flip_wq;
 724
 725         /* pm private clock gating functions */
 726         const struct drm_i915_clock_gating_funcs *clock_gating_funcs;
 727
 728         /* pm display functions */
 729         const struct drm_i915_wm_disp_funcs *wm_disp;
 730
 731         /* irq display functions */
 732         const struct intel_hotplug_funcs *hotplug_funcs;
 733
 734         /* fdi display functions */
 735         const struct intel_fdi_funcs *fdi_funcs;
 736
 737         /* display pll funcs */
 738         const struct intel_dpll_funcs *dpll_funcs;
 739
 740         /* Display functions */
 741         const struct drm_i915_display_funcs *display;
 742
 743         /* Display internal color functions */
 744         const struct intel_color_funcs *color_funcs;
 745
 746         /* Display CDCLK functions */
 747         const struct intel_cdclk_funcs *cdclk_funcs;
 748
 749         /* PCH chipset type */
 750         enum intel_pch pch_type;
 751         unsigned short pch_id;
 752
 753         unsigned long quirks;
 754
 755         struct drm_atomic_state *modeset_restore_state;
 756         struct drm_modeset_acquire_ctx reset_ctx;
 757
 758         struct i915_ggtt ggtt; /* VM representing the global address space */
 759
 760         struct i915_gem_mm mm;
 761
 762         /* Kernel Modesetting */
 763
 764         /**
 765          * dpll and cdclk state is protected by connection_mutex
 766          * dpll.lock serializes intel_{prepare,enable,disable}_shared_dpll.
 767          * Must be global rather than per dpll, because on some platforms plls
 768          * share registers.
 769          */
 770         struct {
 771                 struct mutex lock;
 772
 773                 int num_shared_dpll;
 774                 struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
 775                 const struct intel_dpll_mgr *mgr;
 776
 777                 struct {
 778                         int nssc;
 779                         int ssc;
 780                 } ref_clks;
 781         } dpll;
 782
 783         struct list_head global_obj_list;
 784
 785         /*
 786          * For reading active_pipes holding any crtc lock is
 787          * sufficient, for writing must hold all of them.
 788          */
 789         u8 active_pipes;
 790
 791         struct i915_frontbuffer_tracking fb_tracking;
 792
 793         struct intel_atomic_helper {
 794                 struct llist_head free_list;
 795                 struct work_struct free_work;
 796         } atomic_helper;
 797
 798         bool mchbar_need_disable;
 799
 800         struct intel_l3_parity l3_parity;
 801
 802         /*
 803          * HTI (aka HDPORT) state read during initial hw readout.  Most
 804          * platforms don't have HTI, so this will just stay 0.  Those that do
 805          * will use this later to figure out which PLLs and PHYs are unavailable
 806          * for driver usage.
 807          */
 808         u32 hti_state;
 809
 810         /*
 811          * edram size in MB.
 812          * Cannot be determined by PCIID. You must always read a register.
 813          */
 814         u32 edram_size_mb;
 815
 816         struct i915_power_domains power_domains;
 817
 818         struct i915_gpu_error gpu_error;
 819
 820         struct drm_i915_gem_object *vlv_pctx;
 821
 822         /* list of fbdev register on this device */
 823         struct intel_fbdev *fbdev;
 824         struct work_struct fbdev_suspend_work;
 825
 826         struct drm_property *broadcast_rgb_property;
 827         struct drm_property *force_audio_property;
 828
 829         u32 fdi_rx_config;
 830
 831         /* Shadow for DISPLAY_PHY_CONTROL which can't be safely read */
 832         u32 chv_phy_control;
 833         /*
 834          * Shadows for CHV DPLL_MD regs to keep the state
 835          * checker somewhat working in the presence hardware
 836          * crappiness (can't read out DPLL_MD for pipes B & C).
 837          */
 838         u32 chv_dpll_md[I915_MAX_PIPES];
 839         u32 bxt_phy_grc;
 840
 841         u32 suspend_count;
 842         bool power_domains_suspended;
 843         struct i915_suspend_saved_registers regfile;
 844         struct vlv_s0ix_state *vlv_s0ix_state;
 845
 846         enum {
 847                 I915_SAGV_UNKNOWN = 0,
 848                 I915_SAGV_DISABLED,
 849                 I915_SAGV_ENABLED,
 850                 I915_SAGV_NOT_CONTROLLED
 851         } sagv_status;
 852
 853         u32 sagv_block_time_us;
 854
 855         struct {
 856                 /*
 857                  * Raw watermark latency values:
 858                  * in 0.1us units for WM0,
 859                  * in 0.5us units for WM1+.
 860                  */
 861                 /* primary */
 862                 u16 pri_latency[5];
 863                 /* sprite */
 864                 u16 spr_latency[5];
 865                 /* cursor */
 866                 u16 cur_latency[5];
 867                 /*
 868                  * Raw watermark memory latency values
 869                  * for SKL for all 8 levels
 870                  * in 1us units.
 871                  */
 872                 u16 skl_latency[8];
 873
 874                 /* current hardware state */
 875                 union {
 876                         struct ilk_wm_values hw;
 877                         struct vlv_wm_values vlv;
 878                         struct g4x_wm_values g4x;
 879                 };
 880
 881                 u8 max_level;
 882
 883                 /*
 884                  * Should be held around atomic WM register writing; also
 885                  * protects * intel_crtc->wm.active and
 886                  * crtc_state->wm.need_postvbl_update.
 887                  */
 888                 struct mutex wm_mutex;
 889         } wm;
 890
 891         struct dram_info {
 892                 bool wm_lv_0_adjust_needed;
 893                 u8 num_channels;
 894                 bool symmetric_memory;
 895                 enum intel_dram_type {
 896                         INTEL_DRAM_UNKNOWN,
 897                         INTEL_DRAM_DDR3,
 898                         INTEL_DRAM_DDR4,
 899                         INTEL_DRAM_LPDDR3,
 900                         INTEL_DRAM_LPDDR4,
 901                         INTEL_DRAM_DDR5,
 902                         INTEL_DRAM_LPDDR5,
 903                 } type;
 904                 u8 num_qgv_points;
 905                 u8 num_psf_gv_points;
 906         } dram_info;
 907
 908         struct intel_bw_info {
 909                 /* for each QGV point */
 910                 unsigned int deratedbw[I915_NUM_QGV_POINTS];
 911                 /* for each PSF GV point */
 912                 unsigned int psf_bw[I915_NUM_PSF_GV_POINTS];
 913                 u8 num_qgv_points;
 914                 u8 num_psf_gv_points;
 915                 u8 num_planes;
 916         } max_bw[6];
 917
 918         struct intel_global_obj bw_obj;
 919
 920         struct intel_runtime_pm runtime_pm;
 921
 922         struct i915_perf perf;
 923
 924         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
 925         struct intel_gt gt0;
 926
 927         struct {
 928                 struct i915_gem_contexts {
 929                         spinlock_t lock; /* locks list */
 930                         struct list_head list;
 931                 } contexts;
 932
 933                 /*
 934                  * We replace the local file with a global mappings as the
 935                  * backing storage for the mmap is on the device and not
 936                  * on the struct file, and we do not want to prolong the
 937                  * lifetime of the local fd. To minimise the number of
 938                  * anonymous inodes we create, we use a global singleton to
 939                  * share the global mapping.
 940                  */
 941                 struct file *mmap_singleton;
 942         } gem;
 943
 944         u8 framestart_delay;
 945
 946         /* Window2 specifies time required to program DSB (Window2) in number of scan lines */
 947         u8 window2_delay;
 948
 949         u8 pch_ssc_use;
 950
 951         /* For i915gm/i945gm vblank irq workaround */
 952         u8 vblank_enabled;
 953
 954         bool irq_enabled;
 955
 956         /* perform PHY state sanity checks? */
 957         bool chv_phy_assert[2];
 958
 959         bool ipc_enabled;
 960
 961         struct intel_audio_private audio;
 962
 963         struct i915_pmu pmu;
 964
 965         struct i915_hdcp_comp_master *hdcp_master;
 966         bool hdcp_comp_added;
 967
 968         /* Mutex to protect the above hdcp component related values. */
 969         struct mutex hdcp_comp_mutex;
 970
 971         /* The TTM device structure. */
 972         struct ttm_device bdev;
 973
 974         I915_SELFTEST_DECLARE(struct i915_selftest_stash selftest;)
 975
 976         /*
 977          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
 978          * will be rejected. Instead look for a better place.
 979          */
 980 };
 981
 982 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
 983 {
 984         return container_of(dev, struct drm_i915_private, drm);
 985 }
 986
 987 static inline struct drm_i915_private *kdev_to_i915(struct device *kdev)
 988 {
 989         return dev_get_drvdata(kdev);
 990 }
 991
 992 static inline struct drm_i915_private *pdev_to_i915(struct pci_dev *pdev)
 993 {
 994         return pci_get_drvdata(pdev);
 995 }
 996
 997 static inline struct intel_gt *to_gt(struct drm_i915_private *i915)
 998 {
 999         return &i915->gt0;
1000 }
1001
1002 /* Simple iterator over all initialised engines */
1003 #define for_each_engine(engine__, dev_priv__, id__) \
1004         for ((id__) = 0; \
1005              (id__) < I915_NUM_ENGINES; \
1006              (id__)++) \
1007                 for_each_if ((engine__) = (dev_priv__)->engine[(id__)])
1008
1009 /* Iterator over subset of engines selected by mask */
1010 #define for_each_engine_masked(engine__, gt__, mask__, tmp__) \
1011         for ((tmp__) = (mask__) & (gt__)->info.engine_mask; \
1012              (tmp__) ? \
1013              ((engine__) = (gt__)->engine[__mask_next_bit(tmp__)]), 1 : \
1014              0;)
1015
1016 #define rb_to_uabi_engine(rb) \
1017         rb_entry_safe(rb, struct intel_engine_cs, uabi_node)
1018
1019 #define for_each_uabi_engine(engine__, i915__) \
1020         for ((engine__) = rb_to_uabi_engine(rb_first(&(i915__)->uabi_engines));\
1021              (engine__); \
1022              (engine__) = rb_to_uabi_engine(rb_next(&(engine__)->uabi_node)))
1023
1024 #define for_each_uabi_class_engine(engine__, class__, i915__) \
1025         for ((engine__) = intel_engine_lookup_user((i915__), (class__), 0); \
1026              (engine__) && (engine__)->uabi_class == (class__); \
1027              (engine__) = rb_to_uabi_engine(rb_next(&(engine__)->uabi_node)))
1028
1029 #define I915_GTT_OFFSET_NONE ((u32)-1)
1030
1031 /*
1032  * Frontbuffer tracking bits. Set in obj->frontbuffer_bits while a gem bo is
1033  * considered to be the frontbuffer for the given plane interface-wise. This
1034  * doesn't mean that the hw necessarily already scans it out, but that any
1035  * rendering (by the cpu or gpu) will land in the frontbuffer eventually.
1036  *
1037  * We have one bit per pipe and per scanout plane type.
1038  */
1039 #define INTEL_FRONTBUFFER_BITS_PER_PIPE 8
1040 #define INTEL_FRONTBUFFER(pipe, plane_id) ({ \
1041         BUILD_BUG_ON(INTEL_FRONTBUFFER_BITS_PER_PIPE * I915_MAX_PIPES > 32); \
1042         BUILD_BUG_ON(I915_MAX_PLANES > INTEL_FRONTBUFFER_BITS_PER_PIPE); \
1043         BIT((plane_id) + INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe)); \
1044 })
1045 #define INTEL_FRONTBUFFER_OVERLAY(pipe) \
1046         BIT(INTEL_FRONTBUFFER_BITS_PER_PIPE - 1 + INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))
1047 #define INTEL_FRONTBUFFER_ALL_MASK(pipe) \
1048         GENMASK(INTEL_FRONTBUFFER_BITS_PER_PIPE * ((pipe) + 1) - 1, \
1049                 INTEL_FRONTBUFFER_BITS_PER_PIPE * (pipe))
1050
1051 #define INTEL_INFO(dev_priv)    (&(dev_priv)->__info)
1052 #define RUNTIME_INFO(dev_priv)  (&(dev_priv)->__runtime)
1053 #define DRIVER_CAPS(dev_priv)   (&(dev_priv)->caps)
1054
1055 #define INTEL_DEVID(dev_priv)   (RUNTIME_INFO(dev_priv)->device_id)
1056
1057 #define IP_VER(ver, rel)                ((ver) << 8 | (rel))
1058
1059 #define GRAPHICS_VER(i915)              (INTEL_INFO(i915)->graphics.ver)
1060 #define GRAPHICS_VER_FULL(i915)         IP_VER(INTEL_INFO(i915)->graphics.ver, \
1061                                                INTEL_INFO(i915)->graphics.rel)
1062 #define IS_GRAPHICS_VER(i915, from, until) \
1063         (GRAPHICS_VER(i915) >= (from) && GRAPHICS_VER(i915) <= (until))
1064
1065 #define MEDIA_VER(i915)                 (INTEL_INFO(i915)->media.ver)
1066 #define MEDIA_VER_FULL(i915)            IP_VER(INTEL_INFO(i915)->media.arch, \
1067                                                INTEL_INFO(i915)->media.rel)
1068 #define IS_MEDIA_VER(i915, from, until) \
1069         (MEDIA_VER(i915) >= (from) && MEDIA_VER(i915) <= (until))
1070
1071 #define DISPLAY_VER(i915)       (INTEL_INFO(i915)->display.ver)
1072 #define IS_DISPLAY_VER(i915, from, until) \
1073         (DISPLAY_VER(i915) >= (from) && DISPLAY_VER(i915) <= (until))
1074
1075 #define INTEL_REVID(dev_priv)   (to_pci_dev((dev_priv)->drm.dev)->revision)
1076
1077 #define HAS_DSB(dev_priv)       (INTEL_INFO(dev_priv)->display.has_dsb)
1078
1079 #define INTEL_DISPLAY_STEP(__i915) (RUNTIME_INFO(__i915)->step.display_step)
1080 #define INTEL_GRAPHICS_STEP(__i915) (RUNTIME_INFO(__i915)->step.graphics_step)
1081 #define INTEL_MEDIA_STEP(__i915) (RUNTIME_INFO(__i915)->step.media_step)
1082
1083 #define IS_DISPLAY_STEP(__i915, since, until) \
1084         (drm_WARN_ON(&(__i915)->drm, INTEL_DISPLAY_STEP(__i915) == STEP_NONE), \
1085          INTEL_DISPLAY_STEP(__i915) >= (since) && INTEL_DISPLAY_STEP(__i915) < (until))
1086
1087 #define IS_GRAPHICS_STEP(__i915, since, until) \
1088         (drm_WARN_ON(&(__i915)->drm, INTEL_GRAPHICS_STEP(__i915) == STEP_NONE), \
1089          INTEL_GRAPHICS_STEP(__i915) >= (since) && INTEL_GRAPHICS_STEP(__i915) < (until))
1090
1091 #define IS_MEDIA_STEP(__i915, since, until) \
1092         (drm_WARN_ON(&(__i915)->drm, INTEL_MEDIA_STEP(__i915) == STEP_NONE), \
1093          INTEL_MEDIA_STEP(__i915) >= (since) && INTEL_MEDIA_STEP(__i915) < (until))
1094
1095 static __always_inline unsigned int
1096 __platform_mask_index(const struct intel_runtime_info *info,
1097                       enum intel_platform p)
1098 {
1099         const unsigned int pbits =
1100                 BITS_PER_TYPE(info->platform_mask[0]) - INTEL_SUBPLATFORM_BITS;
1101
1102         /* Expand the platform_mask array if this fails. */
1103         BUILD_BUG_ON(INTEL_MAX_PLATFORMS >
1104                      pbits * ARRAY_SIZE(info->platform_mask));
1105
1106         return p / pbits;
1107 }
1108
1109 static __always_inline unsigned int
1110 __platform_mask_bit(const struct intel_runtime_info *info,
1111                     enum intel_platform p)
1112 {
1113         const unsigned int pbits =
1114                 BITS_PER_TYPE(info->platform_mask[0]) - INTEL_SUBPLATFORM_BITS;
1115
1116         return p % pbits + INTEL_SUBPLATFORM_BITS;
1117 }
1118
1119 static inline u32
1120 intel_subplatform(const struct intel_runtime_info *info, enum intel_platform p)
1121 {
1122         const unsigned int pi = __platform_mask_index(info, p);
1123
1124         return info->platform_mask[pi] & INTEL_SUBPLATFORM_MASK;
1125 }
1126
1127 static __always_inline bool
1128 IS_PLATFORM(const struct drm_i915_private *i915, enum intel_platform p)
1129 {
1130         const struct intel_runtime_info *info = RUNTIME_INFO(i915);
1131         const unsigned int pi = __platform_mask_index(info, p);
1132         const unsigned int pb = __platform_mask_bit(info, p);
1133
1134         BUILD_BUG_ON(!__builtin_constant_p(p));
1135
1136         return info->platform_mask[pi] & BIT(pb);
1137 }
1138
1139 static __always_inline bool
1140 IS_SUBPLATFORM(const struct drm_i915_private *i915,
1141                enum intel_platform p, unsigned int s)
1142 {
1143         const struct intel_runtime_info *info = RUNTIME_INFO(i915);
1144         const unsigned int pi = __platform_mask_index(info, p);
1145         const unsigned int pb = __platform_mask_bit(info, p);
1146         const unsigned int msb = BITS_PER_TYPE(info->platform_mask[0]) - 1;
1147         const u32 mask = info->platform_mask[pi];
1148
1149         BUILD_BUG_ON(!__builtin_constant_p(p));
1150         BUILD_BUG_ON(!__builtin_constant_p(s));
1151         BUILD_BUG_ON((s) >= INTEL_SUBPLATFORM_BITS);
1152
1153         /* Shift and test on the MSB position so sign flag can be used. */
1154         return ((mask << (msb - pb)) & (mask << (msb - s))) & BIT(msb);
1155 }
1156
1157 #define IS_MOBILE(dev_priv)     (INTEL_INFO(dev_priv)->is_mobile)
1158 #define IS_DGFX(dev_priv)   (INTEL_INFO(dev_priv)->is_dgfx)
1159
1160 #define IS_I830(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I830)
1161 #define IS_I845G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I845G)
1162 #define IS_I85X(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I85X)
1163 #define IS_I865G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I865G)
1164 #define IS_I915G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I915G)
1165 #define IS_I915GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I915GM)
1166 #define IS_I945G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I945G)
1167 #define IS_I945GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I945GM)
1168 #define IS_I965G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I965G)
1169 #define IS_I965GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I965GM)
1170 #define IS_G45(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G45)
1171 #define IS_GM45(dev_priv)       IS_PLATFORM(dev_priv, INTEL_GM45)
1172 #define IS_G4X(dev_priv)        (IS_G45(dev_priv) || IS_GM45(dev_priv))
1173 #define IS_PINEVIEW(dev_priv)   IS_PLATFORM(dev_priv, INTEL_PINEVIEW)
1174 #define IS_G33(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G33)
1175 #define IS_IRONLAKE(dev_priv)   IS_PLATFORM(dev_priv, INTEL_IRONLAKE)
1176 #define IS_IRONLAKE_M(dev_priv) \
1177         (IS_PLATFORM(dev_priv, INTEL_IRONLAKE) && IS_MOBILE(dev_priv))
1178 #define IS_SANDYBRIDGE(dev_priv) IS_PLATFORM(dev_priv, INTEL_SANDYBRIDGE)
1179 #define IS_IVYBRIDGE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_IVYBRIDGE)
1180 #define IS_IVB_GT1(dev_priv)    (IS_IVYBRIDGE(dev_priv) && \
1181                                  INTEL_INFO(dev_priv)->gt == 1)
1182 #define IS_VALLEYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_VALLEYVIEW)
1183 #define IS_CHERRYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_CHERRYVIEW)
1184 #define IS_HASWELL(dev_priv)    IS_PLATFORM(dev_priv, INTEL_HASWELL)
1185 #define IS_BROADWELL(dev_priv)  IS_PLATFORM(dev_priv, INTEL_BROADWELL)
1186 #define IS_SKYLAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_SKYLAKE)
1187 #define IS_BROXTON(dev_priv)    IS_PLATFORM(dev_priv, INTEL_BROXTON)
1188 #define IS_KABYLAKE(dev_priv)   IS_PLATFORM(dev_priv, INTEL_KABYLAKE)
1189 #define IS_GEMINILAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_GEMINILAKE)
1190 #define IS_COFFEELAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_COFFEELAKE)
1191 #define IS_COMETLAKE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_COMETLAKE)
1192 #define IS_ICELAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_ICELAKE)
1193 #define IS_JSL_EHL(dev_priv)    (IS_PLATFORM(dev_priv, INTEL_JASPERLAKE) || \
1194                                 IS_PLATFORM(dev_priv, INTEL_ELKHARTLAKE))
1195 #define IS_TIGERLAKE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_TIGERLAKE)
1196 #define IS_ROCKETLAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_ROCKETLAKE)
1197 #define IS_DG1(dev_priv)        IS_PLATFORM(dev_priv, INTEL_DG1)
1198 #define IS_ALDERLAKE_S(dev_priv) IS_PLATFORM(dev_priv, INTEL_ALDERLAKE_S)
1199 #define IS_ALDERLAKE_P(dev_priv) IS_PLATFORM(dev_priv, INTEL_ALDERLAKE_P)
1200 #define IS_XEHPSDV(dev_priv) IS_PLATFORM(dev_priv, INTEL_XEHPSDV)
1201 #define IS_DG2(dev_priv)        IS_PLATFORM(dev_priv, INTEL_DG2)
1202 #define IS_DG2_G10(dev_priv) \
1203         IS_SUBPLATFORM(dev_priv, INTEL_DG2, INTEL_SUBPLATFORM_G10)
1204 #define IS_DG2_G11(dev_priv) \
1205         IS_SUBPLATFORM(dev_priv, INTEL_DG2, INTEL_SUBPLATFORM_G11)
1206 #define IS_ADLS_RPLS(dev_priv) \
1207         IS_SUBPLATFORM(dev_priv, INTEL_ALDERLAKE_S, INTEL_SUBPLATFORM_RPL_S)
1208 #define IS_ADLP_N(dev_priv) \
1209         IS_SUBPLATFORM(dev_priv, INTEL_ALDERLAKE_P, INTEL_SUBPLATFORM_N)
1210 #define IS_HSW_EARLY_SDV(dev_priv) (IS_HASWELL(dev_priv) && \
1211                                     (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0C00)
1212 #define IS_BDW_ULT(dev_priv) \
1213         IS_SUBPLATFORM(dev_priv, INTEL_BROADWELL, INTEL_SUBPLATFORM_ULT)
1214 #define IS_BDW_ULX(dev_priv) \
1215         IS_SUBPLATFORM(dev_priv, INTEL_BROADWELL, INTEL_SUBPLATFORM_ULX)
1216 #define IS_BDW_GT3(dev_priv)    (IS_BROADWELL(dev_priv) && \
1217                                  INTEL_INFO(dev_priv)->gt == 3)
1218 #define IS_HSW_ULT(dev_priv) \
1219         IS_SUBPLATFORM(dev_priv, INTEL_HASWELL, INTEL_SUBPLATFORM_ULT)
1220 #define IS_HSW_GT3(dev_priv)    (IS_HASWELL(dev_priv) && \
1221                                  INTEL_INFO(dev_priv)->gt == 3)
1222 #define IS_HSW_GT1(dev_priv)    (IS_HASWELL(dev_priv) && \
1223                                  INTEL_INFO(dev_priv)->gt == 1)
1224 /* ULX machines are also considered ULT. */
1225 #define IS_HSW_ULX(dev_priv) \
1226         IS_SUBPLATFORM(dev_priv, INTEL_HASWELL, INTEL_SUBPLATFORM_ULX)
1227 #define IS_SKL_ULT(dev_priv) \
1228         IS_SUBPLATFORM(dev_priv, INTEL_SKYLAKE, INTEL_SUBPLATFORM_ULT)
1229 #define IS_SKL_ULX(dev_priv) \
1230         IS_SUBPLATFORM(dev_priv, INTEL_SKYLAKE, INTEL_SUBPLATFORM_ULX)
1231 #define IS_KBL_ULT(dev_priv) \
1232         IS_SUBPLATFORM(dev_priv, INTEL_KABYLAKE, INTEL_SUBPLATFORM_ULT)
1233 #define IS_KBL_ULX(dev_priv) \
1234         IS_SUBPLATFORM(dev_priv, INTEL_KABYLAKE, INTEL_SUBPLATFORM_ULX)
1235 #define IS_SKL_GT2(dev_priv)    (IS_SKYLAKE(dev_priv) && \
1236                                  INTEL_INFO(dev_priv)->gt == 2)
1237 #define IS_SKL_GT3(dev_priv)    (IS_SKYLAKE(dev_priv) && \
1238                                  INTEL_INFO(dev_priv)->gt == 3)
1239 #define IS_SKL_GT4(dev_priv)    (IS_SKYLAKE(dev_priv) && \
1240                                  INTEL_INFO(dev_priv)->gt == 4)
1241 #define IS_KBL_GT2(dev_priv)    (IS_KABYLAKE(dev_priv) && \
1242                                  INTEL_INFO(dev_priv)->gt == 2)
1243 #define IS_KBL_GT3(dev_priv)    (IS_KABYLAKE(dev_priv) && \
1244                                  INTEL_INFO(dev_priv)->gt == 3)
1245 #define IS_CFL_ULT(dev_priv) \
1246         IS_SUBPLATFORM(dev_priv, INTEL_COFFEELAKE, INTEL_SUBPLATFORM_ULT)
1247 #define IS_CFL_ULX(dev_priv) \
1248         IS_SUBPLATFORM(dev_priv, INTEL_COFFEELAKE, INTEL_SUBPLATFORM_ULX)
1249 #define IS_CFL_GT2(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
1250                                  INTEL_INFO(dev_priv)->gt == 2)
1251 #define IS_CFL_GT3(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
1252                                  INTEL_INFO(dev_priv)->gt == 3)
1253
1254 #define IS_CML_ULT(dev_priv) \
1255         IS_SUBPLATFORM(dev_priv, INTEL_COMETLAKE, INTEL_SUBPLATFORM_ULT)
1256 #define IS_CML_ULX(dev_priv) \
1257         IS_SUBPLATFORM(dev_priv, INTEL_COMETLAKE, INTEL_SUBPLATFORM_ULX)
1258 #define IS_CML_GT2(dev_priv)    (IS_COMETLAKE(dev_priv) && \
1259                                  INTEL_INFO(dev_priv)->gt == 2)
1260
1261 #define IS_ICL_WITH_PORT_F(dev_priv) \
1262         IS_SUBPLATFORM(dev_priv, INTEL_ICELAKE, INTEL_SUBPLATFORM_PORTF)
1263
1264 #define IS_TGL_U(dev_priv) \
1265         IS_SUBPLATFORM(dev_priv, INTEL_TIGERLAKE, INTEL_SUBPLATFORM_ULT)
1266
1267 #define IS_TGL_Y(dev_priv) \
1268         IS_SUBPLATFORM(dev_priv, INTEL_TIGERLAKE, INTEL_SUBPLATFORM_ULX)
1269
1270 #define IS_SKL_GRAPHICS_STEP(p, since, until) (IS_SKYLAKE(p) && IS_GRAPHICS_STEP(p, since, until))
1271
1272 #define IS_KBL_GRAPHICS_STEP(dev_priv, since, until) \
1273         (IS_KABYLAKE(dev_priv) && IS_GRAPHICS_STEP(dev_priv, since, until))
1274 #define IS_KBL_DISPLAY_STEP(dev_priv, since, until) \
1275         (IS_KABYLAKE(dev_priv) && IS_DISPLAY_STEP(dev_priv, since, until))
1276
1277 #define IS_JSL_EHL_GRAPHICS_STEP(p, since, until) \
1278         (IS_JSL_EHL(p) && IS_GRAPHICS_STEP(p, since, until))
1279 #define IS_JSL_EHL_DISPLAY_STEP(p, since, until) \
1280         (IS_JSL_EHL(p) && IS_DISPLAY_STEP(p, since, until))
1281
1282 #define IS_TGL_DISPLAY_STEP(__i915, since, until) \
1283         (IS_TIGERLAKE(__i915) && \
1284          IS_DISPLAY_STEP(__i915, since, until))
1285
1286 #define IS_TGL_UY_GRAPHICS_STEP(__i915, since, until) \
1287         ((IS_TGL_U(__i915) || IS_TGL_Y(__i915)) && \
1288          IS_GRAPHICS_STEP(__i915, since, until))
1289
1290 #define IS_TGL_GRAPHICS_STEP(__i915, since, until) \
1291         (IS_TIGERLAKE(__i915) && !(IS_TGL_U(__i915) || IS_TGL_Y(__i915)) && \
1292          IS_GRAPHICS_STEP(__i915, since, until))
1293
1294 #define IS_RKL_DISPLAY_STEP(p, since, until) \
1295         (IS_ROCKETLAKE(p) && IS_DISPLAY_STEP(p, since, until))
1296
1297 #define IS_DG1_GRAPHICS_STEP(p, since, until) \
1298         (IS_DG1(p) && IS_GRAPHICS_STEP(p, since, until))
1299 #define IS_DG1_DISPLAY_STEP(p, since, until) \
1300         (IS_DG1(p) && IS_DISPLAY_STEP(p, since, until))
1301
1302 #define IS_ADLS_DISPLAY_STEP(__i915, since, until) \
1303         (IS_ALDERLAKE_S(__i915) && \
1304          IS_DISPLAY_STEP(__i915, since, until))
1305
1306 #define IS_ADLS_GRAPHICS_STEP(__i915, since, until) \
1307         (IS_ALDERLAKE_S(__i915) && \
1308          IS_GRAPHICS_STEP(__i915, since, until))
1309
1310 #define IS_ADLP_DISPLAY_STEP(__i915, since, until) \
1311         (IS_ALDERLAKE_P(__i915) && \
1312          IS_DISPLAY_STEP(__i915, since, until))
1313
1314 #define IS_ADLP_GRAPHICS_STEP(__i915, since, until) \
1315         (IS_ALDERLAKE_P(__i915) && \
1316          IS_GRAPHICS_STEP(__i915, since, until))
1317
1318 #define IS_XEHPSDV_GRAPHICS_STEP(__i915, since, until) \
1319         (IS_XEHPSDV(__i915) && IS_GRAPHICS_STEP(__i915, since, until))
1320
1321 /*
1322  * DG2 hardware steppings are a bit unusual.  The hardware design was forked
1323  * to create two variants (G10 and G11) which have distinct workaround sets.
1324  * The G11 fork of the DG2 design resets the GT stepping back to "A0" for its
1325  * first iteration, even though it's more similar to a G10 B0 stepping in terms
1326  * of functionality and workarounds.  However the display stepping does not
1327  * reset in the same manner --- a specific stepping like "B0" has a consistent
1328  * meaning regardless of whether it belongs to a G10 or G11 DG2.
1329  *
1330  * TLDR:  All GT workarounds and stepping-specific logic must be applied in
1331  * relation to a specific subplatform (G10 or G11), whereas display workarounds
1332  * and stepping-specific logic will be applied with a general DG2-wide stepping
1333  * number.
1334  */
1335 #define IS_DG2_GRAPHICS_STEP(__i915, variant, since, until) \
1336         (IS_SUBPLATFORM(__i915, INTEL_DG2, INTEL_SUBPLATFORM_##variant) && \
1337          IS_GRAPHICS_STEP(__i915, since, until))
1338
1339 #define IS_DG2_DISPLAY_STEP(__i915, since, until) \
1340         (IS_DG2(__i915) && \
1341          IS_DISPLAY_STEP(__i915, since, until))
1342
1343 #define IS_LP(dev_priv)         (INTEL_INFO(dev_priv)->is_lp)
1344 #define IS_GEN9_LP(dev_priv)    (GRAPHICS_VER(dev_priv) == 9 && IS_LP(dev_priv))
1345 #define IS_GEN9_BC(dev_priv)    (GRAPHICS_VER(dev_priv) == 9 && !IS_LP(dev_priv))
1346
1347 #define __HAS_ENGINE(engine_mask, id) ((engine_mask) & BIT(id))
1348 #define HAS_ENGINE(gt, id) __HAS_ENGINE((gt)->info.engine_mask, id)
1349
1350 #define ENGINE_INSTANCES_MASK(gt, first, count) ({              \
1351         unsigned int first__ = (first);                                 \
1352         unsigned int count__ = (count);                                 \
1353         ((gt)->info.engine_mask &                                               \
1354          GENMASK(first__ + count__ - 1, first__)) >> first__;           \
1355 })
1356 #define VDBOX_MASK(gt) \
1357         ENGINE_INSTANCES_MASK(gt, VCS0, I915_MAX_VCS)
1358 #define VEBOX_MASK(gt) \
1359         ENGINE_INSTANCES_MASK(gt, VECS0, I915_MAX_VECS)
1360
1361 /*
1362  * The Gen7 cmdparser copies the scanned buffer to the ggtt for execution
1363  * All later gens can run the final buffer from the ppgtt
1364  */
1365 #define CMDPARSER_USES_GGTT(dev_priv) (GRAPHICS_VER(dev_priv) == 7)
1366
1367 #define HAS_LLC(dev_priv)       (INTEL_INFO(dev_priv)->has_llc)
1368 #define HAS_SNOOP(dev_priv)     (INTEL_INFO(dev_priv)->has_snoop)
1369 #define HAS_EDRAM(dev_priv)     ((dev_priv)->edram_size_mb)
1370 #define HAS_SECURE_BATCHES(dev_priv) (GRAPHICS_VER(dev_priv) < 6)
1371 #define HAS_WT(dev_priv)        HAS_EDRAM(dev_priv)
1372
1373 #define HWS_NEEDS_PHYSICAL(dev_priv)    (INTEL_INFO(dev_priv)->hws_needs_physical)
1374
1375 #define HAS_LOGICAL_RING_CONTEXTS(dev_priv) \
1376                 (INTEL_INFO(dev_priv)->has_logical_ring_contexts)
1377 #define HAS_LOGICAL_RING_ELSQ(dev_priv) \
1378                 (INTEL_INFO(dev_priv)->has_logical_ring_elsq)
1379
1380 #define HAS_EXECLISTS(dev_priv) HAS_LOGICAL_RING_CONTEXTS(dev_priv)
1381
1382 #define INTEL_PPGTT(dev_priv) (INTEL_INFO(dev_priv)->ppgtt_type)
1383 #define HAS_PPGTT(dev_priv) \
1384         (INTEL_PPGTT(dev_priv) != INTEL_PPGTT_NONE)
1385 #define HAS_FULL_PPGTT(dev_priv) \
1386         (INTEL_PPGTT(dev_priv) >= INTEL_PPGTT_FULL)
1387
1388 #define HAS_PAGE_SIZES(dev_priv, sizes) ({ \
1389         GEM_BUG_ON((sizes) == 0); \
1390         ((sizes) & ~INTEL_INFO(dev_priv)->page_sizes) == 0; \
1391 })
1392
1393 #define HAS_OVERLAY(dev_priv)            (INTEL_INFO(dev_priv)->display.has_overlay)
1394 #define OVERLAY_NEEDS_PHYSICAL(dev_priv) \
1395                 (INTEL_INFO(dev_priv)->display.overlay_needs_physical)
1396
1397 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1398 #define HAS_BROKEN_CS_TLB(dev_priv)     (IS_I830(dev_priv) || IS_I845G(dev_priv))
1399
1400 #define NEEDS_RC6_CTX_CORRUPTION_WA(dev_priv)   \
1401         (IS_BROADWELL(dev_priv) || GRAPHICS_VER(dev_priv) == 9)
1402
1403 /* WaRsDisableCoarsePowerGating:skl,cnl */
1404 #define NEEDS_WaRsDisableCoarsePowerGating(dev_priv)                    \
1405         (IS_SKL_GT3(dev_priv) || IS_SKL_GT4(dev_priv))
1406
1407 #define HAS_GMBUS_IRQ(dev_priv) (DISPLAY_VER(dev_priv) >= 4)
1408 #define HAS_GMBUS_BURST_READ(dev_priv) (DISPLAY_VER(dev_priv) >= 11 || \
1409                                         IS_GEMINILAKE(dev_priv) || \
1410                                         IS_KABYLAKE(dev_priv))
1411
1412 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1413  * rows, which changed the alignment requirements and fence programming.
1414  */
1415 #define HAS_128_BYTE_Y_TILING(dev_priv) (GRAPHICS_VER(dev_priv) != 2 && \
1416                                          !(IS_I915G(dev_priv) || IS_I915GM(dev_priv)))
1417 #define SUPPORTS_TV(dev_priv)           (INTEL_INFO(dev_priv)->display.supports_tv)
1418 #define I915_HAS_HOTPLUG(dev_priv)      (INTEL_INFO(dev_priv)->display.has_hotplug)
1419
1420 #define HAS_FW_BLC(dev_priv)    (DISPLAY_VER(dev_priv) > 2)
1421 #define HAS_FBC(dev_priv)       (INTEL_INFO(dev_priv)->display.fbc_mask != 0)
1422 #define HAS_CUR_FBC(dev_priv)   (!HAS_GMCH(dev_priv) && DISPLAY_VER(dev_priv) >= 7)
1423
1424 #define HAS_IPS(dev_priv)       (IS_HSW_ULT(dev_priv) || IS_BROADWELL(dev_priv))
1425
1426 #define HAS_DP_MST(dev_priv)    (INTEL_INFO(dev_priv)->display.has_dp_mst)
1427 #define HAS_DP20(dev_priv)      (IS_DG2(dev_priv))
1428
1429 #define HAS_CDCLK_CRAWL(dev_priv)        (INTEL_INFO(dev_priv)->display.has_cdclk_crawl)
1430 #define HAS_DDI(dev_priv)                (INTEL_INFO(dev_priv)->display.has_ddi)
1431 #define HAS_FPGA_DBG_UNCLAIMED(dev_priv) (INTEL_INFO(dev_priv)->display.has_fpga_dbg)
1432 #define HAS_PSR(dev_priv)                (INTEL_INFO(dev_priv)->display.has_psr)
1433 #define HAS_PSR_HW_TRACKING(dev_priv) \
1434         (INTEL_INFO(dev_priv)->display.has_psr_hw_tracking)
1435 #define HAS_PSR2_SEL_FETCH(dev_priv)     (DISPLAY_VER(dev_priv) >= 12)
1436 #define HAS_TRANSCODER(dev_priv, trans)  ((INTEL_INFO(dev_priv)->display.cpu_transcoder_mask & BIT(trans)) != 0)
1437
1438 #define HAS_RC6(dev_priv)                (INTEL_INFO(dev_priv)->has_rc6)
1439 #define HAS_RC6p(dev_priv)               (INTEL_INFO(dev_priv)->has_rc6p)
1440 #define HAS_RC6pp(dev_priv)              (false) /* HW was never validated */
1441
1442 #define HAS_RPS(dev_priv)       (INTEL_INFO(dev_priv)->has_rps)
1443
1444 #define HAS_DMC(dev_priv)       (INTEL_INFO(dev_priv)->display.has_dmc)
1445
1446 #define HAS_MSO(i915)           (DISPLAY_VER(i915) >= 12)
1447
1448 #define HAS_RUNTIME_PM(dev_priv) (INTEL_INFO(dev_priv)->has_runtime_pm)
1449 #define HAS_64BIT_RELOC(dev_priv) (INTEL_INFO(dev_priv)->has_64bit_reloc)
1450
1451 #define HAS_MSLICES(dev_priv) \
1452         (INTEL_INFO(dev_priv)->has_mslices)
1453
1454 /*
1455  * Set this flag, when platform requires 64K GTT page sizes or larger for
1456  * device local memory access. Also this flag implies that we require or
1457  * at least support the compact PT layout for the ppGTT when using the 64K
1458  * GTT pages.
1459  */
1460 #define HAS_64K_PAGES(dev_priv) (INTEL_INFO(dev_priv)->has_64k_pages)
1461
1462 #define HAS_IPC(dev_priv)                (INTEL_INFO(dev_priv)->display.has_ipc)
1463
1464 #define HAS_REGION(i915, i) (INTEL_INFO(i915)->memory_regions & (i))
1465 #define HAS_LMEM(i915) HAS_REGION(i915, REGION_LMEM)
1466
1467 #define HAS_GT_UC(dev_priv)     (INTEL_INFO(dev_priv)->has_gt_uc)
1468
1469 #define HAS_POOLED_EU(dev_priv) (INTEL_INFO(dev_priv)->has_pooled_eu)
1470
1471 #define HAS_GLOBAL_MOCS_REGISTERS(dev_priv)     (INTEL_INFO(dev_priv)->has_global_mocs)
1472
1473 #define HAS_PXP(dev_priv)  ((IS_ENABLED(CONFIG_DRM_I915_PXP) && \
1474                             INTEL_INFO(dev_priv)->has_pxp) && \
1475                             VDBOX_MASK(to_gt(dev_priv)))
1476
1477 #define HAS_GMCH(dev_priv) (INTEL_INFO(dev_priv)->display.has_gmch)
1478
1479 #define HAS_LSPCON(dev_priv) (IS_DISPLAY_VER(dev_priv, 9, 10))
1480
1481 /* DPF == dynamic parity feature */
1482 #define HAS_L3_DPF(dev_priv) (INTEL_INFO(dev_priv)->has_l3_dpf)
1483 #define NUM_L3_SLICES(dev_priv) (IS_HSW_GT3(dev_priv) ? \
1484                                  2 : HAS_L3_DPF(dev_priv))
1485
1486 #define GT_FREQUENCY_MULTIPLIER 50
1487 #define GEN9_FREQ_SCALER 3
1488
1489 #define INTEL_NUM_PIPES(dev_priv) (hweight8(INTEL_INFO(dev_priv)->display.pipe_mask))
1490
1491 #define HAS_DISPLAY(dev_priv) (INTEL_INFO(dev_priv)->display.pipe_mask != 0)
1492
1493 #define HAS_VRR(i915)   (DISPLAY_VER(i915) >= 11)
1494
1495 #define HAS_ASYNC_FLIPS(i915)           (DISPLAY_VER(i915) >= 5)
1496
1497 /* Only valid when HAS_DISPLAY() is true */
1498 #define INTEL_DISPLAY_ENABLED(dev_priv) \
1499         (drm_WARN_ON(&(dev_priv)->drm, !HAS_DISPLAY(dev_priv)), !(dev_priv)->params.disable_display)
1500
1501 static inline bool run_as_guest(void)
1502 {
1503         return !hypervisor_is_type(X86_HYPER_NATIVE);
1504 }
1505
1506 #define HAS_D12_PLANE_MINIMIZATION(dev_priv) (IS_ROCKETLAKE(dev_priv) || \
1507                                               IS_ALDERLAKE_S(dev_priv))
1508
1509 static inline bool intel_vtd_active(struct drm_i915_private *i915)
1510 {
1511         if (device_iommu_mapped(i915->drm.dev))
1512                 return true;
1513
1514         /* Running as a guest, we assume the host is enforcing VT'd */
1515         return run_as_guest();
1516 }
1517
1518 void
1519 i915_print_iommu_status(struct drm_i915_private *i915, struct drm_printer *p);
1520
1521 static inline bool intel_scanout_needs_vtd_wa(struct drm_i915_private *dev_priv)
1522 {
1523         return DISPLAY_VER(dev_priv) >= 6 && intel_vtd_active(dev_priv);
1524 }
1525
1526 static inline bool
1527 intel_ggtt_update_needs_vtd_wa(struct drm_i915_private *i915)
1528 {
1529         return IS_BROXTON(i915) && intel_vtd_active(i915);
1530 }
1531
1532 static inline bool
1533 intel_vm_no_concurrent_access_wa(struct drm_i915_private *i915)
1534 {
1535         return IS_CHERRYVIEW(i915) || intel_ggtt_update_needs_vtd_wa(i915);
1536 }
1537
1538 /* i915_gem.c */
1539 void i915_gem_init_early(struct drm_i915_private *dev_priv);
1540 void i915_gem_cleanup_early(struct drm_i915_private *dev_priv);
1541
1542 static inline void i915_gem_drain_freed_objects(struct drm_i915_private *i915)
1543 {
1544         /*
1545          * A single pass should suffice to release all the freed objects (along
1546          * most call paths) , but be a little more paranoid in that freeing
1547          * the objects does take a little amount of time, during which the rcu
1548          * callbacks could have added new objects into the freed list, and
1549          * armed the work again.
1550          */
1551         while (atomic_read(&i915->mm.free_count)) {
1552                 flush_delayed_work(&i915->mm.free_work);
1553                 flush_delayed_work(&i915->bdev.wq);
1554                 rcu_barrier();
1555         }
1556 }
1557
1558 static inline void i915_gem_drain_workqueue(struct drm_i915_private *i915)
1559 {
1560         /*
1561          * Similar to objects above (see i915_gem_drain_freed-objects), in
1562          * general we have workers that are armed by RCU and then rearm
1563          * themselves in their callbacks. To be paranoid, we need to
1564          * drain the workqueue a second time after waiting for the RCU
1565          * grace period so that we catch work queued via RCU from the first
1566          * pass. As neither drain_workqueue() nor flush_workqueue() report
1567          * a result, we make an assumption that we only don't require more
1568          * than 3 passes to catch all _recursive_ RCU delayed work.
1569          *
1570          */
1571         int pass = 3;
1572         do {
1573                 flush_workqueue(i915->wq);
1574                 rcu_barrier();
1575                 i915_gem_drain_freed_objects(i915);
1576         } while (--pass);
1577         drain_workqueue(i915->wq);
1578 }
1579
1580 struct i915_vma * __must_check
1581 i915_gem_object_ggtt_pin_ww(struct drm_i915_gem_object *obj,
1582                             struct i915_gem_ww_ctx *ww,
1583                             const struct i915_ggtt_view *view,
1584                             u64 size, u64 alignment, u64 flags);
1585
1586 struct i915_vma * __must_check
1587 i915_gem_object_ggtt_pin(struct drm_i915_gem_object *obj,
1588                          const struct i915_ggtt_view *view,
1589                          u64 size, u64 alignment, u64 flags);
1590
1591 int i915_gem_object_unbind(struct drm_i915_gem_object *obj,
1592                            unsigned long flags);
1593 #define I915_GEM_OBJECT_UNBIND_ACTIVE BIT(0)
1594 #define I915_GEM_OBJECT_UNBIND_BARRIER BIT(1)
1595 #define I915_GEM_OBJECT_UNBIND_TEST BIT(2)
1596 #define I915_GEM_OBJECT_UNBIND_VM_TRYLOCK BIT(3)
1597
1598 void i915_gem_runtime_suspend(struct drm_i915_private *dev_priv);
1599
1600 int i915_gem_dumb_create(struct drm_file *file_priv,
1601                          struct drm_device *dev,
1602                          struct drm_mode_create_dumb *args);
1603
1604 int __must_check i915_gem_set_global_seqno(struct drm_device *dev, u32 seqno);
1605
1606 static inline u32 i915_reset_count(struct i915_gpu_error *error)
1607 {
1608         return atomic_read(&error->reset_count);
1609 }
1610
1611 static inline u32 i915_reset_engine_count(struct i915_gpu_error *error,
1612                                           const struct intel_engine_cs *engine)
1613 {
1614         return atomic_read(&error->reset_engine_count[engine->uabi_class]);
1615 }
1616
1617 int __must_check i915_gem_init(struct drm_i915_private *dev_priv);
1618 void i915_gem_driver_register(struct drm_i915_private *i915);
1619 void i915_gem_driver_unregister(struct drm_i915_private *i915);
1620 void i915_gem_driver_remove(struct drm_i915_private *dev_priv);
1621 void i915_gem_driver_release(struct drm_i915_private *dev_priv);
1622
1623 int i915_gem_open(struct drm_i915_private *i915, struct drm_file *file);
1624
1625 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1626                                     enum i915_cache_level cache_level);
1627
1628 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1629                                 struct dma_buf *dma_buf);
1630
1631 struct dma_buf *i915_gem_prime_export(struct drm_gem_object *gem_obj, int flags);
1632
1633 static inline struct i915_address_space *
1634 i915_gem_vm_lookup(struct drm_i915_file_private *file_priv, u32 id)
1635 {
1636         struct i915_address_space *vm;
1637
1638         xa_lock(&file_priv->vm_xa);
1639         vm = xa_load(&file_priv->vm_xa, id);
1640         if (vm)
1641                 kref_get(&vm->ref);
1642         xa_unlock(&file_priv->vm_xa);
1643
1644         return vm;
1645 }
1646
1647 /* i915_gem_tiling.c */
1648 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1649 {
1650         struct drm_i915_private *i915 = to_i915(obj->base.dev);
1651
1652         return i915->ggtt.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1653                 i915_gem_object_is_tiled(obj);
1654 }
1655
1656 const char *i915_cache_level_str(struct drm_i915_private *i915, int type);
1657
1658 /* intel_device_info.c */
1659 static inline struct intel_device_info *
1660 mkwrite_device_info(struct drm_i915_private *dev_priv)
1661 {
1662         return (struct intel_device_info *)INTEL_INFO(dev_priv);
1663 }
1664
1665 static inline enum i915_map_type
1666 i915_coherent_map_type(struct drm_i915_private *i915,
1667                        struct drm_i915_gem_object *obj, bool always_coherent)
1668 {
1669         if (i915_gem_object_is_lmem(obj))
1670                 return I915_MAP_WC;
1671         if (HAS_LLC(i915) || always_coherent)
1672                 return I915_MAP_WB;
1673         else
1674                 return I915_MAP_WC;
1675 }
1676
1677 #endif