arch/arm64/include/asm/sysreg.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Macros for accessing system registers with older binutils.
   4  *
   5  * Copyright (C) 2014 ARM Ltd.
   6  * Author: Catalin Marinas <catalin.marinas@arm.com>
   7  */
   8
   9 #ifndef __ASM_SYSREG_H
  10 #define __ASM_SYSREG_H
  11
  12 #include <linux/bits.h>
  13 #include <linux/stringify.h>
  14 #include <linux/kasan-tags.h>
  15
  16 #include <asm/gpr-num.h>
  17
  18 /*
  19  * ARMv8 ARM reserves the following encoding for system registers:
  20  * (Ref: ARMv8 ARM, Section: "System instruction class encoding overview",
  21  *  C5.2, version:ARM DDI 0487A.f)
  22  *      [20-19] : Op0
  23  *      [18-16] : Op1
  24  *      [15-12] : CRn
  25  *      [11-8]  : CRm
  26  *      [7-5]   : Op2
  27  */
  28 #define Op0_shift       19
  29 #define Op0_mask        0x3
  30 #define Op1_shift       16
  31 #define Op1_mask        0x7
  32 #define CRn_shift       12
  33 #define CRn_mask        0xf
  34 #define CRm_shift       8
  35 #define CRm_mask        0xf
  36 #define Op2_shift       5
  37 #define Op2_mask        0x7
  38
  39 #define sys_reg(op0, op1, crn, crm, op2) \
  40         (((op0) << Op0_shift) | ((op1) << Op1_shift) | \
  41          ((crn) << CRn_shift) | ((crm) << CRm_shift) | \
  42          ((op2) << Op2_shift))
  43
  44 #define sys_insn        sys_reg
  45
  46 #define sys_reg_Op0(id) (((id) >> Op0_shift) & Op0_mask)
  47 #define sys_reg_Op1(id) (((id) >> Op1_shift) & Op1_mask)
  48 #define sys_reg_CRn(id) (((id) >> CRn_shift) & CRn_mask)
  49 #define sys_reg_CRm(id) (((id) >> CRm_shift) & CRm_mask)
  50 #define sys_reg_Op2(id) (((id) >> Op2_shift) & Op2_mask)
  51
  52 #ifndef CONFIG_BROKEN_GAS_INST
  53
  54 #ifdef __ASSEMBLY__
  55 // The space separator is omitted so that __emit_inst(x) can be parsed as
  56 // either an assembler directive or an assembler macro argument.
  57 #define __emit_inst(x)                  .inst(x)
  58 #else
  59 #define __emit_inst(x)                  ".inst " __stringify((x)) "\n\t"
  60 #endif
  61
  62 #else  /* CONFIG_BROKEN_GAS_INST */
  63
  64 #ifndef CONFIG_CPU_BIG_ENDIAN
  65 #define __INSTR_BSWAP(x)                (x)
  66 #else  /* CONFIG_CPU_BIG_ENDIAN */
  67 #define __INSTR_BSWAP(x)                ((((x) << 24) & 0xff000000)     | \
  68                                          (((x) <<  8) & 0x00ff0000)     | \
  69                                          (((x) >>  8) & 0x0000ff00)     | \
  70                                          (((x) >> 24) & 0x000000ff))
  71 #endif  /* CONFIG_CPU_BIG_ENDIAN */
  72
  73 #ifdef __ASSEMBLY__
  74 #define __emit_inst(x)                  .long __INSTR_BSWAP(x)
  75 #else  /* __ASSEMBLY__ */
  76 #define __emit_inst(x)                  ".long " __stringify(__INSTR_BSWAP(x)) "\n\t"
  77 #endif  /* __ASSEMBLY__ */
  78
  79 #endif  /* CONFIG_BROKEN_GAS_INST */
  80
  81 /*
  82  * Instructions for modifying PSTATE fields.
  83  * As per Arm ARM for v8-A, Section "C.5.1.3 op0 == 0b00, architectural hints,
  84  * barriers and CLREX, and PSTATE access", ARM DDI 0487 C.a, system instructions
  85  * for accessing PSTATE fields have the following encoding:
  86  *      Op0 = 0, CRn = 4
  87  *      Op1, Op2 encodes the PSTATE field modified and defines the constraints.
  88  *      CRm = Imm4 for the instruction.
  89  *      Rt = 0x1f
  90  */
  91 #define pstate_field(op1, op2)          ((op1) << Op1_shift | (op2) << Op2_shift)
  92 #define PSTATE_Imm_shift                CRm_shift
  93
  94 #define PSTATE_PAN                      pstate_field(0, 4)
  95 #define PSTATE_UAO                      pstate_field(0, 3)
  96 #define PSTATE_SSBS                     pstate_field(3, 1)
  97 #define PSTATE_TCO                      pstate_field(3, 4)
  98
  99 #define SET_PSTATE_PAN(x)               __emit_inst(0xd500401f | PSTATE_PAN | ((!!x) << PSTATE_Imm_shift))
 100 #define SET_PSTATE_UAO(x)               __emit_inst(0xd500401f | PSTATE_UAO | ((!!x) << PSTATE_Imm_shift))
 101 #define SET_PSTATE_SSBS(x)              __emit_inst(0xd500401f | PSTATE_SSBS | ((!!x) << PSTATE_Imm_shift))
 102 #define SET_PSTATE_TCO(x)               __emit_inst(0xd500401f | PSTATE_TCO | ((!!x) << PSTATE_Imm_shift))
 103
 104 #define set_pstate_pan(x)               asm volatile(SET_PSTATE_PAN(x))
 105 #define set_pstate_uao(x)               asm volatile(SET_PSTATE_UAO(x))
 106 #define set_pstate_ssbs(x)              asm volatile(SET_PSTATE_SSBS(x))
 107
 108 #define __SYS_BARRIER_INSN(CRm, op2, Rt) \
 109         __emit_inst(0xd5000000 | sys_insn(0, 3, 3, (CRm), (op2)) | ((Rt) & 0x1f))
 110
 111 #define SB_BARRIER_INSN                 __SYS_BARRIER_INSN(0, 7, 31)
 112
 113 #define SYS_DC_ISW                      sys_insn(1, 0, 7, 6, 2)
 114 #define SYS_DC_CSW                      sys_insn(1, 0, 7, 10, 2)
 115 #define SYS_DC_CISW                     sys_insn(1, 0, 7, 14, 2)
 116
 117 /*
 118  * Automatically generated definitions for system registers, the
 119  * manual encodings below are in the process of being converted to
 120  * come from here. The header relies on the definition of sys_reg()
 121  * earlier in this file.
 122  */
 123 #include "asm/sysreg-defs.h"
 124
 125 /*
 126  * System registers, organised loosely by encoding but grouped together
 127  * where the architected name contains an index. e.g. ID_MMFR<n>_EL1.
 128  */
 129 #define SYS_SVCR_SMSTOP_SM_EL0          sys_reg(0, 3, 4, 2, 3)
 130 #define SYS_SVCR_SMSTART_SM_EL0         sys_reg(0, 3, 4, 3, 3)
 131 #define SYS_SVCR_SMSTOP_SMZA_EL0        sys_reg(0, 3, 4, 6, 3)
 132
 133 #define SYS_OSDTRRX_EL1                 sys_reg(2, 0, 0, 0, 2)
 134 #define SYS_MDCCINT_EL1                 sys_reg(2, 0, 0, 2, 0)
 135 #define SYS_MDSCR_EL1                   sys_reg(2, 0, 0, 2, 2)
 136 #define SYS_OSDTRTX_EL1                 sys_reg(2, 0, 0, 3, 2)
 137 #define SYS_OSECCR_EL1                  sys_reg(2, 0, 0, 6, 2)
 138 #define SYS_DBGBVRn_EL1(n)              sys_reg(2, 0, 0, n, 4)
 139 #define SYS_DBGBCRn_EL1(n)              sys_reg(2, 0, 0, n, 5)
 140 #define SYS_DBGWVRn_EL1(n)              sys_reg(2, 0, 0, n, 6)
 141 #define SYS_DBGWCRn_EL1(n)              sys_reg(2, 0, 0, n, 7)
 142 #define SYS_MDRAR_EL1                   sys_reg(2, 0, 1, 0, 0)
 143
 144 #define SYS_OSLAR_EL1                   sys_reg(2, 0, 1, 0, 4)
 145 #define SYS_OSLAR_OSLK                  BIT(0)
 146
 147 #define SYS_OSLSR_EL1                   sys_reg(2, 0, 1, 1, 4)
 148 #define SYS_OSLSR_OSLM_MASK             (BIT(3) | BIT(0))
 149 #define SYS_OSLSR_OSLM_NI               0
 150 #define SYS_OSLSR_OSLM_IMPLEMENTED      BIT(3)
 151 #define SYS_OSLSR_OSLK                  BIT(1)
 152
 153 #define SYS_OSDLR_EL1                   sys_reg(2, 0, 1, 3, 4)
 154 #define SYS_DBGPRCR_EL1                 sys_reg(2, 0, 1, 4, 4)
 155 #define SYS_DBGCLAIMSET_EL1             sys_reg(2, 0, 7, 8, 6)
 156 #define SYS_DBGCLAIMCLR_EL1             sys_reg(2, 0, 7, 9, 6)
 157 #define SYS_DBGAUTHSTATUS_EL1           sys_reg(2, 0, 7, 14, 6)
 158 #define SYS_MDCCSR_EL0                  sys_reg(2, 3, 0, 1, 0)
 159 #define SYS_DBGDTR_EL0                  sys_reg(2, 3, 0, 4, 0)
 160 #define SYS_DBGDTRRX_EL0                sys_reg(2, 3, 0, 5, 0)
 161 #define SYS_DBGDTRTX_EL0                sys_reg(2, 3, 0, 5, 0)
 162 #define SYS_DBGVCR32_EL2                sys_reg(2, 4, 0, 7, 0)
 163
 164 #define SYS_MIDR_EL1                    sys_reg(3, 0, 0, 0, 0)
 165 #define SYS_MPIDR_EL1                   sys_reg(3, 0, 0, 0, 5)
 166 #define SYS_REVIDR_EL1                  sys_reg(3, 0, 0, 0, 6)
 167
 168 #define SYS_ID_PFR0_EL1                 sys_reg(3, 0, 0, 1, 0)
 169 #define SYS_ID_PFR1_EL1                 sys_reg(3, 0, 0, 1, 1)
 170 #define SYS_ID_PFR2_EL1                 sys_reg(3, 0, 0, 3, 4)
 171 #define SYS_ID_DFR0_EL1                 sys_reg(3, 0, 0, 1, 2)
 172 #define SYS_ID_DFR1_EL1                 sys_reg(3, 0, 0, 3, 5)
 173 #define SYS_ID_AFR0_EL1                 sys_reg(3, 0, 0, 1, 3)
 174 #define SYS_ID_MMFR0_EL1                sys_reg(3, 0, 0, 1, 4)
 175 #define SYS_ID_MMFR1_EL1                sys_reg(3, 0, 0, 1, 5)
 176 #define SYS_ID_MMFR2_EL1                sys_reg(3, 0, 0, 1, 6)
 177 #define SYS_ID_MMFR3_EL1                sys_reg(3, 0, 0, 1, 7)
 178 #define SYS_ID_MMFR4_EL1                sys_reg(3, 0, 0, 2, 6)
 179 #define SYS_ID_MMFR5_EL1                sys_reg(3, 0, 0, 3, 6)
 180
 181 #define SYS_ID_ISAR0_EL1                sys_reg(3, 0, 0, 2, 0)
 182 #define SYS_ID_ISAR1_EL1                sys_reg(3, 0, 0, 2, 1)
 183 #define SYS_ID_ISAR2_EL1                sys_reg(3, 0, 0, 2, 2)
 184 #define SYS_ID_ISAR3_EL1                sys_reg(3, 0, 0, 2, 3)
 185 #define SYS_ID_ISAR4_EL1                sys_reg(3, 0, 0, 2, 4)
 186 #define SYS_ID_ISAR5_EL1                sys_reg(3, 0, 0, 2, 5)
 187 #define SYS_ID_ISAR6_EL1                sys_reg(3, 0, 0, 2, 7)
 188
 189 #define SYS_MVFR0_EL1                   sys_reg(3, 0, 0, 3, 0)
 190 #define SYS_MVFR1_EL1                   sys_reg(3, 0, 0, 3, 1)
 191 #define SYS_MVFR2_EL1                   sys_reg(3, 0, 0, 3, 2)
 192
 193 #define SYS_ID_AA64PFR0_EL1             sys_reg(3, 0, 0, 4, 0)
 194 #define SYS_ID_AA64PFR1_EL1             sys_reg(3, 0, 0, 4, 1)
 195
 196 #define SYS_ID_AA64DFR0_EL1             sys_reg(3, 0, 0, 5, 0)
 197 #define SYS_ID_AA64DFR1_EL1             sys_reg(3, 0, 0, 5, 1)
 198
 199 #define SYS_ID_AA64AFR0_EL1             sys_reg(3, 0, 0, 5, 4)
 200 #define SYS_ID_AA64AFR1_EL1             sys_reg(3, 0, 0, 5, 5)
 201
 202 #define SYS_ID_AA64MMFR0_EL1            sys_reg(3, 0, 0, 7, 0)
 203 #define SYS_ID_AA64MMFR1_EL1            sys_reg(3, 0, 0, 7, 1)
 204 #define SYS_ID_AA64MMFR2_EL1            sys_reg(3, 0, 0, 7, 2)
 205
 206 #define SYS_ACTLR_EL1                   sys_reg(3, 0, 1, 0, 1)
 207 #define SYS_RGSR_EL1                    sys_reg(3, 0, 1, 0, 5)
 208 #define SYS_GCR_EL1                     sys_reg(3, 0, 1, 0, 6)
 209
 210 #define SYS_TRFCR_EL1                   sys_reg(3, 0, 1, 2, 1)
 211
 212 #define SYS_TCR_EL1                     sys_reg(3, 0, 2, 0, 2)
 213
 214 #define SYS_APIAKEYLO_EL1               sys_reg(3, 0, 2, 1, 0)
 215 #define SYS_APIAKEYHI_EL1               sys_reg(3, 0, 2, 1, 1)
 216 #define SYS_APIBKEYLO_EL1               sys_reg(3, 0, 2, 1, 2)
 217 #define SYS_APIBKEYHI_EL1               sys_reg(3, 0, 2, 1, 3)
 218
 219 #define SYS_APDAKEYLO_EL1               sys_reg(3, 0, 2, 2, 0)
 220 #define SYS_APDAKEYHI_EL1               sys_reg(3, 0, 2, 2, 1)
 221 #define SYS_APDBKEYLO_EL1               sys_reg(3, 0, 2, 2, 2)
 222 #define SYS_APDBKEYHI_EL1               sys_reg(3, 0, 2, 2, 3)
 223
 224 #define SYS_APGAKEYLO_EL1               sys_reg(3, 0, 2, 3, 0)
 225 #define SYS_APGAKEYHI_EL1               sys_reg(3, 0, 2, 3, 1)
 226
 227 #define SYS_SPSR_EL1                    sys_reg(3, 0, 4, 0, 0)
 228 #define SYS_ELR_EL1                     sys_reg(3, 0, 4, 0, 1)
 229
 230 #define SYS_ICC_PMR_EL1                 sys_reg(3, 0, 4, 6, 0)
 231
 232 #define SYS_AFSR0_EL1                   sys_reg(3, 0, 5, 1, 0)
 233 #define SYS_AFSR1_EL1                   sys_reg(3, 0, 5, 1, 1)
 234 #define SYS_ESR_EL1                     sys_reg(3, 0, 5, 2, 0)
 235
 236 #define SYS_ERRIDR_EL1                  sys_reg(3, 0, 5, 3, 0)
 237 #define SYS_ERRSELR_EL1                 sys_reg(3, 0, 5, 3, 1)
 238 #define SYS_ERXFR_EL1                   sys_reg(3, 0, 5, 4, 0)
 239 #define SYS_ERXCTLR_EL1                 sys_reg(3, 0, 5, 4, 1)
 240 #define SYS_ERXSTATUS_EL1               sys_reg(3, 0, 5, 4, 2)
 241 #define SYS_ERXADDR_EL1                 sys_reg(3, 0, 5, 4, 3)
 242 #define SYS_ERXMISC0_EL1                sys_reg(3, 0, 5, 5, 0)
 243 #define SYS_ERXMISC1_EL1                sys_reg(3, 0, 5, 5, 1)
 244 #define SYS_TFSR_EL1                    sys_reg(3, 0, 5, 6, 0)
 245 #define SYS_TFSRE0_EL1                  sys_reg(3, 0, 5, 6, 1)
 246
 247 #define SYS_PAR_EL1                     sys_reg(3, 0, 7, 4, 0)
 248
 249 #define SYS_PAR_EL1_F                   BIT(0)
 250 #define SYS_PAR_EL1_FST                 GENMASK(6, 1)
 251
 252 /*** Statistical Profiling Extension ***/
 253 /* ID registers */
 254 #define SYS_PMSIDR_EL1                  sys_reg(3, 0, 9, 9, 7)
 255 #define SYS_PMSIDR_EL1_FE_SHIFT         0
 256 #define SYS_PMSIDR_EL1_FT_SHIFT         1
 257 #define SYS_PMSIDR_EL1_FL_SHIFT         2
 258 #define SYS_PMSIDR_EL1_ARCHINST_SHIFT   3
 259 #define SYS_PMSIDR_EL1_LDS_SHIFT        4
 260 #define SYS_PMSIDR_EL1_ERND_SHIFT       5
 261 #define SYS_PMSIDR_EL1_INTERVAL_SHIFT   8
 262 #define SYS_PMSIDR_EL1_INTERVAL_MASK    0xfUL
 263 #define SYS_PMSIDR_EL1_MAXSIZE_SHIFT    12
 264 #define SYS_PMSIDR_EL1_MAXSIZE_MASK     0xfUL
 265 #define SYS_PMSIDR_EL1_COUNTSIZE_SHIFT  16
 266 #define SYS_PMSIDR_EL1_COUNTSIZE_MASK   0xfUL
 267
 268 #define SYS_PMBIDR_EL1                  sys_reg(3, 0, 9, 10, 7)
 269 #define SYS_PMBIDR_EL1_ALIGN_SHIFT      0
 270 #define SYS_PMBIDR_EL1_ALIGN_MASK       0xfU
 271 #define SYS_PMBIDR_EL1_P_SHIFT          4
 272 #define SYS_PMBIDR_EL1_F_SHIFT          5
 273
 274 /* Sampling controls */
 275 #define SYS_PMSCR_EL1                   sys_reg(3, 0, 9, 9, 0)
 276 #define SYS_PMSCR_EL1_E0SPE_SHIFT       0
 277 #define SYS_PMSCR_EL1_E1SPE_SHIFT       1
 278 #define SYS_PMSCR_EL1_CX_SHIFT          3
 279 #define SYS_PMSCR_EL1_PA_SHIFT          4
 280 #define SYS_PMSCR_EL1_TS_SHIFT          5
 281 #define SYS_PMSCR_EL1_PCT_SHIFT         6
 282
 283 #define SYS_PMSCR_EL2                   sys_reg(3, 4, 9, 9, 0)
 284 #define SYS_PMSCR_EL2_E0HSPE_SHIFT      0
 285 #define SYS_PMSCR_EL2_E2SPE_SHIFT       1
 286 #define SYS_PMSCR_EL2_CX_SHIFT          3
 287 #define SYS_PMSCR_EL2_PA_SHIFT          4
 288 #define SYS_PMSCR_EL2_TS_SHIFT          5
 289 #define SYS_PMSCR_EL2_PCT_SHIFT         6
 290
 291 #define SYS_PMSICR_EL1                  sys_reg(3, 0, 9, 9, 2)
 292
 293 #define SYS_PMSIRR_EL1                  sys_reg(3, 0, 9, 9, 3)
 294 #define SYS_PMSIRR_EL1_RND_SHIFT        0
 295 #define SYS_PMSIRR_EL1_INTERVAL_SHIFT   8
 296 #define SYS_PMSIRR_EL1_INTERVAL_MASK    0xffffffUL
 297
 298 /* Filtering controls */
 299 #define SYS_PMSNEVFR_EL1                sys_reg(3, 0, 9, 9, 1)
 300
 301 #define SYS_PMSFCR_EL1                  sys_reg(3, 0, 9, 9, 4)
 302 #define SYS_PMSFCR_EL1_FE_SHIFT         0
 303 #define SYS_PMSFCR_EL1_FT_SHIFT         1
 304 #define SYS_PMSFCR_EL1_FL_SHIFT         2
 305 #define SYS_PMSFCR_EL1_B_SHIFT          16
 306 #define SYS_PMSFCR_EL1_LD_SHIFT         17
 307 #define SYS_PMSFCR_EL1_ST_SHIFT         18
 308
 309 #define SYS_PMSEVFR_EL1                 sys_reg(3, 0, 9, 9, 5)
 310 #define SYS_PMSEVFR_EL1_RES0_8_2        \
 311         (GENMASK_ULL(47, 32) | GENMASK_ULL(23, 16) | GENMASK_ULL(11, 8) |\
 312          BIT_ULL(6) | BIT_ULL(4) | BIT_ULL(2) | BIT_ULL(0))
 313 #define SYS_PMSEVFR_EL1_RES0_8_3        \
 314         (SYS_PMSEVFR_EL1_RES0_8_2 & ~(BIT_ULL(18) | BIT_ULL(17) | BIT_ULL(11)))
 315
 316 #define SYS_PMSLATFR_EL1                sys_reg(3, 0, 9, 9, 6)
 317 #define SYS_PMSLATFR_EL1_MINLAT_SHIFT   0
 318
 319 /* Buffer controls */
 320 #define SYS_PMBLIMITR_EL1               sys_reg(3, 0, 9, 10, 0)
 321 #define SYS_PMBLIMITR_EL1_E_SHIFT       0
 322 #define SYS_PMBLIMITR_EL1_FM_SHIFT      1
 323 #define SYS_PMBLIMITR_EL1_FM_MASK       0x3UL
 324 #define SYS_PMBLIMITR_EL1_FM_STOP_IRQ   (0 << SYS_PMBLIMITR_EL1_FM_SHIFT)
 325
 326 #define SYS_PMBPTR_EL1                  sys_reg(3, 0, 9, 10, 1)
 327
 328 /* Buffer error reporting */
 329 #define SYS_PMBSR_EL1                   sys_reg(3, 0, 9, 10, 3)
 330 #define SYS_PMBSR_EL1_COLL_SHIFT        16
 331 #define SYS_PMBSR_EL1_S_SHIFT           17
 332 #define SYS_PMBSR_EL1_EA_SHIFT          18
 333 #define SYS_PMBSR_EL1_DL_SHIFT          19
 334 #define SYS_PMBSR_EL1_EC_SHIFT          26
 335 #define SYS_PMBSR_EL1_EC_MASK           0x3fUL
 336
 337 #define SYS_PMBSR_EL1_EC_BUF            (0x0UL << SYS_PMBSR_EL1_EC_SHIFT)
 338 #define SYS_PMBSR_EL1_EC_FAULT_S1       (0x24UL << SYS_PMBSR_EL1_EC_SHIFT)
 339 #define SYS_PMBSR_EL1_EC_FAULT_S2       (0x25UL << SYS_PMBSR_EL1_EC_SHIFT)
 340
 341 #define SYS_PMBSR_EL1_FAULT_FSC_SHIFT   0
 342 #define SYS_PMBSR_EL1_FAULT_FSC_MASK    0x3fUL
 343
 344 #define SYS_PMBSR_EL1_BUF_BSC_SHIFT     0
 345 #define SYS_PMBSR_EL1_BUF_BSC_MASK      0x3fUL
 346
 347 #define SYS_PMBSR_EL1_BUF_BSC_FULL      (0x1UL << SYS_PMBSR_EL1_BUF_BSC_SHIFT)
 348
 349 /*** End of Statistical Profiling Extension ***/
 350
 351 /*
 352  * TRBE Registers
 353  */
 354 #define SYS_TRBLIMITR_EL1               sys_reg(3, 0, 9, 11, 0)
 355 #define SYS_TRBPTR_EL1                  sys_reg(3, 0, 9, 11, 1)
 356 #define SYS_TRBBASER_EL1                sys_reg(3, 0, 9, 11, 2)
 357 #define SYS_TRBSR_EL1                   sys_reg(3, 0, 9, 11, 3)
 358 #define SYS_TRBMAR_EL1                  sys_reg(3, 0, 9, 11, 4)
 359 #define SYS_TRBTRG_EL1                  sys_reg(3, 0, 9, 11, 6)
 360 #define SYS_TRBIDR_EL1                  sys_reg(3, 0, 9, 11, 7)
 361
 362 #define TRBLIMITR_LIMIT_MASK            GENMASK_ULL(51, 0)
 363 #define TRBLIMITR_LIMIT_SHIFT           12
 364 #define TRBLIMITR_NVM                   BIT(5)
 365 #define TRBLIMITR_TRIG_MODE_MASK        GENMASK(1, 0)
 366 #define TRBLIMITR_TRIG_MODE_SHIFT       3
 367 #define TRBLIMITR_FILL_MODE_MASK        GENMASK(1, 0)
 368 #define TRBLIMITR_FILL_MODE_SHIFT       1
 369 #define TRBLIMITR_ENABLE                BIT(0)
 370 #define TRBPTR_PTR_MASK                 GENMASK_ULL(63, 0)
 371 #define TRBPTR_PTR_SHIFT                0
 372 #define TRBBASER_BASE_MASK              GENMASK_ULL(51, 0)
 373 #define TRBBASER_BASE_SHIFT             12
 374 #define TRBSR_EC_MASK                   GENMASK(5, 0)
 375 #define TRBSR_EC_SHIFT                  26
 376 #define TRBSR_IRQ                       BIT(22)
 377 #define TRBSR_TRG                       BIT(21)
 378 #define TRBSR_WRAP                      BIT(20)
 379 #define TRBSR_ABORT                     BIT(18)
 380 #define TRBSR_STOP                      BIT(17)
 381 #define TRBSR_MSS_MASK                  GENMASK(15, 0)
 382 #define TRBSR_MSS_SHIFT                 0
 383 #define TRBSR_BSC_MASK                  GENMASK(5, 0)
 384 #define TRBSR_BSC_SHIFT                 0
 385 #define TRBSR_FSC_MASK                  GENMASK(5, 0)
 386 #define TRBSR_FSC_SHIFT                 0
 387 #define TRBMAR_SHARE_MASK               GENMASK(1, 0)
 388 #define TRBMAR_SHARE_SHIFT              8
 389 #define TRBMAR_OUTER_MASK               GENMASK(3, 0)
 390 #define TRBMAR_OUTER_SHIFT              4
 391 #define TRBMAR_INNER_MASK               GENMASK(3, 0)
 392 #define TRBMAR_INNER_SHIFT              0
 393 #define TRBTRG_TRG_MASK                 GENMASK(31, 0)
 394 #define TRBTRG_TRG_SHIFT                0
 395 #define TRBIDR_FLAG                     BIT(5)
 396 #define TRBIDR_PROG                     BIT(4)
 397 #define TRBIDR_ALIGN_MASK               GENMASK(3, 0)
 398 #define TRBIDR_ALIGN_SHIFT              0
 399
 400 #define SYS_PMINTENSET_EL1              sys_reg(3, 0, 9, 14, 1)
 401 #define SYS_PMINTENCLR_EL1              sys_reg(3, 0, 9, 14, 2)
 402
 403 #define SYS_PMMIR_EL1                   sys_reg(3, 0, 9, 14, 6)
 404
 405 #define SYS_MAIR_EL1                    sys_reg(3, 0, 10, 2, 0)
 406 #define SYS_AMAIR_EL1                   sys_reg(3, 0, 10, 3, 0)
 407
 408 #define SYS_VBAR_EL1                    sys_reg(3, 0, 12, 0, 0)
 409 #define SYS_DISR_EL1                    sys_reg(3, 0, 12, 1, 1)
 410
 411 #define SYS_ICC_IAR0_EL1                sys_reg(3, 0, 12, 8, 0)
 412 #define SYS_ICC_EOIR0_EL1               sys_reg(3, 0, 12, 8, 1)
 413 #define SYS_ICC_HPPIR0_EL1              sys_reg(3, 0, 12, 8, 2)
 414 #define SYS_ICC_BPR0_EL1                sys_reg(3, 0, 12, 8, 3)
 415 #define SYS_ICC_AP0Rn_EL1(n)            sys_reg(3, 0, 12, 8, 4 | n)
 416 #define SYS_ICC_AP0R0_EL1               SYS_ICC_AP0Rn_EL1(0)
 417 #define SYS_ICC_AP0R1_EL1               SYS_ICC_AP0Rn_EL1(1)
 418 #define SYS_ICC_AP0R2_EL1               SYS_ICC_AP0Rn_EL1(2)
 419 #define SYS_ICC_AP0R3_EL1               SYS_ICC_AP0Rn_EL1(3)
 420 #define SYS_ICC_AP1Rn_EL1(n)            sys_reg(3, 0, 12, 9, n)
 421 #define SYS_ICC_AP1R0_EL1               SYS_ICC_AP1Rn_EL1(0)
 422 #define SYS_ICC_AP1R1_EL1               SYS_ICC_AP1Rn_EL1(1)
 423 #define SYS_ICC_AP1R2_EL1               SYS_ICC_AP1Rn_EL1(2)
 424 #define SYS_ICC_AP1R3_EL1               SYS_ICC_AP1Rn_EL1(3)
 425 #define SYS_ICC_DIR_EL1                 sys_reg(3, 0, 12, 11, 1)
 426 #define SYS_ICC_RPR_EL1                 sys_reg(3, 0, 12, 11, 3)
 427 #define SYS_ICC_SGI1R_EL1               sys_reg(3, 0, 12, 11, 5)
 428 #define SYS_ICC_ASGI1R_EL1              sys_reg(3, 0, 12, 11, 6)
 429 #define SYS_ICC_SGI0R_EL1               sys_reg(3, 0, 12, 11, 7)
 430 #define SYS_ICC_IAR1_EL1                sys_reg(3, 0, 12, 12, 0)
 431 #define SYS_ICC_EOIR1_EL1               sys_reg(3, 0, 12, 12, 1)
 432 #define SYS_ICC_HPPIR1_EL1              sys_reg(3, 0, 12, 12, 2)
 433 #define SYS_ICC_BPR1_EL1                sys_reg(3, 0, 12, 12, 3)
 434 #define SYS_ICC_CTLR_EL1                sys_reg(3, 0, 12, 12, 4)
 435 #define SYS_ICC_SRE_EL1                 sys_reg(3, 0, 12, 12, 5)
 436 #define SYS_ICC_IGRPEN0_EL1             sys_reg(3, 0, 12, 12, 6)
 437 #define SYS_ICC_IGRPEN1_EL1             sys_reg(3, 0, 12, 12, 7)
 438
 439 #define SYS_TPIDR_EL1                   sys_reg(3, 0, 13, 0, 4)
 440
 441 #define SYS_SCXTNUM_EL1                 sys_reg(3, 0, 13, 0, 7)
 442
 443 #define SYS_CNTKCTL_EL1                 sys_reg(3, 0, 14, 1, 0)
 444
 445 #define SYS_CCSIDR_EL1                  sys_reg(3, 1, 0, 0, 0)
 446 #define SYS_AIDR_EL1                    sys_reg(3, 1, 0, 0, 7)
 447
 448 #define SYS_RNDR_EL0                    sys_reg(3, 3, 2, 4, 0)
 449 #define SYS_RNDRRS_EL0                  sys_reg(3, 3, 2, 4, 1)
 450
 451 #define SYS_PMCR_EL0                    sys_reg(3, 3, 9, 12, 0)
 452 #define SYS_PMCNTENSET_EL0              sys_reg(3, 3, 9, 12, 1)
 453 #define SYS_PMCNTENCLR_EL0              sys_reg(3, 3, 9, 12, 2)
 454 #define SYS_PMOVSCLR_EL0                sys_reg(3, 3, 9, 12, 3)
 455 #define SYS_PMSWINC_EL0                 sys_reg(3, 3, 9, 12, 4)
 456 #define SYS_PMSELR_EL0                  sys_reg(3, 3, 9, 12, 5)
 457 #define SYS_PMCEID0_EL0                 sys_reg(3, 3, 9, 12, 6)
 458 #define SYS_PMCEID1_EL0                 sys_reg(3, 3, 9, 12, 7)
 459 #define SYS_PMCCNTR_EL0                 sys_reg(3, 3, 9, 13, 0)
 460 #define SYS_PMXEVTYPER_EL0              sys_reg(3, 3, 9, 13, 1)
 461 #define SYS_PMXEVCNTR_EL0               sys_reg(3, 3, 9, 13, 2)
 462 #define SYS_PMUSERENR_EL0               sys_reg(3, 3, 9, 14, 0)
 463 #define SYS_PMOVSSET_EL0                sys_reg(3, 3, 9, 14, 3)
 464
 465 #define SYS_TPIDR_EL0                   sys_reg(3, 3, 13, 0, 2)
 466 #define SYS_TPIDRRO_EL0                 sys_reg(3, 3, 13, 0, 3)
 467 #define SYS_TPIDR2_EL0                  sys_reg(3, 3, 13, 0, 5)
 468
 469 #define SYS_SCXTNUM_EL0                 sys_reg(3, 3, 13, 0, 7)
 470
 471 /* Definitions for system register interface to AMU for ARMv8.4 onwards */
 472 #define SYS_AM_EL0(crm, op2)            sys_reg(3, 3, 13, (crm), (op2))
 473 #define SYS_AMCR_EL0                    SYS_AM_EL0(2, 0)
 474 #define SYS_AMCFGR_EL0                  SYS_AM_EL0(2, 1)
 475 #define SYS_AMCGCR_EL0                  SYS_AM_EL0(2, 2)
 476 #define SYS_AMUSERENR_EL0               SYS_AM_EL0(2, 3)
 477 #define SYS_AMCNTENCLR0_EL0             SYS_AM_EL0(2, 4)
 478 #define SYS_AMCNTENSET0_EL0             SYS_AM_EL0(2, 5)
 479 #define SYS_AMCNTENCLR1_EL0             SYS_AM_EL0(3, 0)
 480 #define SYS_AMCNTENSET1_EL0             SYS_AM_EL0(3, 1)
 481
 482 /*
 483  * Group 0 of activity monitors (architected):
 484  *                op0  op1  CRn   CRm       op2
 485  * Counter:       11   011  1101  010:n<3>  n<2:0>
 486  * Type:          11   011  1101  011:n<3>  n<2:0>
 487  * n: 0-15
 488  *
 489  * Group 1 of activity monitors (auxiliary):
 490  *                op0  op1  CRn   CRm       op2
 491  * Counter:       11   011  1101  110:n<3>  n<2:0>
 492  * Type:          11   011  1101  111:n<3>  n<2:0>
 493  * n: 0-15
 494  */
 495
 496 #define SYS_AMEVCNTR0_EL0(n)            SYS_AM_EL0(4 + ((n) >> 3), (n) & 7)
 497 #define SYS_AMEVTYPER0_EL0(n)           SYS_AM_EL0(6 + ((n) >> 3), (n) & 7)
 498 #define SYS_AMEVCNTR1_EL0(n)            SYS_AM_EL0(12 + ((n) >> 3), (n) & 7)
 499 #define SYS_AMEVTYPER1_EL0(n)           SYS_AM_EL0(14 + ((n) >> 3), (n) & 7)
 500
 501 /* AMU v1: Fixed (architecturally defined) activity monitors */
 502 #define SYS_AMEVCNTR0_CORE_EL0          SYS_AMEVCNTR0_EL0(0)
 503 #define SYS_AMEVCNTR0_CONST_EL0         SYS_AMEVCNTR0_EL0(1)
 504 #define SYS_AMEVCNTR0_INST_RET_EL0      SYS_AMEVCNTR0_EL0(2)
 505 #define SYS_AMEVCNTR0_MEM_STALL         SYS_AMEVCNTR0_EL0(3)
 506
 507 #define SYS_CNTFRQ_EL0                  sys_reg(3, 3, 14, 0, 0)
 508
 509 #define SYS_CNTPCTSS_EL0                sys_reg(3, 3, 14, 0, 5)
 510 #define SYS_CNTVCTSS_EL0                sys_reg(3, 3, 14, 0, 6)
 511
 512 #define SYS_CNTP_TVAL_EL0               sys_reg(3, 3, 14, 2, 0)
 513 #define SYS_CNTP_CTL_EL0                sys_reg(3, 3, 14, 2, 1)
 514 #define SYS_CNTP_CVAL_EL0               sys_reg(3, 3, 14, 2, 2)
 515
 516 #define SYS_CNTV_CTL_EL0                sys_reg(3, 3, 14, 3, 1)
 517 #define SYS_CNTV_CVAL_EL0               sys_reg(3, 3, 14, 3, 2)
 518
 519 #define SYS_AARCH32_CNTP_TVAL           sys_reg(0, 0, 14, 2, 0)
 520 #define SYS_AARCH32_CNTP_CTL            sys_reg(0, 0, 14, 2, 1)
 521 #define SYS_AARCH32_CNTP_CVAL           sys_reg(0, 2, 0, 14, 0)
 522
 523 #define __PMEV_op2(n)                   ((n) & 0x7)
 524 #define __CNTR_CRm(n)                   (0x8 | (((n) >> 3) & 0x3))
 525 #define SYS_PMEVCNTRn_EL0(n)            sys_reg(3, 3, 14, __CNTR_CRm(n), __PMEV_op2(n))
 526 #define __TYPER_CRm(n)                  (0xc | (((n) >> 3) & 0x3))
 527 #define SYS_PMEVTYPERn_EL0(n)           sys_reg(3, 3, 14, __TYPER_CRm(n), __PMEV_op2(n))
 528
 529 #define SYS_PMCCFILTR_EL0               sys_reg(3, 3, 14, 15, 7)
 530
 531 #define SYS_SCTLR_EL2                   sys_reg(3, 4, 1, 0, 0)
 532 #define SYS_HFGRTR_EL2                  sys_reg(3, 4, 1, 1, 4)
 533 #define SYS_HFGWTR_EL2                  sys_reg(3, 4, 1, 1, 5)
 534 #define SYS_HFGITR_EL2                  sys_reg(3, 4, 1, 1, 6)
 535 #define SYS_TRFCR_EL2                   sys_reg(3, 4, 1, 2, 1)
 536 #define SYS_HCRX_EL2                    sys_reg(3, 4, 1, 2, 2)
 537 #define SYS_HDFGRTR_EL2                 sys_reg(3, 4, 3, 1, 4)
 538 #define SYS_HDFGWTR_EL2                 sys_reg(3, 4, 3, 1, 5)
 539 #define SYS_HAFGRTR_EL2                 sys_reg(3, 4, 3, 1, 6)
 540 #define SYS_SPSR_EL2                    sys_reg(3, 4, 4, 0, 0)
 541 #define SYS_ELR_EL2                     sys_reg(3, 4, 4, 0, 1)
 542 #define SYS_IFSR32_EL2                  sys_reg(3, 4, 5, 0, 1)
 543 #define SYS_ESR_EL2                     sys_reg(3, 4, 5, 2, 0)
 544 #define SYS_VSESR_EL2                   sys_reg(3, 4, 5, 2, 3)
 545 #define SYS_FPEXC32_EL2                 sys_reg(3, 4, 5, 3, 0)
 546 #define SYS_TFSR_EL2                    sys_reg(3, 4, 5, 6, 0)
 547
 548 #define SYS_VDISR_EL2                   sys_reg(3, 4, 12, 1,  1)
 549 #define __SYS__AP0Rx_EL2(x)             sys_reg(3, 4, 12, 8, x)
 550 #define SYS_ICH_AP0R0_EL2               __SYS__AP0Rx_EL2(0)
 551 #define SYS_ICH_AP0R1_EL2               __SYS__AP0Rx_EL2(1)
 552 #define SYS_ICH_AP0R2_EL2               __SYS__AP0Rx_EL2(2)
 553 #define SYS_ICH_AP0R3_EL2               __SYS__AP0Rx_EL2(3)
 554
 555 #define __SYS__AP1Rx_EL2(x)             sys_reg(3, 4, 12, 9, x)
 556 #define SYS_ICH_AP1R0_EL2               __SYS__AP1Rx_EL2(0)
 557 #define SYS_ICH_AP1R1_EL2               __SYS__AP1Rx_EL2(1)
 558 #define SYS_ICH_AP1R2_EL2               __SYS__AP1Rx_EL2(2)
 559 #define SYS_ICH_AP1R3_EL2               __SYS__AP1Rx_EL2(3)
 560
 561 #define SYS_ICH_VSEIR_EL2               sys_reg(3, 4, 12, 9, 4)
 562 #define SYS_ICC_SRE_EL2                 sys_reg(3, 4, 12, 9, 5)
 563 #define SYS_ICH_HCR_EL2                 sys_reg(3, 4, 12, 11, 0)
 564 #define SYS_ICH_VTR_EL2                 sys_reg(3, 4, 12, 11, 1)
 565 #define SYS_ICH_MISR_EL2                sys_reg(3, 4, 12, 11, 2)
 566 #define SYS_ICH_EISR_EL2                sys_reg(3, 4, 12, 11, 3)
 567 #define SYS_ICH_ELRSR_EL2               sys_reg(3, 4, 12, 11, 5)
 568 #define SYS_ICH_VMCR_EL2                sys_reg(3, 4, 12, 11, 7)
 569
 570 #define __SYS__LR0_EL2(x)               sys_reg(3, 4, 12, 12, x)
 571 #define SYS_ICH_LR0_EL2                 __SYS__LR0_EL2(0)
 572 #define SYS_ICH_LR1_EL2                 __SYS__LR0_EL2(1)
 573 #define SYS_ICH_LR2_EL2                 __SYS__LR0_EL2(2)
 574 #define SYS_ICH_LR3_EL2                 __SYS__LR0_EL2(3)
 575 #define SYS_ICH_LR4_EL2                 __SYS__LR0_EL2(4)
 576 #define SYS_ICH_LR5_EL2                 __SYS__LR0_EL2(5)
 577 #define SYS_ICH_LR6_EL2                 __SYS__LR0_EL2(6)
 578 #define SYS_ICH_LR7_EL2                 __SYS__LR0_EL2(7)
 579
 580 #define __SYS__LR8_EL2(x)               sys_reg(3, 4, 12, 13, x)
 581 #define SYS_ICH_LR8_EL2                 __SYS__LR8_EL2(0)
 582 #define SYS_ICH_LR9_EL2                 __SYS__LR8_EL2(1)
 583 #define SYS_ICH_LR10_EL2                __SYS__LR8_EL2(2)
 584 #define SYS_ICH_LR11_EL2                __SYS__LR8_EL2(3)
 585 #define SYS_ICH_LR12_EL2                __SYS__LR8_EL2(4)
 586 #define SYS_ICH_LR13_EL2                __SYS__LR8_EL2(5)
 587 #define SYS_ICH_LR14_EL2                __SYS__LR8_EL2(6)
 588 #define SYS_ICH_LR15_EL2                __SYS__LR8_EL2(7)
 589
 590 /* VHE encodings for architectural EL0/1 system registers */
 591 #define SYS_SCTLR_EL12                  sys_reg(3, 5, 1, 0, 0)
 592 #define SYS_TTBR0_EL12                  sys_reg(3, 5, 2, 0, 0)
 593 #define SYS_TTBR1_EL12                  sys_reg(3, 5, 2, 0, 1)
 594 #define SYS_TCR_EL12                    sys_reg(3, 5, 2, 0, 2)
 595 #define SYS_SPSR_EL12                   sys_reg(3, 5, 4, 0, 0)
 596 #define SYS_ELR_EL12                    sys_reg(3, 5, 4, 0, 1)
 597 #define SYS_AFSR0_EL12                  sys_reg(3, 5, 5, 1, 0)
 598 #define SYS_AFSR1_EL12                  sys_reg(3, 5, 5, 1, 1)
 599 #define SYS_ESR_EL12                    sys_reg(3, 5, 5, 2, 0)
 600 #define SYS_TFSR_EL12                   sys_reg(3, 5, 5, 6, 0)
 601 #define SYS_MAIR_EL12                   sys_reg(3, 5, 10, 2, 0)
 602 #define SYS_AMAIR_EL12                  sys_reg(3, 5, 10, 3, 0)
 603 #define SYS_VBAR_EL12                   sys_reg(3, 5, 12, 0, 0)
 604 #define SYS_CNTKCTL_EL12                sys_reg(3, 5, 14, 1, 0)
 605 #define SYS_CNTP_TVAL_EL02              sys_reg(3, 5, 14, 2, 0)
 606 #define SYS_CNTP_CTL_EL02               sys_reg(3, 5, 14, 2, 1)
 607 #define SYS_CNTP_CVAL_EL02              sys_reg(3, 5, 14, 2, 2)
 608 #define SYS_CNTV_TVAL_EL02              sys_reg(3, 5, 14, 3, 0)
 609 #define SYS_CNTV_CTL_EL02               sys_reg(3, 5, 14, 3, 1)
 610 #define SYS_CNTV_CVAL_EL02              sys_reg(3, 5, 14, 3, 2)
 611
 612 /* Common SCTLR_ELx flags. */
 613 #define SCTLR_ELx_ENTP2 (BIT(60))
 614 #define SCTLR_ELx_DSSBS (BIT(44))
 615 #define SCTLR_ELx_ATA   (BIT(43))
 616
 617 #define SCTLR_ELx_ENIA_SHIFT    31
 618
 619 #define SCTLR_ELx_ITFSB  (BIT(37))
 620 #define SCTLR_ELx_ENIA   (BIT(SCTLR_ELx_ENIA_SHIFT))
 621 #define SCTLR_ELx_ENIB   (BIT(30))
 622 #define SCTLR_ELx_LSMAOE (BIT(29))
 623 #define SCTLR_ELx_nTLSMD (BIT(28))
 624 #define SCTLR_ELx_ENDA   (BIT(27))
 625 #define SCTLR_ELx_EE     (BIT(25))
 626 #define SCTLR_ELx_EIS    (BIT(22))
 627 #define SCTLR_ELx_IESB   (BIT(21))
 628 #define SCTLR_ELx_TSCXT  (BIT(20))
 629 #define SCTLR_ELx_WXN    (BIT(19))
 630 #define SCTLR_ELx_ENDB   (BIT(13))
 631 #define SCTLR_ELx_I      (BIT(12))
 632 #define SCTLR_ELx_EOS    (BIT(11))
 633 #define SCTLR_ELx_SA     (BIT(3))
 634 #define SCTLR_ELx_C      (BIT(2))
 635 #define SCTLR_ELx_A      (BIT(1))
 636 #define SCTLR_ELx_M      (BIT(0))
 637
 638 /* SCTLR_EL2 specific flags. */
 639 #define SCTLR_EL2_RES1  ((BIT(4))  | (BIT(5))  | (BIT(11)) | (BIT(16)) | \
 640                          (BIT(18)) | (BIT(22)) | (BIT(23)) | (BIT(28)) | \
 641                          (BIT(29)))
 642
 643 #ifdef CONFIG_CPU_BIG_ENDIAN
 644 #define ENDIAN_SET_EL2          SCTLR_ELx_EE
 645 #else
 646 #define ENDIAN_SET_EL2          0
 647 #endif
 648
 649 #define INIT_SCTLR_EL2_MMU_ON                                           \
 650         (SCTLR_ELx_M  | SCTLR_ELx_C | SCTLR_ELx_SA | SCTLR_ELx_I |      \
 651          SCTLR_ELx_IESB | SCTLR_ELx_WXN | ENDIAN_SET_EL2 |              \
 652          SCTLR_ELx_ITFSB | SCTLR_EL2_RES1)
 653
 654 #define INIT_SCTLR_EL2_MMU_OFF \
 655         (SCTLR_EL2_RES1 | ENDIAN_SET_EL2)
 656
 657 /* SCTLR_EL1 specific flags. */
 658 #ifdef CONFIG_CPU_BIG_ENDIAN
 659 #define ENDIAN_SET_EL1          (SCTLR_EL1_E0E | SCTLR_ELx_EE)
 660 #else
 661 #define ENDIAN_SET_EL1          0
 662 #endif
 663
 664 #define INIT_SCTLR_EL1_MMU_OFF \
 665         (ENDIAN_SET_EL1 | SCTLR_EL1_LSMAOE | SCTLR_EL1_nTLSMD | \
 666          SCTLR_EL1_EIS  | SCTLR_EL1_TSCXT  | SCTLR_EL1_EOS)
 667
 668 #define INIT_SCTLR_EL1_MMU_ON \
 669         (SCTLR_ELx_M      | SCTLR_ELx_C      | SCTLR_ELx_SA    | \
 670          SCTLR_EL1_SA0    | SCTLR_EL1_SED    | SCTLR_ELx_I     | \
 671          SCTLR_EL1_DZE    | SCTLR_EL1_UCT    | SCTLR_EL1_nTWE  | \
 672          SCTLR_ELx_IESB   | SCTLR_EL1_SPAN   | SCTLR_ELx_ITFSB | \
 673          ENDIAN_SET_EL1   | SCTLR_EL1_UCI    | SCTLR_EL1_EPAN  | \
 674          SCTLR_EL1_LSMAOE | SCTLR_EL1_nTLSMD | SCTLR_EL1_EIS   | \
 675          SCTLR_EL1_TSCXT  | SCTLR_EL1_EOS)
 676
 677 /* MAIR_ELx memory attributes (used by Linux) */
 678 #define MAIR_ATTR_DEVICE_nGnRnE         UL(0x00)
 679 #define MAIR_ATTR_DEVICE_nGnRE          UL(0x04)
 680 #define MAIR_ATTR_NORMAL_NC             UL(0x44)
 681 #define MAIR_ATTR_NORMAL_TAGGED         UL(0xf0)
 682 #define MAIR_ATTR_NORMAL                UL(0xff)
 683 #define MAIR_ATTR_MASK                  UL(0xff)
 684
 685 /* Position the attr at the correct index */
 686 #define MAIR_ATTRIDX(attr, idx)         ((attr) << ((idx) * 8))
 687
 688 /* id_aa64pfr0 */
 689 #define ID_AA64PFR0_EL1_CSV3_SHIFT              60
 690 #define ID_AA64PFR0_EL1_CSV2_SHIFT              56
 691 #define ID_AA64PFR0_EL1_DIT_SHIFT               48
 692 #define ID_AA64PFR0_EL1_AMU_SHIFT               44
 693 #define ID_AA64PFR0_EL1_MPAM_SHIFT              40
 694 #define ID_AA64PFR0_EL1_SEL2_SHIFT              36
 695 #define ID_AA64PFR0_EL1_SVE_SHIFT               32
 696 #define ID_AA64PFR0_EL1_RAS_SHIFT               28
 697 #define ID_AA64PFR0_EL1_GIC_SHIFT               24
 698 #define ID_AA64PFR0_EL1_ASIMD_SHIFT             20
 699 #define ID_AA64PFR0_EL1_FP_SHIFT                16
 700 #define ID_AA64PFR0_EL1_EL3_SHIFT               12
 701 #define ID_AA64PFR0_EL1_EL2_SHIFT               8
 702 #define ID_AA64PFR0_EL1_EL1_SHIFT               4
 703 #define ID_AA64PFR0_EL1_EL0_SHIFT               0
 704
 705 #define ID_AA64PFR0_EL1_AMU                     0x1
 706 #define ID_AA64PFR0_EL1_SVE                     0x1
 707 #define ID_AA64PFR0_EL1_RAS_V1                  0x1
 708 #define ID_AA64PFR0_EL1_RAS_V1P1                0x2
 709 #define ID_AA64PFR0_EL1_FP_NI                   0xf
 710 #define ID_AA64PFR0_EL1_FP_SUPPORTED            0x0
 711 #define ID_AA64PFR0_EL1_ASIMD_NI                0xf
 712 #define ID_AA64PFR0_EL1_ASIMD_SUPPORTED         0x0
 713 #define ID_AA64PFR0_EL1_ELx_64BIT_ONLY          0x1
 714 #define ID_AA64PFR0_EL1_ELx_32BIT_64BIT         0x2
 715
 716 /* id_aa64pfr1 */
 717 #define ID_AA64PFR1_EL1_SME_SHIFT       24
 718 #define ID_AA64PFR1_EL1_MPAMFRAC_SHIFT  16
 719 #define ID_AA64PFR1_EL1_RASFRAC_SHIFT   12
 720 #define ID_AA64PFR1_EL1_MTE_SHIFT       8
 721 #define ID_AA64PFR1_EL1_SSBS_SHIFT      4
 722 #define ID_AA64PFR1_EL1_BT_SHIFT        0
 723
 724 #define ID_AA64PFR1_EL1_SSBS_PSTATE_NI          0
 725 #define ID_AA64PFR1_EL1_SSBS_PSTATE_ONLY        1
 726 #define ID_AA64PFR1_EL1_SSBS_PSTATE_INSNS       2
 727 #define ID_AA64PFR1_EL1_BT_BTI                  0x1
 728 #define ID_AA64PFR1_EL1_SME                     1
 729
 730 #define ID_AA64PFR1_EL1_MTE_NI          0x0
 731 #define ID_AA64PFR1_EL1_MTE_EL0         0x1
 732 #define ID_AA64PFR1_EL1_MTE             0x2
 733 #define ID_AA64PFR1_EL1_MTE_ASYMM       0x3
 734
 735 /* id_aa64mmfr0 */
 736 #define ID_AA64MMFR0_EL1_ECV_SHIFT              60
 737 #define ID_AA64MMFR0_EL1_FGT_SHIFT              56
 738 #define ID_AA64MMFR0_EL1_EXS_SHIFT              44
 739 #define ID_AA64MMFR0_EL1_TGRAN4_2_SHIFT         40
 740 #define ID_AA64MMFR0_EL1_TGRAN64_2_SHIFT        36
 741 #define ID_AA64MMFR0_EL1_TGRAN16_2_SHIFT        32
 742 #define ID_AA64MMFR0_EL1_TGRAN4_SHIFT           28
 743 #define ID_AA64MMFR0_EL1_TGRAN64_SHIFT          24
 744 #define ID_AA64MMFR0_EL1_TGRAN16_SHIFT          20
 745 #define ID_AA64MMFR0_EL1_BIGENDEL0_SHIFT        16
 746 #define ID_AA64MMFR0_EL1_SNSMEM_SHIFT           12
 747 #define ID_AA64MMFR0_EL1_BIGEND_SHIFT           8
 748 #define ID_AA64MMFR0_EL1_ASIDBITS_SHIFT         4
 749 #define ID_AA64MMFR0_EL1_PARANGE_SHIFT          0
 750
 751 #define ID_AA64MMFR0_EL1_ASIDBITS_8             0x0
 752 #define ID_AA64MMFR0_EL1_ASIDBITS_16            0x2
 753
 754 #define ID_AA64MMFR0_EL1_TGRAN4_NI              0xf
 755 #define ID_AA64MMFR0_EL1_TGRAN4_SUPPORTED_MIN   0x0
 756 #define ID_AA64MMFR0_EL1_TGRAN4_SUPPORTED_MAX   0x7
 757 #define ID_AA64MMFR0_EL1_TGRAN64_NI             0xf
 758 #define ID_AA64MMFR0_EL1_TGRAN64_SUPPORTED_MIN  0x0
 759 #define ID_AA64MMFR0_EL1_TGRAN64_SUPPORTED_MAX  0x7
 760 #define ID_AA64MMFR0_EL1_TGRAN16_NI             0x0
 761 #define ID_AA64MMFR0_EL1_TGRAN16_SUPPORTED_MIN  0x1
 762 #define ID_AA64MMFR0_EL1_TGRAN16_SUPPORTED_MAX  0xf
 763
 764 #define ID_AA64MMFR0_EL1_PARANGE_32             0x0
 765 #define ID_AA64MMFR0_EL1_PARANGE_36             0x1
 766 #define ID_AA64MMFR0_EL1_PARANGE_40             0x2
 767 #define ID_AA64MMFR0_EL1_PARANGE_42             0x3
 768 #define ID_AA64MMFR0_EL1_PARANGE_44             0x4
 769 #define ID_AA64MMFR0_EL1_PARANGE_48             0x5
 770 #define ID_AA64MMFR0_EL1_PARANGE_52             0x6
 771
 772 #define ARM64_MIN_PARANGE_BITS          32
 773
 774 #define ID_AA64MMFR0_EL1_TGRAN_2_SUPPORTED_DEFAULT      0x0
 775 #define ID_AA64MMFR0_EL1_TGRAN_2_SUPPORTED_NONE         0x1
 776 #define ID_AA64MMFR0_EL1_TGRAN_2_SUPPORTED_MIN          0x2
 777 #define ID_AA64MMFR0_EL1_TGRAN_2_SUPPORTED_MAX          0x7
 778
 779 #ifdef CONFIG_ARM64_PA_BITS_52
 780 #define ID_AA64MMFR0_EL1_PARANGE_MAX    ID_AA64MMFR0_EL1_PARANGE_52
 781 #else
 782 #define ID_AA64MMFR0_EL1_PARANGE_MAX    ID_AA64MMFR0_EL1_PARANGE_48
 783 #endif
 784
 785 /* id_aa64mmfr1 */
 786 #define ID_AA64MMFR1_EL1_ECBHB_SHIFT            60
 787 #define ID_AA64MMFR1_EL1_TIDCP1_SHIFT           52
 788 #define ID_AA64MMFR1_EL1_HCX_SHIFT              40
 789 #define ID_AA64MMFR1_EL1_AFP_SHIFT              44
 790 #define ID_AA64MMFR1_EL1_ETS_SHIFT              36
 791 #define ID_AA64MMFR1_EL1_TWED_SHIFT             32
 792 #define ID_AA64MMFR1_EL1_XNX_SHIFT              28
 793 #define ID_AA64MMFR1_EL1_SpecSEI_SHIFT          24
 794 #define ID_AA64MMFR1_EL1_PAN_SHIFT              20
 795 #define ID_AA64MMFR1_EL1_LO_SHIFT               16
 796 #define ID_AA64MMFR1_EL1_HPDS_SHIFT             12
 797 #define ID_AA64MMFR1_EL1_VH_SHIFT               8
 798 #define ID_AA64MMFR1_EL1_VMIDBits_SHIFT         4
 799 #define ID_AA64MMFR1_EL1_HAFDBS_SHIFT           0
 800
 801 #define ID_AA64MMFR1_EL1_VMIDBits_8             0
 802 #define ID_AA64MMFR1_EL1_VMIDBits_16            2
 803
 804 #define ID_AA64MMFR1_EL1_TIDCP1_NI              0
 805 #define ID_AA64MMFR1_EL1_TIDCP1_IMP             1
 806
 807 /* id_aa64mmfr2 */
 808 #define ID_AA64MMFR2_EL1_E0PD_SHIFT     60
 809 #define ID_AA64MMFR2_EL1_EVT_SHIFT      56
 810 #define ID_AA64MMFR2_EL1_BBM_SHIFT      52
 811 #define ID_AA64MMFR2_EL1_TTL_SHIFT      48
 812 #define ID_AA64MMFR2_EL1_FWB_SHIFT      40
 813 #define ID_AA64MMFR2_EL1_IDS_SHIFT      36
 814 #define ID_AA64MMFR2_EL1_AT_SHIFT       32
 815 #define ID_AA64MMFR2_EL1_ST_SHIFT       28
 816 #define ID_AA64MMFR2_EL1_NV_SHIFT       24
 817 #define ID_AA64MMFR2_EL1_CCIDX_SHIFT    20
 818 #define ID_AA64MMFR2_EL1_VARange_SHIFT  16
 819 #define ID_AA64MMFR2_EL1_IESB_SHIFT     12
 820 #define ID_AA64MMFR2_EL1_LSM_SHIFT      8
 821 #define ID_AA64MMFR2_EL1_UAO_SHIFT      4
 822 #define ID_AA64MMFR2_EL1_CNP_SHIFT      0
 823
 824 /* id_aa64dfr0 */
 825 #define ID_AA64DFR0_MTPMU_SHIFT         48
 826 #define ID_AA64DFR0_TRBE_SHIFT          44
 827 #define ID_AA64DFR0_TRACE_FILT_SHIFT    40
 828 #define ID_AA64DFR0_DOUBLELOCK_SHIFT    36
 829 #define ID_AA64DFR0_PMSVER_SHIFT        32
 830 #define ID_AA64DFR0_CTX_CMPS_SHIFT      28
 831 #define ID_AA64DFR0_WRPS_SHIFT          20
 832 #define ID_AA64DFR0_BRPS_SHIFT          12
 833 #define ID_AA64DFR0_PMUVER_SHIFT        8
 834 #define ID_AA64DFR0_TRACEVER_SHIFT      4
 835 #define ID_AA64DFR0_DEBUGVER_SHIFT      0
 836
 837 #define ID_AA64DFR0_PMUVER_8_0          0x1
 838 #define ID_AA64DFR0_PMUVER_8_1          0x4
 839 #define ID_AA64DFR0_PMUVER_8_4          0x5
 840 #define ID_AA64DFR0_PMUVER_8_5          0x6
 841 #define ID_AA64DFR0_PMUVER_8_7          0x7
 842 #define ID_AA64DFR0_PMUVER_IMP_DEF      0xf
 843
 844 #define ID_AA64DFR0_PMSVER_8_2          0x1
 845 #define ID_AA64DFR0_PMSVER_8_3          0x2
 846
 847 #define ID_DFR0_PERFMON_SHIFT           24
 848
 849 #define ID_DFR0_PERFMON_8_0             0x3
 850 #define ID_DFR0_PERFMON_8_1             0x4
 851 #define ID_DFR0_PERFMON_8_4             0x5
 852 #define ID_DFR0_PERFMON_8_5             0x6
 853
 854 #define ID_ISAR4_SWP_FRAC_SHIFT         28
 855 #define ID_ISAR4_PSR_M_SHIFT            24
 856 #define ID_ISAR4_SYNCH_PRIM_FRAC_SHIFT  20
 857 #define ID_ISAR4_BARRIER_SHIFT          16
 858 #define ID_ISAR4_SMC_SHIFT              12
 859 #define ID_ISAR4_WRITEBACK_SHIFT        8
 860 #define ID_ISAR4_WITHSHIFTS_SHIFT       4
 861 #define ID_ISAR4_UNPRIV_SHIFT           0
 862
 863 #define ID_DFR1_MTPMU_SHIFT             0
 864
 865 #define ID_ISAR0_DIVIDE_SHIFT           24
 866 #define ID_ISAR0_DEBUG_SHIFT            20
 867 #define ID_ISAR0_COPROC_SHIFT           16
 868 #define ID_ISAR0_CMPBRANCH_SHIFT        12
 869 #define ID_ISAR0_BITFIELD_SHIFT         8
 870 #define ID_ISAR0_BITCOUNT_SHIFT         4
 871 #define ID_ISAR0_SWAP_SHIFT             0
 872
 873 #define ID_ISAR5_RDM_SHIFT              24
 874 #define ID_ISAR5_CRC32_SHIFT            16
 875 #define ID_ISAR5_SHA2_SHIFT             12
 876 #define ID_ISAR5_SHA1_SHIFT             8
 877 #define ID_ISAR5_AES_SHIFT              4
 878 #define ID_ISAR5_SEVL_SHIFT             0
 879
 880 #define ID_ISAR6_I8MM_SHIFT             24
 881 #define ID_ISAR6_BF16_SHIFT             20
 882 #define ID_ISAR6_SPECRES_SHIFT          16
 883 #define ID_ISAR6_SB_SHIFT               12
 884 #define ID_ISAR6_FHM_SHIFT              8
 885 #define ID_ISAR6_DP_SHIFT               4
 886 #define ID_ISAR6_JSCVT_SHIFT            0
 887
 888 #define ID_MMFR0_INNERSHR_SHIFT         28
 889 #define ID_MMFR0_FCSE_SHIFT             24
 890 #define ID_MMFR0_AUXREG_SHIFT           20
 891 #define ID_MMFR0_TCM_SHIFT              16
 892 #define ID_MMFR0_SHARELVL_SHIFT         12
 893 #define ID_MMFR0_OUTERSHR_SHIFT         8
 894 #define ID_MMFR0_PMSA_SHIFT             4
 895 #define ID_MMFR0_VMSA_SHIFT             0
 896
 897 #define ID_MMFR4_EVT_SHIFT              28
 898 #define ID_MMFR4_CCIDX_SHIFT            24
 899 #define ID_MMFR4_LSM_SHIFT              20
 900 #define ID_MMFR4_HPDS_SHIFT             16
 901 #define ID_MMFR4_CNP_SHIFT              12
 902 #define ID_MMFR4_XNX_SHIFT              8
 903 #define ID_MMFR4_AC2_SHIFT              4
 904 #define ID_MMFR4_SPECSEI_SHIFT          0
 905
 906 #define ID_MMFR5_ETS_SHIFT              0
 907
 908 #define ID_PFR0_DIT_SHIFT               24
 909 #define ID_PFR0_CSV2_SHIFT              16
 910 #define ID_PFR0_STATE3_SHIFT            12
 911 #define ID_PFR0_STATE2_SHIFT            8
 912 #define ID_PFR0_STATE1_SHIFT            4
 913 #define ID_PFR0_STATE0_SHIFT            0
 914
 915 #define ID_DFR0_PERFMON_SHIFT           24
 916 #define ID_DFR0_MPROFDBG_SHIFT          20
 917 #define ID_DFR0_MMAPTRC_SHIFT           16
 918 #define ID_DFR0_COPTRC_SHIFT            12
 919 #define ID_DFR0_MMAPDBG_SHIFT           8
 920 #define ID_DFR0_COPSDBG_SHIFT           4
 921 #define ID_DFR0_COPDBG_SHIFT            0
 922
 923 #define ID_PFR2_SSBS_SHIFT              4
 924 #define ID_PFR2_CSV3_SHIFT              0
 925
 926 #define MVFR0_FPROUND_SHIFT             28
 927 #define MVFR0_FPSHVEC_SHIFT             24
 928 #define MVFR0_FPSQRT_SHIFT              20
 929 #define MVFR0_FPDIVIDE_SHIFT            16
 930 #define MVFR0_FPTRAP_SHIFT              12
 931 #define MVFR0_FPDP_SHIFT                8
 932 #define MVFR0_FPSP_SHIFT                4
 933 #define MVFR0_SIMD_SHIFT                0
 934
 935 #define MVFR1_SIMDFMAC_SHIFT            28
 936 #define MVFR1_FPHP_SHIFT                24
 937 #define MVFR1_SIMDHP_SHIFT              20
 938 #define MVFR1_SIMDSP_SHIFT              16
 939 #define MVFR1_SIMDINT_SHIFT             12
 940 #define MVFR1_SIMDLS_SHIFT              8
 941 #define MVFR1_FPDNAN_SHIFT              4
 942 #define MVFR1_FPFTZ_SHIFT               0
 943
 944 #define ID_PFR1_GIC_SHIFT               28
 945 #define ID_PFR1_VIRT_FRAC_SHIFT         24
 946 #define ID_PFR1_SEC_FRAC_SHIFT          20
 947 #define ID_PFR1_GENTIMER_SHIFT          16
 948 #define ID_PFR1_VIRTUALIZATION_SHIFT    12
 949 #define ID_PFR1_MPROGMOD_SHIFT          8
 950 #define ID_PFR1_SECURITY_SHIFT          4
 951 #define ID_PFR1_PROGMOD_SHIFT           0
 952
 953 #if defined(CONFIG_ARM64_4K_PAGES)
 954 #define ID_AA64MMFR0_EL1_TGRAN_SHIFT            ID_AA64MMFR0_EL1_TGRAN4_SHIFT
 955 #define ID_AA64MMFR0_EL1_TGRAN_SUPPORTED_MIN    ID_AA64MMFR0_EL1_TGRAN4_SUPPORTED_MIN
 956 #define ID_AA64MMFR0_EL1_TGRAN_SUPPORTED_MAX    ID_AA64MMFR0_EL1_TGRAN4_SUPPORTED_MAX
 957 #define ID_AA64MMFR0_EL1_TGRAN_2_SHIFT          ID_AA64MMFR0_EL1_TGRAN4_2_SHIFT
 958 #elif defined(CONFIG_ARM64_16K_PAGES)
 959 #define ID_AA64MMFR0_EL1_TGRAN_SHIFT            ID_AA64MMFR0_EL1_TGRAN16_SHIFT
 960 #define ID_AA64MMFR0_EL1_TGRAN_SUPPORTED_MIN    ID_AA64MMFR0_EL1_TGRAN16_SUPPORTED_MIN
 961 #define ID_AA64MMFR0_EL1_TGRAN_SUPPORTED_MAX    ID_AA64MMFR0_EL1_TGRAN16_SUPPORTED_MAX
 962 #define ID_AA64MMFR0_EL1_TGRAN_2_SHIFT          ID_AA64MMFR0_EL1_TGRAN16_2_SHIFT
 963 #elif defined(CONFIG_ARM64_64K_PAGES)
 964 #define ID_AA64MMFR0_EL1_TGRAN_SHIFT            ID_AA64MMFR0_EL1_TGRAN64_SHIFT
 965 #define ID_AA64MMFR0_EL1_TGRAN_SUPPORTED_MIN    ID_AA64MMFR0_EL1_TGRAN64_SUPPORTED_MIN
 966 #define ID_AA64MMFR0_EL1_TGRAN_SUPPORTED_MAX    ID_AA64MMFR0_EL1_TGRAN64_SUPPORTED_MAX
 967 #define ID_AA64MMFR0_EL1_TGRAN_2_SHIFT          ID_AA64MMFR0_EL1_TGRAN64_2_SHIFT
 968 #endif
 969
 970 #define MVFR2_FPMISC_SHIFT              4
 971 #define MVFR2_SIMDMISC_SHIFT            0
 972
 973 #define CPACR_EL1_FPEN_EL1EN    (BIT(20)) /* enable EL1 access */
 974 #define CPACR_EL1_FPEN_EL0EN    (BIT(21)) /* enable EL0 access, if EL1EN set */
 975
 976 #define CPACR_EL1_SMEN_EL1EN    (BIT(24)) /* enable EL1 access */
 977 #define CPACR_EL1_SMEN_EL0EN    (BIT(25)) /* enable EL0 access, if EL1EN set */
 978
 979 #define CPACR_EL1_ZEN_EL1EN     (BIT(16)) /* enable EL1 access */
 980 #define CPACR_EL1_ZEN_EL0EN     (BIT(17)) /* enable EL0 access, if EL1EN set */
 981
 982 /* GCR_EL1 Definitions */
 983 #define SYS_GCR_EL1_RRND        (BIT(16))
 984 #define SYS_GCR_EL1_EXCL_MASK   0xffffUL
 985
 986 #ifdef CONFIG_KASAN_HW_TAGS
 987 /*
 988  * KASAN always uses a whole byte for its tags. With CONFIG_KASAN_HW_TAGS it
 989  * only uses tags in the range 0xF0-0xFF, which we map to MTE tags 0x0-0xF.
 990  */
 991 #define __MTE_TAG_MIN           (KASAN_TAG_MIN & 0xf)
 992 #define __MTE_TAG_MAX           (KASAN_TAG_MAX & 0xf)
 993 #define __MTE_TAG_INCL          GENMASK(__MTE_TAG_MAX, __MTE_TAG_MIN)
 994 #define KERNEL_GCR_EL1_EXCL     (SYS_GCR_EL1_EXCL_MASK & ~__MTE_TAG_INCL)
 995 #else
 996 #define KERNEL_GCR_EL1_EXCL     SYS_GCR_EL1_EXCL_MASK
 997 #endif
 998
 999 #define KERNEL_GCR_EL1          (SYS_GCR_EL1_RRND | KERNEL_GCR_EL1_EXCL)
1000
1001 /* RGSR_EL1 Definitions */
1002 #define SYS_RGSR_EL1_TAG_MASK   0xfUL
1003 #define SYS_RGSR_EL1_SEED_SHIFT 8
1004 #define SYS_RGSR_EL1_SEED_MASK  0xffffUL
1005
1006 /* GMID_EL1 field definitions */
1007 #define GMID_EL1_BS_SHIFT       0
1008 #define GMID_EL1_BS_SIZE        4
1009
1010 /* TFSR{,E0}_EL1 bit definitions */
1011 #define SYS_TFSR_EL1_TF0_SHIFT  0
1012 #define SYS_TFSR_EL1_TF1_SHIFT  1
1013 #define SYS_TFSR_EL1_TF0        (UL(1) << SYS_TFSR_EL1_TF0_SHIFT)
1014 #define SYS_TFSR_EL1_TF1        (UL(1) << SYS_TFSR_EL1_TF1_SHIFT)
1015
1016 /* Safe value for MPIDR_EL1: Bit31:RES1, Bit30:U:0, Bit24:MT:0 */
1017 #define SYS_MPIDR_SAFE_VAL      (BIT(31))
1018
1019 #define TRFCR_ELx_TS_SHIFT              5
1020 #define TRFCR_ELx_TS_VIRTUAL            ((0x1UL) << TRFCR_ELx_TS_SHIFT)
1021 #define TRFCR_ELx_TS_GUEST_PHYSICAL     ((0x2UL) << TRFCR_ELx_TS_SHIFT)
1022 #define TRFCR_ELx_TS_PHYSICAL           ((0x3UL) << TRFCR_ELx_TS_SHIFT)
1023 #define TRFCR_EL2_CX                    BIT(3)
1024 #define TRFCR_ELx_ExTRE                 BIT(1)
1025 #define TRFCR_ELx_E0TRE                 BIT(0)
1026
1027 /* HCRX_EL2 definitions */
1028 #define HCRX_EL2_SMPME_MASK             (1 << 5)
1029
1030 /* GIC Hypervisor interface registers */
1031 /* ICH_MISR_EL2 bit definitions */
1032 #define ICH_MISR_EOI            (1 << 0)
1033 #define ICH_MISR_U              (1 << 1)
1034
1035 /* ICH_LR*_EL2 bit definitions */
1036 #define ICH_LR_VIRTUAL_ID_MASK  ((1ULL << 32) - 1)
1037
1038 #define ICH_LR_EOI              (1ULL << 41)
1039 #define ICH_LR_GROUP            (1ULL << 60)
1040 #define ICH_LR_HW               (1ULL << 61)
1041 #define ICH_LR_STATE            (3ULL << 62)
1042 #define ICH_LR_PENDING_BIT      (1ULL << 62)
1043 #define ICH_LR_ACTIVE_BIT       (1ULL << 63)
1044 #define ICH_LR_PHYS_ID_SHIFT    32
1045 #define ICH_LR_PHYS_ID_MASK     (0x3ffULL << ICH_LR_PHYS_ID_SHIFT)
1046 #define ICH_LR_PRIORITY_SHIFT   48
1047 #define ICH_LR_PRIORITY_MASK    (0xffULL << ICH_LR_PRIORITY_SHIFT)
1048
1049 /* ICH_HCR_EL2 bit definitions */
1050 #define ICH_HCR_EN              (1 << 0)
1051 #define ICH_HCR_UIE             (1 << 1)
1052 #define ICH_HCR_NPIE            (1 << 3)
1053 #define ICH_HCR_TC              (1 << 10)
1054 #define ICH_HCR_TALL0           (1 << 11)
1055 #define ICH_HCR_TALL1           (1 << 12)
1056 #define ICH_HCR_TDIR            (1 << 14)
1057 #define ICH_HCR_EOIcount_SHIFT  27
1058 #define ICH_HCR_EOIcount_MASK   (0x1f << ICH_HCR_EOIcount_SHIFT)
1059
1060 /* ICH_VMCR_EL2 bit definitions */
1061 #define ICH_VMCR_ACK_CTL_SHIFT  2
1062 #define ICH_VMCR_ACK_CTL_MASK   (1 << ICH_VMCR_ACK_CTL_SHIFT)
1063 #define ICH_VMCR_FIQ_EN_SHIFT   3
1064 #define ICH_VMCR_FIQ_EN_MASK    (1 << ICH_VMCR_FIQ_EN_SHIFT)
1065 #define ICH_VMCR_CBPR_SHIFT     4
1066 #define ICH_VMCR_CBPR_MASK      (1 << ICH_VMCR_CBPR_SHIFT)
1067 #define ICH_VMCR_EOIM_SHIFT     9
1068 #define ICH_VMCR_EOIM_MASK      (1 << ICH_VMCR_EOIM_SHIFT)
1069 #define ICH_VMCR_BPR1_SHIFT     18
1070 #define ICH_VMCR_BPR1_MASK      (7 << ICH_VMCR_BPR1_SHIFT)
1071 #define ICH_VMCR_BPR0_SHIFT     21
1072 #define ICH_VMCR_BPR0_MASK      (7 << ICH_VMCR_BPR0_SHIFT)
1073 #define ICH_VMCR_PMR_SHIFT      24
1074 #define ICH_VMCR_PMR_MASK       (0xffUL << ICH_VMCR_PMR_SHIFT)
1075 #define ICH_VMCR_ENG0_SHIFT     0
1076 #define ICH_VMCR_ENG0_MASK      (1 << ICH_VMCR_ENG0_SHIFT)
1077 #define ICH_VMCR_ENG1_SHIFT     1
1078 #define ICH_VMCR_ENG1_MASK      (1 << ICH_VMCR_ENG1_SHIFT)
1079
1080 /* ICH_VTR_EL2 bit definitions */
1081 #define ICH_VTR_PRI_BITS_SHIFT  29
1082 #define ICH_VTR_PRI_BITS_MASK   (7 << ICH_VTR_PRI_BITS_SHIFT)
1083 #define ICH_VTR_ID_BITS_SHIFT   23
1084 #define ICH_VTR_ID_BITS_MASK    (7 << ICH_VTR_ID_BITS_SHIFT)
1085 #define ICH_VTR_SEIS_SHIFT      22
1086 #define ICH_VTR_SEIS_MASK       (1 << ICH_VTR_SEIS_SHIFT)
1087 #define ICH_VTR_A3V_SHIFT       21
1088 #define ICH_VTR_A3V_MASK        (1 << ICH_VTR_A3V_SHIFT)
1089 #define ICH_VTR_TDS_SHIFT       19
1090 #define ICH_VTR_TDS_MASK        (1 << ICH_VTR_TDS_SHIFT)
1091
1092 /* HFG[WR]TR_EL2 bit definitions */
1093 #define HFGxTR_EL2_nTPIDR2_EL0_SHIFT    55
1094 #define HFGxTR_EL2_nTPIDR2_EL0_MASK     BIT_MASK(HFGxTR_EL2_nTPIDR2_EL0_SHIFT)
1095 #define HFGxTR_EL2_nSMPRI_EL1_SHIFT     54
1096 #define HFGxTR_EL2_nSMPRI_EL1_MASK      BIT_MASK(HFGxTR_EL2_nSMPRI_EL1_SHIFT)
1097
1098 #define ARM64_FEATURE_FIELD_BITS        4
1099
1100 /* Create a mask for the feature bits of the specified feature. */
1101 #define ARM64_FEATURE_MASK(x)   (GENMASK_ULL(x##_SHIFT + ARM64_FEATURE_FIELD_BITS - 1, x##_SHIFT))
1102
1103 #ifdef __ASSEMBLY__
1104
1105         .macro  mrs_s, rt, sreg
1106          __emit_inst(0xd5200000|(\sreg)|(.L__gpr_num_\rt))
1107         .endm
1108
1109         .macro  msr_s, sreg, rt
1110         __emit_inst(0xd5000000|(\sreg)|(.L__gpr_num_\rt))
1111         .endm
1112
1113 #else
1114
1115 #include <linux/bitfield.h>
1116 #include <linux/build_bug.h>
1117 #include <linux/types.h>
1118 #include <asm/alternative.h>
1119
1120 #define DEFINE_MRS_S                                            \
1121         __DEFINE_ASM_GPR_NUMS                                   \
1122 "       .macro  mrs_s, rt, sreg\n"                              \
1123         __emit_inst(0xd5200000|(\\sreg)|(.L__gpr_num_\\rt))     \
1124 "       .endm\n"
1125
1126 #define DEFINE_MSR_S                                            \
1127         __DEFINE_ASM_GPR_NUMS                                   \
1128 "       .macro  msr_s, sreg, rt\n"                              \
1129         __emit_inst(0xd5000000|(\\sreg)|(.L__gpr_num_\\rt))     \
1130 "       .endm\n"
1131
1132 #define UNDEFINE_MRS_S                                          \
1133 "       .purgem mrs_s\n"
1134
1135 #define UNDEFINE_MSR_S                                          \
1136 "       .purgem msr_s\n"
1137
1138 #define __mrs_s(v, r)                                           \
1139         DEFINE_MRS_S                                            \
1140 "       mrs_s " v ", " __stringify(r) "\n"                      \
1141         UNDEFINE_MRS_S
1142
1143 #define __msr_s(r, v)                                           \
1144         DEFINE_MSR_S                                            \
1145 "       msr_s " __stringify(r) ", " v "\n"                      \
1146         UNDEFINE_MSR_S
1147
1148 /*
1149  * Unlike read_cpuid, calls to read_sysreg are never expected to be
1150  * optimized away or replaced with synthetic values.
1151  */
1152 #define read_sysreg(r) ({                                       \
1153         u64 __val;                                              \
1154         asm volatile("mrs %0, " __stringify(r) : "=r" (__val)); \
1155         __val;                                                  \
1156 })
1157
1158 /*
1159  * The "Z" constraint normally means a zero immediate, but when combined with
1160  * the "%x0" template means XZR.
1161  */
1162 #define write_sysreg(v, r) do {                                 \
1163         u64 __val = (u64)(v);                                   \
1164         asm volatile("msr " __stringify(r) ", %x0"              \
1165                      : : "rZ" (__val));                         \
1166 } while (0)
1167
1168 /*
1169  * For registers without architectural names, or simply unsupported by
1170  * GAS.
1171  */
1172 #define read_sysreg_s(r) ({                                             \
1173         u64 __val;                                                      \
1174         asm volatile(__mrs_s("%0", r) : "=r" (__val));                  \
1175         __val;                                                          \
1176 })
1177
1178 #define write_sysreg_s(v, r) do {                                       \
1179         u64 __val = (u64)(v);                                           \
1180         asm volatile(__msr_s(r, "%x0") : : "rZ" (__val));               \
1181 } while (0)
1182
1183 /*
1184  * Modify bits in a sysreg. Bits in the clear mask are zeroed, then bits in the
1185  * set mask are set. Other bits are left as-is.
1186  */
1187 #define sysreg_clear_set(sysreg, clear, set) do {                       \
1188         u64 __scs_val = read_sysreg(sysreg);                            \
1189         u64 __scs_new = (__scs_val & ~(u64)(clear)) | (set);            \
1190         if (__scs_new != __scs_val)                                     \
1191                 write_sysreg(__scs_new, sysreg);                        \
1192 } while (0)
1193
1194 #define sysreg_clear_set_s(sysreg, clear, set) do {                     \
1195         u64 __scs_val = read_sysreg_s(sysreg);                          \
1196         u64 __scs_new = (__scs_val & ~(u64)(clear)) | (set);            \
1197         if (__scs_new != __scs_val)                                     \
1198                 write_sysreg_s(__scs_new, sysreg);                      \
1199 } while (0)
1200
1201 #define read_sysreg_par() ({                                            \
1202         u64 par;                                                        \
1203         asm(ALTERNATIVE("nop", "dmb sy", ARM64_WORKAROUND_1508412));    \
1204         par = read_sysreg(par_el1);                                     \
1205         asm(ALTERNATIVE("nop", "dmb sy", ARM64_WORKAROUND_1508412));    \
1206         par;                                                            \
1207 })
1208
1209 #define SYS_FIELD_GET(reg, field, val)          \
1210                  FIELD_GET(reg##_##field##_MASK, val)
1211
1212 #define SYS_FIELD_PREP(reg, field, val)         \
1213                  FIELD_PREP(reg##_##field##_MASK, val)
1214
1215 #define SYS_FIELD_PREP_ENUM(reg, field, val)            \
1216                  FIELD_PREP(reg##_##field##_MASK, reg##_##field##_##val)
1217
1218 #endif
1219
1220 #endif  /* __ASM_SYSREG_H */