arch/arm64/include/asm/sysreg.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /*
   3  * Macros for accessing system registers with older binutils.
   4  *
   5  * Copyright (C) 2014 ARM Ltd.
   6  * Author: Catalin Marinas <catalin.marinas@arm.com>
   7  */
   8
   9 #ifndef __ASM_SYSREG_H
  10 #define __ASM_SYSREG_H
  11
  12 #include <linux/bits.h>
  13 #include <linux/stringify.h>
  14 #include <linux/kasan-tags.h>
  15
  16 #include <asm/gpr-num.h>
  17
  18 /*
  19  * ARMv8 ARM reserves the following encoding for system registers:
  20  * (Ref: ARMv8 ARM, Section: "System instruction class encoding overview",
  21  *  C5.2, version:ARM DDI 0487A.f)
  22  *      [20-19] : Op0
  23  *      [18-16] : Op1
  24  *      [15-12] : CRn
  25  *      [11-8]  : CRm
  26  *      [7-5]   : Op2
  27  */
  28 #define Op0_shift       19
  29 #define Op0_mask        0x3
  30 #define Op1_shift       16
  31 #define Op1_mask        0x7
  32 #define CRn_shift       12
  33 #define CRn_mask        0xf
  34 #define CRm_shift       8
  35 #define CRm_mask        0xf
  36 #define Op2_shift       5
  37 #define Op2_mask        0x7
  38
  39 #define sys_reg(op0, op1, crn, crm, op2) \
  40         (((op0) << Op0_shift) | ((op1) << Op1_shift) | \
  41          ((crn) << CRn_shift) | ((crm) << CRm_shift) | \
  42          ((op2) << Op2_shift))
  43
  44 #define sys_insn        sys_reg
  45
  46 #define sys_reg_Op0(id) (((id) >> Op0_shift) & Op0_mask)
  47 #define sys_reg_Op1(id) (((id) >> Op1_shift) & Op1_mask)
  48 #define sys_reg_CRn(id) (((id) >> CRn_shift) & CRn_mask)
  49 #define sys_reg_CRm(id) (((id) >> CRm_shift) & CRm_mask)
  50 #define sys_reg_Op2(id) (((id) >> Op2_shift) & Op2_mask)
  51
  52 #ifndef CONFIG_BROKEN_GAS_INST
  53
  54 #ifdef __ASSEMBLY__
  55 // The space separator is omitted so that __emit_inst(x) can be parsed as
  56 // either an assembler directive or an assembler macro argument.
  57 #define __emit_inst(x)                  .inst(x)
  58 #else
  59 #define __emit_inst(x)                  ".inst " __stringify((x)) "\n\t"
  60 #endif
  61
  62 #else  /* CONFIG_BROKEN_GAS_INST */
  63
  64 #ifndef CONFIG_CPU_BIG_ENDIAN
  65 #define __INSTR_BSWAP(x)                (x)
  66 #else  /* CONFIG_CPU_BIG_ENDIAN */
  67 #define __INSTR_BSWAP(x)                ((((x) << 24) & 0xff000000)     | \
  68                                          (((x) <<  8) & 0x00ff0000)     | \
  69                                          (((x) >>  8) & 0x0000ff00)     | \
  70                                          (((x) >> 24) & 0x000000ff))
  71 #endif  /* CONFIG_CPU_BIG_ENDIAN */
  72
  73 #ifdef __ASSEMBLY__
  74 #define __emit_inst(x)                  .long __INSTR_BSWAP(x)
  75 #else  /* __ASSEMBLY__ */
  76 #define __emit_inst(x)                  ".long " __stringify(__INSTR_BSWAP(x)) "\n\t"
  77 #endif  /* __ASSEMBLY__ */
  78
  79 #endif  /* CONFIG_BROKEN_GAS_INST */
  80
  81 /*
  82  * Instructions for modifying PSTATE fields.
  83  * As per Arm ARM for v8-A, Section "C.5.1.3 op0 == 0b00, architectural hints,
  84  * barriers and CLREX, and PSTATE access", ARM DDI 0487 C.a, system instructions
  85  * for accessing PSTATE fields have the following encoding:
  86  *      Op0 = 0, CRn = 4
  87  *      Op1, Op2 encodes the PSTATE field modified and defines the constraints.
  88  *      CRm = Imm4 for the instruction.
  89  *      Rt = 0x1f
  90  */
  91 #define pstate_field(op1, op2)          ((op1) << Op1_shift | (op2) << Op2_shift)
  92 #define PSTATE_Imm_shift                CRm_shift
  93
  94 #define PSTATE_PAN                      pstate_field(0, 4)
  95 #define PSTATE_UAO                      pstate_field(0, 3)
  96 #define PSTATE_SSBS                     pstate_field(3, 1)
  97 #define PSTATE_TCO                      pstate_field(3, 4)
  98
  99 #define SET_PSTATE_PAN(x)               __emit_inst(0xd500401f | PSTATE_PAN | ((!!x) << PSTATE_Imm_shift))
 100 #define SET_PSTATE_UAO(x)               __emit_inst(0xd500401f | PSTATE_UAO | ((!!x) << PSTATE_Imm_shift))
 101 #define SET_PSTATE_SSBS(x)              __emit_inst(0xd500401f | PSTATE_SSBS | ((!!x) << PSTATE_Imm_shift))
 102 #define SET_PSTATE_TCO(x)               __emit_inst(0xd500401f | PSTATE_TCO | ((!!x) << PSTATE_Imm_shift))
 103
 104 #define set_pstate_pan(x)               asm volatile(SET_PSTATE_PAN(x))
 105 #define set_pstate_uao(x)               asm volatile(SET_PSTATE_UAO(x))
 106 #define set_pstate_ssbs(x)              asm volatile(SET_PSTATE_SSBS(x))
 107
 108 #define __SYS_BARRIER_INSN(CRm, op2, Rt) \
 109         __emit_inst(0xd5000000 | sys_insn(0, 3, 3, (CRm), (op2)) | ((Rt) & 0x1f))
 110
 111 #define SB_BARRIER_INSN                 __SYS_BARRIER_INSN(0, 7, 31)
 112
 113 #define SYS_DC_ISW                      sys_insn(1, 0, 7, 6, 2)
 114 #define SYS_DC_CSW                      sys_insn(1, 0, 7, 10, 2)
 115 #define SYS_DC_CISW                     sys_insn(1, 0, 7, 14, 2)
 116
 117 /*
 118  * Automatically generated definitions for system registers, the
 119  * manual encodings below are in the process of being converted to
 120  * come from here. The header relies on the definition of sys_reg()
 121  * earlier in this file.
 122  */
 123 #include "asm/sysreg-defs.h"
 124
 125 /*
 126  * System registers, organised loosely by encoding but grouped together
 127  * where the architected name contains an index. e.g. ID_MMFR<n>_EL1.
 128  */
 129 #define SYS_SVCR_SMSTOP_SM_EL0          sys_reg(0, 3, 4, 2, 3)
 130 #define SYS_SVCR_SMSTART_SM_EL0         sys_reg(0, 3, 4, 3, 3)
 131 #define SYS_SVCR_SMSTOP_SMZA_EL0        sys_reg(0, 3, 4, 6, 3)
 132
 133 #define SYS_OSDTRRX_EL1                 sys_reg(2, 0, 0, 0, 2)
 134 #define SYS_MDCCINT_EL1                 sys_reg(2, 0, 0, 2, 0)
 135 #define SYS_MDSCR_EL1                   sys_reg(2, 0, 0, 2, 2)
 136 #define SYS_OSDTRTX_EL1                 sys_reg(2, 0, 0, 3, 2)
 137 #define SYS_OSECCR_EL1                  sys_reg(2, 0, 0, 6, 2)
 138 #define SYS_DBGBVRn_EL1(n)              sys_reg(2, 0, 0, n, 4)
 139 #define SYS_DBGBCRn_EL1(n)              sys_reg(2, 0, 0, n, 5)
 140 #define SYS_DBGWVRn_EL1(n)              sys_reg(2, 0, 0, n, 6)
 141 #define SYS_DBGWCRn_EL1(n)              sys_reg(2, 0, 0, n, 7)
 142 #define SYS_MDRAR_EL1                   sys_reg(2, 0, 1, 0, 0)
 143
 144 #define SYS_OSLAR_EL1                   sys_reg(2, 0, 1, 0, 4)
 145 #define SYS_OSLAR_OSLK                  BIT(0)
 146
 147 #define SYS_OSLSR_EL1                   sys_reg(2, 0, 1, 1, 4)
 148 #define SYS_OSLSR_OSLM_MASK             (BIT(3) | BIT(0))
 149 #define SYS_OSLSR_OSLM_NI               0
 150 #define SYS_OSLSR_OSLM_IMPLEMENTED      BIT(3)
 151 #define SYS_OSLSR_OSLK                  BIT(1)
 152
 153 #define SYS_OSDLR_EL1                   sys_reg(2, 0, 1, 3, 4)
 154 #define SYS_DBGPRCR_EL1                 sys_reg(2, 0, 1, 4, 4)
 155 #define SYS_DBGCLAIMSET_EL1             sys_reg(2, 0, 7, 8, 6)
 156 #define SYS_DBGCLAIMCLR_EL1             sys_reg(2, 0, 7, 9, 6)
 157 #define SYS_DBGAUTHSTATUS_EL1           sys_reg(2, 0, 7, 14, 6)
 158 #define SYS_MDCCSR_EL0                  sys_reg(2, 3, 0, 1, 0)
 159 #define SYS_DBGDTR_EL0                  sys_reg(2, 3, 0, 4, 0)
 160 #define SYS_DBGDTRRX_EL0                sys_reg(2, 3, 0, 5, 0)
 161 #define SYS_DBGDTRTX_EL0                sys_reg(2, 3, 0, 5, 0)
 162 #define SYS_DBGVCR32_EL2                sys_reg(2, 4, 0, 7, 0)
 163
 164 #define SYS_MIDR_EL1                    sys_reg(3, 0, 0, 0, 0)
 165 #define SYS_MPIDR_EL1                   sys_reg(3, 0, 0, 0, 5)
 166 #define SYS_REVIDR_EL1                  sys_reg(3, 0, 0, 0, 6)
 167
 168 #define SYS_ID_PFR0_EL1                 sys_reg(3, 0, 0, 1, 0)
 169 #define SYS_ID_PFR1_EL1                 sys_reg(3, 0, 0, 1, 1)
 170 #define SYS_ID_PFR2_EL1                 sys_reg(3, 0, 0, 3, 4)
 171 #define SYS_ID_DFR0_EL1                 sys_reg(3, 0, 0, 1, 2)
 172 #define SYS_ID_DFR1_EL1                 sys_reg(3, 0, 0, 3, 5)
 173 #define SYS_ID_AFR0_EL1                 sys_reg(3, 0, 0, 1, 3)
 174 #define SYS_ID_MMFR0_EL1                sys_reg(3, 0, 0, 1, 4)
 175 #define SYS_ID_MMFR1_EL1                sys_reg(3, 0, 0, 1, 5)
 176 #define SYS_ID_MMFR2_EL1                sys_reg(3, 0, 0, 1, 6)
 177 #define SYS_ID_MMFR3_EL1                sys_reg(3, 0, 0, 1, 7)
 178 #define SYS_ID_MMFR4_EL1                sys_reg(3, 0, 0, 2, 6)
 179 #define SYS_ID_MMFR5_EL1                sys_reg(3, 0, 0, 3, 6)
 180
 181 #define SYS_ID_ISAR0_EL1                sys_reg(3, 0, 0, 2, 0)
 182 #define SYS_ID_ISAR1_EL1                sys_reg(3, 0, 0, 2, 1)
 183 #define SYS_ID_ISAR2_EL1                sys_reg(3, 0, 0, 2, 2)
 184 #define SYS_ID_ISAR3_EL1                sys_reg(3, 0, 0, 2, 3)
 185 #define SYS_ID_ISAR4_EL1                sys_reg(3, 0, 0, 2, 4)
 186 #define SYS_ID_ISAR5_EL1                sys_reg(3, 0, 0, 2, 5)
 187 #define SYS_ID_ISAR6_EL1                sys_reg(3, 0, 0, 2, 7)
 188
 189 #define SYS_MVFR0_EL1                   sys_reg(3, 0, 0, 3, 0)
 190 #define SYS_MVFR1_EL1                   sys_reg(3, 0, 0, 3, 1)
 191 #define SYS_MVFR2_EL1                   sys_reg(3, 0, 0, 3, 2)
 192
 193 #define SYS_ID_AA64PFR0_EL1             sys_reg(3, 0, 0, 4, 0)
 194 #define SYS_ID_AA64PFR1_EL1             sys_reg(3, 0, 0, 4, 1)
 195 #define SYS_ID_AA64ZFR0_EL1             sys_reg(3, 0, 0, 4, 4)
 196 #define SYS_ID_AA64SMFR0_EL1            sys_reg(3, 0, 0, 4, 5)
 197
 198 #define SYS_ID_AA64DFR0_EL1             sys_reg(3, 0, 0, 5, 0)
 199 #define SYS_ID_AA64DFR1_EL1             sys_reg(3, 0, 0, 5, 1)
 200
 201 #define SYS_ID_AA64AFR0_EL1             sys_reg(3, 0, 0, 5, 4)
 202 #define SYS_ID_AA64AFR1_EL1             sys_reg(3, 0, 0, 5, 5)
 203
 204 #define SYS_ID_AA64MMFR0_EL1            sys_reg(3, 0, 0, 7, 0)
 205 #define SYS_ID_AA64MMFR1_EL1            sys_reg(3, 0, 0, 7, 1)
 206 #define SYS_ID_AA64MMFR2_EL1            sys_reg(3, 0, 0, 7, 2)
 207
 208 #define SYS_ACTLR_EL1                   sys_reg(3, 0, 1, 0, 1)
 209 #define SYS_RGSR_EL1                    sys_reg(3, 0, 1, 0, 5)
 210 #define SYS_GCR_EL1                     sys_reg(3, 0, 1, 0, 6)
 211
 212 #define SYS_TRFCR_EL1                   sys_reg(3, 0, 1, 2, 1)
 213
 214 #define SYS_TCR_EL1                     sys_reg(3, 0, 2, 0, 2)
 215
 216 #define SYS_APIAKEYLO_EL1               sys_reg(3, 0, 2, 1, 0)
 217 #define SYS_APIAKEYHI_EL1               sys_reg(3, 0, 2, 1, 1)
 218 #define SYS_APIBKEYLO_EL1               sys_reg(3, 0, 2, 1, 2)
 219 #define SYS_APIBKEYHI_EL1               sys_reg(3, 0, 2, 1, 3)
 220
 221 #define SYS_APDAKEYLO_EL1               sys_reg(3, 0, 2, 2, 0)
 222 #define SYS_APDAKEYHI_EL1               sys_reg(3, 0, 2, 2, 1)
 223 #define SYS_APDBKEYLO_EL1               sys_reg(3, 0, 2, 2, 2)
 224 #define SYS_APDBKEYHI_EL1               sys_reg(3, 0, 2, 2, 3)
 225
 226 #define SYS_APGAKEYLO_EL1               sys_reg(3, 0, 2, 3, 0)
 227 #define SYS_APGAKEYHI_EL1               sys_reg(3, 0, 2, 3, 1)
 228
 229 #define SYS_SPSR_EL1                    sys_reg(3, 0, 4, 0, 0)
 230 #define SYS_ELR_EL1                     sys_reg(3, 0, 4, 0, 1)
 231
 232 #define SYS_ICC_PMR_EL1                 sys_reg(3, 0, 4, 6, 0)
 233
 234 #define SYS_AFSR0_EL1                   sys_reg(3, 0, 5, 1, 0)
 235 #define SYS_AFSR1_EL1                   sys_reg(3, 0, 5, 1, 1)
 236 #define SYS_ESR_EL1                     sys_reg(3, 0, 5, 2, 0)
 237
 238 #define SYS_ERRIDR_EL1                  sys_reg(3, 0, 5, 3, 0)
 239 #define SYS_ERRSELR_EL1                 sys_reg(3, 0, 5, 3, 1)
 240 #define SYS_ERXFR_EL1                   sys_reg(3, 0, 5, 4, 0)
 241 #define SYS_ERXCTLR_EL1                 sys_reg(3, 0, 5, 4, 1)
 242 #define SYS_ERXSTATUS_EL1               sys_reg(3, 0, 5, 4, 2)
 243 #define SYS_ERXADDR_EL1                 sys_reg(3, 0, 5, 4, 3)
 244 #define SYS_ERXMISC0_EL1                sys_reg(3, 0, 5, 5, 0)
 245 #define SYS_ERXMISC1_EL1                sys_reg(3, 0, 5, 5, 1)
 246 #define SYS_TFSR_EL1                    sys_reg(3, 0, 5, 6, 0)
 247 #define SYS_TFSRE0_EL1                  sys_reg(3, 0, 5, 6, 1)
 248
 249 #define SYS_PAR_EL1                     sys_reg(3, 0, 7, 4, 0)
 250
 251 #define SYS_PAR_EL1_F                   BIT(0)
 252 #define SYS_PAR_EL1_FST                 GENMASK(6, 1)
 253
 254 /*** Statistical Profiling Extension ***/
 255 /* ID registers */
 256 #define SYS_PMSIDR_EL1                  sys_reg(3, 0, 9, 9, 7)
 257 #define SYS_PMSIDR_EL1_FE_SHIFT         0
 258 #define SYS_PMSIDR_EL1_FT_SHIFT         1
 259 #define SYS_PMSIDR_EL1_FL_SHIFT         2
 260 #define SYS_PMSIDR_EL1_ARCHINST_SHIFT   3
 261 #define SYS_PMSIDR_EL1_LDS_SHIFT        4
 262 #define SYS_PMSIDR_EL1_ERND_SHIFT       5
 263 #define SYS_PMSIDR_EL1_INTERVAL_SHIFT   8
 264 #define SYS_PMSIDR_EL1_INTERVAL_MASK    0xfUL
 265 #define SYS_PMSIDR_EL1_MAXSIZE_SHIFT    12
 266 #define SYS_PMSIDR_EL1_MAXSIZE_MASK     0xfUL
 267 #define SYS_PMSIDR_EL1_COUNTSIZE_SHIFT  16
 268 #define SYS_PMSIDR_EL1_COUNTSIZE_MASK   0xfUL
 269
 270 #define SYS_PMBIDR_EL1                  sys_reg(3, 0, 9, 10, 7)
 271 #define SYS_PMBIDR_EL1_ALIGN_SHIFT      0
 272 #define SYS_PMBIDR_EL1_ALIGN_MASK       0xfU
 273 #define SYS_PMBIDR_EL1_P_SHIFT          4
 274 #define SYS_PMBIDR_EL1_F_SHIFT          5
 275
 276 /* Sampling controls */
 277 #define SYS_PMSCR_EL1                   sys_reg(3, 0, 9, 9, 0)
 278 #define SYS_PMSCR_EL1_E0SPE_SHIFT       0
 279 #define SYS_PMSCR_EL1_E1SPE_SHIFT       1
 280 #define SYS_PMSCR_EL1_CX_SHIFT          3
 281 #define SYS_PMSCR_EL1_PA_SHIFT          4
 282 #define SYS_PMSCR_EL1_TS_SHIFT          5
 283 #define SYS_PMSCR_EL1_PCT_SHIFT         6
 284
 285 #define SYS_PMSCR_EL2                   sys_reg(3, 4, 9, 9, 0)
 286 #define SYS_PMSCR_EL2_E0HSPE_SHIFT      0
 287 #define SYS_PMSCR_EL2_E2SPE_SHIFT       1
 288 #define SYS_PMSCR_EL2_CX_SHIFT          3
 289 #define SYS_PMSCR_EL2_PA_SHIFT          4
 290 #define SYS_PMSCR_EL2_TS_SHIFT          5
 291 #define SYS_PMSCR_EL2_PCT_SHIFT         6
 292
 293 #define SYS_PMSICR_EL1                  sys_reg(3, 0, 9, 9, 2)
 294
 295 #define SYS_PMSIRR_EL1                  sys_reg(3, 0, 9, 9, 3)
 296 #define SYS_PMSIRR_EL1_RND_SHIFT        0
 297 #define SYS_PMSIRR_EL1_INTERVAL_SHIFT   8
 298 #define SYS_PMSIRR_EL1_INTERVAL_MASK    0xffffffUL
 299
 300 /* Filtering controls */
 301 #define SYS_PMSNEVFR_EL1                sys_reg(3, 0, 9, 9, 1)
 302
 303 #define SYS_PMSFCR_EL1                  sys_reg(3, 0, 9, 9, 4)
 304 #define SYS_PMSFCR_EL1_FE_SHIFT         0
 305 #define SYS_PMSFCR_EL1_FT_SHIFT         1
 306 #define SYS_PMSFCR_EL1_FL_SHIFT         2
 307 #define SYS_PMSFCR_EL1_B_SHIFT          16
 308 #define SYS_PMSFCR_EL1_LD_SHIFT         17
 309 #define SYS_PMSFCR_EL1_ST_SHIFT         18
 310
 311 #define SYS_PMSEVFR_EL1                 sys_reg(3, 0, 9, 9, 5)
 312 #define SYS_PMSEVFR_EL1_RES0_8_2        \
 313         (GENMASK_ULL(47, 32) | GENMASK_ULL(23, 16) | GENMASK_ULL(11, 8) |\
 314          BIT_ULL(6) | BIT_ULL(4) | BIT_ULL(2) | BIT_ULL(0))
 315 #define SYS_PMSEVFR_EL1_RES0_8_3        \
 316         (SYS_PMSEVFR_EL1_RES0_8_2 & ~(BIT_ULL(18) | BIT_ULL(17) | BIT_ULL(11)))
 317
 318 #define SYS_PMSLATFR_EL1                sys_reg(3, 0, 9, 9, 6)
 319 #define SYS_PMSLATFR_EL1_MINLAT_SHIFT   0
 320
 321 /* Buffer controls */
 322 #define SYS_PMBLIMITR_EL1               sys_reg(3, 0, 9, 10, 0)
 323 #define SYS_PMBLIMITR_EL1_E_SHIFT       0
 324 #define SYS_PMBLIMITR_EL1_FM_SHIFT      1
 325 #define SYS_PMBLIMITR_EL1_FM_MASK       0x3UL
 326 #define SYS_PMBLIMITR_EL1_FM_STOP_IRQ   (0 << SYS_PMBLIMITR_EL1_FM_SHIFT)
 327
 328 #define SYS_PMBPTR_EL1                  sys_reg(3, 0, 9, 10, 1)
 329
 330 /* Buffer error reporting */
 331 #define SYS_PMBSR_EL1                   sys_reg(3, 0, 9, 10, 3)
 332 #define SYS_PMBSR_EL1_COLL_SHIFT        16
 333 #define SYS_PMBSR_EL1_S_SHIFT           17
 334 #define SYS_PMBSR_EL1_EA_SHIFT          18
 335 #define SYS_PMBSR_EL1_DL_SHIFT          19
 336 #define SYS_PMBSR_EL1_EC_SHIFT          26
 337 #define SYS_PMBSR_EL1_EC_MASK           0x3fUL
 338
 339 #define SYS_PMBSR_EL1_EC_BUF            (0x0UL << SYS_PMBSR_EL1_EC_SHIFT)
 340 #define SYS_PMBSR_EL1_EC_FAULT_S1       (0x24UL << SYS_PMBSR_EL1_EC_SHIFT)
 341 #define SYS_PMBSR_EL1_EC_FAULT_S2       (0x25UL << SYS_PMBSR_EL1_EC_SHIFT)
 342
 343 #define SYS_PMBSR_EL1_FAULT_FSC_SHIFT   0
 344 #define SYS_PMBSR_EL1_FAULT_FSC_MASK    0x3fUL
 345
 346 #define SYS_PMBSR_EL1_BUF_BSC_SHIFT     0
 347 #define SYS_PMBSR_EL1_BUF_BSC_MASK      0x3fUL
 348
 349 #define SYS_PMBSR_EL1_BUF_BSC_FULL      (0x1UL << SYS_PMBSR_EL1_BUF_BSC_SHIFT)
 350
 351 /*** End of Statistical Profiling Extension ***/
 352
 353 /*
 354  * TRBE Registers
 355  */
 356 #define SYS_TRBLIMITR_EL1               sys_reg(3, 0, 9, 11, 0)
 357 #define SYS_TRBPTR_EL1                  sys_reg(3, 0, 9, 11, 1)
 358 #define SYS_TRBBASER_EL1                sys_reg(3, 0, 9, 11, 2)
 359 #define SYS_TRBSR_EL1                   sys_reg(3, 0, 9, 11, 3)
 360 #define SYS_TRBMAR_EL1                  sys_reg(3, 0, 9, 11, 4)
 361 #define SYS_TRBTRG_EL1                  sys_reg(3, 0, 9, 11, 6)
 362 #define SYS_TRBIDR_EL1                  sys_reg(3, 0, 9, 11, 7)
 363
 364 #define TRBLIMITR_LIMIT_MASK            GENMASK_ULL(51, 0)
 365 #define TRBLIMITR_LIMIT_SHIFT           12
 366 #define TRBLIMITR_NVM                   BIT(5)
 367 #define TRBLIMITR_TRIG_MODE_MASK        GENMASK(1, 0)
 368 #define TRBLIMITR_TRIG_MODE_SHIFT       3
 369 #define TRBLIMITR_FILL_MODE_MASK        GENMASK(1, 0)
 370 #define TRBLIMITR_FILL_MODE_SHIFT       1
 371 #define TRBLIMITR_ENABLE                BIT(0)
 372 #define TRBPTR_PTR_MASK                 GENMASK_ULL(63, 0)
 373 #define TRBPTR_PTR_SHIFT                0
 374 #define TRBBASER_BASE_MASK              GENMASK_ULL(51, 0)
 375 #define TRBBASER_BASE_SHIFT             12
 376 #define TRBSR_EC_MASK                   GENMASK(5, 0)
 377 #define TRBSR_EC_SHIFT                  26
 378 #define TRBSR_IRQ                       BIT(22)
 379 #define TRBSR_TRG                       BIT(21)
 380 #define TRBSR_WRAP                      BIT(20)
 381 #define TRBSR_ABORT                     BIT(18)
 382 #define TRBSR_STOP                      BIT(17)
 383 #define TRBSR_MSS_MASK                  GENMASK(15, 0)
 384 #define TRBSR_MSS_SHIFT                 0
 385 #define TRBSR_BSC_MASK                  GENMASK(5, 0)
 386 #define TRBSR_BSC_SHIFT                 0
 387 #define TRBSR_FSC_MASK                  GENMASK(5, 0)
 388 #define TRBSR_FSC_SHIFT                 0
 389 #define TRBMAR_SHARE_MASK               GENMASK(1, 0)
 390 #define TRBMAR_SHARE_SHIFT              8
 391 #define TRBMAR_OUTER_MASK               GENMASK(3, 0)
 392 #define TRBMAR_OUTER_SHIFT              4
 393 #define TRBMAR_INNER_MASK               GENMASK(3, 0)
 394 #define TRBMAR_INNER_SHIFT              0
 395 #define TRBTRG_TRG_MASK                 GENMASK(31, 0)
 396 #define TRBTRG_TRG_SHIFT                0
 397 #define TRBIDR_FLAG                     BIT(5)
 398 #define TRBIDR_PROG                     BIT(4)
 399 #define TRBIDR_ALIGN_MASK               GENMASK(3, 0)
 400 #define TRBIDR_ALIGN_SHIFT              0
 401
 402 #define SYS_PMINTENSET_EL1              sys_reg(3, 0, 9, 14, 1)
 403 #define SYS_PMINTENCLR_EL1              sys_reg(3, 0, 9, 14, 2)
 404
 405 #define SYS_PMMIR_EL1                   sys_reg(3, 0, 9, 14, 6)
 406
 407 #define SYS_MAIR_EL1                    sys_reg(3, 0, 10, 2, 0)
 408 #define SYS_AMAIR_EL1                   sys_reg(3, 0, 10, 3, 0)
 409
 410 #define SYS_LORC_EL1                    sys_reg(3, 0, 10, 4, 3)
 411 #define SYS_LORID_EL1                   sys_reg(3, 0, 10, 4, 7)
 412
 413 #define SYS_VBAR_EL1                    sys_reg(3, 0, 12, 0, 0)
 414 #define SYS_DISR_EL1                    sys_reg(3, 0, 12, 1, 1)
 415
 416 #define SYS_ICC_IAR0_EL1                sys_reg(3, 0, 12, 8, 0)
 417 #define SYS_ICC_EOIR0_EL1               sys_reg(3, 0, 12, 8, 1)
 418 #define SYS_ICC_HPPIR0_EL1              sys_reg(3, 0, 12, 8, 2)
 419 #define SYS_ICC_BPR0_EL1                sys_reg(3, 0, 12, 8, 3)
 420 #define SYS_ICC_AP0Rn_EL1(n)            sys_reg(3, 0, 12, 8, 4 | n)
 421 #define SYS_ICC_AP0R0_EL1               SYS_ICC_AP0Rn_EL1(0)
 422 #define SYS_ICC_AP0R1_EL1               SYS_ICC_AP0Rn_EL1(1)
 423 #define SYS_ICC_AP0R2_EL1               SYS_ICC_AP0Rn_EL1(2)
 424 #define SYS_ICC_AP0R3_EL1               SYS_ICC_AP0Rn_EL1(3)
 425 #define SYS_ICC_AP1Rn_EL1(n)            sys_reg(3, 0, 12, 9, n)
 426 #define SYS_ICC_AP1R0_EL1               SYS_ICC_AP1Rn_EL1(0)
 427 #define SYS_ICC_AP1R1_EL1               SYS_ICC_AP1Rn_EL1(1)
 428 #define SYS_ICC_AP1R2_EL1               SYS_ICC_AP1Rn_EL1(2)
 429 #define SYS_ICC_AP1R3_EL1               SYS_ICC_AP1Rn_EL1(3)
 430 #define SYS_ICC_DIR_EL1                 sys_reg(3, 0, 12, 11, 1)
 431 #define SYS_ICC_RPR_EL1                 sys_reg(3, 0, 12, 11, 3)
 432 #define SYS_ICC_SGI1R_EL1               sys_reg(3, 0, 12, 11, 5)
 433 #define SYS_ICC_ASGI1R_EL1              sys_reg(3, 0, 12, 11, 6)
 434 #define SYS_ICC_SGI0R_EL1               sys_reg(3, 0, 12, 11, 7)
 435 #define SYS_ICC_IAR1_EL1                sys_reg(3, 0, 12, 12, 0)
 436 #define SYS_ICC_EOIR1_EL1               sys_reg(3, 0, 12, 12, 1)
 437 #define SYS_ICC_HPPIR1_EL1              sys_reg(3, 0, 12, 12, 2)
 438 #define SYS_ICC_BPR1_EL1                sys_reg(3, 0, 12, 12, 3)
 439 #define SYS_ICC_CTLR_EL1                sys_reg(3, 0, 12, 12, 4)
 440 #define SYS_ICC_SRE_EL1                 sys_reg(3, 0, 12, 12, 5)
 441 #define SYS_ICC_IGRPEN0_EL1             sys_reg(3, 0, 12, 12, 6)
 442 #define SYS_ICC_IGRPEN1_EL1             sys_reg(3, 0, 12, 12, 7)
 443
 444 #define SYS_TPIDR_EL1                   sys_reg(3, 0, 13, 0, 4)
 445
 446 #define SYS_SCXTNUM_EL1                 sys_reg(3, 0, 13, 0, 7)
 447
 448 #define SYS_CNTKCTL_EL1                 sys_reg(3, 0, 14, 1, 0)
 449
 450 #define SYS_CCSIDR_EL1                  sys_reg(3, 1, 0, 0, 0)
 451 #define SYS_AIDR_EL1                    sys_reg(3, 1, 0, 0, 7)
 452
 453 #define SMIDR_EL1_IMPLEMENTER_SHIFT     24
 454 #define SMIDR_EL1_SMPS_SHIFT    15
 455 #define SMIDR_EL1_AFFINITY_SHIFT        0
 456
 457 #define SYS_RNDR_EL0                    sys_reg(3, 3, 2, 4, 0)
 458 #define SYS_RNDRRS_EL0                  sys_reg(3, 3, 2, 4, 1)
 459
 460 #define SYS_PMCR_EL0                    sys_reg(3, 3, 9, 12, 0)
 461 #define SYS_PMCNTENSET_EL0              sys_reg(3, 3, 9, 12, 1)
 462 #define SYS_PMCNTENCLR_EL0              sys_reg(3, 3, 9, 12, 2)
 463 #define SYS_PMOVSCLR_EL0                sys_reg(3, 3, 9, 12, 3)
 464 #define SYS_PMSWINC_EL0                 sys_reg(3, 3, 9, 12, 4)
 465 #define SYS_PMSELR_EL0                  sys_reg(3, 3, 9, 12, 5)
 466 #define SYS_PMCEID0_EL0                 sys_reg(3, 3, 9, 12, 6)
 467 #define SYS_PMCEID1_EL0                 sys_reg(3, 3, 9, 12, 7)
 468 #define SYS_PMCCNTR_EL0                 sys_reg(3, 3, 9, 13, 0)
 469 #define SYS_PMXEVTYPER_EL0              sys_reg(3, 3, 9, 13, 1)
 470 #define SYS_PMXEVCNTR_EL0               sys_reg(3, 3, 9, 13, 2)
 471 #define SYS_PMUSERENR_EL0               sys_reg(3, 3, 9, 14, 0)
 472 #define SYS_PMOVSSET_EL0                sys_reg(3, 3, 9, 14, 3)
 473
 474 #define SYS_TPIDR_EL0                   sys_reg(3, 3, 13, 0, 2)
 475 #define SYS_TPIDRRO_EL0                 sys_reg(3, 3, 13, 0, 3)
 476 #define SYS_TPIDR2_EL0                  sys_reg(3, 3, 13, 0, 5)
 477
 478 #define SYS_SCXTNUM_EL0                 sys_reg(3, 3, 13, 0, 7)
 479
 480 /* Definitions for system register interface to AMU for ARMv8.4 onwards */
 481 #define SYS_AM_EL0(crm, op2)            sys_reg(3, 3, 13, (crm), (op2))
 482 #define SYS_AMCR_EL0                    SYS_AM_EL0(2, 0)
 483 #define SYS_AMCFGR_EL0                  SYS_AM_EL0(2, 1)
 484 #define SYS_AMCGCR_EL0                  SYS_AM_EL0(2, 2)
 485 #define SYS_AMUSERENR_EL0               SYS_AM_EL0(2, 3)
 486 #define SYS_AMCNTENCLR0_EL0             SYS_AM_EL0(2, 4)
 487 #define SYS_AMCNTENSET0_EL0             SYS_AM_EL0(2, 5)
 488 #define SYS_AMCNTENCLR1_EL0             SYS_AM_EL0(3, 0)
 489 #define SYS_AMCNTENSET1_EL0             SYS_AM_EL0(3, 1)
 490
 491 /*
 492  * Group 0 of activity monitors (architected):
 493  *                op0  op1  CRn   CRm       op2
 494  * Counter:       11   011  1101  010:n<3>  n<2:0>
 495  * Type:          11   011  1101  011:n<3>  n<2:0>
 496  * n: 0-15
 497  *
 498  * Group 1 of activity monitors (auxiliary):
 499  *                op0  op1  CRn   CRm       op2
 500  * Counter:       11   011  1101  110:n<3>  n<2:0>
 501  * Type:          11   011  1101  111:n<3>  n<2:0>
 502  * n: 0-15
 503  */
 504
 505 #define SYS_AMEVCNTR0_EL0(n)            SYS_AM_EL0(4 + ((n) >> 3), (n) & 7)
 506 #define SYS_AMEVTYPER0_EL0(n)           SYS_AM_EL0(6 + ((n) >> 3), (n) & 7)
 507 #define SYS_AMEVCNTR1_EL0(n)            SYS_AM_EL0(12 + ((n) >> 3), (n) & 7)
 508 #define SYS_AMEVTYPER1_EL0(n)           SYS_AM_EL0(14 + ((n) >> 3), (n) & 7)
 509
 510 /* AMU v1: Fixed (architecturally defined) activity monitors */
 511 #define SYS_AMEVCNTR0_CORE_EL0          SYS_AMEVCNTR0_EL0(0)
 512 #define SYS_AMEVCNTR0_CONST_EL0         SYS_AMEVCNTR0_EL0(1)
 513 #define SYS_AMEVCNTR0_INST_RET_EL0      SYS_AMEVCNTR0_EL0(2)
 514 #define SYS_AMEVCNTR0_MEM_STALL         SYS_AMEVCNTR0_EL0(3)
 515
 516 #define SYS_CNTFRQ_EL0                  sys_reg(3, 3, 14, 0, 0)
 517
 518 #define SYS_CNTPCTSS_EL0                sys_reg(3, 3, 14, 0, 5)
 519 #define SYS_CNTVCTSS_EL0                sys_reg(3, 3, 14, 0, 6)
 520
 521 #define SYS_CNTP_TVAL_EL0               sys_reg(3, 3, 14, 2, 0)
 522 #define SYS_CNTP_CTL_EL0                sys_reg(3, 3, 14, 2, 1)
 523 #define SYS_CNTP_CVAL_EL0               sys_reg(3, 3, 14, 2, 2)
 524
 525 #define SYS_CNTV_CTL_EL0                sys_reg(3, 3, 14, 3, 1)
 526 #define SYS_CNTV_CVAL_EL0               sys_reg(3, 3, 14, 3, 2)
 527
 528 #define SYS_AARCH32_CNTP_TVAL           sys_reg(0, 0, 14, 2, 0)
 529 #define SYS_AARCH32_CNTP_CTL            sys_reg(0, 0, 14, 2, 1)
 530 #define SYS_AARCH32_CNTP_CVAL           sys_reg(0, 2, 0, 14, 0)
 531
 532 #define __PMEV_op2(n)                   ((n) & 0x7)
 533 #define __CNTR_CRm(n)                   (0x8 | (((n) >> 3) & 0x3))
 534 #define SYS_PMEVCNTRn_EL0(n)            sys_reg(3, 3, 14, __CNTR_CRm(n), __PMEV_op2(n))
 535 #define __TYPER_CRm(n)                  (0xc | (((n) >> 3) & 0x3))
 536 #define SYS_PMEVTYPERn_EL0(n)           sys_reg(3, 3, 14, __TYPER_CRm(n), __PMEV_op2(n))
 537
 538 #define SYS_PMCCFILTR_EL0               sys_reg(3, 3, 14, 15, 7)
 539
 540 #define SYS_SCTLR_EL2                   sys_reg(3, 4, 1, 0, 0)
 541 #define SYS_HFGRTR_EL2                  sys_reg(3, 4, 1, 1, 4)
 542 #define SYS_HFGWTR_EL2                  sys_reg(3, 4, 1, 1, 5)
 543 #define SYS_HFGITR_EL2                  sys_reg(3, 4, 1, 1, 6)
 544 #define SYS_TRFCR_EL2                   sys_reg(3, 4, 1, 2, 1)
 545 #define SYS_HCRX_EL2                    sys_reg(3, 4, 1, 2, 2)
 546 #define SYS_HDFGRTR_EL2                 sys_reg(3, 4, 3, 1, 4)
 547 #define SYS_HDFGWTR_EL2                 sys_reg(3, 4, 3, 1, 5)
 548 #define SYS_HAFGRTR_EL2                 sys_reg(3, 4, 3, 1, 6)
 549 #define SYS_SPSR_EL2                    sys_reg(3, 4, 4, 0, 0)
 550 #define SYS_ELR_EL2                     sys_reg(3, 4, 4, 0, 1)
 551 #define SYS_IFSR32_EL2                  sys_reg(3, 4, 5, 0, 1)
 552 #define SYS_ESR_EL2                     sys_reg(3, 4, 5, 2, 0)
 553 #define SYS_VSESR_EL2                   sys_reg(3, 4, 5, 2, 3)
 554 #define SYS_FPEXC32_EL2                 sys_reg(3, 4, 5, 3, 0)
 555 #define SYS_TFSR_EL2                    sys_reg(3, 4, 5, 6, 0)
 556
 557 #define SYS_VDISR_EL2                   sys_reg(3, 4, 12, 1,  1)
 558 #define __SYS__AP0Rx_EL2(x)             sys_reg(3, 4, 12, 8, x)
 559 #define SYS_ICH_AP0R0_EL2               __SYS__AP0Rx_EL2(0)
 560 #define SYS_ICH_AP0R1_EL2               __SYS__AP0Rx_EL2(1)
 561 #define SYS_ICH_AP0R2_EL2               __SYS__AP0Rx_EL2(2)
 562 #define SYS_ICH_AP0R3_EL2               __SYS__AP0Rx_EL2(3)
 563
 564 #define __SYS__AP1Rx_EL2(x)             sys_reg(3, 4, 12, 9, x)
 565 #define SYS_ICH_AP1R0_EL2               __SYS__AP1Rx_EL2(0)
 566 #define SYS_ICH_AP1R1_EL2               __SYS__AP1Rx_EL2(1)
 567 #define SYS_ICH_AP1R2_EL2               __SYS__AP1Rx_EL2(2)
 568 #define SYS_ICH_AP1R3_EL2               __SYS__AP1Rx_EL2(3)
 569
 570 #define SYS_ICH_VSEIR_EL2               sys_reg(3, 4, 12, 9, 4)
 571 #define SYS_ICC_SRE_EL2                 sys_reg(3, 4, 12, 9, 5)
 572 #define SYS_ICH_HCR_EL2                 sys_reg(3, 4, 12, 11, 0)
 573 #define SYS_ICH_VTR_EL2                 sys_reg(3, 4, 12, 11, 1)
 574 #define SYS_ICH_MISR_EL2                sys_reg(3, 4, 12, 11, 2)
 575 #define SYS_ICH_EISR_EL2                sys_reg(3, 4, 12, 11, 3)
 576 #define SYS_ICH_ELRSR_EL2               sys_reg(3, 4, 12, 11, 5)
 577 #define SYS_ICH_VMCR_EL2                sys_reg(3, 4, 12, 11, 7)
 578
 579 #define __SYS__LR0_EL2(x)               sys_reg(3, 4, 12, 12, x)
 580 #define SYS_ICH_LR0_EL2                 __SYS__LR0_EL2(0)
 581 #define SYS_ICH_LR1_EL2                 __SYS__LR0_EL2(1)
 582 #define SYS_ICH_LR2_EL2                 __SYS__LR0_EL2(2)
 583 #define SYS_ICH_LR3_EL2                 __SYS__LR0_EL2(3)
 584 #define SYS_ICH_LR4_EL2                 __SYS__LR0_EL2(4)
 585 #define SYS_ICH_LR5_EL2                 __SYS__LR0_EL2(5)
 586 #define SYS_ICH_LR6_EL2                 __SYS__LR0_EL2(6)
 587 #define SYS_ICH_LR7_EL2                 __SYS__LR0_EL2(7)
 588
 589 #define __SYS__LR8_EL2(x)               sys_reg(3, 4, 12, 13, x)
 590 #define SYS_ICH_LR8_EL2                 __SYS__LR8_EL2(0)
 591 #define SYS_ICH_LR9_EL2                 __SYS__LR8_EL2(1)
 592 #define SYS_ICH_LR10_EL2                __SYS__LR8_EL2(2)
 593 #define SYS_ICH_LR11_EL2                __SYS__LR8_EL2(3)
 594 #define SYS_ICH_LR12_EL2                __SYS__LR8_EL2(4)
 595 #define SYS_ICH_LR13_EL2                __SYS__LR8_EL2(5)
 596 #define SYS_ICH_LR14_EL2                __SYS__LR8_EL2(6)
 597 #define SYS_ICH_LR15_EL2                __SYS__LR8_EL2(7)
 598
 599 /* VHE encodings for architectural EL0/1 system registers */
 600 #define SYS_SCTLR_EL12                  sys_reg(3, 5, 1, 0, 0)
 601 #define SYS_TTBR0_EL12                  sys_reg(3, 5, 2, 0, 0)
 602 #define SYS_TTBR1_EL12                  sys_reg(3, 5, 2, 0, 1)
 603 #define SYS_TCR_EL12                    sys_reg(3, 5, 2, 0, 2)
 604 #define SYS_SPSR_EL12                   sys_reg(3, 5, 4, 0, 0)
 605 #define SYS_ELR_EL12                    sys_reg(3, 5, 4, 0, 1)
 606 #define SYS_AFSR0_EL12                  sys_reg(3, 5, 5, 1, 0)
 607 #define SYS_AFSR1_EL12                  sys_reg(3, 5, 5, 1, 1)
 608 #define SYS_ESR_EL12                    sys_reg(3, 5, 5, 2, 0)
 609 #define SYS_TFSR_EL12                   sys_reg(3, 5, 5, 6, 0)
 610 #define SYS_MAIR_EL12                   sys_reg(3, 5, 10, 2, 0)
 611 #define SYS_AMAIR_EL12                  sys_reg(3, 5, 10, 3, 0)
 612 #define SYS_VBAR_EL12                   sys_reg(3, 5, 12, 0, 0)
 613 #define SYS_CNTKCTL_EL12                sys_reg(3, 5, 14, 1, 0)
 614 #define SYS_CNTP_TVAL_EL02              sys_reg(3, 5, 14, 2, 0)
 615 #define SYS_CNTP_CTL_EL02               sys_reg(3, 5, 14, 2, 1)
 616 #define SYS_CNTP_CVAL_EL02              sys_reg(3, 5, 14, 2, 2)
 617 #define SYS_CNTV_TVAL_EL02              sys_reg(3, 5, 14, 3, 0)
 618 #define SYS_CNTV_CTL_EL02               sys_reg(3, 5, 14, 3, 1)
 619 #define SYS_CNTV_CVAL_EL02              sys_reg(3, 5, 14, 3, 2)
 620
 621 /* Common SCTLR_ELx flags. */
 622 #define SCTLR_ELx_ENTP2 (BIT(60))
 623 #define SCTLR_ELx_DSSBS (BIT(44))
 624 #define SCTLR_ELx_ATA   (BIT(43))
 625
 626 #define SCTLR_ELx_ENIA_SHIFT    31
 627
 628 #define SCTLR_ELx_ITFSB  (BIT(37))
 629 #define SCTLR_ELx_ENIA   (BIT(SCTLR_ELx_ENIA_SHIFT))
 630 #define SCTLR_ELx_ENIB   (BIT(30))
 631 #define SCTLR_ELx_LSMAOE (BIT(29))
 632 #define SCTLR_ELx_nTLSMD (BIT(28))
 633 #define SCTLR_ELx_ENDA   (BIT(27))
 634 #define SCTLR_ELx_EE     (BIT(25))
 635 #define SCTLR_ELx_EIS    (BIT(22))
 636 #define SCTLR_ELx_IESB   (BIT(21))
 637 #define SCTLR_ELx_TSCXT  (BIT(20))
 638 #define SCTLR_ELx_WXN    (BIT(19))
 639 #define SCTLR_ELx_ENDB   (BIT(13))
 640 #define SCTLR_ELx_I      (BIT(12))
 641 #define SCTLR_ELx_EOS    (BIT(11))
 642 #define SCTLR_ELx_SA     (BIT(3))
 643 #define SCTLR_ELx_C      (BIT(2))
 644 #define SCTLR_ELx_A      (BIT(1))
 645 #define SCTLR_ELx_M      (BIT(0))
 646
 647 /* SCTLR_EL2 specific flags. */
 648 #define SCTLR_EL2_RES1  ((BIT(4))  | (BIT(5))  | (BIT(11)) | (BIT(16)) | \
 649                          (BIT(18)) | (BIT(22)) | (BIT(23)) | (BIT(28)) | \
 650                          (BIT(29)))
 651
 652 #ifdef CONFIG_CPU_BIG_ENDIAN
 653 #define ENDIAN_SET_EL2          SCTLR_ELx_EE
 654 #else
 655 #define ENDIAN_SET_EL2          0
 656 #endif
 657
 658 #define INIT_SCTLR_EL2_MMU_ON                                           \
 659         (SCTLR_ELx_M  | SCTLR_ELx_C | SCTLR_ELx_SA | SCTLR_ELx_I |      \
 660          SCTLR_ELx_IESB | SCTLR_ELx_WXN | ENDIAN_SET_EL2 |              \
 661          SCTLR_ELx_ITFSB | SCTLR_EL2_RES1)
 662
 663 #define INIT_SCTLR_EL2_MMU_OFF \
 664         (SCTLR_EL2_RES1 | ENDIAN_SET_EL2)
 665
 666 /* SCTLR_EL1 specific flags. */
 667 #ifdef CONFIG_CPU_BIG_ENDIAN
 668 #define ENDIAN_SET_EL1          (SCTLR_EL1_E0E | SCTLR_ELx_EE)
 669 #else
 670 #define ENDIAN_SET_EL1          0
 671 #endif
 672
 673 #define INIT_SCTLR_EL1_MMU_OFF \
 674         (ENDIAN_SET_EL1 | SCTLR_EL1_LSMAOE | SCTLR_EL1_nTLSMD | \
 675          SCTLR_EL1_EIS  | SCTLR_EL1_TSCXT  | SCTLR_EL1_EOS)
 676
 677 #define INIT_SCTLR_EL1_MMU_ON \
 678         (SCTLR_ELx_M      | SCTLR_ELx_C      | SCTLR_ELx_SA    | \
 679          SCTLR_EL1_SA0    | SCTLR_EL1_SED    | SCTLR_ELx_I     | \
 680          SCTLR_EL1_DZE    | SCTLR_EL1_UCT    | SCTLR_EL1_nTWE  | \
 681          SCTLR_ELx_IESB   | SCTLR_EL1_SPAN   | SCTLR_ELx_ITFSB | \
 682          ENDIAN_SET_EL1   | SCTLR_EL1_UCI    | SCTLR_EL1_EPAN  | \
 683          SCTLR_EL1_LSMAOE | SCTLR_EL1_nTLSMD | SCTLR_EL1_EIS   | \
 684          SCTLR_EL1_TSCXT  | SCTLR_EL1_EOS)
 685
 686 /* MAIR_ELx memory attributes (used by Linux) */
 687 #define MAIR_ATTR_DEVICE_nGnRnE         UL(0x00)
 688 #define MAIR_ATTR_DEVICE_nGnRE          UL(0x04)
 689 #define MAIR_ATTR_NORMAL_NC             UL(0x44)
 690 #define MAIR_ATTR_NORMAL_TAGGED         UL(0xf0)
 691 #define MAIR_ATTR_NORMAL                UL(0xff)
 692 #define MAIR_ATTR_MASK                  UL(0xff)
 693
 694 /* Position the attr at the correct index */
 695 #define MAIR_ATTRIDX(attr, idx)         ((attr) << ((idx) * 8))
 696
 697 /* id_aa64pfr0 */
 698 #define ID_AA64PFR0_CSV3_SHIFT          60
 699 #define ID_AA64PFR0_CSV2_SHIFT          56
 700 #define ID_AA64PFR0_DIT_SHIFT           48
 701 #define ID_AA64PFR0_AMU_SHIFT           44
 702 #define ID_AA64PFR0_MPAM_SHIFT          40
 703 #define ID_AA64PFR0_SEL2_SHIFT          36
 704 #define ID_AA64PFR0_SVE_SHIFT           32
 705 #define ID_AA64PFR0_RAS_SHIFT           28
 706 #define ID_AA64PFR0_GIC_SHIFT           24
 707 #define ID_AA64PFR0_ASIMD_SHIFT         20
 708 #define ID_AA64PFR0_FP_SHIFT            16
 709 #define ID_AA64PFR0_EL3_SHIFT           12
 710 #define ID_AA64PFR0_EL2_SHIFT           8
 711 #define ID_AA64PFR0_EL1_SHIFT           4
 712 #define ID_AA64PFR0_EL0_SHIFT           0
 713
 714 #define ID_AA64PFR0_AMU                 0x1
 715 #define ID_AA64PFR0_SVE                 0x1
 716 #define ID_AA64PFR0_RAS_V1              0x1
 717 #define ID_AA64PFR0_RAS_V1P1            0x2
 718 #define ID_AA64PFR0_FP_NI               0xf
 719 #define ID_AA64PFR0_FP_SUPPORTED        0x0
 720 #define ID_AA64PFR0_ASIMD_NI            0xf
 721 #define ID_AA64PFR0_ASIMD_SUPPORTED     0x0
 722 #define ID_AA64PFR0_ELx_64BIT_ONLY      0x1
 723 #define ID_AA64PFR0_ELx_32BIT_64BIT     0x2
 724
 725 /* id_aa64pfr1 */
 726 #define ID_AA64PFR1_SME_SHIFT           24
 727 #define ID_AA64PFR1_MPAMFRAC_SHIFT      16
 728 #define ID_AA64PFR1_RASFRAC_SHIFT       12
 729 #define ID_AA64PFR1_MTE_SHIFT           8
 730 #define ID_AA64PFR1_SSBS_SHIFT          4
 731 #define ID_AA64PFR1_BT_SHIFT            0
 732
 733 #define ID_AA64PFR1_SSBS_PSTATE_NI      0
 734 #define ID_AA64PFR1_SSBS_PSTATE_ONLY    1
 735 #define ID_AA64PFR1_SSBS_PSTATE_INSNS   2
 736 #define ID_AA64PFR1_BT_BTI              0x1
 737 #define ID_AA64PFR1_SME                 1
 738
 739 #define ID_AA64PFR1_MTE_NI              0x0
 740 #define ID_AA64PFR1_MTE_EL0             0x1
 741 #define ID_AA64PFR1_MTE                 0x2
 742 #define ID_AA64PFR1_MTE_ASYMM           0x3
 743
 744 /* id_aa64zfr0 */
 745 #define ID_AA64ZFR0_EL1_F64MM_SHIFT     56
 746 #define ID_AA64ZFR0_EL1_F32MM_SHIFT     52
 747 #define ID_AA64ZFR0_EL1_I8MM_SHIFT      44
 748 #define ID_AA64ZFR0_EL1_SM4_SHIFT       40
 749 #define ID_AA64ZFR0_EL1_SHA3_SHIFT      32
 750 #define ID_AA64ZFR0_EL1_BF16_SHIFT      20
 751 #define ID_AA64ZFR0_EL1_BitPerm_SHIFT   16
 752 #define ID_AA64ZFR0_EL1_AES_SHIFT       4
 753 #define ID_AA64ZFR0_EL1_SVEver_SHIFT    0
 754
 755 #define ID_AA64ZFR0_EL1_F64MM_IMP       0x1
 756 #define ID_AA64ZFR0_EL1_F32MM_IMP       0x1
 757 #define ID_AA64ZFR0_EL1_I8MM_IMP        0x1
 758 #define ID_AA64ZFR0_EL1_BF16_IMP        0x1
 759 #define ID_AA64ZFR0_EL1_SM4_IMP         0x1
 760 #define ID_AA64ZFR0_EL1_SHA3_IMP        0x1
 761 #define ID_AA64ZFR0_EL1_BitPerm_IMP     0x1
 762 #define ID_AA64ZFR0_EL1_AES_IMP         0x1
 763 #define ID_AA64ZFR0_EL1_AES_PMULL128    0x2
 764 #define ID_AA64ZFR0_EL1_SVEver_SVE2     0x1
 765
 766 /* id_aa64smfr0 */
 767 #define ID_AA64SMFR0_EL1_FA64_SHIFT             63
 768 #define ID_AA64SMFR0_EL1_I16I64_SHIFT   52
 769 #define ID_AA64SMFR0_EL1_F64F64_SHIFT   48
 770 #define ID_AA64SMFR0_EL1_I8I32_SHIFT    36
 771 #define ID_AA64SMFR0_EL1_F16F32_SHIFT   35
 772 #define ID_AA64SMFR0_EL1_B16F32_SHIFT   34
 773 #define ID_AA64SMFR0_EL1_F32F32_SHIFT   32
 774
 775 #define ID_AA64SMFR0_EL1_FA64_IMP       0x1
 776 #define ID_AA64SMFR0_EL1_I16I64_IMP     0xf
 777 #define ID_AA64SMFR0_EL1_F64F64_IMP     0x1
 778 #define ID_AA64SMFR0_EL1_I8I32_IMP      0xf
 779 #define ID_AA64SMFR0_EL1_F16F32_IMP     0x1
 780 #define ID_AA64SMFR0_EL1_B16F32_IMP     0x1
 781 #define ID_AA64SMFR0_EL1_F32F32_IMP     0x1
 782
 783 /* id_aa64mmfr0 */
 784 #define ID_AA64MMFR0_ECV_SHIFT          60
 785 #define ID_AA64MMFR0_FGT_SHIFT          56
 786 #define ID_AA64MMFR0_EXS_SHIFT          44
 787 #define ID_AA64MMFR0_TGRAN4_2_SHIFT     40
 788 #define ID_AA64MMFR0_TGRAN64_2_SHIFT    36
 789 #define ID_AA64MMFR0_TGRAN16_2_SHIFT    32
 790 #define ID_AA64MMFR0_TGRAN4_SHIFT       28
 791 #define ID_AA64MMFR0_TGRAN64_SHIFT      24
 792 #define ID_AA64MMFR0_TGRAN16_SHIFT      20
 793 #define ID_AA64MMFR0_BIGENDEL0_SHIFT    16
 794 #define ID_AA64MMFR0_SNSMEM_SHIFT       12
 795 #define ID_AA64MMFR0_BIGENDEL_SHIFT     8
 796 #define ID_AA64MMFR0_ASID_SHIFT         4
 797 #define ID_AA64MMFR0_PARANGE_SHIFT      0
 798
 799 #define ID_AA64MMFR0_ASID_8             0x0
 800 #define ID_AA64MMFR0_ASID_16            0x2
 801
 802 #define ID_AA64MMFR0_TGRAN4_NI                  0xf
 803 #define ID_AA64MMFR0_TGRAN4_SUPPORTED_MIN       0x0
 804 #define ID_AA64MMFR0_TGRAN4_SUPPORTED_MAX       0x7
 805 #define ID_AA64MMFR0_TGRAN64_NI                 0xf
 806 #define ID_AA64MMFR0_TGRAN64_SUPPORTED_MIN      0x0
 807 #define ID_AA64MMFR0_TGRAN64_SUPPORTED_MAX      0x7
 808 #define ID_AA64MMFR0_TGRAN16_NI                 0x0
 809 #define ID_AA64MMFR0_TGRAN16_SUPPORTED_MIN      0x1
 810 #define ID_AA64MMFR0_TGRAN16_SUPPORTED_MAX      0xf
 811
 812 #define ID_AA64MMFR0_PARANGE_32         0x0
 813 #define ID_AA64MMFR0_PARANGE_36         0x1
 814 #define ID_AA64MMFR0_PARANGE_40         0x2
 815 #define ID_AA64MMFR0_PARANGE_42         0x3
 816 #define ID_AA64MMFR0_PARANGE_44         0x4
 817 #define ID_AA64MMFR0_PARANGE_48         0x5
 818 #define ID_AA64MMFR0_PARANGE_52         0x6
 819
 820 #define ARM64_MIN_PARANGE_BITS          32
 821
 822 #define ID_AA64MMFR0_TGRAN_2_SUPPORTED_DEFAULT  0x0
 823 #define ID_AA64MMFR0_TGRAN_2_SUPPORTED_NONE     0x1
 824 #define ID_AA64MMFR0_TGRAN_2_SUPPORTED_MIN      0x2
 825 #define ID_AA64MMFR0_TGRAN_2_SUPPORTED_MAX      0x7
 826
 827 #ifdef CONFIG_ARM64_PA_BITS_52
 828 #define ID_AA64MMFR0_PARANGE_MAX        ID_AA64MMFR0_PARANGE_52
 829 #else
 830 #define ID_AA64MMFR0_PARANGE_MAX        ID_AA64MMFR0_PARANGE_48
 831 #endif
 832
 833 /* id_aa64mmfr1 */
 834 #define ID_AA64MMFR1_ECBHB_SHIFT        60
 835 #define ID_AA64MMFR1_HCX_SHIFT          40
 836 #define ID_AA64MMFR1_AFP_SHIFT          44
 837 #define ID_AA64MMFR1_ETS_SHIFT          36
 838 #define ID_AA64MMFR1_TWED_SHIFT         32
 839 #define ID_AA64MMFR1_XNX_SHIFT          28
 840 #define ID_AA64MMFR1_SPECSEI_SHIFT      24
 841 #define ID_AA64MMFR1_PAN_SHIFT          20
 842 #define ID_AA64MMFR1_LOR_SHIFT          16
 843 #define ID_AA64MMFR1_HPD_SHIFT          12
 844 #define ID_AA64MMFR1_VHE_SHIFT          8
 845 #define ID_AA64MMFR1_VMIDBITS_SHIFT     4
 846 #define ID_AA64MMFR1_HADBS_SHIFT        0
 847
 848 #define ID_AA64MMFR1_VMIDBITS_8         0
 849 #define ID_AA64MMFR1_VMIDBITS_16        2
 850
 851 /* id_aa64mmfr2 */
 852 #define ID_AA64MMFR2_E0PD_SHIFT         60
 853 #define ID_AA64MMFR2_EVT_SHIFT          56
 854 #define ID_AA64MMFR2_BBM_SHIFT          52
 855 #define ID_AA64MMFR2_TTL_SHIFT          48
 856 #define ID_AA64MMFR2_FWB_SHIFT          40
 857 #define ID_AA64MMFR2_IDS_SHIFT          36
 858 #define ID_AA64MMFR2_AT_SHIFT           32
 859 #define ID_AA64MMFR2_ST_SHIFT           28
 860 #define ID_AA64MMFR2_NV_SHIFT           24
 861 #define ID_AA64MMFR2_CCIDX_SHIFT        20
 862 #define ID_AA64MMFR2_LVA_SHIFT          16
 863 #define ID_AA64MMFR2_IESB_SHIFT         12
 864 #define ID_AA64MMFR2_LSM_SHIFT          8
 865 #define ID_AA64MMFR2_UAO_SHIFT          4
 866 #define ID_AA64MMFR2_CNP_SHIFT          0
 867
 868 /* id_aa64dfr0 */
 869 #define ID_AA64DFR0_MTPMU_SHIFT         48
 870 #define ID_AA64DFR0_TRBE_SHIFT          44
 871 #define ID_AA64DFR0_TRACE_FILT_SHIFT    40
 872 #define ID_AA64DFR0_DOUBLELOCK_SHIFT    36
 873 #define ID_AA64DFR0_PMSVER_SHIFT        32
 874 #define ID_AA64DFR0_CTX_CMPS_SHIFT      28
 875 #define ID_AA64DFR0_WRPS_SHIFT          20
 876 #define ID_AA64DFR0_BRPS_SHIFT          12
 877 #define ID_AA64DFR0_PMUVER_SHIFT        8
 878 #define ID_AA64DFR0_TRACEVER_SHIFT      4
 879 #define ID_AA64DFR0_DEBUGVER_SHIFT      0
 880
 881 #define ID_AA64DFR0_PMUVER_8_0          0x1
 882 #define ID_AA64DFR0_PMUVER_8_1          0x4
 883 #define ID_AA64DFR0_PMUVER_8_4          0x5
 884 #define ID_AA64DFR0_PMUVER_8_5          0x6
 885 #define ID_AA64DFR0_PMUVER_8_7          0x7
 886 #define ID_AA64DFR0_PMUVER_IMP_DEF      0xf
 887
 888 #define ID_AA64DFR0_PMSVER_8_2          0x1
 889 #define ID_AA64DFR0_PMSVER_8_3          0x2
 890
 891 #define ID_DFR0_PERFMON_SHIFT           24
 892
 893 #define ID_DFR0_PERFMON_8_0             0x3
 894 #define ID_DFR0_PERFMON_8_1             0x4
 895 #define ID_DFR0_PERFMON_8_4             0x5
 896 #define ID_DFR0_PERFMON_8_5             0x6
 897
 898 #define ID_ISAR4_SWP_FRAC_SHIFT         28
 899 #define ID_ISAR4_PSR_M_SHIFT            24
 900 #define ID_ISAR4_SYNCH_PRIM_FRAC_SHIFT  20
 901 #define ID_ISAR4_BARRIER_SHIFT          16
 902 #define ID_ISAR4_SMC_SHIFT              12
 903 #define ID_ISAR4_WRITEBACK_SHIFT        8
 904 #define ID_ISAR4_WITHSHIFTS_SHIFT       4
 905 #define ID_ISAR4_UNPRIV_SHIFT           0
 906
 907 #define ID_DFR1_MTPMU_SHIFT             0
 908
 909 #define ID_ISAR0_DIVIDE_SHIFT           24
 910 #define ID_ISAR0_DEBUG_SHIFT            20
 911 #define ID_ISAR0_COPROC_SHIFT           16
 912 #define ID_ISAR0_CMPBRANCH_SHIFT        12
 913 #define ID_ISAR0_BITFIELD_SHIFT         8
 914 #define ID_ISAR0_BITCOUNT_SHIFT         4
 915 #define ID_ISAR0_SWAP_SHIFT             0
 916
 917 #define ID_ISAR5_RDM_SHIFT              24
 918 #define ID_ISAR5_CRC32_SHIFT            16
 919 #define ID_ISAR5_SHA2_SHIFT             12
 920 #define ID_ISAR5_SHA1_SHIFT             8
 921 #define ID_ISAR5_AES_SHIFT              4
 922 #define ID_ISAR5_SEVL_SHIFT             0
 923
 924 #define ID_ISAR6_I8MM_SHIFT             24
 925 #define ID_ISAR6_BF16_SHIFT             20
 926 #define ID_ISAR6_SPECRES_SHIFT          16
 927 #define ID_ISAR6_SB_SHIFT               12
 928 #define ID_ISAR6_FHM_SHIFT              8
 929 #define ID_ISAR6_DP_SHIFT               4
 930 #define ID_ISAR6_JSCVT_SHIFT            0
 931
 932 #define ID_MMFR0_INNERSHR_SHIFT         28
 933 #define ID_MMFR0_FCSE_SHIFT             24
 934 #define ID_MMFR0_AUXREG_SHIFT           20
 935 #define ID_MMFR0_TCM_SHIFT              16
 936 #define ID_MMFR0_SHARELVL_SHIFT         12
 937 #define ID_MMFR0_OUTERSHR_SHIFT         8
 938 #define ID_MMFR0_PMSA_SHIFT             4
 939 #define ID_MMFR0_VMSA_SHIFT             0
 940
 941 #define ID_MMFR4_EVT_SHIFT              28
 942 #define ID_MMFR4_CCIDX_SHIFT            24
 943 #define ID_MMFR4_LSM_SHIFT              20
 944 #define ID_MMFR4_HPDS_SHIFT             16
 945 #define ID_MMFR4_CNP_SHIFT              12
 946 #define ID_MMFR4_XNX_SHIFT              8
 947 #define ID_MMFR4_AC2_SHIFT              4
 948 #define ID_MMFR4_SPECSEI_SHIFT          0
 949
 950 #define ID_MMFR5_ETS_SHIFT              0
 951
 952 #define ID_PFR0_DIT_SHIFT               24
 953 #define ID_PFR0_CSV2_SHIFT              16
 954 #define ID_PFR0_STATE3_SHIFT            12
 955 #define ID_PFR0_STATE2_SHIFT            8
 956 #define ID_PFR0_STATE1_SHIFT            4
 957 #define ID_PFR0_STATE0_SHIFT            0
 958
 959 #define ID_DFR0_PERFMON_SHIFT           24
 960 #define ID_DFR0_MPROFDBG_SHIFT          20
 961 #define ID_DFR0_MMAPTRC_SHIFT           16
 962 #define ID_DFR0_COPTRC_SHIFT            12
 963 #define ID_DFR0_MMAPDBG_SHIFT           8
 964 #define ID_DFR0_COPSDBG_SHIFT           4
 965 #define ID_DFR0_COPDBG_SHIFT            0
 966
 967 #define ID_PFR2_SSBS_SHIFT              4
 968 #define ID_PFR2_CSV3_SHIFT              0
 969
 970 #define MVFR0_FPROUND_SHIFT             28
 971 #define MVFR0_FPSHVEC_SHIFT             24
 972 #define MVFR0_FPSQRT_SHIFT              20
 973 #define MVFR0_FPDIVIDE_SHIFT            16
 974 #define MVFR0_FPTRAP_SHIFT              12
 975 #define MVFR0_FPDP_SHIFT                8
 976 #define MVFR0_FPSP_SHIFT                4
 977 #define MVFR0_SIMD_SHIFT                0
 978
 979 #define MVFR1_SIMDFMAC_SHIFT            28
 980 #define MVFR1_FPHP_SHIFT                24
 981 #define MVFR1_SIMDHP_SHIFT              20
 982 #define MVFR1_SIMDSP_SHIFT              16
 983 #define MVFR1_SIMDINT_SHIFT             12
 984 #define MVFR1_SIMDLS_SHIFT              8
 985 #define MVFR1_FPDNAN_SHIFT              4
 986 #define MVFR1_FPFTZ_SHIFT               0
 987
 988 #define ID_PFR1_GIC_SHIFT               28
 989 #define ID_PFR1_VIRT_FRAC_SHIFT         24
 990 #define ID_PFR1_SEC_FRAC_SHIFT          20
 991 #define ID_PFR1_GENTIMER_SHIFT          16
 992 #define ID_PFR1_VIRTUALIZATION_SHIFT    12
 993 #define ID_PFR1_MPROGMOD_SHIFT          8
 994 #define ID_PFR1_SECURITY_SHIFT          4
 995 #define ID_PFR1_PROGMOD_SHIFT           0
 996
 997 #if defined(CONFIG_ARM64_4K_PAGES)
 998 #define ID_AA64MMFR0_TGRAN_SHIFT                ID_AA64MMFR0_TGRAN4_SHIFT
 999 #define ID_AA64MMFR0_TGRAN_SUPPORTED_MIN        ID_AA64MMFR0_TGRAN4_SUPPORTED_MIN
1000 #define ID_AA64MMFR0_TGRAN_SUPPORTED_MAX        ID_AA64MMFR0_TGRAN4_SUPPORTED_MAX
1001 #define ID_AA64MMFR0_TGRAN_2_SHIFT              ID_AA64MMFR0_TGRAN4_2_SHIFT
1002 #elif defined(CONFIG_ARM64_16K_PAGES)
1003 #define ID_AA64MMFR0_TGRAN_SHIFT                ID_AA64MMFR0_TGRAN16_SHIFT
1004 #define ID_AA64MMFR0_TGRAN_SUPPORTED_MIN        ID_AA64MMFR0_TGRAN16_SUPPORTED_MIN
1005 #define ID_AA64MMFR0_TGRAN_SUPPORTED_MAX        ID_AA64MMFR0_TGRAN16_SUPPORTED_MAX
1006 #define ID_AA64MMFR0_TGRAN_2_SHIFT              ID_AA64MMFR0_TGRAN16_2_SHIFT
1007 #elif defined(CONFIG_ARM64_64K_PAGES)
1008 #define ID_AA64MMFR0_TGRAN_SHIFT                ID_AA64MMFR0_TGRAN64_SHIFT
1009 #define ID_AA64MMFR0_TGRAN_SUPPORTED_MIN        ID_AA64MMFR0_TGRAN64_SUPPORTED_MIN
1010 #define ID_AA64MMFR0_TGRAN_SUPPORTED_MAX        ID_AA64MMFR0_TGRAN64_SUPPORTED_MAX
1011 #define ID_AA64MMFR0_TGRAN_2_SHIFT              ID_AA64MMFR0_TGRAN64_2_SHIFT
1012 #endif
1013
1014 #define MVFR2_FPMISC_SHIFT              4
1015 #define MVFR2_SIMDMISC_SHIFT            0
1016
1017 #define CPACR_EL1_FPEN_EL1EN    (BIT(20)) /* enable EL1 access */
1018 #define CPACR_EL1_FPEN_EL0EN    (BIT(21)) /* enable EL0 access, if EL1EN set */
1019
1020 #define CPACR_EL1_SMEN_EL1EN    (BIT(24)) /* enable EL1 access */
1021 #define CPACR_EL1_SMEN_EL0EN    (BIT(25)) /* enable EL0 access, if EL1EN set */
1022
1023 #define CPACR_EL1_ZEN_EL1EN     (BIT(16)) /* enable EL1 access */
1024 #define CPACR_EL1_ZEN_EL0EN     (BIT(17)) /* enable EL0 access, if EL1EN set */
1025
1026 /* GCR_EL1 Definitions */
1027 #define SYS_GCR_EL1_RRND        (BIT(16))
1028 #define SYS_GCR_EL1_EXCL_MASK   0xffffUL
1029
1030 #ifdef CONFIG_KASAN_HW_TAGS
1031 /*
1032  * KASAN always uses a whole byte for its tags. With CONFIG_KASAN_HW_TAGS it
1033  * only uses tags in the range 0xF0-0xFF, which we map to MTE tags 0x0-0xF.
1034  */
1035 #define __MTE_TAG_MIN           (KASAN_TAG_MIN & 0xf)
1036 #define __MTE_TAG_MAX           (KASAN_TAG_MAX & 0xf)
1037 #define __MTE_TAG_INCL          GENMASK(__MTE_TAG_MAX, __MTE_TAG_MIN)
1038 #define KERNEL_GCR_EL1_EXCL     (SYS_GCR_EL1_EXCL_MASK & ~__MTE_TAG_INCL)
1039 #else
1040 #define KERNEL_GCR_EL1_EXCL     SYS_GCR_EL1_EXCL_MASK
1041 #endif
1042
1043 #define KERNEL_GCR_EL1          (SYS_GCR_EL1_RRND | KERNEL_GCR_EL1_EXCL)
1044
1045 /* RGSR_EL1 Definitions */
1046 #define SYS_RGSR_EL1_TAG_MASK   0xfUL
1047 #define SYS_RGSR_EL1_SEED_SHIFT 8
1048 #define SYS_RGSR_EL1_SEED_MASK  0xffffUL
1049
1050 /* GMID_EL1 field definitions */
1051 #define GMID_EL1_BS_SHIFT       0
1052 #define GMID_EL1_BS_SIZE        4
1053
1054 /* TFSR{,E0}_EL1 bit definitions */
1055 #define SYS_TFSR_EL1_TF0_SHIFT  0
1056 #define SYS_TFSR_EL1_TF1_SHIFT  1
1057 #define SYS_TFSR_EL1_TF0        (UL(1) << SYS_TFSR_EL1_TF0_SHIFT)
1058 #define SYS_TFSR_EL1_TF1        (UL(1) << SYS_TFSR_EL1_TF1_SHIFT)
1059
1060 /* Safe value for MPIDR_EL1: Bit31:RES1, Bit30:U:0, Bit24:MT:0 */
1061 #define SYS_MPIDR_SAFE_VAL      (BIT(31))
1062
1063 #define TRFCR_ELx_TS_SHIFT              5
1064 #define TRFCR_ELx_TS_VIRTUAL            ((0x1UL) << TRFCR_ELx_TS_SHIFT)
1065 #define TRFCR_ELx_TS_GUEST_PHYSICAL     ((0x2UL) << TRFCR_ELx_TS_SHIFT)
1066 #define TRFCR_ELx_TS_PHYSICAL           ((0x3UL) << TRFCR_ELx_TS_SHIFT)
1067 #define TRFCR_EL2_CX                    BIT(3)
1068 #define TRFCR_ELx_ExTRE                 BIT(1)
1069 #define TRFCR_ELx_E0TRE                 BIT(0)
1070
1071 /* HCRX_EL2 definitions */
1072 #define HCRX_EL2_SMPME_MASK             (1 << 5)
1073
1074 /* GIC Hypervisor interface registers */
1075 /* ICH_MISR_EL2 bit definitions */
1076 #define ICH_MISR_EOI            (1 << 0)
1077 #define ICH_MISR_U              (1 << 1)
1078
1079 /* ICH_LR*_EL2 bit definitions */
1080 #define ICH_LR_VIRTUAL_ID_MASK  ((1ULL << 32) - 1)
1081
1082 #define ICH_LR_EOI              (1ULL << 41)
1083 #define ICH_LR_GROUP            (1ULL << 60)
1084 #define ICH_LR_HW               (1ULL << 61)
1085 #define ICH_LR_STATE            (3ULL << 62)
1086 #define ICH_LR_PENDING_BIT      (1ULL << 62)
1087 #define ICH_LR_ACTIVE_BIT       (1ULL << 63)
1088 #define ICH_LR_PHYS_ID_SHIFT    32
1089 #define ICH_LR_PHYS_ID_MASK     (0x3ffULL << ICH_LR_PHYS_ID_SHIFT)
1090 #define ICH_LR_PRIORITY_SHIFT   48
1091 #define ICH_LR_PRIORITY_MASK    (0xffULL << ICH_LR_PRIORITY_SHIFT)
1092
1093 /* ICH_HCR_EL2 bit definitions */
1094 #define ICH_HCR_EN              (1 << 0)
1095 #define ICH_HCR_UIE             (1 << 1)
1096 #define ICH_HCR_NPIE            (1 << 3)
1097 #define ICH_HCR_TC              (1 << 10)
1098 #define ICH_HCR_TALL0           (1 << 11)
1099 #define ICH_HCR_TALL1           (1 << 12)
1100 #define ICH_HCR_TDIR            (1 << 14)
1101 #define ICH_HCR_EOIcount_SHIFT  27
1102 #define ICH_HCR_EOIcount_MASK   (0x1f << ICH_HCR_EOIcount_SHIFT)
1103
1104 /* ICH_VMCR_EL2 bit definitions */
1105 #define ICH_VMCR_ACK_CTL_SHIFT  2
1106 #define ICH_VMCR_ACK_CTL_MASK   (1 << ICH_VMCR_ACK_CTL_SHIFT)
1107 #define ICH_VMCR_FIQ_EN_SHIFT   3
1108 #define ICH_VMCR_FIQ_EN_MASK    (1 << ICH_VMCR_FIQ_EN_SHIFT)
1109 #define ICH_VMCR_CBPR_SHIFT     4
1110 #define ICH_VMCR_CBPR_MASK      (1 << ICH_VMCR_CBPR_SHIFT)
1111 #define ICH_VMCR_EOIM_SHIFT     9
1112 #define ICH_VMCR_EOIM_MASK      (1 << ICH_VMCR_EOIM_SHIFT)
1113 #define ICH_VMCR_BPR1_SHIFT     18
1114 #define ICH_VMCR_BPR1_MASK      (7 << ICH_VMCR_BPR1_SHIFT)
1115 #define ICH_VMCR_BPR0_SHIFT     21
1116 #define ICH_VMCR_BPR0_MASK      (7 << ICH_VMCR_BPR0_SHIFT)
1117 #define ICH_VMCR_PMR_SHIFT      24
1118 #define ICH_VMCR_PMR_MASK       (0xffUL << ICH_VMCR_PMR_SHIFT)
1119 #define ICH_VMCR_ENG0_SHIFT     0
1120 #define ICH_VMCR_ENG0_MASK      (1 << ICH_VMCR_ENG0_SHIFT)
1121 #define ICH_VMCR_ENG1_SHIFT     1
1122 #define ICH_VMCR_ENG1_MASK      (1 << ICH_VMCR_ENG1_SHIFT)
1123
1124 /* ICH_VTR_EL2 bit definitions */
1125 #define ICH_VTR_PRI_BITS_SHIFT  29
1126 #define ICH_VTR_PRI_BITS_MASK   (7 << ICH_VTR_PRI_BITS_SHIFT)
1127 #define ICH_VTR_ID_BITS_SHIFT   23
1128 #define ICH_VTR_ID_BITS_MASK    (7 << ICH_VTR_ID_BITS_SHIFT)
1129 #define ICH_VTR_SEIS_SHIFT      22
1130 #define ICH_VTR_SEIS_MASK       (1 << ICH_VTR_SEIS_SHIFT)
1131 #define ICH_VTR_A3V_SHIFT       21
1132 #define ICH_VTR_A3V_MASK        (1 << ICH_VTR_A3V_SHIFT)
1133 #define ICH_VTR_TDS_SHIFT       19
1134 #define ICH_VTR_TDS_MASK        (1 << ICH_VTR_TDS_SHIFT)
1135
1136 /* HFG[WR]TR_EL2 bit definitions */
1137 #define HFGxTR_EL2_nTPIDR2_EL0_SHIFT    55
1138 #define HFGxTR_EL2_nTPIDR2_EL0_MASK     BIT_MASK(HFGxTR_EL2_nTPIDR2_EL0_SHIFT)
1139 #define HFGxTR_EL2_nSMPRI_EL1_SHIFT     54
1140 #define HFGxTR_EL2_nSMPRI_EL1_MASK      BIT_MASK(HFGxTR_EL2_nSMPRI_EL1_SHIFT)
1141
1142 #define ARM64_FEATURE_FIELD_BITS        4
1143
1144 /* Create a mask for the feature bits of the specified feature. */
1145 #define ARM64_FEATURE_MASK(x)   (GENMASK_ULL(x##_SHIFT + ARM64_FEATURE_FIELD_BITS - 1, x##_SHIFT))
1146
1147 #ifdef __ASSEMBLY__
1148
1149         .macro  mrs_s, rt, sreg
1150          __emit_inst(0xd5200000|(\sreg)|(.L__gpr_num_\rt))
1151         .endm
1152
1153         .macro  msr_s, sreg, rt
1154         __emit_inst(0xd5000000|(\sreg)|(.L__gpr_num_\rt))
1155         .endm
1156
1157 #else
1158
1159 #include <linux/build_bug.h>
1160 #include <linux/types.h>
1161 #include <asm/alternative.h>
1162
1163 #define DEFINE_MRS_S                                            \
1164         __DEFINE_ASM_GPR_NUMS                                   \
1165 "       .macro  mrs_s, rt, sreg\n"                              \
1166         __emit_inst(0xd5200000|(\\sreg)|(.L__gpr_num_\\rt))     \
1167 "       .endm\n"
1168
1169 #define DEFINE_MSR_S                                            \
1170         __DEFINE_ASM_GPR_NUMS                                   \
1171 "       .macro  msr_s, sreg, rt\n"                              \
1172         __emit_inst(0xd5000000|(\\sreg)|(.L__gpr_num_\\rt))     \
1173 "       .endm\n"
1174
1175 #define UNDEFINE_MRS_S                                          \
1176 "       .purgem mrs_s\n"
1177
1178 #define UNDEFINE_MSR_S                                          \
1179 "       .purgem msr_s\n"
1180
1181 #define __mrs_s(v, r)                                           \
1182         DEFINE_MRS_S                                            \
1183 "       mrs_s " v ", " __stringify(r) "\n"                      \
1184         UNDEFINE_MRS_S
1185
1186 #define __msr_s(r, v)                                           \
1187         DEFINE_MSR_S                                            \
1188 "       msr_s " __stringify(r) ", " v "\n"                      \
1189         UNDEFINE_MSR_S
1190
1191 /*
1192  * Unlike read_cpuid, calls to read_sysreg are never expected to be
1193  * optimized away or replaced with synthetic values.
1194  */
1195 #define read_sysreg(r) ({                                       \
1196         u64 __val;                                              \
1197         asm volatile("mrs %0, " __stringify(r) : "=r" (__val)); \
1198         __val;                                                  \
1199 })
1200
1201 /*
1202  * The "Z" constraint normally means a zero immediate, but when combined with
1203  * the "%x0" template means XZR.
1204  */
1205 #define write_sysreg(v, r) do {                                 \
1206         u64 __val = (u64)(v);                                   \
1207         asm volatile("msr " __stringify(r) ", %x0"              \
1208                      : : "rZ" (__val));                         \
1209 } while (0)
1210
1211 /*
1212  * For registers without architectural names, or simply unsupported by
1213  * GAS.
1214  */
1215 #define read_sysreg_s(r) ({                                             \
1216         u64 __val;                                                      \
1217         asm volatile(__mrs_s("%0", r) : "=r" (__val));                  \
1218         __val;                                                          \
1219 })
1220
1221 #define write_sysreg_s(v, r) do {                                       \
1222         u64 __val = (u64)(v);                                           \
1223         asm volatile(__msr_s(r, "%x0") : : "rZ" (__val));               \
1224 } while (0)
1225
1226 /*
1227  * Modify bits in a sysreg. Bits in the clear mask are zeroed, then bits in the
1228  * set mask are set. Other bits are left as-is.
1229  */
1230 #define sysreg_clear_set(sysreg, clear, set) do {                       \
1231         u64 __scs_val = read_sysreg(sysreg);                            \
1232         u64 __scs_new = (__scs_val & ~(u64)(clear)) | (set);            \
1233         if (__scs_new != __scs_val)                                     \
1234                 write_sysreg(__scs_new, sysreg);                        \
1235 } while (0)
1236
1237 #define sysreg_clear_set_s(sysreg, clear, set) do {                     \
1238         u64 __scs_val = read_sysreg_s(sysreg);                          \
1239         u64 __scs_new = (__scs_val & ~(u64)(clear)) | (set);            \
1240         if (__scs_new != __scs_val)                                     \
1241                 write_sysreg_s(__scs_new, sysreg);                      \
1242 } while (0)
1243
1244 #define read_sysreg_par() ({                                            \
1245         u64 par;                                                        \
1246         asm(ALTERNATIVE("nop", "dmb sy", ARM64_WORKAROUND_1508412));    \
1247         par = read_sysreg(par_el1);                                     \
1248         asm(ALTERNATIVE("nop", "dmb sy", ARM64_WORKAROUND_1508412));    \
1249         par;                                                            \
1250 })
1251
1252 #endif
1253
1254 #define SYS_FIELD_GET(reg, field, val)          \
1255                  FIELD_GET(reg##_##field##_MASK, val)
1256
1257 #define SYS_FIELD_PREP(reg, field, val)         \
1258                  FIELD_PREP(reg##_##field##_MASK, val)
1259
1260 #define SYS_FIELD_PREP_ENUM(reg, field, val)            \
1261                  FIELD_PREP(reg##_##field##_MASK, reg##_##field##_##val)
1262
1263 #endif  /* __ASM_SYSREG_H */